DE2557165C3 - Decoderschaltung und ihre Anordnung zur Integrierung auf einem Halbleiterbaustein - Google Patents

Decoderschaltung und ihre Anordnung zur Integrierung auf einem Halbleiterbaustein

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DE2557165C3
DE2557165C3 DE2557165A DE2557165A DE2557165C3 DE 2557165 C3 DE2557165 C3 DE 2557165C3 DE 2557165 A DE2557165 A DE 2557165A DE 2557165 A DE2557165 A DE 2557165A DE 2557165 C3 DE2557165 C3 DE 2557165C3
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Description

Die Erfindung bezieht sich auf eine Decoderschaltung für einen Speicherbaustein mit aus MOS-Transistoren aufgebauten Speicherzellen gemäß dem Oberbegriff des Patentanspruchs 1.
Sie bezieht sich ferner auf deren Anordnung zur Integrierung auf einem Halbleiterbaustein. Decoderschaltungen für Speicherbausteine, bei denen die aus MOS-Transistoren bestehenden Speicherzellen zwischen Wort- und Bitleitungen angeordnet sind, sind z. B. aus der deutschen Offenlegungsschrift 23 24 769 bekannt. Für jede Bit- bzw. Wortleitung ist dabei jeweils eine Decoderschaltung vorgesehen. Sie besteht aus MOS-Transistoren, die mit ihren gesteuerten Strecken parallel zueinander angeordnet sind. Diese MOS-Transistoren werden im folgenden Decodertransistoren genannt. Den Steuereingängen dieser Decodertransistoren werden die Adressensignale in nictnnegierter
id oder negierter Form zugeführt. Die einen Elektroden der gesteuerten Strecken der Decodertransistoren sind miteinander verbunden zu einer sogenannten Decoderausgangsleitung, die in der Regel mit einem Ausgangsverstärker verbunden ist, der zu der Bitleitung bzw.
κ Wortleitung des Speicherbausteins führt. Die anderen Elektroden der gesteuerten Strecken der Decodertransistoren sind ebenfalls miteinander verbunden und dann an eine Betriebspannung angeschlossen. Auf die Betriebsweise einer solchen bekannten Decoderschaltunge soll nicht weiter eingegangen werden, da sie aus dem Stand der Technik (z. B. IEEE Journal of Solid-State Circuits, Oktober 1970, S. 181 — 186) bekannt ist.
Es ist üblich, daß die Decoderschaltungen zusammen
2'. mit den Speicherzellen eines Speicherbausteins auf diesem mitintegriert werden. Deshalb besteht das Problem, die Deccderschaltungen möglichst so auszuführen, daß sie einen geringen Platzbedarf auf den Speicherbaustein einnehmen. Dazu ist es bekannt, die
in Decodertransistoren auf dem Halbleiterbaustein mit ihren gesteuerten Strecken parallel zu den Adressenleitungen anzuordnen, während die Decoderausgangsleitungen und die Leitungen für die Betriebsspannung senkrecht zu den Adressenleitungen angeordnet sind. In
r. diesem Falle sind die Adressenleitungen Metalleitungen, während die Decoderausgangsleitung und die Leitung für die Betriebsspannung in den Halbleiterbaustein hineindiffundiert sind. Der Nachteil einer solchen Anordnung besteht darin, daß das «on der Decoderaus-
fo gangsleitung bis zur Leitung für die Betriebsspannung gebildete Decoderraster verhältnismäßig groß ist.
Es ist weiterhin bekannt, die Decodertransistoren mit ihren gesteuerten Strecken parallel zu den Decoderausgangsleitungen anzuordnen, während die Adressenlei-
■r> tungen senkrecht zu den Decoderausgangsleitungen angeordnet sind. In diesem Falle folgen auf jeweils zwei Adressenleitungen eine Leitung für die Betriebsspannung. Die Adressenleitungen sind hier als Siliziumadressenleitungen ausgeführt. Bei dieser Ausführungsform ist das Decoderraster kleiner als im vorhergehend beschriebenen Fail, während aber die Höhe der Decoderschaltung, die in etwa der Länge der Decoderausgangsleitung entspricht, größer wird.
Die der Erfindung zugrundeliegende Aufgabe besteht
v> darin, eine Decoderschaltung anzugeben, die so ausgeführt ist, daß zu ihrer Integricrung auf einen Halbleiterbaustein eine gegenüber den bekannten Decoderschaltungen geringerer Plat/.bedarf erforderlich ist. Diese Aufgabe wird gemäß den im Kennzeichen
w) des Patentanspruchs 1 angegebenen Merkmalen gelöst.
Ist die Anzahl der Adressensignale, von der eine
Decoderschaltung angesteuert werden muß, mit π bekannt, wobei η eine beliebige ganze Zahl ist, dann werden n- 1 Decodertransistoren mit ihren gesteuerten
··'· Strecken parallel zueinander angeordnet. Das heißt, die gesteuerten Strecken dieser Decodertransistoren sind jeweils mit einer ersten und einer zweiten Verbindungsleitung miteinander verbunden. F.s ist nun ein weiterer
Decodertransistor vorgesehen, dessen gesteuerte Strekke zwischen einer Betriebsspannung und der ersten Verbindungsleitung der n-l Decodertransistoren liegt. Dieser weitere Decodertransistor wird von einem Adressensignal in negierter Form angesteuert. Schließlich ist ein zusätzlicher Decodertransistor vorgesehen, der zwischen der zweiten Verbindungsleitung des n— 1 Decodertransistoren und der Betriebsspannung angeordnet ist. Dieser zusätzliche Decodertransistor wird von dem Adressensignal in nichtnegierter Form angesteuert. Die erste und die zweite Verbindungsleitung der Decoderschaltung bilden jeweils eine Decoderausgangsleitung, von denen jede z. B. mit einem Ausgangsversatärker verbunden sein kann, der zu einer Wort- bzw. Bitleitung führt.
Eine solche aufgebaute Decoderschaltung kann nun so auf einem Halbleiterbaustein integriert sein, daß die n-l Decodertransistoren mit ihren gesteuerten Strekken parallel zu den Adressenleitungen liegen. Der weitere und der zusätzliche Decodertransistor sind dagegen mit ihren gesteuerten Strecken parallel zu den Decoderausgangsleitungen angeordnet. Dif> Leitung für die Betriebsspannung ist nur einmal notwendig und kann am Rande der Decoderschaltung auf dem Speicherbaustein liegen. Es ist somit keine interne Leitung für die Betriebsspannung innerhalb der Decoderschaltung mehr notwendig. Die Folge ist ein sehr kleines Decoderraster, das in etwa dem Decoderraster entspricht, das bei der bekannten Decoderschaltung mit den Siliziumadressenleitungen vorliegt, jedoch hat die erfindungsgemäße Decoderschaltung eine wesentlich kleinere Höhe als diese bekannte Decoderschaltung.
Weitere Vorteile der erfindungsgemäßen Decoderschaltung liegen darin, daß die Adressenleitungen mit Me'all realisiert werden können. Dies hat den Vorteil kurier Signallaufzeiten auf den Adressenleitungen. Ein we .entlicher Vorteil liegt auch darin, daß die Anzahl der Decodertransistoren pro Adressenleitung erheblich verringert wird.
Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Anhand eines Ausführungsbeispiels, das in den Figuren dargestellt ist, wird die Erfindung weiter erläutert. Es zeigt
Fig. I eine schematische Darstellung der bekannten Decoderschaltung, bei der die Decodertransistoren mit ihren gesteuerten Strecken parallel zu den Adressenleitungen angeordnet sind,
Fig.2 eine schemaiiiche Darstellung der bekannten Decoderschaltung bei der die Decodertransistoren mit ihren gesteuerten Strecken parallel zu den Decoderausgangsleitungen angeordnet sind,
F i g. 3 die erfindungsgemäße Decoderschaltung,
Fig.4 einen Impulsplan für die erfindungsgemäße Decoderschaltung nach Fig.3, bei dem Spannungen über der Ze·· aufgetragen sind,
F i g. 5 eine schematische Darstellung der erfindungsgemäßen Decoderschaltung auf dem Speicherbaustein,
Fig.6 eine schematische Darstellung von Decoderschaltungcn nach Fig. I,
Fig. 7 eine schematische Darstellung der Decoderschaltungen gemäß F i g. 2,
Fig.8 eine schematische Darstellung der Decoderschaltungen gemäß F i g. 5.
Fig. 1 zeigt in schematischer Weise die Anordnung einer bekannten Decrxlerschaltung auf einem Speicherbaustein. Bei dieser bekannten Decoderschaltung sind die Decoderiransistoren DT mit ihren gesteuerten Strecken parallel zu Adressenleitungen A angeordnet. Die gecteuerten Strecken der Decodertransistoren DT liegen zwischen Decoderausgangsleitungen D und einer ι Leitung für die Betriebsspannung VSS. Die Steuereingänge der Decodertransistoren DT sind jeweils mit Adressenleitungen A verbunden. Bei diesem Beispiel sind die Adressenleitungen in Metall ausgeführt, während die Decoderausgangsleitungen und die Lei-
Hi tung für die Betriebsspannung VSS in den Halbleiterbaustein hineindiffundiert sind. Aus der Fig. 1 ist ersichtlich, daß das Decoderraster R, das für die Integrierung der Decodertransistoren DT einer Decoderschaltung auf dem Speicherbaustein notwendig ist, verhältnismäßig groß ist. Dies kann auch aus der F i g. 6 entnommen werden, bei der zwei Decoderschaltungen DG nebeneinander angeordnet sind und über jeweils eine Decoderausgangsleitung Di bzw. Di+1 mit einem Ausgangsverstärker AV verbunden sind. Dem Ausgangsverstärker A V wird ein Auswahltaktsignal WA zugeführt. Hier ist das Decoderra^er R verhältnismäßig groß, während die Höhe Wdergesarruen Decoderschaltung mit Ausgangsverstärker A V verhältnismäßig klein ist. Der Grund für die geringe Höhe liegt darin, daß die
2r. Decodertransistoren DTmit ihren gesteuerten Strecken paraiiel zu den Adressenleitungen liegen, und wegen des großen Decoderrasters R die Ausgangsverstärker A V nebeneinander angeordnet werden können.
In F i g. 2 ist die Anordnung einer weiteren bekannten
id Decoderschaltung auf einem Speicherbaustein gezeigt. Hier liegen die Decodertransistoren DT mit ihren gesteuerten Strecken parallel zu den Decoderausgangsleitungen Dibzw. Di+\. Die Adressenleitungen A sind senkrecht zu den Decoderausgangsleitungen D an-
i\ geordnet. Jetzt sind die Decoderausgangsleitungen D aus Metall ausgeführt, während die Adressenleitungen aus Silizium bestehen. Bei dieser Ausführung der Decoderschaltung liegt zwischen jeweils einem Adressenleitungspaar eine Leitung für die Betriebsspannung
■μ VSS, die in das Halbleitersubstrat hineindiffundiert ist.
Da die Decodertransistoren DT nun mit ihren gesteuerten Strecken parallel zu den Decoderausgangsleitungen D liegen, ist das Decoderraster R verhältnismäßig klein, jedoch wird die Höhe Hder Decoderschal-
r. tung auf dem Speicherbaustein verhältnismäßig groß. Dies läßt sich beser aus der Fig. 7 ersehen. Hier sind wiederum zwei Decoderschaltungen DG nebeneinander angeordnet. Jetzt sind aber die Ausgangsverstärker A V versetzt zueinander angeordnet, da in diesem Falle
V) das Decoderraster R zu klein ist. Die Folge ist, daß die Höhe H der Gesamtschaltung, bestehend aus Decoderschah.ung DGund Ausgangsverstärker A V, groß wird.
Aus Fig.3 ergibt sich die Decoderschaltung gemäß der Erfindung. Für den Fall, daß von der Decoderschal-
r> tung π Adresscnsignale ausgewertet werden müssen, wobei η eine beliebige ganze Zahl ist, sind n—\ Decodertransistoren parallel zueinander angeordnet. Das heißt, sie liegen mit ihren gesteuerten Strecken parallel zuein?nder, und die einen Anschlüsse der
in gesteuerten Strecken sind mit einer ersten Verbindungsleitung L I, die anderen Anschlüsse der gesteuerten Strecke mit einer zweiten Verbindungsteitung L 2 miteinander verbunden. Den Steuereingängen dieser n— I Decodertransistoren DTX bis DTn- 1 werden im
•. Ausführungsbeisptel die Adressensignale A 1 bis A η - I in negierter oder nichtnegierter Form zugeführt. Im Ausführungsbeispiel sind nur zwei dieser Decodertransistoren gezeigt, nämlich die Decodertransistoren DT\
und DTn- 1 und diesen Decodertransistoren wird das Adressensignal A\ und das Adressensignal An-\ zugeführt.
Es ist nun ein weiterer Decodertransistor DTW vorgesehen, dessen gesteuerte Strecke zwischen der ersten Verbindungsleitung L 1 und einer Leitung für die Betriebsspannung VSS angeordnet ist. Dem Steuereingang dieses weiteren DecodertransisUirs_DTWwird das Adressensignal A 0 in negierter Form Ä~Ö zugeführt.
Zwischen der Verbindungsleitung L 2 und der Leitung für die Betriebsspannung VSS ist ein zusätzlicher Decodertransistor DTZ angeordnet, dessen Stcuereingang das Adrcssensignal A 0 in nichtncgierter Form zugeführt wird. Die Verbindungsleitung /. 1 bzw. 1.2 bilden Decoderausgangsleitungen Di bzw. Di+ 1. Diese Dccoderausgangsleitungen können ohne Zwischenschaltung eines Ausgangsverstärkers mit den Bit/Wortleitungen Xi bzw. Xi+ I verbunden sein. Im Ausführungsbeispiei der l· i g. J ist jedoch ein Ausgangsverstärker A V1 bzw. AV2 zwischen die Decoderausgangsleitung Dunddic Leitung Xgeschaltet.
Der Aufbau des Ausgangsverstärkers A V entspricht in etwa dem Aufbau, der in der DE-OS 24 43 490 erläutert ist. Er besteht aus einem Vorladetransistor VTl, einem Abtrenntransistor AT, einem zweiten Vorladctransistor VT2 und eins:r Ausgangsstufe aus einem Schalttransistor SCH und einem Koppelkondcnsator C. Den Vorladetransistoren VTl und VT2 wird das Taktsignal 5 zugeführt, bevor der Speicherbaustein ausgewählt werden soll. Dadurch werden die Vorladetransistoren VTl und VT2 leitend gesteuert und die Decoderausgangsleitung D bzw. der Punkt E auf ein bestimmtes Potential aufgeladen. Während dieser Zeit ist der Abtrenntransistor AT gesperrt. Dazu wird seinem Steuereingang eine Spannung VDD- UT zugeführt. VDD ist dabei eine weitere Betriebsspannung, LTdie Schwellspannung des Abtrenntransistors. An die Ausgangsstufe, d. h. an den Schalttransistor SCH wird das Auswahltaktsignal WA angelegt. Die genaue Wirkungsweise des Ausgangsverstärkers A Vergibt sich aus der obengenannten Patentanmeldung. Es wird darum nicht ausführlicher darauf eingegangen.
Anhand des Impulsplanes der Fig.4 wird nun die Wirkung der Decoderschaltung beschrieben. Dabei wird davon ausgegangen, daß die MOS-Transistoren durch hohes Potential in den leitenden Zustand gebracht werden.
Zunächst liegt das Signal S an. d. h. es hat hohes Potential und damit sind die Vorladetransistoren VTl und VT2 leitend gesteuert. Die Decoderausgangsleitungen D/ und Di+ 1 dnd die Punkte Ei und E/+ 1 können sich somit auf hohes Potential aufladen. Während dieser Zeit liegen keine Adressensignale an den Decodertransistoren DTan. Das Auswahltaktsignal WA ist ebenfalls nicht angeschaltet. Dann herrscht auf den Leitungen Xi und Xi+ 1 die zu den Bit/Wortleitungen führen, niederes Potential.
Es sei nun angenommen, daß das Adressensignal A 0 und die Adressensignale Xl. XH anliegen. Dann wird der zusätzliche Decodertransistor DTZ leitend gesteuert, während die anderen Decodertransistoren DTi. DTn und DTW gesperrt bleiben. Die Folge ist, daß sich die Decoderausgangsleitung Di+1 auf die Betriebsspannung VSSentladen kann f VSS ist niedriges Potential), während Hie Decoderausgangsleitung Di auf hohem Potential bleibt. Da das Signal S vorher abgeschaltet worden ist, sind die Vorladetransistoren VTl und VT2 des Ausgangsverstärkers A V in den gesperrten Zustand übergegangen.
Aufgrund des Potentials auf der Leitung Di+ I wird nun der Abtrenntransistor 4Tdes Ausgangsverstärkers AV2 leitend gesteuert und somit kann sich der Punkt Ei+ 1 auf niederes Potential entladen. Dagegen bleibt das Potential am Punkt Ei auf seinem bisherigen Wert. Somit herrscht am Steuereingang des Schalttransistors SCH des Ausgangsverstärkers AVi höheres Potential, während am Steuereingang des Schalttransistors SCH des Ausgangsverstärkers AV2 niederes Potential anliegt. Wird nun das Auswahlsipnal WA angeschaltet, dann kann der Schalttransistor S(V/ des Ausgangsverstärkers AVX in den leitenden Zustand übergehen und somit erscheint auf der Leitung Xi hohe« Potential Durch die Rückkopplung über den Kondensator (wird dieser Durchschaltvorgang beschleunigt. Somit ist die Leitung X/ausgewählt.
Da der Punkt Ei+ I auf niederem Potential liegt, kai"1. ULT Scnaliituii.Msk)i SCH des Ausgangsverstärkers A V2 nicht in den leitenden Zustand übergeführt werden und das Potential auf der Leitung Xi+ 1 bleibt auf einem niederen Wert.
In Fig.4 zeigen die gestrichelten Linien den Fall an. bei dem die Ausgangslehung X nicht ausgewählt ist, während die durchgezogenen Linien den Fall anzeigen, bei dem die Leitung X ausgewählt wird.
In Ausführungsbeispiel ist der Fall beschrieben, dem an die Decodertransistoren DTW und DTZ das Adressensignal A 0 in nichtncgierter und negierter Form angelegt wird. Es ist selbstverständlich auch möglich, statt dessin ein anders Adrcssensignalpaar anzulegen.
Wie F i g. 3 zeigt, werden durch die Decoderschaltung jeweils zwei Wort- bzw. Bitleitun^cn X bedient. Es werden also dieselben Decodertransistoren zur Auswahl entweder der einen oder der anderen Wort- oder Bitleitung Xi. Xi+ 1 herangezogen. Aus diesem Grunde ist die Anzahl der Decodertransistoren pro Adressenleitung erheblich geringer.
Aus F i g. 5 ergibt sich, wie die Decoderschaltung auf einem Halbleiterbaustein angeordnet werden kann. Es ist zu sehen, daß die n- 1 Decodertransistoren mit ihren gesteuerten Strecken parallel zu den Adressenleitungen angeordnet werden. Jetzt sind die Adressenleitungen in Metall ausgeführt. Der zusätzliche und der weitere Decodertransistor liegen dagegen mit den gesteuerten Strecken in den Decoderausgangsleitungen Di und D/+ 1 und sind somit senkrecht zu den Adressenleitungen angeordnet. Die Decoderausgangsleitungen Di und Di+ 1 sind in das Halbleitersubstrat hineindiffundiert. Es ist nur eine Leitung für die Betriebsspannung VSS vorgesehen, die am unteren Rand der Decoderschaltung angeordnet werden kann. Diese kann ebenfalls in Metall ausgeführt werden. Da für die Bedienung von zwei Decoderausgangsleitungen Di und Di+ 1 jeweils dieselben n-\ Decodertransistoren herangezogen werden, wird das Decoderraster R im Verhältnis zur Fig. 1 erheblich geringer. Da außerdem die n— 1 Decodertransistoren DTparallel zu den Adressenleitungen liegen, ist auch die Höhe H verhältnismäßig klein, d. h. sehr viel kleiner als bei der Decoderschaltung der Fig. 2. Diese Verhältnisse sind noch besser in Fig. 8 dargestellt. Die Decoderschaltung für zwei Decoderausgangsleitungen Di und Di+ I ist mit DDC bezeichnet. Es ist zu sehen, daß das Decoderraster R sehr klein ist und daß außerdem die Höhe H. die von der Decoderschaltung DDG und den Ausgangsverstärkern A V gebildet wird, verhältnismäßis klein ist. In diesem Falle müssen die
Ausgangsverstärker ebenfalls versetzt zueinander angeordnet werden. Durch die erfindungsgemäße Ausführung der Decoderschaltung ist also der Platzbedarf für die Decoderschaltiing auf dem Speicherbaustein erheblich geringer geworden.
Beispielsweise ist das Decoderraster der Decoderschaltu;;·; der Fig. 1 /?=30μπι, die Höhe Η=445μτη und die Decodierfläche pro ausgewählter Leitung FD=R. W= 13 350 μπι2.
Für die bekannte Decodierschaltung gemäß F i g. 3 ist das Decodierraster A= 19 μπι, die Höhe H= 615 μπι und es ergibt sich eine Decodierfläche pro ausgewählter Leitung FD= R ■ H= 11 685 μπι2.
Für die erfindungsgemäße Decodierschaltung lassen sich folgende Werte errechnen: Decodierraster /?=19μπι, Höhe //=540 μπι und Decodierfläche pro ausgewählter Leitung FD= R ■ H= 10 260 μπι2.
Hierzu 4 Blatt Zeichnungen

Claims (4)

Patentansprüche:
1. Decoderschaltung für einen Speicherbaustein mit aus MOS-Transistoren aufgebauten, zwischen Wort- und Bitleitungeu angeordneten Speicherzellen, bei der den Steuereingängen von Decodertransistoren zur Auswahl einer der Wortleitungen oder Bitleitungen π Adressensignale in negierter oder nichlnegierter Form zugeführt werden und ein Decoderausgangssignal an den Anschlüssen von die parallel liegenden gesteuerten Strecken von Decodertransistoren verbindenden zwei Decoderausgangsleitungen abgegeben wird, dadurch gekennzeichnet, daß nur n— 1 Decodertransistoren (DT) mit ihren gesteuerten Strecken parallel zueinander angeordnet sind und diese mit den zweiten bis n~Iten Adressensignalen (A\—A„-\ bzw. ~A~\ — A„-\) in negierter oder nichtnegierter Form gesteuert werden, daß ein weiterer Decodertransistor (DTW) vorgesehen ist, dessen Steuereingang ein erstes Adressensignal in negierter Form (AO) zugeführt wird und dessen gesteuerte Strecke zwischen der ersten Verbindungsleitung (L 1) und der Betriebsspannung (VSS) angeordnet ist, daß ein zusätzlicher Decodertransistor (DTZ) vorgesehen ist, dessen Steuereingang das erste Adressensignal in nichtnegierter Form (A 0) zugeführt wiM und dessen gesteuerte Strecke zwischen der Betriebsspannung (VSS) und der zweiten Verbindungsleitung (LI) angeschlossen ist, und daß sowohl die erste als auch die zweite Verbindungsleitung eine Decoderausgangsleituiig (D) zur Auswanl jeweils einer Wort/ Bitleitung bildet.
2. Decoderschaltung nach .»nspruch 1, dadurch gekennzeichnet, daß an jede Verbindungsleitung (Li, LI) jeweils ein Ausgangsverstärker (AVi, A V2) angeschlossen ist.
3. Anordnung der Decoderschaltung nach Anspruch 1 oder Anspruch 2 zur Integrierung auf einem Halbleiterbaustein, dadurch gekennzeichnet, daß die /J-I Decodertransistoren (DT) mil ihren gesteuerten Strecken parallel zu den Adressenleitungen (A) angeordnet sind, daß der weitere Decodertransistor (DTW)nnd der zusätzliche Decodertranssitor (DTZ) mit ihrem gesteuerten Strecken senkrecht zu den Adressenleitungen (A) liegen, und daß die Leitung für die Betriebsspannung (VSS) außerhalb der Adressenleitungen ^angeordnet ist und parallel zu den Adressenleitungen geführt ist.
4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Adressenleitungen (A) und die Leitung für die Versorgungsspannung (VSS) auf dem Halbleiterbauiitein in Metall ausgeführt ist.
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