DE2145623B2 - Decoder - Google Patents

Description

Die Erfindung betrifft einen Decoder mit über eine Eingangsstufe gesteuertem und im leitenden Zustand Treiberimpulse einer in Serie geschalteten Treiberschaltung übertragendem Ausgangs-FET, zwischen dessen Gate und einer seiner beiden Strombahn-Elektroden eine Kapazität liegt und der bei geladener Kapazität leitend und bei ungeladener Kapazität gesperrt ist.

Derartige Decoder finden insbesondere in Einrichtungen zur Speicheransteuerung Verwendung. Sie haben dabei die Aufgabe, von einer Treiberstufe gelieferte Treiberimpulse selektiv einer Speichereinheit zuzuführen.

Insbesondere betrifft die Erfindung einen aus Feldeffekt-Transistoren (FET) aufgebauten Decoder und eine mit diesem aufgebaute Einrichtung zur Speicheransteuerung, bei der eine Vielzahl derartiger Decoder parallel an eine gemeinsame bipolare Treiberstufe angeschlossen sind und die eine selektive Ansteuerung einer im wesentlichen unbegrenzten Anzahl von Speicherzellen gestattet.

Es ist bekannt, Decoder zwischen eine bipolare Treiberstufe und eine Treiberleitung einer Einrichtung zur Speichersteuerung einzuschalten, um eine selektive Zufuhr der Treiberimpulse zu einer Speichereinheit zu gewährleisten. Ein derartiger Decoder ist beispielsweise im IBM Technical Disclosure Bulletin, Mai 1970, Seite 2082, veröffentlicht. Eine Vielzahl der dort beschriebenen Decoder ist parallel an eine Treiberschaltung angeschlossen. Die Ausgänge der einzelnen Decoder sind jeweils mit einer zugeordneten Treiberleitung verbunden. In jedem Decoder ist eine Rückkopplungskapazität zwischen dem Gate und der Source des Ausgangs-FETs vorgesehen. Die prinzipielle Wirkungsweise ist derart, daß zunächst die Kapazitäten sämtlicher Decoder geladen sind. Anschließend werden mit Ausnahme der Kapazität eines bestimmten Decoders sämtliche Kapazitäten der restlichen Decoder entladen, so daß nur der Ausgangs-FET des bestimmten Decoders in der Lage ist, einen Treiberimpuls von der Treiberschaltung zur zugeordneten Treiberleitung zu übertragen.

Ein wesentliches Problem besteht nun darin, daß die Kapazitäten aller Decoder - mit Ausnahme der Kapazität eines Decoders-gleichzeitig entladen werden müssen. Bei der bekannten Schaltung wird dieser Entladestrom von der bipolaren Treiberschaltung geliefert. Zieht man große Speichereinheiten in Betracht, die beispielsweise 32 parallelgeschaltete Deco-

^r erfordern, so wird offensichtlich, daß dieser Β^^^α^^^^^^^ά dJ Entladestrom enorm groß sein und mögucherweise erfolgt J^g^^Ä^ddJ zusätzüch zur Zerstörung des Ausgangstransistors,der Treiber- ^ί-^^,ΕΚδβ, vorgesehen ist,

^^ kann. Dabei ist am bedenken, daß ein Ladestromkreis fur die

tgstransistor der Treiberschaltung in erster 5 daß der Ladestromkreis;aus^_t^_chalteten, an urne U^u₁- bestimmt ist, einen Spannungsimpuls als SP^W^J^ SUelt, daß für die Treiberimpuls zu liefern. Bei der erwähnten, bekann- seinem Gate gesteuerten ^ ^ _ώε gemeinten Anordnung wird versucht, dieses Problem dadurch Eingangsstufe und den LaJ^SSS daß ein zusätz_zu"Sen daß line Einrichtung zur Verkleinerung der same Spannungsquelle vorges f™^ ^ genanntenKapazitätvorgesehenwird.DieseMethode - ücher, am Gate;ge,steuer- SPJ^_ausreicht, _den fstnurgeeignet.wenndieSpeichergrößeeinbestimm- ^^^STS^ «nd den einen getes Maß nicht überschreitet. fcntlaae mi ιenciuu parallelge-Bei den derzeitig gebauten und geplanten monoü- SKTpStoSS^» eingeigt ist, daß thischen Speichern, die eine Speicherung von 2000 ^^^"^^HH^Soerr-FETgemeinsamsteuer- oder sogar 8000 Bits auf einem einzelnen Kalbleiter- *5 ^r Lade-FET und der Sperr tz■ E _Enüade_ chip gestatten, ist die genannte bekannte Methode zur ^^^S^I^b^-EIÄtiode des Lösung des Problems nicht mehr ausreichend. Mono- FET ²W¹⁵⁰B?," ^aer "". Bezugspotential einge- tiSe Speicher in der genannten Größenordnung ^Af f"^-pT^^i^^Ttlre Kapazitäten des i w Speicherdichte machen es erforderlich, daß eine schaltet «^^„jSbiTSflß bdde Entladeamße Anzahl, beispielsweise 64 oder mehr auf einem » Ausgangs-FETs entladbar_svna, ^ _Serie ![1 ekerchip integrierte Decoder, parallel zwischen FETs gerne"»«^SSAi^ und das Bedirgemeinsame Treiberschaltung und die zugeordne- zwischen den "gg^J^^ bei Fehlen eines _ten Treiberleitungen eingeschaltet werden. Die Lage ^potenU^ gdegt ^t ^ ^ _{Qate des} ^. ist dann noch kritischer, wenn ein dynamischer mono- Sm^^J™^ Multiplex-Signal nicht ai.^ S-^reiet^^^^^^ ^L,Tm d η Entlade-FET in den leitenden ⁿÄ^g«nd dann insgesamt 2048 Decoder ^ ^Sr^wendune der Decoder zur gleichzeitig parallel an eine Treiberschaltung ange- ^ine vwteUttane _daf. _{daß def Ausgang} Schlossen Die gleichzeitige Entladung der entspre- Speicneransteuerui^|^ü" _{h ltung über} die Stromhend großen Anzahl von Kapazitäten wurde einen 3» ^^^J^SÄ vilzdil von Decovon der Treiberschaltung zu liefernden Strom in einer ^^^[^^ jedem Decoder zugeordneten Größenordnung erfordern, die nicht mehr tragbar ^^^_{η ist} und daß die Treiber-

einen Decoder anzugeben, der mit einfachen Mitteln 35 halt de^rni"^aen _{T d De}coder verbunden ist.

die Lösung des genannten Problems gestattet Insbe- *^ei^AuW^b^ _{an H}and der nachstehenden sondere ist es ein Ziel der Erfindung, einen Decoder Ehe Erfmdung _Zeichnung dargestellten

für integrierte, monolithische Speicher hoher Dichte B^^^Xiele näher erläutert Es zeigt

«r die Speicheran-S -^fittaS-¹ eint Weiterbildung des in

⁴⁵ ^'H? ^{zur speicheransteuerung}

fe Kaplzität über diesen Feldeffekt-Transistor selbst vejjg» ^ _{χ Qmmen D t ist}

und damit über eine an diesen angeschlossene Trei- Z«SeSisteuAung unter Verwendung mehre-

berimpulsquelle erfolgen muß _fv ,0 S oarSgeschalteter Decoder schematisch und ein

Gemäß der Erfindung besteht diese Aufgabe fur 50 rer,.P^J'gf ^s°_{der im einze}lnen dargestellt Es wird

einen Decoder mit über eine Eingangsstufe gesteuer- *^"" "* j^ sämtliche verwendeten FETs dem

m und im leitenden Zustand Treiberimpulse einer W^^'^Sn. Selbstverständlich könnten in Serie geschalteten Treiberschaltung übertragenden """k^feTs verwendet werden, dann mußte Ausgangs-FET, zwischen dessen Gate und einer sei- auchρ *£**^ _{Polarität der Gat}e-Signale der ner beiden Strombahn-Elektroden eine Kapazität 55 jedocn ^ ζ _{d Weit}erhin wird angenom-Segt und der bei geladener Kapazität leitend und be, FETs u^ehrt we _Substratvorspannung ungeladener Kapazität gesperrt J^J£**^ Slt werden, daß e/rich also um FETs des Ansteuerbarer, vom Ausgangs-FET unabhängiger cm -.ichejungstype handelt. _ .. ladestromkreis für die Kapazität vorgesehen ist %^ Specheransteuerung enthält eine Treiber-

Ein einfaches Ausführungsbeispiel besteht dann 60 D e ⁵^¹P¹J"„_anesseiti| zwei bipolare Transisto-

daß der Entladestromkreis parallel zur Kapazität und sd^aUung die ausg«^e ^.^ £ Transistors

innerhalb der Eingangsstufe angeordnet ist. In vor- [f.ⁿ^"'^Kollektor des Transistors 12 verbunden.

eilhafter Weise besteht dabei der Entladestromkreis ^^^^,„,,,tor. 10 liegt an einer positi-

aus einem FET, dessen Strombahn parallel zur Ka_Pa- ^rMkkto _F. _Der Emitter des Transistors

ⁱ%S:^d;:l! Ausführung^ und ^ is^eenje. Diesen eier _£=stor. 10 ^

^^^^^¹ ^^nd8^Uverbunden^gDer Steuerkreis 18 schaltet den

Transistor 10 in den leitenden und den Transistor 12 in den gesperrten Zustand, wenn auf der den Ausgang der Treiberschaltung bildenden Leitung 28 ein positiver Impuls erzeugt werden soll. Soll die Leitung 28 auf Erdpotential gelegt werden, so muß über den Steuerkreis 18 der Transistor 10 in den gesperrten und der Transistor 12 in den leitenden Zustand gebracht werden. Ein über die Leitung 14 der Basis des Transistors 10 zugeführter positiver Impuls 20 schaltet den Transistor in den leitenden Zustand. Gleichzeitig wird der Transistor 12 durch einen über die Leitung 16 zugeführten negativen Impuls 22 gesperrt. Der Transistor 10 wird gesperrt, wenn kein Impuls auf Leitung 14 vorhanden ist. Dagegen bewirkt das Fehlen eines Impulses auf der Leitung 16, daß der Transistör 12 leitend bleibt. Das heißt also, daß die Leitung 28 normalerweise auf Erdpotential liegt. Die Impulse 20 und 22 werden von logischen Schaltungen innerhalb des Steuerkreises 18 erzeugt, der über einen entsprechenden logischen Eingang angesteuert wird. Bei diesen logischen Schaltungen kann es sich um bekannte, extrem schnelle, emittergekoppelte Logik-Schaltungen handeln. Als Schutzschaltung für den Transistor 10 ist in bekannter Weise über eine Leitung 25 die Parallelschaltung einer Diode 26 und eines Widerstandes 24 zwischen Basis und Emitter eingefügt.

Die einzelnen Decoder DCl bis DCN sind über zugeordnete Leitungen 30, 32, 34 und 36 parallel an die Leitung 28 angeschlossen. Die Decoder DC2 bis DCN entsprechen dem Decoder DCl, der näher beschrieben wird. Der Ausgangs-FET Ql des Decoders DCl ist mit der Drain 38 an die Leitung 30 angeschlossen. Die Kapazität C ist über den Anschluß 40 mit dem Gate 42 und über den Anschluß 44 mit der Source 46 des FETs Ql verbunden. Die Strombahn-Elektroden 38 und 46, also die Drain-Source-Strecke des FETs Ql, verbindet die Leitung 30 mit dem Decoderausgang 48, der mit der zum nichtdargestellten Speicher führenden Treiberleitung verbunden ist. Ein Entlade-FET Q2 ist mit seinen Strombahn-Elektroden 52 und 54 an die Anschlüsse 40 und 44 der Kapazität C angeschlossen. FET Q2 bildet demnach einen Entladestromkreis parallel zur Kapazität C. Ein Lade-FET QR ist mit seinen Strombahn-Elektroden 56 und 58 zwischen die Kapazität C und eine positive Spannungsquelle V eingefügt. Die die Decodierung bewirkende Eingangsstufe des Decoders besteht aus einer Vielzahl parallelgeschalteter FETs Tl bis TN, die mit ihren entsprechenden Strombahn-Elektroden 62 und 64,66 und 68,70 und 72 zwischen der positiven Spannungsquelle V und dem Gate 90 des Entlade-FETs Q2 angeordnet sind. Die Gates 74,76 und 78 der parallelgeschalteten FETs TL bis TN sind jeweüs mit einer Adreßleitung verbunden. Ein Entlade-FET Q3 liegt mit der einen Strombahn-Elektrode 92 an der Source 46 des Ausgangs-FETs Ql, der eine parasitäre Kapazität Cl aufweist, und mit der anderen Strombahn-Elektrode 94 an Masse. Gate 95 des Entlade-FETs Qi und Gate 90 des Entlade-FETs Q2 sind miteinander verbunden. Ein FET Q4 ist mit seinen Strombahn-Elektroden 86 und 88 zwisehen dem Gate 90 des Entlade-FETs Q2 and Masse angeschlossen. Die Gates 80 und 84 des Lade-FETs QR und des FETs Q4 sind miteinander verbunden.

Es wird nunmehr in Verbindung mit dem in F i g. 2 dargestellten Impulsdiagramm die Wirkungsweise des Decoders DCl und der gesamten Speicheranordnung gemäß Fig. 1 erläutert. Zunächst werden sämtliche Decoder DCl bis DCN durch Laden sämtlicher Kapazitäten C in den Ausgangszustand gebracht. Dies geschieht mittels eines dem Gate 80 des Lade-FETs QjR zugeführten Ladeimpulses 96. Der LadeFET QR wird dabei leitend, so daß die Kapazität C über die Spannungsquelle V aufgeladen werden kann. Gleichzeitig wird der Ladeimpuls 96 an das Gate 84 des FETs Q4 gelegt, so daß dieser FET leitend wird, dadurch das Gate 90 des Entlade-FETs Ql an Masse

™ legt und die Sperrung des Entlade-FETs Ql sicherstellt. Aus diesem Grunde ist der FET QA mit Sperr-FET bezeichnet. Nach Zufuhr des Ladeimpulses 96 sind die Ausgabe-FETs Ql sämtlicher Decoder DCl bis DCN leitend.

¹S Die Ausgangs-FETs Ql sämtlicher Decoder mit Ausnahme des Decoders, dessen Treiberleitung ein Impuls der Treiberschaltung zugeführt werden soll, werden nun durch Entladung ihrer Kapazität C in den gesperrten Zustand umgeschaltet. Dies bewirkt ein

*° Impuls 98, der an mindestens einer der Adreßleitungen anliegt und damit dem oder den entsprechenden Gates der FETs Γ1 bis TN der Eingangsstufe jedes Decoders zugeführt wird. Eine bestimmte Adresse, die eine bestimmte, zu selektierende und damit mit

»5 einem Treiberimpuls zu beaufschlagende Treiberleitung kennzeichnet, bewirkt also, daß die Adreßleitungen abgeschaltet werden, die zu dem mit der bestimmten Treiberleitung verbundenen Decoder führen. Mindestens eine der Adreßleitungen, die zu den anderen Decodern führen, wird nicht abgeschaltet, so daß mindestens jeweils einer der FETs Tl bis TN der anderen Decoder in den leitenden Zustand gebracht wird. An das Gate 90 des Entlade-FETs Q2 wird damit die positive Spannung der Spannungsquelle V angelegt, und der FET wird leitend.

Es sei zunächst einmal angenommen, keine der zu den Transistoren Tl bis TN des Decoders DCl führenden Adreßleitungen werde mit einem Impuls beaufschlagt, was durch die ausgezogene Linie des Adreßimpuls-VerlaufsinFig. 2 angedeutet ist. Durch gleichzeitiges Anlegen eines positiven Impulses 20 an Transistor 10 und eines negativen Impulses 22 an Transistor 12 der Treiberschaltung wird auf Leitung 28 ein Treiberimpuls 100 erzeugt. Da an keiner Adreßleitung des Decoders DCl ein Impuls anliegt, erhält das Gate 90 keinen positiven Impuls, und der Entlade-FET Q2 bleibt gesperrt. Das bedeutet aber, daß die Kapazität C geladen und der Ausgangs-FET Ql leitend bleibt. Am mit der zugeordneten Treiberleitung verbundenen Ausgang 48 des Decoders DCl erscheint ein Ausgangsimpuls 102, der dem Treiberimpuls 100 entspricht. Mit Beendigung der Impulse 20 und 22 wird Transistor 10 gesperrt und Transistor 12 leitend, so daß die Leitung 28 wieder an Massepotential gelegt wird und Treiber- und Ausgangsimpuls 100 bzw. 102 beendet werden.

Es sei nunmehr der FaH angenommen, daß ein in Fi g. 2 gestrichelt dargestellter Adreßimpuls 98 einer odermehrererder Adreßleitungen des Decoders DCl zugeführt werde. Die mit diesen Adreßleitungen verbundenen FETs Tl bis TiV werden dann leitend. Das Gate 90 erhält die positive Spannung der Spannungsquelle Kund der Entlade-FET Q2wird damit leitend Über den Entlade-FET Q2 kann sich die Kapazität C

entladen. Während sich die Kapazität C entlädt, fließi kein Strom durch den Ausgangs-FET Ql. Das bedeutet, daß der während dieser Zeit gesperrte Transistoi 10 nicht belastet wird. An Transistor 10 fällt dabei

die Betriebsspannung + V ab. Müßte gleichzeitig der Entladestrom für eine große Anzahl von kapazitiven Lastelementen über den Transistor 10 gezogen werden, so wäre der Einsatz eines extrem großen integrierten Transistors erforderlich, um den Leistungsbedarf bzw. den erforderlichen Ausgangspegel sicherzustellen. Die Größe des erforderlichen Transistors läge in jedem Falle weit über der, die erforderlich ist, um nur den Treiberimpuls 100 zu liefern. Mit Hilfe des zusätzlichen Entladestromkreises für die Kapazitat C in Form des Entlade-FETs Q2, unabhängig vom Ausgangs-FET Ql, wird also die hohe Belastung des bipolaren Transistors 10 vermieden. Die Kapazitäten C einer großen Anzahl von Decodern können gleichzeitig, sehr schnell und ohne Gefahr für die Treiberschaltung entladen werden. Gleichzeitig mit der Entladung der Kapazität C wird die parasitäre Kapazität Cl entladen. Dies geschieht mittels eines weiteren Entlade-FETs Q3, dessen Gate 95 ebenfalls an die Spannungsquelle V gelegt wird. Der Aus- *° gangs-FET Ql befindet sich nun im gesperrten Zustand, so daß kein Treiberimpuls 100 zum Ausgang 48 übertragen werden kann, was durch die gestrichelte Linie im Ausgangsimpuls-Verlauf gemäß F i g. 2 angedeutet ist. Auf der mit Decoder DCl verbundenen Treiberleitung erscheint demnach kein Treiberimpuls. Fig. 3 zeigt ein abgewandeltes Ausführungsbeispiel des Decoders gemäß Fig. 1. Dieser Decoder kann in der Speicheransteuerung gemäß F i g. 1 ebenfalls verwendet werden. Der Decoder DCIa weist zusätzlich einen FET QG auf, der mit seinen Strombahn-Elektroden 104 und 106 zwischen die Strombahn-Elektrode 94 des Entlade-FETs Q3 und Bezugspotentials eingefügt ist. Der Einsatz des FETs QG gewährleistet, daß der Ausgangsimpuls 102 am Ausgang 48 nicht vorzeitig beendet wird, auch wenn die zum Decoder DCIa geführten Adreßleitungen bereits während der Impulsdauer des Ausgangsimpulses umgeschaltet werden. Die Elektroden 54 und 52 des Entlade-FETs Q2 sind positiver als das Gate 90, wenn der FET QG gesperrt ist. Die Kapazitäten C und Cl können sich nicht entladen, so daß ohne Beeinflussung der selektierten Treiberleitung die Adreßleitung umgeschaltet und damit über die nächste Adresse der zugeordnete Decoder bzw. die damit verbundene Treiberleitung selektiert werden kann. Bei gesperrtem FET QG wird die Kapazität C über den Lade-FET QR durch einen Ladeimpuls 96 aufgeladen. Liegt der Ausgang 48 auf dem um die Schwellspannungen von Transistor 10 und Ausgangs-FET Ql so verringten Potential + V, so reicht auch ein Multiplex-Adreßimpuls 98 alleine auf einer oder mehreren der Adreßleitungen nicht aus, um den Entlade-FET Q2 in den leitenden Zustand zu bringen, wenn an das Gate 90 das Potential + V angelegt wird. Voraussetzung für diese Funktionsweise ist, daß an das Gate 108 des FETs QG zusätzlich ein Impuls angelegt wird, der diesen FET in den leitenden Zustand schaltet und damit die Strombahn-Elektrode 94 des Entlade-FETs Q3 an Bezugspotential (Masse) legt. Dadurch werden die beiden Entlade-FETs Q2 und Q3 leitend, und die Entladung der Kapazitäten C und Cl erfolgt in ähnlicher Weise wie bei Decoder DCl. Soll ein Treiberimpuls auf die mit Decoder DCIa verbundene Treiberleitung gegeben werden, so wird die Adresse dieser Treiberleitung dazu verwendet, den Impuls zum Gate 108 des FETs QG zu sperren. Der Entlade-FET Q2 wird auch dann nicht leitend, wenn im Multiplexbetrieb Signale auf einer oder mehreren Adreßleitungen einen oder mehrere der FETs Tl bis TN in den leitenden Zustand bringen und dabei das Gate 90 des Entlade-FETs Q2 an die Spannungsquelle V legen.

Bei Verwendung des Decoders gemäß Fi g. 3 können beispielsweise im Multiplexbetrieb 32² Decoder angesteuert werden, während dies ohne Multiplexbetrieb lediglich für 32 Decoder zutrifft. Der FET QG läßt sich leicht in jeden Decoder einbauen. Diese Maßnahme ist wesentlich einfacher als ein Multiplexbetrieb in Verbindung mit den Adreßleitungen selbst.

In einem typischen Beispiel enthält eine Speicheransteuerung bei normalem Speicher 64 auf einem Halbleiterchip integrierte Decoder oder 2048 Decoder auf insgesamt 64 Halbleiterchips bei der Regenerierung eines dynamischen Speichers. Jeder Decoder enthält sechs parallele FETs Tl bis TN. Die Kapazität C jedes Decoders beträgt etwa 0,1 bis 0,3 pF. Bei der beschriebenen Betriebsweise werden Entladezeiten für die Kapazität C von etwa 10 Nanosekunden erreicht, ohne daß über die angeschlossene Treiberschaltung ein Strom gezogen werden müßte. Eine derartige Speicheransteuerung erlaubt den Zugriff zu einem 2000 Bit-FET-Speicher. Die Decoder DCl oder DCIa können ebensogut in einer Speicheransteuerungseinheit für einen 8000 Bit-FET-Speicher verwendet werden. Dabei wären dann 256 Decoder auf einem Speicherchip im normalen Betrieb und eine entsprechend größere Anzahl auf einer Vielzahl von Speichertyps während der Regenerierung mit einer Treiberschaltung verbunden.

Zusammenfassend kann gesagt werden, daß ein erfindungsgemäßer Decoder und eine damit aufgebaute erfindungsgemäße Speicheransteuerung die eingangs gestellte Aufgabe löst. Insbesondere ist darauf hinzuweisen, daß die Umladung der Kapazität des Ausgangs-FETs der Decoder nicht über die Treiberschaltung erfolgt, an die die Decoder parallel angeschlossen sind. Durch Verwendung der erfindungsgemäßen Decoder ist die Anzahl der Speicherelemente nicht mehr begrenzt, die auf einem Halbleiterchip integriert und über eine Speicheransteuerungseinheit angesteuert werden können.

Hierzu 1 Blatt Zeichnungen

Claims (14)

Patentansprüche:

1. Decoder mit über eine Eingangsstufe gesteuertem und im leitenden Zustand Treiberimpulse einer in Serie geschalteten Treiberschaltung übertragendem Ausgangs-FET, zwischen dessen Gate und einer seiner beiden Strombahn-Elektroden eine Kapazität liegt und der bei geladener Kapazität leitend und bei ungeladener Kapazität gesperrt ist, dadurch gek en nzeich η et, daß ein steuerbarer, vom Ausgangs-FET (ßl) unabhängiger Entladestromkreis für die Kapazität ( C) vorgesehen ist.

2. Decoder nach Anspruch 1, dadurch gekennzeichnet, daß der Entladestromkieis parallel zur Kapazität (C) und innerhalb der Eingangsstufe angeordnet ist.

3. Decoder nach Anspruch 2, dadurch gekennzeichnet, daß der Entladestromkreis aus einem ao FET (Q2) besteht, dessen Strombahn parallel zur Kapa7ität (C) angeordnet ist.

4. Decoder nach Anspruch 3, dadurch gekennzeichnet, daß die Steuerung des Entlade-FETs (Ql) über die die Eingangsstufe bildende Parallelschaltung mehrerer FETs (71 bis TN) erfolgt, die zwischen eine Spannungsquelle (V) und das Gate (90) des Entlade-FETs (Ql) eingefügt ist.

5. Decoder nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, daß zusätzlich ein Lade-Stromkreis für die Kapazität (C) vorgesehen ist.

6. Decoder nach Anspruch 5, dadurch gekennzeichnet, daß der Ladestromkreis aus einem in Serie zu einer Spannungsquelle und der Kapazität ( C) geschalteten, an seinem Gate gesteuerten FET (QR) besteht.

7. Decoder nach den Ansprüchen 5 und 6, dadurch gekennzeichnet, daß für die Eingangsstufe und den Ladestromkreis eine gemeinsame Spannungsquelle (V) vorgesehen ist.

8. Decoder nach den Ansprüchen 3 bis 7, dadurch gekennzeichnet, daß ein zusätzlicher, am Gate gesteuerter Sperr-FET (ß4) seriell zwischen einem Bezugspotential, das nicht ausreicht, den Entlade-FET (Q2) leitend zu machen, und den einen gemeinsamen Strombahn-Elektroden der parallelgeschalteten FETs (7*1 bis TN) der Eingangsstufe eingefügt ist.

9. Decoder nach Anspruch 8, dadurch gekennzeichnet, daß der Lade-FET (QR) und der Sperr-FET (ß4) gemeinsam steuerbar sind.

10. Decoder nach den Ansprüchen 3 bis 9, dadurch gekennzeichnet, daß ein zusätzlicher, steuerbarer Entlade-FET (ß3) zwischen der einen Strombahn-Elektrode (46) des Ausgangs-FETs (ßl) und einem Bezugspotential eingeschaltet ist, über den parasitäre Kapazitäten (Cl) des Ausgangs-FETs (ßl) entladbar sind.

11. Decoder nach Anspruch 10, dadurch gekennzeichnet, daß beide Entlade-FETs (Ql, ß3) gemeinsam steuerbar sind.

12. Decodernach den Ansprüchen 8 bis 11, dadurch gekennzeichnet, daß ein FET (QG) in Serie zwischen den zusätzlichen Entlade-FET (ß3) und das Bezugspotential gelegt wird, wobei ein bei Fehlen eines Steuersignals am Gate des FETs (QG) an das Gate des zusätzlichen Entlade-FETs (ß3) angelegtes Multiplex-Signal nicht ausreichend ist, um den Entlade-FET (ß3) in den leitenden Zustand umzuschalten.

13. Anwendung der Decoder nach den Ansprüchen 1 bis 12 zur Speicheransteuerung, dadurch gekennzeichnet, daß der Ausgang einer gemeinsamen Treiberschaltung über die Strombahnen der Ausgangs-FETs einer Vielzahl von Decodern jeweils mit einer jedem Decoder zugeordneten Treiberieitung verbunden ist.

14. Anwendung nach Anspruch 13, dadurch gekennzeichnet, daß die Treiberschaltung mindestens einen bipolaren Transistor (10) enthält, der mit der einen Strombahn-Elektrode sämtlicher Ausgangs-FETs der Decoder verbunden ist.