DE1960598A1

DE1960598A1 - MOS-Schnellesespeicher

Info

Publication number: DE1960598A1
Application number: DE19691960598
Authority: DE
Inventors: Kubinec James Joseph
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1968-12-04
Filing date: 1969-12-03
Publication date: 1970-06-18
Also published as: FR2025152A1; GB1242475A; US3560765A

Description

MOS - Schnellesespeicher

Für diese Anmeldung wird die Priorität aus der entsprechenden U.S. Anmeldung Serial No. 78I 017 vom 4. Dezember I968 in Anspruch genommen.

Die Erfindung bezieht sich allgemein auf einen Leseverstärker in Verbindung mit einer Nur-Lesespeichereinrichtung, und insbesondere auf einen Metall-Oxid-Silizium-Feldeffekt-Transistor-Leseverstärker (abgekürzt: MOS - FET Leseverstärker) in integrierter Bauweise, durch den es möglich wird, die erforderlichen Spannungsaufnahmeeigenschaften und die Größenabmessungen eines MOS-Speichers zu verringern und außerdem den Speicher wesentlich schneller als vermittels bekannter Einrichtungen abzufragen.

Ein Metall-Oxid-Silizium-Nur-Lesespeicher (MOS readonly memory) besteht aus einem Feld von Feldeffekttransistoren, deren Senken oder Entzugszonen mit einer gemeinsamen Ausgangsklemme verbunden sind. Die integrierten Schaltelemente dienen als Schalter, welche einen Stromweg von einer Quelle durch eine mit der Ausgangsklemmme verbundene Last vervollständigen, wenn die Stelle, an der sich einer

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dieser Schalter befindet, einzeln abgefragt wird. Der Steuervorgang, der darin besteht, die entsprechenden Feldeffekttransistoren leitfähig zu machen oder zu sperren, erfolgt durch eine Reihe einzelner Adressen- oder Aufrufleitungen, die jeweils zu einer Speicherstelle und zu dem Tor einer ggf. darin befindlichen Halbleitervorrichtung führen. Durch Anlegen eines geeigneten Eingangsimpulses an eine vorgegebene Aufrufleitung wird ein Stromweg durch h die Ausgangslast vervollständigt und es kann ein auf das am Eingang liegende Aufrufsignal ansprechendes Spannungssignal erhalten werden. Wenn an einer Speicherstelle kein Feldeffekttransistor vorgesehen ist, kann ein an die zu dieser Stelle führende Aufrufleitung angelegtes Aufrufsignal keinen Stromweg durch die Last vervollständigen, so daß kein Ausgangssignal erhalten wird.

Diese Speicherausführungen sind in großen Zügen äquivalent anderen bekannten Speichereinrichtungen wie z.B. Lochkarten, Papierband, Magnetband und so weiter. Da die hier zur Rede stehenden Speichereinrichtungen jedoch in Mikrominiaturbauweise ausgeführt werden können, bieten sie bestimmte Vorteile gegenüber den genannten Speichereinrichtungen. Wenngleich als Schaltelement einer integrierten Speichereinrichtung jeder Typ einer transistorierten Torvorrichtung verwendet werden kann, weist der Feldeffekttransistor viele Vorteile auf im Hinblick auf seine Größe, seine Anforderungen, die Einfachheit seiner Herstellung und seine Zuverlässigkeit.

Der typische MOS-Feldeffekttransistor-Nur-Lesespeicher

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besteht aus einem Feld von 1000 oder mehr Speicherstellen, die während der Herstellung vermittels eines Verfahrens zur Herstellung integrierter Schaltungen in einer geeigneten Weise miteinander verbunden werden. Zum Programmieren der Speichereinheit werden einige Speicherstellen während des Herstellungsverfahrens nicht mit Feldeffekttransistoren versehen, wodurch "Löcher" in dem Feld entstehen, die beispielsweise das Äquivalent der Löcher in einer Lochkarte darstellen.

Typischerweise ist das beim Abrufen einer bestimmten Leitung aus dem Speicher erhaltene Signal schwach und störanfällig. Je kleiner der Speicher gemacht wird, desto kleiner muß notwendigerweise auch das Signal sein, da die Stromaufnahme des Halbleitermaterials, aus dem der Speicher hergestellt «ist, begrenzt ist. Um die entsprechenden Ausgangssignale zu erhalten, ist ein Leseverstärker zur Verstärkung der an der Last induzierten Spannungsimpulse und zum Umformen derselben in ein brauchbares Ausgangssignal vorgesehen.

Es gibt allgemein zwei Wege, das Ausgangssignal eines Lesespeichers dieser Ausführung abzulesen. Der eine Weg besteht darin, die Spannungen durch einen herkömmlichen ein- oder mehrstufigen Verstärker zu verstärken, dessen Eingang an einen mit der Ausgangsklemme der Speichereinheit verbundenen Lastwiderstand gelegt ist. Bei diesem Verfahren ist der Spannungsausschlag ziemlich groß, beispielsweise in der Größenordnung von 10 Volt, und ruft infolge der physikalischen

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Beschaffenheit der Vorrichtung eine langsame Abgabe des Speichersignals hervor. Derzeitige Vorrichtungen dieser Art haben Ausgangssignalablesezeiten (Zugriffszeiten) in der Größenordnung von 2 bis ¹I Mikrosekunden.

Der andere Weg, welcher eine etwas schnellere Abfragung des Speichers gestattet, besteht in einem dynamischen Verfahren, bei welchem der Speicherausgang durch Auswerteimpulse abgetastet wird. Dabei werden dem Plättchen über

™ eine Zeitleitung (clock line) ein oder, zwei zusätzliche Signale zugeführt. Die Zeitleitungen führen Signale, die nur während eines bestimmten Zeitintervalls zur Auswertung und überprüfung des Speicherausgangs verwendet werden. Mit diesem Verfahren läßt sich eine höhere Arbeitsgeschwindigkeit erzielen, wobei jedoch das Problem auftritt, daß die Ausgabeinformation nur während eines kurzen Zeitintervalls der Taktgeberzeit, d.h. nicht während der ganzen Abrufperiode zur Verfügung steht. Aus diesem Grunde ist dieses

fc Verfahren wesentlich schwieriger in einem System einzusetzen, da das Ausgangssignal nur während der kurzen Zeit des Auswerteimpulses zur Verfügung steht. Während der übrigen Zeitintervalle müssen alle anderen Informationen unbeachtet bleiben. Das ist eine sehr zwingende Anforderung, die an die meisten angeschlossenen Einrichtungen gestellt werden muß.

Die Aufgabe der Erfindung besteht daher in erster Linie darin, einen neuartigen Leseverstärker nur unter Verwendung von MOS-Vorrichtungen als Bauteile zu schaffen, wobei sich der Verstärker zusammen mit der Speichervorrichtung auf dem

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gleichen Plättchen in integrierter Bauweise ausführen lassen soll. Der Leseverstärker soll die Spannungsänderungen am Speicherausgang auf wesentlich weniger als 1 Volt beschränken und damit die Abfragegeschwindigkeit des Speichers erhöhen. Dabei soll die an die Senkenklemmen der Speichervorrichtungen angelegte Spannung auf wesentlich niedrigere Werte als bei bekannten Vorrichtungen begrenzt und damit auch eine erhebliche Verkleinerung der Speichervorrichtungen ermöglicht werden. Weiterhin soll durch die Erfindung eine nur aus Feldeffekttransistoren bestehende Kombination von Speicher und Leseverstärker geschaffen werden, die sich vermittels eines einzigen Diffusionsverfahrens herstellen läßt.

Der erfindungsgemäß vorgeschlagene Leseverstärker besteht aus einer ganz aus Feldeffekttransistoren bestehenden Verstärkerschaltung, die so vorgespannt ist, daß sich die Ausgangsspannung des Eingangssignals zwischen dem Zustand und dem Zustand O nicht um mehr als einen vorbestimmten Wert verändern kann, wodurch bestimmte physikalische Beschränkungen der Speichereinrichtung beseitigt werden, die sich infolge der ihr eignen Ausgangskapazität ergeben. Insbesondere erhält dadurch die Ausgangsleitung des Speichers eine niedrige Impedanz und wird auf einer im wesentlichen' konstanten Spannung gehalten, so daß sie zwischen dem Zustandl und dem Zustand O nur um etwa 100 mV schwanken kann.

Der Leseverstärker für den MOS-Speicher ist erfindungsgemäß gekennzeichnet durch eine Eingangsklemme, die mit dem Ausgang einer MOS-Speichereinrichtung verbunden werden kann, und eine Ausgangsklemme, die mit einer Datenverarbeitungs-

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einrichtung verbunden werden kann, einen ersten Feldeffekttransistor, dessen Quelle mit der Eingangsklemme, und dessen Senke mit einer Potentialquelle verbunden ist, einen zweiten Feldeffekttransistor, dessen Senke mit der Eingangsklemme, und dessen Quelle mit dem Massenpol der Schaltung verbunden ist, eine zwischen der Eingangsklemme und der Ausgangsklemme geschaltete bistabile Schaltung, die in einer Weise vorgespannt ist, daß sie in Abhängigkeit von dem Ruhe-

™ potential der Eingangsklemme ein Ausgangssignal des einen Zustandes, und in Abhängigkeit von einer Potentialänderung an der Eingangsklemme ein Ausgangssignal eines anderen Zustandes liefert.

Wenn MOS-Speicher und Leseverstärker in integrierter Bauweise ausgeführt sind und aus mehreren, auf einem einzigen Halbleiterplättchen angeordneten MOS-Feldeffekttransistoren bestehen, sind mehrere Speicher-Feldeffekttransistoren vorgesehen, deren Quellen mit dem Massenpol der Schaltung,

fc deren Senken mit einer gemeinsamen Anschlußklemme, und deren Tore jeweils einzeln mit einer von mehreren Aufrufklemmen verbunden sind, wobei die gemeinsame Anschlußklemme mit der Quelle eines ersten Feldeffekttransistors, dessen Senke mit einer Potentialquelle in Verbindung steht, und der Senke eines zweiten Feldeffekttransistors verbunden ist, dessen Quelle mit dem Massepol der Schaltung in Verbindung steht, und eine bistabile Schaltung vorgesehen ist, deren Eingang mit der gemeinsamen Anschlußklemme verbunden und die in einer Weise vorgespannt ist, daß sie sich in dem einen Zustand befindet, wenn an keine Aufrufklemme ein Aufruf-

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signal angelegt ist, und zu einem anderen Zustand geschaltet werden kann, wenn an das Tor eines der Speicher-Feldeffekttransistoren eine Aufrufspannung angelegt wird.

Ein Ausführungsbeispiel der Erfindung wird anhand der Zeichnungen näher erläutert.

Fig. 1 ist ein schematischer Schaltplan eines MOS-

Nur-Lesespeichers und Leseverstärkers bekannter Ausführung.

Fig. 2 ist ein schematischer Schaltplan eines MOS-Nur-Lesespeichers und Leseverstärkers entsperechend der Erfindung.

Fig. 3 ist ein zur Veranschaulichung der Arbeitsweise der Einrichtung der Fig. 2 dienendes Zeitdiagramm.

In Fig. 1 der Zeichnung ist schematisch ein Nur-Lesespeicher (read-only memory) 1 und ein Leseverstärker 2 dargestellt, die ganz allgemein die Ausführung bekannter Einrichtungen zeigen. Der Speicher 1 weist die Speicherstellen 3 und k auf, in denen sich jeweils ein Schaltelement befindden kann, wa's im einzelnen Fall davon abhängt, ob die Speicherstelle einen Speicherzustand "0" oder einen Speicherzustand "1" darstellen soll. In der* Darstellung hat die Speicherstelle 3 kein Schaltelement und stellt damit eine "O"-Stelle dar, während die Speicherstelle 4 ein allgemein in der Form eines Feldeffekttransistors (abgekürzt FET) dargestelltes Schaltelement 5 aufweist und einer "!."-Stelle entspricht. Die Adressen- oder Aufrufleitungen 6 und 7

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sind jeweils mit den Speicherstellen 4 bzw. 3 verbunden. Wenn ein Schaltelement wie das in der Speicherstelle U dargestellte vorgesehen ist, wird die Aufrufleitung 6 mit dem Tor der Schaltvorrichtung verbunden. Eine gemeinsame Ausgangs-Verbindungsleitung 8 ist ebenfalls zu jeder Speicherstelle geführt. Da in der Stelle 4 kein FET 5 vorhanden ist, steht die Ausgangs-Verbindungsleitung 8 mit der Senke oder

™ Entzugszone der Schaltvorrichtung in Verbindung.

Eine Spannungsquelle V ist an der Ausgangsklemme 9 mit der Verb indungs leitung 8 über einen Lastwiderstand Rj- verbunden, so daß die an der Klemme 9 erscheinende Spannung im wesentlichen gleich ist V, wenn an die Aufrufleitungen 6 oder 7 kein Eingangssignal angelegt ist. Wenn jedoch beispielsweise an die Klemme 6 eine Aufrufspannung angelegt wird, wird dadurch der FET 5 leitend gemacht und bewirkt seinerseits, daß die Spannung an der Klemme 9 im wesentlichen

* auf das Potential der Masse abfällt. Diese Spannungsänderung wird durch den Verstärker 2 verstärkt, so daß ein Ausgangssignal erhalten wird, das einer in dem Speicher gespeicherten "1" entspricht. Wenn die Speicherstelle 3 abgefragt wird, indem ein Aufrufimpuls an die Leitung 7 angelegt wird, entstehtksin Ausgangssignal, da sich in der Stelle 3 kein Schaltelement befindet und somit keine entsprechende Spannungsänderung an der Klemme 9 auftreten kann. Das entspricht einer "O"-Ablesung im Vergleich zu der beim Aufrufen der Eingangsleitung 6 erhaltenen "!"-Ablesung.

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Da das Potential an der Ausgangsklemme 9 von dem Potentialwert V auf das Potential der Masse abfallen muß, ist es erforderlich, daß beispielsweise das Schaltelement 5 die Gesamtspannung V aufnehmen kann. Das ist jedoch aus wenigstens zwei Gründen unerwünscht. Der erste besteht darin, daß das Schaltelement 5 ausreichend große Abmessungen aufweisen muß, um eine verhältnismäßig hohe Spannung auszuhalten, die bis zu 10 Volt oder mehr betragen kann. Der zweite Grund besteht darin, daß infolge der zur Aufnahme der Spannung V erforderlichen Größe des Schaltelementes 5 die parasitäre Kapazität des Speicherfeldes verhältnismäßig hoch ist. Wenn diese Kapazität C mit dem großen Wert des zur Begrenzung des dem Schaltelement 5 zugeführten Stromes dienenden Lastwiderstand R^ kombiniert wird, ergibt sich eine große Zeitkonstante, welche notwendigerweise die Abfragegeschwindigkeit (Zugriffszeit) des Speicherfeldes begrenzt.

In Fig. 2 der Zeichnung ist bei 10 schematisch eine MOS-PET-Nur-Lesespeichereinrichtung dargestellt, deren Ausgang mit einem Leseverstärker 12 gekoppelt ist, der entsprechend einer bevorzugten Ausführung der Erfindung ausgeführt ist. Die beiden Einrichtungen sind auf einem einzigen Halbleiterplättchen vermittels eines einzigen Diffusionsverfahrens ausgebildet. Der Nur-Lesespeicher 10 besteht aus einem regelmäßigen Feld von Datenspeicherstellen 14, die in geeigneter Weise auf dem Halbleiterplättchen angeordnet sind. In vorbestimmten Speicherstellen 14 be-

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findet sich ein FET, wie beispielsweise die PETen 16, 18, 2o, 22 und 24. Bei der Herstellung der Einrichtung wird an den anderen Speicherstellen 19, 23 und 25 kein FET ausgebildet.. Damit ist der Speicher so programmiert, daß die diffundierten Stellen jeweils eine "1", und die Leerstellen jeweils eine "0" darstellen.

Verbindungsleitungen 26 verbinden die Ausgangsklemme 28 des Speichers mit jeder Speicherstelle 14.

Wenn sich ein FET an einer vorgegebenen Speicherstelle befindet, ist die Verbindungsleitung mit der Senke oder Entzugszone des FET verbunden. Die Quellen aller FETen sind mit dem Massepol der Schaltung verbunden. Die parasitären Widerstände R der einzelnen FETen sind zwischen der Quelle jedes FETs und Masse schematisch dargestellt. Mehrere Aufrufleitungen 30 - 44 sind jeweils mit jeder Speicherstelle 14 verbunden, und wenn sich an einer Speicherstelle 14 ein FET befindet, steht die Aufrufleitung in Verbindung mit dessen Torelektrode. An den Stellen, an denen sich kein FET befindet, bildet die jeweilige Aufrufleitung einen offenen Stromkreis, wie beispielsweise an den Stellen 19, 23 und 25 dargestellt ist. Die parasitäre Kapazität des Speichergerätes, die für das Aggregat an der Ausgangsklemme 28 erscheint, ist bei 46 dargestellt.

Der Leseverstärker 12 besteht aus FETen ausschließlich und weist als Eingangsstufe ein Paar von FETen 52 und 54 auf, die zwischen einer Potentialquelle V_ßD und Masse in

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Reihe geschaltet sind. Der mit der Ausgangsklemme 28 des Speichers 10 verbundene Verstärkereingang 56 ist außerdem mit einem Knotenpunkt 58 zwischen der Senke des FETs 5¹J und der Quelle des FETs 52 verbunden. Die Tore der beiden PETen 52 und 5*1 sind mit einer gemeinsamen Potentialquelle V_Qa durch fine Leitung 60 verbunden und normalerweise in den leitenden Zustand vorgespannt. Das Potential V_QQ liegt typischerweise bei "Zk Volt, d.h. unter dem Massenpotential der Schaltung. Das Potential V_DD liegt typischerweise bei etwa -12 Volt unter dem Maseenpotential der Schaltung und liefert daher an dem Knotenpunkt 58 eine verhältnismäßig niedrige Spannung von etwa -5 Volt, welche an den Speicher 10 angelegt wird.

Ein gleiches Paar in Reihe geschalteter PETen 62 und 6Ί dienen dazu, einem weiteren FET 66 eine Torspannung zuzuführen, welcher als Stromquelle für den Differentialverstärker 68 dient. Der Differentialverstärker 68 besteht aus einem parallel zu einem weiteren FET 72 geschalteten FET 70, welcher als Lastimpedanz für den Verstärker 68 dient. Das Tor 76 des FETs 70 ist unmittelbar mit dem Knotenpunkt 58 verbifilen, welcher den Eingang der Schaltung bildet. Das Tor 78 des FETs 72 liegt an dem Bezugspotential, das an den Knotenpunkt 63 und die Senke des FETs 6¹I angelegt ist. Das Tor 80 des als Stromquelle dienenden FETs 66 ist gleicherweise mit dem gleichen Knotenpunkt verbunden.

Außerdem ist eine weitere Verstärkerstufe vorgesehen,

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die aus der Reihenschaltung der PETen 82 und 84 besteht. Der FET 82 dient als Verstärker für das Ausgangssignal des Differentiälverstärkers 68, und der FET 84 dient als Lastimpedanz für den FET 82. Der Ausgang der Schaltung befindet sich an der Senke des FETs 82.

Da sowohl das Speicherfeld IO als auch der Leseverstärker 12 voll und ganz aus FETen bestehen, die vermittels eines einzigen Diffusionsverfahrens hergestellt werden können, lassen sie sich auf einem einzigen Plättchen ausbilden, um einen Intervall- oder Zwischenspeicher in Kombination mit einem. Leseverstärker zu bilden. Wenngleich das hier zur Veranschaulichung dargestellte Speicherfeld 10 nur acht FET-Speichersteilen aufweist, die jeweils einem Datenspeicher-bit entsprechen, kann die tatsächliche Anzahl der möglichen Datenspeicher-bits typischerweise mehr als 1000 betragen«

Im Betrieb wird den Aufrufleitungen 30 - 44 nacheinander ein Spannungsimpuls zugeführt, durch den die einzelnen Speicherstellen 14 nacheinander abgefragt werden. Jedesmal wenn ein Impuls an eine Aufrufleitung angelegt wird, die zu einer Speicherstelle mit einem darin befindlichen FET führt, wird zwischen der Potentialquelle V^₀ und Masse ein Stromweg durch den als Lastimpedanz wirkenden FET 52 vervollständigt. Infolge der Spannungsteilerschaltung der FETen 52 und 54 wird die Höchst spannung., die an die Speicher-FETon gelegt werden kann, auf angenähert 5 Volt begrenzt. Da jedoch die parasitäre Impedanz R jedes Speicher-FETs größer ist als

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die Impedanz des als Spannungsteiler wirkenden FETs 5*1, wenn dieser parallelgeschaltet ist, kann der Knotenpunkt 58 nicht das Potential der Masse annehmen und seine Spannung kann sich somit nur um etwa 100 mV ändern.

Da somit an die Speicherzellen nur etwa 5 Volt angelegt werden, können die Zellen viel kleiner ausgeführt werden als bei bekannten Speichergeräten, in denen bei der Ablesung typischerweise wenigstens 10 Volt an die Zellen angelegt werden. In entsprechender Weise läßt sich der Abstand zwischen den Zellen verringern. Daraus ergibt sich der Vorteil, daß in einem vorgegebenem Raum auf einem HaIbleiterplättchen mehr Speicherzellen untergrbracht werden können bzw. ein Speicher vorgegebener Leistungsfähigkeit kleiner ausgeführt werden kann.

Infolge der Verringerung der Abmessungen ergibt sich als zusätzlicher willkommener Vorteil, daß die parasitäre Kapazität des Speicherfeldes herabgesetzt ist, woraus sich eine niedrigere Zeitkonstante ergibt und eine schnellere Abfragung des Speichers ermöglicht wird. Der Einfluß des aus den FETen 52 und 54 bestehenden Spannungsteilers besteht daher in erster Näherung darin, den Knotenpunkt 58-auf einer im wesentlichen konstanten Spannung zu halten. Demzufolge wird durch die an das Tor eines Speicher-PETs wie z.B. des FETs 16 angelegte Aufrufspannung der Speicherausgang nicht auf das Massenpotential gebracht, sondern dessen Spannungsänderung wird auf vielleicht etwa 100 mV

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begrenzt. Wie daraus sofort zu ersehen ist, wird für eine Potentialänderung von 100 mV erheblich weniger Leistung benötigt als für die bei bekannten Einrichtungen erforderliche Spannungsänderung von 10 Volt.

Unter normalen Bedingungen, wenn kein Aufrufsignal an das Speicherfeld 10 angelegt ist, wird der Differentialverstärker 68 durch die Spannungen an den Knotenpunkten 58 bzw. 63 so vorgespannt, daß der PET 70 normalerweise leitend ist und der FET 72 normalerweise gesperrt ist. Das ist darauf zurückzuführen, daß der Knotenpunkt 58 entsprechend der Schaltungsanordnung normalerweise auf einem um etwa 100 mV höheren Potential als das Bezugspotential an dem Knotenpunkt 63 gehalten wird. Wenn der FET 72 gesperrt ist, hat seine Senke die Spannung des Potentials Vp₀. Dadurch wird das Tor 86 des Verstärker-FETs 82 auf V_DD gehalten, so daß FET 82 leitend gemacht wird und sich der Ausgang auf dem Potential der Masse befindet und äquivalent ist einem Ausgangssignal "0".

Wenn jedoch beispielsweise an die Aufrufleitung 30 ein Aufrufimpuls angelegt wird, durch welchen der Speicher-FET 20 leitend gemacht wird, wird am Knotenpunkt 58 eine Spannungsänderung hervorgerufen, durch welche der FET 70 gesperrt wird. Wenn der FET 70 gesperrt ist, versucht das Potential am Knotenpunkt 71 auf das der Masse zu kommen, wodurch der FET 72 angeschaltet wird und seinerseits das Potential am Punkt 73 auf weniger als das am Tor 86 des FET 82 benötigte

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ZUndpotential verringert. Somit ist der FET 82 gesperrt, so daß das Potential am Knotenpunkt 85 auf V„_D kommen und in Abhängigkeit von dem an der Klemme 30 liegenden Aufrufimpuls einen Ausgangsimpuls "1" liefern kann.

Wenn der Aufrufimpuls an der Aufrufleitung 30 in Fortfall kommt, kann der Knotenpunkt 58 wiederum ein Ruhepoten tial annehmen, durch welches der FET 70 wiederum leitend gemacht und der FET 72 wiederum gesperrt wird, was ein Ein schalten des FETs 82 bewirkt, so daß wieder ein Ausgangssignalpegel "0" erscheint. Wenn der nächste Aufruf beispielsweise an der Leitung 32 erfolgt, die zu einer Spei cherstelle wie 8.B. der Stelle 19 führt, in welcher sich in dem Speicher kein FET befindet, wird an der Knotenstelle 58 kein Spannungsabfall hervorgerufen und das auf das Aufruf signal hin abgegebene Ausgangssignal des Systems ist "0".

Wenn der nächste Aufrufimpuls an die Leitung 34 angelegt wird, die zu einer Speicherstelle 18 führt, in welcher sich ein Schaltelement befindet, wird der FET 18 leitend gemacht und,verursacht in der vorstehend beschriebenen Weise das Erscheinen eines Spannungsimpulses in der Form eines Ausgangssignals "1" an der Ausgangsklemme 88. Diese Folge kann so lange fortgesetzt werden, bis das ganze Speicherfeld oder wahlweise ein beliebiger Teil desselben abgefragt worden ist, um an der Ausgangsklemme 88 die in dem Speicher gespeicherte Information abzugeben.

Anhand der Fig. 3 der Zeichnung wird die vollständige

Abfragung des Speichers 10 erläutert. Wenn an jede Auf-

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rufleitung 30 - *»4 in einer zeitlichen Reihenfolge nacheinander ein.Aufrufpotential angelegt wird, wird an der Klemme 28 des Speichers eine Speicherausgabeiinpulsfolge 90 hervorgerufen, die durch den Verstärker 12 abgefühlt wird, um das im unteren Teil der Fig. 3 dargestellte, aus "1" und "0"
zusammengesetzte Ausgangssignal 92 abzugeben. Die in dem
Speicher gespeicherten Daten würden in der hier dargestellten Ausführung einer Reihe von bits in der Form von
10111010 entsprechen«

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Claims

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-' 17 Patentansprüche :

, 1, Leseverstärker für eine MOS - Speichereinrichtung,

gekennzeichnet durch eine Eingangsklemme (56), die mit dem Ausgang einer MOS-Speichereinrichtung (10) verbunden werden kann, und eine Ausgangsklemme (88), die mit einer Datenverarbeitungseinrichtung verbunden werden kann, einen ersten Feldeffekttransistor (52), dessen Quelle mit der Eingangsklemme, und dessen Senke mit einer Potentialquelle (V_DD) verbunden ist, einen zweiten Feldeffekttransistor (5*0» dessen Senke mit der Eingangsklemme, und dessen Quelle mit dem Massepol der Schaltung verbunden ist, eine zwischen der Eingangsklemme und der Ausgangsklemme geschaltete bistabile Schaltung (62, 64, 70, 72), die in einer Weise vorgespannt ist, daß sie in Abhängigkeit von dem Ruhepotential der Eingangsklemme ein Ausgangssignal des einen Zustandes, und in Abhängigkeit von einer Potentialänderung an der Eingangsklemme ein Ausgangssignal eines anderen Zustandes liefert.

2. Leseverstärker nach Anspruch 1, dadurch gekennzeichnet, daß die bistabile Schaltung einen Differentialverstärker" (68) aufweist, der aus einem dritten und einem vierten FET (70, 72) besteht, die parallel zueinander zwischen einer Potentialquelle CV_DD) und dem Massepol der Schaltung geschaltet sind, das Tor (76) des dritten FETs (70) in Abhängigkeit von dem Ruhepotential normalerweise zur Leitfähigkeit

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beaufschlagt ist, und das Tor (78) des vierten PETs (70) mit einer Bezugspotentialquelle (63) verbunden ist, deren Potential sich von dem Ruhepotential der Eingangsklemme unterscheidet und die dazu dient, den vierten FET (72) normalerweise in den Sperrzustand vorzuspannen.

3. Leseverstärker nach Anspruch 2, dadurch gekennzeichnet, daß das Bezugspotential von der Senke eines fünften PETs (64) abgegriffen wird, dessen Quelle mit dem Massepol der Schaltung, und dessen Senke über einen sechsten FET (62) mit der Potentialquelle (V_ßD) verbunden ist.

4. Leseverstärker nach Anspruch 3, dadurch gekennzeichnet, daß als Stromquelle für den Differentialverstärker ein siebter FET (66) vorgesehen ist, dessen Quelle mit dem Massepol der Schaltung, dessen Senke mit den Quellen des dritten und des vierten FETs und dessen Tor (80) mit der Bezugspotentialquelle (63) verbunden ist.

5. Leseverstärker nach Anspruch 4, dadurch gekennzeichnet, daß der Differentialverstärker (68) außerdem einen achten FET (74) aufweist, dessen Quelle mit der Senke des vierten FETs und dessen Senke mit der Bezugspotentialquelle verbunden ist, wobei der achte FET als Last dient, an welcher der Verstärkerausgang abgegriffen wird.

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6. Leseverstärker nach Anspruch 5, dadurch gekennzeichnet, daß eine aus einem neunten FET (82) bestehende weitere Verstärkerstufe vorgesehen und die Senke des neunten FETs mit der Auegangsklemme (88) verbunden ist.

7. MOS-Speicher und Leseverstärker in integrierter Bauweise aus mehreren, auf einem einzigen Halbleiterplättchen angeordneten MOS-Feldeffekttransistoren, gekennzeichnet durch mehrere Speicher-Feldeffekttransistoren (16, 18, 20, 22, 24), deren Quellen mit dem Massepol der Schaltung, deren Senken mit einer gemeinsamen Anschlußklemme (28) und deren Tore jeweils einzeln mit einer von mehreren Aufrufklemmen (30 - 44) verbunden sind, wobei die gemeinsame Anschlußklemme (28) mit der Quelle eines ersten FETe (52), dessen Senke mit einer Potentialquelle (V_DD) in Verbindung steht, und der Senke eines zweiten FETs (54) verbunden ist, dessen Quelle mit dem Massepol der Schaltung in Verbindung steht, und durch eine bistabile Schaltung (62, 64, 70, 72), deren Eingang (58) mit der gemeinsamen Anschlußklemme verbunden und die in einer Weise vorgespannt ist, daß sie sich in dem einen Zustand befindet, wenn kein Aufrufsignal an eine der Aufrufklemmen angelegt ist, und zu einem anderen Zustand geschaltet werden kann, wenn an das Tor eines der Speicher-FETen eine Aufrufspannung angelegt wird.

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8. MOS-Speicher und Leseverstärker nach Anspruch 7, dadurch gekennzeichnet, daß die bistabile Schaltung einen Differentialverstärker (68) aufweist, der aus einem dritten und einem vierten FET (70, 72) besteht, die parallel zueinander zwischen einer Potentialquelle (V_D~) und dem Massepol der Schaltung geschaltet sind, das Tor (76) des dritten FETs mit der Eingangsklemme (58) verbunden ist oder den dritten ψ FET in Abhängigkeit von einem Ruhepotential an der gemein·*· samen Anschlußklemme normalerweise leitend macht, das Tor (78) des vierten FETs mit einer Bezugspotentialquelle (63) verbunden ist, deren Potential sich von dem Ruhepotential an der gemeinsamen Anschlußklemme unterscheidet und die dazu dienta den vierten FET normalerweise in den Sperrzustand vorzuspannen.

9. MOS-Speicher und Leseverstärker nach Ansprush 8_f dadurch gekennzeichnet, daß das Bezugspotential von der Senke eines fünften FETs (6H) abgegriffen wird, dessen Quelle mit dem Massepol der Schaltung und dessen Senke über einen sechsten FET (62) mit der Potentialquelle verbunden ist.

10. MOS-Speicher und Leseverstärker nach Anspruch 9* dadurch gekennzeichnet, daß als Stromquelle für den Differentialverstärker eim siebter FET (66) vorgesehen ist, dessen Quelle mit dem Massepol der Schaltung, dessen Senke mit den

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Quellen des dritten und des vierten PETs,und dessen Tor (80) mit der Bezugspotentialquelle (63) verbunden ist.

11. MOS-Speicher und Leseverstärker nach Anspruch 10» dadurch gekennzeichnet, daß der Differentialverstärker außerdem einen achten FET (74) aufweist, dessen Quelle mit der Senke des vierten FETs, und dessen Senke mit der Bezugspotentialquelle verbunden ist, wobei der achte FET als Last dient, an welcher der Ausgang des Differentialverstärkers abgegriffen wird.

12. MOS-Speicher und Leseverstärker nach Anspruch 11, dadurch gekennzeichnet, daß eine weitere Verstärkerstufe vorgesehen ist, die aus einem neunten und einem zehnten, zwischen der Potentialquelle und dem Massepol der Schaltung zusammen in Reihe geschalteten FET (82, 84) besteht, der Ausgang des Differentialverstärkers mit dem Tor des neunten FETs, und die Senke des neunten FETs mit der Ausgangsklemme des Leseverstärkers (2) verbunden ist.

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