DE2139170B2

DE2139170B2 - Binaeres addier- und substrahierwerk

Info

Publication number: DE2139170B2
Application number: DE19712139170
Authority: DE
Inventors: Yasoji Kawasaki Suzuki (Japan)
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1970-07-31
Filing date: 1971-07-30
Publication date: 1977-12-01
Also published as: JPS5013068B1; DE2139170C3; NL177943B; NL7110634A; CA942891A; FR2099407A5; DE2139170A1; US3766371A; NL177943C; GB1364281A

Description

Die Erfindung beiriflt ein binares \ddicr- und Subtrahiere, erk gemäß >lcm Oberbegriff des Anspruchs 1.

Es ist bekannt, ein binares Addier- und Subirahierrterk. sselches z.B. in der Form eines elektronischen Tischrechners aufgebaut ist. als integrierte Schaltung mit sogenannten lGFETTransisioren (inflated gate tield effect transistors) herzustellen. Dieser IG FET-Feldeffekttransistor wird auch als Metülloxid-Fcldeffck!· transistor (MOSFET) bezeichnet. In der nachfolgenden Beschreibung w ird er zur Vereinfachung allgemein als Feldeffekttransistor (FET) bezeichnet. Die bekannten, mit Feldeffekttransistoren ausgerüsteten binaren Addier- und Subtrahiersverke erfordern eine große An/ah! derartiger FETs. Bei der Herstellung eines solchen binären Addier- und Subtrahierwerkes als integnerie Schaltung bereiten die Verbindungen zwischen der¹. einzelnen FETs und die Verbindungen /wischen den FETs und den außen angeschlossenen Schalungen beträchtliche Schwierigkeiten, die um so großer sind ie größer die Zahl der verssendeten FETs ist Bei einer großen Anzahl von Feldeffekttransistoren bereite; außerdem der Entssurf der integrierten Schahuni; u"a die Anordnung der entsprechenden FETS Schss iengkeiten. durch die die Herstellungskosten und die geometrischen Abmessungen des elektronischen Tiscnrechners in unerwünschter Weise erhöht werden. Je höher die Anzahl der Feldeffekttransistoren ist. um so großer mh_v; auch Signalverzögerungen und der Energieverbrauch.

Durch die DT-OS Ί9 33 873 ist zwar eine logische Schaltung entsprechend dem Oberbegriff des Anspruchs 1 bekannt. Die bekannte Schaltung enthält alsu ebenfalls eine erste und eine zsseite Logiksehaluing sowie eine gemischte Tor-Schaltung, jedoch bestehen die beiden Logikschaltungen lediglich aus je einem EXKLUSIV-ODER-Glied und unterscheiden sich somit dadurch von den bei der Erfindung vorgesehenen beiden Logikschaltungen, daß diese eine Äquivalenzschaltung und ein NICHT-Glied enthalten. Auch die gemischte Tor-Schaltung ist bei der bekannten Schaltung wesentlich anders aufgebaut als bei der Erfindung. Während nämlich die bekannte Tor-Schaltung ni^ht p.i.t UND-Glieder und ODER-Glieder, sondern daneben auch noch EXKLUSIV-ODER-G'neder enthalt. miuI bei der vorliegenden Erfindung ausschließlich rurmak' . UND- und"ODER-Giieder vorgesehen. Deshalb k;>.v.n durch Mehrfach-Ausnutzung der Feldeiiektransisur-jn deren Anzahl verringert sserden. Insgesamt eignet s^n somit die erfindungsgemäße Schalung be^er iv.r e'"en integrierten Aufbau ,ils die bekannte S. i-.aiumg. WM^e' ¹ insbesondere auch Signalverzögerung;:" ι.'ϊϋ FnC-^everbrauch niedrig gehalten werden könne"

Der Erfindung liegt die Aufgabe zugrunde ein '.vr.ir·^ Addier- und Subtrahierst erk der eing.ir:i> ge;'.n"!'.'.e" \rt zu schaffen, welches n!ir eine izeviüL'e A;v.i^ii: ..>"> ; Feldeffekttransistoren erfordert und wh durch gen-ge Signalverzögerung und geringen l· ncrgieserhraLC" auszeichnet und das ohne Schu ierigkeüen als mtegr ■..·'·■ te Schaltung mit geringen Abmessungen ",e^sieliKir s·

Die gestellte Aufgabe wird durch die im Anspruch I angegebenen Merkmale gelost. Eine weitere Lösung ist im Anspruch 2 gekennzeichnet.

Ausführungsbeispiele der Erfindung werden im folgenden an Hand der Zeichnung näher erläutert. Darin zeigt

Fig. I ein Blockschaltbild eines bekannten binären Addier- und SuiMrahierwerkes,

I·" i g. 2 und 3 Schaltbilder eines bekannten NOR-NAND-Gliedes und eines bekannten NAND-NOR-Gliedes.

F i g. 4 ein vereinfachtes Blockschahbild eines binären Addier- und Sublrahierwcrkes gemäß einer Ausfüll rungsform der Erfindung.

Fig. 5 ein ausführliches Blockschaltbild des binären Addier- und Subtrahierwerkes gemäß F i g. 4.

Fig. 6 ein Schaltbild des in F i g. 5 dargestellten NICHT-Gliedesund

Fig. 7 ein Blockschaltbild eines anderen Ausführungsbeispielsder Erfindung.

Zum besseren Verständnis der Frfindimg werden zunächst der Aufbau und die Wirkungsweise eines bekannten binären Addier- und Subtrahierwerkes an Hand der F" i g. 1 bis 3 erläutert. Die zur Zeit auf dem Markt verfügbaren binären Addier- und Subtrahicrwerke mit integrierten Schaltungen sind entweder von dem Typ, bei dem die l.ogikschaltungcn nur P-Kanal-FETs enthalten, oder von dem Typ, bei dem die Logikschaltungen komplementäre C-IG-I⁷ETs enthalten, welche P-Kanal- und N-Kanal-FF.Ts enthalten. Der erstgenannte Typ hat den Nachteil, daß die Ausgangsspannung durch die sogenannte »back gate bias« verringert wird und es deshalb erforderlich ist, eine Spannungsquelle verhältnismäßig großer Amplitude zu verwenden. Diese Nachteile können jedoch durch den zuletzt genannten Typ vermieden werden.

In Fig. 1. die ein Blockschaltbild eines bekannten Addier- und Subtrahierwerkes darstellt, bedeutet das Symbol An ein zu addierendes oder zu subtrahierendes Signal, d. h. eine Rechengrößc. mit der η-ten Stelle oder Größenordnung. Bn bedeutet ein Addier- oder Subtrahiersignal, d. h. ein Signal für eine bestimmte Rechenvorschrift der /i-ten Stelle oder Größenordnung. [CIB] n- 1 bedeutet ein positives oder negatives Überiragssignals einer der rj-ten Stelle vorangehenden Stelle oder der (n~ l)-sten Größenordnung. Ορη bedeutet ein Operationssignal zum Start des Subtrahicrvorganges der fiten Stelle. [A/S]n eine Antwort der Addier- oder Subtiahieioperation der /i-ten Stelle und [CVB]η ein positives oder negatives flbertragssignal der /i-ten Stelle.

Wenn die NAND-Glieder 1-13 in der Schaltung nach Fig. 1 aus l.ogikschaltungen gemäß F i g. 2 (logisch negativ) und F i g. 3 (logisch positiv) bestehen, ist es erforderlich, wenigstens vier FETs 14-17 und 18-21 für jedes NAND-Glied in Reihe zu schallen, wie es in diesen Figuren dargestellt ist. Deshalb ist, wenn eine binäre Addier- und .Subtrahierschaltung gemäß Fig. I aus bekannten C-FFT-l.ogikschaltungcn gemäß den F i g. 2 und 3 ausgebaut ist, eine große Anzahl, z. B. von ^r)2 Feldeffekttransistoren erforderlich.

Außerdem wird, wie F i g. 2 und 3 deutlich zeigen, deshalb, weil die N-Kanal-FETs 14, 15, 18. 19 und die P-KanalFFTs lh, 17, 20, 21 in Reihe oder parallel geschaltet sind, bei der Herstellung tier l.ogikschaltungen als integnerte Schaltung der Fläehenanteil der l.ogikschaltungen an dem Substrat oder dem Chip der intciirierien Schaltung beträchtlich erhöhl, wodurch in unerwünschter Weise die physikalische Abmessung der integrierten Schaltung erhöht wird. Dieses erschwert nicht nur eine zufriedenstellende Anordnung der einzelnen Feldeffekttransistoren, sondern verkompliziert außerdem das Muster in der Anordnung der FET-Klemenie sowie das Herstellungsverfahren.

Durch die Erfindung werden diese beschriebenen Nachteile vermieden.

In F" ig. 4 wird ein binäres digitales Signal der /i-ten Ordnung oiler Stelle, welches einer Zahl oder einem Signal, das addiert oder subtrahiert werden soll, entspricht, einer ersten Logikeinheit 30 und einer gemischten Tor-Schaltung 50 zugeführt. Ein binäres digitales Signal Bn der η-ten Stelle, welches einem Addier- oder Subtrahiervorgang entspricht, wird ebenfalls der Logikschaltung 30 und der gemischten Tor-Schaltung50 zugeführt. Die Ausgangsspannung der ersten Logikeinheit 30 wird einer zweiten Logikeinheil 40 und außerdem der gemischten Tor-Schaltung 50 zusammen mit einem positiven oder negativen Übertragssignal [C/B] n— 1 der vorangehenden, (n— l)-stcn Stelle zugeführt. Ein Antwortsignal [AIS] η des Addieroder Subtrahiervorganges der zweiten Logikschaltung 40 wird mit einem NICHT-Glied, welches später beschrieben wird, in ein Signal [AIS] η umgewandelt. Außerdem wird ein Operationssignal Ορη oder Ορη für die Addition oder Subtraktion der gemischten Tor-Schaltung 50 zugeführt, wodurch ein positives oder negatives Übcrtragssignal [CIB] η als Ergebnis der Rechenoperation erzeugt wird. Letzteres wird mit einem später zu beschreibenden NICHT-Glied in ein Signal [ClB] η umgewandelt. Auf diese Weise erzeugt die zweite Logikeinheit 40 ein Antwortsignal des binären Addier- und Subtrahierwerkes. während die gemischte Tor-Schaltung 50 ein positives oder negatives Übcrtragssignal für die folgende Stelle, nämlich die (n + l)-ste Stelle erzeugt.

F i g. 5 zeigt die genaue Schaltungsausführung der in Fig.4 dargestellten Schaltung. Zur Vereinfachung der Beschreibung werden die Elektroden des Transistors als Abflußelektrodc und Quelielektrode bezeichnet. Da der Aufbau dieser Elektroden sich nicht wesentlich unterscheidet, im Gegensatz zu dem Kollektor und dem Emitter eines bipolaren Elements, z. B. eines Transistors (mit Ausnahme von Transistoren für spezielle Zwecke), d. h. da der Feldeffekttransistor ein zweiseitig leitendes Element ist. wird die mit der Spannungsquelle verbundene Elektrode am Ausgang im allgemeinen als Abflußelcktrode und diejenige am geerdeten Ende als Quelielektrode bezeichnet. Diese bekannte Definilior läßt sich anwenden für Schaltungen, die nur P-Kanal-FETs oder N-Kanal-FETs enthalten. Da jedoch die dargestellte Schaltung vom gemischten Typ ist, alsi sowohl P-Kanal-FETs als auch N-Kanal-FETs enthält wird in der Bezeichnung davon ausgegangen, daß dii Elektrode am Ausgang die Abflußelektrode und die at der Seite der Spannungsquelle oiler an der geerdeter Seite die Qucllclcktrode ist. Die Tor-Elektroden de P-Kanal-IGFET sind geerdet, und die Tor-F.lektrodei der N-Kanal-IG FET sind mit der Bctricbsspannungs quelle — H verbunden.

Wie in F i g. 5 dargestellt, enthält die erste l.ogikein licit 30 eine Aquivalenzschaltung 30c eine EXKLUSIV Schaltung 30c und ein NICHT-Glied 85. Die N-Kana FETs 31 und 32 der Äquivalenzschallung 30c und di P-Kanal-FETs 33 und 34 der EXKLl IS! V-Schaltung 30 sind in Reihe geschaltet. Hin FlT 51 der Tor-Schaltun 50, welche noch näher beschrieben wird, ein N-Ki

nal-ITT 35 und ein I'-Kanal-ITT .3b tier l.ogikeinheil 30 sow ie ein III 56 der Tor-Schaltung 50 sind ebenfalls in Reihe geschaltet, und der Verbintlungspunkl /wischen den ITTs 32 und .33 und der Verbindungspunkt /wischen den I-TTs 35 und .36 sind miteinander verbunden und bilden eine Ausgangsklemme 37. Die Quellelektrode des ITT 3! nach der obigen Be/eich nungsdefiniiion ist mit der negativen Klemme —/;'eincr Gleichspannungsquclle und die Abflußelektrode des I-TT 31 mit der Qucllelckirode des IET 32 verbunden. Die Abflußclektrodc des ITT 32 ist mit der Abflußelektrode des Ι-ΊΤ 33 und die Quellelektrode des ITT 3 3 mit der Abflußelektrode des ITT 34 verbunden, dessen Quellelektrode geerdet ist. Die Quellelektrode des ITT 51 ist mit der negativen Klemme —/-." verbunden, während die AbfkiBclektrode des I-TT 51 mit der Quellelektrode des ITT 35 verbunden ist. dessen Abflußelektrode mit der Abflußelektrode des I-TT 3d verbunden ist. Die Quellelektrode des FlT 36 ist mit der Abflußelektrode des ITT 56 verbunden, dessen Quellelektrode geerdet ist. Die Verbindung /wischen den Abflußelektroden der ITTs 32 und 33 ist mit dem Verbindungspunkt der Abflußelektroden der IT-Ts 35 und 36 verbunden, welche mit der Ausgangsklemme 37 verbunden sind. Die Tor-Elektrode des ITT 31 ist mit einer Eingangsklemmc 71 verbunden, die das zu verarbeitend·; Signal An erhalt, wahrend die Tor-Elektrode des ITT 34 mit der Eingangsklemme 71 über ein ■ NIC'HT-Glied 81 verbunden ist. dessen Ausgangsspannung als das invertierte Signal /Indes zu verarbeitenden Signals An dient. Die Tor-Elektroden der ITTs 32 und 33 sind mit einer Hingangsklemme verbunden, an die das Operaüonssignal Bn angelegt ist. Die Tor-Elektroden tier ITTs 35. 36 sind mit einer Eingangsklemme 72 über einen Inverter 82 verbunden, dessen Ausgangssignal als das invertierte Signal Bn des Operationssignals Bn dient. Die Ausgangsklemme 37 der Äquivalcn/.schallung 30c- oder der EXCLUSIV-Sehaltung 30t· ist mit den Eingangsklemmen der zweiten Logikeinheil 40 und der gemischten Tor-Schallung 50 direkt b/.w. über das NIC'HT-Glied 85 verbunden. Die Ausgangsspannung des NICT IT-Gliedes 85 stellt ein invertiertes Signal R zu dem Ausgangssignal R dar.

Die /weite Logikeinheit 40 enthalt eine Äquivalenzsehaltung 40c. eine EXCLUSIV-Sehaltung 4Oe und ein NIC'HT-Glied 86. Die N-Kanal-FTTs 41 und 42 der Aquivalen/.schaltung 40c und die P-Kanal-FETs 4.3. 44 der EXKLLISIV-Schaltung 40c·sind in Reihe geschaltet. Die N-Kanal-ITTs 45, 46 und die l'-Kanal-FETs 47. 48 sintl ebenfalls in Reihe geschaltet. Der Verbindungspunkt /wischen den EETs 42, 43 und der Verbindungspunkt /wischen den ITTs 46 und 47 sind miteinander und mit einer Ausgangsklemme 49 verbunden, welche über ein NlCT IT-Glied 86 mit einer Ausgangsklemme 75 verbunden ist. Die Klemme 75 erzeugt ein Antwortsignal I A/SJn.

Im ein/einen ist ferner die Quellelektrode ties IT. I 41 mit tier negativen Klemme — /:'tier Spaniiungsquelle und die Abflußelektrode ties ITT 41 mit tier Quellelektrode ties FET 42 verbunden. Die Abflußelcktu.de des ITT42 ist mit der Abflußelekirode ties ITT 4 3 verbunden. Die Quellelektrode des I-TT 43 ist mit tier Abflußelektrotle des I-TT 44 verbunden, dessen Quelleleklrode geerdet ist. Die Quellelekirode ties ITT" 45 ist mit tier Klemme — /:'der Spannungsquelle und die Abflußelektrode des ITT 45 mit der Quellelektrode des ITT 46 verbunden. Die Abflußelektrode ties ITT 46 ist mit der Uuellelektrode ties ITT 47 verbunden, dessen Quelleleklrode mit der Abflußelektrotle des ITT 48 verbunden ist. Die Quellelektrode des lel/.ieren ist geerdet. Die Verbindung /wischen den Abllußelekiroden tics ITTs 42 und 43 und die Verbindung /wischen den Abflußelektroden der ITTs 46 und 47 sintl miteinander und mit der Ausgangsklemme 49 verbunden. Außerdem sind die Tor-Elektroden der ITTs 41 und 42 mit einer Eingangsklemme verbunden, welche ein positives oder negatives Übertragssignal [C/B] η I von tier vorangehenden Stelle empfangt. Die Tor-Elektroden der ITTs 45 und 48 sind mit der Eingangsklemme 7.3 jeweils über Inverter 83 verbunden, deren Ausgangsspannung als das invertiertes Signal [C/Ii] n- 1 zu dem positiven oder negativen Übertragssignal [CVB] η - 1 dient. Die Tor-Elektroden der ITTs 43 und 46 sind mit der Ausgangsklemme 37 der ersten Logikeinheit 30 und die Tor-Elektroden der ITTs 42 und 47 mit der Ausgangsklemme des Inverters 85 verbunden.

In der gemischten Tor-Schaltung 50 sintl die N-Kanal-ITTs 51, 52 und 53 und die P-Kanal-ITTs 54, 55, 56 in Reihe geschaltet. Die N-Kanal-ITTs 59 und 57. die FETs 53 und 54 und die P-Kanal-FETs 58 und 64 sind ebenfalls in Reihe geschaltet.

Die Verbindung zwischen den ITTs 52 und 53 ist mit der Abflußelektrode des ITT 57 verbunden. Ebenso ist die Verbindung zwischen den EETs 54, 55 mit der Abflußelektrode des ITTs 58 verbunden. Außerdem sintl der N-Kanal-ITT 59. die N-Kanal-FETs 60, 61 in Reihe geschaltet, wahrend die P-Kanal-I ETs 62, 63, 64 ebenfalls in Reihe geschaltet sind. Auf ähnliche Weise sind die N-Kanal-EETs 65, 66. der FET 61 in Reihe geschaltet, während auch die l'-Kanal-FETs 62,67,68 in Reihe geschaltet sind. Die Verbindung zwischen den FETs 60 und 61 ist mit der Abflußelektrode des ITT 66 verbunden. Außerdem ist die Verbindung zwischen den FFTs 62 und 63 auch mit der Abflußelektrode des ITT 67 verbunden. Die Verbindung zwischen den ITTs 53 und 54 und die Verbindung zwischen den FFTs 61 und 62 sind gemeinsam mit einer Ausgangsklemme 69 verbunden, die über einen Inverter 87 mit einer Ausgangsklemme 76 verbunden ist. An dieser Klemme entsteht ein positives oder negatives Übcrtragssignal [C/B]η als Ergebnis der Rechenoperation.

Im einzelnen ist die Quellelektrode des ITT 51 mit der Klemme —/:" der Spannungsquclle und die Abflußelcktrode des ITT 51 mit der Quellelektrode de* ITT 52 verbunden. Die Abflußelektrode des ITT 52 isi mit tier Quellelektrode des ITT 53 verbunden, tlesser Abflußelektrode mit der Abflußelektrotle des ITT 5^ verbunden ist. Die Quelleleklrode des ITT 54 ist mit ilei Abl'lußelektrode des FET 55 verbunden, tlessei Quellelektrode mit der Abllußelektrode des ITT 5( verbunden ist. Die Quellelektrode des letzteren is geerdet. Auf ähnliche Weise ist die Quellelektrode tie ITT.59 mit tier Klemme — /:'dcr .Spannungsquclle um die Abl'lußelektrode ties ITI 59 mit der Quellelckimili des ITT 57 verbunden, dessen Abflußeleklrotle mit tie Quellelektrode des ITT 5.3 verbunden ist. Di Abl'lußelektrode des I TT 53 isi mit tier Abflußelektrotl des FET 54 verbunden, während die Quellelektrode de ITT 54 mit der Abilußelcktrodc des ITT 58 verbünde ist. Die Quellelektrode ties letzteren ist mit de Abllußelektrode des FET 64 verbunden, tlesse Quellelektrode geerdet ist. Die Verbindung /wische tier Abllußelektrode des ITT 52 und tier Quelleleklrod des FET 5 3 ist verbunden mit der Verbindung /wische tier Ahflußelektrotle ties ITT 57 und tier Quelleleklrod

ties IKT 5.3. Auf ähnliche Weise isi die Verbindung 30c·.derart dall /wischen tier Quellelektrode des FET 54 und tier Abflußelektrode des ITT 55 mil tier Verbindung /wischen der Quellelektrode des I⁷I-T 54 und der Abflußelektrode des I⁷IT 58 verbunden. Die Quellelektrode ties I⁷KT 59 ist mit tier Klemme —/:' der Spannungsquelle und die Abllußelekirotle ties FET 59 mil der Quellelektrode ties I⁷KT 60 verbunden, dessen Abflußelektrode mit der Quellelektrode ties KKT 61 verbunden ist. Die Abliußelektrode des I⁷KT 61 ist mit der Abflußelektrode ties KET 62 verbunden, dessen Quellelektrode mit der Ahflußeleklrode des I⁷Kl 6.3 verbunden ist. Die Quellelektrode des KIT 63 ist mit der Abflußelektrode des FET64 verbunden, dessen Quelleleklrode geerdet ist. Die Quellelektrode des KIT 65 ist mit der Klemme —/;'der Spannungsquelle verbunden, während die Abflußelekirode des FET 65 mit der Quellelektrode des KIT 66 verbunden ist. Die Abflußelekirode des I⁷KT 66 isi mit tier Quelleleklrode des KKT 61 verbunden, während die Abflußelekirode desselben mit der Abflußelektrode des I⁷KI 62 verbunden ist. Die Quellelektrode des KKT 62 ist mit tier Abflullelektrode ties I⁷ET 67 verbunden, dessen Quellelektrode mit der Abflußelekirode ties KIT 68 verbunden ist. Beide Tor-Elektroden der FET 56 und 65 sind mit tier Eingangsklemme 71 verbunden, während beide Tor-Elektroden der KKIs 51 und 68 mit der Ausgangsklemme ties Inverters 81 verbunden sind. Die entsprechenden Tor-Elektroden der F⁷ETs 52, 55, 66 und 67 sind mit der Kingangsklemme 72 und die Tor-Elektroden tier KKTs 59 und 64 mit der Kingangsklemme 73 verbunden. Beide Tor-Elektroden der KETs 61 und 62 sind mit der Eingangsklemme 74 verbunden, die ein die Rechenvorschrift darstellendes Operationssigna' Ορη erhält. Die entsprechenden Tor-Elektroden der KETs 53 und 54 sind mit der Eingangsklemme 74 über das NICI IT-Glied 84 verbunden. Das Ausgangssignal vom NICI IT-Glied 84 wirkt als das invertierte Signal Ορη ties Operationssignals. Die Tor-Elektroden der I⁷KTs 60 iintl 6.3 sind entsprechend mit tier Ausgangsklemme 37 der ersten logischen Einheit 30 verbunden, während die Tor-Elektroden der I⁷FiIs 57 und 58 jeweils mit der Ausgangsklemme des NICI IT-Gliedes 85 verbunden sind.

Wenngleich in tier obigen Beschreibung die (j rund- r, £"^"_^L' schichi-Elekirode jedes einzelnen ITT nicht näher beschrieben ist, so wird unterstellt, dall eine geeignete Vorspannung zur Stabilisierung der Arbeitsweise ties Keldeifekttransistors an diese Grundschicht-Klekirode angelegt wird. So ist z. B. die Grundschicht-Elektrode jedes N-Kanal- I⁷KT mit tier Klemme —/:' tier Spannungsquelle und diejenige eines jeden P-Kanal-1-TT mil Erde verbunden. Mehrere tier KcldcHckiransistoreu smtl doppell dargestellt. Dies bedeute!, dall im allgemeinen cm einziger I⁷KT verwendet wird. Ebenso können im Bedarfsfälle identische Schaltungselemente hinzugefügt werden.

ledes der NICI IT-Glieder 81, 82, 8 3, 84, 85, 86 und »7 ist eine komplementäre logische ITT-Sc-hallung mil einem N-Kanal-FET 22 und einem P Kanal-IT I 23 gemäß I ι g. h.

Die logischen Gleichungen des binaren Addier- und Siiblr.ihierwerkes in K ι g. "> sind folgendermaßen: I Inter tier Annahme ties /ustandes »logisch positiv·* entspricht Ii the Ausgangsspannung R an tier Ausgangsklemme 37 in > der ersten l.ogikeinheil 30 einer Ausgangsspaunung (H)EU am Ausgang tier Äqiiivalcnzschallung 30c und der Ausgangsspannung von tier IiXK 1.1ISI V-Schallung I

10

R = AnBn + AnBn

ist. Demzufolge entspricht die Ausgangsspannung de* NICt IT-Gliedes 25 tier invertierten Ausgangsspannun^ Ii

Die Ausgangsspannung [CIB] η an der Ausgangsklemme 69 tier gemischten Tor-Schaltung 50 entspricht einem ODER-Ausgangssignal an der Ausgangsklemme einer Schaliungscinheit mil N-Kanals-FETs und einer Ausgangsspannung von einer Schallungseinheit mit P-Kanal-KKTs. derart daß

[CjR] η = Ορη [AnBn + [CIB] n-\ R)

+ Ορη [[CjB] n-\R + AnBn) (2)

ist.

Aul tliese Weise ist das positive oder negative Übertragssignal [C/IiJ η der gemischten Gatter-Schaltung 15 ein invertiertes Signal_des Ausgangssignals [OBJn. Das Ausgangssignal [AIS]η an der Klemme der /weilen Kogikeinheit 40 entspricht dem ODER-Aus gangssignal des Ausganges der Äquivalenzschaltung und dem Ausgangssignal der EXKI.USIV-Schallung 40<.\ Demzufolge ist

AjS] --= [CjB] n-\R + [CjB] n~\ R

Auf tliese Weise wird die Antwort des Addier- und .Subtrahierwerkes dieser Einheit durch ein Signal dargestellt, welches durch Inverlieren der Ausgangsspannung [Ä/S]n mittels des N ICFlT-G iiecles entsieht.

Die Addier- und Subtrahieroperationen der Anordnung gemäß K i g. 5 werden nun unter Hinzuziehung der Gleichungen (1), (2) und (3) betrachtet sowie unter Berücksichtigung der unten siehenden Wertetabelle des binären Addier- und Subtrahierwerkes. In der Tabelle wird, wenn das Operationssignal Opnocn Wert »1« hat, eine Addieroperation durchgeführt. Wenn tlas Signal Ορη den Wen »0« oder Ορη hat, wird eine Sub!raktionsoperation durchgeführt.

Cn 1

Ορη

Il	(I	0
I	Il	0
Il	I	(I
I	I	0
Il	Il	I
I	Ii	I
I)	I	I
I	I	I
I!	(I	Il
I	(I	Il
(I	I	(I
I	1	(I

IA S/n IC/Hin

0 (I

1 (I 1 Il

(I I

(I

Wenn nun Eingangssignale der logischen Daten an die entsprechenden Eingangsklemmen 71—74 ungelegt werden, so werden die Folgenden Operationen durchgeführt: Wenn im einzelnen das Signal An den Wert »0« hut. das Operationssignal Hn den Wert »0« hat. das positive oder negative Übertragssignal [CVBj η - 1 den Wert »0« hat und das Operationssteuersignal Ορη den Wert »I« hai (Addition), d. h. in anderen Worten, wenn Signale mit den Werten »0« an die Hingangsklemmen 71, 72 und 73 angelegt sind und wenn ein Signal mit dem Wert »1« an die Klemme 74 angelegt ist, werden die 1 in s 33, 35,42,43,44,45, 51, 54, 55, 56, 57, 61, 63, 64, 67 ein/ein leitend, wahrend die anderen FETs nichtleitend werden. Als Ergebnis davon nimmt das Antwortsignal [A/S] η an der Klemme 75 als Ergebnis der Operation den Wert »0« an, wahrend das positive oder negative I Ibenragssignal [ClB]η an tier Klemme 76 ebenfalls den Wert »0« annimmt.

In anderen Worten, wenn An »0« ist und Bn ebenfalls »0« ist, so wird in der Gleichung (1) R = »0« und K - »1«. Wenn außerdem Ορη = »1« und [C/R] η - 1 = »0« wird, so wird in Gleichung (I)[CzRJn gleich »I« und [C'/RJn = »()«. Außerdem wird in Gleichung (5) [A/S] n — »\«. und demzufolge das Antwortsignal »0«. Da die Addieroperation nur durchgeführt wird, wenn An. on und [C/BJn- 1 = »0« sind und nur O/>i)~»l« ist. so werden sowohl [AlS] η als auch [CIBJ n- »0«. Dies zeigt, daß die Operationen der Schaltung mit den Gleichungen (I)-(3) und der Tabelle 1 übereinstimmen.

Wenn das Reelungrößensignal = .*\/ί »l·«. das Signal /?/j = »0«, das positive oder negative Übeitragssignal [C/B]η — 1 = »0« und das Signal Opn = »l« ist. wenn in anileren Worten Signale mit dem Wert »1« an die Hingangsklemmen 71 und 74 und Signale mit dem Wert »0« an die Hingangsklemmen 72 und 73 angelegt sind, so weiden die HETs 33, 34, 55, 44, 45, 46, 47, 54, 55, 58, 60, 61, 64, 65, 67, 68 einzeln leitend, wahrend die übrigen HHTs nichtleitend werden. Demzufolge nimmt das Signal [AlSJη an der Ausgangsklemme 75 den Wen » I« an und das Signal [C7BJnden Wert »0«.

Wenn auf diese Weise An den Wert »I« und Bn den Wert »0« in Gleichung (1) hat. so wird R gleich »1« und R gleich »0«. Wenn außerdem [C/R] η - fden Wert .>()« und Ορη den Wert »1« in Gleichung (2) hat. so wird [ClB] η gleich »1« und [CIB] η gleich »0«, und in Gleichung (3) wird [AlSJ η gleich »0« und demzufolge die Antwort der Addieroperation [AlS]η gleich »I«. Da die Addieroperation durchgeführt wird, wenn sowohl An als auch O/w = »l« und Bn und [C/RJ η - I in der Tabelle I — »0« sind, so wird das Antwortsignal der Addieroperation [AISI η gleich »1« und das positive oder negative I Ibertragssignal [CIR] η gleich »0«. Dies bedeutet, daß die Operation der Schaltung übcrein stimmt mit den Gleichungen (I) -(J) und der Tabelle.

Da die neue Schaltung eine komplementäre logische IT. 1 -Schaltung ist, in der N-kanal-HHTs tier logischen Schaltungen 30, 40 und 50 leitend werden, weiden nicht dargestellte Kondensatoren /wischen den Ausgangs klemmen 57, 44 und 64 und Erde so aufgeladen, daß die Spannungen an den Ausgangsklemmen 37, 44 und 64 negativ werden. Diese aufgeladenen Kondensatoren werden entladen, wenn die l'-KanalT HTs leitend werden, und werden dann in entgegengesetzter Richtung aufgeladen, wodurch sie das Erilpolcutiul an Ausgangsklemmen 57, 44 und 64 legen. Auf diese Weise ι wird durch die Verwendung der komplementären IT.T-l.ogikschaltung erreicht, daß die Strome durch die KHTs nur wahrend der Übergangsperioden fließen. Auf diese Weise wird es nümlich ermöglicht, den elektrischen l.eistungsbedarf für die gesamte Anordnung betrachtlich zu reduzieren.

Wenn An. Rn. [C/B] n- 1 und Ορη gleich »1« sind, werden die 1-"KTs 31, 32, 33, 41, 42, 44, 47, 52, 55, 56, 57, 58, 59, 61, 62, 64, 65, 66 und 67 jeweils !eilend. Als Ergebnis wird in K i g. 5 R gleich »0«, [ClB] η auch »0« und [A/S] ebenfalls »0«. Auf diese Weise wird das positive Übertragssignal [CIBJ η des Addier- und Subtrahierwerkes gleich »I«. und das Antwortsignal der Addieroperation [AIS] η wird ebenfalls »I«. Wahrend diese Ergebnisse durch die Gleichungen (I), (2) und (J) bestätigt werden, zeigt Gleichung (1), daß R gleich »0« wird. Gleichung (2) zeigt, daß [ClB] ;;=»()« wird. Gleichung (3) /eigt, daß [AIS] />=»0« wird. Diese Ergebnisse stimmen überein mit der Tabelle.

Subtrahieroperationen, d. h. andere Kombinationen von Hingangssignalen einschließlich des Halles von Όρη werden in derselben Weise durchgeführt. Demzufolge kann die Schaltung nach Γ i g. 5 Addier- und Subtrahieroperationen in der in Tabelle 1 gezeigten Weise durchführen. Wenngleich die obige Besehreibung sich auf den Fall »logisch positiv« bezieht, wo —/f den Zustand »0« darstellt und 0 V den Zustand »1«, so ist ersichtlich, daß bei »logisch negativ« durch Umkehrung dieser beiden Werte dieselben Verhältnisse vorliegen.

Hs ist ersichtlich, daß die Erfindung ein neues Addier-Subtrahierwerk bildet, welches in derselben Weise wie ein bekanntes Addier- und Subtrahierwerk arbeitet, jedoch mit einem völlig unterschiedlichen Aufbau. Dabei wird bei der Erfindung die Zahl der benötigten Bauelemente betrachtlich verringert. Beispielsweise ist die Zahl tier KHTs mit 4b in dem dargestellten Beispiel um 1 2 kleiner als in der bekannten Schaltung nach Fig. I. Dadurch wird nicht nur t.\<:r Aufbau der Schaltung vereinfacht, sondern es wird auch ermöglicht, die Schaltung als integrierte Schaltung herzustellen.

Da ferner die Schaltung keinen Gleiehspannungsweg enthält, wird der Bedarf an elektrischer Leistung auf die Leistung beschränkt, die durch die IJmladesiröme beim Umschalten der einzelnen HHTs und durch die Kriechsiröme an den I'N-Verbindtingen der 1'HFs entstehen. Da alle Eingänge durch isolierte Tor-Schaltungen gebildet werden, sind die Eingangswiderstände extrem hoch, so daß die Ausgangsspannungswerte im Verhältnis zu den Hingangswerten besonders gut stabilisiert werden.

Aus diesem Grunde wird bei der Anwendung der neuen eiTmdungsgemäl.k-n Schaltung für einen elektronischen Tischrechner oder einen elektronischen Reell ner für allgemeine /.wecke nicht nur die Zahl dci Bauelemente beträchtlich verringert, sondern es win auch ermöglicht, die Schaltung als integrierte Schaltung mit verringerten physikalischen Abmessungen für einet Rechner herzustellen. Der Bedarf an elektrische¹ 1.'.'1StUiIg wird dabei gering gehalten.

Da ilie Schaltung ohne Auswertung von Verhältnisen (ralioless) arbeitet, ist es möglich, den Übertia gungsleitwerl oci Einheit gleichmäßig zu gestaltet Dadurch ergibt sich weiter der Vorteil einer Miniuiuri sterling der integrierten Schaltung und einer I ihohiin der Rechengeschwindigkeit.

I'ig. 7 zeigt ein weiteres Aiishihruiii'sheispiel de Erfindung, in dem Bauteile, die mit denen in \ \ü. identisch sind, mit denselben Bezugs/eichen versehe sind. Die erste I .ogikschallung H); ι enthält ein Antivalenzsehaltiing U)nc. eine Äi|iiiv alcii/schaltun

3().7iund ein ΝΚΉΤ-Glied Sj. Die N-Kanal-I ITs ill und 112 der Antivalei,/.schaltung 30,7t' und die P-KaiUil-ITTs 113 und 114 eier Äquivalciizsciialtuiig 30.7t¹ sind in Reihe /wischen die Klemme —/:' der Spannungsquellc und Erde geschaltet. Die N-Typ-ITTs

115 und 116 der Anlivalen/sehallung 30.7 t* und die I'-Kanal·FHTs 117 und 118 der Ä(|uivalen/schaltiing 30.7t¹ .sind ebenfalls in Reihe geschallet. Die Verbindungen /wischen den entsprechenden FHTs beider Reihenschaltungen sind gegenseitig miteinander verbunden, und die Verbindung zwischen den FHTs 112 und 113 und die /wischen den FHTs 116 und 117 sind mit einer Ausgangsklemnie 37 verbunden. Die Tor-Elektroden der FHTs 112 und 114 sind mit der Hingangsklemme 71 verbunden, während die Tor-Elektroden der HHTs 111 und 113 mit der Ausgangsklemme des NlCl IT-Gliedes 81 verbunden sind. Die Tor-Eleklroden der J HTs

116 und 117 sind mit der Eingangsklemme 72 verbunden, während die Tor-Elektroden der FHTs 115 und 118 mit der Ausgangsklcmme des NK I IT-Gliedes 82 verbunden sind.

Die /weite Logikeinheit 40.7 enthält eine Antivalcn/-schaliung 40,7t* und eine Äquivalenzschaltung 40.7t', worin N-Kanal-FETs 121 und 122 und P-Kanal-FETs 123 und 124 in Reihe /wischen die Klemme —/fund Erde geschaltet und N-Kanal-FHTs 125 und 126 und P-Kanal-FETs 127 und 128 ebenfalls in Reihe geschallet sind. Die Verbindungen /wischen entsprechenden HIiTs diesel' Reihenschaltungen sind miteinander verbunden. Die Verbindung /wischen den EHTs 122 und 123 und die /wischen Jen FHTs 126 und 127 sind mil der Klemme 49 verbunden, die ihrerseits mit der Ausgangsklemme 75 verbunden ist. Die Tor-Elektroden der I⁷ETs 121 und 123 sind mil der Eingangsklemme 73 und die Tor-Elektroden der I-"ETs 122 und 124 mit der Ausgangsklemme des NICI IT-Glicdcs 83 verbunden. Die Tor-Elektroden der FETs 126 und 127 sind mit der Ausgangsklemme 37 der ersten Logikeinheit 30' und die Tor-Elektroden der I⁷ETs 125 und 128 mit der Ausgangsklemmen ties NICI IT-Gliedes verbunden.

Die gemischte Tor-Schaltung 50,7 ist identisch zu der in F i g. 5 dargestellten, mit der Ausnahme, daß das NICHT-Glied 87 weggelassen ist. N-Kanal-FETs 131, 132, 133 und 134 und P-Kanal-FETs 135, 136, 137 und 138 sind in Serie und N-Kanal-FETs 139, 140, 141 und

142 und P-Kanal-FETs 143, 144, 145 und 146 ebenfalls in Reihe geschallet. Die Verbindungen zwischen entsprechenden FETs jeder dieser Reihenschaltungen sind miteinander verbunden. Die Verbindung zwischen den FHTs 134 und 135 und die zwischen den FETs 142 und

143 sind mit der Ausgangsklemme 69 verbunden, die ihrerseits mit eier Ausgangsklemme 75 verbunden ist. Ein N-Kanal-FET 147 ist parallel zu der Reihenschaltung mit den FETs 139 und 140 und ein N-Kanal-FET 148 parallel mit der Reihenschaltung mit den FETs 141 und 142 geschähet. Hin P-Kanal-FET 149 ist parallel mit der Reihenschaltung mit den Hl-Ts 143 und 144 und ein P-Kanal-FET 150 isi parallel mit der Reihenschaltung mit den IHTs 145 und 146 geschaltet. Die Tor-Eleklroden der ("ETs 133 und 138 sind mit der Eingangsklemme 71 und die Tor-Elektroden der HETs 131 und 136 mit der Ausgangsklemme des MCHT-Gliedes 81 verbunden. Auf ähnliche Weise sind die Tor-Elektroden der HETs 139, 141, 144 und 146 mit der Ausgangsklcmme des NICHT-Glicdes 82 und die Tor-Elektroden der EETs 132, 134, 135 und 137 mit der Ausgangsklemnie des MICHT-Gliedes 83 verbunden. Außerdem sind die For-Elektroden der ITTs 142 und 143 icweils mit der

Ausgangsklemme 37 der ersten Logikeinheit 30' und du Tor-Elektroden der FETs 140 und 145 mit dei Ausgangsklemme des NICHT-Gliedes 85 verbunden Die Tor-Elektroden der HETs 139, 141, 144 und 146 suit entsprechend mil der Ausgangsklemme des NICHT-Gliedes 82 verbunden. Auf ähnliche Weise sind dii Tor-Elektroden der FTHs 148 und 149 mit dei Eingangsklemme 74 und die Tor-Elektroden der FET» 147 und 150 mil der Ausgangsklemnie des NICHT-Gliedes 84 verbunden. Die Wirkungsweise dieser abgewandelten Ausführung ist ähnlieh zu der nach dem zuerst beschriebenen Ausführungsbcispiel gemäß F i g. 5.

Die Gleichungen für die logischen Operationen dieses abgewandelten Ausführungsbeispiels gemäß F i g. 7 sind folgendermaßen: Zuerst ist angenommen, daß der Ausgang R"an der Klemme 37 der ersten l.ogikcinhcit 30,7 logisch positiv ist. Dann entspricht diese Ausgangsspannung einer ODER-Ausgangsspannung an dem Ausgang der EXKLUSIV-Sehaitung 30,7t* und der Ausgangsspannung der Äquivalen/schaliung 30.-R-. Aul diese Weise isi

R = [An + Bn)(An + Bn). (4|

Der Ausgang [C/B]η an der Klemme 69 tier gemischten Tor-Schaltung 50,7 entspricht einer ODER-Ausgangsspannung an dem Ausgang eines Teils dei Schaltung mit den N-Kanal-FETs und die Ausgangsspannung von einem Teil der Schaltung mit den P-Kanal-FETs. Demzufolge lautet die die wirkliche Addition und Subtraktion Operationen darstellende Gleichung

[CIB'] η = {(An + Bn) ([C/B] n-\ + R) + O/*/i|

{(An + Bn) ([CIB] /i-l + R) + Opn\ (51

Die Ausgangsspannung//VS/^iln der Klemme 49 der /weilen Logikeinheit 40.7 ist gegeben durch

[AIS] η = ([ClB] /i-l + R) ([C/ß] /i - I + R) (61

Wenn /.. B. An. Bn und Ορη den Wen »1« annehmen und [C, B]η - I den Wert »0«, werden die FETs 112, Uo₁ 113 und 118 der ersten Logikeinheil leitend, so daß R den Wert »1« annimmt. In der gemischten Tor-Schallung 50 werden die FETs 140, 145, 146,148 und 149 leitend, so daß die Ausgangsspannung [ClB]η gleich »1« wird. In der zweiten Logikeinheit 40a werden die FETs 122, 123, 125 und 127 leitend, so daß die Ausgangsspannung [A/S] η gleich »1« wird. Dies bedeutet, daß diese Ergebnisse mit den Gleichungen (4),(5) und (6) sowie mit der Tabelle übereinstimmen.

Andererseits stimmen auch für viele Kombinationen der Eingangssignale die Ergebnisse der Operationen vollkommen mit den Gleichungen (4). (5), (6) sowie mil der Tabelle überein. Die abgewandelte Schaltung gemäß F i g. 7 arbeitet also ebenfalls zufriedenstellend als ein binäres Addier- und Subtrahierwerk.

Wenngleich in den F i g. 5 und 7 nicht dargestellt, so ist die Rückseite, das Substrat oder die Grundschicht iedes N-Kanal-FETs mit der Klemme — E seiner

iff

? und die Grundschicht jedes P-Kanal- ; verbunden, um eine Zerstörung des FET

ι in den dargestellten Beispielen eine ver Betriebsspannung verwendet wurde. so kann auch eine Quelle positiver Betriebsspannung bei Erzielung gleicher Ergebnisse verwendet weiden. Im letzteren Fall müssen die P-Kanal-FETs und die N-Kanal-FETs gegeneinander ausgetauscht werden.

Hierzu 4 Bkitt Zeichnunpen

Claims

Patentansprüche: I. Binäres Addier- und Subtrahierweil einer ein erstes EXKLUSIV-ODER-Glied en .,iiender ersten Logikschaliung, die mit den Rechengrößen und einer Rechenvorschrift entsprechenden binären digitalen Signalen gespeist wird, mit einer zweiten, ein /weites EXKLUSIV-ODER-Glied enthaltenden Logikschaltung, die mit dem Ausgangssignal der ersten Logikschaltung und einem ersten positiven oder negativen Übertragssignal einer vorangehenden Stelle gespeist wird, ferner mit einer UND- und ODER-Glieder enthaltenden gemischten Tor-Schaltung, die mit der Rechengröße entsprechenden binären digitalen Signalen, mit dem ersten positiven oder negativen Überlragssignal. mit dem Ausgangssignal der ersten logischen Schaltung sowie mit einem Operationssignal gespeist wird, welches einen Addier- oder Subtrahiervorgang startet, wodurch ein /weites positives oder negatives Übertragssignal der folgenden Stelle entsteht, dadurch gekennzeichnet, daß die erste Logikschaltung (30) eine erste Äquivalenzschaltung (3Qc) zur Verknüpfung der zwei Rechengrößen und ein erstes NICHT-Glied (85) enthält, das die Ausgangssignale des ersten EXKLUSI V-ODER-GliedespOcJund der Äquivalenzschaltung (3OcJ invertiert, daß die zweite Logikschaltung (40) eine zweite Äquivalenzschaltung (40c)und ein zweites NICHT-Glied (86) enthält, das die Ausgangssignale des zweiten EXKLUSIV-ODER-Gliedes (4OcJ und der zweiten Äquivalenzschaltung (4OcJ invertiert, und daß die gemischte Tor-Schaltung (50) folgende Teile enthält: a) ein erstes UND-Glied mit drei in Reihe geschalteten N-Kanal-Feldeffekttransistoren (51, 52, 53), wobei das UND-Glied ein UN D-Ausgangssignal eines Operator-Signals (Bn), eines invertierten Rechengrößensignals (An) und eines invertierten Operationssignals (Ορη) erzeugt und wobei der von dem invertierten Rechengrößensignal (An) angesteuerte Feldeffekttransistor (51) zugleich Bestandteil der ersten Äquivalenzschaltung (3OcJ ist, b) ein zweites UND-Glied mit drei in Reihe geschalteten N-Kanal-Feldeffekttransistoren (53, 57, 59) von denen einer zugleich im ersten UND-Glied wirksam ist, wobei dieses zweite UND-Glied ein UND-Ausgangssignal des ersten positiven oder neguthen Übertragssignals ([C/BJη— 1), des Ausgangssignals (7?Jder ersten Logikeinheit (30) und eines invertierten Operationssignals (Ορη) erzeugt, c) ein drittes UND-Glied mit drei in Reihe geschalteten N-Kanal-Feldeffekttransistoren (59,60, 61) von denen einer zugleich im /weiten UND-Glied wirksam ist, wobei dieses dritte UND Glied ein I IND-Ausgangssignal des ers:cn positiven oder negativen Überiragssignals ([CZB]n- 1), eines invertierten Ausgangssignals (R) der ersten Logikeinheit (30) und des OperationssignuIs (O/wJer/eiigi. d) ein viertes UND-Glied mit drei in Reihe geschalteten N-Kanal-Feldeffekttransistoren (61, 65, 66), von denen einer zugleich im dritten UND-Glied wirksam ist, wobei dieses vierte UND-Glied ein UND-Ausgangssignal des Rechen^rößen-Signals (An), des Operator-Signals (Bn)i nd des Operations-Signals (Ορη)erzeugt, e) eine Logikschaliung mit N-Kanal-Feldeffekttransistorcn mit einem ersten ODER-Glied (52, 57). welches ein ODER-Ausgangssignal der Ausg mgssignale des ersten und zweiten UND-Gliedes erzeugt, mit einem zweiten ODER-Glied (60, 66), welches ein ODER-Ausgangssignal des dritten und vierten UND-Gliedes erzeugt, und mit einem dritten ODER-Glied (53, 61), welches ein ODER-Ausgangssignal des erste ι und»zweiten ODER-Gliedes erzeugt, f) ein fünftes UND-Glied mit drei in Reihe geschalte ten P-K anal-Feldeffekt transistoren (54, 55, 56), wobei das UND-Glied ein UNIJ-Ausgangssignal eines Operator-Signals (Bn), eines Rechengrößen-Signals (An) _und eines invertierten Operations-Signals (Ορη) erzeugt und wobei der von dem Rechengrößen-Signal (An) angesteuerte Feldeffekttransistor (56) zugleich Bestandteil des ersten EXKLU-Sl V-ODER-G!iedes (30cJist. g) ein sechstes UND-Glied aus drei in Reihe geschalteten P-Kanal-Feldeffekttransistoren (54, 58, 64), von denen einer zugleich im fünften UND-Glied wirksam ist, wobei dieses sechste UND-Glied ein UND-Ausgangssignal des ersten positiven oder negativen Übertragssignals ([C/BJn— I) des Ausgangssignals (R)aer ersten LogUschaltung (30) und eines invertierten Operations-Signals (ÖpnJ erzeugt. h) ein siebtes UND-Glied mit drei in Reihe geschalteten P-Kanal-Feldeffekttransistoren (62, 63, 64), von denen einer zugleich im sechsten UND-Glied wirksam ist, wobei dieses siebte UND-Glied ein UND-Ausgangssignal des ersten positiven oder negativen Übertrags-Signals ([CZBJ n_—\), eines invertierten Ausgangs-Signals (R) der ersten Logikeinheit (30) und des Operations-Signals (Ορη)erzeugt. i) ein achtes UND-Glied mit drei in Reihe geschalteten P-Kanal-Feldeffekttransistoren (62,67, 68), von denen einer zugleich im siebten UND-Glied wirksam ist, wobei dieses achte UND-Glied ein UND-Ausgangssignal des invertierten Rechengrößcnsignals (An), des Operator-Signals (Bn) und des Operations-Signals (Ορη) erzeugt, k) eine Logikeinheit mit P-Kanal-Feldeffekttransistoren mit einem vierten ODER-Glied (55, 58), welches ein ODER-Ausgangssignal der Ausgangssignalc des fünften und sechsten UND-Gliedes erzeugt, mit einem fünften ODER-Glied (63, 67), welches ein ODER-Ausgangssignal des siebten und achten UND-Gliedes erzeugt, und mit einem sechsten ODER-Glied (54, 62). welches ein ODER-Ausgangssignal des vierten und fünften ODER-Gliedes erzeugt.

1) ein siebtes ODER-Glied (6), welches als Übertragsausgangssignal ([CZB] n) ein ODER-Ausgangssignal der Logikeinheit mit den N-Kanal-Feldeffektiransistorcu und der l.ogikeinheit mit den P-Kanal-Feldeffekitransistoren erzeugt,

in) einen Inverter (87), welcher das Ausgangssigna! des siebten ODER-Gliedes invertiert.

2. Binäres Addier- und Subtrahierwerk gemäß

rbegnff des Anspruchs I. dadurch üekennzeichin ß

die ci-Mc l.ogikschaliung (3OjJ eine erste Antivalenzschaluing (\0;ic) mil N-Kanal-Feldeffekuransistoren (111. 112, 115, 116) und eine Äqiiivalcn/schaliung (iOac) mil P-Kanal-Feldeffekttransistoren (113, 114, 117, 118) zur Verknüpfung der Rechengrößen enthält, deren gemeinsames Ausgangssignal sun einem NICHT-Glied (85) invertiert w ird; die zweite Logiksehaluing (40;f; eine mit N-Kanal-Ftlde!fekitransistoren (121, 122, 125, 126) aufgebaute Antivalenzschjltung und eine mit P-Kanal-Feldeffekitransistoren (123, !24, 127, 128) aufgebaute Äquivalen/.schaltung auf- ; weist, welche das (Ihenragssignal der sorangehenden Stelle und das Ausgangisignal der ersten logischen Schaltung miteinander /um Addier- oder Subtrahierergebnis verknüpfen; die gemischte Torschaltung folgende Teile enthält;

el) eine erste Reihenschaltung son mit N-Kanal-Feldeffekiransistoren aufgebauten vier ODER-Gliedern zur aufeinanderfolgenden Verknüpfung der Größen »invertiertes erstes Rechengrößeiisignalu und »iinertiertes _ zweites Rechengrößensignal« (An + Bn). »invertiertes Obertragssi^nal der vorangehenden Stelle« und Ausgangssignal der ersten Logikschaltung ([CZB] n— 1 + R). »erstes Rechengrößensignal und invertiertes zsveites Rechengrößensignal (An + Bn). »invertiertes Übenragssignal der vorangehenden Stelle« und invertiertes Ausgangssignal der ersten Logikschaltung ([C''B] n- 1 + R), ssobei parallel zu den ersten zwei ODER-Gliedern ein_von dem invertierten Operationssignal (Ορη) angesteuerier N-Kanal-Feldeffekttransistor (147) geschaltet ist und daß parallel zu den beiden weiteren ODER-Gliedern ein von dem Operationssignal (Ορη) angesteuerier N-kanal-Feldeffekttransistor geschaltet ist; c2) eine zweite Reihenschaltung son mit P-Kanal-Feldeffekt transistoren aufgebauten vier ODER-Gliedern zur aufeinanderfolgenden Verknüpfung der Größen »invertiertes Übertragssignal der vorangehenden Stelle« und »invertiertes Ausgangssignal der ersten Logikschaluing« ([CZB] /7-1 + R). »invertiertes erstes Rechengrößensignal« und »invertiertes zsveites Rechengrößensignal« (An - Rn). »invertiertes Übertragssignal der vorangehenden Stelle« und Ausgangssignal der ersten Logikschaltung ([CZB] η - 1 -t- R) und »erstes Rechengrößensignal« und »invertiertes zss cues Rechengrößensignal« (An + Bn). vsobei parallel zu den ersten zwei ODER-Gliedern ein son dem Operalionssignal (Opr) angesteuerter P-kanal-Feldeffekttransistor (149) geschaltet ist. und daß paraiiei zu den beiden weiteren ODER-Gliedern ein um dem invertierten Operationssign.il (Ορη) angesteuerter P-Kanal-Feldeffekuransistor (150) geschaltet ist;

ei) an der gemeinsamen \ erhmdung dci beiden Reihenschaltungen gemäß el) und c2) "■' das pnsitive <:der negative I bei·,;·.'. gungssign.il ([C /f/ziabgreifbar.