DE1807105B2 - Treiberschaltung für Flip-Flops - Google Patents

Description

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Die Erfindung bezieht sich auf eine Treiberschal- und den Ausgang der zweiten Inverterstufe einge-

tung zum Betreiben von Flip-Flops, die aus Ober- fügten sechsten Oberflächen-Feldeffekt-Transistor

flächen-Feldeffekt-Transistoren bestehen. bestehenden zweiten Triggerkreis dadurch gelöst, daß

Es ist bereits der Versuch gemacht worden, Flip- der Eingang des eine dritte Inverterstufe darstellen-Flops unter Verwendung von Schaltungen mit Ober- 5 den Inverters aus dem Oberflächen-Feldeffekt-Tranflächen-Feldeffekt-Transistoren, wie beispielsweise sistor und der Lastimpedanz dafür mit den Gate-Metall-Isolator-Halbleiter-Feldeffekt-Transistorenjdie Elektroden des dritten und des sechsten Oberflächenim folgenden kurz als MIS-Transistoren bezeichnet Feldeffekt-Transistors und sein Ausgang mit den werden sollen, aufzubauen. Ein Beispiel für einen Gate-Elektroden des zweiten und des fünften Obersolchen Flip-Flop findet sich etwa in der USA.- io flächen-Feldeffekt-Transistors zusammengeschaltet Patentschrift 3 363 115. Von Vorteil ist dabei, daß sind und der Eingang des Inverters mit einer Signalsich ein MIS-Transistor ohne weiteres in ein einziges impulsquelle verbunden ist.

halbleitendes Substrat integrieren läßt und daß sein Mit Hilfe der Erfindung läßt sich ein transistori-Leistungsbedarf infolge der spannungsgesteuerten sierter Flip-Flop bauen, der mit einer Spannungs-Bauart gering ist. Dementsprechend erweist sich auch 15 quelle niedriger Spannung betrieben und ohne weiein Flip-Flop, der unter Verwendung von MIS- teres als in integrierter Schaltungstechnik ausgeführter Transistoren aufgebaut ist, als vorteilhaft. Halbleiterkörper hergestellt werden kann.

Bei Untersuchungen des Erfinders hat sich nun Für die nachstehende, der weiteren Erläuterung einerseits gezeigt, daß oftmals beim Betrieb derartiger von Zielsetzung, Merkmalen und Vorteilen der ErFlip-Flops, wie sie in der obenerwähnten USA.- 20 findung dienende Beschreibung wird auf die Zeich-Patentschrift beschrieben sind, ein fehlerhaftes nung Bezug genommen; in dieser sind Arbeiten zu beobachten ist, und andererseits, daß F i g. 1 und 10 Schaltbilder für jeweils aus Oberdieses fehlerhafte Arbeiten auf eine ungewollte zeit- flächen-Feldeffekt-Transistoren bestehende Flipliche Beziehung zwischen einem ersten, von einer Flops,

Impulsquelle gelieferten Eingangssignalimpuls und 25 F i g. 2 eine Darstellung der bei diesen Flip-Flops einem zweiten, die Invertierung des ersten Eingangs- eingangsseitig und ausgangsseitig auftretenden Signalsignalimpulses darstellenden Eingangsimpuls zurück- wellenformen,

zuführen ist. Dieser Sachverhalt wird weiter unten F i g. 3 und 4 eine schematische Schnittdarstellung

unter Bezugnahme auf die Zeichnung noch näher von in einen integrierten Halbleiterkörper einge-

und im einzelnen erläutert. 30 bauten Oberflächen-Feldeffekt-Transistoren und ein

Ausgehend von diesem Stand der Technik liegt Ersatzschaltbild für einen in beiden Figuren innerdaher der Erfindung die Aufgabe zugrunde, eine halb des durch gestrichelte Linien umrahmten GeTreiberschaltung anzugeben, die ein fehlerhaftes bietes liegenden Triggerkreis,

Arbeiten eines aus Oberflächen-Feldeffekt-Transi- F i g. 5 eine Darstellung des Arbeitsbereichs eines

stören bestehenden Flip-Flops verhindert. 35 Flip-Flops in Abhängigkeit von der Spannungsver-

Diese Aufgabe wird erfindungsgemäß bei einer sorgung,

Treiberschaltung zur Verwendung in Kombination F i g. 6 ein Schaltbild für eine übliche Treiber-

mit einem Flip-Flop, der aufgebaut ist aus einer schaltung in Verbindung mit einem Flip-Flop,

kreuzweisen Zusammenschaltung der Eingänge und F i g. 7 eine Darstellung der eingangsseitigen und

der Ausgänge einer ersten und einer zweiten, jeweils 40 der ausgangsseitigen Signalwellenformen für die

aus einem Oberflächen-Feldeffekt-Transistor und Schaltung nach F i g. 6,

einer Lastimpedanz bestehenden Inverterstufe, aus Fig. 8 ein Schaltbild für eine Treiberschaltung

einem mit dem Ausgang der ersten Inverterstufe gemäß einer ersten Ausführungsform der Erfindung

und dem Eingang der zweiten Inverterstufe verbun- in Verbindung mit einem Flip-Flop und

denen und aus einem ersten Oberflächen-Feldeffekt- 45 F i g. 9 eine Darstellung der eingangsseitigen und

Transistor, einem mit dem Strompfad zwischen der ausgangsseitigen Signalwellenformen für die

seiner Source-Elektrode und seiner Drain-Elektrode Schaltung nach F i g. 8.

zwischen die Drain-Elektrode des ersten Oberflächen- In F i g. 1 ist eine übliche Flip-Flop-Schaltung dar-Feldeffekt-Transistors und den Ausgang der ersten gestellt, die aus MIS-Transistoren besteht. Inverterstufe eingefügten zweiten Oberflächen-Feld- 50 Bei einer solchen Flip-Flop-Schaltung wird die effekt-Transistor und einem mit dem Strompfad Gate-Kapazität der MIS-Transistoren zeitweilig als zwischen seiner Source-Elektrode und seiner Drain- Speicherelement ausgenutzt, so daß man eine Binär-Elektrode zwischen die Gate-Elektrode des ersten zählung erzielen kann. Eine solche Flip-Flop-Schal-Oberflächen-Feldeffekt-Transistors und den Ausgang tung ist einem üblichen, aus bipolaren Transistoren der ersten Inverterstufe eingefügten dritten Ober- 55 bestehenden binären Flip-Flop-Zähler insofern weit flächen-Feldeffekt-Transistor bestehenden ersten überlegen, als sie mit einer wesentlich geringeren Triggerkreis und aus einem mit dem Ausgang der Anzahl an benötigten Bauelementen auskommt. Ein zweiten Inverterstufe und dem Eingang der ersten weiterer Vorteil einer derartigen Flip-Flop-Schaltung Inverterstufe verbundenen und aus einem vierten liegt darin, daß ihre Herstellung in Form eines in Oberfiächen-Feldeffekt-Transistor, einem mit dem 60 integrierter Schaltungstechnik ausgeführten HaIb-Strompfad zwischen seiner Source-Elektrode und leiterkörper wesentlich erleichtert ist, da sie aus MIS-seiner Drain-Elektrode zwischen der Drain-Elektrode Transistoren besteht, die sich dazu besser eignen als des vierten Oberflächen-Feldeffekt-Transistors und alle anderen Transistoren.

den Ausgang der zweiten Inverterstufe eingefügten In F i g. 1 bezeichnen die Bezugssymbole T₁ und

fünften Oberflächen-Feldeffekt-Transistor und einem 65 T₅ Inverter-MIS-Transistoren und die Bezugssymbole

mit dem Strompfad zwischen seiner Source-Elektrode T₉ und T₁₀ Last-MIS-Transistoren, deren Drain-

und seiner Drain-Elektrode zwischen die Gate-Elek- Elektroden jeweils über eine Anschlußklemme P mit

trode des vierten Oberflächen-Feldeffekt-Transistors einer Gleichspannungsquelle (Spannung V_DD) ver-

bunden sind. Die Bezugssymbole T₄ und T₈ gehören zu Sperr-MIS-Transistoren, deren Gate-Elektroden jeweils mit einer Eingangsklemme E für die Zuführung eines ersten Eingangsimpulses verbunden sind. Die Bezugssymbole T₃ und T₇ beziehen sich auf Speicher-MIS-Transistoren, die jeweils auf die Erzeugung eines Speichereffektes mit Hilfe ihrer Gate-Kapazitäten C₁ bzw. C₂ eingerichtet sind, und die Bezugssymbole T₂ und T₆ bezeichnen Trigger-MIS-Transistoren, deren Gate-Elektroden jeweils mit einer zweiten Eingangsklemme E' für die Zuführung eines zweiten Eingangsimpulses verbunden sind.

Durch Anlegen von um 180° gegeneinander phasenverschobenen Eingangsimpulsen, wie sie in den Zeilen b und α in F i g. 2 veranschaulicht sind, an die erste bzw. an die zweite Eingangsklemme E bzw. E' in F i g. 1 kann man an Ausgangsklemmen A bzw. A' Ausgangsimpulse erhalten, deren Folgefrequenz halb so groß ist wie die Folgefrequenz der Eingangsimpulse, wie dies in den Zeilen d bzw. c in F i g. 2 veranschaulicht ist. Ein Flip-Flop nach Art der Schaltung von F i g. 1 ist also zu einer binären Zählung imstande, und demzufolge kann man jeden beliebigen Zähler, jedes beliebige Schieberegister u. dgl. durch Zusammenschalten derartiger Flip-Flops zu einer Flip-Flop-Kette aufbauen.

Für den Versuch jedoch, einen solchen Flip-Flop in Form einer in integrierter Schaltungstechnik ausgeführten Halbleiteranordnung aufzubauen, ist es sehr wesentlich, daß man dafür sorgt, daß der Leistungsverzehr auf ein Minimum reduziert wird. Dies ist jedoch gleichbedeutend mit der Forderung, daß der Flip-Flop auch dann noch zufriedenstellend arbeitet, wenn die Spannung V_DD der Speisespannungsquelle niedrig liegt.

Ist die Spannung V_DD der Speisespannungsquelle niedrig, so wird auch der die MIS-Transistoren in leitendem Zustand durchfließende Strom herabgesetzt, und damit vermindert sich der Leistungsverzehr in dem Flip-Flop selbst. Dies ist insofern von Vorteil, als man dadurch einen Temperaturanstieg in der in integrierter Schaltungstechnik ausgeführten Halbleiterschaltung verhindern kann. Wird eine Kette von derartigen Flip-Flops in einem einzigen halbleitenden Substrat integriert, so ist es erforderlich, den Leistungsverzehr auf ein Minimum abzusenken, um eine unzulässige Wärmeerzeugung zu verhüten, da die MIS-Transistoren in einem solchen einzigen halbleitenden Substrat mit hoher Dichte zusammengepackt sind. Zur Erfüllung dieser Forderung sollte sich der Flip-Flop daher mit einer niedrigen Speisespannung betreiben lassen.

Auf der anderen Seite hat der oben beschriebene Flip-Flop insofern einen Nachteil, als die Eingangsimpulsspannung V_E zum Betreiben der Sperr-MIS-Transistoren T₄ und T₈ hoch sein muß.

Dies bedeutet, daß nachteiligerweise die Gate-Spannung für die Sperr-MIS-Transistoren T₄ und T₈ gegenüber einem Bezugspotential, die zum Überführen dieser Transistoren in den leitenden Zustand erforderlich ist und im folgenden als Schwellenspannung bezeichnet werden soll, mehr als das Zweifache (beispielsweise —13 Volt) der Schwellenspannung (von beispielsweise -6VoIt) für die Speicher-MIS-Transistoren T₃ und T₇ betragen muß, da die Source-Elektroden der Sperr-MIS-Transistoren T₄ und T₈ mit den Gate-Elektroden der Speicher-MIS-Transistoren T₃ und T₇ verbunden sind.

Der Grund dafür liegt darin, daß, da die p-leitenden Bereiche 32 und 42 (F i g. 3), welche die Source-Elektroden S der Transistoren T₃ und T₄ bilden, und die p-leitenden Bereiche 33 und 43, welche die Drain-Elektroden D dieser Transistoren bilden, integral in einem einzigen halbleitenden Substrat 31 aus η-leitendem Silizium ausgebildet sind und das halbleitende Substrat 31 in der in F i g. 3 gezeigten Weise über eine Anschlußklemme G₂ mit einem Bezugs-

potential, wie etwa dem Erdpotential, verbunden ist, die Schwellenspannungen der Transistoren T₄ (oder T₂) und T₈ (oder T₆), deren Source-Elektroden 8 nicht unmittelbar mit dem Bezugspotential verbunden sind, durch das halbleitende Substrat 31 in der Weise beeinflußt werden, daß sie höher werden als die des Transistors T₃ (oder T₇), wie dies aus Fig. 3 und 4 zu ersehen ist. Empirisch läßt sich zeigen, daß die Schwellenspannung im wesentlichen proportional zu der Quadratwurzel aus der umgekehrten Spannung zwischen dem halbleitenden Substrat 31 und der jeweiligen Source-Elektrode 8 zunimmt. Demzufolge werden die Schwellenspannungen des Sperr-MIS-Transistors T₄ (oder T₈) durch das Substrat 31 so beeinflußt, daß sie etwas mehr als das Zweifache der Schwellenspannung des Speicher-MIS-Transistors T₃ (oder T₇) betragen, dessen Source-Elektrode unmittelbar mit dem Bezugspotential verbunden ist, wie dies oben beschrieben ist.

Im Gegensatz dazu werden die Schwellenspannungen der Trigger-MIS-Transistoren T₂ und T₆ durch das Substrat 31 nicht beeinflußt und nehmen einen niedrigen Wert (von beispielsweise —6 Volt) an, da der Einschaltvorgang, bei dem der Trigger-MIS-Transistor T₂ oder T₆ leitend wird, lediglich auf den Fall begrenzt ist, in dem der Speicher-MIS-Transistor T₃ oder T₇ leitend wird, obwohl die Source-Elektroden der MIS-Transistoren T₂ und T₆ über den Strompfad zwischen den Source-Elektroden und den Drain-Elektroden der Speicher-MIS-Transistoren T₃ und T₇ mit dem Bezugspotential verbunden sind. Dementsprechend wird die zur Gewinnung des zweiten eingangsimpulses erforderliche Spannung V_E niedriger als die zur Gewinnung des ersten Eingangsimpulses erforderliche Spannung V_E (V _E beträgt beispielsweise den halben Wert der Spannung V_E).

Aus den obigen Darlegungen läßt sich ersehen, daß der oben beschriebene übliche Flip-Flop insofern von Nachteil ist, als zwar die Eingangsimpulsspannung V_E niedrig sein kann, die Eingangsimpulsspan-So nung V_E dagegen hoch sein muß.

Dementsprechend hat man, um einen solchen Flip-Flop mit einer niedrigen Eingangsimpulsspannung V_E betreiben zu können, in üblicher Weise den Versuch gemacht, vor dem Flip-Flop 2 einen Inverter 1 anzubringen und die Sperr-MIS-Transistoren T₄ und T₈ durch das Ausgangssignal dieses Inverters betreiben zu lassen, wie dies in F i g. 6 veranschaulicht ist. Die Anordnung nach F i g. 6 ist so aufgebaut, daß dann, wenn eine niedrige Impulsspannung V_E als Eingangssignal an den Inverter 1 angelegt wird, der mit einer Speisespannungsquelle für eine hohe Spannung V_GG verbunden ist, an einer Ausgangsklemme A₁ eine hohe Spannung V_E für den Betrieb der Sperr-MIS-Transistoren T₄ und T₆ erhalten wird.

Bei Untersuchungen des Erfinders hat sich jedoch gezeigt, daß bei dieser üblichen Methode zum Betreiben eines Flip-Flops die Möglichkeit besteht, daß der Inverter-Transistor T₂₀ in dem Inverter 1 eine im

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folgenden näher erläuterte falsche Arbeitsweise des nung F₀₀ wählbare Bereich begrenzt, wenn die Flip-Flops 2 verursachen kann. Spannung F₀₀ beispielsweise niedriger ist als Durch Anlegen einer Impulsspannung V_E, wie sie —25 Volt, und das Arbeiten des Flip-Flops 2 hört in der Zeile α in F i g. 7 dargestellt ist, an die Ein- auf, wenn die Spannung F₀₀ höher wird. Der Grund gangsklemme E₁ des Inverters 1 wird eine invertierte 5 dafür liegt darin, daß durch eine Zunahme der Span-Impulsspannung V_E erzeugt, in der für die ansteigen- nung F₀₀ der Pegel für die Ausgangsspannung V_n den und die abfallenden Teile des Impulses eine des Inverters 1 auf den Wert -E₂ zunimmt, wie dies Verzögerung auftritt, wie dies in der Zeile & in in der Zeile b in F i g. 7 in gestrichelten Linien ver-Fig. 7 veranschaulicht ist. Die Anstiegszeit oder der anschaulicht ist, so daß sich der Zeitabschnitt t_off in Anstiegszeitabschnitt zwischen einem Zeitpunkt t_v zu io der durch das Bezugssymbol t_of/ (t_t proportional t_s) dem der Inverter-Transistor T₂₀ ausgeschaltet ist, angedeuteten Weise ausdehnt und so die Möglichkeit und einem Zeitpunkt t₂, zu dem dieser Transistor einer falschen Arbeitsweise vergrößert. Dies bedeutet eingeschaltet ist, hängt von dem Produkt aus dem umgekehrt, daß die Spannung V_Dp nicht niedriger Widerstand des Inverter-Transistors T₂₀ in einge- gemacht werden kann als bis zu einem bestimmten, schalteten! Zustand und der Eingangskapazität des 15 durch die Beziehung zu der Spannung F₀₀ festgeleg-Flip-Flops 2 bzw. der sich daraus ergebenden Zeit- ten Grenzwert, falls die Spannung F₀₀ niedriger konstante ab. Diese Anstiegszeit ist so groß, daß der liegt als beispielsweise —35 Volt. Sperr-MIS-Transistor T₄ (oder T₈) dann, wenn die Der Erfindung liegen Versuche und Untersuchungen Spannung V_E stärker negativ ist als die Schwellen- zugrunde, die auf Grund des Umstandes ausgeführt spannung E_th des Sperr-MIS-Transistors T₄ (T₈), da- 20 wurden, daß das für den Übergang eines Speicherzu neigt, während einer Zeit t_off (vgl. F i g. 7) gleich- MIS-Tränsistors vom leitenden in den nichtleitenden zeitig mit dem Trigger-MIS-Transistor T₂ (oder T₆) Zustand nach Anlegen einer Impulsspannung an den zu arbeiten, wodurch sich eine fehlerhafte Arbeits- Sperr-MIS-Transistor erforderliche Zeitintervall gröweise ergibt. ßer ist als das für den Übergang eines Trigger-MIS-

Diese Arbeitsweise soll nun an Hand von F i g. 7 25 Transistors vom gesperrten in den leitenden Zustand

näher untersucht werden. Dazu sei angenommen, daß erforderliche Zeitintervall, und kennzeichnend für

in dem Zeitpunkt I₁ die Trigger-MIS-Transistoren T₂ die Erfindung ist, daß die Trigger-MIS-Transistoren

und T₆ in den leitenden Zustand übergehen, so daß durch das Ausgangssignal eines aus MIS-Transistoren

sich die Zustände der Inverter-MIS-Transistoren T₁ bestehenden Inverters betrieben werden und daß die

und T₅ umkehren. Geht dabei der Inverter-MIS- 30 Eingänge der Sperr-MIS-Transistoren mit denen des

Transistor T₅ aus dem nichtleitenden Zustand in den Inverters zusammengeschaltet werden,

leitenden Zustand über, so bedeutet dies, daß der In der nachstehenden Beschreibung wird die Er-

Inverter-MIS-Transistor T₁ durch das Leitendwerden findung des besseren Verständnisses halber noch

der Trigger-MIS-Transistoren T₂ und T₆ im Zeit- weiter erläutert.

punkt t_t aus dem leitenden Zustand in den nicht- 35 In F i g. 8 ist eine Ausführungsform der Erfindung leitenden Zustand umgeschaltet wird. Würden nun veranschaulicht, wobei Bauelemente, die denen von die Sperr-MIS-Transistoren T₄ und T₈ im Zeitpunkt t_t F i g. 6 entsprechen, mit den gleichen Bezugssymaugenblicklich abgeschaltet, so schadete dies der bolen wie in dieser Figur bezeichnet sind. Erfindungsnormalen Arbeitsweise des Flip-Flops nicht. Da die gemäß ist ein zusätzlicher Inverter 3 vorgesehen, der Sperr-MIS-Transistoren T₄ und T₈ jedoch infolge 40 einen Inverter-MIS-Transistor T₃₀ und einen Lastder Verzögerung der Signalspannung V_E während MIS-Transistor T₃₁ aufweist. Eine Ausgangsklemme des Zeitabschnitts t_o!i in eingeschaltetem Zustand A₂ des Inverters 3 ist mit den Gate-Elektroden der gehalten werden, liegt die Drain-Spannung (d. h. die Trigger-MIS-Transistoren T₂ und T₆ des Flip-Flops 2 Spannung im ausgeschalteten Zustand) für den In- verbunden, und die Gate-Elektroden der Sperr-MIS-verter-MIS-Transistor T₁ während dieses Zeitab- 45 Transistoren T₁ und T₈ des Flip-Flops sind an die Schnitts t_off über den Sperr-MIS-Transistor T₄ an der Eingangsklemme E₂ des Inverters 3 angeschlossen. Gate-Elektrode des Speicher-MIS-Transistors T₃ an, Als nächstes soll die Arbeitsweise der Erfindung so daß dieser Transistor augenblicklich eingeschaltet näher erläutert werden. Der Einfachheit der Darwird. Auf der anderen Seite befindet sich der Trigger- stellung halber sei angenommen, daß an der Ein-MIS-Transistor T₂ in diesem Zeitpunkt in leitendem 50 gangsklemme E₂ des Inverters 3 und an der Eingangs-Zustand. Demzufolge geht der Inverter-MIS-Tran- klemme E für die Sperr-Transistoren T₄ und T₈ eine sistor T₁ wieder vom nichtleitenden in den leitenden vollkommen rechteckförmige Spannung V_E auftritt, Zustand über. Das bedeutet aber, daß der Inverter- wie sie in F i g. 9 in der Zeile b veranschaulicht ist. MIS-Transistor T₁ im Zeitpunkt t_t vom leitenden in Diese Impulsspannung V_E wird durch den Inverter 3 den nichtleitenden Zustand übergeführt wird, jedoch 55 umgekehrt und verzögert, so daß man an der Ausim Zeitpunkt f₄ wieder in den leitenden Zustand gangsklemme A₂ des Inverters 3 eine Signalspannung zurückkehrt, woraus eine fehlerhafte Arbeitsweise V_E erhält, wie sie in F i g. 9 in der Zeile α verandes Flip-Flops resultiert. schaulicht ist. Die invertierte Signalspannung V_E wird

Als Ergebnis einer solchen fehlerhaften Arbeits- den Trigger-MIS-Transistoren T₂ und T₆ als Einweise wird der Arbeitsbereich des Flip-Flops hin- 60 gangssignal zugeführt.

sichtlich der Speisespannung verringert. Fig. 5 ver- Es sei angenommen, daß der Inverter-MIS-Trananschaulicht den Arbeitsbereich 10 des Flip-Flops 2, sistor T₁ des Flip-Flops 2 zwischen den Zeitpunkten t_t wobei dieser Arbeitsbereich durch die schraffierten und t₂ in F i g. 9 eingeschaltet und daher der InLinien angedeutet ist und die Speisespannung V_DD verter-MIS-Transistor T₅ des Flip-Flops 2 in diesem für den Flip-Flop 2 entlang der horizontalen Achse 65 Zeitintervall ausgeschaltet ist. Dann entsteht an der und die Speisespannung F₀₀ für den Inverter 1 ent- Drain-Elektrode des Inverter-MIS-Transistors T₅ lang der vertikalen Achse aufgetragen sind. eine Spannung F₀, und die Drain-Elektrode des In-

Wie man aus F i g. 5 ersieht, ist der für die Span- verter-MIS-Transistors T₁ wird auf einem Bezugs-

potential gehalten. Zu diesem Zeitpunkt wird, da die Sperr-MIS-Transistoren T₄ und T₈ leiten, die Drain-Spannung V₀ des Inverter-MIS-Transistors T₁ in der Gate-Kapazität C₂ des Speicher-MIS-Transistors T₁ gespeichert, wodurch dieser Transistor eingeschaltet wird. Außerdem wird die Gate-Spannung für den Speicher-MIS-Transistor T₃ auf Null reduziert. Nachdem die Sperr-MIS-Transistoren T₄ und T₈ im Zeitpunkt t₂ abgeschaltet sind, werden die Trigger-MIS-Transistoren T₂ und T₆ im Zeitpunkt t_z eingeschaltet. Auf diese Weise kann es bei einer solchen Anordnung nicht zu einem solchen Fehlverhalten kommen, wie es bei der üblichen Anordnung zu beobachten ist (vgl. F i g. 7 Zeilen α und b).

Zwischen den Zeitpunkten t₃ und i₄ sind die Trigger-MIS-Transistoren T₂ und T₆ eingeschaltet, so daß der Inverter-MIS-Transistor T₅ eingeschaltet wird, während der Inverter-MIS-Transistor T₁ durch das Leitendwerden der Transistoren T₆ und T₇ leitend wird. Auf diese Weise werden die Zustände der Inverter-MIS-Transistoren T₁ und T₅ durch die den Trigger-MIS-Transistoren T₂ und T₆ zugeführte Impulsspannung V_E umgekehrt.

Die Trigger-MIS-Transistoren T₂ und T₆ befinden sich zwischen den Zeitpunkten J₄ und i₅ immer noch in leitendem Zustand, und im Zeitpunkt i₄ wird an den Sperr-MIS-Transistor T₄ (und an den Sperr-MIS-Transistor T₈) die Impulsspannung V_E angelegt und schaltet diesen ein. Dementsprechend könnte man vermuten, daß die Möglichkeit besteht, daß der Speicher-MIS-Transistor T₃ eingeschaltet wird, während der Speicher-MIS-Transistor T₇ abgeschaltet ist. Jedoch wird der Zeitabschnitt zwischen dem Zeitpunkt, in dem die Impulsspannung V_E tatsächlich an der Eingangsklemme E anliegt, bis zu dem Zeitpunkt, in dem der Speicher-MIS-Transistor T₃ eingeschaltet wird (die Summe der Zeitabschnitte, die zum Einschalten des Sperr-MIS-Transistors T₄ und des Speicher-MIS-Transistors T₃ erforderlich, sind), größer als der in F i g. 9 veranschaulichte Zeitintervall t_off, so daß der Speicher-MIS-Transistor T₃ eingeschaltet und der Speicher-MIS-Transistor T₇ abgeschaltet wird, nachdem die Trigger-MIS-Transistoren T₂ und T₆ zum Zeitpunkt t_s abgeschaltet sind. Dementsprechend gibt es keine fehlerhafte Betriebsweise, bei der der Trigger-MIS-Transistor T₂ und der Speicher-MIS-Transistor T₃ zwischen den Zeitpunkten i₄ und t₅ gleichzeitig eingeschaltet wären.

Erfindungsgemäß ist es daher möglich, eine fehlerhafte Arbeitsweise, wie sie bei üblichen Anordnungen auftritt, zu verhüten, da der Flip-Flop erst dann durch Überführen der Trigger-MIS-Transistoren in den leitenden Zustand reversiert wird, nachdem die Sperr-MIS-Transistoren vollkommen abgeschaltet sind, und anschließend werden die Trigger-MIS-Transistoren wieder abgeschaltet, und danach werden die Sperr-MIS-Transistoren abgeschaltet, wie dies oben beschrieben ist.

Der in F i g. 5 mit gestrichelten Linien umrahmte Arbeitsbereich 11 entspricht dem Fall eines Einsatzes der Erfindung zum Betreiben des Flip-Flops 2. Aus dieser Figur kann man daher erkennen, daß durch die Erfindung der Arbeitsbereich des Flip-Flops 2 hinsichtlich der Speisespannung größer gemacht werden kann als bei der bekannten Anordnung, und daß ein Betrieb sogar bei niedriger Spannung möglich ist. In diesem Falle entspricht die untere Grenze für die Spannung F₀₀ dem Minimalwert, bei dem die Trigger-MIS-Transistoren des nachgeschalteten Flip-Flops in der Anordnung von Fig. 8 betrieben werden können, und die Untergrenze für die Spannung V_GG entspricht dem Minimalwert, bei dem die Sperr-MIS-Transistoren des nachgeschalteten Flip-Flops in der Anordnung in Fig. 8 betrieben werden können.

Die Erfindung läßt sich daher mit Vorteil in den Fällen einsetzen, in denen eine Flip-Flop-Kette aus einer Vielzahl von Flip-Flops 2 aufgebaut werden soll. Bei einer solchen Flip-Flop-Kette ist es erforderlich, daß die an der Ausgangsklemme A" eines Flip-Flops 2 verfügbare Ausgangsimpulsspannung V_E zwischen aufeinanderfolgenden Flip-Flop-Stufen in eine hohe Impulsspannung V_E umgewandelt wird, da der anschließende Flip-Flop durch diese Ausgangsimpulsspannung betrieben werden muß. Zur Erfüllung dieser Forderung ist jeweils zwischen einer ersten Flip-Flop-Stufe und einer dieser folgenden zweiten Flip-Flop-Stufe ein Inverter 1 und der erfindungsgemäße Inverter 3 vorzusehen. Die so entstehende Flip-Flop-Kette läßt sich mit einem geringeren Wert für die Speisespannung V_DD für den Flip-Flop befriedigend betreiben, als dies bei einer üblichen Anordnung der Fall ist, wie man aus Fig. 5 ersehen kann. Daraus ergibt sich ohne weiteres, daß durch die Erfindung der Leistungsverzehr in der Flip-Flop-Kette herabgesetzt werden kann und daß sich die Flip-Flops ohne weiteres in integrierter Schaltungstechnik aufbauen lassen.

Selbstverständlich läßt sich die Erfindung auch auf Flip-Flops 2 anwenden, die einen einzigen Trigger-MIS-Transistor T₂' verwenden, wie dies in Fig. 10 dargestellt ist.

Claims (4)

Patentansprüche:

1. Treiberschaltung zur Verwendung in Kombination mit einem Flip-Flop, der aufgebaut ist aus einer kreuzweisen Zusammenschaltung der Eingänge und der Ausgänge einer ersten und einer zweiten, jeweils aus einem Oberflächen-Feldeffekt-Transistor und einer Lastimpedanz bestehenden Inverterstufe, aus einem mit dem Ausgang der ersten Inverterstufe und dem Eingang der zweiten Inverterstufe verbundenen und aus einem ersten Oberflächen-Feldeffekt-Transistor, einem mit dem Strompfad zwischen seiner Source-Elektrode und seiner Drain-Elektrode zwischen die Drain-Elektrode des ersten Oberflächen-Feldeffekt-Transistors und den Ausgang der ersten Inverterstufe eingefügten zweiten Oberflächen-Feldeffekt-Transistor und einem mit dem Strompfad zwischen seiner Source-Elektrode und seiner Drain-Elektrode zwischen die Gate-Elektrode des ersten Oberflächen-Feldeffekt-Transistors und den Ausgang der ersten Inverterstufe eingefügten dritten Oberflächen-Feldeffekt-Transistor bestehenden ersten Triggerkreis und aus einem mit dem Ausgang der zweiten Inverterstufe und dem Eingang der ersten Inverterstufe verbundenen und aus einem vierten Oberflächen-Feldeffekt-Transistor, einem mit dem Strompfad zwischen seiner Source-Elektrode und seiner Drain-Elektrode zwischen der Drain-Elektrode des vierten Oberflächen-Feldeffekt-Transistors und den Ausgang der zweiten Inverterstufe eingefügten fünften Oberflächen-Feldeffekt-Transistor

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und einem mit dem Strompfad zwischen seiner Source-Elektrode und seiner Drain-Elektrode zwischen die Gate-Elektrode des vierten Oberflächen-Feldeffekt-Transistors und den Ausgang der zweiten Inverterstufe eingefügten sechsten Oberflächen-Feldeffekt-Transistor bestehenden zweiten Triggerkreis, dadurch gekennzeichnet, daß der Eingang (E₂) des eine dritte Inverterstufe darstellenden Inverters (3) aus dem Oberflächen-Feldeffekt-Transistor (T₃₀) und der Lastimpedanz (T₃₁) dafür mit den Gate-Elektroden des dritten und des sechsten Oberflächen-Feldeffekt-Transistors (T₁ bzw. T₈) und sein Ausgang (A₂) mit den Gate-Elektroden des zweiten und des fünften Oberflächen-Feldeffekt-Transistors (T₂ bzw. T₆) zusammengeschaltet sind und der Eingang (E₂) des Inverters (3) mit einer Signalimpulsquelle verbunden ist (Fig. 8).

2. Treiberschaltung nach Anspruch 1 zur Verwendung in Verbindung mit einem Flip-Flop, der aufgebaut ist aus einer kreuzweisen Zusammenschaltung der Eingänge und der Ausgänge einer ersten und einer zweiten, jeweils aus einem Oberflächen-Feldeffekt-Transistor und einer Lastimpedanz dafür bestehenden Inverterstufe aus jeweils mit ihren Drain-Elektroden mit dem Ausgang der ersten Inverterstufe und dem Eingang der zweiten Inverterstufe verbundenen ersten und zweiten Oberflächen-Feldeffekt-Transistoren, von denen der zweite Oberflächen-Feldeffekt-Transistor an seiner Gate-Elektrode mit der Source-Elektrode des ersten Oberflächen-Feldeffekt-Transistors verbunden ist, aus jeweils mit ihren Drain-Elektroden mit dem Ausgang der zweiten Inverterstufe und dem Eingang der ersten Inverterstufe verbundenen dritten und vierten Oberflächen-Feldeffekt-Transistoren, von denen der vierte Oberflächen-Feldeffekt-Transistor an seiner Gate-Elektrode mit der Source-Elektrode des dritten Oberflächen-Feldeffekt-Transistors verbunden ist, und aus einem mit seiner Drain-Elektrode an die Source-Elektrode des zweiten und des vierten Oberflächen-Feldeffekt-Transistors angeschlossenen fünften Oberflächen-Feldeffekt-Transistor, dadurch gekennzeichnet, daß der Eingang^) des eine dritte Inverterstufe darstellenden Inverters (3) aus dem Oberflächen-Feldeffekt-Transistor (T₃₀) und der Lastimpedanz (T₃₁) dafür mit den Gate-Elektroden des ersten und des dritten Oberflächen-Feldeffekt-Transistors (T₄ bzw. T₈) und dessen Ausgang (A₂) mit der Gate-Elektrode des fünften Oberflächen-Feldeffekt-Transistors (T₂') zusammengeschaltet sind und der Eingang (E) des Inverters (3) mit einer Signalimpulsquelle verbunden ist (Fig. 10). ,■

3. Treiberschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß zwischen den Eingang (E₂) des Inverters (3) und die Signalimpulsquelle eine vierte Inverterstufe (1) eingeschaltet ist, die aus einem Oberflächen-Feldeffekt-Transistor (T₂₀) und einer Lastimpedanz (T₂₁) besteht und an eine erste Spannungsquelle (F₀₀) angeschlossen ist, und daß die erste, die zweite und die dritte Inverterstufe (T₁, T₅, 3, T₃₀) gemeinsam mit einer zweiten Spannungsquelle (V_DD) verbunden sind (Fig. 8).

4. Treiberschaltung nach Anspruch 3, dadurch gekennzeichnet, daß sämtliche Lastimpedanzen aus Oberflächen-Feldeffekt-Transistoren bestehen und daß auch die die ersten, zweiten und dritten Inverterstufen bildenden Transistoren Oberflächen-Feldeffekt-Transistoren sind.

Hierzu 2 Blatt Zeichnungen