DE2111642A1

DE2111642A1 - Vorrichtung zum Informationsaustausch zwischen einem schnellen und einem langsamen Speicher

Info

Publication number: DE2111642A1
Application number: DE19712111642
Authority: DE
Inventors: Hansen Iver Christian; Kronies Reinhard Kurt
Original assignee: Burroughs Corp
Current assignee: Unisys Corp
Priority date: 1970-03-19
Filing date: 1971-03-11
Publication date: 1971-09-30
Also published as: DE2111642B2; GB1310467A; NL7103580A; JPS4830168B2; NL156262B; US3609665A; BE763887A; DE2111642C3; JPS463005A; FR2084903A5

Description

DIPL.-ING, GÜNTHER EISENFÜHR

DIPL-ING. DIETER K. SPEISER PATENTANWÄLTE

Aktenzeichen: NeuanmeJLdung 28 BREMEN 1

BORGERMEISTER-SMIDT-STR. M

Anmeldername: Burroughs Corporatxon (trinidad-haus)

TELEFON: (042t) 311177 TELEQRAMME: FERROPAT

BREMER BANK 100 9072

_ . _nn POSTSCHECK HAMBURG 255787

UNS. ZEICHEN: B lyU

Datum: 10. März 1971

BURROUGHS CORPORATION, eine Gesellschaft nach den Gesetzen des Staates Michigan, 6071 Second Avenue, DETROIT, Michigan (V.St.A.)

Vorrichtung zum Informationsaustausch zwischen einem schnellen und einem langsamen Speicher

Die Erfindung betrifft ein Verfahren und eine Vorrichtung zum Austauschen von Wörtern zwischen einem schnellen Speicher mit einem sehr schnell ablaufenden Lese-Schreibspeicherzyklus und einem langsamen Speicher mit einem langsamer ablaufenden Lese- Schreib-Speicherzyklus.

Zur Reduzierung des in einer Datenverarbeitungsanlage benötigten Speicherplatzes in einem schnellen Speicher hat man ein System entwickelt, bei dem der Hauptspeicher von einem Plattenspeicher oder einem ähnlichen, großvolumigen langsamen Speicher unterstützt wurde. Wenn ein Datenfeld oder ein Abschnitt von Programmbefehlen von einem Prozessor nicht mehr langer benötigt wurden, konnte dieser Teil aus dem Hauptspeicher durch Übertragen der Daten oder Sefehle in den Plattenspeicher gelöscht werden. Der freiwerdende Platz konnte dann zum

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Speichern neuer Daten aus dem Plattenspeicher verwandt werden. Auf diese Weise konnte der Umfang eines den Datenprozessoren zugänglichen SchnellSpeichers minimal gehalten werden. Der Ablauf des Informationsübertrags entweder vom Plattenspeicher zum Hauptspeicher oder vom Hauptspeicher zum Plattenspeicher kann jedoch nur bei einer Geschwindigkeit ablaufen, die durch die Informations-Lesegeschwindigkeit oder -Schreibgeschwindigkeit des Plattenspeichers begrenzt ist. Daher wird zuviel Zeit des Hauptspeichers für die übertragung von Daten zum und von dem Plattenspeicher verbraucht. Zur Beschleunigung dieses Vorganges dient ein Speicher mit mittlerer Geschwindigkeit als Puffer zwischen dem schnellen Speicher und dem Plattenspeicher. Während eine derartige Anordnung diejenige Zeit, die der Hauptspeicher zur vollständigen Ausführung des Datenaustausches mit dem Plattenspeicher braucht, reduziert, wird immer noch sehr viel Zeit für die einzelnen Speicherzyklen des schnellen Speichers für die Datenübertragung aus einer bestimmten Stella in den Pufferspeicher und dann zur Datenübertragung in die gleiche Stelle aus dem Pufferspeicher benötigt.

Dagegen schafft die Erfindung eine Anordnung, bei der Information in oder aus dem Plattenspeicher beispielsweise mit Hilfe eines zwischengeschalteten Mengenspeichers übertragen werden kann, wobei die Information mit dem schnellen Hauptspeicher mit der Geschwindig_T keit des schnellen Speichers ausgetauscht wird. Erfindungsgemäß werden dabei die Daten zwischen dem Mengenspeicher und dem Hauptaipei'cher während jedes Lese-Schreib-Speicherzyklus des Hauptspeichers ausgetauscht. Weiterhin ist der Mengenspeicher in mehrere zeitmultiplex betriebene Abschnitte gegliedert, so daß der Datenaustausch (data swap) zwischen dem Hauptspeicher und mehreren Abschnitten des Mengenspeichera in Sequenz

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auf zeitmultiplexer Basis stattfindet und der Hauptspeicher kontinuierlich mit seiner großen Speicherzyklus-Geschwindigkeit betrieben werden kann. So können beispielsweise in zehn Speicherzyklen des Hauptspeichers die Daten in zehn SpeichersteIlen des Hauptspeichers gegen neue Daten in den gleichen zehn Speicherstellen ausgetauscht werden.

Dies wird, kurz gesagt, durch einen schnellen Speicher mit gewöhnlichem Lese-Schreib-Speicherzyklus und mehreren langsamen Speichern erreicht, von denen jeder einen modifizierten Lese-Schreib-Speicherzyklus besitzt. Die langsamen Speicher sind mit einer Verzögerung zwischen dem Ende des Leseteiles und dem Anfang des Schreibteiles ihrer Speicherzyklen ausgerüstet, wobei diese Verzögerung der Lese-Schreib-SpeicherZykluszeit des schnellen Speichers entspricht. Die Anfänge der langsamen Speicherzyklen der langsamen Speicher sind in Zeitinterv&llen entsprechend jener Verzögerung gestaffelt, so daß sich die Speicherzyklen der langsamen Speicher Überlappen. Die während des Leseteiles des langsamen Speicherzyklus aus einem langsamen Speicher ausgelesenen Daten werden während des Leseteiles des schnellen SpeicherZyklus zum schnellen Speicher Übertragen* Die während des gleichen Leseteiles des Speicherzyklus aus dem schnellen Speicher ausgelesenen Daten werden während des Schreibteiles des gleichen schnellen Speicherzyklus zum gleichen langsamen Speicher übertragen und dann in den langsamen Speicher während des folgenden verzögerten Schreibteiles des gleichen langsamen Speicherzyklus eingeschrieben. Dieser Ablauf wiederholt sich während jedes schnellen Speicherzyklus mit dem nächsten langsamen Speicher in Sequenz.

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Die Erfindung wird nachstehend an: einem Ausführungsbei spiel anhand der beigefügten Zeichnungen erläutert· Es zeigen:

Fig. 1 ein Blockdiagramm eines digitalen

Rechners, der die Merkmale der vorliegenden Erfindung aufweist;

Fig. 2 ein schematisches Blockschaltbild

einer erfindungsgemäßen Ausführungsform des Rechners j

Fig. 3 einige Zeitdiagramme zur Erläuterung der Arbeitsweise des Rechners·

Fig. 1 zeigt im einzelnen einen digitalen Rechner mit mindestens einem Datenprozessor 10, der mit einem schnellen Hauptspeicher (high-speed-memory) 12 arbeitet. Obwohl nur ein Datenprozessor und ein Hauptspeicher dargestellt sind, kann der Hauptspeicher natürlich mehrere getrennte Speichermodulen enthalten, die über eine geeignete Vermittlung mit einer beliebigen Anzahl von Datenprozessoren zusammen arbeiten, wie es bei Mehrprozessor-Systemen üblich ist. Der schnelle Hauptspeicher 12 kann jeder geeignete Typ eines adressierbaren Random-access-Speichers sein, z.B. ein Dünnfilmspeicher oder ein Kernspeicher. Beim Einschreiben in den oder Auslesen aus dem Hauptspeicher wird eine Adresse in den Speicher gegeben und ein Speicherzyklus in Gang gesetzt, der zunächst ein Auslesen der Information in der adressierten Speicher-Zelle und sodann entweder ein Wiedereinschreiben derselben Information für ihr weiteres Speichern oder ein Einschreiben einer neuen Information in dieselbe Zelle umfaßt. Es wird also derselbe grundsätzliche Speicherzyklus sowohl für eine Ausleseoperation als auch für eine Ein- ^chrelboperation benutzt.

Erfindungsgemäß werden Daten zwischen dem schnellen Hauptspeicher 12 und einem langsamen Mengenspeicher (low-speed

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bulk memory) 14 über eine Austausch-Steuerung (swapper control circuit) 16 ausgetauscht. Der langsame Mengenspeicher 14, vorzugsweise eine Art Magnetkern-Randomaccess-Speicher, ist auf übliche Weise für den Informationsaustausch mit einem Plattenspeicher 20 eingerichtet. Mit der Austauschsteuerunq 16 als wirksamer Nahtstelle zwischen dem Hauptspeicher 12 und dem Mengenspeicher 14 können mehrere zusätzliche Mengenspeicher 15, 17 und 19 als unbegrenzte Speichererweiterung vorgesehen werden. Die langsamen Mengenspeicher arbeiten mit dem Plattenspeicher 20 über eine geeignete Vermittlung 22.

Fig. 2 erläutert im einzelnen die Arbeitsweise der Austauschsteuerung 16 für den Informationsaustausch zwischen dem Hauptspeicher 12 und dem'. langsamen Mengenspeicher 14. Der schnelle Speicher 12 enthält einen Kern- oder Dünnfilm-Speicherstapel 30. Speicherstellen in dem Stapel 30 werden von dem Inhalt eines Adressenregisters 32 adressiert. In den Stapel einzulesende Information wird in einem Eingabe-Informationsregister 34 gespeichert. Aus dem Stapel ausgelesene Information erscheint in einem Ausgabe-Informationsregister 36. Der Speicherzyklus wird von einer taktimpulsgetriebenen Schrittsteuerung 38 gesteuert. Bei dem normalen Speicherzyklus wird zunächst eine Leseoperation ausgeführt, bei der Leseverstärker 40 aktiviert und die adressierten Kerne abgetastet werden. Dadurch werden die ausgelesenen Signale auf den Lesewicklungen in den Verstärkern 40 verstärkt und die entsprechenden Bits in dem Ausgabe-Informationsregister 36 gesetzt. Darauf folgt eine Schreiboperation, bei der die adressierten Kerne wiederum abgetastet werden. Gleichzeitig werden Treiber 42 aktiviert und die speziellen Kerne in dem Stapel werden gemäß den in dem Eingabe-Informationsregister 34 gespeicherten Bits gesetzt. Derartige Random-access-Speicher sind bekannt; sie arbeiten allerdings gewöhnlich

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nur mit einem einzigen Informations"egister für den Lese- und für den ichreibvorgang-

Der langsame Mengenspeicher 14 weist mehrere Abschnitte auf, beispielsweise die ν'sä- Abschnitte 14A₁ 14B, 14C und 14Do Die Anaabi der Mengenspeicher-Abschnitte ist durch die Relati^z-Geschwindigkeit des langsamen Speichers gegenüber dem schnellen Speicher bestimmt. Wenn z.B. der schnelle Speicher ein 1« ilikraszkunäe-Speicher und jeder Abschnitt des langsamen Speichers ein 4-Mikrosekunden-Speicher ist, werden vier '.angsame Speicherabschnitte gebraucht, um den schnellen Speicher mit seiner Maximaigeschwindigkeit zu betreiben.

Jeder Abschnitt des langsamen Speicher- enthält einen Kernstapel 44 und ein Adressregister 4S , £ingabeinformation wird in einem Eingabeinformationsregister 48 gespeichert und Ausgabeinformation wird in einem Ausgabeinformationsrecister 50 "espei-..I'_:art. Eine Schrittsteuerung 52 treibt den lang*auien Speicher durch seinen S pe icher zyklus in AfeheiiVi^gkft Lt von empfangenen Taktimpulsen. Wählend des Le-steiles des Speicherzyklus' werden die Leseverstärker 54 und während des Schreibteiles des Speicherzyklus' '-'srdsn die Treiber 56 aktiviert.

Die Austausch-Steuerschaltung 16 enthält ein Steuer-Flip-Flop 60, das durch ein Spticher-Austauschsignal vom Datenprozessor 10 gesetzt wird» Der Datenprozessor lädt außerdem eine Anfangsadresse in ein Anfangsadressregister 62 und eine Endadresse in ein Endadressregister 64. Wenn das Flip-Flop 60 gesetzt ist, blendet as Taktimpulse CP vom Taktgeber des Systems durch ein Tor 66. Die Taktimpulse gelangen auf eine Verzögerungsleitung 68, die eine Reihe verzögerter Takte erzeugt, und zwar

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CP-O ohne Verzögerung CP-5 mit einer Verzögerung von fünf TaktimpulsAntervallen, CP-8 mit einer Verzögerung von acht Taktimpulsintervallen, CP-IO mit einer Verzögerung von zehn Taktimpulsintervallen und CP-I5 mit einer Verzögerung von fünfzehn Taktimpulsintervallen. Statt der als Beispiel beschriebenen Verzögerungsleitung 68 kann selbstverständlich auch ein Binarzähler zur Erzeugung der verschiedenen Zeitverzögerungen benutzt werden.

Das Steuer-Flip-Flop 60 gibt außerdem den Inhalt des Anfangsadressregisters 62 in das Adressregister 32 des schnellen Speichers und in das Adressregister 46 jedes langsamen Mengenspeicherabschnittes über ein Tor 70. Die CP-O Taktimpulse werden auf die Schrittsteuerung 52 des langsamen Speicherabschnittes 14A gegeben, während die CP-5, CP-IO und CP-15 Taktimpulse jeweils den drei anderen Abschnitten 14B, 14C und 14D der langsamen Mengenspeicher zugeführt werden.

Durch die Zuführung von Taktimpulsen zu der Schrittsteuerung 38 des schnellen Speichers und zu der Schrittsteuerung 52 jedes langsamen Speichers werden die verschiedenen Speichermodulen schrittweise durch ihre Speichersyklen getrieben. Der Zyklus jedes langsamen Speichers umfaßt nacheinander einen Leseteil, eine Leerlauf-Periode (Wartezeit) und als Abschluß einen Schreibteil, Wie in Fig. 3 dargestellt ist, wird mit Zuführung des CP-O Taktimpulses zu dem ersten Abschnitt des langsamen Speichers ein Lesevorgang eingeleitet, der acht Taktperioden dauert, gefolgt von einer Leerlaufperlode (Wartezeit) von fünf* Taktimpulsintervallen Dauer und endend mit einem Schreibvorgang, der siebsehn Taktpirioden dauert. Ein vollständiger Speicherzyklus dauert also zwanzig Taktimpulsintervalle. Derselbe Zyklus wird in jedem anderen Abschnitt des lang-■■".... -v

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samen Speichers mit verzögerten Intervallen von fünf Taktimpulsintervallen, die einem Viertel der gesamten SpeicherZykluszeit entsprechen, in Gang gesetzt. Am Ende des Leseteiles des Speicherzyklus' im langsamen Speicher wird ein Speicherzyklus des schnellen Speichers durch die der Schrittsteuerung 38 zugeführten CP-8 Impulse eingeleitet. Der Speicherzyklus des schnellen Speichers umfaßt nacheinander einen Lesevorgang, einen Schreibvorgang und eine Leerlaufperiode, die sich jeweils über zwei Taktperioden, zwei Taktperioden und eine Taktperiode erstrecken. Der vollständige schnelle Speicherzyklus braucht daher insgesamt fünf Taktintervalle, d.h. ein Viertel der Speicherzyklus-Zeit der langsamen Speicher.

Wie ferner aus Fig. 3 hervorgeht, hat die Verzögerung von acht Taktimpulsintervallen zwischen dem Ingangsetzen des ersten Speicherzyklus' des ersten langsamen Mengenspeicherabschnittes und dem Start des ersten Speicherzyklus¹ des schnellen Hauptspeichers zur Folge, daß der schnelle Speicherzyklus immer während des Leerlaufintervalls (während der Wartezeit) des langsamen Speicherzyklus¹ eines der Langsam-Speicher-Abschnitte stattfindet. Jeder folgende Speicherzyklus des schnellen Speichers entspricht dem LeerlaufIntervall des Speicherzyklus¹ nachfolgende Abschnitte des langsamen Speichers. Für jeden langsamen Speicherabschnitt findet daher ein Lesevorgang des langsamen Speichers statt, dem Lese- und Schreibvorgänge des schnellen Speichers und darauf ein'Schreibvorgang des langsamen Speichers folgen.

Der Lesevorgang jedes langsamen Speicherabschnittes bewirkt, daß der Inhalt der adressierten Stelle in dem Stapel in das Ausgabeinformationsregister 50 geladen wird. Während des folgenden Leerlaufteiles des Speicher-

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zyklus¹ wird der Inhalt des Ausgabeinformationsregisters "50 mittels eines Tores 72 auf eine Ausgabe-Sammelleitung 74 gegeben. Die Sammelleitung 74 ist mit dem Ausgang ähnlicher Tore in jedem anderen langsamen Speicherabschnitt 14B, 14C und 14D verbunden. Die Ausgäbe-Sammelleitung 74 ist über ein Tor 76 an das Eingabeinformationsregister 34 des schnellen Speichers 12 angeschlossen. Das Tor 76 wird während des Leseteiles des Speicherzyklus¹ durch die Schrittsteuerung 38 des schnellen Speichers geöffnet. Am Ende des Leseteiles des Speicherzyklus' des schnellen Speichers ist daher das Register 34 mit einem Datenwort aus dem jeweiligen Abschnitt des langsamen Speichers geladen, der sich in dem Leerlaufteil seines Speicherzyklus¹ befindet. Der folgende Schreibteil des Speicherzyklus· des schnellen Speichers 12 bewirkt, daß das nun in das Ausgabeinformationsregister 36 gelesene Wort mittels eines Tores 78 auf eine zu jedem langsamen Speicherabschnitt führende Eingabe-Sammelleitung 80 gekoppelt wird. Die Sammelleitung 80 wird durch ein Tor 82 während der Leerlaufzeit des Speicherzyklus' des speziellen langsamen Speicherabschnittes an das Eingabeinformationsregister 48 angeschlossen. Das Datenwort wird sodann in den Stapel des langsamen Speicherabschnittes während des folgenden Schreibteiles des langsamen Speicherzyklus' eingeschrieben. Man sieht also, daß ein Austausch von Daten zwischen dem langsamen Speicherabschnitt und dem schnellen Speicher während des Leerlaufteiles des langsamen Speicherzyklus' stattfindet.

Bei der Beendigung jedes Speicherzyklus¹ des schnellen Speichers wird das Adressregister 32 von der Schrittsteuerung 38 weitergestellt, so daß nachfolgende Speicherzyklen des schnellen Speichers aufeinanderfolgende Adress-Stellen im Stapel erfassen. Ähnlich werden die Adressregister 46 in jedem der langsamen Speicherab-

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schnitte bei der Vollendung jedes Speicherzyklus¹ des zugehörigen langsamen Speicherabschnitts um eins weitergestellt.

Das Zeitdiagramm in Fig. 3 veranschaulicht die Arbeitsfolge des Speicheraustauschvorganges. Man sieht, daß offensichtlich der schnelle Speicher mit einer Maximalgeschwindigkeit umläuft, und daß ein Austausch von Daten während jedes schnellen Speicherzyklus· stattfindet. Mit Hilfe mehrerer langsamer Speicherabschnitte mit gestaffelt überlappenden Speicherzyklen erreicht man maximale Ausnutzung des schnellen Speichers.

Es werden also Daten zwischen» einem schnellen Speicher und mehreren langsamen Speichern mit der Geschwindigkeit des schnellen Speichers mit Hilfe einer Anzahl zeitlich verzahnt arbeitender Speicher ausgetauscht. Bei jedem Lese-Schreib-Zyklus des schnellen Speichers werden Daten während des Leseteiles des schnellen Speichersyklus von einem der langsamen Speicher zu dem schnellen Speicher übertragen untf während des folgenden Schreibteiles des schnellen Speicherzyklus aus dem schnellen Speicher in den langsamen Speicher übertragen. Beide Übertragungen finden zwischen dem Leseteil und dem Schreibteil des Leee-Schreib-Zyklu» des langsamen Speichers statt. Durch zeitliche Überlappung der Leee-Schreib-Zyklen der langsamen Speicher * findet der Austausch mit einer Geschwindigkeit ab, die von der Dauer des Lese-Schreib-Zyklus des schnellen Speichers bestimmt wird.

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Claims

Patentansprüche

1/ Verfahren in einer Vorrichtung zum Austauschen von Wörtern zwischen einem schnellen Speicher mit einem sehr schnell ablaufenden Lese-Schreib-Speicherzyklus und einem langsamen Speicher mit einem langsamer ablaufenden Lese-Schreib-Speicherzyklus, dadurch gekennzeichnet, daß der langsame Speicher (14,15,17,19) eine Verzögerung (Wartezeit)zwischen dem Leseteil und dem Schreibteil seines Zyklus¹ aufweist, die ungefähr derjenigen Zeitspanne entspricht, die ein vollständiger Lese-Schreib-Zyklus des schnellen Speichers (12) benötigt; daß ein während des Leseteiles des langsameren Lese-Schreib-Zyklus aus dem langsamen Speicher ausgelesenes Wort während des Leseteiles des schnellen Lese-Schreib-Zyklus¹ von einer ersten Übertragereinrichtung (72,74,76,38 ...) an den schnellen Speicher übertragen wird; daß das Wort im schnellen Speicher während des folgenden Schreibteiles d*s gleichen schnellen Lese-Schreib-Zyklus gespeichert wird; daß ein während des Leseteiles des gleichen schnellen Lese-Schreib-Zyklus aus de» schnellen Speicher ausgelesenes Wort während des Schreibteiles des gleichen schnellen Lese-Schreib-Zyklus von einer zweiten Übertragereinrichtung (78,38,80,82...) zum langsamen Speicher übertragen und * während des Schreibteiles des gleichen langsameren Lese-Schreib-Zyklus in den langsamen Speicher gespeichert wird.

2. Verfahren nach Anspruch 1 mit mehreren langsamen Speichern, dadurch gekennzeichnet, daß die SpeicherZyklen der langsamen Speicher entsprechend der Zeitspanne für einen Speicherzyklus des schnellen Speichers in Inter-

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vallen gestaffelt sind und daß die Wörter zwischen dem schnellen Speicher und jedem langsamen Speicher während nachfolgender Speicherzyklen des schnellen Speichers übertragen werden.

'3. Vorrichtung zur Ausführung des Verfahrens nach Anspruch 1 oder 2 mit einem schnellen Speicher, dessen Lese-Schreib-Speicherzyklus sehr schnell abläuft, und mit mindestens einem langsamen Speicher, dessen Lese-Schreib-Speicherzyklus langsamer abläuft, gekennzeichnet durch eine erste zwischen langsamen und schnellen Speicher geschaltete Übertragereinrichtung (72,74,76,38...) zur Übertragung eines während des Leseteiles des langsameren Lese-Schreib-Speicherzyklus aus dem langsamen Speicher (14,15,...) ausgelesenen Wortes in den schnellen Speicher (12) während des Leseteiles des schnellen Lese-Schreib-Speicherzyklus; durch eine zweite, zwischen schnellen und langsamen Speicher geschaltete Übertragereinrichtung (73,38,80,82...) zum Übertragen eines während des Leseteiles des gleichen schnellen Lese-Schreib-Speicherzyklus aus dem schnellen Speicher ausgelesenen Wortes zum langsamen Speicher während des Schreibteiles des gleichen schnellen Lese-Schreib-Speicherzyklus; durch eine erste, an den schnellen Speicher angeschlossene Speichereinrichtung (34,42,...) zum Einspeichern eines Wortes in den schnellen Speicher während des folgenden S hreibteiles des gleichen schnellen Lese-Schreib-Speicherzyklus; sowie durch eine zweite, an den langsamen Speicher angeschlossene Speichereinrichtung (48,56...) zum Einspeichern eines Wortes in den langsamen Speicher während des sich im gleichen langsameren Lese-Schreib-Speicherzyklus an den Leseteil und einen nachfolgenden Verzögerungsteil (Wartezeit) anschließenden Schreibteiles.

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4. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Verzögerungszeit (Wartezeit) im wesentlichen gleich der schnellen Zykluszeit ist.

5. Vorrichtung nach Anspruch 3 oder 4, gekennzeichnet durch eine erste Steuerung (32,60,62,64,70...) für den kontinuierlichen Zyklusdurchlauf des schnellen Speichers, die eine Adressiervorrichtung (32) zur Adressierung jeweils verschiedener Speicherstellen bei jedem Speicherzyklus umfaßt; sowie durch eine zweite Steuerung (46,52,68) für den kontinuierlichen Zyklusdurchlauf jedes langsamen Speichers, die eine zweite Adressiervorrichtung (46 ...) zur Adressierung jewei.ls verschiedener Speicherstellen in jedem langsamen Speicher bei jedem Zyklus dieser Speicher und eine Verzögerungseinrichtung (68) umfaßt, die die langsameren Speicher-' zyklen aufeinanderfolgend in Zeitintervallen startet, die der Zeitspanne für einen schnellen Speicherzyklus des schnellen Speichers entsprechen.

6. Vorrichtung nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, daß der schnelle und der langsame Speicher je ein Eingaberegister (34,48), je ein Ausgaberegister (36,50), je ein Adressregister (32,46) sowie je eine Steuerung (38,52) besitzt, die aus dem jeweiligen Speicher ein Wort an der vom Adressregister bezeichneten Stelle in das Ausgaberegister ausliest und danach ein Wort an die gleiche Stelle aus dem Elrrgaberegister in den Speicher während eines Speicherzyklus¹ einschreibt; daß die erste Ubertragereinrichtung das Wort aus dem Ausgaberegister (50) des langsamen Speichers in das Eingaberegister (34) des schnellen Speichers und die zweite Ubertragereinrichtung das Wort aus dem Ausgaberegister (36) des schnellen Speichers in das Eingaberegister (48) des langsamen Speichers überträgt; daß eine weitere Steuerung (38) die erste

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Übertragereinrichtung des Leseteiles de» schnellen Speicherzyklus¹ und die zweite Übertragereinrichtung während des Schreibteiles des gleichen schnellen Speicherzyklus' aktiviert; und daß eine Synchronisiereinrichtung (68) den schnellen Speicherzyklus mit dem langsameren Speicherzyklus synchronisiert derart, daß der schnelle Speicherzyklus zwischen Ende des Lese— teiles und Anfang des Schreibteiles des langsameren Speicherzyklus auftritt.

7. Vorrichtung nach einem der Ansprüche 3 bis 6, gekennzeichnet durch zusätzliche langsame Speicher, durch eine Schalteinrichtung zum reihenweisen Schalten der ersten und zweiten Übertragereinrichtung an die Ein- und Ausgaberegister jedes langsameren Speichers; sowie durch eine Synchronisiereinrichtung zum Synchronisieren der Schalteinrichtung mit dem Anfang jedes schnellen Speicherzyklus.

8. Vorrichtung nach einem der Ansprüche 3 bis 7, dadurch gekennzeichnet, daß die langsamen Speicherzyklen aufeinanderfolgend in Interval!abständen eingeleitet werden, die der Zeitspanne für einen schnellen Speicherzyklus entspricht.

9. Vorrichtung nach einem der Ansprüche 3 bis 8, gekennzeichnet durch eine Adressenmodif!zieleinrichtung (70) für jedes Adressenregister im zugehörigen Speicher.

10. Vorrichtung nach einem der Ansprüche 3 bis 9,· dadurch gekennzeichnet, daß die Anzahl der langsamen Speicher gleich dem Verhältnis der langsamen Speicherzykluszeit zur schnellen Speicherzykluszeit ist.

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11. Vorrichtung nach einem der Ansprüche 3 bis 10, dadurch gekennzeichnet, daß die ersten und zweiten Übertragereinrichtungen mit jedem langsamen Speicher nacheinander während der Wartezeit im jeweils langsamen Speicherzyklus verbunden werden.

12. Vorrichtung insbesondere zur Ausführung des Verfahrens nach Anspruch 1 oder 2, zum Austausch von Wörtern zwischen zwei adressierbaren Random-access-Speichern während eines Speicherzyklus¹ der beiden Speicher, wobei der Speicherzyklus jedes Speichers einen Leseteil zum Auslesen eines in einer bestimmten Adress-Stelle gespeicherten Wortes und danach einen Schreibteil zum Einschreiben eines Wortes in die gleiche Adress-Stelle umfaßt, gekennzeichnet durch eine erste Auslese-Einrichtung (54 ...) zum Auslesen eines Wortes an einer vorbestimmten Adresse la ersten Speicher (14A ...) in ein erstes Register (50} auf den Lesezeit des Speicherzyklus des ersten Speicher hin ; durch eine zweite Ausleseeinrichtung (40 ...) zum Auslesen eines Wortes aus einer vorbestimmten Adresse im zweiten Speicher (30 ...) in ein zweites Register (36) auf dem Leseteil des Speicherzyklus des weiten Speichers hin; durch eine erste Einschreibevorrichtung (72,74,76 ...) zum Einschreiben des Wortes im ersten Register in die gleiche Adresse des zweiten Speichers auf den Schreibteil des gleichen Speicherzyklus des zweiten Speichers hin; durch eine zweite Einschreibevorrichtung (78,80,82,...) zum Einschreiben des Wortes im zweiten Register in die gleiche Adress-Stelle des ersten Speichers auf den Schreibteil des gleichen Speicherzyklus des ersten Speichers hin; sowie durch eine Synchronisiereinrichtung (38,52...) zum Synchronisieren der beiden Speicherzyklen derart,' daß die Übergänge von den Lese- in die Schreibteile der Speicherzyklen der beiden Speicher koinzidieren.

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13. Vorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß der SpeicherzyJclus des ersten Speichers wesentlich länger dauert als der Speicherzyklus des zweiten Speichers.

14. Vorrichtung nach Anspruch 12 oder 13, dadurch gekennzeichnet, daß zwischen dem Ende des Leseteiles und dem Anfang des Schreibteiles des Speicherzyklus¹ des ersten Speichers eine Verzögerungszeit (Wartezeit) vorgesehen ist, die im wesentlichen gleich der Zeitspanne für einen Speicherzyklus des zweiten Speichers ist.

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ORIGINAL INSPECTED