DE2111642C3 - Verfahren zum Informationsaustausch zwischen einem schnellen und einem langsamen Speicher sowie Vorrichtung zur Durchführung des Verfahrens - Google Patents
Verfahren zum Informationsaustausch zwischen einem schnellen und einem langsamen Speicher sowie Vorrichtung zur Durchführung des VerfahrensInfo
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Description
Die Erfindung betrifft ein Verfahren zum Austausch von Wörtern zwischen einem schnellen Speicher mit
4. Vorrichtung zur Ausführung des Verfahrens 55 einem sehr schnell ablaufenden Lese-Schreib-Speichernach
einem der vorstehenden Ansprüche zum Aus- zyklus und einem langsamen Speicher mit einem langsamer
ablaufenden Lese-Schreib-Speicherzyklus, wobei jedem Speicher mindestens ein Informationsregister
zugeordnet ist, sowie eine Vorrichtung zurAusführung
tausch von Wörtern zwischen einem schnellen
Speicher mit einem sehr schnell ablaufenden Lese-Schreib-Speicherzyklus und einem langsamen Speicher mit einem langsamer ablaufenden Lese- 60 dieses Verfahrens. Aus der USA.-Patentschrift Schreib-Speicherzyklus, dadurch gekennzeichnet, 3 292 153 ist ein Speichersystem bekannt, bei dem ein
Speicher mit einem sehr schnell ablaufenden Lese-Schreib-Speicherzyklus und einem langsamen Speicher mit einem langsamer ablaufenden Lese- 60 dieses Verfahrens. Aus der USA.-Patentschrift Schreib-Speicherzyklus, dadurch gekennzeichnet, 3 292 153 ist ein Speichersystem bekannt, bei dem ein
schneller Speicher mit einem Lese-Schreib-Speicherzyklus sowie ein langsamer Speicher mit nicht regene-
daß der Speicherzyklus des langsamen Speichers zwischen seinem Lesetei! und seinem Schreibteil
eine Wartezeit aufweist, deren Dauer mindestens
gleich der Zeitspanne für die Ausführung eines 65 werden für Verarbeitungszwecke benötigte Informavollständigen
Lese-Schreib-Speicherzyklus des tionen aus dem langsamen Mengenspeicher an den
schnellen Speichers ist; daß der langsame Speicher (14/4) ein Informationsregister (48, 50) aufweist,
rierendem Speicherzyklus zusammenarbeiten. Dabei
schnellen Speicher zur Bereithaltung übergeben. 1st der schnelle Speicher bereits voll, wird aus diesem die
am längsten nicht mehr benutzt gewesene Information somit optimal ausgenutzt ist. Der Inrormaüonsausan
den langsamen Mengenspeicher abgegeben und tausch zwischen den beteiligten Registern lauix aaoei
gleichzeitig aus dem Mengenspeicher eine neue Infor- schrittweise praallel zu den einzelnen 1 eilen oes scnnc !nation
aufgenommen wird. Jen Speicherzyklus ab und stellt damit diesen ebenfalls
Bei der damit geschaffenen wechselseitigen Infor- 5 von jeglicher Wartezeit frei.
mationsübertragung zwischen diesen beiden Speichern Die Erfindung ermöglicht eine besonders zwec*-
wird der schnelle Speicher während des größten Teils mäßige und rationelle Weiterbildung beim Zusammender
für die Übertragung genötigten Zeitspanne in arbeiten zwischen dem schnellen Speicher und menre-Anspruch
genommen, obwohl seine reine Lese-Schreib- ren langsamen Speichern, wobei der bpeicnerzyiuu*
Speicherzykluszeit erheblich kürzer ist. Außerdem geht io jedes langsamen Speichers zwischen seinem Leseieii
für den schnellen wie für den langsamen Speicher eine und seinem Schreibteil eine Wartezeit entnalUaena
erhebliche Wartezeit dadurch verloren, daß die wan- Länge etwa gleich der Zeitspanne fur die Ausiunrung
rend der beiden Lesezyklen in die zugehörigen Infor- eines schnellen Speicherzy.dus ist; und wooei aer
mationsregister ausgelesene Information zusammen mit zeiüiche Ablauf der langsamen SpeiciierzyJcien oerari
den zugehörigen Adressen in einem eigenen Zeitab- 15 gesteuert wird, daß sich die einzelnen Wartt*e>ten
schnitt zwischen den beteiligten Registern ausgetauscht unmittelbar aneinander reihen und der Austauscn von
werden muß, um danach in die bestimmungsgemäßen Wörtern zwischen den langsamen bpeichern und aem
Speicher eingeschrieben zu werden. schnellen Speicher in aufeinanderfolgenden Speicher-
Außerdem ist in dem IBM Technical Disclosure zyklen des schnellen Speichers stattfindet. Zweckmäßig
Bulletin Band 5, Nr. 7, Dezember 1962, S. 86, eine »° kann dann die zur Ausführung eines angsamen
Einrichtung beschrieben, bei der Informationen aus Speicherzyklus benötigte Zeit ein ganzzahliges vieieinem
schnellen Speicher in einen langsamen Speicher faches der Wartezeit sein und die zam oer an ucn
abgelegt werden können. Die unterschiedlichen Spei- schnellen Speicher zum Wortaustausch angescnla.secherzyklen
werden dabei von einem besonderen Um- nen langsamen Speicher gleich dem Vieliacnen se in.
laufspeicher ausgeglichen, der die zu übertragenden 25 Eine Vorrichtung zur Ausfuhrung des ertimmugslnformationen zwischenspeichert. Abgesehen von dem gemäßen Verfahrens zeichnet sich dadurch ausdaL durch den Zwischenspeicher bedingten technischen der Speicherzyklus des lang"men,SPf;lchers^^ Aufwand benötigt dieses System selbst dann, wenn es seinem Leseteil und seinem Schreibteil eine wanezeu in Richtung auf einen Informationsaustausch zwischen aufweist, deren Dauer mindestens gleich der Zeitspanne den beiden Speichern ausgebildet werden würde, sehr 3° für die Ausführung eines vollständigen Lese-bchreioviel Zeit für den Austauschvorgang und insbesondere Speicherzyklus des schnellen Speichers ist, αωα« für den schnellen Speicher. langsame Speicher ein Informationsregister au weist,
laufspeicher ausgeglichen, der die zu übertragenden 25 Eine Vorrichtung zur Ausfuhrung des ertimmugslnformationen zwischenspeichert. Abgesehen von dem gemäßen Verfahrens zeichnet sich dadurch ausdaL durch den Zwischenspeicher bedingten technischen der Speicherzyklus des lang"men,SPf;lchers^^ Aufwand benötigt dieses System selbst dann, wenn es seinem Leseteil und seinem Schreibteil eine wanezeu in Richtung auf einen Informationsaustausch zwischen aufweist, deren Dauer mindestens gleich der Zeitspanne den beiden Speichern ausgebildet werden würde, sehr 3° für die Ausführung eines vollständigen Lese-bchreioviel Zeit für den Austauschvorgang und insbesondere Speicherzyklus des schnellen Speichers ist, αωα« für den schnellen Speicher. langsame Speicher ein Informationsregister au weist,
Der Erfindung liegt daher die Aufgabe zugrunde, dessen Ausgang über eine erste c Ub"tra,gu"^e'™'
einen echten Wechselverkehr im Sinne eines Aus- tung an den Eingang eines Eingabe-Informationstausches
von Wörtern zwischen einem schnellen Spei- 35 registers des schnellen Speichers angeschlossen uno
eher und einem langsamen Speicher zu schaffen, bei dessen Eingang über eine zweite \^rt™^nf """JJ"
dem die zeitliche Inanspruchnahme des schnellen tung an den Ausgang des Ausgabe-In ormationsregi-Speichers
möglichst klein bleibt. sters des schnellen Speichers angeschlossen is , daß
Die Lesung dieser Aufgabe gelingt mit dem eingangs eine Steuereinheit an die erste Übertragungse nnengenannten
Verfahren dadurch, daß der Speicherzyklus 4° tung angeschlossen ist und wahrend des Leseteites des
des langsamen Speichers zwischen seinem Leseteil und schnellen Speicherzyklus die erste Ubertragungse nseinem
Schreibteil eine Wartezeit aufweist, deren richtung öffnet, und an die zweite übertragung« n-Dauer
mindestens gleich der Zeitspanne für die Aus- richtung angeschlossen ist und wahrend des ivchrubführung
eines vollständigen Lese-Schreib-Speicher- teiles des schnellen Speicherzyklus die zweite Uberzyklus
des schnellen Speichers ist; daß während des 45 tragungseinrichtung öffnet, und daß eine »yncnroiii.
Leseteils des schnellen Specherzyklus ein erstes, aus siereinheit an den langsamen sowie an den sehne Her
dem langsamen Speicher vorher in sein Informations- Speicher zur Synchronisation der Speicnerzylclen angeregister
ausgelesenes Wort aus Jem Informations- schlossen ist, derart, daß während der Wartezei.de
register in ein Eingangs-lnformationsre£ister des schnelle Speicherzyklus vollständig ablauft Auch diese
schnellen Speichers übertragen und ein zweites, in 50 Vorrichtung gestattet mehrere zweckmäßige Weiterdem
schnellen Speicher enthaltenes Wort in ein Aus- bildungen, die Gegenstand einiger Unteransprucht
gangs-Informationsregister des schnellen Speichers aus- sind. . "
gelesen wird; daß während des Schreibteils des Die Erfindung wird nachstehend an einem Aus
schnellen Speicherzyklus das erste Wort aus dem führungsbeispiel an Hand der Zeichnungen erläutert
Eingangs-Informationsregister in den schnellen Spei- 55 Es zeigt .
eher eingeschrieben und das zweite Wort aus dem Fig. 1 ein Biockdiagramm eines digital arbe.tender
Ausgangs-Informalionsregister in das Informations- Speicher-Systems,
register des langsamen Speichers zum anschließenden Fig. 2 ein schematisches Blockschaltbild de:
Einspeichern in den langsamen Speicher übertragen Speicher-Systems und
wjrd 60 Fig. 3 einige Zeitdiagramme zur Erläuterung dei
wjrd 60 Fig. 3 einige Zeitdiagramme zur Erläuterung dei
In bewußter Inkaufnahme einer beim Einsatz der Arbeitsweise des Speicher-Systems.
Erfindung in modernen Datenverarbeitungsanlagen Fig. 1 zeigt im einzelnen einen digitalen Kecnne
Erfindung in modernen Datenverarbeitungsanlagen Fig. 1 zeigt im einzelnen einen digitalen Kecnne
unschädlichen Wartezeit zwischen dem Leseteil und mit mindestens einem Datenprozessor IU, der mi
dem Schreibteil des langsamen Speicherzyklus ermög- einem schnellen Hauptspeicher 12 arbeitet. υο^οη
licht die Erfindung ein Zusammendrängen des voll- 65 nur ein Datenprozessor und ein Hauptspeicher dar
ständigen schnellen Speicherzyklus auf diese Warte- gestellt sind, kann der Hauptspeicher natürlich men
zeit mit der Folge, daß der schnelle Speicher selbst rere getrennte Speichermodulen enthalten, die übe
darüber hinausgehend keine Wartezeit erfährt und eine geeignete Vermittlung mit einer beliebigen Anzan
von Datenprozessoren zusammen arbeiten, wie es bei gabeinformation wird in einem Eingabeinformations-Mehrprozessor-Systemen üblich ist. Der schnelle register 48 gespeichert und Ausgabeinformation wird
Hauptspeicher 12 kann jeder geeignete Typ eines adres- in einem Ausgabeinformationsregister 50 gespeichert,
sierbaren Random-access-Speichers sein, z. B. ein Eine Schrittsteuerung 52 treibt den langsamen Speicher
Dünnfilmspeicher oder ein Kernspeicher. Beim Ein- 5 durch seinen Speicherzyktus in Abhängigkeit von empschreiben in den oder Auslesen aus dem Haupt- fangenen Taktimpulsen. Während des Leseteiles des
speicher wird eine Adresse in den Speicher gegeben Speicherzyklus werden die Leseverstärker 54 und
und ein Speicherzyklus in Gang gesetzt, der zunächst während des Schreibteiles des Speicherzyklus werden
ein Auslesen der Information in der adressierten die Treiber 56 aktiviert.
Speicher-Zelle und sodann entweder ein Wiederein- io Die Austausch-Steuerschaltung 16 enthält ein Steuerschreiben derselben Information für ihr weiteres Spei- Flip-Flop 60, das durch ein Speicher-Austauschsignal
ehern oder ein Einschreiben einer neuen Information vom Datenprozessor 10 gesetzt wird. Der Datenpro-
in dieselbe Zelle umfaßt. Es wird also derselbe grund- zessor lädt außerdem eine Anfangsadresse in ein
; sätzliche Speicherzyklus sowohl für eine Ausleseope- Anfangsadressregister 62 und eine Endadresse in ein
ration als auch für eine Einschreiboperation benutzt. »5 Endadressregister 64. Wenn das Flip-Flop 60 gesetzt
ι eher 12 und einem langsamen Mengenspeicher 14 üb« Systems durch ein Tor 66. Die Taktimpulse gelangen
! eine Austausch-Steuerung 16 ausgetauscht. Der lang- auf eine Verzögerungsleitung 68, die eine Reihe ver-
same Mengenspeicher 14, vorzugsweise eine Art Ma- zögerter Takte erzeugt, und zwar CP-O ohne Verzöge-
gnetkern-Random-access-Speicher, ist auf übliche Wei- ao rung CP-5 mit einer Verzögerung von fünf Takt-
se für den Informationsaustausch mit einem Platten- impulsintervallen, CP-8 mit einer Verzögerung von
speicher 20 eingerichtet. Mit der Austauschsteuerung 16 acht Taktimpulsintervallen, CP-10 mit einer Verzögeals wirksamer Nahtstelle zwischen dem Hauptspeicher rung von zehn Taktimpulsintervallen und CP-15 mit
12 und dem Mengenspeicher 14 können mehrere zu- einer Verzögerung von fünfzehn Takimpulsintervallen,
sätzliche Mengenspeicher 15,17 und 19 als unbegrenzte »5 Statt der als Beispiel beschriebenen Verzögerungs-Speichererweiterung vorgesehen werden Die lang- leitung 68 kann selbstverständlich auch ein Binätsamen Mengenspeicher arbeiten mit dem Platten- zähler zur Erzeugung der verschiedenen Zeitverzögespeicher 20 über eine geeignete Vermittlung 22. rungen benutzt werden.
Austauschsteuerung 16 für den Informationsaustausch 3° des Anfangsadressregisters 62 in das Adressregister
zwischen dem Hauptspeicher 12 und dem langsamen 32 des schnellen Speichers und in das Adressregister 46
Mengenspeicher 14. Der schnelle Speicher 12 enthält jedes langsamen Mengenspeicherabschnittes über ein
einen Kern- oder Dünnfilm-Speiicherstapel 30. Spei- Tor 76. Die CP-0-Taktimpulse werden auf die Schrittchcrstellen in dem Stape! 30 werden von dem Inhalt steuerung 52 des langsamen Speicherabschnittes 14A
eines Aüressenreeisters 32 adressiert. In den Stapel 35 gegeben, während die CP-5-, CP-10- und CP-15-einzulesende Intormation wird in einem Eingabe- Taktimpulse jeweils den drei anderen Abschnitten
Informationsregister 34 gespeichert Aus dem Stapel 145, 14C und 14Z) der langsamen Mengenspeicher
ausgelesene Information erscheint in einem Ausgabe- zugeführt werden.
einer taktimpulsgetriebenen Schrittsteuerung 38 ge- 4° Schrittsteuerung 38 des schnellen Speichers und zu der
steuert. Bei dem normalen Speicherzykius wird zunächst Schrittsteuerung 52 jedes langsamen Speichers werden
eine Leseoperation ausgeführt, bei der Leseverstärker die verschiedenen Speichermodulen schrittweise durch
40 aktiviert und die adressierten Kerne abgetastet ihre Speicherzyklen betrieben. Der Zyklus jedes langwerden. Dadurch werden die ausgelesenen Signale auf samen Speichers umfaßt nacheinander einen Leseteil,
den Lesewicklungen in den Verstärkern 40 verstärkt 45 eine Leerlauf-Periode (Wartezeit) und als Abschluß
und die entsprechenden Bits in dem Ausgabe-Infor- einen Schreibteil. Wie in Fig. 3 dargestellt ist, wird
mationsregister 36 gesetzt. Darauf folgt eine Schreib- mit Zuführung des CP-0-Taktimpulses zu dem ersten
operation, bei der die adressierten Kerne wiederum Abschnitt des langsamen Speichers ein Lesevorgang
abgetastet werden. Gleichzeitig werden Treiber 42 eingeleitet, der acht Taktperioden dauert, gefolgt von
aktiviert und die speziellen Kerne in dem Stapel wer- 5<> einer Leerlaufperiode (Wartezeit) von fünf Taktimden gemäß den in dem Eingabe-Informationsregister pulsintervallen Dauer und endend mit einem Schreib-34 gespeicherten Bits gesetzt. Derartige Random-access- Vorgang, der sieben Taktperioden dauert. Ein voll-Speicher sind bekannt; sie arbeiten allerdings gewöhn- ständiger Speicherzyklus dauert also, zwanzig Taktlich nur mit einem einzigen Informationsregister für impulsintervalle. Derselbe Zyklus wird in jedem andeden Lese- und für den Schreibvorgang. 55 ren Abschnitt des langsamen Speichers mit verzögerten
Der langsame Megenspeicher 14 weist mehrere Intervallen von fünf Taktimpulsintervallen, die einem
Abschnitte auf, beispielsweise die vier Abschnitte 14A, Viertel der gesamten Speicherzykluszeit entsprechen,
145, 14C und 14D. Die Anzahl der Mengenspeicher- in Gang gesetzt-Am Ende des Leseteiles des Speicher-Abschnitte ist durch die Relativ-Geschwindigkeit des zyklus im langsamen Speicher wird ein Speicherzyklus
langsamen Speichers gegenüber dem schnellen Speicher 6° des schnellen Speichers durch die der Schnttsteuerung
bestimmt. Wenn z. B. der schnelle Speicher ein 1- 38 zugeführten CP-8-Impulse eingeleitet Der Speicher-Mikrosekunde-Speicher und jeder Abschnitt des lang- zyklus des schnellen Speichers umfaßt nacheinander
samen Speichers ein 4-Mikrosekunden-Speicher ist, einen Lesevorgang, einen Schreibvorgang und eine
werden vier langsame Speicherabschnitte gebraucht, Leerlaufperiode, die sich jeweils über zwei Taktperioum den schnellen Speicher mit seiner Maximalge- 65 den, zwei Taktperioden und eine Taktperiode erstrekschwindigkeit zu betreiben. ken. Der vollständige schnelle Speicherzykius braucht
Jeder Abschnitt des langsamen Speichers enthält daher insgesamt fünf Taktintervalle, g. h. ein Viertel
einen Kernstapel 44 und ein Adressregister 46. Ein- det Speicherzyklus-Zeit der langsamen Speicher.
Wie ferner aus Fig. 3 hervorgeht, hat die Verzöge- schlossen. Das Datenwort wird sodann in den Stapel
■ · Μ-- -...,-,r^u*,-, r\pm des langsamen Speicherabschnittes während des fol-
zur Folge, daß der schnelle Speicherzyklus immer Speicherzyklus stattfindet.
während des Leerlaufintervalls (während der W J- langsam P Speicherzyklus des schnel-
Tek) des langsamen Speicherzyklus e.nes der Langsam uei 6 das Adressregister 32 von der
Sp cher-AbBschnitte stattfindet. Jeder folgende Sp, ^euerung 38 weitergeste.lt, so daß nachfolgende
cherzyklus des schnellen Speichers entspncM den icherzyklen des schnellen Speichers a^inander-
Leerlaufintervall des Speicherzyklus nachfolgende At, P 'Adrcss.Slellen im stapel erfassen Ahnhch
schnitte des langsamen Speichers. Fur jeden langsamen log Adressregister 46 in jedem der langsamen
Speichel abschnitt findet daher ein Lesevorgang des we ^ ^ der Vollendung jedes Speicher,
,a'ngsame. Speichers statt dem U, - und^Sclue^ ^ V^ ^ ^ ^^ Speicherabschn,tts
SSS^t^i^^ ^Schnit- UmDiMSS5S!i- in F., 3 veranschau.icht d,e
Der Lesevorgang jedes langsamen Spe.cherabschn.t β Speicheraustauschvorganges. Man
tes bewiSt dagß der Inhalt der adressjerten Stelle m ArJt elU d°a'ß ge offensicftlich der schnelle Speicher m.t
dem Stapei in das Ausgabeinforn^onsreg.s 50 sieht. ^ hwindigkc t umläuft, und da
Beladen wird. Während des folgenden Leerlatineiie Austausch von Daten wahrend jedes schnellen
fes SpeicheWklus w.rd der Inhalt des^Ausgabe „ or- «n^A ^.^ ^ H mehrerer lang-
matioPnsregisters 50 mittels «"«Tores 72«rfeme ^ speicherabschnitte mit gestaffelt überlappend η
us w.rd der Inhalt des^Ausgabe „ ^ ^.^ ^ H mehrerer lang
50 mittels «"«Tores 72^«rfeme ^ speicherabschnitte mit gestaffelt überlappend η
SÄiÄ^-η jedem Speicherung man m— _
wd während des Leseteiles de, Sp«che«yklus dur h Anz ^ Lese.Sch ib.Zyklus des schnellen
Soeicherzvklus des schnellen Speichersl2beW1^1' °, fin|en zwischen dem Leseteil und dem
ange- wird.
Hierzu 1 Blatt Zeichnungen
Hierzu 1 Blatt Zeichnungen
Claims (7)
1. Verfahren zum Austausch von Wörtern zwischen einem schnellen Speicher mit einem sehr
schnei! ablaufenden Lese-Schreib-Speicherzyklus
und einem langsamen Speicher mit einem langsamer ablaufenden Lese-Schreib-Speicherzyklus, wobei
jedem Speicher mindestens ein Informationsregister zugeordnet ist, dadurch gekennzeich-io
net, daß der Speicher-Zyklus des langsamen
Speichers (14A, 145, 14C, 14Z)) zwischen seinem
Leseteil und seinem Schreibteil eine Wartezeit aufweist, deren Dauer mindestens gleich der Zeitspanne
für die Ausführung eines vollständigen Lese-Schreib-Speicherzyklus des schnellen Speichers
(12) ist; daß während des Leseteiles des schnellen Speicherzyklus ein erstes, aus dem lang
samen Speicher vorher in sein Inforraationsregister (48, 50) ausgelesenes Wort aus dem Informations- ao
register in ein Eingangs-Informationsregister (34) des schnellen Speichers übertragen und ein zweites,
in dem schnellen Speicher enthaltenes Wort in ein Ausgangs-lnformationsregister (36) des schnellen
Speichers ausgelesen wird; daß während des Schreibteiles des schnellen Speicherzyklus das erste
Wort aus dem Eingangs-Informationsregister in den schnellen Speicher eingeschrieben und das zweite
Wort aus dem Ausgangs-lnformationsregister in das Informationsregister des langsamen Speichers
zum anschließenden Einspeichern in den langsamen Speicher übertragen wird.
2. Verfahren nach Anspruch 1 zum Austausch von Wörtern zwischen einem schnellen und mehreren
langsamen Speichern, dadurch gekennzeichnet, daß der Speicherzyklus jedes langsamen Speichers
(14 B, 14 C, 14D) zwischen seinem Leseteil und
seinem Schreibteil eine Wartezeit enthält, deren Länge etwa gleich der Zeitspanne für die Ausführung
eines schnellen Speicherzyklus ist; und daß der zeitliche Ablauf der langsamen Speichcrzyklen
derart gesteuert wird, daß sich die einzelnen Wartezeiten unmittelbar aneina^erreihen und der Austausch
von Wörtern zwischen den langsamen Speichern und dem schnellen Speicher in aufeinanderfolgenden
Speicherzyklen des schnellen Speichers stattfindet.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die zur Ausführung eines langsamen
Speicherzyklus benötigte Zeit ein ganzzahliges Vielfaches der Wartezeit ist und daß die Zahl der an
den schnellen Speicher zum Wortaustausch angeschlossenen langsamen Speicher gleich dem Vielfachen
ist.
dessen Ausgang über eine erste Übertragungseinrichtung
(72, 76) an den Eingang eines Eingabe-Informationsregisters (34) des schnellen Speichers
(12) angeschlossen und dessen Eingang über eine
zweite Übertragungseinrichtung (78, 82) an den Ausgang des Ausgabe-Informationsregisters (36)
des schnellen Speichers angeschlossen ist; daß eine
Steuereinheit (38) an die erste Übertragungseinrichtung angeschlossen ist und während des Leseteiles
des schnellen Speicherzyklus die erste Übertragungseinrichtung öffnet, und an diezwerie Übertragungseinrichtung
angeschlossen ist und wahrend des Schreibteiles des schnellen Speicherzyklus die
zweite Übertragungseinrichtung öffnet; und daß eine Synchronisiereinheit (68) an den langsamen
sowie an den schnellen Speicher zur Synchronisation der Speicherzyklen angeschlossen ist, derart,
daß während der Wartezeit der schnelle Speicherzyklus vollständig abläuft.
5 Vorrichtung nach Anspruch 4 mit mehreren
langsamen Speichern, dadurch gekennzeichnet, daß jeder langsame Speicher ein eigenes Informationsregister
besitzt und daß die erste Übertragungseinrichtung an die Ausgänge der Informationsregister
und die zweite Übertragungseinrichtung an die Eingänge der Informationsregister angeschlossen
ist; und daß die Synchronisiereinheit an jeden langsamen Speicher zur Synchronisation der Speicherzyklen
der langsamen Speicher derart angeschlossen ist, daß sich die einzelnen Wartezeiten unmittelbar
aneinanderreihen und der Austausch von Wörtern zwischen den langsamen Speichern und dem schnellen
Speicher in aufeinanderfolgenden Speicherzyklen des schnellen Speichers stattfindet.
6. Vorrichtung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß der/die langsame(n) Speicher
ein Eingangsinformationsregister (48) und ein Ausgangsinformationsregister (50) besitzen, wobei die
erste Übertragungseinrichtung an das Ausgangsregister und die zweite übertragungseinrichtung an
das Eingangsregister angeschlossen sind.
7. Vorrichtung nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß die Synchronisiereinheit
eine Taktimpulsquelle aufweist, die Takt-I lpulse stufenweise verzögert auf die langsamen
und den schnellen Speicher zur Synchronisierung der Speicherzyklen abgibt.
Applications Claiming Priority (1)
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| DE2111642A Expired DE2111642C3 (de) | 1970-03-19 | 1971-03-11 | Verfahren zum Informationsaustausch zwischen einem schnellen und einem langsamen Speicher sowie Vorrichtung zur Durchführung des Verfahrens |
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