DE19943143A1 - Halbleiterbauelement für hohe Sperrspannungen bei gleichzeitig niedrigem Einschaltwiderstand und Verfahren zu dessen Herstellung - Google Patents

Halbleiterbauelement für hohe Sperrspannungen bei gleichzeitig niedrigem Einschaltwiderstand und Verfahren zu dessen Herstellung

Info

Publication number
DE19943143A1
DE19943143A1 DE19943143A DE19943143A DE19943143A1 DE 19943143 A1 DE19943143 A1 DE 19943143A1 DE 19943143 A DE19943143 A DE 19943143A DE 19943143 A DE19943143 A DE 19943143A DE 19943143 A1 DE19943143 A1 DE 19943143A1
Authority
DE
Germany
Prior art keywords
semiconductor
type
component according
zones
semiconductor component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19943143A
Other languages
English (en)
Other versions
DE19943143B4 (de
Inventor
Jenoe Tihanyi
Klaus-Guenter Oppermann
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE19943143A priority Critical patent/DE19943143B4/de
Priority to PCT/EP2000/008706 priority patent/WO2001018869A2/de
Publication of DE19943143A1 publication Critical patent/DE19943143A1/de
Priority to US10/095,270 priority patent/US6762455B2/en
Application granted granted Critical
Publication of DE19943143B4 publication Critical patent/DE19943143B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Landscapes

  • Microelectronics & Electronic Packaging (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Thyristors (AREA)

Abstract

Die Erfindung betrifft ein Halbleiterbauelement, bei dem in ein die Raumladungszone aufnehmendes Halbleitergebiet (3) des einen Leitungstyps Halbleiterbereiche (4) des anderen Leitungstyps eingelagert sind, die zur Beschleunigung des Schaltvorganges über fadenförmige Halbleiterzonen (9, 15, 18) des anderen Leitungstyps mit der Sourceelektrode verbunden sind.

Description

Die vorliegende Erfindung betrifft ein Halbleiterbauelement mit einem Halbleiterkörper des einen Leitungstyps, bei dem zwischen zwei Elektroden ein eine an diese Elektroden ange­ legte Sperrspannung aufnehmendes Halbleitergebiet des einen Leitungstyps vorgesehen ist, in welchem in wenigstens einer im wesentlichen senkrecht zur Verbindungslinie zwischen den beiden Elektroden verlaufenden Ebene Halbleiterbereiche des anderen, zum einen Leitungstyp entgegengesetzten Leitungstyps vorgesehen sind, und bei dem sich ein Zellenfeld unterhalb einer der Elektroden im Halbleiterkörper befindet.
Unipolare Leistungshalbleiterbauelemente für hohe Sperrspan­ nungen haben bekanntlich wegen der notwendigen niedrigen Do­ tierungskonzentration des die Raumladungszone aufnehmenden Halbleitergebietes einen hohen Einschaltwiderstand. Wird in diesem Halbleitergebiet die Dotierungskonzentration erhöht, so nimmt die Sperrfähigkeit des Leistungshalbleiterbauelemen­ tes ab.
Zur Lösung dieses Problemes können im Volumen des die Sperr­ spannung aufnehmenden Halbleitergebietes zusätzliche, vergra­ bene pn-Übergänge erzeugt werden. So wird bereits in der EP 0 344 514 B1 ein abschaltbarer Thyristor vorgeschlagen, bei dem in eine von einer Gateelektrode nicht kontaktierte Basis­ schicht wenigstens eine nicht mit äußeren Potentialen be­ schaltete, zu dieser Basisschicht entgegengesetzt dotierte dünne Halbleiterschicht eingefügt ist. Anstelle einer solchen nicht kontaktierten Schicht werden derzeit vorzugsweise late­ ral gleichmäßig verteilte kugelförmige Halbleiterbereiche, die gegebenenfalls auch ein Netz bilden können, in das die Raumladungszone aufnehmende Halbleitergebiet eingebracht, wo­ bei diese Halbleiterbereiche den zum Leitungstyp des Halblei­ tergebietes entgegengesetzten Leitungstyp haben. Diese Halb­ leiterbereiche sind bevorzugt floatend. Bei einer derartigen Anordnung ist die maximal auftretende elektrische Feldstärke abhängig von der Grunddotierung in dem Halbleitergebiet und dem Abstand zwischen den elektrisch floatenden Bereichen des zum Leitungstyp des Halbleitergebietes entgegengesetzten Lei­ tungstyps begrenzt.
Die Herstellung von beispielsweise p-leitenden Halbleiterbe­ reichen in einem n-leitenden Halbleitergebiet kann durch eine mehrstufige Epitaxie, verbunden mit einer Phototechnik und einer anschließenden Ionenimplantation erfolgen.
Werden im Halbleiterkörper eines Halbleiterbauelementes meh­ rere, in verschiedenen Ebenen im wesentlichen parallel zuein­ ander angeordnete derartige Halbleiterbereiche des anderen Leitungstyps in einem Halbleitergebiet des einen Leitungstyps hintereinander geschaltet, so daß also beispielsweise in ei­ nem die Raumladungszone aufnehmenden n-leitenden Halbleiter­ gebiet in verschiedenen, senkrecht zur Verbindungsrichtung zwischen Sourceelektrode und Drainelektrode liegenden Ebenen p-dotierte floatende Halbleiterbereiche bestehen, so können mit einem derartigen Halbleiterbauelement hohe Sperrspannun­ gen bei gleichzeitig niedrigem Einschaltwiderstand Ron er­ reicht werden. Es gelingt auf diese Weise also beispielsweise MOSFETs mit hoher Sperrspannung bei niedrigem Einschaltwider­ stand Ron herzustellen.
Ein Nachteil elektrisch floatender Halbleiterbereiche des an­ deren Leitungstyps in einem die Raumladungszone aufnehmenden Halbleitergebiet des einen Leitungstyps ist aber darin zu se­ hen, daß speziell bei unipolaren Halbleiterbauelementen diese floatenden Halbleiterbereiche Schaltvorgänge verzögern: sol­ che langsamen Schaltvorgänge sind durch die fehlende Ankopp­ lung der Halbleiterbereiche des anderen Leitungstyps über ei­ nen unipolaren Leitungspfad beispielsweise an die Sourceelek­ trode bzw. Kathode bedingt.
Es ist daher Aufgabe der vorliegenden Erfindung, ein Halblei­ terbauelement für hohe Sperrspannungen bei gleichzeitig nied­ rigem Einschaltwiderstand zu schaffen, bei dem Schaltvorgänge rasch ablaufen. Außerdem soll ein Verfahren zum Herstellen eines solchen Halbleiterbauelementes angegeben werden.
Diese Aufgabe wird bei einem Halbleiterbauelement der ein­ gangs genannten Art erfindungsgemäß dadurch gelöst, daß die Halbleiterbereiche des anderen Leitungstyps wenigstens teil­ weise über fadenförmige Halbleiterzonen des anderen Lei­ tungstyps, die schwächer dotiert sind als die Halbleiterbe­ reiche des anderen Leitungstyps, mit dem Zellenfeld verbunden sind.
Bei einem Verfahren zum Herstellen des erfindungsgemäßen Halbleiterbauelementes wird in das Halbleitergebiet des einen Leitungstyps ein Loch durch anisotropes Ätzen eingebracht. Anschließend wird in dieses Loch in dessen Boden beispiels­ weise Bor implantiert. Nach einem kurzen Austreiben des Do­ tierstoffes wird sodann weiter anisotrop geätzt, und an­ schließend wird wieder in den Boden des Loches implantiert. Diese Sequenz kann so oft wiederholt werden, bis die ge­ wünschte Anzahl an Ebenen mit Halbleiterbereichen des anderen Leitungstyps erzeugt ist. Nach der letzten Dotierung des Lochbodens wird schließlich das Loch durch eine Epitaxie mit Dotierstoff aufgefüllt. Anstelle einer solchen insitu-dotier­ ten Epitaxie ist es aber auch möglich, die Löcher mit Iso­ lierstoff, wie beispielsweise Siliziumdioxid, zu füllen. Dies kann dann geschehen, wenn die fadenförmige Zone des anderen Leitungstyps beispielsweise im Rand eines Loches verläuft, was durch eine Ionenimplantation in etwas schräg nach unten zulaufende Lochwände geschehen kann. In diesem Fall liegt ei­ ne hohe Dotierungskonzentration mit beispielsweise viel Bor am Boden eines Loches vor, während dessen Seitenwände nur schwach mit Bor dotiert sind. Diese schwache Dotierung ist aber ausreichend, um die einzelnen Halbleiterbereiche, die im vorliegenden Beispiel p-dotiert sind, unipolar an die Sour­ ceelektrode anzuschließen.
Bei dem erfindungsgemäßen Halbleiterbauelement sind also zwi­ schen den hoch dotierten Halbleiterbereichen des anderen Lei­ tungstyps fadenförmige, schwach dotierte Zonen des anderen Leitungstyps mit einer Dotierungskonzentration von beispiels­ weise unterhalb 1016 Ladungsträger cm-3 als "Verbindungszylin­ der" bzw. "Verbindungsquader" vorgesehen. Dadurch sind die sonst elektrisch floatenden Halbleiterbereiche des anderen Leitungstyps ohmisch an das Zellenfeld bzw. an Source ange­ schlossen.
Bei einer an Source und Drain angelegten Spannung wird bei dem erfindungsgemäßen Halbleiterbauelement zuerst das n-lei­ tende Halbleitergebiet über alle durch Dotierungsfäden mit­ einander verbundenen p-leitenden Halbleiterbereiche gleich­ zeitig ausgeräumt.
Der Zwischenraum zwischen den Halbleiterbereichen des anderen Leitungstyps wird so an freien Ladungsträgern ausgeräumt, um dort die Raumladungszone zu erzeugen, die eine elektrische Spannung aufnehmen kann. Wenn in den fadenförmigen Halblei­ terzonen des anderen Leitungstyps die Gesamtladung, inte­ griert vom Außenrand der fadenförmigen Zone bis zu deren Mit­ te, kleiner ist als die Durchbruchsladung, welche über die dritte Maxwell-Gleichung mit der Durchbruchsspannung zusam­ menhängt, wird die fadenförmige Zone vollständig ausgeräumt, so daß die Raumladungszone zur Aufnahme der elektrischen Spannung aufgebaut werden kann.
Mit anderen Worten, bei dem erfindungsgemäßen Halbleiterbau­ element verbindet die fadenförmige Zone also über einen ohm­ schen Pfad alle Halbleiterbereiche des anderen Leitungstyps mit der Sourceelektrode, ohne dabei den Aufbau einer Raumla­ dungszone zu behindern.
Die fadenförmigen Zonen des anderen Leitungstyps, die die Halbleiterbereiche des anderen Leitungstyps miteinander ver­ binden, ermöglichen das schnelle Entladen dieser Halbleiter­ bereiche des anderen Leitungstyps nach einem Einschalten. Mit anderen Worten, der Einschaltvorgang ist wesentlich beschleu­ nigt.
Für Randstrukturen ist es zweckmäßig, hier nicht alle Halb­ leiterbereiche des anderen Leitungstyps über die fadenförmi­ gen Zonen des anderen Leitungstyps an die Sourceelektrode an­ zuschließen. Vielmehr ist es vorteilhaft, wenn in der Rand­ struktur floatende Halbleiterbereiche des anderen Lei­ tungstyps vorhanden sind, die nicht über die fadenförmigen Zonen mit der Sourceelektrode verbunden sind.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:
Fig. 1 bis 4 Schnitte zur Erläuterung eines ersten Ausfüh­ rungsbeispiels des erfindungsgemäßen Verfah­ rens, wobei in Fig. 4 das erfindungsgemäße Halbleiterbauelement dargestellt ist,
Fig. 5 bis 7 Schnitte zur Erläuterung eines weiteren Aus­ führungsbeispiels des erfindungsgemäßen Ver­ fahrens,
Fig. 8 bis 11 verschiedene weitere Ausführungsbeispiele des erfindungsgemäßen Halbleiterbauelementes, und
Fig. 12 und 13 eine Draufsicht bzw. eine Schnittdarstellung eines bestehenden Halbleiterbauelementes.
Wie in den Fig. 12 und 13 gezeigt ist, hat das bestehende Halbleiterbauelement einen Halbleiterkörper 1 aus einem n+- leitenden Halbleitersubstrat 2 und einem n-leitenden Halblei­ tergebiet 3, das auf dem n+-leitenden Halbleitersubstrat 2 vorgesehen ist. In das n-leitende Halbleitergebiet 3 sind p+- leitende Halbleiterbereiche 4 eingelagert, die jeweils floa­ tend sind und gegebenenfalls in jeweils einer horizontalen Ebene netzartig zusammenhängen können.
Weiterhin sind p-leitende Body-Zonen 5 gezeigt, in welche n+- leitende Sourcezonen 6 eingelagert sind.
In Fig. 13, die einen Schnitt AB von Fig. 12 darstellt, sind zusätzlich noch Gateelektroden G, Sourceelektroden S und auf der zu der Oberfläche mit den Gateelektroden G und den Sour­ ceelektroden S gegenüberliegenden Oberfläche des Halbleiter­ körpers 1 eine Drainelektrode D mit einer Kontaktschicht 7 gezeigt. Zur besseren Übersichtlichkeit sind in der Fig. 12 die Gateelektroden G und die Sourceelektroden S nicht darge­ stellt.
Der Halbleiterkörper 1 besteht in üblicher Weise aus Silizi­ um, während für die Elektroden, wie insbesondere die Kontakt­ schicht 7, Aluminium verwendet wird.
Gegebenenfalls können auch die Leitungstypen umgekehrt sein, so daß das Halbleitersubstrat 2 und das Halbleitergebiet 3 p- leitend sind, während die Halbleiterbereiche 4 dann n-leitend sind. Dies gilt selbstverständlich auch für die im folgenden erläuterten Ausführungsbeispiele der Erfindung.
Die Herstellung des in den Fig. 12 und 13 gezeigten Halblei­ terbauelementes kann beispielsweise durch eine mehrstufige Epitaxie erfolgen, bei welcher zunächst auf das Halbleiter­ substrat 2 eine erste n-leitende epitaktische Schicht bis zu einer Strichlinie 8 aufgebracht wird. Es schließt sich dann eine erste Ionenimplantation an, mit welcher Ionen, wie bei­ spielsweise Borionen, an den Stellen der epitaktischen Schicht implantiert werden, an denen die unterste Ebene der Halbleiterbereiche 4 gebildet werden soll. Diese Halbleiter­ bereiche 4 der untersten Ebene entstehen dann durch einen der Ionenimplantation nachfolgenden Eintreibschritt. Mittels wei­ terer Epitaxien und Ionenimplantationen kann so die in Fig. 13 gezeigte Struktur aufgebaut werden.
Durch das Hintereinanderschalten der Halbleiterbereiche 4 in mehreren Ebenen können hohe Sperrspannungen bei gleichzeitig niedrigem Einschaltwiderstand Ron erreicht werden, wie dies bereits oben erläutert wurde.
Durch das fehlende Ankoppeln der Halbleiterbereiche 4 an die Body-Zone 5 bzw. die Sourceelektrode S läuft bei dem beste­ henden Halbleiterbauelement ein Schaltvorgang relativ langsam ab, da die Halbleiterbereiche 4 nach dem Einschalten nicht schnell entladen werden können.
Dieses schnelle Schalten wird bei dem erfindungsgemäßen Halb­ leiterbauelement dadurch erzielt, daß, wie in Fig. 4 gezeigt ist, die einzelnen Halbleiterbereiche 4 über fadenförmige p- dotierte Zonen 9 miteinander vertikal zusammenhängen. Diese Zonen 9 sind schwach dotiert und haben eine Dotierungskonzen­ tration, die beispielsweise unter 1016 Ladungsträger cm-3 liegt. Die fadenförmigen Zonen 9 bilden Verbindungszylinder oder -quader und ermöglichen das schnelle Entladen der p+- leitenden Halbleiterbereiche 4 nach dem Einschalten. In den fadenförmigen Halbleiterbereichen 9 ist die Gesamtladung, in­ tegriert von ihrem Außenrand bis zur Mitte, kleiner als die Durchbruchsladung. Daher werden diese fadenförmigen Halblei­ terzonen 9 bei Anlegen einer Sperrspannung vollständig ausge­ räumt, so daß die Raumladungszone zur Aufnahme der elektri­ schen Spannung im Halbleitergebiet 3 aufgebaut werden kann. Mit anderen Worten, die fadenförmige Halbleiterzone 9 verbin­ det also über einen ohmschen Pfad alle Halbleiterbereiche 4 mit der Sourceelektrode S, ohne dabei den Aufbau einer Raum­ ladungszone zu behindern.
Im folgenden wird anhand der Fig. 1 bis 4 ein Ausführungsbei­ spiel des erfindungsgemäßen Verfahrens zum Herstellen des Halbleiterbauelements erläutert.
Auf ein Halbleitersubstrat 2 aus n+-leitendem Silizium wird durch Epitaxie in einem oder mehreren Schritten ein n-leiten­ des Halbleitergebiet 3 aus Silizium erzeugt. In dieses Halb­ leitergebiet 3 werden durch Diffusion oder Implantation zu­ nächst die p-leitenden Zonen 5 durch Dotierung mit Bor einge­ bracht. Sodann werden im Bereich der Zonen 5 Löcher 10 ge­ ätzt. Es schließt sich eine Ionenimplantation an, bei der beispielsweise Borionen in den Boden der Löcher 10 implan­ tiert werden, welche nach einem kurzen Austreiben des Dopan­ den die oberste Ebene der Halbleiterbereiche 4 bilden. Damit liegt nach Herstellen der Kontaktschicht 7 die in Fig. 1 ge­ zeigte Struktur vor.
Es schließt sich sodann ein weiteres anisotropes Ätzen an, bei dem die Löcher 10 tiefer in das Halbleitergebiet 3 vorge­ trieben werden. Danach wird wieder in den Boden der so ver­ tieften Löcher 10 implantiert, so daß nach einem weiteren Austreibschritt die in Fig. 2 gezeigte Struktur vorliegt.
Die oben erläuterte Sequenz wird so oft wiederholt, bis die gewünschte Anzahl an Ebenen mit Halbleiterbereichen 4 vorhan­ den ist. In Fig. 3 ist so ein Halbleiterbauelement mit drei verschiedenen Ebenen von Halbleiterbereichen 4 gezeigt.
Nach der letzten Dotierung des Bodens der Löcher 10, d. h. nach Herstellung der "untersten" Ebene der Halbleiterbereiche 4 werden die Löcher 10 schließlich beispielsweise durch eine insitu-dotierte Epitaxie aufgefüllt, so daß aus der Struktur der Fig. 3 die in Fig. 4 gezeigte Struktur erhalten wird, bei der die Löcher 10 mit dem p-dotierten Halbleitermaterial, insbesondere Silizium, gefüllt sind. Dieses Halbleitermateri­ al hat, worauf bereits hingewiesen wurde, eine Dotierungskon­ zentration, die beispielsweise unterhalb 1016 Ladungsträ­ gern/cm-3 liegt. Der Wert dieser Dotierungskonzentration hängt vom Lachradius ab, wie weiter unten noch näher erläu­ tert werden wird.
Fig. 4 zeigt zusätzlich zu Fig. 3 noch die Sourcezonen 6, die Gateelektroden G und die Sourceelektroden S, welche alle in üblicher Weise hergestellt werden können.
Die Gesamtladung in den fadenförmigen Zonen 9 muß, integriert vom Außenrand des "Fadens" bis zu dessen Mitte, kleiner als die Durchbruchsladung sein, damit der Faden vollständig aus­ geräumt wird und die Raumladungszone im Sperrfall zur Aufnah­ me der elektrischen Spannung aufgebaut werden kann. Daraus ergibt sich dann die maximal zulässige Dotierungskonzentrati­ on im "Faden".
Die Fig. 5 bis 7 zeigen ein anderes Ausführungsbeispiel des erfindungsgemäßen Verfahrens zum Herstellen eines Halbleiter­ bauelementes. Bei diesem Verfahren werden in das Halbleiter­ gebiet 3 Trenche bzw. Gräben 11 geätzt, die einen V-förmigen Querschnitt haben, dessen Fläche einen Winkel von wenigen Grad zu der Oberfläche des Halbleitergebietes 3 bildet. So­ dann wird eine Implantation mit beispielsweise Borionen vor­ genommen, wie dies durch Pfeile 12 veranschaulicht ist. Bei dieser Ionenimplantation dringen die Borionen bevorzugt in den Bodenbereich 13 des Trenches 11 ein, während in dessen Seitenwände nur relativ wenig Borionen gelangen. Mit anderen Worten, in den Seitenwänden des Trenches 11 liegt eine gerin­ ge Borionenkonzentration vor, während diese im Bodenbereich 13 hoch ist. Anstelle von Borionen können auch andere Ionen verwendet werden.
Anschließend wird, wie in Fig. 6 gezeigt ist, der Trench 11 mit Siliziumdioxid 14 gefüllt. Anstelle von Siliziumdioxid kann selbstverständlich gegebenenfalls auch ein anderes ge­ eignetes Material verwendet werden.
Schließlich wird noch, wie in Fig. 7 gezeigt ist, ein Tempe­ ratur-Eintreibschritt vorgenommen, bei dem sich der hochdo­ tierte p+-leitende Halbleiterbereich 4 am Boden des Trenches 11 bildet, während in den Seitenwänden schwach dotierte "fa­ denförmige" p-leitende Zonen 15 entstehen. Gleichzeitig wächst auf der Oberfläche des Halbleitergebietes 3 eine Sili­ ziumdioxidschicht 16 auf, die mit dem Siliziumdioxid 14 im Trench 11 zusammenhängt.
Fig. 8 zeigt einen Schnitt durch eine FET-Struktur als einem weiteren Ausführungsbeispiel des erfindungsgemäßen Halblei­ terbauelementes.
Bei diesem Ausführungsbeispiel sind Trenche 17 unterhalb der Body-Zonen 5 in das Halbleitergebiet 3 eingebracht. Eine Sei­ tenwand dieser Trenche 17 ist mit Bor dotiert, so daß relativ schwach dotierte Zonen 18 entstehen, die die Halbleiterberei­ che 4 mit den Zonen 5 und damit einer Source-Metallisierung 23 aus Aluminium verbinden, welche geerdet ist. An Gateelek­ troden G, die in eine Isolierschicht 19 aus Siliziumdioxid eingebettet sind, liegt eine Gatespannung +UG, während der Drainkontakt 7 aus beispielsweise ebenfalls Aluminium mit ei­ ner Spannung +UDS beaufschlagt ist.
Der in Fig. 8 gezeigte MOSFET kann beispielsweise als Nieder­ volt-MOSFET in einem Spannungsbereich von etwa 100 V einge­ setzt werden. Die Dotierung im Halbleitergebiet 3, das die Driftzone bildet, entspricht etwa der Dotierung eines MOSFET, der für 50 V ausgelegt ist. Bei angelegten Spannungen +UG und +UDS wird zuerst das Halbleitergebiet 3 oberhalb der Halblei­ terbereiche 4, also zwischen diesen Halbleiterbereichen 4 und den Zonen 5, an Ladungsträgern ausgeräumt. Die Halbleiterbe­ reiche 4 bleiben dann bei der "Punch-Through"-Spannung stehen und bei weiterer Erhöhung der Spannung UDS beginnt sich die Raumladungszone über die durch die Halbleiterbereiche 4 ge­ bildete horizontale Ebene hinaus erneut auszudehnen. Die Strecke zwischen den Halbleiterbereichen 4 wirkt dabei als ein Junction-FET und limitiert die Spannung auf dem Halblei­ terkörper zwischen den Zellen. Die dünne bzw. fadenförmige Zone 18 ermöglicht das schnelle Entladen der p+-leitenden Halbleiterbereiche nach Einschalten des Halbleiterbauelemen­ tes. Das Auffüllen des Trenches 17 mit dem Isoliermaterial eröffnet eine bevorzugte Möglichkeit, um Strukturen herzu­ stellen, bei denen die p+-leitenden Halbleiterbereiche oder entsprechend n+-leitende Halbleiterbereiche in einem p-lei­ tenden Halbleitergebiet über fadenförmige Zonen 18 mit der Sourceelektrode verbunden sind. Unter "fadenförmigen" Zonen sollen selbstverständlich auch Zonen verstanden werden, die einen bandförmigen oder quaderförmigen Querschnitt haben.
Fig. 9 zeigt ein weiteres Ausführungsbeispiel des erfindungs­ gemäßen Halbleiterbauelementes, bei dem aber im Unterschied zu dem Ausführungsbeispiel von Fig. 8 das Halbleitergebiet 3 eine streifenförmige Struktur hat. Mit anderen Worten, in das Halbleitergebiet 3 sind zusätzliche streifenförmige Halblei­ tergebiete 22 eingelagert, die wie das übrige Halbleiterge­ biet 3 n-dotiert sind, jedoch eine höhere Dotierungskonzen­ tration als dieses Halbleitergebiet 15 aufweisen. Durch diese höhere Dotierungskonzentration unterhalb der Gateelektroden G kann eine weitere Steigerung der Schaltgeschwindigkeit er­ reicht werden.
Anstelle der streifenförmigen Halbleitergebiete 22 können auch Halbleitergebiete 20 im Halbleitergebiet 3 vorgesehen werden, die die ebenfalls n-dotiert sind, jedoch eine höhere Dotierungskonzentration als das Halbleitergebiet 3 aufweisen (vgl. Fig. 10). Solche Halbleitergebiete 20 können oberhalb und unterhalb der durch die Halbleiterbereiche 4 gebildeten Ebene vorgesehen werden. Auch diese Halbleitergebiete 20 tra­ gen wie die streifenförmigen Halbleitergebiete 22 durch ihre höhere Dotierungskonzentration zu einer Steigerung der Schaltgeschwindigkeit bei.
In einem in Fig. 11 gezeigten Ausführungsbeispiel ist im Un­ terschied zu dem Halbleiterbauelement von Fig. 8 ein Oberflä­ chenbereich 21 des Halbleitergebietes 3 höher n-dotiert als das übrige Halbleitergebiet 3. Eine derartige Struktur ist in ihrer Herstellung besonders einfach, da die Bereiche 21 bei­ spielsweise durch Diffusion oder Epitaxie ohne weiteres mit der höheren Dotierstoffkonzentration versehen werden können. Auch dieses Ausführungsbeispiel zeichnet sich durch eine ver­ besserte Schaltgeschwindigkeit aus.
Bezugszeichenliste
1
Halbleiterkörper aus Silizium
2
n+
-leitendes Halbleitersubstrat
3
n-leitendes Halbleitergebiet
4
p+
-leitende Halbleiterbereiche
5
p-leitender Body-Bereich
6
Sourcezone
7
Drainkontakt
8
Strichlinie zur Begrenzung einer untersten Epita­ xieebene
9
p-leitendes Silizium
10
Löcher bzw. Trenche
11
Trench bzw. Graben
12
Pfeile für Ionenimplantation
13
p+
-leitender Bodenbereich des Trenches
11
14
Isoliermaterial
15
p-leitende Seitenwand
16
Isolierschicht
17
mit Isoliermaterial gefüllte Trenches
18
p+
-leitende Seitenwand
19
Isoliermaterial aus Siliziumdioxid
20
n-leitende Halbleitergebiete
21
n-leitendes Halbleitergebiet
22
streifenförmiges n-leitendes Halbleitergebiet
23
Source-Metallisierung
G Gateelektrode
S Sourceelektrode
D Drainelektrode
UG
Gatespannung
UDS
Drain-Source-Spannung

Claims (12)

1. Halbleiterbauelement mit einem Halbleiterkörper (1) des einen Leitungstyps, bei dem zwischen zwei Elektroden (7, 23) ein eine an diese Elektroden angelegte Sperrspannung aufnehmendes Halbleitergebiet (3) des einen Leitungstyps vorgesehen ist, in welchem in wenigstens einer im wesent­ lichen senkrecht zur Verbindungslinie zwischen den beiden Elektroden (7, 23) verlaufenden Ebene Halbleiterbereiche (4) des anderen, zum einen Leitungstyp entgegengesetzten Leitungstyps vorgesehen sind, und bei dem sich ein Zel­ lenfeld unterhalb einer der Elektroden im Halbleiterkör­ per befindet, dadurch gekennzeichnet, daß die Halbleiterbereiche (4) des anderen Leitungstyps we­ nigstens teilweise über fadenförmige Halbleiterzonen (9, 15, 18) des anderen Leitungstyps mit dem Zellenfeld ver­ bunden sind.
2. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, daß die fadenförmigen Halbleiterzonen (9, 15, 18) eine zylin­ derförmige oder quaderförmige oder bandförmige Quer­ schnittsgestalt haben.
3. Halbleiterbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß in dessen Rand die Halbleiterbereiche (4) des anderen Leitungstyps floatend sind.
4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Halbleitergebiet (3) des einen Leitungstyps in Rich­ tung zwischen den beiden Elektroden (7, 23) verlaufende schwächer und stärker dotierte Zonen (3 bzw. 22) auf­ weist, das die Halbleiterbereiche (4) des anderen Lei­ tungstyps in den schwächer dotierten Zonen vorgesehen sind, und daß die stärker dotierten Zonen (22) sich im Halbleiterkörper (1) im wesentlichen unterhalb von Ga­ teelektroden (G) erstrecken.
5. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß in das Halbleitergebiet (3) des einen Leitungstyps hoch dotierte Zonen (20) des einen Leitungstyps eingelagert sind.
6. Halbleiterbauelement nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß unterhalb von den Gateelektroden (G) gelegene Oberflä­ chenzonen (21) des Halbleitergebietes (3) des einen Lei­ tungstyps höher dotiert sind als der Rest des Halbleiter­ gebietes (3) des einen Leitungstyps.
7. Halbleiterbauelement nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die fadenförmige Halbleiterzone eine Dotierstoffkonzen­ tration unterhalb 1016 Ladungsträger cm-3 aufweist.
8. Halbleiterbauelement nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß in der fadenförmigen Halbleiterzone die Gesamtladung, in­ tegriert vom Außenrand der Zone bis zu deren Mitte, klei­ ner ist als die Durchbruchsladung.
9. Halbleiterbauelement nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die fadenförmigen Halbleiterzonen (9, 15, 18) schwächer dotiert sind als die Halbleiterbereiche (4) des anderen Leitungstyps.
10. Verfahren zum Herstellen des Halbleiterbauelementes nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß zur Erzeugung der Halbleiterbereiche (4) des anderen Lei­ tungstyps in das Halbleitergebiet (3) des einen Leitungs­ typs Löcher (10) geätzt werden, daß anschließend diese Löcher (10) an ihrem Boden mit Dotierstoff des anderen Leitungstyps implantiert werden, daß nach einem kurzen Austreiben des Dopanden ein erneutes anisotropes Ätzen vorgenommen wird, und daß dann wieder der Boden des Lo­ ches (10) implantiert wird.
11. Verfahren zum Herstellen des Halbleiterbauelementes nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß zum Herstellen der fadenförmigen Halbleiterzonen (18) Trenche (17) in das Halbleitergebiet (3) bis zu den Halb­ leiterbereichen (4) eingebracht werden, daß diese Trenche in ihren Seitenwänden mit Zonen (18) des anderen Lei­ tungstyps versehen werden und daß dann die Trenche mit Isoliermaterial gefüllt werden.
12. Verfahren zum Herstellen des Halbleiterbauelementes nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die Löcher (11) mit einem konisch zum Lochboden (13) zu­ laufenden Querschnitt versehen werden.
DE19943143A 1999-09-09 1999-09-09 Halbleiterbauelement für hohe Sperrspannungen bei gleichzeitig niedrigem Einschaltwiderstand und Verfahren zu dessen Herstellung Expired - Fee Related DE19943143B4 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
DE19943143A DE19943143B4 (de) 1999-09-09 1999-09-09 Halbleiterbauelement für hohe Sperrspannungen bei gleichzeitig niedrigem Einschaltwiderstand und Verfahren zu dessen Herstellung
PCT/EP2000/008706 WO2001018869A2 (de) 1999-09-09 2000-09-06 Halbleiterbauelement für hohe sperrspannungen bei gleichzeitig niedrigem einschaltwiderstand und verfahren zu dessen herstellung
US10/095,270 US6762455B2 (en) 1999-09-09 2002-03-11 Semiconductor component for high reverse voltages in conjunction with a low on resistance and method for fabricating a semiconductor component

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19943143A DE19943143B4 (de) 1999-09-09 1999-09-09 Halbleiterbauelement für hohe Sperrspannungen bei gleichzeitig niedrigem Einschaltwiderstand und Verfahren zu dessen Herstellung

Publications (2)

Publication Number Publication Date
DE19943143A1 true DE19943143A1 (de) 2001-03-22
DE19943143B4 DE19943143B4 (de) 2008-04-24

Family

ID=7921378

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19943143A Expired - Fee Related DE19943143B4 (de) 1999-09-09 1999-09-09 Halbleiterbauelement für hohe Sperrspannungen bei gleichzeitig niedrigem Einschaltwiderstand und Verfahren zu dessen Herstellung

Country Status (3)

Country Link
US (1) US6762455B2 (de)
DE (1) DE19943143B4 (de)
WO (1) WO2001018869A2 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1359624A2 (de) * 2002-04-30 2003-11-05 NEC Electronics Corporation Vertikaler MOSFET und Verfahren zu dessen Herstellung

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2807569B1 (fr) * 2000-04-10 2004-08-27 Centre Nat Rech Scient Perfectionnement apportes aux diodes schottky
DE10061529A1 (de) * 2000-12-11 2002-06-27 Infineon Technologies Ag Feldeffekt gesteuertes Halbleiterbauelement und Verfahren
DE10061528C1 (de) * 2000-12-11 2002-07-25 Infineon Technologies Ag Mittels Feldeffekt steuerbares Halbleiterbauelement
US6465304B1 (en) * 2001-10-04 2002-10-15 General Semiconductor, Inc. Method for fabricating a power semiconductor device having a floating island voltage sustaining layer
US6566201B1 (en) * 2001-12-31 2003-05-20 General Semiconductor, Inc. Method for fabricating a high voltage power MOSFET having a voltage sustaining region that includes doped columns formed by rapid diffusion
US6656797B2 (en) * 2001-12-31 2003-12-02 General Semiconductor, Inc. High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching and ion implantation
US6686244B2 (en) 2002-03-21 2004-02-03 General Semiconductor, Inc. Power semiconductor device having a voltage sustaining region that includes doped columns formed with a single ion implantation step
US7166890B2 (en) 2003-10-21 2007-01-23 Srikant Sridevan Superjunction device with improved ruggedness
TWI278090B (en) * 2004-10-21 2007-04-01 Int Rectifier Corp Solderable top metal for SiC device
US7812441B2 (en) 2004-10-21 2010-10-12 Siliconix Technology C.V. Schottky diode with improved surge capability
US7834376B2 (en) * 2005-03-04 2010-11-16 Siliconix Technology C. V. Power semiconductor switch
US9419092B2 (en) * 2005-03-04 2016-08-16 Vishay-Siliconix Termination for SiC trench devices
JP2007012858A (ja) * 2005-06-30 2007-01-18 Toshiba Corp 半導体素子及びその製造方法
JP4488984B2 (ja) * 2005-08-25 2010-06-23 株式会社東芝 ショットキーバリアダイオード
US8368165B2 (en) * 2005-10-20 2013-02-05 Siliconix Technology C. V. Silicon carbide Schottky diode
US7659588B2 (en) * 2006-01-26 2010-02-09 Siliconix Technology C. V. Termination for a superjunction device
WO2008016619A1 (en) * 2006-07-31 2008-02-07 Vishay-Siliconix Molybdenum barrier metal for sic schottky diode and process of manufacture
DE102007018631B4 (de) * 2007-04-19 2009-01-22 Infineon Technologies Austria Ag Halbleiterbauelement mit Kompensationszonen und Entladestrukturen für die Kompensationszonen
DE102007020659B4 (de) * 2007-04-30 2012-02-23 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zur Herstellung desselben
US7880224B2 (en) * 2008-01-25 2011-02-01 Infineon Technologies Austria Ag Semiconductor component having discontinuous drift zone control dielectric arranged between drift zone and drift control zone and a method of making the same
JP5606019B2 (ja) * 2009-07-21 2014-10-15 株式会社東芝 電力用半導体素子およびその製造方法
US8680613B2 (en) 2012-07-30 2014-03-25 Alpha And Omega Semiconductor Incorporated Termination design for high voltage device
US9224852B2 (en) * 2011-08-25 2015-12-29 Alpha And Omega Semiconductor Incorporated Corner layout for high voltage semiconductor devices
US8785279B2 (en) 2012-07-30 2014-07-22 Alpha And Omega Semiconductor Incorporated High voltage field balance metal oxide field effect transistor (FBM)
JP6135364B2 (ja) * 2013-07-26 2017-05-31 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
KR101514537B1 (ko) * 2013-08-09 2015-04-22 삼성전기주식회사 전력 반도체 소자 및 그 제조 방법
US20150118810A1 (en) * 2013-10-24 2015-04-30 Madhur Bobde Buried field ring field effect transistor (buf-fet) integrated with cells implanted with hole supply path
US9985094B2 (en) * 2013-12-27 2018-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Super junction with an angled trench, transistor having the super junction and method of making the same
CN104733535A (zh) * 2015-03-17 2015-06-24 北京中科新微特科技开发股份有限公司 一种功率mosfet
US10243039B2 (en) * 2016-03-22 2019-03-26 General Electric Company Super-junction semiconductor power devices with fast switching capability
US10600649B2 (en) * 2017-09-21 2020-03-24 General Electric Company Systems and method for charge balanced semiconductor power devices with fast switching capability
US11233157B2 (en) * 2018-09-28 2022-01-25 General Electric Company Systems and methods for unipolar charge balanced semiconductor power devices
US11316042B2 (en) * 2020-01-31 2022-04-26 Power Integrations, Inc. Process and structure for a superjunction device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19839970A1 (de) * 1998-09-02 2000-03-16 Siemens Ag Randstruktur und Driftbereich für Halbleiterbauelement

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4980742A (en) * 1988-05-31 1990-12-25 Siemens Aktiengesellschaft Turn-off thyristor
DE19534154C2 (de) * 1995-09-14 2001-06-28 Siemens Ag Durch Feldeffekt steuerbares Leistungs-Halbleiterbauelement
DE59711481D1 (de) * 1996-02-05 2004-05-06 Infineon Technologies Ag Durch Feldeffekt steuerbares Halbleiterbauelement
US5917203A (en) * 1996-07-29 1999-06-29 Motorola, Inc. Lateral gate vertical drift region transistor
DE19843959B4 (de) * 1998-09-24 2004-02-12 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements mit einem sperrenden pn-Übergang
US6452230B1 (en) * 1998-12-23 2002-09-17 International Rectifier Corporation High voltage mosgated device with trenches to reduce on-resistance

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19839970A1 (de) * 1998-09-02 2000-03-16 Siemens Ag Randstruktur und Driftbereich für Halbleiterbauelement

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1359624A2 (de) * 2002-04-30 2003-11-05 NEC Electronics Corporation Vertikaler MOSFET und Verfahren zu dessen Herstellung
EP1359624A3 (de) * 2002-04-30 2008-01-02 NEC Electronics Corporation Vertikaler MOSFET und Verfahren zu dessen Herstellung

Also Published As

Publication number Publication date
DE19943143B4 (de) 2008-04-24
WO2001018869A3 (de) 2001-08-02
US20020117715A1 (en) 2002-08-29
WO2001018869A2 (de) 2001-03-15
US6762455B2 (en) 2004-07-13

Similar Documents

Publication Publication Date Title
DE19943143A1 (de) Halbleiterbauelement für hohe Sperrspannungen bei gleichzeitig niedrigem Einschaltwiderstand und Verfahren zu dessen Herstellung
EP1408554B1 (de) Durch Feldeffekt steuerbares Halbleiterbauelement
DE10239815B4 (de) Insulated-Gate-Halbleiterbauelement und Verfahren zur Herstellung von diesem
DE102005041793B4 (de) Top Drain MOSgated Einrichtung und Herstellungsprozess dafür
DE102008039845B4 (de) IGBT mit einem Halbleiterkörper
DE102007003812B4 (de) Halbleiterbauelement mit Trench-Gate und Verfahren zur Herstellung
DE19611045C1 (de) Durch Feldeffekt steuerbares Halbleiterbauelement
DE19604043C2 (de) Durch Feldeffekt steuerbares Halbleiterbauelement
WO2000014807A1 (de) Hochspannungs-halbleiterbauelement
DE10161129A1 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE10052149A1 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE102014113214A1 (de) Bipolartransistor mit isoliertem gate mit mesaabschnitten zwischen zelltrenchstrukturen und verfahren zur herstellung
DE2502235A1 (de) Ladungskopplungs-halbleiteranordnung
EP1160871A2 (de) Ladungskompensationshalbleiteranordnung und Verfahren zu deren Herstellung
DE69937101T2 (de) Laterale-dünnfilm-silizium-auf-isolator (soi) anordnung mit mehreren gebieten im drift-gebiet
DE102011080351A1 (de) Halbleitereinrichtung mit einer lateralen Diode
DE10322594A1 (de) MIS-Halbleiterbauteil und Verfahren zu seiner Herstellung
DE10229146A1 (de) Laterales Superjunction-Halbleiterbauteil
DE19922187C2 (de) Niederohmiges VDMOS-Halbleiterbauelement und Verfahren zu dessen Herstellung
WO1999056321A1 (de) Lateraler hochvolt-seitenwandtransistor
DE102012108302A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung der Halbleitervorrichtung
DE4315178A1 (de) IGBT mit selbstjustierender Kathodenstruktur sowie Verfahren zu dessen Herstellung
DE19816448C1 (de) Universal-Halbleiterscheibe für Hochspannungs-Halbleiterbauelemente, ihr Herstellungsverfahren und ihre Verwendung
DE102007013848A1 (de) Halbleiterbauelement und Verfahren zur Herstellung desselben
DE10060428A1 (de) Mittels Feldeffekt steuerbares in beide Richtungen sperrendes Halbleiterbauelement und Verfahren zu dessen Herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee