DE19923388A1 - Halbleiterspeicherbauelement mit SOI (Silizium auf Isolator) Struktur und Verfahren für dessen Herstellung - Google Patents
Halbleiterspeicherbauelement mit SOI (Silizium auf Isolator) Struktur und Verfahren für dessen HerstellungInfo
- Publication number
- DE19923388A1 DE19923388A1 DE19923388A DE19923388A DE19923388A1 DE 19923388 A1 DE19923388 A1 DE 19923388A1 DE 19923388 A DE19923388 A DE 19923388A DE 19923388 A DE19923388 A DE 19923388A DE 19923388 A1 DE19923388 A1 DE 19923388A1
- Authority
- DE
- Germany
- Prior art keywords
- insulation layer
- semiconductor substrate
- layer
- gate electrode
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 59
- 238000000034 method Methods 0.000 title claims description 21
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 229910052710 silicon Inorganic materials 0.000 title abstract description 4
- 239000010703 silicon Substances 0.000 title abstract description 4
- 239000012212 insulator Substances 0.000 title abstract description 3
- 238000009413 insulation Methods 0.000 claims abstract description 79
- 239000000758 substrate Substances 0.000 claims abstract description 75
- 239000004020 conductor Substances 0.000 claims abstract description 32
- 239000003990 capacitor Substances 0.000 claims description 17
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- 238000002955 isolation Methods 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 7
- 239000010937 tungsten Substances 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 7
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 7
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 7
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 3
- 230000001788 irregular Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 56
- 235000012431 wafers Nutrition 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/928—Front and rear surface processing
Abstract
Ein Silizium-auf-Isolator-Transistor mit einer Gateelektrode (114a), einem Source/Drain-Gebiet (116) und einem Kanalgebiet wird mit einem Leiter (126b) durch eine Öffnung in einer dazwischen ausgebildeten Isolationsschicht durch den Kanalbereich elektrisch verbunden. Die Anwesenheit des Leiters (126) verhindert eine unregelmäßige Veränderung der Schwellenspannung und verringert den Verlust unterhalb der Schwelle und garantiert dadurch eine hohe Arbeitsgeschwindigkeit. Ein Transistor mit einem Source/Drain-Gebiet (116) und einem Kanalgebiet wird auf einer Oberfläche eines Halbleitersubstrats ausgebildet. Eine erste Isolationsschicht (122a) wird auf dem Transistor und über dem Halbleitersubstrat ausgebildet. Ein Handhabungswafer (124) wird auf die erste Isolationsschicht (122a) gebondet. Die andere Oberfläche des Halbleitersubstrats wird geschliffen und poliert. Eine zweite Isolationsschicht (128a) wird auf dem polierten Halbleitersubstrat ausgebildet. Ein Leiter (126b) wird auf der zweiten Isolationsschicht (128a) ausgebildet und mit dem Kanalgebiet des Transistors durch die zweite Isolationsschicht hindurch elektrisch verbunden.
Description
Die Erfindung betrifft die Herstellung eines
Halbleiterbauelements und insbesondere eine
Halbleiterspeicherzelle, die auf einem Substrat vom
Silizium-auf-Isolator (nachstehend als SOI bezeichnet)-Typ
hergestellt wird.
Für ein Substrat zur Verwendung bei der Herstellung eines
Halbleiterbauelements ist es immer mehr erforderlich, daß
es beim Entwurf eines darauf hergestellten Bauelements
einen höheren Freiheitsgrad besitzt. Folglich verursacht
dieser Anforderungstrend, daß das Substrat vom sogenannten
SOI-Typ mehr Aufmerksamkeit auf sich selbst lenkt, welches
ein gebondeter Wafer ist, der derart strukturiert ist, daß
eine thermisch gezüchtete Oxidschicht zwischen zwei
Siliziumwafern angeordnet ist und mindestens einer von
ihnen einkristallin ist. Der gebondete Wafer kann zur
Herstellung eines elektrischen Bauelements wie z. B. eines
Halbleiterbauelements oder beispielsweise eines
Mikrocomputers in einem der anderen Anwendungsgebiete
benutzt werden. Der auf dem SOI aufgebaute Transistor
besitzt den Vorteil, daß er aufgrund eines verringerten
Potentialmulden- und Lastwiderstandes eine niedrige
Versorgungsspannung und eine niedrige Betriebsspannung
benötigt. Außerdem weist der SOI-Transistor eine hohe
Arbeitsgeschwindigkeit auf.
Der SOI-Transistor besitzt jedoch einige zugehörige
Nachteile. Ein wichtiger Punkt von diesen ist das Auftreten
des Effekts eines potentialfreien Substrats. Die
elektrische Potentialfreiheit des aktiven Bereichs des
Transistors läßt die instabilen Eigenschaften des
Transistors zu und verursacht Zuverlässigkeitsbedenken, die
mit einem fehlerhaften Transistorbetrieb und einer
Verschlechterung der Eigenschaften verbunden sind.
Fig. 1 stellt schematisch ein auf dem SOI aufgebautes DRAM-
Bauelement dar. Das DRAM-Bauelement umfaßt einen
umgekehrten Kondensator 20 und Wortleitungen 14a und 14b,
die jeweils auf einer ersten Isolationsschicht 22a und
einer zweiten Isolationsschicht 18 ausgebildet sind, welche
in dieser Reihenfolge über einem Handhabungswafer 24
angeordnet sind. Der umgekehrte Kondensator 20 ist durch
die zweite Isolationsschicht 18 hindurch mit einem der
Source/Drain-Gebiete 16 verbunden. Das andere der
Source/Drain-Gebiete 16 ist mit einer Bitleitung 28 in
einem ausgewählten Teil verbunden, während die anderen
Bereiche von den anderen Source/Drain-Gebieten 16 durch
eine dazwischen ausgebildete dritte Isolationsschicht 26
isoliert sind. Ein unter der Wortleitung 14a und zwischen
dem Paar der Source/Drain-Gebiete 16 liegendes Gebiet ist
als Kanalgebiet definiert. Eine vierte Isolationsschicht 30
ist über der Bitleitung 28 angeordnet, und Metalleitungen
30a und 30b sind auf der vierten Isolationsschicht
ausgebildet.
Wie zu sehen ist, befindet sich das Kanalgebiet im Zustand
der elektrischen Potentialfreiheit. Ein solcher
potentialfreier Zustand des Kanalgebiets ermöglicht die
unregelmäßige Änderung der Schwelle aufgrund eines
Anreicherungslochs.
Es ist daher Aufgabe der Erfindung, ein Verfahren zur
Herstellung eines DRAM-Bauelements auf einem SOI-Substrat
bereit zustellen, wobei ein Kanalgebiet des Transistors mit
einem Leiter elektrisch verbunden wird, um den Effekt des
potentialfreien Substrats zu unterdrücken.
Der mit dem Kanalgebiet verbundene Leiter wird über der
Gateleitung justiert und wird dazu parallel angeordnet und
wird mit der darüberliegenden Metalleitung am Anschlußpunkt
der Zellenmatrix (d. h. um den Leseverstärker herum)
verbunden. Das durch den Effekt des potentialfreien
Substrats des Transistors verursachte Anreicherungsloch
fließt über den mit dem Kanal verbundenen Leiter zur Erdung
und zur Vbb (Sperrspannung) nach außen, und dadurch wird
der Spannungsverlust unterhalb der Schwelle verhindert und
eine unannehmbare Änderung der Schwellenspannung
unterdrückt.
Die obige Aufgabe gemäß der Erfindung kann durch Ausbilden
eines Bauelementisolationsbereichs auf einem
Halbleitersubstrat realisiert werden. Der
Bauelementisolationsbereich umgibt aktive Bereiche in und
auf einer Oberfläche des Halbleitersubstrats. Ein
Transistor mit einer Gateoxidschicht, einer Gateelektrode,
einer Verkappungsschicht, einem Source/Drain-Gebiet und
einem Kanalgebiet wird auf dem ausgewählten aktiven Bereich
ausgebildet. Eine erste Isolationsschicht wird auf dem
Transistor und über dem Halbleitersubstrat ausgebildet. Ein
Kondensator wird auf der ersten Isolationsschicht üblich
ausgebildet und mit einem der Source/Drain-Gebiete durch
die erste Isolationsschicht hindurch elektrisch verbunden.
Eine zweite Isolationsschicht wird auf der ersten
Isolationsschicht ausgebildet. Ein Handhabungswafer wird
auf die zweite Isolationsschicht gebondet. Die andere
Oberfläche des Halbleitersubstrats wird bis zum
Bauelementisolationsbereich hinab geschliffen und poliert,
so daß ein gebondetes SOI-Substrat ausgebildet wird. Eine
dritte Isolationsschicht wird auf der polierten
Halbleiteroberfläche ausgebildet. Ein Kontakt wird in der
dritten Isolationsschicht zum Kanalgebiet des Transistors
geöffnet. Ein leitfähiges Material wird auf der dritten
Isolationsschicht und in der Kontaktöffnung abgeschieden
und strukturiert, um einen Leiter auszubilden. Eine vierte
Isolationsschicht wird auf dem Leiter und über der dritten
Isolationsschicht ausgebildet. Eine Bitleitung wird auf der
vierten Isolationsschicht ausgebildet und mit dem anderen
der Source/Drain-Gebiete durch die ausgewählte vierte
Isolationsschicht hindurch elektrisch verbunden. Eine
fünfte Isolationsschicht wird über der vierten
Isolationsschicht ausgebildet und eine erste Metalleitung
wird darauf ausgebildet.
Gemäß einem weiteren Aspekt der Erfindung kann der Leiter
mit der darunterliegenden Gateleitung verbunden werden.
Infolge dieser Verbindung zwischen der Gateleitung und dem
Leiter wird die dynamische Vt (Schwellenspannung)
gesteuert. Wenn der Gatestrom Null ist (d. h. Aus-Strom),
wird der Kanalstrom gleichzeitig auf Null gebracht, so daß
der Verlust unterhalb der Schwelle unterdrückt wird. Wenn
andererseits der Gatestrom auf eine vorbestimmte Spannung
zunimmt (d. h. Ein-Strom), nimmt die Kanalspannung ebenfalls
auf diese Größe zu, so daß die Vt des Kanals signifikant
sinkt und das Bewegungsvermögen zunimmt.
Gemäß einem weiteren Aspekt der Erfindung wird nach der
Ausbildung der dritten Isolationsschicht eine zweite
Gateleitung auf der dritten Isolationsschicht ausgebildet
und zur darunterliegenden eingebetteten Gateleitung
parallel angeordnet. Die zwei Gateleitungen werden dann
miteinander verbunden. Eine der zwei Gateelektroden dient
als hinteres Gate und arbeitet wie in der vorstehend
erwähnten Weise.
Ausführungsbeispiele der Erfindung werden nachstehend
anhand der Zeichnung unter Bezugnahme auf den Stand der
Technik näher erläutert. Es zeigen:
Fig. 1 eine Querschnittsansicht eines DRAM-Bauelements,
das auf einem SOI-Substrat gemäß einem Verfahren
des Standes der Technik hergestellt wurde;
Fig. 2A eine Querschnittsansicht eines
Halbleitersubstrats mit einer Gateleitung und
einem Kondensator gemäß einer ersten
Ausführungsform der Erfindung;
Fig. 2B einen Prozeßschritt im Anschluß an den in Fig. 2A
gezeigten, wobei eine Isolationsschicht über
einem Kondensator ausgebildet wird;
Fig. 2C einen Prozeßschritt im Anschluß an den in Fig. 2B
gezeigten, wobei ein Handhabungswafer auf die
Isolationsschicht gebondet wird und dadurch ein
SOI-Substrat ausgebildet wird;
Fig. 3A einen Prozeßschritt im Anschluß an den in Fig. 2C
gezeigten, wobei ein Leiter, der bei dieser
Erfindung neu ist, ausgebildet wird;
Fig. 3B einen Prozeßschritt im Anschluß an den in Fig. 2C
gezeigten, wobei eine zweite Gateleitung gemäß
einer zweiten Ausführungsform der Erfindung
ausgebildet wird;
Fig. 4A und 4B Draufsichten auf ein SOI-Substrat gemäß der
ersten Ausführungsform der Erfindung bzw. einer
Modifikation derselben; und
Fig. 4C eine Draufsicht auf ein SOI-Substrat gemäß der
zweiten Ausführungsform der Erfindung.
Die erste Ausführungsform der Erfindung wird mit Bezug auf
Fig. 2A bis 2C, 3A, 4A und 4B beschrieben. Fig. 2A ist eine
Querschnittsansicht, die schematisch ein
Halbleitersubstrat, das bereits verschiedenen
Prozeßschritten unterzogen wurde, gemäß der ersten
Ausführungsform der Erfindung zeigt. Zuerst wird eine
Bauelementisolationsschicht 112 auf einer Oberfläche des
Halbleitersubstrats 100 in üblicher Weise ausgebildet, um
einen aktiven Bereich und einen inaktiven Bereich
festzulegen. Ein Transistor mit einer Gateelektrode 114a,
einem Gateoxid (nicht dargestellt) und Source/Drain-
Gebieten 116 wird auf dem aktiven Bereich des
Halbleitersubstrats 100 ausgebildet. Die Ausbildung des
Transistors ist üblich und auf ihre Erläuterung wird
verzichtet.
Eine erste Isolationsschicht 118 wird auf dem Transistor
und dem Halbleitersubstrat 100 in üblicher Weise
ausgebildet. Im allgemeinen wird vorzugsweise eine
Siliziumdioxidschicht ausgewählt. In der ersten
Isolationsschicht 118 wird eine Öffnung zu einem der
Source/Drain-Gebiete 116 ausgebildet und eine untere
Elektrode des Kondensators wird in der Öffnung und auf der
ersten Isolationsschicht 118 abgeschieden. Eine
dielektrische Schicht des Kondensators und eine obere
Elektrode werden abgeschieden und strukturiert, um den
Kondensator 120 vollständig auszubilden. Eine zweite
Isolationsschicht 122, wie z. B. BPSG
(Borphosphorsilikatglas), wird auf dem Kondensator 120 und
der ersten Isolationsschicht 118 ausgebildet. Diese BPSG-
Schicht 122 wird als Klebeschicht für das SOI-Substrat
verwendet.
Mit Bezug auf Fig. 2B wird die BPSG-Schicht 122 dann für
das SOI-Substrat geschliffen und poliert und auf den
vorbereiteten Handhabungswafer 124 gebondet. Die andere
Oberfläche des Halbleitersubstrats (d. h. die zum
Handhabungswafer 124 entgegengesetzte Oberfläche) wird bis
zur Bauelementisolationsschicht 112 hinab planarisiert, wie
in Fig. 2C dargestellt. Der Planarisierungsprozeß verwendet
ein CMP (chemisch-mechanisches Polieren)-Verfahren.
Die Ausbildung des Substratkontaktleiters wird als nächstes
angegangen und ist in Fig. 3A schematisch dargestellt. Mit
Bezug auf Fig. 3A wird auf der planarisierten Oberfläche
eine dritte Isolationsschicht 128a, die aus einer
Oxidschicht besteht, mit einer Dicke von etwa 1000 Å
ausgebildet. In der dritten Isolationsschicht 128a wird
eine Öffnung zum Kanalgebiet entsprechend dem
Volumenbereich des Halbleitersubstrats zwischen den
Source/Drain-Gebieten 116 ausgebildet. Ein leitfähiges
Material wird in der Öffnung und auf der dritten
Isolationsschicht 128a abgeschieden und strukturiert, um
den Substratkontaktleiter 126a und 126b auszubilden. Der
Leiter 126b wird überlappend und parallel zur
darunterliegenden Gateleitung 114a ausgebildet. Mit anderen
Worten, ein durch den Effekt des potentialfreien Substrats
verursachtes Anreicherungsloch wird zur Erdung oder Vbb
geleitet und dadurch wird die Verminderung der
Durchbruchspannung und des Verlusts unterhalb der Schwelle
unterdrückt. Da die Gateleitung und der Kondensator
eingebettet sind, entstehen ferner keine
Überlappungsbedenken zwischen der Bitleitung (oder
Metalleitung) über dem Substratkontaktleiter und der
Gateleitung (oder dem Kondensator). Daher kann der
Substratkontaktleiter aus Polysilizium, Wolframsilizid,
Wolfram oder Metall hergestellt werden und kann
gleichzeitig für eine Widerstandsleitung des peripheren
Schaltungsbereichs verwendet werden. Der nächste
Prozeßschritt ist die Ausbildung einer Bitleitung 130. Eine
vierte Isolationsschicht 128b wird auf dem
Substratkontaktleiter 126b und der dritten
Isolationsschicht 128a ausgebildet. In der dritten und
vierten Isolationsschicht 128a und 128b wird eine Öffnung
zum anderen der Source/Drain-Gebiete 116 ausgebildet. Ein
Bitleitungsmaterial wird in der Öffnung und auf der vierten
Isolationsschicht 128b abgeschieden und die Bitleitung 130
wird ausgebildet. Eine fünfte Isolationsschicht 132 wird
auf der vierten Isolationsschicht 128b ausgebildet und
Metalleitungen 134a und 134b werden darauf ausgebildet.
Fig. 4A stellt schematisch eine Draufsicht auf ein SOI-
Substrat nach der Ausbildung des Substratkontaktleiters 126
gemäß der ersten Ausführungsform dar. Wie zu sehen ist, ist
der Substratkontaktleiter 126 über der und parallel zur
darunterliegenden Gateleitung 114a justiert, welche die
aktiven Bereiche 110 schneidet. Der Substratkontaktleiter
126 ist über den Kontaktstecker 126a mit den aktiven
Bereichen 110 (insbesondere dem Kanalgebiet) verbunden. Der
Substratkontaktleiter 126 unterdrückt vorteilhaft den
Effekt des potentialfreien Substrats des Transistors.
Alternativ können die Gateleitung 114a und der
Substratkontaktleiter 126b über einen Kontakt 135 und einen
Kontaktstecker 136 miteinander verbunden werden, wie in
Fig. 4B gezeigt. Folglich dient der Substratkontaktleiter
126b als hinteres Gate.
Der Substratkontaktleiter kann mit der Erdung oder Vbb
(Sperrspannung) verbunden werden. Wenn die Gatespannung
Null ist (Aus-Strom), wird das Kanalgebiet ebenfalls auf
eine Nullspannung gebracht, und dadurch wird der Verlust
unterhalb der Schwelle unterdrückt. Wenn die vorbestimmte
Spannung an das Gate angelegt wird (d. h. Ein-Strom), wird
an das Kanalgebiet ebenfalls eine Spannung mit derselben
Größe wie an das Gate angelegt, und dadurch wird die
Schwellenspannung verringert und die
Ladungsträgerkonzentration erhöht.
Die zweite Ausführungsform der Erfindung wird als nächstes
behandelt und ihre Erläuterung erfolgt mit Bezug auf Fig.
3B und Fig. 4C. Dieselben Teile, die wie bei der ersten
Ausführungsform funktionieren, sind mit denselben
Bezugsziffern gekennzeichnet und werden kurz erläutert.
Nach der Ausbildung des SOI-Substrats, das in Fig. 2C
gezeigt ist, wird eine dritte Isolationsschicht 128c auf
der planarisierten SOI-Oberfläche ausgebildet. Ein zweites
Gate 126, ein sogenanntes hinteres Gate, wird auf der
dritten Isolationsschicht so ausgebildet, daß es das
darunterliegende erste Gate 114a überlappt und dazu
parallel ist. Das hintere Gate 126 wird dann mit dem ersten
Gate 114a verbunden. Hierbei besitzt das zweite Gate 126
denselben Widerstand wie das erste Gate 114a und besteht
aus demselben leitfähigen Material wie z. B. Polysilizium,
Wolframsilizid, Wolfram und Metall. Die Prozeßsequenz für
das erste Gate und das zweite, hintere Gate kann umgekehrt
werden. Kurz gesagt, nach der Festlegung eines aktiven und
inaktiven Bereichs durch die Bauelementisolationsschicht
wird zuerst das hintere Gate auf dem aktiven Bereich des
Halbleitersubstrats ausgebildet. Es werden mehrere
Prozeßschritte wie bei der vorstehend erwähnten ersten
Ausführungsform ausgeführt. Die dritte Isolationsschicht
128c wird dann ausgebildet und anschließend wird ein Gate
auf der dritten Isolationsschicht 128c ausgebildet.
Eine vierte Isolationsschicht 128d wird auf dem zweiten,
hinteren Gate 126 und der dritten Isolationsschicht 128c
ausgebildet. Die nächste Prozeßsequenz ist dieselbe wie bei
der ersten Ausführungsform. Die Funktion des hinteren Gates
wurde bereits bei der ersten Ausführungsform der Erfindung
erläutert.
Fig. 4C stellt schematisch eine Draufsicht auf ein SOI-
Substrat nach der Ausbildung des zweiten, hinteren Gates
126 gemäß der zweiten Ausführungsform der Erfindung dar.
Wie zu sehen ist, ist das zweite, hintere Gate 126 mit dem
ersten Gate 114a über den Kontakt 135 und den
Kontaktstecker 136 verbunden.
Es ist für Fachleute zu erkennen, daß die in der Anmeldung
offenbarten innovativen Konzepte in einer breiten Vielfalt
von Zusammenhängen angewendet werden können. Darüber hinaus
kann die bevorzugte Implementierung in einer ungeheuren
Vielfalt von Arten modifiziert werden. Folglich sollte es
selbstverständlich sein, daß die nachstehend und vorstehend
vorgeschlagenen Modifikationen und Variationen nur als
Erläuterung vorgesehen sind. Diese Beispiele können helfen,
einiges des Anwendungsbereichs der erfindungsgemäßen
Konzepte zu zeigen, aber diese Beispiele schöpfen bei
weitem nicht den vollen Variationsbereich in den
offenbarten neuen Konzepten aus.
Claims (17)
1. Verfahren zur Herstellung eines
Halbleiterspeicherbauelements mit den Schritten:
Vorsehen eines Halbleitersubstrats (100) mit zwei entgegengesetzten Oberflächen;
Ausbilden einer Bauelementisolationsschicht (112) in und auf einer der zwei Oberflächen des Halbleitersubstrats (100), um aktive und inaktive Bereiche festzulegen;
Ausbilden einer Gateelektrode (114a) auf dem aktiven Bereich des Halbleitersubstrats (100), wobei eine Gateoxidschicht dazwischen angeordnet wird;
Ausbilden eines Paars von Source/Drain-Gebieten (116) in und auf dem aktiven Bereich und benachbart zur Gateelektrode (114a), wobei ein Gebiet des Halbleitersubstrats, das unter der Gateelektrode (114a) liegt, einen Kanal bereitstellt;
Ausbilden einer ersten Isolationsschicht (118) über dem Halbleitersubstrat (100) und auf der Gateelektrode (114a);
Ausbilden eines Kondensators (120) auf der ersten Isolationsschicht (118), der mit einem des Paars von Source/Drain-Gebieten (116) durch die erste Isolationsschicht (118) hindurch elektrisch verbunden wird;
Ausbilden einer zweiten Isolationsschicht (122a) über der ersten Isolationsschicht (118) und auf dem Kondensator (120);
Bonden einer Oberfläche eines Handhabungswafers (124) auf die zweite Isolationsschicht (122a);
Schleifen und Polieren der anderen Oberfläche des Halbleitersubstrats (100) bis zu einer oberen Oberfläche der Bauelementisolationsschicht (112) hinab;
Ausbilden einer dritten Isolationsschicht (128a) auf der polierten anderen Oberfläche des Halbleitersubstrats (100); und
Ausbilden eines Leiters (126b) auf der dritten Isolationsschicht (128a), der mit dem Kanalgebiet durch die dritte Isolationsschicht (128a) hindurch elektrisch verbunden wird.
Vorsehen eines Halbleitersubstrats (100) mit zwei entgegengesetzten Oberflächen;
Ausbilden einer Bauelementisolationsschicht (112) in und auf einer der zwei Oberflächen des Halbleitersubstrats (100), um aktive und inaktive Bereiche festzulegen;
Ausbilden einer Gateelektrode (114a) auf dem aktiven Bereich des Halbleitersubstrats (100), wobei eine Gateoxidschicht dazwischen angeordnet wird;
Ausbilden eines Paars von Source/Drain-Gebieten (116) in und auf dem aktiven Bereich und benachbart zur Gateelektrode (114a), wobei ein Gebiet des Halbleitersubstrats, das unter der Gateelektrode (114a) liegt, einen Kanal bereitstellt;
Ausbilden einer ersten Isolationsschicht (118) über dem Halbleitersubstrat (100) und auf der Gateelektrode (114a);
Ausbilden eines Kondensators (120) auf der ersten Isolationsschicht (118), der mit einem des Paars von Source/Drain-Gebieten (116) durch die erste Isolationsschicht (118) hindurch elektrisch verbunden wird;
Ausbilden einer zweiten Isolationsschicht (122a) über der ersten Isolationsschicht (118) und auf dem Kondensator (120);
Bonden einer Oberfläche eines Handhabungswafers (124) auf die zweite Isolationsschicht (122a);
Schleifen und Polieren der anderen Oberfläche des Halbleitersubstrats (100) bis zu einer oberen Oberfläche der Bauelementisolationsschicht (112) hinab;
Ausbilden einer dritten Isolationsschicht (128a) auf der polierten anderen Oberfläche des Halbleitersubstrats (100); und
Ausbilden eines Leiters (126b) auf der dritten Isolationsschicht (128a), der mit dem Kanalgebiet durch die dritte Isolationsschicht (128a) hindurch elektrisch verbunden wird.
2. Verfahren nach Anspruch 1, wobei die zweite
Isolationsschicht (122a) eine BPSG-Schicht umfaßt.
3. Verfahren nach Anspruch 1, wobei der Leiter (126b) aus
der Gruppe ausgewählt wird, die aus einer
Polysiliziumschicht, einer Wolframsilizidschicht, einer
Wolframschicht, Metall und einer Kombination davon besteht.
4. Verfahren nach Anspruch 1, wobei der Leiter (126b) mit
der Gateelektrode (114a) elektrisch verbunden wird.
5. Verfahren zur Herstellung eines
Halbleiterspeicherbauelements mit den Schritten:
Vorsehen eines Halbleitersubstrats (100) mit zwei entgegengesetzten Oberflächen;
Ausbilden einer Bauelementisolationsschicht (112) in und auf einer der zwei Oberflächen des Halbleitersubstrats (100), um aktive und inaktive Bereiche festzulegen;
Ausbilden einer ersten Gateelektrode (114a) auf dem aktiven Bereich des Halbleitersubstrats (100), wobei eine erste Isolationsschicht dazwischen angeordnet wird;
Ausbilden eines Paars von Source/Drain-Gebieten (116) in und auf dem aktiven Bereich und benachbart zur Gateelektrode (114a), wobei ein Gebiet des Halbleitersubstrats (100), das unter der ersten Gateelektrode (114a) liegt, einen ersten Kanal bereitstellt;
Ausbilden einer zweiten Isolationsschicht (118) über dem Halbleitersubstrat und auf der ersten Gateelektrode;
Ausbilden eines Kondensators (120) auf der zweiten Isolationsschicht (118), der mit einem des Paars von Source/Drain-Gebieten durch die zweite Isolationsschicht (118) hindurch elektrisch verbunden wird;
Ausbilden einer dritten Isolationsschicht (122a) über der zweiten Isolationsschicht (118) und auf dem Kondensator (120);
Bonden einer Oberfläche eines Handhabungswafers (124) auf die dritte Isolationsschicht (122a);
Schleifen und Polieren der anderen Oberfläche des Halbleitersubstrats (100) bis zu einer oberen Oberfläche der Bauelementisolationsschicht (112) hinab;
Ausbilden einer vierten Isolationsschicht (128c) auf der polierten anderen Oberfläche des Halbleitersubstrats; und
Ausbilden eines zweiten Gates (126) auf der vierten Isolationsschicht (128c), wobei es über dem ersten Gate (114a) justiert wird und dazu parallel angeordnet wird.
Vorsehen eines Halbleitersubstrats (100) mit zwei entgegengesetzten Oberflächen;
Ausbilden einer Bauelementisolationsschicht (112) in und auf einer der zwei Oberflächen des Halbleitersubstrats (100), um aktive und inaktive Bereiche festzulegen;
Ausbilden einer ersten Gateelektrode (114a) auf dem aktiven Bereich des Halbleitersubstrats (100), wobei eine erste Isolationsschicht dazwischen angeordnet wird;
Ausbilden eines Paars von Source/Drain-Gebieten (116) in und auf dem aktiven Bereich und benachbart zur Gateelektrode (114a), wobei ein Gebiet des Halbleitersubstrats (100), das unter der ersten Gateelektrode (114a) liegt, einen ersten Kanal bereitstellt;
Ausbilden einer zweiten Isolationsschicht (118) über dem Halbleitersubstrat und auf der ersten Gateelektrode;
Ausbilden eines Kondensators (120) auf der zweiten Isolationsschicht (118), der mit einem des Paars von Source/Drain-Gebieten durch die zweite Isolationsschicht (118) hindurch elektrisch verbunden wird;
Ausbilden einer dritten Isolationsschicht (122a) über der zweiten Isolationsschicht (118) und auf dem Kondensator (120);
Bonden einer Oberfläche eines Handhabungswafers (124) auf die dritte Isolationsschicht (122a);
Schleifen und Polieren der anderen Oberfläche des Halbleitersubstrats (100) bis zu einer oberen Oberfläche der Bauelementisolationsschicht (112) hinab;
Ausbilden einer vierten Isolationsschicht (128c) auf der polierten anderen Oberfläche des Halbleitersubstrats; und
Ausbilden eines zweiten Gates (126) auf der vierten Isolationsschicht (128c), wobei es über dem ersten Gate (114a) justiert wird und dazu parallel angeordnet wird.
6. Verfahren nach Anspruch 5, wobei ein Kontaktwiderstand
der ersten Gateelektrode (114a) gleich jenem der zweiten
Gateelektrode (126) ist.
7. Verfahren nach Anspruch 5, wobei die erste
Gateelektrode (114a) aus der Gruppe ausgewählt wird, die
aus einer Polysiliziumschicht, einer Wolframsilizidschicht,
einer Wolframschicht, Metall und einer Kombination davon
besteht.
8. Verfahren nach Anspruch 5, wobei die zweite
Gateelektrode (126) aus der Gruppe ausgewählt wird, die aus
einer Polysiliziumschicht, einer Wolframsilizidschicht,
einer Wolframschicht, Metall und einer Kombination davon
besteht.
9. Verfahren nach Anspruch 5, welches ferner das
elektrische Verbinden der ersten Gateelektrode (114a) mit
der zweiten Gateelektrode (126) umfaßt.
10. Verfahren nach Anspruch 5, wobei eine der zwei
Gateelektroden (114a, 126) als hintere Gateelektrode dient.
11. Halbleiterbauelement, umfassend:
ein Halbleitersubstrat (100) mit zwei entgegengesetzten Oberflächen;
eine auf einer Oberfläche des Halbleitersubstrats ausgebildete Gateelektrode (114a);
ein Paar von Source/Drain-Gebieten (116), die in und auf dem Halbleitersubstrat und benachbart zur Gateelektrode ausgebildet sind, wobei ein Gebiet des Halbleitersubstrats, das unter der Gateelektrode (114a) liegt, als Kanal definiert ist;
eine erste Isolationsschicht (128a), die auf dem Halbleitersubstrat (100) einschließlich der Gateelektrode (114a) ausgebildet ist;
einen Leiter (126), der auf der ersten Isolationsschicht (128a) ausgebildet ist und mit dem Kanalgebiet elektrisch verbunden ist;
eine zweite Isolationsschicht (118), die auf der anderen Oberfläche des Halbleitersubstrats (100) ausgebildet ist;
einen Kondensator (120), der auf der zweiten Isolationsschicht (118) ausgebildet ist und mit einem des Paars von Source/Drain-Gebieten (116) durch die zweite Isolationsschicht (118) hindurch elektrisch verbunden ist;
eine dritte Isolationsschicht (122a), die auf der zweiten Isolationsschicht (118) und über dem Halbleitersubstrat (100) ausgebildet ist; und
einen auf die dritte Isolationsschicht (122a) gebondeten Handhabungswafer (124).
ein Halbleitersubstrat (100) mit zwei entgegengesetzten Oberflächen;
eine auf einer Oberfläche des Halbleitersubstrats ausgebildete Gateelektrode (114a);
ein Paar von Source/Drain-Gebieten (116), die in und auf dem Halbleitersubstrat und benachbart zur Gateelektrode ausgebildet sind, wobei ein Gebiet des Halbleitersubstrats, das unter der Gateelektrode (114a) liegt, als Kanal definiert ist;
eine erste Isolationsschicht (128a), die auf dem Halbleitersubstrat (100) einschließlich der Gateelektrode (114a) ausgebildet ist;
einen Leiter (126), der auf der ersten Isolationsschicht (128a) ausgebildet ist und mit dem Kanalgebiet elektrisch verbunden ist;
eine zweite Isolationsschicht (118), die auf der anderen Oberfläche des Halbleitersubstrats (100) ausgebildet ist;
einen Kondensator (120), der auf der zweiten Isolationsschicht (118) ausgebildet ist und mit einem des Paars von Source/Drain-Gebieten (116) durch die zweite Isolationsschicht (118) hindurch elektrisch verbunden ist;
eine dritte Isolationsschicht (122a), die auf der zweiten Isolationsschicht (118) und über dem Halbleitersubstrat (100) ausgebildet ist; und
einen auf die dritte Isolationsschicht (122a) gebondeten Handhabungswafer (124).
12. Halbleiterbauelement nach Anspruch 11, wobei der
Leiter (126) mit der Gateelektrode (144a) elektrisch
verbunden ist.
13. Halbleiterbauelement nach Anspruch 11, wobei der
Leiter (126) aus der Gruppe ausgewählt ist, die aus einer
Polysiliziumschicht, einer Wolframsilizidschicht, einer
Wolframschicht, Metall und einer Kombination davon besteht.
14. Halbleiterbauelement, umfassend:
ein Halbleitersubstrat (100) mit zwei entgegengesetzten Oberflächen;
eine auf einer Oberfläche des Halbleitersubstrats (100) ausgebildete erste Gateelektrode (114a), wobei eine erste Isolationsschicht dazwischen angeordnet ist;
ein Paar von Source/Drain-Gebieten (116), die in und auf dem Halbleitersubstrat (100) und benachbart zur Gateelektrode (114a) ausgebildet sind, wobei ein Gebiet des Halbleitersubstrats, das unter der Gateelektrode liegt, als Kanal definiert ist;
eine zweite Isolationsschicht (128c), die auf der anderen Oberfläche des Halbleitersubstrats (100) ausgebildet ist;
eine zweite Gateelektrode (126), die auf der zweiten Isolationsschicht (128c) ausgebildet ist und zur darunterliegenden ersten Gateelektrode (114a) parallel angeordnet ist;
eine dritte Isolationsschicht (118), die auf der ersten Gateelektrode (114a) und über dem Halbleitersubstrat (100) ausgebildet ist;
einen Kondensator (120), der auf der dritten Isolationsschicht (118) ausgebildet ist und mit einem des Paars von Source/Drain-Gebieten durch die dritte Isolationsschicht (118) hindurch elektrisch verbunden ist;
eine vierte Isolationsschicht (122a), die auf der dritten Isolationsschicht (118) und über dem Halbleitersubstrat (100) ausgebildet ist; und
einen auf die vierte Isolationsschicht (122a) gebondeten Handhabungswafer (124).
ein Halbleitersubstrat (100) mit zwei entgegengesetzten Oberflächen;
eine auf einer Oberfläche des Halbleitersubstrats (100) ausgebildete erste Gateelektrode (114a), wobei eine erste Isolationsschicht dazwischen angeordnet ist;
ein Paar von Source/Drain-Gebieten (116), die in und auf dem Halbleitersubstrat (100) und benachbart zur Gateelektrode (114a) ausgebildet sind, wobei ein Gebiet des Halbleitersubstrats, das unter der Gateelektrode liegt, als Kanal definiert ist;
eine zweite Isolationsschicht (128c), die auf der anderen Oberfläche des Halbleitersubstrats (100) ausgebildet ist;
eine zweite Gateelektrode (126), die auf der zweiten Isolationsschicht (128c) ausgebildet ist und zur darunterliegenden ersten Gateelektrode (114a) parallel angeordnet ist;
eine dritte Isolationsschicht (118), die auf der ersten Gateelektrode (114a) und über dem Halbleitersubstrat (100) ausgebildet ist;
einen Kondensator (120), der auf der dritten Isolationsschicht (118) ausgebildet ist und mit einem des Paars von Source/Drain-Gebieten durch die dritte Isolationsschicht (118) hindurch elektrisch verbunden ist;
eine vierte Isolationsschicht (122a), die auf der dritten Isolationsschicht (118) und über dem Halbleitersubstrat (100) ausgebildet ist; und
einen auf die vierte Isolationsschicht (122a) gebondeten Handhabungswafer (124).
15. Halbleiterbauelement nach Anspruch 14, wobei die erste
Gateelektrode (114a) mit der zweiten Gateelektrode (126)
elektrisch verbunden ist.
16. Halbleiterbauelement nach Anspruch 14, wobei eine der
zwei Gateelektroden (114a, 126) als hinteres Gate dient.
17. Halbleiterbauelement nach Anspruch 14, wobei die zwei
Gateelektroden (114a, 126) unabhängig aus der Gruppe
ausgewählt sind, die aus einer Polysiliziumschicht, einer
Wolframsilizidschicht, einer Wolframschicht, Metall und
einer Kombination davon besteht.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980019164A KR100267013B1 (ko) | 1998-05-27 | 1998-05-27 | 반도체 장치 및 그의 제조 방법 |
KR98-19164 | 1998-05-27 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE19923388A1 true DE19923388A1 (de) | 1999-12-02 |
DE19923388B4 DE19923388B4 (de) | 2005-11-10 |
Family
ID=19537782
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19923388A Expired - Fee Related DE19923388B4 (de) | 1998-05-27 | 1999-05-21 | Halbleiterspeicherbauelement mit SOI (Silizium auf Isolator) Struktur und Verfahren für dessen Herstellung |
Country Status (7)
Country | Link |
---|---|
US (2) | US6294806B1 (de) |
JP (2) | JPH11354756A (de) |
KR (1) | KR100267013B1 (de) |
DE (1) | DE19923388B4 (de) |
FR (1) | FR2779273B1 (de) |
GB (1) | GB2337851B (de) |
TW (1) | TW413943B (de) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100537552B1 (ko) * | 2000-07-31 | 2005-12-16 | 매그나칩 반도체 유한회사 | 반도체 소자 및 그의 제조 방법 |
US6465331B1 (en) * | 2000-08-31 | 2002-10-15 | Micron Technology, Inc. | DRAM fabricated on a silicon-on-insulator (SOI) substrate having bi-level digit lines |
DE10065669A1 (de) * | 2000-12-29 | 2002-07-11 | Infineon Technologies Ag | Verfahren zur Herstellung einer integrierten Halbleiterspeicheranordnung |
US6972448B2 (en) * | 2000-12-31 | 2005-12-06 | Texas Instruments Incorporated | Sub-lithographics opening for back contact or back gate |
FR2830124B1 (fr) * | 2001-09-26 | 2005-03-04 | St Microelectronics Sa | Memoire vive |
US7608927B2 (en) | 2002-08-29 | 2009-10-27 | Micron Technology, Inc. | Localized biasing for silicon on insulator structures |
JP2004111826A (ja) * | 2002-09-20 | 2004-04-08 | Renesas Technology Corp | 半導体装置およびその製造方法 |
US7710771B2 (en) * | 2002-11-20 | 2010-05-04 | The Regents Of The University Of California | Method and apparatus for capacitorless double-gate storage |
GB0229191D0 (en) | 2002-12-14 | 2003-01-22 | Plastic Logic Ltd | Embossing of polymer devices |
JP4319078B2 (ja) * | 2004-03-26 | 2009-08-26 | シャープ株式会社 | 半導体装置の製造方法 |
KR100674952B1 (ko) * | 2005-02-05 | 2007-01-26 | 삼성전자주식회사 | 3차원 플래쉬 메모리 소자 및 그 제조방법 |
US7709313B2 (en) * | 2005-07-19 | 2010-05-04 | International Business Machines Corporation | High performance capacitors in planar back gates CMOS |
WO2011145468A1 (en) * | 2010-05-21 | 2011-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device |
TWI708329B (zh) * | 2017-03-20 | 2020-10-21 | 聯華電子股份有限公司 | 記憶體元件及其製作方法 |
CN110678980A (zh) | 2017-06-20 | 2020-01-10 | 英特尔公司 | 用于存储器位单元的内部节点跳线 |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63308386A (ja) * | 1987-01-30 | 1988-12-15 | Sony Corp | 半導体装置とその製造方法 |
JPS63219154A (ja) * | 1987-03-06 | 1988-09-12 | Nec Corp | 半導体装置 |
US5316962A (en) * | 1989-08-15 | 1994-05-31 | Matsushita Electric Industrial Co., Ltd. | Method of producing a semiconductor device having trench capacitors and vertical switching transistors |
US5306942A (en) * | 1989-10-11 | 1994-04-26 | Nippondenso Co., Ltd. | Semiconductor device having a shield which is maintained at a reference potential |
US5420048A (en) * | 1991-01-09 | 1995-05-30 | Canon Kabushiki Kaisha | Manufacturing method for SOI-type thin film transistor |
EP0537677B1 (de) * | 1991-10-16 | 1998-08-19 | Sony Corporation | Verfahren zur Herstellung einer SOI-Struktur mit einem DRAM |
JPH06104410A (ja) * | 1991-10-31 | 1994-04-15 | Sony Corp | Soi構造の形成方法 |
DE69232432T2 (de) * | 1991-11-20 | 2002-07-18 | Canon Kk | Verfahren zur Herstellung einer Halbleiteranordnung |
JPH05243521A (ja) * | 1992-03-02 | 1993-09-21 | Fujitsu Ltd | 半導体メモリ装置 |
JPH0834261B2 (ja) * | 1992-06-17 | 1996-03-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | Bicmos集積回路用のsoi構造体およびその製造方法 |
JPH0621386A (ja) * | 1992-07-06 | 1994-01-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH06252400A (ja) * | 1992-12-28 | 1994-09-09 | Sony Corp | 横型絶縁ゲート型電界効果トランジスタの製法 |
US6004865A (en) * | 1993-09-06 | 1999-12-21 | Hitachi, Ltd. | Method of fabricating multi-layered structure having single crystalline semiconductor film formed on insulator |
JP3488730B2 (ja) * | 1993-11-05 | 2004-01-19 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
US5446299A (en) * | 1994-04-29 | 1995-08-29 | International Business Machines Corporation | Semiconductor random access memory cell on silicon-on-insulator with dual control gates |
JPH07321332A (ja) * | 1994-05-21 | 1995-12-08 | Sony Corp | Mis型半導体装置及びその製造方法 |
US5559368A (en) * | 1994-08-30 | 1996-09-24 | The Regents Of The University Of California | Dynamic threshold voltage mosfet having gate to body connection for ultra-low voltage operation |
JPH08181316A (ja) * | 1994-12-22 | 1996-07-12 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
US5753947A (en) * | 1995-01-20 | 1998-05-19 | Micron Technology, Inc. | Very high-density DRAM cell structure and method for fabricating it |
JP3973715B2 (ja) * | 1995-06-05 | 2007-09-12 | 富士通株式会社 | 半導体記憶装置及びその製造方法 |
US5776789A (en) * | 1995-06-05 | 1998-07-07 | Fujitsu Limited | Method for fabricating a semiconductor memory device |
GB2321336B (en) * | 1997-01-15 | 2001-07-25 | Univ Warwick | Gas-sensing semiconductor devices |
US6043535A (en) * | 1997-08-29 | 2000-03-28 | Texas Instruments Incorporated | Self-aligned implant under transistor gate |
KR100281109B1 (ko) * | 1997-12-15 | 2001-03-02 | 김영환 | 에스오아이(soi)소자및그의제조방법 |
JP3699823B2 (ja) * | 1998-05-19 | 2005-09-28 | 株式会社東芝 | 半導体装置 |
US6100567A (en) * | 1998-06-11 | 2000-08-08 | Sun Microsystems, Inc. | Tunable threshold SOI device using back gate and intrinsic channel region |
-
1998
- 1998-05-27 KR KR1019980019164A patent/KR100267013B1/ko not_active IP Right Cessation
-
1999
- 1999-04-03 TW TW088105357A patent/TW413943B/zh not_active IP Right Cessation
- 1999-04-26 GB GB9909584A patent/GB2337851B/en not_active Expired - Fee Related
- 1999-05-21 DE DE19923388A patent/DE19923388B4/de not_active Expired - Fee Related
- 1999-05-26 FR FR9906620A patent/FR2779273B1/fr not_active Expired - Fee Related
- 1999-05-26 US US09/320,214 patent/US6294806B1/en not_active Expired - Lifetime
- 1999-05-26 JP JP11147194A patent/JPH11354756A/ja not_active Withdrawn
-
2001
- 2001-08-23 US US09/934,761 patent/US6458638B2/en not_active Expired - Lifetime
-
2007
- 2007-07-31 JP JP2007199746A patent/JP2007335887A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
US6458638B2 (en) | 2002-10-01 |
GB9909584D0 (en) | 1999-06-23 |
GB2337851A (en) | 1999-12-01 |
JP2007335887A (ja) | 2007-12-27 |
GB2337851B (en) | 2000-08-23 |
KR100267013B1 (ko) | 2000-09-15 |
US20020001913A1 (en) | 2002-01-03 |
KR19990086261A (ko) | 1999-12-15 |
FR2779273B1 (fr) | 2005-04-29 |
DE19923388B4 (de) | 2005-11-10 |
JPH11354756A (ja) | 1999-12-24 |
US6294806B1 (en) | 2001-09-25 |
TW413943B (en) | 2000-12-01 |
FR2779273A1 (fr) | 1999-12-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE19727466C2 (de) | DRAM-Zellenanordnung und Verfahren zu deren Herstellung | |
DE4443968B4 (de) | Halbleiterspeicherzelle und Verfahren zum Herstellen derselben | |
DE4016346C2 (de) | Nichtflüchtige Halbleiterspeichervorrichtung und ein Verfahren zu ihrer Herstellung | |
DE19923388B4 (de) | Halbleiterspeicherbauelement mit SOI (Silizium auf Isolator) Struktur und Verfahren für dessen Herstellung | |
DE2730202A1 (de) | Halbleiterspeicher | |
DE19736204A1 (de) | Flüssigkristallanzeige mit Dünnschichttransistor und Herstellungsverfahren dafür | |
DE102005040847B4 (de) | Single-Poly-EPROM-Baustein und Verfahren zur Herstellung | |
DE3513034A1 (de) | Halbleitervorrichtung | |
DE1589687C3 (de) | Festkörperschaltung mit isolierten Feldeffekttransistoren und Verfahren zu ihrer Herstellung | |
DE4203565C2 (de) | Verfahren zur Herstellung einer Halbleitervorrichtung | |
EP0698293B1 (de) | Verfahren zur herstellung eines halbleiterbauelements mit stromanschlüssen für hohe integrationsdichte | |
DE10341062A1 (de) | Gate-Strukturen bei nicht-flüchtigen Speichervorrichtungen mit gekrümmten Seitenwänden, die unter Verwendung von Sauerstoffkanälen ausgebildet sind, und Verfahren zum Ausbilden derselben | |
EP1145319A1 (de) | Integrierte schaltungsanordnung und verfahren zu deren herstellung | |
DE10212932B4 (de) | Trenchzelle für ein DRAM-Zellenfeld | |
DE2532594A1 (de) | Halbleiterspeicher | |
DD299990A5 (de) | Ein-Transistor-Speicherzellenanordnung und Verfahren zu deren Herstellung | |
DE4437761B4 (de) | Verfahren zum Bilden eines Kontakts in einer Halbleitervorrichtung | |
DE19525576B4 (de) | Verfahren zur Herstellung eines Dünnfilmtransistors | |
DE19542240C2 (de) | Halbleitervorrichtung und Verfahren zu ihrer Herstellung | |
DE3114971A1 (de) | Dmos-halbleiterbauelement | |
DE19651982A1 (de) | Halbleitereinrichtung und Herstellungsverfahren derselben | |
DE19719156B4 (de) | Transistorstruktur und Verfahren zu ihrer Herstellung | |
EP1155446A1 (de) | Verfahren zum herstellen einer dram-zelle mit einem grabenkondensator | |
DE102005024944B3 (de) | Kontaktstruktur für einen Stack-DRAM-Speicherkondensator | |
DE69925702T2 (de) | Halbleiterbauelement und dessen Herstellungsverfahren |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8364 | No opposition during term of opposition | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |
Effective date: 20141202 |