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Die
Erfindung betrifft eine Trenchzelle zur Speicherung digitaler Information
in einer DRAM-Struktur, ein aus derartigen Trenchzellen aufgebautes
Zellenfeld.
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DRAM-Arrays
werden typischerweise mittels einer regelmäßigen Anordnung von Trenchzellen realisiert.
Hierzu werden eine Vielzahl von Trenchlöchern in ein Halbleitersubstrat
geätzt.
Der untere Bereich eines Trenchlochs dient dann jeweils zur Aufnahme
eines Speicherkondensators der DRAM-Zelle. Pro Speicherzelle sind
ein oder mehrere Auswahltransistoren vorgesehen, die als Feldeffekttransistoren
ausgeführt
sind. Die Gates dieser Feldeffekttransistoren können über eine zu der Zelle gehörige Wortleitung
angesteuert werden. Über
die Source-Drain-Strecke der Auswahltransistoren kann der Speicherkondensator
mit einer zugehörigen
Bitleitung verbunden werden, um digitale Information in die Zelle
einzuschreiben bzw. um gespeicherte Werte aus der Zelle auszulesen.
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Im
Zuge der fortschreitenden Miniaturisierung wird es immer wichtiger,
Speicherzellen möglichst
platzsparend aufzubauen. Hierzu ist es bekannt, den bzw. die Auswahltransistoren
einer Trenchzelle in die Seitenwand des Trenchlochs zu integrieren.
Bei derartigen vertikalen Auswahltransistoren wird die Gate-Elektrode des Auswahltransistors in
den oberen Teil des Trenchlochs integriert. Eine dünne Oxidschicht
an der Seitenwand des Trenchlochs dient als Gateoxid. Der untere
Source/Drain-Anschluss wird durch einen vergrabenen Dotierbereich
gebildet, den sogenannten „buried strap", der mit dem Speicherkondensator
leitend verbunden ist. Der obere Source/Drain-Anschluss wird durch
einen oberflächennahen
Dotierbereich gebildet.
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Im
Stand der Technik sind Trenchzellen für DRAM-Arrays als sogenanntes
VTC-Zellenkozept bekannt, bei denen pro Trenchzelle zwei einander gegenüberliegend
angeordnete vertikale Auswahltransistoren vorgesehen sind. Eine
derartige Trenchzelle ist in 1 gezeigt.
Die notwendige Ankontaktierung des meist schwach p-dotierten Siliziumsubstrats
erfolgt bei dieser Zelle vom unteren Substratbereich aus, und zwar
meist von außerhalb
des Zellenfeldes her. Da die Dotierdichte des Substrats nicht zu hoch
sein darf, lässt
sich nur eine Ankontaktierung mit relativ geringer Leitfähigkeit
ausführen.
Weiterhin tritt das Problem auf, dass der Substratbereich oberhalb
der n+-dotierten vergrabenen Dotierbereiche durch
die relativ stark ausgedehnten Raumladungszonen dieser Dotierbereiche
vom unteren Substratbereich abgeschnürt werden kann. Dies führt dann dazu,
dass das Substratpotential für
die vertikalen Auswahltransistoren frei schwankt („floatet") und es infolge
dieser Schwankungen zu fehlerhaften Schaltzuständen dieser Transistoren kommt.
Diesem Abschnür-Problem
konnte bei der in 1 gezeigten Trenchzelle bislang
nur dadurch begegnet werden, indem die Zellen nicht zu nah beabstandet
zueinander angeordnet wurden. Dadurch wird eine weitergehende Miniaturisierung
verhindert.
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In 2 ist
ein weiterer als Hybridzellenkonzept bekannter Trenchzellentyp gezeigt.
Bei dieser Hybridzelle ist nur mehr ein vertikaler Auswahltransistor
pro Trenchzelle vorgesehen. Die Ankontaktierung des Substrats erfolgte
auch bei diesem Zelltyp vom unteren Substratbereich her. Das Problem
bei diesem Zelltyp ist, dass sich auf der dem Auswahltransistor
entgegengesetzten Seite der Zelle ein parasitärer Transistor bilden kann,
was dazu führt,
dass störende
Leckströme
auftreten. Um diese Leckströme
nicht zu groß werden
zu lassen, musste bisher immer darauf geachtet werden, die Zellen
nicht zu nah beieinander anzuordnen. Dadurch wird eine weitergehende
Miniaturisierung verhindert.
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Es
ist Aufgabe der Erfindung, eine Trenchzelle zur Verfügung zu
stellen, welche eine dicht gepackte Anordnung der Trenchzellen ermöglicht,
ohne dass das Ein- und Auslesen durch Leckströme beeinträchtigt wird und zugleich eine
zuverlässige
Ankontaktierung des Halbleitersubstrats ermöglicht.
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Diese
Aufgabe der Erfindung wird durch eine Trenchzelle gemäß Anspruch
1 und ein Zellenfeld gemäß Anspruch
8 gelöst.
Bevorzugte Weiterbildungen sind in den abhängigen Ansprüchen angegeben.
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Die
erfindungsgemäße Trenchzelle
zur Speicherung digitaler Information in einer DRAM-Struktur weist
einen vertikalen Auswahltransistor auf, der auf der in eine Bitleitungsrichtung
gesehen ersten Seite des für
die Trenchzelle vorgesehenen Trenchlochs angeordnet ist. Der obere
Source/Drain-Anschluss des vertikalen Auswahltransistors wird von
einem neben dem Trenchloch befindlichen Dotierbereich und der untere
Source/Drain-Anschluss des vertikalen Auswahltransistors von einem
vergrabenen Dotierbereich gebildet. Beide Dotierbereiche weisen
eine Dotierung von einem ersten Leitfähigkeitstyp auf. Die Trenchzelle
weist auf der in Bitleitungsrichtung gesehen zweiten Seite benachbart
zu dem Trenchloch ein oberflächennaher
Dotierbereich von einem zweiten Leitfähigkeitstyp auf.
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Dieser
Leckstrom, der das Ein- und Ausleseverhalten der vertikalen Auswahltransistoren
erheblich stören
konnte, kann mit dem erfindungsgemäßen oberflächennahen Dotierbereich vom
entgegengesetzten Leitfähigkeitstyp
zur Source/Drain-Dotierung wirksam unterdrückt werden. Dieser zusätzliche Sperrdotier-Bereich ist benachbart
zu einer Trenchseitenwandoxid der be trachteten Zelle angeordnet und
verhindert, dass sich an der Rückwand
der betrachteten Zelle ein parasitärer Transistor ausbilden kann.
Zwischen diesem Sperrdotierbereich und dem vergrabenen Source/Drain-Dotiergebiet
des Auswahltransistors der benachbarten Zelle kann sich dann nämlich kein
leitfähiger
Kanal bilden. Unabhängig
von der Ladung der zum betrachteten Transistor gehörigen Gateelektrode
wird so verhindert, dass sich ein Leckstrom bilden kann.
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Es
ist von Vorteil, wenn sich der Sperrdotierbereich bis zur Substratoberfläche hin
erstreckt und hochdotiert ist. In diesem Fall kann die Dotierimplantation
nämlich
von der Substratoberfläche
aus vorgenommen werden. Es ist dabei weiter von Vorteil, wenn oberhalb
des Sperrdotierbereichs eine Leiterbahn auf der Substratoberfläche angeordnet
ist, über die
das Halbleitersubstrat ankontaktierbar ist. Über den Sperrdotierbereich,
der sich bis zur Siliziumoberfläche
erstreckt, kann das schwach dotierte Substrat vom gleichen Leitfähigkeitstyp über die
Leiterbahn ankontaktiert werden. Auf diese Weise kann ein guter Kontakt
zu dem Substrat hergestellt werden.
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Bei
der erfindungsgemäßen Lösung wird
der Kontakt zum Substrat von der Halbleiteroberfläche aus über eine
Leiterbahn hergestellt. Da die Leitfähigkeit einer Leiterbahn sehr
viel höher
ist als die des schwach dotierten Substrats, kann das Substrat auf diese
Weise wesentlich besser ankontaktiert werden. Selbst durch eine
verbreiterte Raumladungszone des vergrabenen Source/Drain-Dotierbereichs
(„buried strap") des Auswahltransistors
kann das Substratpotential im Bereich des Auswahltransistors nicht
mehr abgeschnürt
werden. Dadurch ist stets gewährleistet, dass
das Substratpotential im Bereich des Auswahltransistors einen definierten
Wert hat. Fehlerhafte Schaltzustände
des Auswahltransistors können
so verhindert werden. Da bei der erfindungsgemäßen Lösung auf diesen Abschnüreffekt
keine Rücksicht mehr
genommen wird, können
die Trenchzellen in geringerem Abstand als bisher zueinander an geordnet
werden. Die erfindungsgemäße Lösung ermöglicht insofern
eine Erhöhung
der Speicherdichte.
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Es
ist darüber
hinaus von Vorteil, wenn oberhalb der Leiterbahn eine Isolierschicht
angeordnet ist, welche die Leiterbahn gegenüber darüber befindlichen Bitleitungen
isoliert. Die darüber
befindliche Bitleitung ist mit dem hochdotierten Bereich verbunden,
der als oberer Source/Drain-Anschluss des Auswahltransistors fungiert.
Um die oberhalb des Sperrdotierbereichs verlaufende Leiterbahn von
der darüber
befindlichen Bitleitung zu isolieren, ist zwischen der Leiterbahn
und der Bitleitung eine Oxidschicht angeordnet. Diese Oxidschicht
muss so dick sein, dass der Abstand zur Bitleitung ausreichend hoch
ist, um den Beitrag zur Bitleitungskapazität möglichst klein zu halten.
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Es
ist von Vorteil, wenn die Leiterbahn aus Polysilizium, Wolfram,
Wolframsilizid oder Titan besteht. Die genannten Materialien weisen
zum einen eine gute Leitfähigkeit
auf. Darüber
hinaus sind diese Materialien auch hinreichend hitzebeständig, so
dass die Leiterbahn bei Hitzeeinwirkung während darauffolgender Prozessschritte
nicht verdampft.
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Es
ist weiter von Vorteil, wenn das Halbleitersubstrat und die Sperrdotierung
p-dotiert sind, da dann als Auswahltransistoren n-Kanal Transistoren verwendet
werden können,
welche meist bessere Eigenschaften als p-Kanal Transistoren aufweisen. Meist
ist eine schwach p-dotierte Wanne im Halbleitersubstrat zur Aufnahme
des Zellenfeldes vorgesehen.
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Gemäß einer
weiteren vorteilhaften Ausführungsform
der Erfindung variiert die Dotierkonzentration des Substrats in
Abhängigkeit
vom Abstand zur Substratoberfläche,
wobei die Dotierkonzentration in der Tiefe, in der sich der vergrabene
Source/Drain-Dotierbereich des Auswahltransistors befindet, minimal
ist. Der vergrabene Source/Drain-Dotierbereich bildet zusammen mit
dem umgebenden entgegengesetzt dotierten Sub strat einen in Sperrrichtung
betriebenen pn-Übergang.
Die Leckströme eines
pn-Übergangs
nehmen mit zunehmender Dotierdichte des Substrats zu. Zur Minimierung
der Leckströme
ist es deshalb von Vorteil, wenn die Dotierkonzentration des Substrats
in Abhängigkeit
vom Abstand zur Oberfläche
so variiert wird, dass sie beim pn-Übergang ihr Minimum annimmt.
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Das
erfindungsgemäße Zellenfeld
umfasst eine Vielzahl von regelmäßig angeordneten
Trenchzellen. Bei Einsatz der erfindungsgemäßen Trenchzellen können diese
in geringem Abstand voneinander angeordnet werden, so dass eine
hohe Integrationsdichte möglich
wird.
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Dabei
ist es von Vorteil, wenn die Trenchlöcher entsprechend einem rautenförmigen Schema angeordnet
sind. Wenn man eine bestimmte Bitleitung betrachtet, so wechseln
sich entlang dieser Bitleitung aktive Wortleitungen und passierende
Wortleitungen ab. Die Trenchzellen befinden sich jeweils an den
Kreuzungspunkten der Bitleitung und der aktiven Wortleitungen. Die
aktiven Wortleitungen der betrachteten Bitleitung sind zugleich
die passierenden Wortleitungen der benachbarten Bitleitung. Umgekehrt
sind die passierenden Wortleitungen der betrachteten Bitleitung
zur gleichen Zeit die aktiven Wortleitungen der benachbarten Bitleitung.
Auch bei der benachbarten Bitleitung sind die Trenchzellen jeweils
an den Kreuzungspunkten der Bitleitung und den aktiven Wortleitungen
angeordnet. Auf diese Weise ergibt sich für die Anordnung der Trenchlöcher ein
rautenförmiges
Schema, das die Unterbringung einer großen Zahl von Trenchzellen pro
Flächeneinheit
ermöglicht.
Die Wortleitungen und Bitleitungen verlaufen bei diesem Schema orthogonal
zueinander. Die erfindungsgemäßen Leiterbahnen
zur Kontaktierung des Substrats können in dieses bekannte rautenförmige Schema
integriert werden. Zur Realisierung der erfindungsgemäßen Lösung muss
dieses Schema also nicht modifiziert werden.
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Darüber hinaus
ist es von Vorteil, wenn das Substrat über die Leiterbahnen von außerhalb
des Zellenfeldes aus ankontaktierbar ist. Auf diese Weise muss die
Struktur der zueinander orthogonal verlaufenden Wortleitungen und
Bitleitungen im Bereich des Zellenfeldes nicht verändert werden.
Wegen des geringen Widerstands der Leiterbahn kann auch durch eine
Kontaktierung des Substrats von außerhalb des Zellenfeldes aus
ein guter Kontakt zum Substrat hergestellt werden.
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Bei
der Herstellung der erfindungsgemäßen Trenchzellen wird von einem
vorstrukturierten Halbleitersubstrat ausgegangen, welches bereits
Trenchlöcher
mit vertikalen Auswahltransistoren aufweist, die jeweils auf einer
in eine Bitleitungsrichtung gesehen ersten Seite des Trenchlochs
angeordnet sind. In jedes Trenchloch wird auf zweiten, der ersten
Seite in Bitleitungsrichtung gesehen gegenüberliegenden Seite die Sperrdotierung
eingebracht.
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Beim
Einbringen der Sperrdotierung ist dabei bevorzugt folgende Vorgehensweise:
Zuerst
wird eine Dotierung mit Dotiermaterial vom zweiten Leitfähigkeitstyp
flächig
auf das Halbleitersubstrat, zwischen in Bitleitungsrichtung benachbarten
Trenchlöchern
eingebracht. Anschließend
werden die Wortleitungen sowie die zugehörigen Isolierumhüllungen
strukturiert, und dann jeweils in den Bereich zwischen der zu einer
Trenchzelle gehörigen aktiven
Wortleitung und der zur zweiten Seite der Trenchzelle hin benachbarten
passierenden Wortleitung eine Dotierung mit Dotiermaterial vom ersten Leitfähigkeitstyp
eingebracht, wobei die Wortleitungen mit ihren zugehörigen Isolierumhüllungen
als Maske verwendet werden und dabei die Dotierung mit Dotieratomen
vom ersten Leitfähigkeitstyp überkompensiert
wird.
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Bei
diesem Vorgehen kann die erste Dotierung flächig eingebracht werden. In
dem Bereich, in dem die zweite entgegenge setzte Dotierung eingebracht
wird, wird die Konzentration des zweiten Dotiermaterials so hoch
gewählt,
dass in diesem Bereich die erste Dotierung überkompensiert wird. Dadurch
ist lediglich für
das Einbringen der zweiten Dotierung ein Maskenschritt erforderlich,
während
die erste Dotierung jeweils ohne Maske eingebracht wird.
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Beim
Einbringen des zweiten Dotiermaterials werden jeweils die strukturierten
Wortleitungen mit ihren Isolierumhüllungen als Maske verwendet.
Zwar ist für
das Einbringen des zweiten Dotiermaterials eine Maske erforderlich,
um Teile der Substratoberfläche
abzudecken, aber die eigentliche Begrenzung der Dotierbereiche wird
durch die Isolierumhüllungen der
Wortleitungen vorgegeben. Wegen dieses als Selbstjustierung bezeichneten
Effekts können
die Anforderungen an die Justiergenauigkeit sowie an die Fertigungsgenauigkeit
der Maske abgesenkt werden.
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Nachfolgend
wird die Erfindung anhand eines in der Zeichnung dargestellten Ausführungsbeispiels
weiter beschrieben. Es zeigen:
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1 einen
Längsschnitt
durch ein Feld von Trenchzellen des Stands der Technik, wobei pro Trenchzelle
zwei vertikale Auswahltransistoren vorhanden sind;
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2 einen
Längsschnitt
durch ein Feld von Trenchzellen des Stands der Technik, wobei pro Trenchzelle
ein vertikaler Auswahltransistor vorhanden ist;
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3 einen
Längsschnitt
durch ein Feld von erfindungsgemäßen Trenchzellen
mit jeweils einem vertikalen Auswahltransistor pro Trenchzelle;
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4 eine
Darstellung eines Arrays von erfindungsgemäßen Trenchzellen in Draufsicht;
und
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5A bis 5D eine
Abfolge von Prozessschritten zur Herstellung eines Arrays von erfindungsgemäßen Trenchzellen.
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In 1 ist
ein Längsschnitt
entlang einer Bitleitung eines Feldes von Trenchzellen gemäß einem
Stand der Technik gezeigt. Im unteren Bereich des Trenchlochs 1 befindet
sich der aus Polysilizium oder einem anderen leitenden Material
bestehende Innenelektrode 2, der zusammen mit einem als
Dielektrikum dienenden Trenchseitenwandoxid 3 und einer
n+-dotierten Gegenelektrode 4 den
Speicherkondensator der Trenchzelle bildet. Das n+-dotierte
Gebiet 4, das die Gegenelektrode bildet, wird auch als „buried
plate" bezeichnet.
Durch das Trenchseitenwandoxid 3 wird die Innenelektrode 2 gegenüber der n+-dotierten Gegenelektrode 4 sowie
einem schwach p-dotierten Substrat 5 isoliert. Zur Speicherung
digitaler Information kann elektrische Ladung in diesen Speicherkondensator
eingespeichert und wieder ausgelesen werden.
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Die
Innenelektrode 2 kann über
zwei vertikale Auswahltransistoren 6, 7 mit einer
zugehörigen
Bitleitung 8 verbunden werden. Um die Leistungsaufnahme
des DRAM-Arrays gering zu halten, sind die Auswahltransistoren als
Feldeffekttransistoren ausgeführt.
Ein Polysilizium-Gate 9 stellt die gemeinsame Gate-Elektrode
für die
beiden Auswahltransistoren 6, 7 dar. Über ein
Trench Top-Oxid 10 ist das Polysilizium-Gate 9 von
der Innenelektrode 2 isoliert. Das Polysilizium-Gate 9 ist
leitend mit einer aktiven Wortleitung 11 verbunden. Je
nach dem, welches Potential an der aktiven Wortleitung 11 anliegt,
leiten oder sperren die Transistoren 6, 7. Wenn
die aktive Wortleitung 11 auf positivem Potential liegt,
bildet sich unter einem Gateoxid 12 ein leitfähiger n-Kanal, der
einen mit dem Zellknoten verbundenen vergrabenen n+-Dotierbereich 14 („buried
strap") mit einem oberflächennahen
n+-dotierten Gebiet 16 des ersten Transistors 6 verbindet.
Der vergrabene n+-Dotierbereich 14 dient
also als unterer Source/Drain-Anschluss, während das oberflächennahe
n+-dotierte Gebiet 16 den oberen
Source/Drain-Anschluss darstellt. Auch unter einem Gateoxid 13 bildet
sich ein leitfähiger
n-Kanal, der einen vergrabenen n+-Dotierbereich 15 mit
einem oberflächennahen
n+-dotierten Gebiet 17 des zweiten
Transistors 7 verbindet.
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Wenn
das Polysilizium-Gate 9 ein positives Potential aufweist,
befinden sich die vertikalen Auswahltransistoren 6, 7 im
leitenden Zustand, und die Innenelektrode 2 des Speicherkondensators
ist über die
Source/Drain-Strecken dieser beiden Transistoren 6, 7 sowie über vier
Bitleitungskontaktierungen 18 mit einer Bitleitung 8 verbunden. Über die
Bitleitung 8 kann dann digitale Information in den Speicherkondensator
eingeschrieben bzw. aus dem Speicherkondensator ausgelesen werden.
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Sowohl
die aktive Wortleitung 11 als auch passierenden Wortleitungen 19, 20 sind
durch Isolierumhüllungen 21 und
durch Isolierbereiche 22 gegenüber den Bitleitungskontakten 18 sowie
gegenüber der
Bitleitung 8 isoliert.
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In 2 ist
ein Längsschnitt
durch ein Zellenfeld eines weiteren Stands der Technik dargestellt, das
aus Trenchzellen mit nur einem vertikalen Auswahltransistor pro
Zelle aufgebaut ist. Dieser vertikale Auswahltransistor 23 ist
auf der in Bitleitungsrichtung gesehen ersten Seite eines Trenchlochs 24 angeordnet.
Auf der zweiten, der ersten Seite in Bitleitungsrichtung gesehen
gegenüberliegenden
Seite des Trenchlochs 24 ist ein Trenchseitenwandoxid 25, das
eine Innenelektrode 26 von einer n+-Gegenelektrode 27 eines
Speicherkondensators isoliert, bis zur Substratoberfläche hin
hochgezogen.
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Der
vertikale Auswahltransistor 23 umfasst einen unteren Source/Drain-Anschluss,
welcher als vergrabener n+-Dotierbereich 28 realisiert
ist, sowie einen oberen Source/Drain-Anschluss in Form eines oberflächennahen
n+-Dotierbereichs 29. Der vertikale Auswahltransistor 23 wird über ein
Polysilizium-Gate 30 geschaltet, das mit einer aktiven
Wortleitung 31 leitend verbunden ist. Gegenüber dem
Zellknoten ist das Polysilizium-Gate 30 durch ein Trench
Top-Oxid 32 isoliert.
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Gegenüber einem
schwach p-dotierten Substrat 33 ist das Polysilizium-Gate
durch ein Gateoxid 34 isoliert.
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Wenn
das Potential des Polysilizium-Gates 30 auf positivem Potential
liegt, dann wird die Source-Drain-Strecke zwischen dem vergrabenen
n+-Dotierbereich 28 und dem oberflächennahen
n+-Dotierbereich 29 leitend, und
die Innenelektrode 26 ist über diese Source-Drain-Strecke
und zwei Bitleitungskontaktierungen 35 mit einer Bitleitung 36 verbunden.
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Allerdings
hat die in 2 gezeigte Trenchzelle den Nachteil,
dass sich auf der zweiten Seite des Trenchlochs 24, also
auf der „Rückseite" des vertikalen Auswahltransistors 23,
ein parasitärer
Transistor ausbilden kann. Dies hat zur Folge, dass selbst dann,
wenn sich ein vertikaler Auswahltransistor 37 der benachbarten
Zelle im gesperrten Zustand befindet, ein Leckstrom 38 von
einem vergrabenen n+-Dotierbereich 39 zu
einem oberflächennahen
n+-Dotierbereich 40 dieses zweiten
Auswahltransistors 37 fließen kann. Dabei wirken das
Polysilizium-Gate 30 und das hochgezogene Trenchseitenwandoxid 25 des ersten
Auswahltransistors 23 als Gateelektrode bzw. Gateoxid dieses
parasitären
Transistors.
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Die
Ausbildung eines derartigen parasitären Transistors kann bei der
in 3 gezeigten erfindungsgemäßen Lösung verhindert werden. 3 zeigt
einen Längsschnitt
entlang einer Bitleitung durch ein Zellenfeld, welches aus erfindungsgemäßen Trenchzellen
aufgebaut ist. Pro Trenchzelle ist ein vertikaler Auswahltransistor
vorgesehen.
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Der
Auswahltransistor ist jeweils an einem ersten Seitenwandungsabschnitt 41 eines
Trenchlochs 42 angeordnet und umfasst ein Polysilizium-Gate 43,
ein Gateoxid 44, einen vergrabenen n+-Dotierbereich 45,
der als unterer Source/Drain-Anschluss dient, sowie einen oberflächennahen
n+-Dotierbereich 46, der als oberer
Source/Drain-Anschluss dient. Der Auswahltransistor ist dabei so
aufgebaut, dass der vergrabene n+-Dotierbe reich 45 vom
oberflächennahen
n+-Dotierbereich 46 über einen
dazwischenliegenden Kanalbereich 60 voneinander beabstandet
ist, der wiederum durch das Gateoxid 44 vom Polysilizium-Gate 43 im
Trenchloch getrennt ist. Das Polysilizium-Gate 43 ist durch
ein Trench Top-Oxid 47 von einer Innenelektrode 48 im Trenchloch 42 isoliert.
Die Innenelektrode 48 bildet zusammen mit einem Trenchseitenwandoxid 54 als Dielektrikum
und einer n+-dotierten Gegenelektrode 49 einen
Speicherkondensator, wobei die Innenelektrode 48 mit dem
vergrabenen n+-Dotierbereich 45 des
Auswahltransistors verbunden ist.
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Im
Unterschied zu der in 2 gezeigten Lösung des
Stands der Technik erstreckt sich bei der erfindungsgemäßen Trenchzelle
der oberflächennahe n+-Dotierbereich 46 nicht bis zum
benachbarten Trenchloch, sondern nur im Bereich zwischen einer aktiven
Wortleitung mit ihrer Isolierumhüllung 51 und einer
passierenden Wortleitung 52 mit ihrer Isolierumhüllung 53.
Die aktive Wortleitung 50 ist dabei über dem Trenchloch 42 angeordnet
und mit dem Polysilizium-Gate 43 des Auswahltransistors
verbunden. Im Bereich zwischen der passierenden Wortleitung 52 und
dem Trenchseitenwandoxid 54, das jeweils auf der vom Auswahltransistor
abgewandten Seite bis zur Substratoberfläche hin hochgezogen ist, befindet
sich bei der erfindungsgemäßen Lösung ein oberflächennaher
p+-dotierter Bereich 55. Dadurch wird
bei der erfindungsgemäßen Lösung verhindert, dass
sich auf der Rückseite
des vertikalen Auswahltransistors ein parasitärer Transistor ausbildet. Unerwünschte Leckströme können mittels
des p+-Dotierbereichs 55 verhindert
werden.
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Darüber hinaus
dient der erfindungsgemäße p+-Dotierbereich 55 zur Ankontaktierung
eines ebenfalls p-dotierten Substrats 56. Hierzu ist oberhalb
des p+-dotierten Bereichs 55, zwischen
der Isolierumhüllung 53 der
passierenden Wortleitung 52 und der Isolierumhüllung 51 der
aktiven Wortleitung 57, eine Leiterbahn 58 aufgebracht,
mit der das p-dotierte Substrat 56 über den p+-dotierten
Bereich 55 ankontaktiert werden kann.
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Mit
den in Wortleitungsrichtung verlaufenden Leiterbahnen 58, 59,
etc. kann das Substrat von oben her zuverlässig ankontaktiert werden.
Hierzu werden die Leiterbahnen 58, 59, etc. vorzugsweise
aus dem Zellenfeld herausgeführt.
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Oberhalb
der Leiterbahn 58 ist eine Oxidschicht 61 aufgebracht,
die sich von der Isolierumhüllung 53 der
passierenden Wortleitung 52 bis zur Isolierumhüllung 63 der
aktiven Wortleitung 62 erstreckt. Die Oxidschicht 61 isoliert
die Leiterbahn 58 von einer Bitleitung 64, die
mit dem oberflächennahen
Dotierbereich 46 des Auswahltransistors verbunden ist. Die
Leiterbahnen 58, 59, etc. müssen hinreichend dick sein,
damit der Bahnwiderstand ausreichend niedrig bleibt. Der Abstand
zwischen der jeweiligen Leiterbahn und der Bitleitung 64 muss
ausreichend hoch sein, um den Beitrag zur Bitleitungskapazität möglichst
klein zu halten. Die Bitleitung 64 verläuft oberhalb einer Oxidschicht 61 und
steht unter anderem über
eine Bitleitungskontaktierung 65 mit dem n+-Dotierbereich 46 des
Auswahltransistors in Verbindung. Oberhalb der Bitleitungen befindet
sich eine Metallisierungsebene 66.
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4 zeigt
eine Darstellung eines aus erfindungsgemäßen Trenchzellen 67 bis 72 aufgebauten Zellenfelds
in Draufsicht. Der vergrabene n+-Dotierbereich
ist für
jede Trenchzelle als verdickte Linie eingezeichnet. Die Trenchzellen 67, 70 werden
von einer Wortleitung 73, die Trenchzellen 69, 72 von
einer Wortleitung 74, und die Trenchzellen 68, 71 von
einer Wortleitung 75 kontaktiert. Die Trenchzelle 72 wird von
einer Bitleitung 76, die Trenchzellen 70, 71 werden
von einer Bitleitung 77, die Trenchzelle 69 wird von
einer Bitleitung 78, und die Trenchzellen 67, 68 werden
von einer Bitleitung 79 kontaktiert. Der in 3 dargestellte
Längsschnitt
bezieht sich auf die in 4 eingezeichnete Schnittlinie 80.
Hinsichtlich der Schnittlinie 80 handelt es sich bei den
Wortleitungen 73, 75 um aktive Wortleitungen,
während
es sich bei der Wortleitung 74 um eine passierende Wortleitung
handelt. Durch die Anordnung der zueinander orthogonalen Wort- und Bitleitungen
wird das für
das Zellenfeld charakteristische Rautenmuster der Trenchzellen festgelegt.
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Jeweils
zwischen den Bitleitungen 76, 77, 78, 79 sind
Shallow Trench Isolierungen 81, 82, 83, 84 angeordnet.
Bei diesen Shallow Trench Isolierungen handelt es sich um geätzte und
mit Isoliermaterial, vorzugsweise mit Oxid, gefüllte Gräben, welche bis zu einer Tiefe
in das Substrat geätzt
sind, welche über
die Tiefe der vergrabenen n+-dotierten Oxidbereiche
hinausgeht. Mit Hilfe der Shallow Trench Isolierungen werden die
Einzugsgebiete der verschiedenen Bitleitungen voneinander getrennt.
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In
den 5A bis 5D sind
die verschiedenen, bei der Herstellung der erfindungsgemäßen Struktur
verwendeten Prozessschritte dargestellt. Bei dem in 5A gezeigten
vorstrukturierten Halbleitersubstrat wurde zuerst im Bereich zwischen
Trenchlöchern 85, 86 eine
p+-Implantation 87 flächig eingebracht.
Anschließend
wurden Wortleitungen 88, 89, 90 sowie
zugehörigen
Isolierumhüllungen 91, 92, 93 strukturiert.
Als nächstes
muss ein oberflächennaher n+-Dotierbereich, der als oberer Source/Drain-Anschluss
eines vertikalen Auswahltransistors 94 dienen soll, strukturiert
werden. Zu diesem Zweck wird auf die Halbleiterstruktur eine Photomaske 95 aufgebracht,
die im Bereich zwischen den Wortleitungen 88, 89 eine Öffnung 96 aufweist,
durch die hindurch die n-Dotierung eingebracht werden kann. Da die Öffnung 96 größer ist
als die von den Isolierungsumhüllungen 91, 92 gebildete Öffnung 97,
stellt die von den Isolierungsumhüllungen gebildete Öffnung 97 die
eigentliche Maske für
die n+-Implantation dar. Dies hat den Vorteil,
dass die Photomaske 95 weniger genau justiert werden muss.
Man spricht hier von einer Selbstjustierung der Struktur. Durch
die Öffnungen 96, 97 wird
n+-Dotiermaterial in das Halbleitersubstrat eingebracht,
und zwar so, dass die p+-Dotierdichte von
der eingebrachten n+-Dotierdichte überkompensiert
wird, so dass der Bereich 98 letztendlich n+-dotiert
ist.
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Im
darauffolgenden Prozessschritt, der in 5B gezeigt
ist, wird eine leitfähige
Schicht 99 auf der vorstrukturierten Halbleiteroberfläche abgeschieden.
Die leitfähige
Schicht 99 kann aus Wolfram, Wolframsilizid, Titan oder
Polysilizium bestehen. Nachdem die leitfähige Schicht 99 flächig aufgebracht
wurde, wird die Oberfläche
planarisiert und zwar plan zu Isolierumhüllungen 91, 92, 93 etc.
Dies kann mit hoher Genauigkeit mittels CMP (Chemical Mechanical
Polishing) durchgeführt
werden.
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In 5C ist
gezeigt, wie beim darauffolgenden Prozessschritt die leitfähige Schicht 99 mittels
eines selektiven Ätzprozesses
um einen Abstand 104 rückgeätzt wird.
Hierzu wird ein Ätzprozess
eingesetzt, der nur die leitfähige
Schicht 99, nicht aber Isolierumhüllungen 91, 92, 93 etc.
angreift. Für
einen derartigen Ätzprozess
eignet sich insbesondere ein nasschemischer Ätzschritt.
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Im
nächsten
Schritt wird eine isolierende Oxidschicht 107 flächig auf
das Halbleitersubstrat aufgebracht. Die aufgebrachte Oxidschicht 107 wird dann
an den Stellen 108, 109, etc., an denen sich die Bitleitungskontaktierungen
befinden sollen, mithilfe einer Photomaske geätzt.
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In 5D ist
gezeigt, wie auf das Halbleitersubstrat leitfähiges Material aufgebracht
wird, um Bitleitungskontaktierungen 110, 111,
etc. sowie eine Bitleitung 112 zu erhalten. Auf die so
erhaltene erfindungsgemäße Trenchzellenstruktur
können
dann weitere Metallisierungsebenen aufgebracht werden.
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Es
liegt im Rahmen der Erfindung über
die oben genannten Ausführungsbeispiele
hinaus, die angegebenen Abmessungen, Konzentrationen, Materialien
und Prozesse in geeigneter Weise zu modifizieren, um die erfindungsgemäße Trenchzelle
herzustellen. Insbesondere kann dabei auf alle bekannten Prozessabfolgen
zur Ausbildung von Trenchzellen im Rahmen von DRAM-Her stellungsprozessen zurückgegriffen
werden. Weiterhin besteht die Möglichkeit,
den Leitfähigkeitstyp
der dotierten Gebiete in der Trenchzelle komplementär auszuführen. Darüber hinaus
können
die angegebenen Materialien zur Ausbildung der verschiedenen Schichten
durch andere in diesem Zusammenhang bekannten Materialien ersetzt
werden.