JPH07321332A - Ｍｉｓ型半導体装置及びその製造方法 - Google Patents
Ｍｉｓ型半導体装置及びその製造方法Info
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- JPH07321332A JPH07321332A JP6131251A JP13125194A JPH07321332A JP H07321332 A JPH07321332 A JP H07321332A JP 6131251 A JP6131251 A JP 6131251A JP 13125194 A JP13125194 A JP 13125194A JP H07321332 A JPH07321332 A JP H07321332A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
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Abstract
(57)【要約】
【目的】 ＳＯＩ基板の研磨時の半導体領域の厚さムラ
に実質的に影響されずに半導体領域を形成できるように
し、同時に、ＭＩＳＦＥＴなどのＭＩＳ型半導体装置の
ダブルゲート構造を一つの工程でセルフアライメント法
により形成できるようにし、更に、半導体素子の集積度
を向上できるようにする。 【構成】 ＳＯＩ基板１の半導体領域２と、ゲート絶縁
膜３を介して該半導体領域２に隣接するように設けられ
たゲート電極とから構成されるＭＩＳ型半導体装置にお
いて、帯状の半導体領域２の両側面に、セルフアライメ
ント法により形成された帯状の二つのゲート電極４ａ及
び４ｂを配し、且つ半導体領域２に形成されるチャネル
ＣをＳＯＩ基板１の垂直方向となるようにする。
に実質的に影響されずに半導体領域を形成できるように
し、同時に、ＭＩＳＦＥＴなどのＭＩＳ型半導体装置の
ダブルゲート構造を一つの工程でセルフアライメント法
により形成できるようにし、更に、半導体素子の集積度
を向上できるようにする。 【構成】 ＳＯＩ基板１の半導体領域２と、ゲート絶縁
膜３を介して該半導体領域２に隣接するように設けられ
たゲート電極とから構成されるＭＩＳ型半導体装置にお
いて、帯状の半導体領域２の両側面に、セルフアライメ
ント法により形成された帯状の二つのゲート電極４ａ及
び４ｂを配し、且つ半導体領域２に形成されるチャネル
ＣをＳＯＩ基板１の垂直方向となるようにする。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁膜とその上に又は
その中に埋め込まれるように島状に形成された半導体領
域とからなるＳＯＩ（semiconductor on insulator) 基
板を使用したＭＩＳ型半導体装置に関する。より詳しく
は、セルフアライメント法により形成されたダブルゲー
トを有するＭＩＳ型半導体装置に関する。
その中に埋め込まれるように島状に形成された半導体領
域とからなるＳＯＩ（semiconductor on insulator) 基
板を使用したＭＩＳ型半導体装置に関する。より詳しく
は、セルフアライメント法により形成されたダブルゲー
トを有するＭＩＳ型半導体装置に関する。
【０００２】
【従来の技術】近年、半導体装置の集積度を向上させる
目的でＳＯＩ基板が使用されるようになっている（特開
昭１−１７５２３５号）。
目的でＳＯＩ基板が使用されるようになっている（特開
昭１−１７５２３５号）。
【０００３】このようなＳＯＩ基板は図５に示すように
製造されている。即ち、シリコンウエハ５１にフォトリ
ソグラフ法により凸部５１ａを設け（図５（ａ））、更
に、凸部５１ａ側表面にＳｉＯ２酸化膜５２を堆積させ
（図５（ｂ））、更に，その上にポリシリコン膜５３を
形成し、その表面を研磨して平坦化する（図５
（ｃ））。次に、平坦化されたポリシリコン膜５３に支
持基板５４を貼り合わせ（図５（ｄ））、シリコンウエ
ハ５１の凸部５１ａだけが残存するように、シリコンウ
エハ５１側を研磨布などを使用して研磨し（図５
（ｅ））、これにより図５（ｆ）のように、ＳｉＯ２酸
化膜５２中に島状のシリコン領域、則ち、半導体領域５
５が形成されているＳＯＩ基板５０が得られる。
製造されている。即ち、シリコンウエハ５１にフォトリ
ソグラフ法により凸部５１ａを設け（図５（ａ））、更
に、凸部５１ａ側表面にＳｉＯ２酸化膜５２を堆積させ
（図５（ｂ））、更に，その上にポリシリコン膜５３を
形成し、その表面を研磨して平坦化する（図５
（ｃ））。次に、平坦化されたポリシリコン膜５３に支
持基板５４を貼り合わせ（図５（ｄ））、シリコンウエ
ハ５１の凸部５１ａだけが残存するように、シリコンウ
エハ５１側を研磨布などを使用して研磨し（図５
（ｅ））、これにより図５（ｆ）のように、ＳｉＯ２酸
化膜５２中に島状のシリコン領域、則ち、半導体領域５
５が形成されているＳＯＩ基板５０が得られる。
【０００４】このようにして得られるＳＯＩ基板は様々
な装置を製造するために使用することができるが、例え
ば、図６に示すようなＭＩＳＦＥＴを製造する際に使用
することができる。同図のＭＩＳＦＥＴにおいては、絶
縁性基板６１に島状に形成された半導体領域６２の両端
部に不純物をイオン注入することにより、この領域にソ
ース領域Ｓ又はドレイン領域Ｄを形成している。ソース
領域Ｓとドレイン領域Ｄとの間はチャネル領域Ｃとな
り、このチャネル領域Ｃ上にはゲート酸化膜６３を介し
てゲート電極６４が設けられている。
な装置を製造するために使用することができるが、例え
ば、図６に示すようなＭＩＳＦＥＴを製造する際に使用
することができる。同図のＭＩＳＦＥＴにおいては、絶
縁性基板６１に島状に形成された半導体領域６２の両端
部に不純物をイオン注入することにより、この領域にソ
ース領域Ｓ又はドレイン領域Ｄを形成している。ソース
領域Ｓとドレイン領域Ｄとの間はチャネル領域Ｃとな
り、このチャネル領域Ｃ上にはゲート酸化膜６３を介し
てゲート電極６４が設けられている。
【０００５】しかし、ＳＯＩ基板を使用した図６に示す
ようなＭＩＳＦＥＴにおいては、ゲート電極６４と反対
側の半導体領域６２に電荷が蓄積されるという問題があ
り、その結果、ゲート電極６４でチャネル電流を有効に
制御することができなかった。
ようなＭＩＳＦＥＴにおいては、ゲート電極６４と反対
側の半導体領域６２に電荷が蓄積されるという問題があ
り、その結果、ゲート電極６４でチャネル電流を有効に
制御することができなかった。
【０００６】このため、図７に示すように、ゲート電極
６４と反対側の半導体領域６２の表にもゲート酸化膜６
５を介して第２のゲート電極６６を形成することにより
ダブルゲート構造とし、半導体領域６２に電荷が蓄積さ
れないようにすることが提案されている。
６４と反対側の半導体領域６２の表にもゲート酸化膜６
５を介して第２のゲート電極６６を形成することにより
ダブルゲート構造とし、半導体領域６２に電荷が蓄積さ
れないようにすることが提案されている。
【０００７】
【発明が解決しようとする課題】しかしながら、図５に
示したように、シリコンウエハ５１を研磨して半導体領
域５５を形成する場合、その半導体領域の厚みの制御
は、実際の厚さを計測しているのではなく、研磨レート
が半導体領域５１の材料と異なるＳｉＯ２酸化膜５２の
表面５２ａ（図５（ｅ））を研磨ストッパーとして用い
ているに過ぎないために、半導体領域の中央部の厚みが
その周縁部にくらべ薄くなり、厚みコントロールができ
ないという問題があった。このような問題は、ＳＯＩ基
板に単一の半導体領域を形成する場合の他、複数の半導
体領域を形成する場合にも生じていた。特に、ＳＯＩ基
板に面積の異なる複数の半導体領域を形成する場合に
は、その複数の半導体領域のうち、広い面積の半導体領
域の厚み制御が困難となっていた。
示したように、シリコンウエハ５１を研磨して半導体領
域５５を形成する場合、その半導体領域の厚みの制御
は、実際の厚さを計測しているのではなく、研磨レート
が半導体領域５１の材料と異なるＳｉＯ２酸化膜５２の
表面５２ａ（図５（ｅ））を研磨ストッパーとして用い
ているに過ぎないために、半導体領域の中央部の厚みが
その周縁部にくらべ薄くなり、厚みコントロールができ
ないという問題があった。このような問題は、ＳＯＩ基
板に単一の半導体領域を形成する場合の他、複数の半導
体領域を形成する場合にも生じていた。特に、ＳＯＩ基
板に面積の異なる複数の半導体領域を形成する場合に
は、その複数の半導体領域のうち、広い面積の半導体領
域の厚み制御が困難となっていた。
【０００８】このため、図６又は７のようなＭＩＳＦＥ
Ｔセルを構成した場合に、ソース領域、ドレイン領域及
びチャネル領域を構成する半導体領域の厚みの制御が不
十分となり、ゲート閾値電圧が変動して所期の性能をセ
ルに実現できないという問題があった。
Ｔセルを構成した場合に、ソース領域、ドレイン領域及
びチャネル領域を構成する半導体領域の厚みの制御が不
十分となり、ゲート閾値電圧が変動して所期の性能をセ
ルに実現できないという問題があった。
【０００９】また、図７に示すようにＳＯＩ基板を利用
してダブルゲートを構成した場合には、セルフアライメ
ント法によりゲート電極６４と６６とを形成することは
構造的に不可能であり、それぞれ別個に形成していた。
そのため、ゲート電極間の位置ずれが生じ、半導体領域
に印加される電界にアンバランスが生じてゲート端部で
電界集中が起こり、その結果、デバイス特性に悪影響が
生じるという問題があった。
してダブルゲートを構成した場合には、セルフアライメ
ント法によりゲート電極６４と６６とを形成することは
構造的に不可能であり、それぞれ別個に形成していた。
そのため、ゲート電極間の位置ずれが生じ、半導体領域
に印加される電界にアンバランスが生じてゲート端部で
電界集中が起こり、その結果、デバイス特性に悪影響が
生じるという問題があった。
【００１０】また、図７に示すようにゲート電極６４と
６６とを半導体領域６２の上下に形成してダブルゲート
構造とした場合、半導体領域に接続するための配線やキ
ャパシタなどを、ゲート電極を避けて半導体領域の側方
に形成することとなり、そのため、デバイスの占有面積
が増大して集積度向上の障害となっていた。
６６とを半導体領域６２の上下に形成してダブルゲート
構造とした場合、半導体領域に接続するための配線やキ
ャパシタなどを、ゲート電極を避けて半導体領域の側方
に形成することとなり、そのため、デバイスの占有面積
が増大して集積度向上の障害となっていた。
【００１１】本発明は、以上のような従来技術の課題を
解決しようとするものであり、ＳＯＩ基板の研磨時の半
導体領域の厚さムラに実質的に影響されずに半導体領域
を形成できるようにし、同時に、ＭＩＳＦＥＴなどのＭ
ＩＳ型半導体装置のダブルゲート構造を一つの工程でセ
ルフアライメント法により形成できるようにし、更に、
半導体素子の集積度を向上できるようにすることを目的
とする。
解決しようとするものであり、ＳＯＩ基板の研磨時の半
導体領域の厚さムラに実質的に影響されずに半導体領域
を形成できるようにし、同時に、ＭＩＳＦＥＴなどのＭ
ＩＳ型半導体装置のダブルゲート構造を一つの工程でセ
ルフアライメント法により形成できるようにし、更に、
半導体素子の集積度を向上できるようにすることを目的
とする。
【００１２】
【課題を解決するための手段】本発明者は、チャネル領
域をＳＯＩ基板に垂直方向に形成し、しかもそのチャネ
ル領域をその側面に設けた二つのゲート電極で制御でき
るようにすることにより上述の目的が達成できることを
見出し、本発明を完成させるに至った。
域をＳＯＩ基板に垂直方向に形成し、しかもそのチャネ
ル領域をその側面に設けた二つのゲート電極で制御でき
るようにすることにより上述の目的が達成できることを
見出し、本発明を完成させるに至った。
【００１３】即ち、本発明は、ＳＯＩ基板に設けられて
いる帯状の半導体領域と、ゲート絶縁膜を介して該半導
体領域に隣接するように設けられたゲート電極とから構
成されるＭＩＳ型半導体装置において、帯状の半導体領
域が互いに対向する帯状の二つのゲート電極の間に設け
られており、半導体領域に形成されるチャネルがＳＯＩ
基板の垂直方向に形成されていることを特徴とするＭＩ
Ｓ型半導体装置を提供する。
いる帯状の半導体領域と、ゲート絶縁膜を介して該半導
体領域に隣接するように設けられたゲート電極とから構
成されるＭＩＳ型半導体装置において、帯状の半導体領
域が互いに対向する帯状の二つのゲート電極の間に設け
られており、半導体領域に形成されるチャネルがＳＯＩ
基板の垂直方向に形成されていることを特徴とするＭＩ
Ｓ型半導体装置を提供する。
【００１４】また、本発明は、前述のＭＩＳ型半導体装
置の製造方法において：ＳＯＩ基板に設けられている半
導体領域の側面が露出するように帯状に半導体領域をパ
ターニングする工程；ＳＯＩ基板の表面にゲート酸化膜
を形成する工程；ゲート酸化膜の上にポリシリコン層を
形成する工程；及びポリシリコン層を異方性エッチバッ
クして半導体領域の両側面に互いに対向する帯状の二つ
のゲート電極を形成する工程を含んでなることを特徴と
する製造方法を提供する。
置の製造方法において：ＳＯＩ基板に設けられている半
導体領域の側面が露出するように帯状に半導体領域をパ
ターニングする工程；ＳＯＩ基板の表面にゲート酸化膜
を形成する工程；ゲート酸化膜の上にポリシリコン層を
形成する工程；及びポリシリコン層を異方性エッチバッ
クして半導体領域の両側面に互いに対向する帯状の二つ
のゲート電極を形成する工程を含んでなることを特徴と
する製造方法を提供する。
【００１５】
【作用】本発明のＭＩＳ型半導体装置及びその製造方法
においては、チャネル領域をＳＯＩ基板に垂直方向に形
成する。従って、セル占有面積を増大させることなく、
ゲート長（図１におけるｘ）をＳＯＩ基板の垂直方向に
長くすることができ、ゲート長の選択の幅を広げること
が可能となる。
においては、チャネル領域をＳＯＩ基板に垂直方向に形
成する。従って、セル占有面積を増大させることなく、
ゲート長（図１におけるｘ）をＳＯＩ基板の垂直方向に
長くすることができ、ゲート長の選択の幅を広げること
が可能となる。
【００１６】また、ソース領域、ドレイン領域及びチャ
ネル領域を構成する半導体領域の幅（図１におけるｙ）
は非常に精度の高い異方性エッチングにより形成でき、
０．０１μｍオーダーでその幅をコントロールすること
が可能となる。従って、ＳＯＩ基板の研磨ムラの影響を
排除することができる。よって、本発明のＭＩＳ型半導
体装置は安定したゲート閾値電圧を有する半導体装置と
なる。また、半導体領域の厚みを非常に薄いものとする
ことができるので、ゲート電極による制御性を高めるこ
とができる。
ネル領域を構成する半導体領域の幅（図１におけるｙ）
は非常に精度の高い異方性エッチングにより形成でき、
０．０１μｍオーダーでその幅をコントロールすること
が可能となる。従って、ＳＯＩ基板の研磨ムラの影響を
排除することができる。よって、本発明のＭＩＳ型半導
体装置は安定したゲート閾値電圧を有する半導体装置と
なる。また、半導体領域の厚みを非常に薄いものとする
ことができるので、ゲート電極による制御性を高めるこ
とができる。
【００１７】また、本発明においては、チャネル領域を
その側面に設けた二つのゲート電極で制御する。従っ
て、ゲート電極の制御性が更に向上し、しかも、電荷が
半導体領域に蓄積しない。
その側面に設けた二つのゲート電極で制御する。従っ
て、ゲート電極の制御性が更に向上し、しかも、電荷が
半導体領域に蓄積しない。
【００１８】
【実施例】以下、本発明を図面を参照しながら更に詳細
に説明する。
に説明する。
【００１９】図１（ａ）は、本発明のＭＩＳ型半導体装
置の基本的態様の断面斜視図である。この半導体装置
は、ＳＯＩ基板１にＳｉやＧａＡｓなどからなる帯状の
半導体領域２が設けられており、その両側にゲート絶縁
膜３を介して帯状のゲート電極４ａ及び４ｂとが配設さ
れた構造を有している。ここで、半導体領域２の上下の
端部には、それぞれソース領域もしくはドレイン領域
（Ｓ／Ｄ）とドレイン領域もしくはソース領域（Ｄ／
Ｓ）とが形成されており、従って、ＳＯＩ基板１の垂直
方向にチャネル領域Ｃが形成されている。また、半導体
領域２はその下部及び上部で電極５及び６に接続され、
また、上部の電極５の下層には層間絶縁膜７が形成され
ている。なお、ゲート電極４ａ、４ｂの配線の引き出し
は図面の手前側から行う（図示せず）。このような構造
とすることにより、セル占有面積を増大させることな
く、ゲート長をＳＯＩ基板の垂直方向に延ばすことが可
能となり、素子構造の自由度を向上させることができ
る。また、二つのゲートで一つのチャネル領域を制御す
るので、制御性を高めることができ、しかも半導体領域
２に電荷を蓄積しないようにすることができる。
置の基本的態様の断面斜視図である。この半導体装置
は、ＳＯＩ基板１にＳｉやＧａＡｓなどからなる帯状の
半導体領域２が設けられており、その両側にゲート絶縁
膜３を介して帯状のゲート電極４ａ及び４ｂとが配設さ
れた構造を有している。ここで、半導体領域２の上下の
端部には、それぞれソース領域もしくはドレイン領域
（Ｓ／Ｄ）とドレイン領域もしくはソース領域（Ｄ／
Ｓ）とが形成されており、従って、ＳＯＩ基板１の垂直
方向にチャネル領域Ｃが形成されている。また、半導体
領域２はその下部及び上部で電極５及び６に接続され、
また、上部の電極５の下層には層間絶縁膜７が形成され
ている。なお、ゲート電極４ａ、４ｂの配線の引き出し
は図面の手前側から行う（図示せず）。このような構造
とすることにより、セル占有面積を増大させることな
く、ゲート長をＳＯＩ基板の垂直方向に延ばすことが可
能となり、素子構造の自由度を向上させることができ
る。また、二つのゲートで一つのチャネル領域を制御す
るので、制御性を高めることができ、しかも半導体領域
２に電荷を蓄積しないようにすることができる。
【００２０】図１（ａ）の態様では、半導体領域２がそ
の下部及び上部で電極５及び６に接続されている例を示
したが、電極のいずれかをキャパシタに代えてもよく、
その場合にはＤＲＡＭセルが構成できる。
の下部及び上部で電極５及び６に接続されている例を示
したが、電極のいずれかをキャパシタに代えてもよく、
その場合にはＤＲＡＭセルが構成できる。
【００２１】なお、図１（ａ）の態様では、ＳＯＩ基板
の一つの半導体領域に、二つのゲーデート電極で一つの
チャネル領域を制御する半導体装置を構成した例を示し
たが、本発明はこの態様に限定されることなく、ＳＯＩ
基板の一つの半導体領域に２つ以上の同様の半導体装置
を構成したものも本発明に含まれる。図１（ｂ）に、Ｓ
ＯＩ基板の一つの半導体領域に２つの同様の半導体装置
を構成した例を示す。次に、本発明のＭＩＳ型半導体装
置の製造方法を、ＤＲＡＭに適用した場合を例にとり図
２〜図４に従って説明する。
の一つの半導体領域に、二つのゲーデート電極で一つの
チャネル領域を制御する半導体装置を構成した例を示し
たが、本発明はこの態様に限定されることなく、ＳＯＩ
基板の一つの半導体領域に２つ以上の同様の半導体装置
を構成したものも本発明に含まれる。図１（ｂ）に、Ｓ
ＯＩ基板の一つの半導体領域に２つの同様の半導体装置
を構成した例を示す。次に、本発明のＭＩＳ型半導体装
置の製造方法を、ＤＲＡＭに適用した場合を例にとり図
２〜図４に従って説明する。
【００２２】まず、ＳｉやＧａＡｓなどの半導体ウエハ
２１をパターニングして凸部２１ａを形成する（図２
（ａ））。この凸部２１ａが、ＳＯＩ基板の島状の半導
体領域となる。
２１をパターニングして凸部２１ａを形成する（図２
（ａ））。この凸部２１ａが、ＳＯＩ基板の島状の半導
体領域となる。
【００２３】このウエハ２１の上にＳｉＯ２膜２２を形
成する（図２（ｂ））。そして、後述するビットライン
を形成するために、凸部２１ａに達する孔をＳｉＯ２膜
２２に形成し、更にポリシリコン２３を全面に堆積させ
る（図２（ｃ））。このとき、凸部２１ａとポリシリコ
ン２３とのコンタクトは、ポリシリコン２３に不純物を
イオン注入することによりとることができる。
成する（図２（ｂ））。そして、後述するビットライン
を形成するために、凸部２１ａに達する孔をＳｉＯ２膜
２２に形成し、更にポリシリコン２３を全面に堆積させ
る（図２（ｃ））。このとき、凸部２１ａとポリシリコ
ン２３とのコンタクトは、ポリシリコン２３に不純物を
イオン注入することによりとることができる。
【００２４】次に、ポリシリコン２３をパターニングし
てビットライン２４を形成する（図２（ｄ））。そして
全面に層間絶縁膜２５を形成し（図２（ｅ））、更に、
ポリシリコン２６を堆積させて機械的に研磨して平坦化
する（図２（ｆ））。
てビットライン２４を形成する（図２（ｄ））。そして
全面に層間絶縁膜２５を形成し（図２（ｅ））、更に、
ポリシリコン２６を堆積させて機械的に研磨して平坦化
する（図２（ｆ））。
【００２５】次に、平坦化したポリシリコン２６側にポ
リシリコンなどからなる支持基板２７を貼り合わせる
（図２（ｇ））。そして、ＳｉＯ２膜２２を研磨ストッ
パーとしてウエハ２１を研磨することにより、図２
（ｈ）に示すような、ビットライン２４が埋めまれ、そ
の上部にＳｉなどの半導体層２８が形成されているＳＯ
Ｉ基板２０が得られる。
リシリコンなどからなる支持基板２７を貼り合わせる
（図２（ｇ））。そして、ＳｉＯ２膜２２を研磨ストッ
パーとしてウエハ２１を研磨することにより、図２
（ｈ）に示すような、ビットライン２４が埋めまれ、そ
の上部にＳｉなどの半導体層２８が形成されているＳＯ
Ｉ基板２０が得られる。
【００２６】次に、このＳＯＩ基板２０の半導体層２８
をパターニングして帯状の半導体領域２９を形成する。
このとき、半導体領域２９の側面を露出させるようにす
る（図３（ｉ））。これは、後述するように、両側面に
ゲート電極を形成できるようにするためである。
をパターニングして帯状の半導体領域２９を形成する。
このとき、半導体領域２９の側面を露出させるようにす
る（図３（ｉ））。これは、後述するように、両側面に
ゲート電極を形成できるようにするためである。
【００２７】次に、全面にゲート酸化膜３０を形成する
（図３（ｊ））。
（図３（ｊ））。
【００２８】このゲート酸化膜３０上にポリシリコン３
１を堆積させ（図３（ｋ））、反応性イオンエッチング
方法などにより異方性エッチバックして半導体領域２９
の両側面にサイドウォール様の帯状のゲート電極３２ａ
及び３２ｂを形成する（図３（ｌ））。
１を堆積させ（図３（ｋ））、反応性イオンエッチング
方法などにより異方性エッチバックして半導体領域２９
の両側面にサイドウォール様の帯状のゲート電極３２ａ
及び３２ｂを形成する（図３（ｌ））。
【００２９】次に、表面に層間絶縁膜３３を形成する
（図３（ｍ））。そして、半導体領域２９に達するコン
タクトホールＣｈを層間絶縁膜３３に形成し、更に、露
出した半導体領域２９に不純物をドープすることにより
ソース領域又はドレイン領域（Ｓ／Ｄ）を形成する（図
３（ｎ））。
（図３（ｍ））。そして、半導体領域２９に達するコン
タクトホールＣｈを層間絶縁膜３３に形成し、更に、露
出した半導体領域２９に不純物をドープすることにより
ソース領域又はドレイン領域（Ｓ／Ｄ）を形成する（図
３（ｎ））。
【００３０】次に、スタック法などによりコンタクトホ
ールＣｈを導電材料３４で埋め込み、更に、その上に蓄
積ノード３５を形成し、更に、全面にキャパシタ絶縁膜
３６を形成する（図３（ｏ））。
ールＣｈを導電材料３４で埋め込み、更に、その上に蓄
積ノード３５を形成し、更に、全面にキャパシタ絶縁膜
３６を形成する（図３（ｏ））。
【００３１】その後、キャパシタ絶縁膜３６上にセルプ
レート３７を形成することにより、図３（ｐ）に示すＤ
ＲＡＭを得ることができる。
レート３７を形成することにより、図３（ｐ）に示すＤ
ＲＡＭを得ることができる。
【００３２】このように、半導体層２８を異方性エッチ
ングすることによりチャネル領域となる半導体領域を形
成するので、その厚みを非常に薄く且つ均一なものとす
ることができる。また、半導体領域の深さ方向のゲート
電極の長さ（ゲート長）をセル占有面積を増大させるこ
となく延ばすことができる。
ングすることによりチャネル領域となる半導体領域を形
成するので、その厚みを非常に薄く且つ均一なものとす
ることができる。また、半導体領域の深さ方向のゲート
電極の長さ（ゲート長）をセル占有面積を増大させるこ
となく延ばすことができる。
【００３３】また、本発明においては、二つのゲート電
極が、エッチングレジストやエッチングマスクを使用す
ることのない異方性エッチバックにより、即ち、セルフ
アライメント法により、同時且つ対象的な形状に形成さ
れる。従って、本発明によれば、位置ずれのないダブル
ゲート構造の半導体装置を形成することができる。
極が、エッチングレジストやエッチングマスクを使用す
ることのない異方性エッチバックにより、即ち、セルフ
アライメント法により、同時且つ対象的な形状に形成さ
れる。従って、本発明によれば、位置ずれのないダブル
ゲート構造の半導体装置を形成することができる。
【００３４】なお、図１（ｂ）に示したように、ＳＯＩ
基板の一つの半導体領域に２つの同様のセルを構成した
半導体装置は、ＳＯＩ基板の一つの半導体層を図４に示
すように二つの独立した半導体領域２９ａ、２９ｂにパ
ターニングし、その他の工程は図２及び図３に示した工
程と基本的に同様とすることにより製造することができ
る。
基板の一つの半導体領域に２つの同様のセルを構成した
半導体装置は、ＳＯＩ基板の一つの半導体層を図４に示
すように二つの独立した半導体領域２９ａ、２９ｂにパ
ターニングし、その他の工程は図２及び図３に示した工
程と基本的に同様とすることにより製造することができ
る。
【００３５】
【発明の効果】本発明によれば、ＳＯＩ基板の研磨時の
半導体領域の厚さムラに実質的に影響されずに半導体領
域を形成できる。同時に、ＭＩＳＦＥＴなどのＭＩＳ型
半導体装置のダブルゲート構造を一つの工程でセルフア
ライメント法により形成できる。更に、半導体素子の集
積度を向上できる。
半導体領域の厚さムラに実質的に影響されずに半導体領
域を形成できる。同時に、ＭＩＳＦＥＴなどのＭＩＳ型
半導体装置のダブルゲート構造を一つの工程でセルフア
ライメント法により形成できる。更に、半導体素子の集
積度を向上できる。
【図１】本発明のＭＩＳ型半導体装置の基本的態様の断
面斜視図である。
面斜視図である。
【図２】本発明のＭＩＳ型半導体装置をＤＲＡＭに適用
した場合の製造工程図である。
した場合の製造工程図である。
【図３】本発明のＭＩＳ型半導体装置をＤＲＡＭに適用
した場合の製造工程図である。
した場合の製造工程図である。
【図４】ＳＯＩ基板の一つの半導体領域に２つの半導体
装置を構成する場合に必要な半導体領域のパターニング
の説明図である。
装置を構成する場合に必要な半導体領域のパターニング
の説明図である。
【図５】ＳＯＩ基板の製造工程図である。
【図６】ＳＯＩ基板を使用する従来のＤＲＡＭの概略断
面図である。
面図である。
【図７】ＳＯＩ基板を使用する従来のダブルゲートＤＲ
ＡＭの概略断面図である。
ＡＭの概略断面図である。
１ ＳＯＩ基板 ２ 半導体領域 ３ ゲート絶縁膜 ４ａ、４ｂ ゲート電極 Ｓ／Ｄ ソース領域もしくはドレインも領域 Ｄ／Ｓ ドレイン領域もしくはソース領域 Ｃ チャネル領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｚ Ｈ０１Ｌ 27/10 ３２５ Ｅ 9056−4Ｍ 29/78 ３１１ Ｇ
Claims (4)
- 【請求項１】 ＳＯＩ基板に設けられている帯状の半導
体領域と、ゲート絶縁膜を介して該半導体領域に隣接す
るように設けられたゲート電極とから構成されるＭＩＳ
型半導体装置において、帯状の半導体領域が互いに対向
する帯状の二つのゲート電極の間に設けられており、半
導体領域に形成されるチャネルがＳＯＩ基板の垂直方向
に形成されていることを特徴とするＭＩＳ型半導体装
置。 - 【請求項２】 半導体領域の上部又は下部にキャパシタ
が形成されている請求項１記載のＭＩＳ型半導体装置。 - 【請求項３】 請求項１記載のＭＩＳ型半導体装置の製
造方法において：ＳＯＩ基板に設けられている半導体領
域の側面が露出するように帯状に半導体領域をパターニ
ングする工程；ＳＯＩ基板の表面にゲート酸化膜を形成
する工程；ゲート酸化膜の上にポリシリコン層を形成す
る工程；及びポリシリコン層を異方性エッチバックして
半導体領域の両側面に互いに対向する帯状の二つのゲー
ト電極を形成する工程を含んでなることを特徴とする製
造方法。 - 【請求項４】 半導体領域の上部又は下部にキャパシタ
が予め埋め込まれたＳＯＩ基板を使用する請求項３記載
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6131251A JPH07321332A (ja) | 1994-05-21 | 1994-05-21 | Ｍｉｓ型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6131251A JPH07321332A (ja) | 1994-05-21 | 1994-05-21 | Ｍｉｓ型半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07321332A true JPH07321332A (ja) | 1995-12-08 |
Family
ID=15053545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6131251A Pending JPH07321332A (ja) | 1994-05-21 | 1994-05-21 | Ｍｉｓ型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07321332A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001044279A (ja) * | 1999-07-12 | 2001-02-16 | Motorola Inc | 三次元多層半導体回路 |
| EP1162663A2 (de) | 2000-06-06 | 2001-12-12 | Infineon Technologies AG | DRAM-Speicherzelle und deren Herstellungsverfahren |
| EP1237193A2 (en) | 2001-02-15 | 2002-09-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| EP1280205A2 (en) | 2001-07-19 | 2003-01-29 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US6635923B2 (en) * | 2001-05-24 | 2003-10-21 | International Business Machines Corporation | Damascene double-gate MOSFET with vertical channel regions |
| JP2007201498A (ja) * | 2007-04-02 | 2007-08-09 | Toshiba Corp | 半導体メモリ装置 |
| JP2007335887A (ja) * | 1998-05-27 | 2007-12-27 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
| JP2008511947A (ja) * | 2004-08-27 | 2008-04-17 | マイクロン テクノロジー、インコーポレイテッド | 集積されたｄｒａｍ−ｎｖｒａｍ多値メモリ |
| EP1233454A3 (en) * | 2001-02-19 | 2009-07-29 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of manufacturing the same |
| EP1241708A3 (en) * | 2001-03-15 | 2009-07-29 | Kabushiki Kaisha Toshiba | Semiconductor memory device with floating body |
| US7755126B2 (en) | 2007-06-29 | 2010-07-13 | Ricoh Company, Ltd. | Memory device configured to have transistor and capacitor |
-
1994
- 1994-05-21 JP JP6131251A patent/JPH07321332A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007335887A (ja) * | 1998-05-27 | 2007-12-27 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
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| EP1162663A2 (de) | 2000-06-06 | 2001-12-12 | Infineon Technologies AG | DRAM-Speicherzelle und deren Herstellungsverfahren |
| EP1162663A3 (de) * | 2000-06-06 | 2007-01-24 | Infineon Technologies AG | DRAM-Speicherzelle für DRAM-Speichervorrichtung und deren Herstellungsverfahren |
| EP1237193A2 (en) | 2001-02-15 | 2002-09-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| EP1237193A3 (en) * | 2001-02-15 | 2009-07-29 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
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| EP1280205A2 (en) | 2001-07-19 | 2003-01-29 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| EP1280205A3 (en) * | 2001-07-19 | 2009-10-07 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2008511947A (ja) * | 2004-08-27 | 2008-04-17 | マイクロン テクノロジー、インコーポレイテッド | 集積されたｄｒａｍ−ｎｖｒａｍ多値メモリ |
| JP2007201498A (ja) * | 2007-04-02 | 2007-08-09 | Toshiba Corp | 半導体メモリ装置 |
| JP4745276B2 (ja) * | 2007-04-02 | 2011-08-10 | 株式会社東芝 | 半導体メモリ装置 |
| US7755126B2 (en) | 2007-06-29 | 2010-07-13 | Ricoh Company, Ltd. | Memory device configured to have transistor and capacitor |
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