DE19548076A1 - Halbleitereinrichtung und Herstellungsverfahren für eine Halbleitereinrichtung - Google Patents

Halbleitereinrichtung und Herstellungsverfahren für eine Halbleitereinrichtung

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Toshiyuki Oashi
Jiro Matsufusa
Takahisa Eimori
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Description

Die vorliegende Erfindung bezieht sich im allgemeinen auf eine Halbleitereinrichtung und insbesondere auf eine Halbleiterein­ richtung mit einem Dünnfilm-SOI-MOSFET (Silizium auf Isolator- Metall-Oxid-Halbleiter-Feldeffekttransistor). Die vorliegende Erfindung bezieht sich ferner auf ein Verfahren zur Herstellung einer solchen Halbleitereinrichtung.
Fig. 1 stellt einen Querschnitt dar, der einen herkömmlichen Dünnfilm-SOI-MOSFET zeigt (IEDM82-107 bis 109). Mit Bezug auf Fig. 1 weist der herkömmliche Dünnfilm-SOI-MOSFET ein aus ein­ kristallinem Silizium bestehendes Halbleitersubstrat 1a auf. Eine 500 nm (5000 Å) dicke Isolierschicht 2 ist auf dem Halblei­ tersubstrat 1a vorgesehen. Auf der Isolierschicht 2 sind Ele­ mente wie z. B. Transistoren (von denen jeder ein Gate 8, Sour­ ce/Drainschichten 5, einen Gateisolationsfilm 7 und eine nahe intrinsische Siliziumschicht 6 einschließt) gebildet. Die auf der Isolierschicht 2 gebildeten Elemente sind im wesentlichen vollständig von dem Halbleitersubstrat 1a isoliert. Wird dieser Aufbau in einer Speichereinrichtung wie z. B. einem DRAM (dynamischer Speicher mit wahlfreiem Zugriff) angewendet, so ist die Einrichtung frei von "Soft-Errors" (fehlerhaftes Ver­ halten eines Halbleiterspeichers durch Einwirkung von Teilchen­ strahlung) und weist eine reduzierte Kapazität der Übergänge auf. Demzufolge weist die Einrichtung eine vorteilhafte Erhö­ hung der Wiederauffrischzeit und eine verbesserte Empfindlich­ keit auf. Wird dieser Aufbau dagegen bei einer logischen Schal­ tung verwendet, so wird die parasitäre Kapazität reduziert, so daß die Transistorgeschwindigkeit erhöht werden kann. Weiterhin weist dieser Aufbau, verglichen mit dem Fall, in dem die Ele­ mente direkt auf dem Halbleitersubstrat 1a gebildet werden, ex­ trem überlegene Betriebseigenschaften auf, wodurch die Anwen­ dung bei einer Speichereinrichtung wie z. B. einem DRAM-Speicher mit großer Kapazität (256 M) oder einer logischen Schaltung er­ wartet wird.
In dem in Fig. 1 gezeigten herkömmlichen Dünnfilm-SOI-MOSFET werden die Bauelemente in Intervallen gebildet, um so elektri­ sche voneinander isoliert zu sein.
Fig. 2 stellt eine teilweise fragmentierte perspektivische An­ sicht eines herkömmlichen Dünnfilm-SOI-MOSFET dar, dessen Bau­ elemente elektrisch voneinander durch einen LOGOS-(lokale Oxi­ dation auf Silizium) Film isoliert sind, der durch Feldoxidation gebildet ist.
Die in Fig. 2 gezeigte perspektivische Ansicht stellt einen Schnitt 100 dar, der parallel zu einer Gateelektrode (Wortlei­ tung) 8 verläuft und einen anderen Schnitt 101, der in einem rechten Winkel zur Gateelektrode 8 verläuft.
Wie in Fig. 2 gezeigt ist, ist ein aus Siliziumdioxid bestehen­ der vergrabener Oxidfilm 2 auf einem Halbleitersubstrat 1a ge­ bildet. Ein LOCOS-Isolierfilm 3b ist auf dem vergrabenen Oxid­ film 2 gebildet, um einen aktiven Bereich von einem anderen ak­ tiven Bereich zu isolieren. Der aktive Bereich ist mit einer Kanalschicht 4 versehen, die so gebildet ist, daß sie sich ent­ lang der Wortleitung (der durch den Pfeil 102 in Fig. 2 gezeig­ ten Richtung) erstreckt, sowie Source/Drainschichten 5, die so gebildet sind, daß sie an die Kanalschicht 4 angrenzen. Eine Kombination (aktiver Bereich) der Kanalschicht 4 und der Sour­ ce/ Drainschichten 5 wird im weiteren als eine SOI-Schicht 6 bezeichnet. Die Gateelektrode (Wortleitung) 8 ist auf der Ka­ nalschicht 4 mit einer dazwischenliegenden, aus Siliziumoxid bestehenden Gateisolationsschicht 7 vorgesehen. Ein Ende ("bird′s beak" = Vogelschnabel) 10 des LOCOS-Isolieroxidfilms 3b befindet sich an einem Grenzabschnitt 9 in Kontakt mit der SOI-Schicht 6. Eine Kombination des Halbleitersubstrats 1a, des vergrabenen Oxidfilms 2, des LOCOS-Isolierfilms 3b und der SOI- Schicht 6 wird im weiteren als ein SOI-Substrat 1b bezeichnet.
Die Fig. 3 und 4 stellen jeweils Querschnitte entlang der Linien A-A und B-B der Fig. 2 dar. Insbesondere zeigt Fig. 3 einen Querschnitt eines Abschnitts in dem kein LOCOS-Isolier­ film 3b vorgesehen ist, und Fig. 4 zeigt einen Querschnitt ei­ nes Abschnitts, in dem der Endabschnitt 10 des LOCOS-Isolier­ films 3b vorgesehen ist. Mit Bezug auf Fig. 3 weist der Dünn­ film-SOI-MOSFET in dem Bereich, in dem kein LOGOS-Isolierfilm 3b vorgesehen ist, ohne Probleme die Abmessungen auf, die ge­ plant bzw. designed wurden.
Mit Bezug auf Fig. 4 wirkt jedoch der Endabschnitt 10 des LOCOS-Isolierfilms 3b zwischen der Gateisolationsschicht 7 und der SOI-Schicht 6 in dem Abschnitt, in dem dieser Endabschnitt (bird′s beak) 10 vorgesehen ist, als Oxidfilm. Der Endabschnitt 10 des LOCOS-Isolierfilms 3b, der als Oxidfilm dient, bildet einen parasitären SOI-MOSFET mit einer extrem dünnen SOI- Schicht 6. Der in Fig. 4 gezeigte parasitäre SOI-MOSFET weist Eigenschaften auf, die von denen des in Fig. 3 gezeigten Dünn­ film-SOI-MOSFET verschieden sind.
Dieser parasitäre SOI-MOSFET, der ohne den Bird′s-Beak nicht gebildet würde, wird aus folgenden Gründen gebildet:
Mit Bezug auf die Fig. 2 und 4 resultiert der parasitäre SOI-MOSFET aus der Feldoxidation zur Bildung des LOCOS-Isolier­ films 3b. Insbesondere wird bei der Bildung des LOCOS-Isolier­ films 3b zuerst ein dünner Oxidfilm auf dem SOI-Substrat 1b ge­ bildet und auf diesem dünnen Oxidfilm wird eine (nicht gezeig­ te) Maske zur Strukturierung eines Siliziumnitridfilms wird ge­ bildet. Anschließend wird das SOI-Substrat 1b durch die Maske des Musters für einen Siliziumnitridfilm oxidiert. Zu diesem Zeitpunkt wird auf einem Abschnitt, der nicht durch die Maske überdeckt ist, ein dicker Siliziumoxidfilm gebildet. Gleichzei­ tig wird ein Siliziumoxidfilm, der Bird′s-Beak (10) genannt wird, unter einem Endabschnitt der Maske gebildet, um so die Maske zwischen diesem und der SOI-Schicht 6 nach oben zu drüc­ ken. Dieser Siliziumoxidfilm wird aufgrund seiner Querschnitts­ form Bird′s-Beak (Vogelschnabel) genannt.
Bei der zuvor erwähnten Feldoxidation bedeckt die Maske den ak­ tiven Bereich, in dem die Source/Drainschichten 5 und die Ka­ nalschicht 4 vorzusehen sind. Wie oben beschrieben wurde wird der Bird′s-Beak, der ein von der Feldoxidation stammender dün­ ner Oxidfilm ist, um diesen aktiven Bereich herum gebildet. Wenn demzufolge die wie in Fig. 2 gezeigte Gateelektrode 8 ge­ bildet wird, so führt dies unausweichlich zu der natürlichen Bildung des parasitären SOI-MOS-Transistors mit dem spezifi­ schen, in Fig. 4 gezeigten Aufbau, wobei der Bird′s-Beak 10 als ein Oxidfilm dient bzw. wirkt. Bei der Bildung des LOCOS- Isolierfilm 3b ist es unmöglich, die Bildung des Bird′s-Beak genannten Endabschnitts 10 zu vermeiden.
In dem, mit dem in Fig. 4 gezeigten parasitären SOI-MOSFET ver­ sehenen Abschnitt ist die Dicke der SOI-Schicht 6 kleiner als in dem in Fig. 3 gezeigten Abschnitt, in dem der normale Dünn­ film-SOI-MOSFET gebildet ist. Dementsprechend ist der parasitä­ re SOI-MOSFET, wie er in Fig. 4 gezeigt ist, von dem Aufbau des in Fig. 3 gezeigten SOI-MOSFET (der ursprünglich gebildet wur­ de) verschieden, wie dies oben beschrieben ist.
Weiterhin weist der in Fig. 4 gezeigte parasitäre SOI-MOSFET eine Drainstrom-Gatespannung-Kennlinie auf, die von der des normalen, in Fig. 3 gezeigten Dünnfilm-SOI-MOSFET verschieden ist.
Mit Bezug auf eine in Fig. 5B gezeigte Meßkurve 12 erhöht sich der logarithmische Wert des Drainstroms in einer idealen Drain­ strom-Gatespannungs-Kennlinie eines Transistors proportional zu der Erhöhung der Gatespannung. Erreicht die Gatespannung den Schwellenwert des Transistors, so reduziert sich die Rate des Anstiegs des Drainstromwertes mit Bezug auf den Anstieg der Ga­ tespannung. Danach bleibt der Drainstrom unabhängig von dem An­ stieg der Gatespannung auf einem konstanten Wert.
Die Drainstrom-Gatespannungs-Kennlinie des herkömmlichen, in Fig. 2 gezeigten Dünnfilm-SOI-MOSFET führen jedoch zu einer Meßkurve 11, wie sie in Fig. 5A gezeigt ist. Mit Bezug auf die in Fig. 5A gezeigte Meßkurve 11 zeigt der in Fig. 2 gezeigte Dünnfilm-SOI-MOSFET mit dem parasitären SOI-MOSFET spezifische Eigenschaften derart auf, daß, wenn die Gatespannung erhöht wird, der Drainstrom proportional zum Anstieg der Gatespannung ansteigt, so daß der Drainstrom anschließend auf einem konstan­ ten Wert bleibt, während, bevor der Drainstrom den konstanten Wert erreicht, ein sogenannter "Buckel"-Strom mit einem Maxi­ malpunkt P und einem Minimalpunkt Q erscheint.
Es ist bekannt, daß die Meßkurve 11, die in Fig. 5A gezeigt ist, aus den Kennlinien einer Mehrzahl von Transistoren zusam­ mengesetzt ist, d. h. den Kennlinien (Kurven 12 und 13) des Transistors mit der korrekten räumlichen Ausdehnung (der norma­ le, in Fig. 3 gezeigte SOI-MOSFET) und des parasitären, in Fig. 4 gezeigten SOI-MOSFET.
Mit Bezug auf die in Fig. 5B gezeigten Kurven 12 und 13 werden die logarithmischen Werte der Drain-Ströme proportional mit dem Anstieg der Gatespannungen erhöht und erreichen anschließend konstante Werte. Wenn die Gatespannungswerte an den Punkten, an denen die proportionalen Beziehungen gestört werden, als Schwellwerte definiert werden, so ist der Schwellenwert (Punkt T) des parasitären SOI-MOSFET kleiner als der (Punkt U) des Dünnfilm-SOI-MOSFET mit den normalen Ausdehnungen. Werden die Gatespannungen graduell erhöht, so weist der parasitäre SOI- MOSFET einen kleineren Drainstromwert als der Dünnfilm-SOI- MOSFET mit den normalen Ausdehnungen auf.
Dagegen wird ein Drainstrom, der auftaucht, wenn die Gatespan­ nung gleich 0 V ist, ein AUS-Zustand-Strom (OFF-state current) genannt. Idealerweise beträgt der Strom im ausgeschalteten Zu­ stand 0 A, da dieser einen Drainstrom darstellt, der in einem AUS-Zustand des Transistors auftaucht. In der Praxis befindet sich der Drainstrom jedoch nicht auf null, sondern fließt, wenn sich der Transistor in einem AUS-Zustand befindet, mit einem kleinen Wert. In der Meßkurve 12 der Fig. 5B, die die Eigen­ schaften des Dünnfilm-SOI-MOSFET mit den normalen Ausdehnungen zeigt, befindet sich der Drainstrom (Strom in AUS-Zustand), wenn die Gatespannung gleich 0 V ist, auf einem Wert, der durch das Symbol P dargestellt wird. Dagegen ist in der Meßkurve 13, die die Kennlinie des parasitären SOI-MOSFET zeigt, der Drain­ strom sehr viel größer als in dem normalen Transistor, wie dies durch das Symbol S dargestellt wird.
Wie oben beschrieben wurde, wird der Strom im AUS-Zustand auf­ grund der Bildung eines parasitären SOI-MOSFET auf unvorteil­ hafte Weise erhöht. Ein solches Phänomen muß auf das äußerste vermieden werden. Um dieses Phänomen zu unterdrücken kann es möglich sein, den Schwellenwert des parasitären SOI-MOSFET zu erhöhen, wodurch sich die in Fig. 5B gezeigte Meßkurve 13 einer Meßkurve 14 annähert.
Die herkömmliche Halbleitereinrichtung und insbesondere der Dünnfilm-SOI-MOSFET mit LOCOS-Isolation ist mit dem Dünnfilm- SOI-MOSFET (Fig. 3) mit normalen Ausdehnungen und dem parasitä­ ren SOI-MOSFET (Fig. 4) vorgesehen, d. h. mit zwei Dünnfilm-SOI- MOSFET, die unterschiedliche Eigenschaften aufgrund des zuvor erwähnten Aufbaus aufweist. Dies resultiert in der Erzeugung eines "Buckel"-Stroms und des Anstiegs des Stroms im AUS- Zustand sowie einer Fehlfunktion der fertiggestellten Halblei­ tereinrichtung und einer Reduzierung der Betriebsgrenzwerte bzw. der Betriebsgrenzen.
Dementsprechend besteht die Aufgabe der vorliegenden Erfindung darin, einen Dünnfilm-SOI-MOSFET vorzusehen, bei dem eine LOCOS-Isolation verwendet wird und die Erzeugung eines "Buckel"-Stroms in einen Dünnfilm-SOI-MOSFET mit LOCOS-Isola­ tion zu unterdrücken. Die Aufgabe der vorliegenden Erfindung besteht weiterhin darin, ein Verfahren zur Herstellung eines Dünnfilm-SOI-MOSFET mit LOCOS-Isolation dahingehend zu verbes­ sern, daß ein "Buckel"-Strom sowie ein Strom im AUS-Zustand un­ terdrückt werden kann.
Diese Aufgabe wird durch eine Halbleitereinrichtung nach An­ spruch 1 und ein Verfahren nach Anspruch 8 gelöst.
Ein Vorteil der vorliegenden Erfindung besteht darin, daß ein Dünnfilm-SOI-MOSFET vorgesehen ist, der in der Lage ist, den Strom im AUS-Zustand auf den minimalen Wert zu unterdrücken.
Eine Halbleitereinrichtung nach einer ersten Ausgestaltung der vorliegenden Erfindung weist ein Halbleitersubstrat mit einer Hauptoberfläche auf. Eine vergrabene Isolierschicht ist in dem Halbleitersubstrat an einer Position vorgesehen, die von der Hauptoberfläche getrennt ist. Ein LOCOS-Isolierfilm ist in der Hauptoberfläche des Halbleitersubstrats zum Isolieren eines ak­ tiven Bereichs von anderen aktiven Bereichen vorgesehen. Ein Transistor ist in dem aktiven Bereich vorgesehen. Diese Transi­ stor schließt eine Gateelektrode ein, die auf dem aktiven Be­ reich mit einer dazwischengeschobenen Gateisolierschicht vorge­ sehen ist und schließt ein Paar Source-/Drainschichten ein, die auf der Hauptoberfläche des Halbleitersubstrats zu beiden Sei­ ten der Gateelektrode vorgesehen sind. Eine Störstellenschicht mit hoher Konzentration ist in dem Halbleitersubstrat unmittel­ bar unter der vergrabenen Schicht vorgesehen.
Bei einem Verfahren zur Herstellung einer Halbleitereinrichtung gemäß einer weiteren Ausgestaltung der vorliegenden Erfindung wird in einem Halbleitersubstrat zuerst eine vergrabene Iso­ lierschicht an einer Position gebildet, die von der Hauptober­ fläche des Halbleitersubstrats getrennt ist. Eine Störstellen­ schicht mit hoher Konzentration wird in dem Halbleitersubstrat unmittelbar unterhalb der vergrabenen Isolierschicht gebildet. Ein LOCOS-Isolierfilm wird auf der Oberfläche des Halbleiter­ substrats zum Isolieren eines aktiven Bereichs von anderen ak­ tiven Bereichen gebildet. Eine Gateelektrode wird auf dem akti­ ven Bereich mit dem Einfügen eines Gateisolationsfilms gebil­ det. Ein Paar Source-/Drainschichten werden in einer Oberfläche des aktiven Bereichs auf beiden Seiten der Gateelektrode gebil­ det.
In der Halbleitereinrichtung gemäß der ersten Ausgestaltung der vorliegenden Erfindung ist die Störstellenschicht mit hoher Konzentration in dem Halbleitersubstrat unmittelbar unterhalb der vergrabenen Isolierschicht vorgesehen. Hierdurch wird in einem unteren Abschnitt der Kanalschicht aufgrund des Unter­ schieds zwischen den Austrittsarbeiten der Störstellenschicht mit hoher Konzentration und der darauf gebildeten Kanalschicht des Transistors ein schwacher Inversionsbereich gebildet.
In dem Verfahren zur Herstellung einer Halbleitereinrichtung gemäß der zweiten Ausgestaltung der vorliegenden Erfindung wird die Störstellenschicht mit hoher Konzentration unmittelbar un­ terhalb der vergrabenen Isolierschicht gebildet. Hierdurch wird eine Halbleitereinrichtung vorgesehen, die in einem unteren Ab­ schnitt einer Kanalschicht eines Transistors eine schwache In­ versionszone bzw. einen schwachen Inversionsbereich aufweist.
Weitere Merkmale und Zweckmäßigkeiten der vorliegenden Erfin­ dung ergeben sich aus der folgenden Beschreibung von Ausfüh­ rungsbeispielen anhand der Figuren. Von den Figuren zeigen:
Fig. 1 einen Querschnitt, der einen herkömmlichen Dünnfilm-SOI-MOSFET zeigt;
Fig. 2 eine perspektivische, teilweise fragmen­ tierte Ansicht eines herkömmlichen Dünn­ film-SOI-MOSFET, dessen Elemente voneinan­ der elektrisch durch einen LOCOS-Film iso­ liert sind;
Fig. 3 einen Querschnitt entlang der Linie A-A der Fig. 2;
Fig. 4 einen Querschnitt entlang der Linie B-B der Fig. 2;
Fig. 5A und 5B Drainstrom-Gatespannung-Kennlinien;
Fig. 6 eine perspektivische, teilweise fragmen­ tierte Ansicht einer Halbleitereinrichtung gemäß einer ersten Ausführungsform der vor­ liegenden Erfindung;
Fig. 7 einen Querschnitt entlang der Linie A-A der Fig. 6;
Fig. 8 einen Querschnitt entlang der Linie B-B der Fig. 6;
Fig. 9 ein Schaubild der Bandstruktur der Halblei­ tereinrichtung gemäß der ersten Ausfüh­ rungsform;
Fig. 10 bis 28 Querschnitte, die aufeinanderfolgend die Schritte eines Verfahrens zur Herstellung der Halbleitereinrichtung gemäß der ersten Ausführungsform zeigen;
Fig. 29 eine perspektivische, teilweise fragmen­ tierte Ansicht einer Halbleitereinrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
Fig. 30 bis 32 Querschnitte, die aufeinanderfolgend die Schritte eines Verfahrens zur Herstellung der Halbleitereinrichtung gemäß der zweiten Ausführungsform zeigen;
Fig. 33 eine perspektivische, teilweise fragmen­ tierte Ansicht einer Halbleitereinrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung;
Fig. 34 bis 37 Querschnitte, die aufeinanderfolgend die Schritte eines Verfahrens zur Herstellung der Halbleitereinrichtung gemäß der dritten Ausführungsform zeigen;
Fig. 38 bis 40 Querschnitte, die aufeinanderfolgend die Schritte eines weiteren Verfahrens zur Her­ stellung der Halbleitereinrichtung gemäß der dritten Ausführungsform zeigen;
Fig. 41 eine perspektivische, teilweise fragmen­ tierte Ansicht einer Halbleitereinrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung;
Fig. 42 bis 50 Querschnitte, die aufeinanderfolgend die Schritte eines Verfahrens zur Herstellung der Halbleitereinrichtung gemäß der vierten Ausführungsform zeigen.
Fig. 6 stellt eine perspektivische, teilweise fragmentierte An­ sicht dar, die eine Halbleitereinrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt. Fig. 7 und 8 stellen jeweils Querschnitte entlang der Linie A-A und B-B in Fig. 6 dar. Die in diesen Zeichnungen gezeigten Halbleiterein­ richtungen sind mit Ausnahme der nun folgenden Punkte mit de­ nen, die in den Fig. 2 bis 4 gezeigt sind, identisch, demzu­ folge werden Abschnitte, die mit denen er in den in der Be­ schreibungseinleitung genannten Beispiele identisch sind oder diesen entsprechen durch dieselben Bezugszeichen gekennzeich­ net, um eine überflüssig Beschreibung derselben zu vermeiden.
Die Halbleitereinrichtung gemäß der ersten Ausführungsform un­ terscheidet sich von dem in dem Beispiel in der Beschreibungs­ einleitung gezeigten Dünnfilm-SOI-MOSFET, wie er in den Fig. 2 bis 4 gezeigt ist, dadurch, daß eine Störstellenschicht 15 hoher Konzentration, die Störstellen derselben Art wie die Source-/Drainschichten 5 enthält, in einem SOI-Substrat 1b un­ mittelbar unterhalb einer vergrabenen Isolierschicht (Oxidfilm) 2 vorgesehen ist. Eine Gateelektrode (Wortleitung) 8 weist eine Breite von ca. 0.5 µm auf. Durch die Bildung der hochkonzen­ trierten Störstellenschicht 15, insbesondere unter einem para­ sitären SOI-MOSFET unmittelbar unterhalb der vergrabenen Iso­ lierschicht 2 werden die folgenden Effekte erreicht:
Mit Bezug auf Fig. 9 wird die Störstellenschicht 15 mit hoher Konzentration (die in Fig. 9 als p-Typ dargestellt ist) unmit­ telbar unterhalb des vergrabenen Oxidfilms 2 so gebildet, daß der Energiepegel einer SOI-Schicht 6 geringer als der der hoch­ konzentrierten Störstellenschicht 15 ist, die unterhalb dersel­ ben durch den vergrabenen Oxidfilm 2 gebildet wird, wodurch ein Unterschied zwischen den Austrittsarbeiten der SOI-Schicht 6 und der hochkonzentrierten Störstellenschicht 15 vergrößert wird und in einem unteren Abschnitt der SOI-Schicht 6 ein schwacher Inversionsbereich 54b gebildet wird. Hierdurch wird es möglich, einen Zustand zu erreichen, der dem Fall des Anle­ gens eines negativen Potentials an ein Back-Gate (in einem un­ teren Abschnitt eines Kanalbereichs vorgesehen) eines n-Kanal- Transistors eines verallgemeinerten MOSFET (herkömmlicher MOSFET ohne SOI-Schicht) entspricht. In diesem Fall wird der Schwellenwert des parasitären SOI-MOSFET erhöht, wodurch ein SOI-MOSFET mit Eigenschaften bzw. einer Kennlinie erhalten wird, die ähnlich denen sind, die in der Meßkurve 14 der Fig. 5B gezeigt sind. Weiterhin ist es möglich, eine Beeinflussung durch einen "Buckel"-Strom, der durch den parasitären SOI- MOSFET erzeugt wird, zu entfernen. Zusätzlich ist es weiterhin möglich, den Strom im AUS-Zustand auf bemerkenswerte Weise zu reduzieren. Dementsprechend werden die elektrischen Eigenschaf­ ten des Transistors stabilisiert. Dementsprechend ist es mög­ lich, eine Fehlfunktion der Halbleitereinrichtung zu verhin­ dern, wodurch eine Verbesserung der Betriebsgrenzwerte erreicht wird.
Zusätzlich ist es möglich, den Grad der Fluktuation des Schwellwertes des Transistors durch das Anpassen der Störstel­ lenkonzentration der Störstellenschicht 15 mit hoher Konzentra­ tion, die unmittelbar unterhalb des vergrabenen Oxidfilms 2 ge­ bildet ist, zu variieren.
Wird unterhalb eines Bildungsbereiches eines p-Kanal-Transi­ stors eine n-Typ Störstellenschicht mit hoher Konzentration ge­ bildet, so ist es möglich, die Erzeugung eines Buckel-Stroms und einen Strom im AUS-Zustand durch die Reduktion des Schwell­ wertes eines parasitären SOI-MOSFET, der auf diesem gebildet wird, im Gegensatz zum Fall eines n-Kanal-Transistors zu unter­ drücken.
Insbesondere, wenn n-Typ und p-Typ Störstellenschichten mit ho­ her Konzentration unter den Bildungsbereichen von n-Kanal- und p-Kanal-Transistoren in einem Dünnfilm-SOI-MOSFET mit von p- Kanal- und n-Kanal-Transistoren, die auf demselben Substrat ge­ bildet werden, gebildet werden, so ist es möglich, den Schwel­ lenwert eines parasitären SOI-MOSFET oder des Dünnfilm-SOI- MOSFET mit den korrekten Dimensionen durch die Konzentration der Störstellendiffusionsschicht mit hoher Konzentration zu ei­ nem hohen oder niedrigen Potential zu verschieben, wie dies oben beschrieben ist.
Im folgenden wird nun ein Verfahren zu Herstellung der Halblei­ tereinrichtung gemäß der in Fig. 6 gezeigten ersten Ausfüh­ rungsform beschrieben. Die folgende Beschreibung wird insbeson­ dere für ein Verfahren zur Herstellung eines Dünnfilm-SOI- MOSFET mit p-Kanal- und n-Kanal-Transistoren, die auf demselben Substrat gebildet sind, durchgeführt. Die Querschnitte, die für die folgende Beschreibung verwendet werden, entsprechen einem Schnitt entlang der Linie B-B der Fig. 6, in welchem ein Ab­ schnitt gezeigt wird, der mit einem parasitären SOI-MOSFET ge­ bildet ist, d. h. ein Abschnitt, in den eine SOI-Schicht eine geringe Dicke aufweist.
Mit Bezug auf Fig. 10 wird ein SOI-Substrat 1b mit einem SIMOX (Separation durch implantierten Sauerstoff) Halbleitersubstrat 1a, einem vergrabenen Oxidfilm 2 und einer aus Silizium beste­ henden SOI-Schicht 6 gebildet. Das SOI-Substrat 1b wird durch das Implantieren von Sauerstoffionen in das Halbleitersubstrat 1a mit einer p-Typ Störstellenkonzentration von ca. 15¹⁵ Io­ nen/cm³ in einer Tiefe von ca. 100 nm (1000 Å) bis 500 nm (5000 Å) von der Oberfläche des Halbleitersubstrats 1a und durch das Bilden des vergrabenen Oxidfilms 2, der aus Siliziumdioxid be­ steht, mit einer Dicke von ca. 200 nm (2000 Å) bis 400 nm (4000 Å) erreicht. Aufgrund dieser Bildung des vergrabenen Oxidfilms 2 in dem Halbleitersubstrat 1a wird die SOI-Schicht 6 mit einer Dicke von ca. 100 nm (1000 Å) in einer selbstausgerichteten Art und Weise in der Nähe der Oberfläche des Halbleitersubstrats 1a, in dem keine Oxidationen implantiert sind, gebildet. Die SOI-Schicht 6 kann im weiteren Siliziumschicht 3a genannt wer­ den. Diese Siliziumschicht 3a, die in der Praxis einen Teil des Halbleitersubstrats 1a darstellt, wird im weiteren als eine Schicht beschrieben, die unabhängig von dem Halbleitersubstrat 1a ist, um hierdurch die Darstellung zu vereinfachen. Der ver­ grabene Oxidfilm 2, der aus dem Halbleitersubstrat 1a herge­ stellt bzw. vorbereitet wurde, wird ebenfalls als eine Schicht beschrieben, die unabhängig von dem Halbleitersubstrat 1a ist. Dementsprechend enthält die Siliziumschicht 3a Störstellen der­ selben Art und derselben Konzentration wie die, die in dem Halbleitersubstrat 1a unterhalb des vergrabenen Oxidfilms 2 vorgesehen sind.
Mit Bezug auf Fig. 11 wird ein Muster eines Resistfilms 16 auf einem Bereich gebildet, der nicht der Bildungsbereich eines n- Kanal-Transistors ist. Anschließend wird der Resistfilm 16 als Maske zur Ionenimplantation von Bor (B) 17 oder ähnlichem aus einer Richtung, die im rechten Winkel zu der Substratoberfläche steht, mit einer Injektionsrate von 10¹⁵ Ionen/cm² verwendet. Aufgrund dieser Implantation des Bor 17 wird eine p-Typ Stör­ stellenschicht 18 mit hoher Konzentration, mit einer Störstel­ lenkonzentration von ca. 10¹⁵ Ionen/cm³ unmittelbar unterhalb der vergrabenen Oxidschicht 2 bis zu einer Tiefe von ca. 300 nm (3000 Å) von der oberen Oberfläche des Halbleitersubstrats 1a gebildet. Anschließend wird der Resistfilm 16 entfernt.
Mit Bezug auf Fig. 12 wird ein Muster aus einem Resistfilm 19 auf einem Bereich gebildet, der nicht ein Bildungsbereich eines p-Kanal-Transistors ist. Der Resistfilm 19 wird als eine Maske für die Ionenimplantation von Arsen (As) 20 aus einer Richtung, die im rechten Winkel zum Substrat 1a steht, mit einer Injekti­ onsrate von 10¹⁵ Ionen/cm² verwendet, wodurch eine n-Typ Stör­ stellenschicht 21 mit hoher Konzentration mit einer Störstel­ lenkonzentration von 10²⁰ Ionen/cm³ in einem Abschnitt gebildet, der sich unmittelbar unterhalb des vergrabenen Oxidfilms 2 bis zu einer Tiefe von ca. 300 nm (3000 Å) von der oberen Oberfläche des Halbleitersubstrats 1a befindet. Anschließend wird der Re­ sistfilm 19 entfernt.
Mit Bezug auf Fig. 13 wird ein Muster eines Resistfilms 22 auf dem Bereich gebildet, der nicht der Bildungsbereich des n- Kanal-Transistors ist. Anschließend wird der Resistfilm 22 als eine Maske für die Implantation von Arsen (As) 23 aus einer Richtung, die im rechten Winkel auf dem Substrat 1a steht, mit einer Injektionsrate von 10¹⁵ Ionen/cm² verwendet, wodurch ein p-artiger aktiver Bereich 24 des n-Kanal-Transistors mit p-Typ Störstellen gebildet wird. Anschließend wird der Resistfilm 22 entfernt.
Mit Bezug auf Fig. 14 wird ein Muster aus einem Resistfilm 25 auf dem Bereich gebildet, der nicht der Bildungsbereich des p- Kanal-Transistors ist. Bor (B) 26 wird von der Richtung, die im rechten Winkel zu dem Substrat 1a steht, mit einer Injektions­ rate von 10¹⁵ Ionen/cm² gebildet, wodurch ein aktiver Bereich 27 des n-Typs des p-Kanal-Transistors gebildet wird. Anschließend wird der Resistfilm 25 entfernt.
Mit Bezug auf Fig. 15 wird die gesamte Oberfläche der Halblei­ tereinrichtung oxidiert, wodurch ein extrem dünner Unter­ schicht-Oxidfilm 28 von ca. 10 bis 20 nm (100 bis 200 Å) Dicke gebildet wird. Ein als Maske für die Feldoxidation dienender Siliziumnitridfilm 29 wird auf dem Unterschicht-Oxidfilm 28 durch CVD (chemische Dampfabscheidung) mit einer Dicke von ca. 300 nm (3000 Å) aufgebracht.
Anschließend wird über einen photolithographischen Schritt ein (nicht gezeigtes) Resistmuster gebildet, um nur die Abschnitte der aktiven Bereiche 24 und 27 zu überdecken. Dieses Resistmu­ ster wird als Maske zum anisotropischen Ätzen des Siliziumni­ tridfilms 29 verwendet. Anschließend wird das Resistmuster ent­ fernt, wodurch ein Muster des Siliziumnitridfilms 29 erhalten wird, welches als Maske für die Feldoxidation dient.
Mit Bezug auf Fig. 17 wird der Siliziumnitridfilm 29 als Maske zum Ausführen der Feldoxidation in einer Atmosphäre mit Wasser­ stoff und Sauerstoff bei 950°C für ca. 15 Minuten verwendet, wodurch ein LOCOS-Isolationsfilm 3b mit einer Maximaldicke von ca. 200 nm (2000 Å) gebildet wird. Zu diesem Zeitpunkt wird eben­ falls ein Endabschnitt 10 des LOCOS-Isolationsfilms 3b auf den bereits gebildeten aktiven Bereichen 24 und 27 gleichzeitig mit der Bildung des LOCOS-Isolationsfilms 3b gebildet. Der Ver­ gleich der Fig. 16 und 17 zeigt die Zustände vor und nach der Feldoxidation, die aktiven Bereiche 24 und 27 sind teilwei­ se nach der Feldoxidation oxidiert und aufgrund der Umwandlung des LOCOS-Isolationsfilms 3b (oder seines Endabschnitts 10) oder der Anwendung eines Drucks durch den Oxidfilm (10) bei der Bildung in ihrer Dicke reduziert. Anschließend wird der Silizi­ umnitridfilm 29 entfernt.
Mit Bezug auf Fig. 18 wird dann Siliziumdioxid auf dem Halblei­ tersubstrat 1a durch CVD mit einer Dicke von 10 bis 20 nm (100 bis 200 Å) aufgebracht, wodurch ein Unterschicht-Oxidfilm 30a gebildet wird.
Mit Bezug auf Fig. 19 wird Polysilizium mit Störstellen auf dem Unterschicht-Oxidfilm 30a durch CVD deponiert, wodurch eine Po­ lysiliziumschicht 31a mit ca. 200 nm (2000 Å) Dicke gebildet wird.
Mit Bezug auf Fig. 20 werden Muster eines Resistfilms 32 mit den Formen einer Wortleitung auf der Polysiliziumschicht 31a durch Photolithographie gebildet.
Mit Bezug auf die Fig. 20 und 21 werden die Resistfilme 32 als Maske zum anisotropischen Ätzen der Polysiliziumschicht 31a verwendet, wodurch die als Gateelektroden dienenden Wortleitun­ gen 31b gebildet werden. Die Wortleitungen 31b sind so gebil­ det, daß sie 500 nm (5000 Å) in der Breite und 100 nm (1000 Å) in der Dicke aufweisen. Dagegen ist die Gateisolationsschicht 30a so gebildet, daß sie eine Dicke von 10 bis 20 nm (100 bis 200 Å) aufweist.
Mit Bezug auf die Fig. 21 und 22 werden die Resistfilme 32 entfernt und anschließend wird ein n-Typ Störstellenschicht 35 mit niedriger Konzentration in den Bildungsbereich des n-Kanal- Transistors gebildet, um so LDD-(leicht-dotierte Drain) Struk­ turen in dem aktiven Bereich zum Definieren der Source-/Drain­ bereiche des Transistors zu bilden. Die n-Typ Störstellen­ schichten 35 mit niedriger Konzentration werden wie folgt ge­ bildet: Ein Resistfilm 33 wird durch Photolithographie auf dem Bereich gebildet, der nicht den Bildungsbereich des n-Kanal- Transistors darstellt. Anschließend wird der Resistfilm 33 als Maske zur Implantation von Arsen (As) 34 aus der senkrecht zum Substrat 1a stehenden Richtung verwendet. Hierdurch wird die Störstellenschicht 35 vom n-Typ mit niedriger Konzentration ge­ bildet. Anschließend wird der Resistfilm 33 entfernt.
Mit Bezug auf Fig. 23 wird ein Resistfilm 36 durch Photolitho­ graphie auf dem Bereich gebildet, der nicht der Bereich zur Bildung des p-Kanal-Transistors ist. Der Resistfilm 36 wird als Maske zur Implantation von Bor 37 aus der senkrecht zum Sub­ strat 1a stehenden Richtung verwendet. Hierdurch wird die Stör­ stellenschicht 38 vom p-Typ mit niedriger Konzentration gebil­ det. Anschließend wird der Resistfilm 36 entfernt.
Mit Bezug auf Fig. 24 wird ein aus Siliziumdioxid bestehender Isolierfilm 39 mit einer Dicke von wenigstens 200 nm (2000 Å) auf dem Halbleitersubstrat 1a durch CVD zum Überdecken der Wortlei­ tungen 31b gebildet.
Mit Bezug auf die Fig. 24 und 25 wird die Isolationsschicht 39 anisotropisch zur Bildung von Seitenwand-Spacern 40 auf den Seitenwänden der Wortleitungen 31b zurückgeätzt. Zu diesem Zeitpunkt wird ebenfalls der Unterschicht-Oxidfilm 30a geätzt und als Gateisolationsfilme 30b nur unter den Wortleitungen 31b zurückgelassen.
Mit Bezug auf Fig. 26 wird ein Resistfilm 41 durch Photolitho­ graphie auf dem Bereich gebildet, der nicht den Bereich zur Bildung des n-Kanal-Transistors darstellt. Der Resistfilm 41 wird als Maske zum Implantieren von Arsen (As) 42 aus der senk­ recht zum Substrat 1a stehenden Richtung mit einer Injektions­ rate von 10¹⁵ Ionen/cm² verwendet. Hierdurch wird eine Störstel­ lenschicht 43 vom n-Typ mit hoher Konzentration von ca. 10²⁰ Io­ nen/cm³ gebildet. Anschließend wird der Resistfilm 41 entfernt.
Mit Bezug auf Fig. 27 wird ein Muster aus einem Resistfilm 44 durch Photolithographie auf dem Bereich gebildet, der nicht den Bereich zur Bildung des p-Kanal-Transistors darstellt. Der Re­ sistfilm 44 wird als Maske zum Implantieren von Bor (B) 45 aus der senkrecht zum Substrat 1a stehenden Richtung mit einer In­ jektionsrate von 10¹⁵ Ionen/cm² verwendet. Hierdurch wird die Störstellenschicht 46 vom p-Typ mit hoher Konzentration mit ei­ ner Konzentration von ca. 10²⁰ Ionen/cm³ gebildet.
Dementsprechend werden die LDD-Struktur der Source-/Drain­ bereiche 4a und 4b des n-Kanal- und p-Kanal-Transistors gebil­ det. Des weiteren werden in den aktiven Bereichen ein (nicht gezeigter) Dünnfilm-SOI-MOSFET mit normalen Ausdehnungen und ein parasitärer SOI-MOSFET, der den Endabschnitt 10 des LOCOS- Isolierfilms 3b einschließt, gebildet.
Mit Bezug auf Fig. 28 wird ein Fall der Bildung von Speicher­ zellen eines DRAM beschrieben. Zum Zwecke der Vereinfachung wird die folgende Beschreibung nur mit Bezug auf den Bereich gegeben, in dem der n-Kanal-Transistor gebildet wird. Zuerst werden die Wortleitungen 31b mit Isolierschichten 47a über­ deckt. Natürliche Oxidfilme, die sich auf den Störstellen­ schichten 43 mit hoher Konzentration gebildet haben, die selbst Teile der Source-/Drainbereiche 4a darstellen, werden durch Trockenätzen entfernt. Hierdurch werden die Oberflächen der Source-/Drainbereiche 4a freigelegt (dieser Schritt ist in dem Querschnitt der Fig. 28 nicht gezeigt). Kondensatoren, die aus Speicherknoten 48, Schichten 49 mit hoher Dielektrizität und Zellplatten 50 bestehen, werden in dem Halbleitersubstrat 1a so gebildet, daß sie mit den Source-/Drainbereichen 4a in Kontakt stehen (Abschnitte, in denen die Source-/Drainbereiche 4a und die Speicherknoten 48 miteinander in Kontakt stehen, sind in Fig. 28 nicht gezeigt). Anschließend wird eine Anschlußkontakt­ fläche (Polypad) 52a auf dem Halbleitersubstrat 1a gebildet. Eine Isolierschicht 47b wird auf den Halbleitersubstrat 1a zum Überdecken der Kondensatoren 51 und der Anschlußkontaktfläche 52a gebildet. Ein Kontaktloch wird in der Isolierschicht 47b gebildet, um die Oberfläche der Anschlußkontaktfläche 52a teil­ weise freizulegen. Eine Bitleitung 52b wird auf dem Halbleiter­ substrat 1a so gebildet, daß sie mit der Anschlußkontaktfläche 52a über das Kontaktloch in Kontakt steht. Eine Isolierschicht 47c ist auf dem Halbleitersubstrat 1a so gebildet, daß die Bit­ leitung 52b überdeckt wird. Metalldrähte 53 (Leiterbahn) werden auf der Isolierschicht 47c gebildet, wodurch der DRAM vervoll­ ständigt wird.
Gemäß dieser Ausführungsform wird die Störstellenschicht 15 mit hoher Konzentration entlang der gesamten Oberfläche des Be­ reichs gebildet, der das SOI-Substrat 1b bildet, wie dies in den Fig. 6, 7 und 8 gezeigt ist. Insbesondere wird die Stör­ stellenschicht 15 mit hoher Konzentration ebenfalls in einem Bereich gebildet, der nicht einen Bereich darstellt, in dem ein parasitärer SOI-MOSFET vorgesehen ist (siehe Fig. 8), d. h. un­ ter dem Dünnfilm-SOI-MOSFET mit den korrekten Dimensionen. Ein in den parasitären SOI-MOSFET fließender Drainstrom ist sehr viel kleiner als der des Dünnfilm-SOI-MOSFET, der mit den nor­ malen Dimensionen gebildet ist, wie dies von einem Wert, der durch das Ansteigen der Gatespannung gesättigt wird, verstanden werden kann. Gibt es zwei Transistoren, denen Ströme mit extrem unterschiedlichen Werten zugeführt werden, so werden durch Spannungen, die an Abschnitte angelegt werden, die Back-Gates entsprechen, unterschiedliche Einflüsse erzielt. Insbesondere der parasitäre SIO-MOSFET wird auf bemerkenswerte Art und Weise durch eine Spannung beeinflußt, die an dem Back-Gate (Gatean­ schluß, der sich auf der der Gateelektrode abgewandten Seite des Transistors befindet). Dagegen wird der Dünnfilm-SOI-MOSFET mit normalen Ausdehnungen durch ein rückseitiges Potential im Gegensatz zum parasitären SOI-MOSFET kaum beeinflußt. Dies be­ gründet sich durch einen extrem hohen Wert eines Stromes, der über seine Source-/Drainbereiche fließt.
Dementsprechend wird der Schwellwert des Transistors selbst dann nicht merklich fluktuiert, wenn in einem unteren Abschnitt des Kanalbereichs ein schwacher Inversionsbereich gebildet wird. Konsequenterweise weist die Halbleitereinrichtung stabile elektrische Eigenschaften auf.
Fig. 29 stellt eine perspektivische, teilweise fragmentierte Ansicht dar, die eine Halbleitereinrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt. Die in Fig. 29 gezeigte Halbleitereinrichtung ist mit dem in der Beschrei­ bungseinleitung genannten und in Fig. 2 gezeigten Beispiel mit Ausnahme der folgenden Punkt identisch. Demzufolge werden Ab­ schnitte, die mit denen der herkömmlichen Einrichtung identisch sind oder diesen entsprechen, durch dieselben Bezugszeichen ge­ kennzeichnet, um auf eine überflüssige Beschreibung derselben zu verzichten.
Die in Fig. 29 gezeigte Halbleitereinrichtung unterscheidet sich von der in Fig. 2 gezeigten dadurch, daß eine Störstellen­ schicht 55 mit hoher Konzentration, die Störstellen bzw. Fremd­ atome desselben Typs enthält wie die Source-/Drainschichten 4, unter einem aktiven Bereich gebildet ist, in welchem ein Dünn­ film-SOI-MOSFET vorgesehen ist, und zwar unmittelbar unterhalb eines vergrabenen Oxidfilms 2.
Während die Störstellenschicht 15 (bzw. Fremdatomschicht) mit hoher Konzentration in der ersten Ausführungsform entlang der gesamten Oberfläche des Bereichs gebildet wurde, der das SOI- Substrat 1b bildet, wird in der zweiten Ausführungsform in ei­ nem Bereich mit einem LOCOS-Isolationsfilm, d. h. einem inakti­ ven Bereich keine Störstellenschicht mit hoher Konzentration gebildet. In der zweiten Ausführungsform wird die Störstellen­ schicht 55 mit hoher Konzentration jedoch in einem unteren Ab­ schnitt eines parasitären SOI-MOSFET gebildet, der in einem Grenzabschnitt zwischen dem aktiven und inaktiven Bereichen ge­ bildet ist. Hierdurch wird der Unterschied zwischen der Aus­ trittsarbeit einer SOI-Schicht 6 und der in einem oberen und unteren Abschnitt mit einem dazwischenliegenden vergrabenen Oxidfilm 2 gebildeten Störstellenschicht 55 mit hoher Konzen­ tration vergrößert. Dementsprechend wird in einem unteren Ab­ schnitt einer Kanalschicht des parasitären SOI-MOSFET ein schwacher Inversionsbereich gebildet. Dementsprechend wird ein Zustand des Anlegens eines negativen Potentials an ein Back- Gate eines MOSFET ohne SOI-Struktur, der direkt auf einem Halb­ leitersubstrat gebildet ist, erreicht. Dementsprechend ist es möglich, den Schwellenwert des parasitären SOI-MOSFET zu erhö­ hen, den durch einen "Buckel"-Strom ausgeübten Einfluß, der durch den parasitären SOI-MOSFET verursacht wird, zu eliminie­ ren und den Strom im AUS-Zustand extrem zu reduzieren, wodurch die elektrischen Eigenschaften des Transistors stabilisiert werden. Ein Verfahren zur Herstellung der in Fig. 29 gezeigten Halbleitereinrichtung wird nun mit Bezug auf die entlang der Linie B-B gewonnenen Querschnitt beschrieben.
Mit Bezug auf Fig. 30 wird ein SOI-Substrat 1b ähnlich der er­ sten Ausführungsform gebildet. Ein Resistmuster 56 wird durch Photolithographie auf einem Bereich gebildet, der nicht ein Be­ reich zur Bildung eines n-Kanal-Transistors ist. Bor-(B)Ionen 57, die Störstellenionen bzw. Fremdatomionen des p-Typs dar­ stellen, werden aus einer zum Substrat 1b senkrechten Richtung mit einer Injektionsrate von 10¹⁵ Ionen/cm² implantiert. Hier­ durch wird ein Störstellenschicht 55 vom p-Typ mit hoher Kon­ zentration in einem oberen Abschnitt eines Halbleitersubstrats 1a unmittelbar unterhalb des vergrabenen Oxidfilms 2 gebildet. Anschließend wird das Resistmuster 56 entfernt.
Mit Bezug auf Fig. 31 wird in einem Bereich, der nicht ein Be­ reich zur Bildung eines p-Kanal-Transistors ist, ein Resistmu­ ster 58 gebildet. Das Resistmuster 58 wird als Maske zur Im­ plantation von Arsen (As) Ionen 59 verwendet, die Störstellen­ ionen des n-Typ darstellen. Die Implantation erfolgt aus der Richtung, die senkrecht zu dem Substrat 1a steht. Hierdurch wird eine Störstellenschicht 55b vom n-Typ mit hoher Konzentra­ tion in einem oberen Abschnitt des Halbleitersubstrats 1a ge­ bildet. Die Störstellenschichten 55a und 55b werden mit einer Konzentration von ca. 1²⁰ Ionen/cm³ gebildet.
Anschließend wird ein Dünnfilm-SOI-MOSFET mit Gateelektroden 31b auf ähnliche Art und Weise wie in der ersten Ausführungs­ form gebildet, wodurch die in Fig. 30 gezeigte Halbleiterein­ richtung erhalten wird.
Während in der zweiten Ausführungsform, wie dies in Fig. 30 ge­ zeigt ist, die Störstellenschicht 55 mit hoher Konzentration vor der Bildung eines LOCOS-Isolationsfilms 3b und der SOI- Schicht 6 gebildet werden, ist die vorliegende Erfindung nicht hierauf beschränkt. Als Alternative kann die Störstellenschicht 55 mit hoher Konzentration durch das Anpassen der Ionenimplan­ tationsenergie und der Ioneninjektionsrate beim Implantieren der Störstellenionen zur Bildung der Source-/Drainschichten in der SOI-Schicht 6 gebildet werden. Nach diesem Verfahren ist es möglich, den photolithographischen Schritt zur Bildung des Re­ sistmusters und den Schritt zum Entfernen des Resistfilms zu vereinfachen.
Ähnlich wie in der obigen Beschreibung mit Bezug auf die erste Ausführungsform sind die Fremdatome bzw. Störstellen, die die Störstellenschicht mit hoher Konzentration bilden, bevorzugter­ weise dann vom p-Typ, wenn der hierauf gebildete Dünnfilm-SOI- MOSFET ein n-Kanal-Transistor ist, während die Störstellen be­ vorzugterweise vom n-Typ sind, wenn der Dünnfilm-SOI-MOSFET auf einem p-Kanal-Transistor gebildet ist. Es kann jedoch ebenfalls nötig sein, noch andere Kombinationen anzuwenden, d. h. die Bil­ dung einer n-artigen Störstellenschicht mit hoher Konzentration in einem unteren Abschnitt eines n-Kanal-Transistors um den Schwellenwert des parasitären SOI-MOSFET auf einen gewünschten Wert zu bringen.
Fig. 33 stellt eine perspektivische, teilweise fragmentierte Ansicht dar, die eine Halbleitereinrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigt. Die in Fig. 33 gezeigte Halbleitereinrichtung ist mit der in Fig. 29 mit Ausnahme des folgenden Punktes identisch und dementsprechend werden Abschnitte, die mit denen der Fig. 29 identisch sind oder diesen entsprechen zur Vermeidung überflüssiger Beschrei­ bung durch dieselben Bezugszeichen gekennzeichnet. Die Halblei­ tereinrichtung gemäß der dritten Ausführungsform unterscheidet sich von der der zweiten Ausführungsform dadurch, daß eine Störstellenschicht 76 nur unterhalb eines Grenzabschnitts zwi­ schen einem LOCOS-Isolationsfilm 3b und einer SOI-Schicht 6 ge­ bildet ist. Die Störstellenschicht 76 mit hoher Konzentration von n- oder p-Typ. In der Halbleitereinrichtung gemäß der drit­ ten Ausführungsform wird die Störstellenschicht 76 mit hoher Konzentration unterhalb einer Position gebildet, in der ein pa­ rasitärer SOI-MOSFET gebildet wird. Aufgrund des Unterschieds zwischen den Austrittsarbeiten der Störstellenschicht 76 mit hoher Konzentration und einem Kanalbereich 4, die in unteren und oberen Abschnitten mit einem dazwischenliegenden vergrabe­ nen Oxidfilm 2 gebildet sind, ist es möglich, in einem unteren Abschnitt der Kanalschicht 4 einen schwachen Inversionsbereich zu bilden. Dementsprechend kann ein Effekt, der ähnlich denen der ersten und zweiten Ausführungsformen ist, erzielt werden, wodurch der Schwellenwert des parasitären SOI-MOSFET erhöht wird. Konsequenterweise ist es möglich, einen "Buckel"-Strom zu unterdrücken und den Strom im AUS-Zustand zu reduzieren, wo­ durch eine Halbleitereinrichtung mit stabilen elektrischen Ei­ genschaften vorgesehen wird.
Der Leitungstyp der Fremdatome, die in der Störstellenschicht 76 mit hoher Konzentration enthalten sind, wird nun beschrie­ ben. Wenn die Störstellenschicht 76 mit hoher Konzentration aus p-Fremdatomen bei der Bildung eines n-Kanal-Transistors gebil­ det wird, so wird der Schwellenwert erhöht, während der Schwel­ lenwert reduziert wird, wenn die Störstellenschicht 76 mit ho­ her Konzentration aus n-Fremdatomen gebildet wird. Die inversen Ergebnisse werden im Falle eines p-Kanal-Transistors erzielt. Aufgrund dieser Eigenschaften kommen in einer Einrichtung, die eine charakteristische elektrische Eigenschaft mit einem "Buckel"-Strom benötigt, Transistoren mit verschiedenen Eigen­ schaften dadurch erzielt werden, in dem die Ionenart und ihre Konzentration in der Störstellenschicht 76 angemessen geändert werden.
Ein Verfahren zur Herstellung der Halbleitereinrichtung gemäß der dritten Ausführungsform, wie sie in Fig. 33 gezeigt ist, wird nun mit Bezug auf die entlang der Linie D-D erhaltenen Querschnitte beschrieben.
Mit Bezug auf Fig. 34 wird ein SOI-Substrat 1b, welches aus ei­ nem Halbleitersubstrat 1a (vom p-Typ), einem vergrabenen Oxid­ film 2 und einer Siliziumschicht 3a besteht, auf ähnliche Weise wie bei der ersten Ausführungsform gebildet.
Anschließend wird ein Unterschicht-Oxidfilm 28 mit einer Dicke von ca. 10 bis 20 nm (100 bis 200 Å) durch Wärmebehandlung der gesamten oberen Oberfläche der Siliziumschicht 3a oder über Filmbildung durch CVD gebildet. Ein Siliziumnitridfilm 29 mit einer Dicke von 300 nm (3000 Å) wird auf dem Unterschicht- Oxidfilm 28 gebildet und durch Photolithographie so struktu­ riert, daß er nur auf einem Bereich zurückbleibt, der als akti­ ver Bereich dient. Hierdurch wird ein Muster des Siliziumni­ tridfilms 29 gebildet.
Mit Bezug auf Fig. 35 wird Bor (B) als p-Störstellen oder Arsen (As) als n-Fremdatome 77 in das SOI-Substrat 1b mit einem Win­ kel von ca. 30° mit Bezug auf die vertikale Richtung rotierend ionenimplantiert. Diese Ionenimplantation wird mit einer Io­ neninjektionsrate von 10¹⁵ Ionen/cm² durchgeführt, so daß die mit hoher Konzentration durch dieses Ionenimplantation gebilde­ te Störstellenschicht 76 eine Fremdatomkonzentration von ca. 10²⁰ Ionen/cm³ aufweist. Zu diesem Zeitpunkt werden die Fremda­ tom-Ionen ebenfalls in den vergrabenen Oxidfilm 2 implantiert, der sich unterhalb des Siliziumnitridfilms 29 befindet, um so eine Störstellenimplantationsschicht 78 zu bilden, da der Sili­ ziumnitridfilm 29 teilweise auf dem SOI-Substrat 1b mit einer großen Dicke gebildet ist. Die Störstellenimplantationsschicht 78, die aus einer isolierenden Substanz gebildet ist, übt je­ doch keinerlei elektrischen Einfluß auf andere Bereiche aus. Dementsprechend wird durch die Störstellenimplantationsschicht 78 kein Problem verursacht.
Auf diese Störstellenimplantationsschicht 78 wird in den Fig. 36 und 37 zur Vereinfachung der Darstellung verzichtet.
Mit Bezug auf die Fig. 35 und 36 wird der Siliziumnitridfilm 29 als Maske zum Durchführen der Wärmebehandlung in einer Atmo­ sphäre mit Wasserstoff und Sauerstoff bei 950°C für ca. 15 Mi­ nuten verwendet. Hierdurch wird der LOCOS-Isolationsfilm 3b mit einer maximalen Dicke von ca. 200 nm (2000 Å) gebildet. Zu diesem Zeitpunkt definiert ein sich unterhalb des Siliziumnitridfilms 29 befindender Teil der Siliziumschicht 3a, der durch diese Feldoxidation nicht oxidiert wurde, den aktiven Bereich in ei­ ner selbstausrichtenden Art und Weise. Anschließend werden der Siliziumnitridfilm 29 und der Unterschicht-Oxidfilm 28 ent­ fernt.
Mit Bezug auf Fig. 37 wird eine Isolierschicht 7, die aus Sili­ ziumdioxid besteht und eine Dicke von ca. 10 bis 20 nm (100 bis 200 Å) aufweist, durch CVD gebildet und eine Wortleitung (Gate­ elektrode) 8 mit einer Dicke von ca. 200 nm (2000 Å) wird an­ schließend durch CVD gebildet. Zu diesem Zeitpunkt ist ein Schnitt eines Abschnitts, in dem ein parasitärer SOI-MOSFET vorgesehen ist, d. h. ein Schnitt, der entlang der Linie E-E der Fig. 37 genommen wurde, ähnlich dem, der in Fig. 19 gezeigt ist.
Anschließend wird eine weitere Behandlung ähnlich der der er­ sten Ausführungsform ausgeführt, um so die in Fig. 33 gezeigte Halbleitereinrichtung zu erhalten.
Während in dem oben beschriebenen Verfahren die LOCOS-Isola­ tionsfilme 3b nach der Bildung der Störstellenschichten 76 mit hoher Konzentration gebildet werden, können letztere auch nach der Bildung der ersten gebildet werden.
Alternativ kann die Halbleitereinrichtung gemäß der dritten Ausführungsform durch folgendes Verfahren hergestellt werden:
Mit Bezug auf Fig. 38 wird zuerst ein SOI-Substrat 1b gebildet. Anschließend werden die LOCOS-Isolationsfilme 3b und eine SOI- Schicht 6 gebildet. Mit Bezug auf Fig. 39 wird ein Muster aus einem Resistfilm 79 mit einer Dicke von ca. 1000 nm (10000 Å) auf der SOI-Schicht 6 und den Endabschnitten 10 der LOCOS-Isola­ tionsfilme 3b gebildet. Der Resistfilm 79 wird als eine Maske zur Implantation der Fremdatomionen 77 durch rotierende Ionen­ implantation verwendet. Hierdurch wird die Störstellenschicht 76 mit hoher Konzentration in einem Halbleitersubstrat 1a un­ mittelbar unterhalb eines vergrabenen Oxidfilms 2 gebildet. Ei­ ne Halbleitereinrichtung mit einem ähnlichen Aufbau wie der zu­ vor erwähnte, kann durch ein solches Verfahren ebenfalls er­ zielt werden.
In dem Verfahren, bei dem zuerst der LOCOS-Isolationsfilm 3b und anschließend die Störstellenschichten 76 mit hoher Konzen­ tration gebildet werden, können die Schritte durch folgende Hilfsmittel vereinfacht werden:
Mit Bezug auf Fig. 40 wird eine Maske, die für das selektive Implantieren der Fremdatom-Ionen notwendig ist, durch einen Film mit einer Zweischicht-Struktur aus einem Siliziumnitrid­ film 29 und einem Resistfilm 79 gebildet. Dementsprechend ist das Entfernen des Resistfilms 79 oder des Siliziumnitridfilms 29 in jedem Schritt der Feldoxidation und der Fremdatom-Ionen­ implantation nicht notwendig, wodurch die Schritt effektiv ver­ einfacht werden.
Fig. 41 stellt eine perspektivische, teilweise fragmentierte Ansicht einer Halbleitereinrichtung gemäß einer vierten Ausfüh­ rungsform der vorliegenden Erfindung dar. Während die erste bis dritte Ausführungsform mit Bezug auf planare Transistoren be­ schrieben wurden, unterscheidet sich die Halbleitereinrichtung gemäß der vierten Ausführungsform von der der ersten Ausfüh­ rungsform dadurch, daß in einem SOI-Substrat 1b ein Mesa- Transistor gebildet ist.
Mit Bezug auf Fig. 41 besteht der Mesa-Transistor aus einer Ga­ teelektrode 66b, einem Gateoxidfilm 65b, einer Kanalschicht 60 und Source-/Drainschichten 61. Isolierschichten 63a und 63b werden zum elektrischen Isolieren eines aktiven Bereichs von anderen aktiven Bereichen verwendet. Eine Störstellenschicht 15 mit hoher Konzentration ist unmittelbar unterhalb eines vergra­ benen Isolierfilms 2 vorgesehen.
Fig. 42 stellt einen Querschnitt entlang der Linie F-F der Fig. 41 dar und zeigt einen Abschnitt, in dem ein parasitärer SOI- MOSFET vorgesehen ist.
Eine aktive Schicht 62a des Mesa-Transistors wird im allgemei­ nen durch anisotropisches Ätzen einer Siliziumschicht mit Stör­ stellenatomen gebildet. Während es theoretisch denkbar ist, daß die Seitenwandoberflächen der aktiven Schicht 62a aufgrund des anisotropen Ätzens der Siliziumschicht senkrecht zum SOI-Sub­ strat 1b stehen, wird in der Praxis ein oberer Abschnitt der zu ätzenden Schicht leicht geätzt, während ein unterer Abschnitt schwer zu ätzen ist. Demzufolge weisen eine Gateelektrode (Wortleitung) 66b und die aktive Schicht 62a nach oben aufein­ ander zu verlaufende trapezoide Querschnitte auf, wie dies in Fig. 42 gezeigt ist.
Ein solcher Mesa-Transistor weist ebenfalls einen parasitären SOI-MOSFET auf, wie dies in Fig. 42 gezeigt ist.
Die elektrischen Eigenschaften dieses parasitären SOI-MOSFET weisen einen "Buckel"-Strom und einen hohen Strom AUS-Zustand auf, wenn keine Störstellenschicht 15 mit hoher Konzentration unmittelbar unterhalb des vergrabenen Oxidfilms 2 vorgesehen ist. Es ist jedoch möglich, nur den Schwellenwert des parasitä­ ren SOI-MOSFET zu ändern, in dem im Falle eines n-Kanal-Transi­ stors die Störstellenschicht 15 mit hoher Konzentration aus p- Fremdatomen gebildet wird, während dieselbe im Falle eines p- Kanal-Transistors aus n-Typ Störstellen gebildet wird. Konse­ quenterweise ist es so möglich, einen Transistor mit stabilen elektrischen Eigenschaften zu erhalten.
Es wird nun ein Verfahren zur Herstellung der in Fig. 41 ge­ zeigten Halbleitereinrichtung mit Bezug auf den Querschnitt entlang der Linie F-F beschrieben.
Mit Bezug auf Fig. 43 wird ein SOI-Substrat 1b, welches aus ei­ ner Siliziumschicht 3a, einem vergrabenen Oxidfilm 2 und einem Halbleitersubstrat 1a besteht, vorbereitet. Fremdatomionen wer­ den in das SOI-Substrat 1b unmittelbar unterhalb des vergrabe­ nen Oxidfilm 2 implantiert, wodurch Fremdatomschichten 18 und 21 des p- und n-Typs mit hoher Konzentration unter den jeweili­ gen Bereichen zur Bildung eines n-Kanal- und p-Kanal-Transi­ stors gebildet wird. Anschließend werden jeweils die aktiven Schichten 24 und 27 mit Source-/Drainschichten und Kanalschich­ ten gebildet. Ein Resistmuster 67 wird auf den aktiven Schich­ ten 24 und 27 gebildet.
Mit Bezug auf die Fig. 43 und 44 wird das Resistmuster 67 als Maske zum anisotropischen Ätzen der Siliziumschicht 3a ver­ wendet. Hierdurch wird ein Muster einer aktiven Schicht 6 ge­ bildet.
Die aktiven Schichten 24 und 27, wie sie in Fig. 44 gezeigt sind, werden in ihrer Dicke um ungefähr die Hälfte im Vergleich zu dem vorangehenden Schritt entlang des Schnitts der Linie F-F der Fig. 41 reduziert.
Mit Bezug auf Fig. 45 wird auf dem Halbleitersubstrat 1a durch CVD eine Siliziumdioxidschicht 63 mit einer minimalen Dicke von ca. 200 nm (2000 Å) gebildet.
Mit Bezug auf die Fig. 45 und 46 wird die Oberfläche der Si­ liziumdioxidschicht 63 durch CMP (chemisch-mechanisches Polie­ ren) geglättet.
Mit Bezug auf Fig. 47 wird eine aus Siliziumdioxid bestehende Gateisolationsschicht 56a mit einer Dicke von ca. 10 bis 20 nm (100 bis 200 Å) durch CVD gebildet. Ein Polysiliziumschicht 66a mit Fremdatomionen wird auf der gateisolierenden Schicht 65a mit einer Dicke von ca. 200 nm (2000 Å) gebildet.
Mit Bezug auf die Fig. 47 und 48 wird die Polysilizium­ schicht 66a durch Photolithographie anisotropisch geätzt und hierdurch werden die Wortleitungen (Gateelektroden) 66b gebil­ det.
Mit Bezug auf Fig. 49 wird eine aus Siliziumdioxid bestehende Isolierschicht 70a mit einer Dicke von ca. 200 nm (2000 Å) zum Überdecken der Wortleitungen (Gateelektroden) 66b gebildet.
Mit Bezug auf die Fig. 49 und 50 wird die Isolierschicht 70a zur Bildung von Seitenwand-Spacern 70b auf den Seitenwänden der Wortleitungen (Gateelektroden) 66b anisotropisch geätzt. An­ schließend werden Fremdatomionen in den aktiven Bereich implan­ tiert, wodurch die Source-/Drainschichten 61 gebildet werden.
Zur Bildung von Source-/Drainschichten mit LDD-Strukturen wer­ den in dem aktiven Bereich nach der Bildung der Wortleitungen (Gateelektroden) 66b Fremdatomschichten mit niedriger Konzen­ tration gebildet und anschließend die Seitenwand-Spacer 70b ge­ bildet. Hierauf folgt die Bildung der Störstellenbereiche mit hohen Konzentrationen.
Wie im obigen beschrieben wird in der Halbleitereinrichtung nach der ersten Ausgestaltung der vorliegenden Erfindung eine Störstellenschicht mit hoher Konzentration in dem Halbleiter­ substrat unmittelbar unterhalb der vergrabenen Isolierschicht vorgesehen, wodurch in einem unteren Abschnitt der Kanalschicht aufgrund des Unterschieds der Austrittsarbeiten der Störstel­ lenschicht mit hoher Konzentration und der Kanalschicht des darauf gebildeten Transistors, ein schwacher Inversionsbereich gebildet. Dementsprechend kann ein Dünnfilm-SOI-MOSFET erhalten werden, indem die Erzeugung eines "Buckel"-Stroms unterdrückt werden kann und ein Strom im AUS-Zustand unterdrückt werden kann.
In dem Verfahren zur Herstellung einer Halbleitereinrichtung gemäß der zweiten Ausgestaltung der vorliegenden Erfindung wird eine Störstellenschicht mit hoher Konzentration unmittelbar un­ terhalb der vergrabenen Isolierschicht gebildet, wodurch eine Halbleitereinrichtung mit einem schwachen Inversionsbereich, der in einem unteren Abschnitt einer Kanalschicht eines Transi­ stors gebildet ist, auf effektive Weise erhalten werden kann.

Claims (14)

1. Halbleitereinrichtung mit:
einem Halbleitersubstrat (1b) mit einer Hauptoberfläche; einer vergrabenen Isolierschicht (2), die in dem Halbleiter­ substrat (1b) in einer Position vorgesehen ist, die von der Hauptoberfläche getrennt ist;
einem LOCOS-Isolationsfilm (3b), der in der Hauptoberfläche des Halbleitersubstrats (1b) zum Isolieren eines aktiven Bereichs von anderen aktiven Bereichen vorgesehen ist; und
einem Dünnfilm-Transistor, der in dem aktiven Bereich vorgese­ hen ist,
wobei der Dünnfilm-Transistor eine auf dem aktiven Bereich vor­ gesehene Gateelektrode (8) mit einer dazwischenliegenden Gatei­ solierschicht (7) aufweist und ein Paar Source-/Drainschichten (5) in der Hauptoberfläche des Halbleitersubstrats (1b) auf beiden Seiten der Gateelektrode (8) aufweist, und
einer Störstellenschicht (15) mit hoher Konzentration, die in dem Halbleitersubstrat (1b) unmittelbar unter der vergrabenen Schicht (2) vorgesehen ist.
2. Halbleitereinrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß der Dünnfilm-Transistor einen planaren Transistor aufweist.
3. Halbleitereinrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß der Dünnfilm-Transistor einen Mesa-Transistor aufweist.
4. Halbleitereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Störstellenschicht (15) mit ho­ her Konzentration so gebildet ist, daß sie sich überall paral­ lel zur Hauptoberfläche des Halbleitersubstrats (1b) erstreckt.
5. Halbleitereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Störstellenschicht (15) mit ho­ her Konzentration teilweise nur in einem Bereich gebildet ist, der sich unterhalb des aktiven Bereichs befindet.
6. Halbleitereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Störstellenschicht (15) mit ho­ her Konzentration teilweise unter einem Grenzabschnitt zwischen dem LOCOS-Isolationsfilm (3b) und dem aktiven Bereich vorgese­ hen ist.
7. Halbleitereinrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Source-/Drainschichten (5) und die Störstellenschicht (15) mit hoher Konzentration vom selben Leitungstyp sind.
8. Verfahren zur Herstellung einer Halbleitereinrichtung mit den Schritten:
Bilden einer vergrabenen Isolierschicht (2) in einem Halblei­ tersubstrat (1b) in einer Position, die von einer Hauptoberflä­ che des Halbleitersubstrats (1b) getrennt ist;
Bilden einer Störstellenschicht (15) mit hoher Konzentration in dem Halbleitersubstrat (1b) unmittelbar unterhalb der vergrabe­ nen Isolierschicht (2);
Bilden eines LOCOS-Oxidfilms (3b) in der Hauptoberfläche des Halbleitersubstrats (1b) zum Isolieren eines aktiven Bereichs von anderen aktiven Bereichen;
Bilden einer Gateelektrode (8) auf dem aktiven Bereich mit ei­ nem dazwischenliegenden Gateisolationsfilm (7); und
Bilden eines Paares von Source-/Drainschichten (5) auf einer Hauptoberfläche eines jeden aktiven Bereiches zu beiden Seiten der Gateelektrode (8).
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß ein planarer Transistor gebildet wird.
10. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß ein Mesa-Transistor gebildet wird.
11. Verfahren nach einem der Ansprüche 8 bis 10, dadurch ge­ kennzeichnet, daß die Störstellenschicht (15) mit hoher Konzen­ tration so gebildet ist, daß sie sich überall unterhalb der Oberfläche des Halbleitersubstrats (1b) parallel zur Hauptober­ fläche des Halbleitersubstrats (1b) erstreckt.
12. Verfahren nach einem der Ansprüche 8 bis 10, dadurch ge­ kennzeichnet, daß die Störstellenschicht (15) mit hoher Konzen­ tration ausschließlich unter dem aktiven Bereich gebildet ist.
13. Verfahren zur Herstellung nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, daß die Störstellenschicht (15) mit hoher Konzentration partiell in einem Abschnitt unter einem Grenzabschnitt zwischen dem LOCOS-Oxidfilm (3b) und dem aktiven Bereich gebildet ist.
14. Verfahren nach einem der Ansprüche 8 bis 13, dadurch ge­ kennzeichnet, daß die Störstellenschicht (15) mit hoher Konzen­ tration und die Source-/Drainschichten (5) durch Störstellen desselben Leitungstyps gebildet werden.
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