DE3837761A1 - Verfahren zum herstellen einer halbleitereinrichtung vom p-typ unter verwendung der diffusion von borglas - Google Patents

Verfahren zum herstellen einer halbleitereinrichtung vom p-typ unter verwendung der diffusion von borglas

Info

Publication number
DE3837761A1
DE3837761A1 DE3837761A DE3837761A DE3837761A1 DE 3837761 A1 DE3837761 A1 DE 3837761A1 DE 3837761 A DE3837761 A DE 3837761A DE 3837761 A DE3837761 A DE 3837761A DE 3837761 A1 DE3837761 A1 DE 3837761A1
Authority
DE
Germany
Prior art keywords
layer
boron glass
diffusion
forming
area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE3837761A
Other languages
English (en)
Inventor
Hiroji Ozaki
Shigeo Nagao
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE3837761A1 publication Critical patent/DE3837761A1/de
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2255—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Description

Die Erfindung betrifft ein Verfahren zum Herstellen einer Halb­ leitereinrichtung und insbesondere ein Verfahren zum Herstellen eines P-Kanal-Feldeffekttransistors.
Die Erfindung ist anwendbar auf einen Halbleiterspeicher vom MOS-Typ, der einen MOS-Transistor aufweist, und insbesondere auf einen MOS-RAM (Random Access Memory, Direktzugriffsspei­ cher).
Nachstehend wird der dynamische MOS-RAM beschrieben, der der Hintergrund für die Erfindung ist.
Fig. 1A ist ein Blockschaltbild, das ein Beispiel für eine vereinfachte Schaltung eines dynamischen 1-MBit-RAM mit 1 048 576 Speicherzellen zeigt. Unter Bezug auf Fig. 1A wird nachstehend ein Abriß des Grundbetriebs des dynamischen RAM gegeben.
Ein Taktgenerator 10 empfängt ein RAS-Signal (Row Address Strobe, Zeilenaddressiersignal) und ein CAS-Signal (Column Address Strobe, Spaltenadressiersignal) von einer CPU (Central Processing Unit, Zentrale Steuereinheit) und erzeugt Taktsi­ gnale Φ 1 und Φ 2. Im normalen Lese-/Schreibbetrieb des dynami­ schen RAM empfängt ein Adressenpuffer 21 externe Adressierein­ gangssignale A 0 bis A 9 im Zeitmultiplex und legt interne Adressiersignale A 0 bis A 9 auf einer Zeitmultiplexbasis an einen Zeilendecoder 22 und einen Spaltendecoder 23 an. Der Zeilendecoder 22 und der Spaltendecoder 23 dekodieren die internen Adressiersignale A 0 bis A 9 und legen die dekodierten Signale an eine Speicherzellenanordnung 25 und an eine Ein­ gangs-/Ausgangssteuerung 24 an. Der Schreibbetrieb der Ein­ gangsdaten und der Lesebetrieb der Ausgangsdaten wird für eine Speicherzelle ausgeführt, deren Adresse wie oben beschrieben bezeichnet ist. Der Dateneingangspuffer 26 empfängt die Ein­ gangsdaten und überträgt die Eingangsdaten an die Speicher­ zellenanordnung 25 über die Eingangs-/Ausgangssteuerung 24 und die Leseverstärker in Abhängigkeit von einem Taktsignal. Andererseits empfängt der Datenausgangspuffer 27 die Daten von der Speicherzellenanordnung 25 über die Leseverstärker und die Eingangs-/Ausgangssteuerung 24 und gibt die Ausgangsdaten in Abhängigkeit vom Taktsignal ab.
Fig. 1B ist ein Blockschaltbild, das einen wesentlichen Abschnitt eines dynamischen RAM zeigt.
Gemäß Fig. 1B weist der wesentliche Abschnitt des dynamischen RAM eine Anordnung mit einer Mehrzahl von Speicherzellen, die als Speicherabschnitte dienen, einem Zeilendecoder und einem Spaltendecoder zum Auswählen einer Adresse für jede Speicher­ zelle und einen Peripherieschaltungsabschnitt mit einem Le­ severstärker, der mit Dateneingangs-/Datenausgangspuffern ver­ bunden ist, auf. Von der Mehrzahl von als Speicherabschnitte dienenden Speicherzellen ist jede jeweils mit einem Kreuzungs­ punkt einer mit dem Zeilendecoder verbundenen Wortleitung und einer mit dem Spaltendecoder verbundenen Bitleitung verbunden, wobei die Wortleitungen und Bitleitungen eine Matrix bilden. Die oben genannte Anordnung ist damit eingerichtet.
Nun wird ein Betrieb des dynamischen RAM beschrieben. Wenn eine Wortleitung und eine Bitleitung vom Zeilendecoder und vom Spaltendecoder in Abhängigkeit von einem Zeilenadressiersignal und einem Spaltenadressiersignal, die von außen angelegt sind, ausgewählt werden, wird eine Speicherzelle am Kreuzungspunkt der Wortleitung und der Bitleitung ausgewählt, und Information wird über den Leseverstärker aus der Speicherzelle ausgelesen bzw. in die Speicherzelle eingeschrieben. Was die genauere Beschreibung von dynamischen RAM betrifft, kann auf das US-Patent 39 40 747 mit dem Titel "High Density, High Speed Random Access Read-Write Memory" Bezug genommen werden.
Bei der vorliegenden Erfindung ist ein anderer Abschnitt als die Speicherzelle 25 in Fig. 1A im nachfolgenden als eine Peripherieschaltung zu definieren.
Fig. 2 ist eine Ansicht, die einen Schnitt einer Speicherzelle im Speicherzellenabschnitt 25 und ein Ersatzschaltbild davon zeigt.
Der Speicherzellenabschnitt des dynamischen RAM weist einen Transistor und eine Kapazität auf. Wie in Fig. 2 gezeigt ist, weist der Transistor einen MOS-Transistor 31 vom N-Kanal-Typ auf, und die Kapazität weist eine Zellenplatte 32 und eine N⁺- Schicht 33 auf.
Fig. 3 ist eine Ansicht, die einen Schnitt einer Peripherie­ schaltung, wie etwa eines Zeilen- und Spaltenadressierpuffers 21, einer Taktgeneratorschaltung 10 usw., und ein Ersatzschalt­ bild davon zeigt. Der Peripherieschaltungsabschnitt weist im allgemeinen einen CMOS-Inverter auf.
Der CMOS-Inverter weist einen N-Kanal-Transistor TN, der in einem p-Substrat 21 gebildet ist, und einen P-Kanal-Transistor TP, der in einer n-Senke 1 gebildet ist, auf.
Die Fig. 4 und 5 sind Schnittansichten eines PMOSFET, der für einen Peripherieschaltungsabschnitt einer Halbleiterspei­ chereinrichtung vom dynamischen Typ verwendet wird. Eine Gate­ elektrode 3 ist auf einer Hauptoberfläche einer Halbleiterein­ richtung vom N-Typ oder einer N-Typ-Senke 1 durch einen Iso­ lierfilm 5 und eine als eine Source dienende P⁺-Diffusions­ schicht 4 gebildet, und ein Drain ist unter den beiden Endab­ schnitten der Gateelektrode 3 und auf der Hauptoberfläche des Substrats 1 gebildet. Die P⁺-Diffusionsschicht wird durch Ionenimplantation von B oder BF 2 gebildet. Eine Verdrahtungs­ schicht 6 ist mit der Source und dem Drain verbunden. Ionen­ implantation wird mit B oder BF 2 in einem Verbindungsabschnitt 7 zum Verringern eines Kontaktwiderstandes ausgeführt.
Die gebildeten Elemente werden durch eine Elementetrennschicht 2 getrennt.
Nun wird der Betrieb beschrieben. Eine vorbestimmte Spannung wird an die Gateelektrode 3 angelegt. Als ein Ergebnis wird ein P-Typ-Kanal unter der Gateelektrode 3 gebildet, der die Source 4 mit dem Drain 4 verbindet. Dann wird eine gewünschte Spei­ cherzelle ausgewählt, in die Daten eingeschrieben bzw. aus der Daten ausgelesen werden.
Die Source und der Drain des PMOSFET sind durch Ionenimplan­ tation von B und BF 2 gebildet. Ein leichtes Ion, wie etwa B oder BF 2, verursacht bei der Ionenimplantation einen Kanali­ sierungseffekt. Der Begriff des "Kanalisierens" ("channeling") bedeutet, daß ein Tunnel in einer konstanten Richtung einer Kristallachse eines Substrats gebildet wird. Das Kanalisieren schafft ein Problem insofern, als ein Projektionsabstand des implantierten Ions nicht konstant sein kann. Als ein Ergebnis wird keine flache P⁺-Schicht gebildet. Um eine flache P⁺-Schicht zu bilden, muß zuvor Silizium auf dem Substrat im­ plantiert werden, um das Kanalisieren zu verhindern. Anderer­ seits hat P⁺ im Vergleich zu As⁺ einen großen Diffusionsko­ effizienten. Daher ist es erforderlich, daß das Tempern bei einer niedrigeren Temperatur ausgeführt wird. Im Falle, daß Silizium auf dem Substrat implantiert worden ist, muß das Tempern bei einer höheren Temperatur ausgeführt werden, da durch die Siliziumimplantation auf dem Substrat ein Schaden angerichtet worden ist.
Folglich bildet die P⁺-Schicht im Vergleich zur N⁺-Schicht lediglich eine Tiefeschicht. Daher ist es schwierig, den PMOSFET mit kleinen Kanalabmessungen zu bilden.
Andererseits werden, wenn ein Kontaktabschnitt, der den Source­ und Drainabschnitt mit der Verdrahtung verbindet, gebildet ist, B und BF 2 implantiert, nachdem ein Kontaktloch gebildet ist, um einen Kontaktwiderstand zu senken. Fig. 5 zeigt den Kontaktab­ schnitt von Source und Drain des PMOSFET.
Wie oben beschrieben ist, erzeugen B und BF 2 beim Implantieren das Kanalisieren und weisen auch eine große Diffusionslänge auf. Wenn B und B F 2 im Kontaktabschnitt implantiert werden, wird die P⁺-Schicht unter die Gateelektrode diffundiert, die an den Kontaktabschnitt angrenzt. Als ein Ergebnis wird die Kanal­ länge des PMOSFET kurz, so daß es schwierig ist, den PMOSFET klein zu machen.
Aufgabe der Erfindung ist es, ein Verfahren zum Herstellen einer Halbleitereinrichtung vom P-Typ, die hoch integriert werden kann, zu schaffen.
Aufgabe der Erfindung ist es insbesondere, ein Verfahren zum Herstellen eines P-Typ-MOSFET, der klein gestaltet werden kann, zu schaffen.
Aufgabe der Erfindung ist es weiterhin, ein Verfahren zum Her­ stellen eines P-Typ-MOSFET unter Verwendung der Diffusion eines Borglases zu schaffen.
Aufgabe der Erfindung ist es ebenfalls, ein Verfahren zum Her­ stellen eines P-Typ-MOSFET mit einer kleinen Kanalabmessung zu schaffen.
Aufgabe der Erfindung ist es ebenfalls, ein Verfahren zum Herstellen eines P-Kanal-Feldeffekttransistors vom LDD-Typ (LDD = Lightly Doped Drain, schwach dotierter Drain), der hoch­ integriert werden kann, zu schaffen.
Die vorstehend genannte Aufgabe wird durch ein Verfahren zum Herstellen einer P-Typ-Halbleitereinrichtung gelöst, das die folgenden Schritte aufweist: Vorbereiten eines Halbleiter­ substrats mit einer Hauptoberfläche und einem Gebiet mit vorbestimmter Störstellenkonzentration vom N-Typ, Bilden einer Leitungsschicht mit entgegengesetzten Endabschnitten vorbe­ stimmter Breite auf der Hauptoberfläche des Halbleitersubstrats durch einen Isolierfilm, Bilden einer diffusionsverhindernden Schicht auf dem oberen Abschnitt und den entgegengesetzten Endabschnitten der Leitungsschicht auf dem Abschnitt, der sich in vorbestimmten Abständen von den entgegengesetzten Endab­ schnitten der Leitungsschicht weg und auf der Hauptoberfläche befindet, Bilden eines Borglases durch Abscheiden von Bornitrid auf dem Gebiet, wo die diffusionsverhindernde Schicht nicht gebildet ist, und auf der Hauptoberfläche und Diffundieren des Borglases.
Wenn die P-Typ-Halbleitereinrichtung hergestellt wird, ohne das Ionenimplantationsverfahren zu benutzen, sondern in dem das oben genannte Verfahren verwendet wird, wird kein Channeling verursacht, und ein flaches P-Typ-Halbleitergebiet kann gebil­ det werden. Als ein Ergebnis wird ein Verfahren zum Herstellen einer P-Typ-Halbleitereinrichtung, die klein und hochinte­ griert ausgeführt werden kann, zur Verfügung gestellt.
Gemäß einer bevorzugten Ausführungsform bilden die Leitungs­ schicht und die P⁺-Diffusionsschicht eine Feldeffekteinrich­ tung, und die Feldeffekteinrichtung weist einen P-Kanal-Feld­ effekttransistor auf, bei dem die Halbleiterschicht eine Gate­ elektrode, die P⁺-Diffusionsschicht entweder ein Drain oder eine Source und ein Abschnitt zwischen den P⁺-Diffusions­ schichten ein P-Kanal-Gebiet ist.
Die Halbleitereinrichtung weist den Feldeffekttransistor wie oben beschrieben auf, so daß das Verfahren zum Herstellen des P-Typ-MOSFET, der klein gestaltet werden kann, zur Verfügung gestellt werden kann.
Gemäß einer weiteren bevorzugten Ausführungsform weist das Verfahren zum Herstellen der P-Typ-Halbleitereinrichtung die Schritte Entfernen der diffusionsverhindernden Schicht nach dem Schritt des Bildens von Borglas durch Abscheiden von Bornitrid und Diffundieren des Borglases, Bilden einer zweiten diffu­ sionsverhindernden Schicht an der Stelle, an der die diffu­ sionsverhindernde Schicht gebildet war, Bilden eines Borglases durch Abscheiden von Bornitrid wiederum auf dem Halbleiter­ substrat, wo die zweite diffusionsverhindernde Schicht gebildet ist, und Diffundieren des Borglases, wodurch der P-Kanal-Feld­ effekttransistor vom LDD-Typ gebildet wird.
Da das Verfahren zum Herstellen der P-Typ-Halbleitereinrichtung die vorgenannten Schritte aufweist, kann der P-Kanal-FET vom LDD-Typ ohne Verwenden der Ionenimplantation gebildet werden. Als ein Ergebnis wird ein Verfahren zum Herstellen des P-Kanal- FET vom LDD-Typ, der hoch integriert werden kann, zur Verfügung gestellt.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:
Fig. 1A ein Blockschaltbild, das ein Beispiel einer ver­ einfachten Schaltung eines dynamischen RAM zeigt;
Fig. 1B ein Blockschaltbild, das einen größeren Abschnitt eines dynamischen RAM zeigt;
Fig. 2 einen Schnitt durch eine Speicherzelle in einen Speicherzellenabschnitt und eine Ersatzschaltung davon;
Fig. 3 einen Schnitt durch eine Peripherieschaltung und eine Ersatzschaltung davon;
Fig. 4 u. 5 Schnittansichten eines P-Typ-MOSFET, der im Peri­ pherieschaltungsabschnitt eines dynamischen RAM verwendet wird;
Fig. 6A bis 6D Ansichten, die die Bildungsprozesse von Source­ und Draingebieten des nach dem erfindungsgemäßen Verfahren gebildeten PMOSFET schrittweise dar­ stellen;
Fig. 7A bis 7D Ansichten, die die Bildungsprozesse des Kontaktge­ biets des nach dem erfindungsgemäßen Verfahren ge­ bildeten PMOSFET schrittweise darstellen;
Fig. 8 eine Ansicht, die eine bestimmte Prozedur der vor­ liebenden Erfindung darstellt; und
Fig. 9A bis 9H Ansichten, die die Bildungsprozesse eines LDD-Typ- PMOSFET nach der vorliegenden Erfindung schritt­ weise darstellen.
Unter Bezug auf die Figuren wird nun eine Ausführungsform der vorliegenden Erfindung beschrieben. Fig. 6A bis 6D sind Ansichten, die die Bildungsprozesse der Source- und Drainge­ biete des nach einer Ausführungsform der vorliegenden Erfindung gebildeten PMOSFET darstellen.
Gemäß Fig. 6A werden ein Einrichtungstrennoxidfilm 2, eine Gateelektrode 3 und ein Isolierfilm 5 auf einem Substrat 1 gebildet. Der Isolierfilm ist an vorbestimmten Stellen ent­ fernt, um Source- und Draingebiete zu bilden.
Ein dünner Polysilizium- oder ein dünner Oxidfilm 6 wird vom oberen Abschnitt des Substrats 1 gebildet und Bornitrid wird zum Bilden eines Borglases darauf diffundiert, so daß ein Borglas 7 durch ein Verfahren zum Diffundieren des Borglases (was nachfolgend als ein BN-Abscheidungs- und Diffusionsver­ fahren bezeichnet wird) gebildet wird (Fig. 6B). Wie oben beschrieben ist, ist der Grund dafür, daß das Bornitrid durch den dünnen Polysiliziumfilm oder den dünnen Oxidfilm 6 abge­ schieden wird, daß auf der Oberfläche des Substrats 1 ein Schaden ("Damage") verursacht wird, wenn das Borglas direkt auf dem Substrat 1 unter Verwendung des BN-Abscheidungs- und Diffusionsverfahrens abgeschieden wird. Dann wird eine P⁺-Diffusionsschicht 4 auf den Source- und Drainabschnitten durch Tempern des Substrats 1 bei einer niedrigen Temperatur gebildet. Danach werden das Borglas 7 und das dünne Polysilizium 6 durch Ätzen entfernt (Fig. 6D).
Nun wird das Bilden des Kontaktabschnittes beschrieben. Fig. 7A bis 7D sind Ansichten, die die Bildungsprozesse des nach einer Ausführungsform der vorliegenden Erfindung gebildeten Kontakt­ gebiets des PMOSFET darstellen.
Die Prozesse in den Fig. 7A bis 7D sind die gleichen wie die in den Fig. 6A bis 6D, außer daß die Source- und Draingebiete 4 auf dem Substrat 1 gebildet werden.
Zunächst wird das Halbleitersubstrat 1 vorbereitet, auf dem die P⁺-Diffusionsschicht 4, die als Source und Drain dient, die Gateelektrode 3, der Einrichtungstrennfilm 2, ein Zwischen­ schichtisolierfilm 5 und ein Kontaktabschnitt 8 gebildet werden (Fig. 7A). Dann wird der dünne Polysilizium- oder der dünne Oxidfilm 6 vom oberen Abschnitt des Substrats 1 gebildet, und das Borglas 7 wird darauf nach dem BN-Abscheide- und Diffu­ sionsverfahren (Fig. 7B) abgeschieden. Durch Tempern des Sub­ strats 1 bei einer niedrigen Temperatur wird eine P⁺-Diffu­ sionsschicht 4′ auf dem Kontaktabschnitt gebildet (Fig. 7C). Nach dem Ätzen werden das Borglas 7 und das dünne Polysilizium und dergleichen entfernt, und dann wird die Verdrahtungsschicht 9 auf dem Kontaktabschnitt 8 gebildet (Fig. 7D).
Nun wird das BN-Abscheide- und Diffusionsverfahren beschrieben. Das BN-Abscheide- und Diffusionsverfahren ist im einzelnen in "Boron Nitride as a Diffusion Source for Silicon" von N. Goldsmith und anderen, RCA-Review Nr. 2, Juni 1967, beschrieben.
Eine konkrete Prozedur ist in Fig. 8 dargestellt. Gemäß Fig. 8 ist eine Mehrzahl von Bornitridfestkörperquellen 12 (im nach­ folgenden auch: BN-Festkörperquellen) auf einem Waferboot 11 angeordnet. Eine Mehrzahl von Wafern 13 ist mit deren Haupt­ oberfläche auf die BN-Festkörperquellen 12 gerichtet ange­ ordnet. Dann wird das Waferboot mit den darauf befindlichen BN-Festkörperquellen 12 und Wafern 13 in einen Ofen einge­ bracht. Dann wird das Borglas abgeschieden und getempert. Durch den vorgenannten Prozeß wird die dünne P⁺-Diffusionsschicht mit hoher Konzentration auf dem Halbleitersubstrat gebildet.
Gemäß der oben genannten Ausführungsform werden Source und Drain des PMOSFET gleichzeitig durch eine BN-Abscheidung und -Diffusion gebildet. Der PMOSFET vom LDD-Aufbau kann durch zwei BN-Abscheidungen und -Diffusionen gebildet werden. In diesem Fall ist die BN-Diffusionskonzentration des ersten Males um ein bis zwei Zehnerpotenzen kleiner als die Diffusionskonzentration des zweiten Males. Außerdem ist diese Konzentration die gleiche wie im Fall, wenn das Ionenimplantationsverfahren angewendet wird.
Die Fig. 9A bis 9H zeigen ein Verfahren zum Herstellen des PMOSFET mit LDD-Aufbau. Es gibt drei Arten von Herstellungs­ verfahren für die PMOSFET vom LDD-Aufbau. Eins davon ist in den Fig. 9A bis 9C und 9H gezeigt. Fig. 9A ist die gleiche wie Fig. 6B. Die bisher beschriebenen Schritte sind die gleichen wie in den Fig. 6A und 6B. Dann werden der dünne Siliziumoxidfilm oder der Polysiliziumfilm 6 und das Borglas 7 entfernt, und durch Tempern des Substrats 1 wird ein leicht dotiertes P⁺-Gebiet 10 auf einer vorbestimmten Position gebildet (Fig. 9B). Dann wird das Borglas 7 auf einer vorbestimmten Position durch den dünnen Siliziumoxidfilm oder das Polysilizium 6 wieder durch das BN- Abscheide- und Diffusionsverfahren gebildet. Das Substrat 1 wird mit dem darauf aufgebrachten Borglas 7 getempert. Der PMOSFET vom LDD-Aufbau wird auf diese Weise auf den Source- und Draingebieten gebildet (Fig. 9C). Danach werden der Silizium­ oxidfilm bzw. das Polysilizium 6 und das Borglas entfernt (Fig. 9H).
Nun wird ein anderes Verfahren, mit dem der LDD-Aufbau gebildet wird, beschrieben. Nach diesem Verfahren wird das P⁺-Diffu­ sionsgebiet mit hoher Konzentration zusammen mit der Kontakt­ schicht gebildet. Herstellungsprozesse nach diesem Verfahren weisen Schritte gemäß den Fig. 9A, 9B und 9G auf. Nachdem das leicht dotierte P⁺Gebiet gebildet ist (Fig. 9B), wird der Isolierfilm 5 auf der Gateelektrode 3 gebildet, und das Borglas 7 wird darauf durch den dünnen Siliziumoxidfilm oder das Poly­ silizium 6 durch das BN-Abscheide- und Diffusionsverfahren gebildet. Danach wird das Substrat 1 getempert, und das dicke P⁺-Diffusionsgebiet 4 und die Kontaktschicht werden gleichzei­ tig gebildet (Fig. 9G und 9H). Durch Anwendung dieses Verfah­ rens kann das BN-Abscheide- und Diffusionsverfahren in einem Barrierenmetallisierungsprozeß verwendet werden.
Ein weiteres Verfahren zum Bilden des LDD-Aufbaus ist in den Fig. 9D bis 9F gezeigt. Nach diesem Verfahren wird zunächst die Gateelektrode 3 auf einer vorbestimmten Position gebildet. Das Borglas 7 wird auf der Gateelektrode 3 durch den dünnen Sili­ ziumoxidfilm bzw. das Polysilizium 6 nach dem BN-Abscheide- und Diffusionsverfahren gebildet (Fig. 9D). Nachdem der dünne Sili­ ziumoxidfilm bzw. das Polysilizium 6 und das Borglas 7 entfernt sind, wird das Substrat 1 bei einer niedrigen Temperatur getem­ pert. Als ein Ergebnis wird ein leicht dotiertes P⁺-Gebiet 10 bei einer vorbestimmten Position gebildet (Fig. 9E). Dann wird eine Seitenwand auf der Gateelektrode 3 gebildet, und der Isolierfilm wird an einer vorbestimmten Position gebildet. Der dünne Siliziumoxidfilm bzw. das Polysilizium werden auf der Gateelektrode 3 gebildet, die Seitenwand und der Trennfilm 5 und das Borglas 7 werden darauf nach dem BN-Abscheide- und Diffusionsverfahren gebildet. Das Substrat 1 wird mit dem darauf aufgebrachten Borglas 7 getempert, und die dicke P⁺- Diffusionsschicht 4 wird bei einer vorbestimmten Position ge­ bildet (Fig. 9F). Danach werden der Siliziumoxidfilm bzw. das Polysilizium 6 und das Borglas entfernt (Fig. 9H).
Wenn die vorgenannten Prozesse angewendet werden, wenn eine CMOS-Einrichtung hergestellt wird, muß ein N-Kanal-Tran­ sistorgebiet mit einem dicken Oxidfilm oder dergleichen bedeckt werden.
Obwohl die Beschreibung für den Fall gemacht worden ist, in dem ein N-Typ-Halbleitersubstrat wie in der Ausführungsform ver­ wendet wird, kann die gleiche Wirkung erhalten werden, wenn eine n-Wanne verwendet wird. Die Verdrahtungsschicht 9 kann ein Material eines Barrierenmetalls (z. B. Titan und dergleichen) sein.
Die Verdrahtungsschicht kann darauf gebildet und strukturiert werden.
Gemäß der vorliegenden Erfindung wird das P-Typ-Halbleiterge­ biet des PMOSFET durch Abscheiden des Borglases und Diffun­ dieren von Bor aus dem Borglas gebildet. Da keine Ionenimplan­ tation verwendet wird, wird kein Channeling erzeugt, und eine flache P-Typ-Störstellenschicht kann gebildet werden. Da eine Siliziumimplantation, die zum Verhindern des Channelings erforderlich war, nicht benötigt wird, ist es möglich, die Temper-Temperatur zu senken. Dementsprechend kann das Diffu­ sionsgebiet der P-Typ-Störstellen reduziert werden. Als ein Ergebnis kann das Verfahren zum Herstellen der P-Typ-Halblei­ tereinrichtung, die klein und hochintegriert gestaltet werden kann, zur Verfügung gestellt werden.

Claims (13)

1. Verfahren zum Herstellen einer Halbleitereinrichtung vom P-Typ,
gekennzeichnet durch
Vorbereiten eines Halbleitersubstrats (1) mit einer Haupt­ oberfläche und einem Gebiet mit vorbestimmter Störstellen­ konzentration vom N-Typ,
Bilden einer Leitungsschicht (3) mit entgegengesetzten Endabschnitten vorbestimmter Breite auf der Hauptoberfläche des Halbleitersubstrats (1) durch einen Isolierfilm,
Bilden einer diffusionsverhindernden Schicht (5) auf dem oberen Abschnitt und auf den entgegengesetzten Endabschnitten der Lei­ tungsschicht (3), auf dem Abschnitt, der in einem vorbestimmten Abstand von den entgegengesetzten Endabschnitten der Lei­ tungsschicht (3) entfernt angeordnet ist, und auf der Hauptoberfläche,
Bilden eines ersten Borglases (7) durch Abscheiden von erstem Bornitrid auf dem Gebiet, wo die diffusionsverhindernde Schicht (5) nicht gebildet ist, und auf der Hauptoberfläche des Halb­ leitersubstrats (1) und
Bilden einer ersten Diffusionsschicht vom P-Typ (4) durch Diffundieren des ersten Borglases (7), wodurch eine flache P- Typ-Diffusionsschicht auf dem Gebiet gebildet wird, auf dem die diffusionsverhindernde Schicht (5) nicht existiert.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Bilden des ersten Borglases (7) auf dem Gebiet, wo die diffusionsverhindernde Schicht (5) nicht gebildet ist, und auf der Hauptoberfläche des Halbleitersub­ strats (1) die Schritte
Bilden einer ersten Schicht (6) für das zu bildende Borglas (7) auf dem Gebiet, wo die diffusionsverhindernde Schicht (5) nicht gebildet ist, und auf der Hauptoberfläche des Halbleitersub­ strats (1) und
Bilden des ersten Borglases (7) auf der ersten Schicht (6) für das zu bildende Borglas (7) aufweist.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß das Bilden der ersten Schicht (6) für das zu bildende Borglas (7) auf dem Gebiet, wo die diffu­ sionsverhindernde Schicht (5) nicht gebildet ist, und auf der Hauptoberfläche des Halbleitersubstrats (1) und das Bilden des ersten Borglases (7) auf der ersten Schicht (6) für das zu bildende Borglas (7) die Schritte Bilden der ersten Schicht (6) für das zu bildende Borglas (7) auf der diffusionsverhindernden Schicht (5) und auf dem Gebiet, wo die diffusionsverhindernde Schicht (5) nicht gebildet ist, und auf der Hauptoberfläche des Halbleitersubstrats (1) und Bilden des ersten Borglases (7) auf der ersten Schicht (6) für das zu bildende Borglas (7) aufweist.
4. Verfahren nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die erste Schicht (6) für das zu bildende Borglas (7) eine dünne Polysiliziumschicht aufweist.
5. Verfahren nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die erste Schicht (6) für das zu bildende Borglas (7) einen dünnen Oxidfilm (6) aufweist.
6. Verfahren nach einem der Ansprüche 2 bis 5, gekennzeichnet durch den weiteren Schritt des Entfernens der ersten Schicht (6) für das zu bildende Borglas (7) und des Borglases (7) nach dem Schritt des Bildens der P-Typ-Diffu­ sionsschicht (4).
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Leitungsschicht (3) und die P-Typ-Diffusionsschicht (4) eine Feldeffekteinrichtung bilden.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die Feldeffekteinrichtung einen P-Kanal-Feldeffekttransistor aufweist, in dem die Leitungs­ schicht eine Gateelektrode, die P-Typ-Diffusionsschicht ent­ weder Drain- oder Sourcegebiet und der von der P-Typ-Diffu­ sionsschicht beidseitig umschlossene Bereich ein P-Kanal-Gebiet ist.
9. Verfahren nach einem der Ansprüche 1 bis 8, gekennzeichnet durch
Bilden einer zweiten Schicht (6) für das zu bildende Borglas (7) auf einem Gebiet, das kleiner ist als das Gebiet, wo die diffusionsverhindernde Schicht (5) nicht gebildet ist, und auf der Hauptoberfläche des Halbleitersubstrats (1),
Bilden eines zweiten Borglases (7) auf der zweiten Schicht (6) für das zu bildende Borglas (7) und
Bilden einer zweiten P-Typ-Diffusionsschicht (4) auf einem Gebiet, das kleiner ist als die erste P-Typ-Diffusionsschicht (4) durch Diffundieren des zweiten Borglases (7), wodurch ein P-Kanal-Feldeffekttransistor vom LDD-Typ gebildet wird.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die erste P-Typ-Diffusionsschicht (4) eine erste P-Typ-Störstellenkonzentration aufweist, daß die zweite P-Typ-Diffusionsschicht (4) eine zweite P-Typ-Störstel­ lenkonzentration aufweist und daß die erste P-Typ-Störstellen­ konzentration so gewählt ist, daß sie kleiner als die zweite P-Typ-Störstellenkonzentration ist.
11. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Hauptoberfläche des Halb­ leitersubstrats (1) und ein Abschnitt des Gebietes, wo die diffusionsverhindernde Schicht (5) nicht gebildet ist, ein Kontaktgebiet (4) aufweist, das die P-Typ-Diffusionsschicht (4) mit einer Verdrahtungsschicht (9) verbindet, und daß das Ver­ fahren die Schritte
Bilden einer zweiten diffusionsverhindernden Schicht (5) auf einem anderen Gebiet als dem Kontaktgebiet (4) des P-Kanal- Feldeffekttransistors, wo die P-Typ-Diffusionsschicht (4) gebildet ist,
Bilden einer dritten Schicht (6) für das zu bildende Borglas (7) auf dem Gebiet, wo die zweite diffusionsverhindernde Schicht (5) nicht gebildet ist, und auf der Hauptoberfläche des Halbleitersubstats (1),
Bilden eines dritten Borglases (7) auf der dritten Schicht (6) für das zu bildende Borglas (7) und
Bilden einer dritten P-Typ-Diffusionsschicht (4′) im Inneren der ersten P-Typ-Diffusionsschicht (4) durch Diffusion des dritten Borglases (7), wodurch der Kontaktwiderstand des Kon­ taktgebietes (4) reduziert wird, aufweist.
12. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß der P-Kanal-Feldeffekttransistor einen als einen komplementären Feldeffekttransistor verwendeten P-Kanal-Feldeffekttransistor aufweist.
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß der komplementäre Feldeffekttran­ sistor einen in einem Peripherieschaltungsabschnitt einer dyna­ mischen Halbleiterspeichereinrichtung verwendeten komplemen­ tären Feldeffekttransistor aufweist.
DE3837761A 1987-11-07 1988-11-07 Verfahren zum herstellen einer halbleitereinrichtung vom p-typ unter verwendung der diffusion von borglas Ceased DE3837761A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62281729A JPH01123417A (ja) 1987-11-07 1987-11-07 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
DE3837761A1 true DE3837761A1 (de) 1989-05-24

Family

ID=17643168

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3837761A Ceased DE3837761A1 (de) 1987-11-07 1988-11-07 Verfahren zum herstellen einer halbleitereinrichtung vom p-typ unter verwendung der diffusion von borglas

Country Status (3)

Country Link
US (1) US4996168A (de)
JP (1) JPH01123417A (de)
DE (1) DE3837761A1 (de)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5212103A (en) * 1989-05-11 1993-05-18 Mitsubishi Denki Kabushiki Kaisha Method of making a heterojunction bipolar transistor
US5262339A (en) * 1989-06-12 1993-11-16 Hitachi, Ltd. Method of manufacturing a power semiconductor device using implants and solid diffusion source
US5208471A (en) * 1989-06-12 1993-05-04 Hitachi, Ltd. Semiconductor device and manufacturing method therefor
US5366922A (en) * 1989-12-06 1994-11-22 Seiko Instruments Inc. Method for producing CMOS transistor
US5141895A (en) * 1991-01-11 1992-08-25 Motorola, Inc. Semiconductor device process using diffusant penetration and source layers for shallow regions
EP0505877A2 (de) * 1991-03-27 1992-09-30 Seiko Instruments Inc. Dotierungsverfahren mittels einer adsorbierten Diffusionsquelle
US5273934A (en) * 1991-06-19 1993-12-28 Siemens Aktiengesellschaft Method for producing a doped region in a substrate
US5182727A (en) * 1991-10-09 1993-01-26 Mitsubishi Semiconductor America, Inc. Array layout structure for implementing large high-density address decoders for gate array memories
US5322805A (en) * 1992-10-16 1994-06-21 Ncr Corporation Method for forming a bipolar emitter using doped SOG
US5308790A (en) * 1992-10-16 1994-05-03 Ncr Corporation Selective sidewall diffusion process using doped SOG
US5340770A (en) * 1992-10-23 1994-08-23 Ncr Corporation Method of making a shallow junction by using first and second SOG layers
US5312512A (en) * 1992-10-23 1994-05-17 Ncr Corporation Global planarization using SOG and CMP
US5340752A (en) * 1992-10-23 1994-08-23 Ncr Corporation Method for forming a bipolar transistor using doped SOG
KR960010338B1 (ko) * 1992-12-30 1996-07-30 현대전자산업 주식회사 폴리실리콘 박막트랜지스터의 수소화처리방법
US5518945A (en) * 1995-05-05 1996-05-21 International Business Machines Corporation Method of making a diffused lightly doped drain device with built in etch stop
US5976939A (en) * 1995-07-03 1999-11-02 Intel Corporation Low damage doping technique for self-aligned source and drain regions
JP2001501037A (ja) * 1996-09-24 2001-01-23 インテル・コーポレーション 固体ドーパント源から形成されるソース領域およびドレイン領域用の酸化物の遮蔽
TW304293B (en) * 1996-11-18 1997-05-01 United Microelectronics Corp Manufacturing method for shallow trench isolation
US6107135A (en) * 1998-02-11 2000-08-22 Kabushiki Kaisha Toshiba Method of making a semiconductor memory device having a buried plate electrode

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0137645A2 (de) * 1983-08-30 1985-04-17 Fujitsu Limited Verfahren zur Bildung eines seichten Gebietes des N-Typs
JPS61114523A (ja) * 1984-11-09 1986-06-02 Nec Corp 半導体装置の製造方法
JPS61121326A (ja) * 1984-11-19 1986-06-09 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH0692611A (ja) * 1992-06-25 1994-04-05 Rohm & Haas Co 炭素質粒体の製造方法
JPH06262516A (ja) * 1993-03-12 1994-09-20 Mitsubishi Heavy Ind Ltd ドレッシング装置を有する研削装置及びドレッシング方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4016594A (en) * 1971-06-08 1977-04-05 U.S. Philips Corporation Semiconductor device and method of manufacturing the device
US3999213A (en) * 1972-04-14 1976-12-21 U.S. Philips Corporation Semiconductor device and method of manufacturing the device
US3940747A (en) * 1973-08-02 1976-02-24 Texas Instruments Incorporated High density, high speed random access read-write memory
US3998668A (en) * 1973-12-21 1976-12-21 Owens-Illinois, Inc. Aluminum metaphosphate dopant sources
US3928096A (en) * 1974-01-07 1975-12-23 Owens Illinois Inc Boron doping of semiconductors
US4115796A (en) * 1974-07-05 1978-09-19 Sharp Kabushiki Kaisha Complementary-MOS integrated semiconductor device
US3914138A (en) * 1974-08-16 1975-10-21 Westinghouse Electric Corp Method of making semiconductor devices by single step diffusion
US4006046A (en) * 1975-04-21 1977-02-01 Trw Inc. Method for compensating for emitter-push effect in the fabrication of transistors
US4203126A (en) * 1975-11-13 1980-05-13 Siliconix, Inc. CMOS structure and method utilizing retarded electric field for minimum latch-up
JPS539469A (en) * 1976-07-15 1978-01-27 Nippon Telegr & Teleph Corp <Ntt> Semiconductor device having electrode of stepped structure and its production
JPS5365078A (en) * 1976-11-24 1978-06-10 Toshiba Corp Production of junction type field effect transistor
US4305086A (en) * 1978-01-30 1981-12-08 Rca Corporation MNOS Memory device and method of manufacture
JPS54147789A (en) * 1978-05-11 1979-11-19 Matsushita Electric Ind Co Ltd Semiconductor divice and its manufacture
US4273805A (en) * 1978-06-19 1981-06-16 Rca Corporation Passivating composite for a semiconductor device comprising a silicon nitride (Si1 3N4) layer and phosphosilicate glass (PSG) layer
US4232328A (en) * 1978-12-20 1980-11-04 Bell Telephone Laboratories, Incorporated Dielectrically-isolated integrated circuit complementary transistors for high voltage use
US4242693A (en) * 1978-12-26 1980-12-30 Fairchild Camera & Instrument Corporation Compensation of VBE non-linearities over temperature by using high base sheet resistivity devices
NL7904200A (nl) * 1979-05-29 1980-12-02 Philips Nv Lagenveldeffecttransistor.
US4313782A (en) * 1979-11-14 1982-02-02 Rca Corporation Method of manufacturing submicron channel transistors
US4595941A (en) * 1980-12-03 1986-06-17 Rca Corporation Protection circuit for integrated circuit devices
JPS57126147A (en) * 1981-01-28 1982-08-05 Fujitsu Ltd Manufacture of semiconductor device
GB2100507A (en) * 1981-06-17 1982-12-22 Philips Electronic Associated Method of making a vertical igfet
US4558507A (en) * 1982-11-12 1985-12-17 Nec Corporation Method of manufacturing semiconductor device
JPS6092611A (ja) * 1983-10-26 1985-05-24 Rohm Co Ltd 半導体素子の不純物拡散方法
US4603472A (en) * 1984-04-19 1986-08-05 Siemens Aktiengesellschaft Method of making MOS FETs using silicate glass layer as gate edge masking for ion implantation
JPS6262516A (ja) * 1985-09-13 1987-03-19 Hitachi Ltd 不純物拡散方法
GB8527062D0 (en) * 1985-11-02 1985-12-04 Plessey Co Plc Mos transistor manufacture
US4755479A (en) * 1986-02-17 1988-07-05 Fujitsu Limited Manufacturing method of insulated gate field effect transistor using reflowable sidewall spacers
US4654121A (en) * 1986-02-27 1987-03-31 Ncr Corporation Fabrication process for aligned and stacked CMOS devices

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0137645A2 (de) * 1983-08-30 1985-04-17 Fujitsu Limited Verfahren zur Bildung eines seichten Gebietes des N-Typs
JPS61114523A (ja) * 1984-11-09 1986-06-02 Nec Corp 半導体装置の製造方法
JPS61121326A (ja) * 1984-11-19 1986-06-09 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH0692611A (ja) * 1992-06-25 1994-04-05 Rohm & Haas Co 炭素質粒体の製造方法
JPH06262516A (ja) * 1993-03-12 1994-09-20 Mitsubishi Heavy Ind Ltd ドレッシング装置を有する研削装置及びドレッシング方法

Non-Patent Citations (6)

* Cited by examiner, † Cited by third party
Title
Atlas of IC-Technologies, W. Maly, The Benjammi... Inc. pp. 218-225, 1987 *
IEEE Elektron Dev. Lett. Vol.EDL-8, No. 7, Juli 1987, pp. 318-320 *
MÜLLER, R.: Bauelemente der Halbleiter- elektronik, 1. Aufl., Berlin: Springer-Verlag, 1973, S. 135-139 *
RUGE, I.: Halbleiter-Technologie, 1. Aufl., Berlin: Springer-Verlag, 1975, S. 100-103,117-128,144-147,232-243 *
S.K. Ghandhi, VSLI, Fabrication Principles, J. Wiley a. Sons, 1983, pp. 440-441 *
US-Z.: GOLDSMITH, N. et al.: Boron Nitride as a Diffusion Source for Silicon. In: RCA Review 1967, Nr. 2, S. 344-350 *

Also Published As

Publication number Publication date
US4996168A (en) 1991-02-26
JPH01123417A (ja) 1989-05-16

Similar Documents

Publication Publication Date Title
DE3837761A1 (de) Verfahren zum herstellen einer halbleitereinrichtung vom p-typ unter verwendung der diffusion von borglas
DE69213702T2 (de) Feldeffekttransistor
DE102005001134B4 (de) Knotenpunkt-Kontaktstrukturen in Halbleitervorrichtungen, insbesondere SRAM-Vorrichtungen, und Verfahren zur Herstellung derselben
DE69632567T2 (de) MOS-Transistor und Verfahren zur Herstellung desselben
DE4214923C2 (de) Masken-ROM-Einrichtung und ein Verfahren zu deren Herstellung
EP0208267B1 (de) Verfahren zum Herstellen von Kreuzkopplungen zwischen n- und p-Kanal-CMOS-Feldeffekt-Transistoren von statischen Schreib-Lese-Speichern, insbesondere bei 6-Transistor-Speicherzellen-Anordnungen
DE3033333A1 (de) Elektrisch programmierbare halbleiterspeichervorrichtung
DE2814973A1 (de) Halbleiterspeichervorrichtung und verfahren zu ihrer herstellung
DE2852049C2 (de) Festwertspeicher
DE2741152A1 (de) Speicherzelle fuer einen silizium- gate-n-kanal-mos-direktzugriffspeicher und verfahren zu ihrer herstellung
DE4332074A1 (de) Halbleiterspeichereinrichtung und Verfahren zu ihrer Herstellung
DE4140681A1 (de) Masken-nur-lesespeicher (masken-rom) und verfahren zu dessen herstellung
DE3103143A1 (de) Halbleiterspeicher
DE3530897A1 (de) Integrierte halbleiterschaltung
DE4114000C2 (de) Halbleitereinrichtung und Herstellungsverfahren dafür
DE69216728T2 (de) Hochstabile statische Speichereinrichtung mit Metalloxid-Halbleiter-Feldeffekttransistoren
DE19520958A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE4221420A1 (de) Duennschichttransistor fuer ein halbleiterspeicherbauelement und verfahren zu dessen herstellung
DE69215429T2 (de) Dünnfilm-Feldeffekttransistor und statische und Herstellungsmethode dafür
DE4421633A1 (de) Halbleitereinrichtung und Verfahren zur Herstellung derselben
DE19625670C2 (de) Halbleitereinrichtung mit Gateelektrode und Kontaktloch
DE4421186A1 (de) Dünnfilmtransistor und Verfahren zu dessen Herstellung
DE3046524A1 (de) &#34;halbleitervorrichtung und verfahren zu ihrer herstellung&#34;
DE4008883C2 (de) Nur-Lese-Speicher vom Maskentyp und Verfahren zu dessen Herstellung
DE68915603T2 (de) BIC-Speicherzellenstruktur und Herstellungsverfahren dafür.

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8131 Rejection