DE19755675A1 - Halbleitergehäuse und Verfahren zu dessen Herstellung - Google Patents

Halbleitergehäuse und Verfahren zu dessen Herstellung

Info

Publication number
DE19755675A1
DE19755675A1 DE19755675A DE19755675A DE19755675A1 DE 19755675 A1 DE19755675 A1 DE 19755675A1 DE 19755675 A DE19755675 A DE 19755675A DE 19755675 A DE19755675 A DE 19755675A DE 19755675 A1 DE19755675 A1 DE 19755675A1
Authority
DE
Germany
Prior art keywords
housing
conductor parts
tab
fastening arrangement
holes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19755675A
Other languages
English (en)
Other versions
DE19755675B4 (de
Inventor
Myeong-Jin Shin
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
LG Semicon Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Semicon Co Ltd filed Critical LG Semicon Co Ltd
Publication of DE19755675A1 publication Critical patent/DE19755675A1/de
Application granted granted Critical
Publication of DE19755675B4 publication Critical patent/DE19755675B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0652—Bump or bump-like direct electrical connections from substrate to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06579—TAB carriers; beam leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

Die Erfindung betrifft ein Halbleitergehäuse sowie ein Ver­ fahren zu dessen Herstellung.
Beim Herstellen eines Halbleitergehäuses werden im allgemei­ nen aufeinanderfolgende Prozeßschritte ausgeführt, nämlich ein Zerteilen zum Abtrennen von auf einem Wafer hergestell­ ten Chips, Chipbonden zum Aufsetzen der abgetrennten Chips auf freie Montageplätze in einem Leiterrahmen, Drahtbonden zum elektrischen Verbinden von Bond-Kontaktflecken auf den Chips und Innenleitern der Leiterrahmen sowie Vergießen der Schaltung zum Schutz nach dem Herstellen integrierter Schal­ tungen auf dem Wafer.
Nachfolgend wird unter Bezugnahme auf Fig. 1, die den Schnittaufbau eines herkömmlichen Halbleitergehäuses mit Drahtbondtechnik veranschaulicht, ein derartiges herkömmli­ ches Gehäuse erläutert.
Gemäß Fig. 1 umfaßt das herkömmliche Halbleitergehäuse einen Chip 11 mit einer eingebauten Halbleiterschaltung, einen Leiterrahmen 12, der den Chip 11 trägt und mit diesem verbunden ist, ein beidseitiges Klebeband 13 zum Fixieren des Chips 11 und des Leiterrahmens 12, untere Kontaktflecken 15 unter dem Leiterrahmen 12 zum Verbinden einer PCB (Prin­ ted Circuit Board) 14 und des Leiterrahmens 12, Bondkontakt­ flecke 16 in oberen Abschnitten des Chips 11, die als Elek­ troden wirken, Drähte 17 zum elektrischen Verbinden der Bondkontaktflecken 16 und des Leiterrahmens 12 sowie einen Körper 18 aus EMC (Epoxy Mold Compound = Epoxid-Gießverbin­ dung) zum Schützen des Bauteils gegen Umgebungseinflüsse.
Beim obengenannten herkömmlichen Halbleitergehäuse bestehen die folgenden Probleme:
  • - Erstens bewirkt der Drahtbondprozeß für die elektrische Verbindung des Chips mit dem Leiterrahmen, daß der Herstellprozeß kompliziert ist, und es ist ein komplizierter Lötprozeß folgend auf das Aufstapeln der Chips erforder­ lich.
  • - Zweitens sind keine Wärmesenken vorhanden, um während des Betriebs des Bauteils erzeugte Wärme abzuführen.
  • - Drittens hat ein Stapel von Gehäusen, die jeweils aufein­ andergestapelt sind, kein gutes Aussehen.
Der Erfindung liegt die Aufgabe zugrunde, ein Halbleiterge­ häuse und ein Verfahren zu dessen Herstellung zu schaffen, die für verbesserte Zuverlässigkeit sorgen, wobei insbeson­ dere für verbesserte Wärmeabfuhr gesorgt ist.
Diese Aufgabe ist hinsichtlich des Gehäuses durch die Lehre des beigefügten Anspruchs 1 und hinsichtlich des Verfahrens durch die Lehre des beigefügten Anspruchs 6 gelöst.
Zusätzliche Merkmale und Aufgaben der Erfindung werden in der folgenden Beschreibung dargelegt und gehen teilweise aus dieser hervor, ergeben sich aber andererseits auch beim Aus­ üben der Erfindung. Die Aufgaben und andere Vorteile der Er­ findung werden durch die Maßnahmen erzielt, wie sie speziell in der Beschreibung, den Ansprüchen und den beigefügten Zeichnungen dargelegt sind.
Es ist zu beachten, daß sowohl die vorstehende allgemeine Beschreibung als auch die folgende detaillierte Beschreibung beispielhaft und erläuternd für die beanspruchte Erfindung sind.
Die Zeichnungen, die beigefügt sind, um das Verständnis der Erfindung zu fördern, veranschaulichen Ausführungsbeispiele der Erfindung und dienen zusammen mit der Beschreibung dazu, deren Prinzipien zu erläutern.
Fig. 1 zeigt den Aufbau eines herkömmlichen Halbleitergehäu­ ses mit Drahtbondtechnik im Schnitt;
Fig. 2 ist eine perspektivische Ansicht des Aufbaus eines Halbleitergehäuses gemäß einem bevorzugten Ausführungsbei­ spiel der Erfindung;
Fig. 3a-3d sind perspektivische Ansichten, die Schritte eines Herstellprozesses für ein Halbleitergehäuse gemäß einem bevorzugten Ausführungsbeispiel der Erfindung veran­ schaulichen;
Fig. 4a und 4b sind Schnitte, die das Halbleitergehäuse ent­ lang der Linie I-I' in Fig. 3b zeigen;
Fig. 5a und 5b sind Schnitte, die das Halbleitergehäuse ent­ lang der Linie II-II' in Fig. 3b zeigen;
Fig. 6 ist eine Schnittansicht eines auf einer PCB montier­ ten Halbleitergehäuses;
Fig. 7 ist eine Schnittansicht aufeinandergestapelter Halbleitergehäuse gemäß einem bevorzugten Ausführungsbeispiel der Erfindung; und
Fig. 8 ist eine Schnittansicht eines Halbleitergehäuses mit einer angebrachten Wärmesenke gemäß einem bevorzugten Aus­ führungsbeispiel der Erfindung.
Das Halbleitergehäuse von Fig. 2 gemäß einem bevorzugten Ausführungsbeispiel der Erfindung umfaßt eine Struktur 22 mit Leiterteilen 21, die in ein jeweiliges Durchgangsloch eingebettet sind, die mit regelmäßigem Intervall von oben nach unten in der Struktur ausgebildet sind, eine Befesti­ gungseinrichtung zum Befestigen von Zuleitungen, die sich in vier Richtungen von ihr ausgehend erstrecken, und eine Be­ festigungsanordnung TAB 24 (Klebstreifenfahne mit aufgekleb­ ten Zuleitungen) für elektrischen Anschluß von Zuleitungen an die Leiterteile 21.
Die Struktur 22 verfügt über eine Bodenplatte zum Montieren von Chips auf ihrer Oberseite, wobei diese Bodenplatte ent­ weder aus einer Quaderstruktur für Bodenplatten, die vorab nur mit den Löchern zum Einbetten der Leiterteile 21 verse­ hen ist und die in Bodenplatteneinheiten zerteilt und ge­ schliffen wird, oder aus einer Quaderstruktur für Bodenplat­ ten hergestellt, die vorab mit den Löchern zum Einbetten der Leiterteile 21 sowie mit Durchgangslöchern zum Montieren der Chips versehen ist und die in Bodenplatteneinheiten zerteilt wird, an denen Montageplatzstrukturen angebracht werden. Die Befestigungseinrichtung kann ein Band zum Fixieren der Zu­ leitungen 23 sein. Eine Zuleitung 23 und ein Leiterteil 21, wie in die Struktur 22 eingebettet, werden elektrisch über Kontakthöcker angeschlossen.
Unter den Fig. 3a-3d zum Veranschaulichen von Schritten eines Herstellprozesses zeigt Fig. 3a eine Befestigungsan­ ordnung TAB, d. h. eine Klebstreifenfahne mit einer Anzahl an ihr befestigter Zuleitungen 23, die sich in vier Richtungen erstrecken. Jede Zuleitung 23 ist elektrisch mit einem der Leiterteile 21 verbunden, wie später mittels Kontakthöckern auszubilden.
Fig. 3b ist eine perspektivische Ansicht einer Struktur, die entsprechend der Form eines Gehäuses ausgebildet ist, mit einer Aussparung im Zentrum der Struktur und mehreren Lö­ chern, die mit regelmäßigem Intervall um die Aussparung her­ um in der Struktur 22 ausgebildet sind, wobei in jedem der Löcher eines der Leiterteile 21 eingebettet ist. Durch An­ bringen von Waferchips und der Befestigungsanordnung TAB an der Struktur 22 mit den so eingebetteten Leiterteilen 21 kann ein vollständiges Gehäuse erhalten werden.
Fig. 3c ist eine perspektivische Ansicht eines Gehäuses mit Waferchips und der Befestigungsanordnung TAB, die an der Struktur angebracht sind. Jede der an der Befestigungsanord­ nung TAB vorhandenen Zuleitungen 23 ist elektrisch mit ei­ nem der in der Struktur eingebetteten Leiterteile 21 verbun­ den.
Fig. 3d ist eine perspektivische Ansicht eines fertigge­ stellten Gehäuses nach dem Vergießen, bei dem keine Probleme hinsichtlich der Zuverlässigkeit und einer Oxidation beste­ hen. Beim Vergießen existiert der Fall, daß nur die Ober­ seite der Struktur vergossen wird, und der andere Fall, daß die gesamte Struktur vergossen wird, nachdem die Struktur auf einer PCB montiert wurde. In diesem Fall wird, um für einfache Wärmeabfuhr zu sorgen, eine Wärmesenke (nicht dar­ gestellt) vor dem Vergießen an der Befestigungsanordnung TAB angebracht.
Nun wird unter Bezugnahme auf die Schnittansichten ein Ver­ fahren zum Herstellen eines derartigen Halbleitergehäuses erläutert.
Gemäß Fig. 4a wird eine Befestigungsanordnung TAB so an ei­ ner Struktur 22 befestigt, daß mehrere Zuleitungen 23 elek­ trisch mit jeweiligen, in die Struktur 22 eingebetteten Lei­ terteilen 23 verbunden werden. Der Zwischenraum zwischen jeder der Zuleitungen 23 wird bei einem Vergießprozeß ver­ gossen. Fig. 4b zeigt den Querschnitt durch das Halbleiter­ gehäuse nach Abschluß des Vergießvorgangs. Wie dargestellt, ist nur der obere Teil der Struktur unter Verwendung eines Epoxidharzes 24 vergossen.
Gemäß Fig. 5a, die einen Schnitt durch das fertiggestellte Gehäuse zeigt, umfaßt das Gehäuse die Leiterteile 21, die an seinen beiden Seiten vorhanden sind, den Waferchip 25 auf der Struktur 22 und die Befestigungsanordnung TAB mit den an ihr angebrachten Zuleitungen 23 auf der Struktur 22. Die Zuleitungen 23 erstrecken sich ausgehend vom Waferchip 21 zu beiden Seiten desselben zu den Halbleiterteilen 21. Ein an den Leiterteilen 21 vorhandener Kontakthöcker (nicht darge­ stellt) verbindet diese elektrisch mit den Zuleitungen 23.
Gemäß Fig. 5b, die einen Schnitt durch das fertiggestellte Gehäuse nach dem Vergießen zeigt, also nachdem die Oberseite der Struktur 22 mit dem Epoxidharz 24 vergossen wurde, er­ streckt sich der Verguß bis zum Rand des Waferchips 25 im mittleren Teil der Struktur 22.
Die mit den Zuleitungen 23 der Befestigungsanordnung TAB verbundenen, mit Kontakthöckern versehenen Leiterteile 21 erleichtern die Haftung zwischen den Leiterteilen 21 und den Zuleitungen 23 auf einfache Weise nur durch Rückflußlöten. Auch dann, wenn ein derartiges Halbleitergehäuse auf einer PCB montiert wird, die mit Lötmittelperlen oder Kontakthö­ ckern unter den Halbleiterteilen versehen ist, können die PCB und das Gehäuse leicht aneinander befestigt werden.
Fig. 6 zeigt einen Schnitt durch das vergossene, an der PCB 26 befestigte Gehäuse, wobei unter den Leiterteilen 21 vor­ handene Lötmittelperlen 27 eine elektrische Verbindung zwi­ schen der PCB 26 und den Leiterteilen 21 vornehmen. Ein er­ neutes Vergießen der Struktur 22 in solcher Weise, daß sie vollständig durch Epoxidharz 24 vergossen wird, nachdem die­ ses Aufsetzen des Gehäuses auf die PCB erfolgte, kann die Gehäusezuverlässigkeit weiter verbessern.
Das vorstehend erläuterte Verfahren zum Herstellen eines Halbleitergehäuses weist einen einfachen Herstellprozeß auf, da kein Drahtbondprozeß zum Verbinden des Waferchips mit den Leiterteilen erforderlich ist, und die Nützlichkeit ist verbessert, da das Aufstapeln der Gehäuse einfach ist.
Fig. 7 veranschaulicht einen Schnitt durch aufgestapelte Halbleitergehäuse gemäß einem bevorzugten Ausführungsbeispiel der Erfindung.
Gemäß Fig. 7 sind die Gehäuse aufeinandergestapelt, nachdem die Lötmittelperlen 27 oder die Kontakthöcker an ihnen ange­ bracht wurden. Durch Aufschmelzen des Lots können die auf­ einandergestapelten Gehäuse leicht aneinander befestigt wer­ den. Wenn die insgesamt aufeinandergestapelten Gehäuse voll­ ständig mit Epoxidharz 24 vergossen werden, nachdem sie auf der PCB 26 montiert wurden, kann das Leistungsvermögen pro tatsächlicher Gehäuseeinheit deutlich erhöht werden, da der Stapel von Gehäusen als ein Gehäuse erscheint. Bei diesem Montieren der aufeinandergestapelten Gehäuse auf der PCB können die aufeinandergestapelten Gehäuse und die PCB auf einfache Weise dadurch aneinander befestigt werden, daß nur ein Aufschmelzprozeß für das Lot unter Verwendung der Löt­ mittelperlen 27 oder der Kontakthöcker verwendet wird.
Gemäß Fig. 8 wird bei einem Verfahren zum Herstellen eines Halbleitergehäuses gemäß einem bevorzugten Ausführungsbei­ spiel der Erfindung das gesamte Halbleitergehäuse mit Epo­ xidharz 24 vergossen, nachdem eine Wärmesenke 29 auf der Befestigungsanordnung TAB des Gehäuses angebracht wurde.
Beim vorstehend erläuterten erfindungsgemäßen Verfahren zum Herstellen eines Halbleitergehäuses bestehen die folgenden Vorteile:
  • - Erstens erleichtert der einfache Verbindungsprozeß für Gehäuse einfache Herstellung, da kein Drahtbondprozeß er­ forderlich ist.
  • - Zweitens kann das Aufstapeln von Gehäusen durch einen ein­ fachen Aufschmelzprozeß für das Lötmittel erfolgen, ohne daß ein zusätzlicher Prozeß erforderlich ist.
  • - Drittens ermöglicht das einfache Befestigen der Wärmesenke für einfache Wärmeabfuhr eine Verbesserung der Zuverlässig­ keit.
Beim Ausführungsbeispiel besteht die Befestigungsanordnung aus einer Klebstreifenfahne als Befestigungseinrichtung mit daran angebrachten Zuleitungen. Die Klebestreifenfahne kann vor dem Vergießen abgezogen werden oder sie kann mit einge­ gossen werden. Die Zuleitungen können auch durch eine andere Befestigungseinrichtung als eine Klebstreifenfahne gehalten werden.

Claims (16)

1. Halbleitergehäuse mit einer Struktur (22) mit Leiter­ teilen (21), die in Löcher eingebettet sind, die sich mit regelmäßigem Intervall durch die Struktur erstrecken, ge­ kennzeichnet durch eine Befestigungsanordnung (TAB), d. h. eine Befestigungseinrichtung mit an ihr befestigten Zulei­ tungen (23), die sich in vier Richtungen erstrecken und je­ weils zum elektrischen Anschluß an eines der Leiterteile dienen.
2. Gehäuse nach Anspruch 1, dadurch gekennzeichnet, daß die Befestigungseinrichtung ein Band zum Fixieren der Zulei­ tungen (23) ist.
3. Gehäuse nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß jedes der Leiterteile (21) einen Kon­ takthöcker aufweist, um es mit der jeweiligen Zuleitung (23) elektrisch zu verbinden.
4. Gehäuse nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß es sich um eine quaderförmige Platte mit Löchern zum Einbetten der Leiterteile (21) handelt.
5. Gehäuse nach Anspruch 4, dadurch gekennzeichnet, daß die Struktur (22) Löcher zum Montieren von Chips aufweist.
6. Verfahren zum Herstellen eines Halbleitergehäuses, ge­ kennzeichnet durch die folgenden Schritte:
  • - Bereitstellen einer Struktur (22) entsprechend der Form eines Gehäuses;
  • - Anbringen von Zuleitungen (23) an einer Befestigungsein­ richtung, die sich in vier Richtungen erstrecken, um eine Befestigungsanordnung (TAB) auszubilden;
  • - Herstellen von Löchern mit regelmäßigem Intervall in der Struktur;
  • - Einbetten eines Leiterteils (21) in jedem der Löcher; und
  • - Aufschmelzen eines Lots an den Zuleitungen an der Befesti­ gungsanordnung (TAB) für elektrische Verbindung mit den je­ weiligen Leiterteilen und zum Befestigen der Zuleitungen an der Struktur.
7. Verfahren nach Anspruch 6, gekennzeichnet durch das Vergießen des Halbleiterbauteils nach dem Anbringen der Be­ festigungsanordnung (TAB) an der Struktur (22).
8. Verfahren nach Anspruch 7, gekennzeichnet durch das Anbringen des Halbleitergehäuses an einer PCB nach Abschluß des Vergießens.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß an der PCB Lötmittelperlen oder Kontakthöcker ausgebildet werden, um die Leiterteile (21) mit der PCB zu verbinden.
10. Verfahren nach Anspruch 8, gekennzeichnet durch erneu­ tes Vergießen des vergossenen Gehäuses nach dem Montieren des vergossenen Gehäuses auf der PCB.
11. Verfahren nach einem der Ansprüche 6 bis 10, dadurch gekennzeichnet, daß die Befestigungsanordnung (TAB) an der Struktur (22) angebracht wird und ein anderes Gehäuse darauf aufgestapelt wird.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß ein Stapel von Gehäusen elektrisch untereinander ver­ bunden wird, wozu beim Aufstapeln der Gehäuse Lötmittelper­ len oder Kontakthöcker verwendet werden.
13. Verfahren nach einem der Ansprüche 6 bis 12, dadurch gekennzeichnet, daß an der Oberseite der Befestigungsanord­ nung (TAB) im Gehäuse eine Wärmesenke (29) angebracht wird, um Wärme vom Gehäuse abzuführen, das durch Anbringen der Befestigungsanordnung (TAB) an der Struktur fertiggestellt wurde.
14. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß das Vergießen für den oberen Teil der Struktur (22) oder für die gesamte Struktur erfolgt.
15. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die Verbindung zwischen Gehäusen beim Aufstapeln durch Aufschmelzen eines Lötmittels erfolgt.
16. Verfahren nach Anspruch 13, gekennzeichnet durch erneu­ tes Vergießen des Gehäuses nach dem Anbringen der Wärmesenke (29).
DE19755675A 1996-12-19 1997-12-15 Halbleitergehäuse und Verfahren zu dessen Herstellung Expired - Fee Related DE19755675B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR67949/96 1996-12-19
KR1019960067949A KR100209760B1 (ko) 1996-12-19 1996-12-19 반도체 패키지 및 이의 제조방법

Publications (2)

Publication Number Publication Date
DE19755675A1 true DE19755675A1 (de) 1998-06-25
DE19755675B4 DE19755675B4 (de) 2007-12-27

Family

ID=19489211

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19755675A Expired - Fee Related DE19755675B4 (de) 1996-12-19 1997-12-15 Halbleitergehäuse und Verfahren zu dessen Herstellung

Country Status (5)

Country Link
US (2) US5994772A (de)
JP (1) JP2932432B2 (de)
KR (1) KR100209760B1 (de)
CN (1) CN1147930C (de)
DE (1) DE19755675B4 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005043557A1 (de) * 2005-09-12 2006-09-28 Infineon Technologies Ag Halbleiterbauteil mit Durchkontakten zwischen Oberseite und Rückseite und Verfahren zur Herstellung desselben

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6350664B1 (en) 1999-09-02 2002-02-26 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of manufacturing the same
US6624522B2 (en) * 2000-04-04 2003-09-23 International Rectifier Corporation Chip scale surface mounted device and process of manufacture
US6501170B1 (en) 2000-06-09 2002-12-31 Micron Technology, Inc. Substrates and assemblies including pre-applied adhesion promoter
JP3405456B2 (ja) * 2000-09-11 2003-05-12 沖電気工業株式会社 半導体装置，半導体装置の製造方法，スタック型半導体装置及びスタック型半導体装置の製造方法
WO2006049533A2 (fr) * 2004-11-05 2006-05-11 Mikhail Evgenjevich Givargizov Dispositifs rayonnants et procedes de fabrication correspondants
USD769832S1 (en) * 2013-02-19 2016-10-25 Sony Corporation Semiconductor device
USD754083S1 (en) 2013-10-17 2016-04-19 Vlt, Inc. Electric terminal
TWI594380B (zh) * 2015-05-21 2017-08-01 穩懋半導體股份有限公司 封裝結構及三維封裝結構
JP1581768S (de) * 2016-08-02 2017-07-24
JP1642346S (de) * 2019-03-20 2019-09-30
JP1664282S (de) * 2019-07-24 2020-07-27
JP1660133S (de) * 2019-09-26 2020-05-25
USD951215S1 (en) * 2019-12-11 2022-05-10 Panasonic Semiconductor Solutions Co., Ltd. Semiconductor device
USD951213S1 (en) * 2019-12-11 2022-05-10 Panasonic Semiconductor Solutions Co., Ltd. Semiconductor device
USD951214S1 (en) * 2019-12-11 2022-05-10 Panasonic Semiconductor Solutions Co., Ltd. Semiconductor device
USD951212S1 (en) * 2019-12-11 2022-05-10 Panasonic Semiconductor Solutions Co., Ltd. Semiconductor device
CA202671S (en) * 2021-04-09 2024-05-15 9493662 Canada Inc Microfluidic slab with 2 well arrangements
CA202670S (en) * 2021-04-09 2024-05-15 9493662 Canada Inc Microfluidic slab with 4 well arrangements

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2641869B2 (ja) * 1987-07-24 1997-08-20 三菱電機株式会社 半導体装置の製造方法
US5198888A (en) * 1987-12-28 1993-03-30 Hitachi, Ltd. Semiconductor stacked device
FR2635916B1 (fr) * 1988-08-23 1990-10-12 Bull Sa Support de circuit integre de haute densite et son procede de fabrication
JP2816244B2 (ja) * 1990-07-11 1998-10-27 株式会社日立製作所 積層型マルチチップ半導体装置およびこれに用いる半導体装置
TW258829B (de) * 1994-01-28 1995-10-01 Ibm
KR0139694B1 (ko) * 1994-05-11 1998-06-01 문정환 솔더 볼을 이용한 반도체 패키지 및 그 제조방법
JP2780649B2 (ja) * 1994-09-30 1998-07-30 日本電気株式会社 半導体装置
JP2967697B2 (ja) * 1994-11-22 1999-10-25 ソニー株式会社 リードフレームの製造方法と半導体装置の製造方法
US5843215A (en) * 1997-04-07 1998-12-01 Warmm Sciences, Llc Insect repellent coatings

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005043557A1 (de) * 2005-09-12 2006-09-28 Infineon Technologies Ag Halbleiterbauteil mit Durchkontakten zwischen Oberseite und Rückseite und Verfahren zur Herstellung desselben
DE102005043557B4 (de) * 2005-09-12 2007-03-01 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauteils mit Durchkontakten zwischen Oberseite und Rückseite

Also Published As

Publication number Publication date
CN1185656A (zh) 1998-06-24
JP2932432B2 (ja) 1999-08-09
DE19755675B4 (de) 2007-12-27
KR19980049257A (ko) 1998-09-15
KR100209760B1 (ko) 1999-07-15
US6190946B1 (en) 2001-02-20
JPH10189840A (ja) 1998-07-21
US5994772A (en) 1999-11-30
CN1147930C (zh) 2004-04-28

Similar Documents

Publication Publication Date Title
DE19755675A1 (de) Halbleitergehäuse und Verfahren zu dessen Herstellung
DE102008061068B4 (de) Elektronikbauelement und Verfahren zur Herstellung eines Elektronikbauelements
DE69621851T2 (de) Mehrchipanlage und sandwich-typ verfahren zur herstellung durch verwendung von leitern
DE102011053871B4 (de) Multichip-Halbleitergehäuse und deren Zusammenbau
DE4301915C2 (de) Mehrfachchip-Halbleitervorrichtung
DE3623419C2 (de)
DE102015101674B4 (de) Halbleiterchipgehäuse mit Kontaktstiften an kurzen Seitenrändern
DE10142120A1 (de) Elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie Verfahren zu seiner Herstellung
DE10147955A1 (de) Halbleitervorrichtung
DE4337675A1 (de) Halbleitergehäuse und Verfahren zu dessen Herstellung
DE112006001663T5 (de) Halbleiterchip-Gehäuse und Verfahren zur Herstellung desselben
DE112009001315T5 (de) Vollbrückenmodul mit vier MOSFETs
DE3538933A1 (de) Leistungshalbleitermodul
DE10393232T5 (de) Halbleiterchipgehäuse mit Drain-Klemme
DE19904258A1 (de) Halbleitervorrichtung
DE102005041451A1 (de) Elektronische Steckeinheit
DE19801312A1 (de) Halbleiterbauelement mit mehreren Substratlagen und zumindest einem Halbleiterchip und einem Verfahren zum Herstellen eines solchen Halbleiterbauelementes
DE102008046095A1 (de) Vereinzelter Halbleiterbaustein
WO2008009524A1 (de) Elektronikanordnung
DE102016000264B4 (de) Halbleiterchipgehäuse, das sich lateral erstreckende Anschlüsse umfasst, und Verfahren zur Herstellung desselben
DE2619833A1 (de) Verfahren zum anordnen einer schaltung fuer eine elektronische uhr
DE102014104497B4 (de) Halbleitergehäuse mit mehreren ebenen und verfahren zu deren herstellung
DE19929606A1 (de) Integrierte Schaltung und Verfahren zu ihrer Herstellung
DE19801488B4 (de) Verfahren zum Zusammenbau eines Halbleiterbausteins
DE102020103456A1 (de) Leistungsstufenvorrichtung mit Trägerrahmen für ein Leistungsstufenmodul und einen integrierten Induktor

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20140701