DE19737813B4

DE19737813B4 - Drehgeschwindigkeits-Steuerschaltung für Platten

Info

Publication number: DE19737813B4
Application number: DE19737813A
Authority: DE
Inventors: Hiromichi Nogawa
Original assignee: NEC Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 1996-08-29
Filing date: 1997-08-29
Publication date: 2007-07-26
Anticipated expiration: 2017-08-30
Also published as: DE19737813A1; US5923628A; JPH1069717A; KR100258537B1; SG60108A1; JP2919380B2; KR19980019220A

Abstract

Platte-Drehgeschwindigkeit-Steuerschaltung zum Steuern einer Drehgeschwindigkeit einer Platte als Aufzeichnungsmedium, auf der digitale Informationen in einem vorgegebenen Signalformat mit einem konstanten, linearen Geschwindigkeitstyp aufgezeichnet werden, die eine Signalwiedergabe-Einrichtung (11) aufweist, die ein Lesesignal empfängt, das von der Platte (10) ausgelesen wird, zum Umwandeln des Lesesignals in ein wiedergegebenes Signal des vorgegebenen Signalformats, dadurch gekennzeichnet, dass eine Flankendetektionsschaltung (1) vorgesehen ist, welche
– eine Detektionseinrichtung für ansteigende Flanke aufweist, die das wiedergegebene Signal empfängt, zum Detektieren einer ansteigenden Flanke des wiedergegebenen Signals, um ein Detektionssignal (REG) für ansteigende Flanke zu erzeugen, und
– eine Detektionseinrichtung für abfallende Flanke aufweist, die das wiedergegebene Signal empfängt, zum Detektieren einer abfallenden Flanke des wiedergegebenen Signals, unabhängig von der ansteigenden Flanke, um ein Detektionssignal (FEG) für abfallende Flanke zu erzeugen, und dass eine Sychronmuster-Detektionsschaltung (13) vorgesehen ist, welche
– einen ersten Musterweite-Detektor (2) aufweist, der eine erste Musterweite-Messeinrichtung enthält, die das Detektionssignal REG...

Description

Die vorliegende Erfindung betrifft eine Schaltung zum Steuern der Drehgeschwindigkeit einer Platte, und insbesondere eine Platte-Drehgeschwindigkeit-Steuerschaltung zum Steuern der Drehgeschwindigkeit einer Platte, z. B. einer CD (Compakt-Disk), vom CLV(konstante, lineare Geschwindigkeit)-Typ.

Platte-Drehgeschwindigkeit-Steuerschaltungen dieser Art des Stands der Technik werden verwendet, um eine Geschwindigkeit-Steuerschaltung in einer Signalwiedergabe-Vorrichtung für ein Aufzeichnungsmedium, z. B. einer CD, auf bzw. in dem Informationen in einem PCM(Pulscode-Modulation)-Format aufgezeichnet werden, als eine Wiedergabegeschwindigkeit-Steuereinrichtung zu bilden, die in der ungeprüft veröffentlichten, japanischen Patentanmeldung Nr. JP-A-61-126665 (eine englische Zusammenfassung der JP-A-61-126665 ist vom Japanischen Patentamt erhältlich und der Inhalt der englischen Zusammenfassung der JP-A-61-126665 wird durch Bezugnahme in ihrer Gesamtheit in die vorliegende Anmeldung aufgenommen) (Dokument 1 des Stands der Technik) oder in der ungeprüft veröffentlichten japanischen Patentanmeldung Nr.JP-A-58-056258 oder dem US-Patent 4,532,561 offenbart ist, das die Verbandsprioritäten auf der Basis der JP-A-58-056258 und dreier weiterer japanischer Patentanmeldungen beansprucht (deren Inhalt durch Bezugnahme in seiner Gesamtheit in die vorliegende Anmeldung aufgenommen wird) (Dokument 2 des Stands der Technik).

Die DE 3 140 423 offenbart eine Einrichtung zur Erfassung der Abweichung einer Taktfrequenz in einer Digitalaudioplatten-Wiedergabevorrichtung von der Sollfrequenz, bei der mittels einer Pulsweiten-/Spannungsumsetzung und dem Vergleich der so gewonnenen Istspannung von der Bezugsspannung aus der Pulsweitenabweichung auf die Taktfrequenzabweichung rückgeschlossen werden soll.

In der US 4,532,561 wird eine Vorrichtung zur Motorgeschwindigkeitssteuerung in Digitalplatten- oder -bandwiedergabegeräten beschrieben, die aus zwei Stufen besteht. In der ersten Stufe wird zuerst aus der Pulsweite des PCM-Wiedergabesignals das Taktsignal abgeleitet, und der Motor wird daraufhin so gesteuert, dass sich der regenerierte Takt auf einen Wert in einem vorgegebenen Betriebsbereich einstellt. In der zweiten Stufe wird dann nach Erreichen dieses ersten Betriebszustandes die Motorgeschwindigkeit basierend auf dem rückgewonnenen Taktsignal gesteuert.

In dem Patents Abstract of JP 59-172180 A wird eine Vorrichtung zur Ermittlung der Lineargeschwindigkeit der Aufzeichnungsspur einer Aufzeichnungsplatte beschrieben, die auf Kondensatoren verzichtet und die aus dem ausgelesenen EFM(Acht-aus-Vierzehn-Modulation)-Digitalsignal in einer PLL-Schaltung Selbsttaktungssignale für die Demodulation gewinnt. Gleichzeitig werden die Daten des EFM-Signals zwei D-Flipflops zugeführt, die mit einem, im Vergleich zur Haupttaktrate, doppelt so hohen Referenztakt betrieben werden. Die Ausgänge der D-Flipflops werden XOR-verknüpft und einem 47-bit-Schieberegister zugeführt. Aus dem Inhalt des Schieberegisters, der sich in Abhängigkeit von der Lineargeschwindigkeit der Aufzeichnungsspur des Speichermediums ändert, soll auf die Lineargeschwindigkeit rückgeschlossen werden.

In der US 5,523,991 wird ein Verfahren beschrieben, bei dem jeweils die ansteigenden bzw. abfallenden Flanken der in einem Plattenspeichermedium wie einer CD zur Datenaufzeichnung verwendeten Vertiefungen (Pits) detektiert und darüberhinaus noch regelmäßig in den Datenstrom eingefügte Synchronsignale erfasst werden, die einem bestimmten Kodemuster entsprechen. Zur fehlerfreien Erkennung dieser Synchronsignale werden dabei so genannte "code trains" verwendet.

Es wird auf die 1 Bezug genommen, in der ein Blockdiagramm einer ersten Platte-Drehgeschwindigkeit-Steuerschaltung des Stands der Technik gezeigt ist. Diese gezeigte, erste Platte-Drehgeschwindigkeit-Steuerschaltung des Stands der Technik umfasst eine Platte 10, z. B. eine CD, auf der digitale Informationen in einem EFM(Acht-aus-Vierzehn-Modulation)-Format und in dem CLV-Typ aufgezeichnet sind, eine Signalwiedergabeschaltung 101, die ein analoges Signal AR empfängt, das von einer Aufnehmer- bzw. Abnehmereinrichtung (nicht gezeigt) von der Platte 10 ausgelesen wird, zum Umwandeln des analogen Signals in ein digitales Signal, um ein EFM-Signal E zu erzeugen, einen Taktgenerator 8 zum Erzeugen eines Takts CK, eine Flankendetektionsschaltung 102, die das EFM-Signal E und den Takt CK empfängt, zum Detektieren einer Flanke, die einem Niveauübergang bzw. Pegelübergang des EFM-Signals entspricht, in Synchronismus mit dem Takt CK und zum Erzeugen eines Flankendetektionssignals EG und eine Musterweite-Detektionsschaltung 104, die das Flankendetektionssignal EG und den Takt CK empfängt, zum Berechnen der Weite bzw. Breite des synchronen Musters oder Synchronmuster aus dem Flankendetektionssignal EG und zum Erzeugen eines Platte-Rotationssteuersignals CR.

Nachfolgend wird der Betrieb der Platte-Drehgeschwindigkeit-Steuerschaltung des Stands der Technik mit Bezug auf die 1 beschrieben. Um die Aufzeichnungsdichte zu erhöhen, verwendet die digitale Platte, die typischerweise eine CD ist, den CLV-Typ, bei dem die lineare Geschwindigkeit unabhängig davon konstant gehalten wird, ob das Signal in einem inneren Randbereich oder einem äußeren Randbereich aufgezeichnet wird. Die Drehgeschwindigkeit der Platte muß deshalb in Übereinstimmung mit einer Leseposition in einer Radialrichtung der Platte geändert werden. Zu diesem Zweck wird eine Steuerung für die Berechnung einer momentanen, linearen Geschwindigkeit aus einem synchronen Signalpuls bzw. Signalimpuls, der in dem Signal AR enthalten ist, das von der Platte 10 gelesen wird, und für die Beibehaltung der linearen Geschwindigkeit bei einer vorgegebenen konstanten Geschwindigkeit ausgeführt.

In einem CD-Modulationssystem beträgt die Frequenz des Takts CK, der die Referenz für die Detektion der Geschwindigkeit angibt, 4,3218 MHz und deshalb beträgt eine Taktperiode T = 1/4,3218 MHz. Informationen werden durch Muster aufgezeichnet, die die Weite (oder Dauer) des Dreifachen bis Elffachen der Taktperiode T (nämlich 3T bis 11T) haben. Diese Informationsaufzeichnung wird in Einheiten eines Rahmens durchgeführt, der aus 588 Bit zusammengesetzt ist, nämlich 588T, und ein Informationsaufzeichnungsbereich oder – abschnitt ist derart ausgebildet, daß sich zwei oder mehr maximale Musterweiten von 11T nie fortsetzen. Ein Synchronsignalmuster für eine Rahmensynchronisation (im nachfolgenden als "Synchronmuster" bezeichnet) wird andererseits durch ein hohes Niveau bzw. einen hohen Pegel mit einer Dauer (nämlich Weite) von 11T und durch einen nachfolgenden niedrigen Pegel bzw. niedriges Niveau mit einer Dauer (nämlich Weite) von 11T oder durch einen niedrigen Pegel mit einer Dauer von 11T und einen nachfolgenden hohen Pegel mit einer Dauer von 11T definiert bzw. bestimmt. Das Synchronmuster ist nämlich als zwei kontinuierliche maximale Musterweiten (oder Dauern) definiert und wird nach jeweils 588T aufgezeichnet. Somit ist es möglich, die Drehgeschwindigkeit der Platte durch Detektieren der zwei kontinuierlichen, maximalen Musterweiten als Synchronmuster und durch Berechnen einer Differenz zwischen der detektierten, maximalen Musterweite und einer maximalen Musterweite 11T einzustellen, die einer normalen, linearen Drehgeschwindigkeit entspricht. Beispielsweise wird, wenn die detektierte, maximale Musterweite größer als 11T ist, nämlich, wenn festgestellt wird, daß die lineare Drehgeschwindigkeit der Platte langsamer als die normale lineare Drehgeschwindigkeit ist, das Steuersignal CR erzeugt, um die Platte-Drehgeschwindigkeit zu beschleunigen bzw. zu erhöhen. Andererseits wird, wenn die detektierte maximale Musterbreite kürzer als 11T ist, nämlich, wenn festgestellt wird, daß die lineare Drehgeschwindigkeit der Platte schneller als die normale lineare Drehgeschwindigkeit ist, das Steuersignal CR erzeugt, um die Platte- Drehgeschwindigkeit zurückzunehmen bzw. zu verlangsamen. Wenn die detektierte, maximale Musterweite gleich 11T ist, nämlich, wenn festgestellt wird, daß die lineare Platte-Drehgeschwindigkeit auf der normalen linearen Drehgeschwindigkeit ist, wird das Steuersignal CR erzeugt, um die Platte-Drehgeschwindigkeit so beizubehalten, wie sie ist.

Die Signalwiedergabe-Schaltung 101 wandelt das ausgelesene Signal AR in ein digitales Signal um, um das EFM-Signal E zu erzeugen und an die Flankendetektionsschaltung 102 auszugeben. Der Taktgenerator 8 erzeugt den Takt CK mit der Periode T und führt den Takt CK der Flankendetektionsschaltung 102 und der Musterweite-Detektionsschaltung 104 zu. Die Flankendetektionsschaltung 102 detektiert die Flanke, die dem Pegelübergang des EFM-Signals E entspricht, in Sychronismus mit dem empfangenen Takt CK und erzeugt das Flankendetektionssignal EG und gibt es an die Musterweite-Detektionsschaltung 104 aus. Die Musterweite-Detektionsschaltung 104 antwortet bzw. reagiert auf die Flankendetektionsschaltung EG mit der Detektion der Musterweite und mit der Erzeugung des Platte-Rotationssteuersignals CR für die Plattenbeschleunigung, die Plattenverlangsamung oder für das Beibehalten der Plattengeschwindigkeit auf der Basis der Differenz zwischen der detektierten Musterweite und 11T.

Es wird Bezug auf die 2 genommen, in der ein Schaltungsdiagramm der Flankendetektionsschaltung 102 gezeigt ist. Diese Flankendetektionsschaltung 102 enthält einen Pufferverstärker A201, der das EFM-Signal E empfängt und verstärkt, um ein verstärktes Signal EA zu erzeugen, kaskadierte Inverter I201 und I202, die den Takt CK empfangen, um einen verzögerten Takt CKD zu erzeugen, der eine vorgegebene Verzögerung gegenüber dem Takt CK hat, ein Flip-Flop vom D-Typ F201, das das Signal EA empfängt und durch den verzögerten Takt CKD gesteuert wird, um ein Signal ED1 zu erzeugen, das gegenüber dem Signal EA um einen Takt verzögert ist, ein weiteres D-Flip-Flop F202, das das Signal ED1 empfängt und durch den verzögerten Takt CKD gesteuert wird, um ein Signal ED2 auszugeben, das gegenüber dem Signal ED1 um einen Takt verzögert ist, und ein Exklusiv-ODER-Gatter EX201, das die Signale ED1 und ED2 empfängt, um ein Exklusiv-ODER-Signal aus den Signalen ED1 und ED2 als Flankendetektionssignal zu erzeugen.

Nachfolgend wird der Betrieb der Flankendetektionsschaltung 102 beschrieben. Wenn das EFM-Signal E dem Pufferverstärker A201 zugeführt wird, gibt der Pufferverstärker A201 das verstärkte EFM-Signal EA aus. Das D-Flip-Flop F201 gibt das Signal EA, nachdem es dieses um einen Takt verzögert hat, in Synchronismus mit dem verzögerten Takt CKD als das Signal ED1 aus. Dieses Signal ED1 wird dem D-Flip-Flop F202 und dem Exklusiv-ODER-Gatter EX201 zugeführt. Das D-Flip-Flop F202 gibt das Signal ED1, nachdem es dieses um einen Takt verzögert hat, in Synchronismus mit dem verzögerten Takt CKD als das Signal ED2 aus. Dieses Signal ED2 wird dem Exklusiv-ODER-Gatter EX201 zugeführt. Das Exklusiv-ODER-Gatter EX201 führt die logische Exklusiv-ODER-Verknüpfung der Signale ED1 und ED2 aus, um die Flanke zu detektieren, an der sich der Pegel des EFM-Signals ändert, und um das Flankendetektionssignal EG zu erzeugen.

Es wird auf die 3 Bezug genommen, in der ein Schaltungsdiagramm der Musterweite-Detektionsschaltung 104 gezeigt ist. Die gezeigte Musterweite-Detektionsschaltung 104 enthält einen Musterweite-Detektor 41, der das Flankendetektionssignal EG und den Takt CK empfängt, um ein Zeitintervall zwischen jedem Paar von kontinuierlichen Flankendetektionssignalen EG unter Verwendung des Takts CK derart zu messen, daß die Musterweite des EFM-Signals E bestimmt wird, und um ein Musterweitesignal W zu erzeugen, und einen Decoder 42, der das Musterweitesignal W empfängt, um eine Differenz zwischen dem empfangenen Musterweitesignal W und einer vorgegebenen Musterweite zu decodieren und um ein Platte-Verlangsamungssignal RW oder ein Platte-Beschleunigungssignal FF zu erzeugen.

Nachfolgend wird der Betrieb der Musterweite-Detektionsschaltung 104 beschrieben. Der Musterweitedetektor 41 mißt das Zeitintervall zwischen jeweils einem Paar von kontinuierlichen Flankendetektionssignalen EG, indem der Takt CK gezählt wird, und gibt den gemessenen Wert W des Zeitintervalls an den Decoder 42 aus. Für die Berechnung der linearen Geschwindigkeit der Plattenrotation kann hier ein Takt mit der Periode T/N (wobei N eine ganze Zahl ist) anstelle des Takts CK verwendet werden. Der Decoder 42 berechnet aus dem gemessenen Wert W die Musterweite entsprechend dem gemessenen Wert W und berechnet auch eine Differenz zwischen der berechneten Musterweite und der vorgegebenen Musterweite, die einer vorgegebenen normalen, linearen Drehgeschwindigkeit entspricht. Wenn die Differenz positiv ist, und zwar da die Drehgeschwindigkeit zu hoch ist, erzeugt der Decoder 42 das Platte-Verlangsammungssignal RW. Alternativerweise, wenn die Differenz negativ ist, da die Rotationsgeschwindigkeit zu niedrig ist, erzeugt der Decoder 42 das Plattenbeschleunigungssignal FF.

Jetzt wird eine Platte-Rotationsstartzeit oder ein Einfahr- oder Anhaltbetrieb, z.B. zum Zeitpunkt eines Spursprungs, bei dem die Position eines Aufnehmers zufällig verändert wird, betrachtet. Wenn nur die maximale Musterweite von 11T in dem ausgelesenen Signal von der Platte, wie oben erwähnt wurde, gemessen wird, wird die Genauigkeit zum Hochfahren bzw. Fahren auf die vorgegebene, lineare Drehgeschwindigkeit zu 1/11. Anders ausgedrückt, wird die Änderungsgeschwindigkeit oder Änderungsrate der linearen Plattengeschwindigkeit zu 9,09%. Dies stellt die Ursache für ein Absenken der Zugriffsgeschwindigkeit und der Einfahr- oder Anhaltezeit bei z.B. einem Spursprung dar.

Um den oben erwähnten Nachteil zu beheben, gibt es ein Verfahren zum Erhöhen der Frequenz des Detektionstakts für die lineare Platte-Drehgeschwindigkeit auf das N-fache, wie oben stehend erwähnt wurde. In diesem Fall wird jedoch ein Betriebsbereich bzw. eine Betriebstoleranz in der Drehgeschwindigkeit-Detektionsschaltung aus dem nachfolgend erläuterten Grund klein und deshalb ist eine Anwendung bei der Wiedergabe mit vierfacher Geschwindigkeit oder bei der Wiedergabe mit achtfacher Geschwindigkeit, die aber nun in einem CD-ROM(Compakt-Disk-Nurlesespeicher)-Wiedergabegerät hauptsächlich verwendet werden, das nun weit verbreitet als Aufzeichnungsmedium für einen Computer verwendet wird, und auch bei einer zukünftigen Wiedergabegeschwindigkeit schwierig, von der erwartet wird, daß sie sich in Zukunft noch weiter erhöht.

Zur Zeit beträgt die herkömmliche Referenztaktfrequenz für eine CD 4,3218 MHz (Taktperiode T = 1/4,3218 MHz), wie zuvor erwähnt wurde. Wenn N = 2 realisiert ist, um die Detektionsgenauigkeit zu verdoppeln, beträgt die Detektionstaktfrequenz 8,6436 MHz. Wenn die Wiedergabegeschwindigkeit auf das Achtfache in diesem Gerät angehoben wird, beträgt die erforderliche Detektionstaktfrequenz 69,1488 MHz, und deshalb wird das Schaltungsdesign schwierig.

Es wird auf die 4 Bezug genommen, in der ein Blockdiagramm einer zweiten Platte-Drehgeschwindigkeit-Steuerschaltung des Stands der Technik gezeigt ist, der der JP-A-59-172180 entspricht (eine englische Zusammenfassung der JP-A-59-172180 ist vom Japanischen Patentamt erhältlich und der Inhalt der englischen Zusammenfassung der JP-A-59-172180 wird in seiner Gesamtheit durch Bezugnahme in die vorliegende Anmeldung aufgenommen) (Dokument 3 des Stands der Technik).

Wie in der 4 gezeigt ist, ist die zweite Platte-Drehgeschwindigkeit-Steuerschaltung des Stands der Technik gegenüber der ersten Platte-Drehgeschwindigkeit-Steuerschaltung des Stands der Technik unterschiedlich, und zwar hauptsächlich darin, daß anstelle der Musterweite-Detektionsschaltung 104 ein Schieberegister 206 vorgesehen ist, das das Flankendetektionssignal EG empfängt und einen Schiebebetrieb in Antwort auf einen Takt CK für die Geschwindigkeitsdetektion durchführt.

Die Anzahl der Stufen in diesem Schieberegister 206 ist größer als die Anzahl der Referenztakte CK gesetzt, die in einer Synchronsignal-Erzeugungsperiode erzeugt werden sollen, wenn die lineare Geschwindigkeit der Aufzeichnungsspur der Platte normal ist. Die lineare Geschwindigkeit wird in Übereinstimmung mit dem Ausgangsinhalt der jeweiligen Stufen des Schieberegisters 206 bestimmt. In diesem Beispiel ist, da der Takt CK der Geschwindigkeitsdetektion T/2 beträgt und da die Musterweite des zu detektierenden Synchronsignals 11T × 2 = 22T beträgt, die Anzahl der Stufen, die in diesem Schieberegister 206 bei normaler Geschwindigkeit erforderlich ist, gleich 44 (= 22T – T/2). Durch Addieren dreier Stufen als Detektionstoleranz in dem Fall, daß die lineare Platte-Drehgeschwindigkeit langsamer als die normale Geschwindigkeit ist, ist das Schieberegister 206 deshalb mit 47 Stufen ausgelegt. In der 4 sind 23 Stufen auf der rechten Seite einer Mittenposition "x" in dem Schieberegister 206 mit "1" bis "23" in Richtung zu einer rechten Endstufe hin numeriert und sind 24 Stufen auf der linken Seite in Richtung zu einer linken Endstufe hin mit "–1" bis "–24" numeriert.

Das Flankendetektionssignal EG hat die Musterweite von T/2. Im Fall der normalen Geschwindigkeit ist die Synchronsignal-Musterweite gleich 22T und in dem Schieberegister 206 enthalten die Stufen, die einen nicht-invertierenden Ausgang von "1" haben, die Stufen "22", "–1" und "–23", und die anderen Stufen haben einen nicht-invertierten Ausgang von "0". Wenn die lineare Geschwindigkeit sich derart erhöht, daß die Synchronsignal-Musterweite 21T wird, ändert sich das Schieberegister 206 mit dem Effekt, daß die Stufen "21", "–1" und "–22" einen nicht-invertierten Ausgang von "1" haben und die anderen Stufen einen nicht-invertierten Ausgang von "0" haben. Im Gegensatz hierzu ändert sich, wenn die lineare Geschwindigkeit derart abnimmt, daß die Synchronsignal-Musterweite 23T wird, das Schieberegister 206 mit dem Effekt, daß die Stufen "23", "–1" und "–24" einen nicht-invertierten Ausgang von "1" haben und die anderen Stufen einen nicht-invertierten Ausgang von "0" haben.

Der Ausgangsinhalt der jeweiligen Stufen des Schieberegisters 206 wird von einer Kombinationsschaltung detektiert, die aus einer Kombination von bekannten UND-Schaltungen und ODER-Schaltungen zusammengesetzt ist, und, ob die lineare Geschwindigkeit langsamer oder schneller als die normale Geschwindigkeit ist, wird auf der Basis des Ergebnisses der Detektion detektiert.

Die zweite Platte-Drehgeschwindigkeit-Steuerschaltung des Stands der Technik, die oben erwähnt wurde, hat eine hohe Detektionsgenauigkeit, wird aber von der Schaltungsgröße her groß. Die Synchronsignal-Musterweite des ausgelesenen Signals von der EFM-Aufzeichnungsplatte beträgt nämlich 22T (= 11T × 2), wie oben erwähnt wurde, und die minimal erforderliche Stufenanzahl des Schieberegisters, das das Flankenmuster in Synchronismus mit dem Referenztakt (T) speichert, wird zu 22 + α. Wenn die Geschwindigkeit-Detektions-Taktsignalfrequenz 2N beträgt, wie in diesem Bespiel, wird die minimal erforderliche Stufenanzahl zu 44 + α. Zudem nimmt die Geschwindigkeits-Detektions-Logikschaltung eine große Schaltungsgröße an, damit alle Inhalte der Stufen des Schieberegisters detektiert werden können.

Kurz gesagt ist, da die erste Platte-Drehgeschwindigkeit-Steuerschaltung, wie oben erwähnt wurde, nur 11T verwendet, der ein maximaler Musterweitewert des von der Platte gelesenen Signals ist, die erste Platte-Drehgeschwindigkeit-Steuerschaltung des Stands der Technik von Nachteil darin, daß die Geschwindigkeits-Detektionsgenauigkeit niedrig ist und die Zugriffsgeschwindigkeit beim Spursprung oder ähnlichem niedrig wird und die Einfahr- oder Anhaltezeit lang wird.

Um das soeben oben beschriebene Problem zu beheben, wurde das Verfahren mit Erhöhung der Frequenz des Detektionstakts für die lineare Drehgeschwindigkeit der Platte auf ganzzahlige Vielfache der Referenztaktfrequenz vorgeschlagen. Dieses Verfahren reduziert jedoch den Betriebsbereich der Platte-Drehgeschwindigkeit-Detektionsschaltung. Des weiteren ist es schwierig, dieses Verfahren auf die Wiedergabe mit vierfacher Geschwindigkeit oder die Wiedergabe mit achtfacher Geschwindigkeit, die nunmehr hauptsächlich in einer CD-ROM(Compakt-Disk-Nurlese-Speicher)-Wiedergabe-Vorrichtung verwendet werden, die nun weit verbreitet als Aufzeichnungsmedium für einen Computer verwendet wird, und auf eine zukünftige Wiedergabegeschwindigkeit anzuwenden, von der erwartet wird, daß sie noch weiter erhöht sein wird.

Andererseits ist die minimal erforderliche Stufenanzahl des Schieberegisters groß, da die zweite Platte-Drehgeschwindigkeit-Steuerschaltung des Stands der Technik, wie oben stehend erwähnt wurde, dafür ausgelegt ist, das Flankenmuster in Synchronismus mit dem Detektionstakt für die lineare Drehgeschwindigkeit zu speichern, der an die Synchronsignal-Musterweite 22T des ausgelesenen Signals von der EFM-Aufzeichnungsplatte angepaßt ist. Zudem wird die Größe der Geschwindigkeit-Detektions-Logikschaltung zum Detektieren aller Inhalte der Stufen des Schieberegisters groß und deshalb wird die Schaltungsgröße groß.

Aufgabe der vorliegenden Erfindung ist es, eine Platte-Drehgeschwindigkeit-Steuerschaltung anzugeben, die die oben stehenden Probleme der Schaltungen des Stands der Technik löst. Desweiteren soll eine Platte-Drehgeschwindigkeit-Steuerschaltung mit einer erhöhten Detektionsgenauigkeit für die Drehgeschwindigkeit und mit einer geringen Schaltungsgröße angegeben werden.

Diese Aufgabe wird durch die Platte-Drehgeschwindigkeit-Steuerschaltung gemäß Anspruch 1 gelöst.

Vorteilhafte Weiterbildungen der vorliegenden Erfindung sind den Unteransprüchen 2 bis 7 zu entnehmen.

Weitere Vorteile, vorteilhafte Weiterbildungen und Anwendungsmöglichkeiten der vorliegenden Erfindung sind aus der nachfolgenden Beschreibung von bevorzugten Ausführungsformen der Erfindung in Verbindung mit den beiliegenden Zeichnungen zu entnehmen. Es zeigen:
1 ein Blockdiagramm der ersten Platte-Drehgeschwindigkeit-Steuerschaltung des Stands der Technik;
2 ein Schaltungsdiagramm der Flankendetektionsschaltung, die in der ersten Platte-Drehgeschwindigkeit-Steuerschaltung des Stands der Technik, die in 1 gezeigt ist, verwendet wird;
3 ein Schaltungsdiagramm der Musterweite-Detektionsschaltung, die in der ersten Platte-Drehgeschwindigkeit-Steuerschaltung, die in der 1 gezeigt ist, verwendet wird;
4 ein Blockdiagramm einer zweiten Platte-Drehgeschwindigkeit-Steuerschaltung des Stands der Technik;
5 ein Blockdiagramm einer ersten Ausführungsform der Platte-Drehgeschwindigkeit-Steuerschaltung in Übereinstimmung mit der vorliegenden Erfindung;
6 ein Schaltungsdiagramm der Flankendetektionsschaltung, die in der Platte-Drehgeschwindigkeit-Steuerschaltung, die in 5 gezeigt ist, verwendet wird;
7 ein Timingdiagramm, das ein Beispiel des Betriebes der ersten Ausführungsform der Platte-Drehgeschwindigkeit-Steuerschaltung in Übereinstimmung mit der vorliegenden Erfindung zur Zeit eines normalen Betriebs zeigt;
8 ein Schaltungsdiagramm des Musterweite-Detektors, der in der Platte-Drehgeschwindigkeits-Steuerschaltung, die in 5 gezeigt ist, verwendet wird;
9 ein Schaltungsdiagramm des Zählers, der in dem Musterweite-Detektor, der in 8 gezeigt ist, verwendet wird;
10 ein Schaltungsdiagramm des Decoders, der in dem Musterweite-Detektor der in 8 gezeigt ist, verwendet wird;
11 ein Timingdiagramm oder Zeitdiagramm, das ein Beispiel für den Betrieb der ersten Ausführungsform der Platte-Drehgeschwindigkeits-Steuerschaltung in Übereinstimmung mit der vorliegenden Erfindung zur Zeit eines normalen Betriebs verdeutlicht;
12 ein Timingdiagramm, das ein Betriebsbeispiel der ersten Ausführungsform der Platte-Drehgeschwindigkeit-Steuerschaltung in Übereinstimmung mit der vorliegenden Erfindung verdeutlicht, wenn die Drehgeschwindigkeit schneller als die normale Drehgeschwindigkeit ist;
13 ein Timingdiagramm, das ein Beispiel des Betriebs der ersten Ausführungsform der Platte-Drehgeschwindigkeit-Steuerschaltung in Übereinstimmung mit der vorliegenden Erfindung verdeutlicht, wenn die Drehgeschwindigkeit langsamer als die normale Drehgeschwindigkeit ist;
14 ein Schaltungsdiagramm der Flankendetektionsschaltung, die in einer zweiten Ausführungsform der Platte-Drehgeschwindigkeit-Steuerschaltung in Übereinstimmung mit der vorliegenden Erfindung verwendet wird;
15 ein Schaltungsdiagramm des Zählers, der in einer dritten Ausführungsform der Platte-Drehgeschwindigkeit-Steuerschaltung in Übereinstimmung mit der vorliegenden Erfindung verwendet wird;
16 ein Schaltungsdiagramm des Decoders, der in der dritten Ausführungsform der Platte-Drehgeschwindigkeit-Steuerschaltung in Übereinstimmung mit der vorliegenden Erfindung verwendet wird;
17 ein Schaltungsdiagramm eines Zählers, der in einer vierten Ausführungsform der Platte-Drehgeschwindigkeit-Steuerschaltung in Übereinstimmung mit der vorliegenden Erfindung verwendet wird; und
18 ein Schaltungsdiagramm des Decoders, der in der vierten Ausführungsform der Platte-Drehgeschwindigkeit-Steuerschaltung in Übereinstimmung der vorliegenden Erfindung verwendet wird.
In der 5 ist ein Blockdiagramm einer ersten Ausführungsform der Platte-Drehgeschwindigkeit-Steuer schaltung in Übereinstimmung mit der vorliegenden Erfindung gezeigt. In der 5 haben Elemente, die ähnlich jenen sind, die in der 1 gezeigt sind, die gleichen Bezugszeichen.
Die gezeigte erste Ausführungsform der Platte-Drehgeschwindigkeit-Steuerschaltung umfaßt zusätzlich zu der Platte 10 und dem Taktgenerator 8, ähnlich zu jenen der Schaltung des Stands der Technik, die in 1 gezeigt ist, eine Signalwiedergabe-Schaltung 11, die ein analoges, ausgelesenes Signal AR, das von der Platte 10 ausgelesen wird, empfängt, um es in ein digitales Signal umzuwandeln, damit ein EFM-Signal E erzeugt wird, eine Flankendetektionsschaltung 1, die das EFM-Signal E und den Takt CK empfängt, um in Synchronismus mit dem Takt CK eine Flanke des EFM-Signals E zu detektieren, das einem Übergang auf einen hohen Pegel oder einen niedrigen Pegel des EFM-Signals E entspricht, und um ein Detektionssignal REG für ansteigende Flanke und ein Detektionssignal FEG für abfallende Flanke zu erzeugen, und eine Synchronmusterweite-Detektionsschaltung 13, die das Detektionssignal REG für ansteigende Flanke, das Detektionssignal FEG für abfallende Flanke und den Takt CK empfängt, zum Messen eines Intervalls zwischen jeweils zwei kontinuierlichen Detektionssignalen REG für ansteigende Flanke und eines Intervalls zwischen jeweils zwei kontinuierlichen Detektionssignalen FEG für abfallende Flanke, und um jeweilige maximale Musterweiten mit der Synchronmusterweite 22T, die der normalen, linearen Platte-Drehgeschwindigkeit entspricht, zu vergleichen, um ein Positiv-Rotationssignal FF zu erzeugen, wenn die gemessene maximale Musterweite größer als 22T ist, und um ein Negativ-Rotationssignal RW zu erzeugen, wenn die gemessene maximale Musterweite kleiner als 22T ist.
Die gezeigte erste Ausführungsform der Platte-Drehgeschwindigkeit-Steuerschaltung umfaßt weiterhin eine Spitze/Boden-Halteschaltung 5 zum Zwischenspeichern und Halten des Positiv-Rotationssignals FF und des Negativ-Rotationssignals RW für eine konstante Spitze-Abtastperiode TS, um ein entsprechendes positives Motorantriebssignal MDF und ein entsprechendes negatives Motorantriebssignal MDR auszugeben, eine Ausgangsschaltung 12, die das positive Motorantriebssignal MDF und das negative Motorantriebssignal MDR empfängt, zum Ausgeben eines Motorantrieb-Ausgangssignals MD, eine PLL(phase lock loop)-Schaltung 9, die einen Pit-Takt PC, empfängt, der von der Signalwiedergabe-Schaltung 11 aus zugeführt wird, um selbstrastend in Synchronismus mit dem Pit-Takt PC zu arbeiten und um ein Pit-Taktsignal PCLK zu erzeugen, das 1T entspricht, eine Rahmenerzeugungsschaltung 7, die das Pit-Taktsignal PCLK und das Taktsignal CLK empfängt, um ein Rahmensignal FCK zu erzeugen, und eine Frequenzteilungsschaltung 6, die das Rahmensignal FCK empfängt und das Rahmensignal FCK durch einen vorgegebenen Frequenzteilungswert N teilt, um die Spitze(peak)-Abtastperiode TS zu erzeugen.
Die Synchronmusterweite-Detektionsschaltung 13 enthält einen Musterweite-Detektor 2 für ansteigende Flanke zum Messen des Intervalls zwischen jeweils zwei kontinuierlichen Detektionssignalen REG für ansteigende Flanke durch Zählen des Taktes CK und zum Vergleichen einer maximalen Musterweite der gemessenen Intervalle mit der Synchronmusterweite 22T, die der normalen, linearen Drehgeschwindigkeit entspricht, um ein Positiv-Rotationssignal RFF zu erzeugen, wenn die gemessene maximale Musterweite größer als 22T ist, und um ein Negativ-Rotationssignal RRW zu erzeugen, wenn die gemessene, maximale Musterweite kleiner als 22T ist, einen Musterweite-Detektor 3 für abfallende Flanke zum Messen des Intervalls zwischen jedem Paar von kontinuierlichen Detektionssignalen FEG für abfallende Flanke durch Zählen des Takts CK und zum Vergleichen einer maximalen Musterweite der gemessenen Intervalle mit der Synchronmusterweite 22T, die der normalen, linearen Drehgeschwindigkeit entspricht, um ein Positiv-Rotationssignal FFF zu erzeugen, wenn die gemessene maximale Musterweite größer als 22T ist, und um ein Negativ-Rotationssignal FRW zu erzeugen, wenn die gemessene maximale Musterweite kleiner als 22T ist, und eine Detektionsergebnis-Verknüpfungsschaltung 4 zum Verknüpfen der Positiv-Rotationssignale RFF und FFF, um das Positiv-Rotationssignal FF zu erzeugen, und auch zum Verknüpfen der Negativ-Rotationssignale RRW und FRW, um das Positiv-Rotationssignal RW zu erzeugen.
Die Ausgangsschaltung 12 enthält Inverter I21 und I22, die das Positiv-Motorantriebssignal MDF bzw. das Negativ-Motorantriebssignal MDR erzeugen, einen P-Kanal-MOS-Transistor M21 mit einer Source, die mit einer positiven Spannung einer Spannungsversorgung verbunden ist, mit einem Gate, das mit einem Ausgang des Inverters I21 verbunden ist, um ein invertiertes Signal des Positiv-Motorantriebssignals MDF zu empfangen, und einen N-Kanal-MOS-Transistor M22 mit einem Drain, das mit einem Drain des P-Kanal-MOS-Transistors M21 und mit einem Ausgangsanschluß T0 verbunden ist, mit einer Source, die mit einem Massepotential verbunden ist, und mit einem Gate, das mit einem Ausgang des Inverters I22 verbunden ist, um ein invertiertes Signal des Negativ-Motorantriebssignals MDR zu empfangen.
Nachfolgend wird der Betrieb der gezeigten Ausführungsform mit Bezug auf die 5 beschrieben. In der nachfolgenden Beschreibung wird zur Vereinfachung der Beschreibung davon ausgegangen, daß die Periode des Takts CK für die Detektion der linearen Drehgeschwindigkeit auf die Hälfte der Periode des Pit-Takts PC, nämlich auf (1/2)T, gesetzt ist.
Zuerst wird ähnlich wie bei dem Beispiel des Stands der Technik die Steuerung ausgeführt, um eine vorgegebene, lineare Geschwindigkeit beizubehalten, indem die momentane, lineare Drehgeschwindigkeit auf der Basis des Synchronmusters berechnet wird, das in dem ausgelesenen Signal AR, das von der Platte 10 (auf der digitale Informationen in dem EFM-Format und in dem CLV-Typ aufgezeichnet sind) ausgelesen wird, enthalten ist und das die Weite {11T + 11T} hat, die durch Multiplizieren der Weite T des Pit-Takts, der in dem ausgelesenen Signal AR enthalten ist, mit {11 + 11} erhalten wird. Für diesen Zweck wird das Timingsignal, nämlich das Synchronmuster, aus dem EFM-Signal gewonnen, das von der Signalwiedergabeschaltung 11 ausgegeben wird, und es wird die lineare Geschwindigkeit der Platte 10 derart gesteuert, daß sie konstant beibehalten wird, indem das Synchronmuster verwendet wird. Dieses Synchronmuster kann detektiert werden, wenn die lineare Geschwindigkeit in einem vorgegebenen Variationsbereich ist. Anders ausgedrückt, ist es möglich, wenn die Variation der linearen Geschwindigkeit in einem Fangbereich der PLL-Schaltung 9 ist, die Rotation mittels des Synchronmusters genau zu steuern. Wenn die Variation der linearen Geschwindigkeit außerhalb des Fangbereichs bzw. Einrastbereichs der PLL-Schaltung 9 ist, z.B. zum Zeitpunkt des Startens der Plattendrehung oder bei zufälligem Zugriff oder einem Spursprung, bei dem die Position der Aufnehmereinrichtung zufällig verändert wird, ist es jedoch unmöglich, das Synchronmuster zu detektieren, so daß die Rotationssteuerung unmöglich wird.
Um dieses Problem zu beheben, nützt die gezeigte Ausführungsform den Umstand aus, daß, wenn ein Intervall der Umkehrung des Signals (nämlich einer Periode von einer ansteigenden Flanke zu einer abfallenden Flanke oder eine Periode von einer abfallenden Flanke zu einer ansteigenden Flanke) maximal ist, das Signal mit dem maximalen Umkehrintervall das Synchronmuster ist. Anders ausgedrückt, detektiert die Flankendetektionsschaltung 1 der gezeigten Ausführungsform die Flanke, nämlich den Pegelübergang des EFM-Signals, das das maximale Umkehr-Intervall-Signal ist, ähnlich zu dem Beispiel des Stands der Technik. Die Flankendetektionsschaltung 1 der gezeigten Ausführungsform detektiert jedoch weiterhin die ansteigende Flanke und die abfallende Flanke separat voneinander und die detektierte ansteigende Flanke und die detektierte abfallende Flanke werden den beiden Musterweite-Detektoren 2 bzw. 3 zugeführt, so daß das maximale Anstiegsflankenintervall der Musterweite 22T und das maximale Abfallflankenintervall der Musterweite 22T detektiert werden.
Die Signalwiedergabeschaltung 11 wandelt das ausgelesene Signal AR in ein digitales Signal um, um das EFM-Signal E für die Flankendetektionsschaltung 1 zu erzeugen, und gewinnt auch das Pit-Taktsignal PC aus der Periode T, um das Pit-Taktsignal PC der PLL-Schaltung 9 zuzuführen. Der Taktgenerator 8 erzeugt den Takt CK mit der Periode T/2 und führt den Takt CK der Flankendetektionsschaltung 1, den Musterweite-Detektoren 2 und 3 und der Rahmenerzeugungsschaltung 7 zu. Die Flankendetektionsschaltung 1 detektiert die ansteigende Flanke und die abfallende Flanke des EFM-Signals E in Synchronismus mit dem Takt CK, um das Detektionssignal REG für ansteigende Flanke und das Detektionssignal FEG für abfallende Flanke für die Musterweite-Detektoren 2 bzw. 3 zu erzeugen.
Der Musterweite-Detektor 2 mißt das Intervall zwischen jedem Paar von kontinuierlichen Detektionssignalen REG für ansteigende Flanke durch Zählen des Taktsignals CK und vergleicht das maximale Intervall der gemessenen Intervalle, nämlich die Musterweite des maximalen Musterweitesignals, mit der Synchronmusterweite 22T, die der normalen, linearen Drehgeschwindigkeit entspricht. Als Ergebnis dieses Vergleichs, wenn die maximale Musterweite größer als 22T ist, da sich die Platte mit einer Geschwindigkeit dreht, die langsamer als die normale, lineare Drehgeschwindigkeit ist, erzeugt der Musterweite-Detektor 2 das Positiv- Rotationssignal RFF für die Plattenbeschleunigung. Wohingegen, wenn die maximale Musterweite kleiner als 22T ist, da sich die Platte mit einer Geschwindigkeit dreht, die schneller als die normale, lineare Drehgeschwindigkeit ist, der Musterweite-Detektor 2 das Negativ-Rotationssignal RRW für die Plattenverlangsamung erzeugt. Ähnlich mißt der Musterweite-Detektor 3 das Intervall der kontinuierlichen Detektionssignale FEG für abfallende Flanke und erzeugt selektiv entweder das Positiv-Rotationssignal FFF oder das Negativ-Rotationssignal FRW.
Die Detektionsergebnis-Verknüpfungsschaltung verknüpft die jeweiligen Detektionsergebnisse, die von den Musterweite-Detektoren 2 und 3 ausgegeben werden. Da sowohl das Positiv-Rotationssignal RFF, das von dem Musterweite-Detektor 2 ausgegeben wird, als auch das Positiv-Rotationssignal FFF, das von dem Musterweite-Detektor 3 ausgegeben wird, Signale zum Beschleunigen der Drehung der Platte 10 sind, verknüpft die Detektionsergebnis-Verknüpfungsschaltung 4 sowohl das Positiv-Rotationssignal RFF als auch das Positiv-Rotationssignal FFF, um das Positiv-Rotationssignal FF zu erzeugen. Ähnlich verknüpft die Detektionsergebnis-Verknüpfungsschaltung 4 sowohl das Negativ-Rotationssignal RRW als auch das Negativ-Rotationssignal FRW, um das Negativ-Rotationssignal RW zu erzeugen.
Zum Zeitpunkt des Starts der Plattendrehung oder bei einem Spursprung sind die Musterweiten von sowohl dem positiven maximalen Musterweite-Signal als auch von dem negativen maximalen Musterweite-Signal zueinander stark unterschiedlich und die Auftrittsfrequenz dieser maximalen Musterweiten ändert sich. Unter diesen Umständen speichert die Spitze/Boden-Halteschaltung 5 das Positiv-Rotationssignal FF und das Negativ-Rotationssignal RW für die konstante Spitze-Abtastperiode TS zwischen und hält sie, um das entsprechende Positiv-Motorantriebssignal MDF bzw. das Negativ- Motorantriebssignal MDR auszugeben. Die Länge der Spitze-Abtastperiode TS wird durch Frequenzdivision des Rahmensignals FCK, das von der Rahmenerzeugungsschaltung 7 zugeführt wird, um 1/N, durch den Betrieb der Frequenzdivisionsschaltung 6 gesetzt. Da das Synchronmuster wiederholt zumindest bei jedem Rahmen, nämlich nach jeweils 588T, auftritt, exisitieren die positiven und negativen maximalen Musterweite-Signale notwendigerweise während der Spitze-Abtastperiode TS, die durch eine Frequenzdivision des Rahmensignals FCK mit 1/N erhalten wird.
Die Rahmenerzeugungsschaltung 7 antwortet auf den Pit-Takt PCLK, der von der PLL-Schaltung 9 zugeführt wird, oder auf den Takt CK, der von der Takterzeugungsschaltung 8 zugeführt wird, um das Rahmensignal FCK, das einen Rahmen angibt, zu erzeugen.
Zudem gewinnt die Spitze/Boden-Halteschaltung 5 aus den maximalen Musterweite-Signalen, die während der Spitze-Abtastperioden detektiert werden, das maximale Musterweite-Signal mit einer minimalen Musterweite während einer Bodenperiode, die länger als die Spitze-Abtastperiode ist. Dies wird ausgeführt, um ein Signal mit einer großen Musterweite zu eleminieren, die aufgrund eines Kratzers auf der Platte erzeugt wird, um dadurch eine fehlerhafte Detektion des maximalen Musterweite-Signals zu minimieren.
Die Ausgangsschaltung 12 antwortet auf die Motorantriebssignale MDF und MDR, die von der Spitze/Boden-Halteschaltung 5 aus zugeführt werden, um das Motorantriebausgangssignal MD auszugeben, um einen Spindelmotor (nicht gezeigt) zum Drehen der Platte 10 anzutreiben.
Nachfolgend wird die gezeigte Ausführungsform im Detail beschrieben. Die 6 zeigt ein Schaltungsdiagramm der Flankendetektionsschaltung 1. Die Flankendetektionsschaltung 1, die in der 6 gezeigt ist, enthält einen Pufferverstärker A11, der das EFM-Signal E empfängt und verstärkt, um ein verstärktes Signal EA zu erzeugen, kaskadierte Inverter I11 und I12, die den Takt CK empfangen, um einen invertierten, verzögerten Takt CKB bzw. einen nichtinvertierten, weiteren verzögerten Takt CKD zu erzeugen, ein D-Flip-Flop F11, das das Signal EA empfängt und das durch den invertierten, verzögerten Takt CKB gesteuert wird, um ein Signal ED1 auszugeben, das gegenüber dem Signal EA um einen Takt verzögert ist, und um ein invertiertes Signal ED1 des Signals ED1 zu erzeugen, ein weiteres D-Flip-Flop F12, das das Signal ED1 empfängt und durch den nicht-invertierten, weiteren, verzögerten Takt CKD gesteuert wird, um ein Signal ED2 zu erzeugen, das gegenüber dem Signal ED1 um einen Takt verzögert ist, und um ein invertiertes Signal ED2 des Signals ED2 zu erzeugen, ein UND-Gatter G11, das die Signale ED1 und ED2 empfängt, um das Detektionssignal REG für ansteigende Flanke, das durch ein logisches UND aus den Signalen ED1 und ED2 gebildet wird, zu erzeugen, und ein weiteres UND-Gatter G12, das die Signale ED1 und ED2 empfängt, um ein Detektionssignal FEG für abfallende Flanke zu erzeugen, das aus einem logischen UND der Signale ED1 und ED2 gebildet wird.
Nachfolgend wird ein Betrieb der Flankendetektionsschaltung 1 beschrieben. Wenn das EFM-Signal E dem Pufferverstärker A11 zugeführt wird, gibt der Pufferverstärker A11 das verstärkte EFM-Signal EA aus. Das D-Flip-Flop F11 gibt das Signal ED1 und sein invertiertes Signal ED1, die gegenüber dem Signal EA um einen Takt verzögert sind, in Synchronismus mit dem verzögerten Takt CKB aus. Diese Signale ED1 und ED1 werden dem D-Flip-Flop F12 und den UND-Gattern G11 und G12 zugeführt. Das D-Flip-Flop F12 gibt das Signal ED2 und sein invertiertes Signal ED2, die gegenüber dem Signal ED1 um einen Takt verzögert sind, in Synchronismus mit dem verzögerten Takt CKD in entgegengesetzter Phase zu dem verzögerten Takt CKB aus, und deshalb sind sie tatsächlich gegenüber dem Signal ED1 um die Hälfte einer Periode des Takts (nämlich T/4) verzögert. Die Signale ED2 und ED2 werden den UND-Gattern G11 und G12 zugeführt.
Das UND-Gatter G11 empfängt die Signale ED1 und ED2, um eine logische UND-Verknüpfung der Signale ED1 und ED2 auszuführen, um dadurch eine ansteigende Flanke, nämlich einen ansteigenden Pegelübergang, des EFM-Signales zu detektieren und um das Detektionssignal REG für ansteigende Flanke mit der Weite zu erzeugen, die der Hälfte der Periode des Takts (nämlich T/4) entspricht. Das UND-Gatter G12 empfängt die Signale ED1 und ED2, um eine logische UND-Verknüpfung zwischen den Signalen ED1 und ED2 auszuführen, um dadurch eine abfallende Flanke, nämlich einen abfallenden Pegelübergang, des EFM-Signals zu detektieren und um das Detektionssignal FEG für abfallende Flanke zu erzeugen, das die Weite hat, die einer Hälfte der Periode des Takts (nämlich T/4) entspricht.
In der 7 ist ein Timingdiagramm gezeigt, das ein Beispiel des Betriebsverlaufs entsprechend einem Rahmen in einem ersten Fall zeigt, wenn die Platte mit einer normalen, linearen Geschwindigkeit rotiert. Wie in der 7 gezeigt ist, wird das EFM-Signal E in der Form einer Kombination aus dem hohen Pegel mit der Weite 11T und aus dem niedrigen Pegel mit der Weite 11T erzeugt. Das Signal ED1 wird bei der fallenden Flanke des ersten Takts erzeugt, der nach dem Ansteigen des EFM-Signals E auftritt, und das Signal ED2 wird an der ansteigenden Flanke eines zweiten Takts erzeugt, der nach dem Ansteigen des EFM-Signals E auftritt. Das Signal REG wird derart erzeugt, daß es die Weite hat, die bei der ansteigenden Flanke des Signals ED1 startet bzw. beginnt und bei der ansteigenden Flanke des Signals ED2 endet. Das Signal FEG wird derart erzeugt, daß es die Weite hat, die bei der abfallenden Flanke des Signals ED1 startet und bei der abfallenden Flanke des Signals ED2 endet.
Die Musterweite-Detektoren 2 und 3 haben den gleichen Aufbau und deshalb wird nur der Aufbau des Musterweite-Detektors 2 mit Bezug auf die 8 beschrieben, die ein Schaltungsdiagramm des Musterweite-Detektors 2 ist, der in der Platte-Drehgeschwindigkeit-Steuerschaltung, die in 5 gezeigt ist, verwendet wird.
Der Musterweite-Detektor 2, wie in der 8 gezeigt ist, umfaßt einen Zähler 21, der in Antwort auf das Detektionssignal REG für ansteigende Flanke zurückgesetzt wird und der den Takt CK zählt, um einen Zählwert nR auszugeben, und ein Paar von Decodern 22 und 23, die mit dem Zähler 21 gekoppelt sind und die das Signal RRW und das Signal RFF erzeugen, wenn der Zählwert "43" bzw. "44" erreicht. Der Zähler 21 ist dafür ausgelegt, auf einen Wert von 22 × 2 + α aufwärts zu zählen.
Übrigens treffen die vorhergehenden und nachfolgenden Teile der Beschreibungen auch auf den Musterweite-Detektor 3 zu, wenn die Bezugszeichen in der Größe von 30 geändert werden und auch die Signale REG, RRW und RFF zu FEG, FRW bzw. FFF geändert werden und der Zählwert nR in den Zählwert nF geändert wird, wie durch die in Klammern gesetzten Bezugszeichen in der 8 gezeigt ist.
Wie obenstehend erwähnt wurde, kann der Zähler 21 aufwärts auf den Wert von 22 × 2 + α zum Zweck des Bestimmens der Synchronmusterweite 22T zählen, indem der Takt CK mit der Periode T/2 gezählt wird. Hier ist +α eine Toleranz oder ein Bereich zum Sicherstellen, daß die Synchronmusterweite detektiert werden kann, die größer als 22T ist, wenn die lineare Plattendrehgeschwindigkeit langsamer als die normale, lineare Geschwindigkeit ist.
Nachfolgend wird ein Betrieb des Musterweite-Detektors 2 beschrieben. Der Zähler 21 wird in Antwort auf das Detektionssignal REG für ansteigende Flanke zurückgesetzt und danach startet er mit dem Zählen des Takts CK. Der Zähler 21 wird wiederum in Antwort auf das nächste Detektionssignal REG für ansteigende Flanke zurückgesetzt, aber gerade vor dem Rücksetzen des Zählers 21 wird der Zählwert nR des Zählers 21 den Decodern 22 und 23 zugeführt. Der Decoder 22 erzeugt das Negativ-Rotationssignal RRW, wenn der empfangene Zählwert nR 43 (= 22 × 2 – 1) oder weniger erreicht. Ähnlich erzeugt der Decoder 23 das Positiv-Rotationssignal RFF, wenn der empfangene Zählwert nR 44 (= 22 × 2) oder mehr erreicht.
In der 9 ist ein Schaltungsdiagramm des Zählers 21 gezeigt. Der gezeigte Zähler 21 umfaßt sechs kaskadierte Stufen von D-Flip-Flops F20 bis F25, die wie gezeigt verbunden sind, und eine EXKLUSIV-ODER-Schaltung EX21, die einen Q-Ausgang jedes der Flip-Flops F20 und F25 empfängt und die einen Ausgang hat, der mit einem D-Eingang des Flip-Flops 20 verbunden ist.
Der Zähler 21 bildet einen Codegenerator für eine maximale Längensequenz, der eine zufällige bzw. beliebige Zahl für die maximale Längensequenz erzeugt und eine Periode von (2ⁿ – 1) hat. In dem gezeigten Beispiel kann, da der Zähler 21 aus sechs Stufen von Flip-Flops F20 bis F25 (n = 6) aufgebaut ist, der Zähler 21 bis auf 63 zählen. Die Flip-Flops F20 bis F25 bilden das Schieberegister und der Zählwert wird in Antwort auf jeden Takt CK inkrementiert und wird in Antwort auf das Flankendetektionssignal REG zurückgesetzt. Wie oben erwähnt wurde, wird dem D-Eingang des Flip-Flops F20 der Ausgang bzw. das Ausgangssignal der EXKLUSIV-ODER-Schaltung EX21 zugeführt. Bei dieser Anordnung, da eine binäre Sequenz rückgeführt wird, erzeugt der Zähler 21 eine Zufallszahl mit einer Periode von "63" und arbeitet auch als Synchronzähler.
Gemäß dem Timingdiagramm der 7 ändern sich die Zählwerte nR und nF beliebig bzw. zufällig. Zur Vereinfachung der Beschreibung ändert sich der Zählwert nR, nachdem er zurückgesetzt wurde, jedoch wie 0(Null),...,22,...,43, und ändert sich wie 0(Null),... wiederum, nachdem er zurückgesetzt wurde. Nachdem er zurückgesetzt wurde, ändert sich der Zählwert nF wie eine willkürliche Zahl "X",..., X + 22, 0 (Null),..., 21 und ändert sich wiederum wie "X",..., nachdem er zurückgesetzt wurde. Diese willkürliche Zahl "X" wird nachfolgend erläutert.
Zuerst wird, wenn das Detektionssignal REG für ansteigende Flanke mit hohem Pegel zugeführt wird, der Zählwert nR des Zählers 21 zurückgesetzt und der Zähler 21 zählt den Takt CK, um den Zählwert zu inkrementieren, bis das nächste Detektionssignal REG für ansteigende Flanke zugeführt wird. Ähnlich wird der Zählwert nF des Zählers 31 in Antwort auf das Detektionssignal FEG für abfallende Flanke zurückgesetzt und der Zähler 31 zählt den Takt CK, um den Zählwert hochzuzählen, bis das nächste Detektionssignal FEG für abfallende Flanke zugeführt wird. Da das Beispiel das in 7 gezeigt ist, die normale, lineare Geschwindigkeit zeigt, inkrementiert der Zählwert nR auf 43 hoch und danach wird er auf 0(Null) zurückgesetzt. Da der Zählwert nR zu diesem Zeitpunkt auf 0(Null) gebracht wurde, und zwar aufgrund des Rücksetzeingangs, gibt der Zählwert "43" der Synchronmusterweite tatsächlich die Musterweite von 44 an, nämlich die normale, lineare Geschwindigkeit. Ähnlich gibt der Zählwert nF von "44" tatsächlich die Musterweite von 45 an, nämlich eine Geschwindigkeit, die langsamer als die normale, lineare Geschwindigkeit ist.
Die 10 zeigt ein Schaltungsdiagramm der Decoder 22, 23, 32 und 33 und die Detektionsergebnis-Verknüpfungsschaltung 4. Der Decoder 22 enthält zwei UND-Schaltungen G221 und G222 mit drei Eingängen und eine NAND-Schaltung G223 mit zwei Eingängen, die ein Ausgangssignal der UND-Schaltungen G221 und G222 empfängt. Der Decoder 23 enthält zwei UND-Schaltungen G231 und G232 mit jeweils drei Eingängen und eine NAND-Schaltung G233 mit zwei Eingängen, die Ausgangssignale der UND-Schaltungen G231 und G232 empfängt. Der Decoder 32 enthält zwei UND-Schaltungen G321 und G322 mit jeweils drei Eingängen und eine NAND-Schaltung G323 mit zwei Eingängen, die Ausgangssignale der UND-Schaltungen G321 und G322 empfängt. Der Decoder 33 enthält zwei UND-Schaltungen G331 und G332 mit jeweils drei Eingängen und eine NAND-Schaltung G333 mit zwei Eingängen, die Ausgangssignale der UND-Schaltungen G331 und G332 empfängt.
Die Detektionsergebnis-verknüpfungsschaltung 4 enthält eine NAND-Schaltung G41, die die Signale RRW und FRW empfängt, die von der NAND-Schaltung G223 bzw. der NAND-Gatter G323 ausgegeben werden, um eine logische NAND-Verknüpfung zur Erzeugung des Signals RW auszuführen, und eine weitere NAND-Schaltung G42, die die Signale RFF und FFF empfängt, die von der NAND-Schaltung G233 bzw. der NAND-Schaltung G333 ausgegeben werden, um eine logische NAND-Verknüpfung zur Erzeugung des Signals FF auszuführen.
Die UND-Schaltungen G221 und G222 des Decoders 22 sind verbunden, um Ausgangssignale QB0, Q1 und QB2 und Q3, Q4 und QB5 der Flip-Flops F20 bis F25, wie in der 10 gezeigt ist, zu empfangen, um "43" zu decodieren, nämlich den 44-ten Zustand des Zählers 21. Die UND-Schaltungen G231 und G233 des Decoders 23 sind verbunden, um die Ausgangssignale Q0, QB1 und Q2 und QB3, Q4 und Q5 der Flip-Flops F20 bis F25, wie in der 10 gezeigt ist, zu empfangen, um "44" zu decodieren, nämlich den 45-ten Zustand des Zählers 21.
Bei dieser Anordnung, und zwar nur dann, wenn alle Eingänge der UND-Schaltungen G221 und G222 auf einem hohen Pegel sind, nämlich nur dann, wenn der Zähler 21 den 44-ten Zustand annimmt, gibt jede der UND-Schaltungen G221 und G222 einen hohen Pegel aus, so daß das NAND-Gatter G223 das Negativ-Rotationssignal RRW mit niedrigem Pegel ausgibt. Ähnlich, und zwar nur dann, wenn alle Eingänge der UND-Schaltungen G231 und G232 auf einem hohen Pegel sind, nämlich, nur wenn der Zähler 21 den 45-ten Zustand annimmt, gibt jede der UND-Schaltungen G231 und G232 ein hohen Pegel aus, so daß das NAND-Gatter G233 das Positiv-Rotationssignal FRW mit niedrigem Pegel ausgibt.
Ähnlich sind die UND-Schaltungen G321 und G322 des Decoders 32 verbunden, um die Ausgangssignale QB0, Q1 und QB2, und Q3, Q4 und QB5 der Flip-Flops F20 bis F25 zu empfangen, und die UND-Schaltungen G331 und G332 des Decoders 33 sind verbunden, um die Ausgangssignale Q0, QB1 und Q2 und QB3, Q4 und Q5 der Flip-Flops F20 bis F25 zu empfangen, wie in der 10 gezeigt ist. Nur wenn alle Eingänge des Decoders 32 auf einem hohen Pegel sind, gibt der Decoder 32 das Negativ-Rotationssignal FRW mit niedrigem Pegel aus. Nur wenn alle Eingänge des Decoders 33 auf einem hohen Pegel sind, gibt der Decoder 33 das Positiv-Rotationssignal FFF mit niedrigem Pegel aus.
Mit dem oben erwähnten Betrieb werden die maximale Musterweite für ansteigende Flanke und die maximale Musterweite für abfallende Flanke gemessen, decodiert und detektiert, und zwar separat voneinander. Deshalb ist es notwendig, die detektierte maximale Musterweite für ansteigende Flanke und die detektierte maximale Musterweite für abfallende Flanke zu verknüpfen.
Für diesen Zweck erzeugt die Detektionsergebnis-Verknüpfungsschaltung 4 ein Negativ-Rotationssignal RW durch Verknüpfen der Signale RRW und FRW, die die Detektion der jeweiligen 44-ten Zustände der Zähler 21 und 31 (Zählwert 43) angeben. Desweiteren erzeugt die Detektionsergebnis-Verknüpfungsschaltung 4 das Positiv-Rotationssignal FFF durch Verknüpfen der Signale RFF und FFF, die die Detektion der jeweiligen 45-ten Zustände der Zähler 21 und 31 (Zählwert 44) angeben.
Die NAND-Schaltung G41 empfängt nämlich die Signale RRW und FRW und erzeugt das Negativ-Rotationssignal RW mit hohem Pegel, wenn zumindest eines der Signale REW und FRW auf einem niedrigen Pegel ist. Ähnlich empfängt die NAND-Schaltung G42 die Signale RFF und FFF und erzeugt das Positiv-Rotationssignal FF mit einem hohen Pegel, wenn zumindest eines der Signale RFF und FFF auf einem niedrigen Pegel ist.
Hier ist die willkürliche Zahl "X" von nF in der 7 im Bereich zwischen einem Minimalwert, der der minimalen Zahl 3T in dem EFM-Format entspricht, bis zu einem Maximalwert, der der maximalen Zahl 10T in dem EFM-Format entspricht, nämlich in dem Bereich zwischen dem Minimalwert 5 (= 3 × 2 – 1) und dem Maximalwert 19 (= 10 × 2 – 1). Deshalb können, auch wenn der Maximalwert "X + 22" gleich 41 wird, weder der Decoder 32 noch der Decoder 33 das Detektionssignal erzeugen, so daß weder das Signal FRW noch das Signal FFF erzeugt werden.
In der 11 ist ein Timingdiagramm gezeigt, das einen zweiten Fall des Betriebsverlaufs, der einem Rahmen entspricht, der ersten Ausführungsform der Platte-Drehgeschwindigkeit-Steuerschaltung in Übereinstimmung mit der vorliegenden Erfindung erläutert, wenn die Platte mit einer normalen, linearen Geschwindigkeit dreht. In diesem zweiten Fall wird das EFM-Signal E in der Form einer Kombination aus dem niedrigen Pegel mit der Weite 11T und dem hohen Pegel mit der Weite 11T erzeugt, was entgegengesetzt in der Phase zu dem Fall ist, der in der 7 gezeigt ist. Die fallende Flanke wird deshalb an der ersten Stelle detektiert und das Detektionssignal FEG für abfallende Flanke wird erzeugt. In Antwort auf das Detektionssignal FEG für abfallende Flanke wird der Zähler 31 zurückgesetzt, um das Zählen von "0" an zu starten und um den Zählwert nF auszugeben. Andererseits inkrementiert der Zähler 21 zu diesem Zeitpunkt den Zählwert nR als willkürliche Zahl "X", "X + 1",..., um das Hochzählen fortzusetzen, bis der Zähler 21 durch das Detektionssignal REG für ansteigende Flanke zurückgesetzt wird. Da "X" im Bereich zwischen fünf und neunzehn ist, wird jedoch weder das Signal RRW noch das Signal RFF erzeugt. Deshalb wird in diesem Fall die Steuerung auf der Basis der Signale FRW und FFF ausgeführt.
Die 12 zeigt ein Timingdiagramm, das ein Beispiel des Betriebsverlaufs entsprechend einem Rahmen in der ersten Ausführungsform der Platte-Drehgeschwindigkeit-Steuerschaltung in Übereinstimmung mit der vorliegenden Erfindung erläutert, wenn die Platte-Drehgeschwindigkeit größer bzw. schneller ist, als die normale, lineare Drehgeschwindigkeit. In diesem Beispiel wird das EFM-Signal E in der Form einer Kombination aus dem hohen Pegel mit der Weite 11T und dem niedrigen Pegel mit der Weite 10,5T erzeugt. Deshalb wird ähnlich zu dem ersten Fall, der in der 7 gezeigt ist, die ansteigende Flanke an der ersten Stelle detektiert und das Detektionssignal REG für ansteigende Flanke wird erzeugt, so daß der Zähler 21 zurückgesetzt wird, um den Zählwert nR von 0(Null) an Hochzuzählen. Zur gleichen Zeit, wenn der Zählwert nR 43 erreicht, wird jedoch das Detektionssignal REG für ansteigende Flanke erzeugt, um den Zähler 21 zurückzusetzen. Deshalb ändern weder der Decoder 22 noch der Decoder 23 ihre Ausgänge, so daß sich weder das Signal RRW noch das Signal RFF ändern. D.h., weder das Signal RW noch das Signal RFF ändern sich.
Übrigens tritt dieser Zustand ähnlich in dem Fall lauf, daß das EFM-Signal E entgegengesetzt in der Phase zu dem obenstehenden Fall ist, nämlich dann, wenn das EFM-Signal E in der Form einer Kombination aus einem niedrigen Pegel mit der Weite 11T und dem hohen Pegel mit der Weite 10,5T erzeugt wird, und in einem weiteren Fall, wenn das EFM-Signal E in der Form einer Kombination aus dem hohen Pegel mit der Weite 10T und einem niedrigen Pegel mit der Weite 10T erzeugt wird, die kürzer als jene des obenstehenden Falls sind. Anders ausgedrückt, wenn das Synchronmuster kürzer als 22T ist, ändert sich weder das Signal RW noch das Signal FF.
Desweiteren wird in der 13 ein Timingdiagramm gezeigt, das ein Beispiel des Betriebsverlaufs entsprechend einem Rahmen in der ersten Ausführungsform der Platte-Drehgeschwindigkeit-Steuerschaltung in Übereinstimmung mit der vorliegenden Erfindung zeigt, wenn die Drehgeschwindigkeit langsamer als die normale Drehgeschwindigkeit ist. In diesem Beispiel wird das EFM-Signal E in der Form einer Kombination aus dem hohen Pegel mit der Weite 11T und dem niedrigen Pegel mit der Weite 11,5T erzeugt. Deshalb wird ähnlich wie in dem ersten Fall, der in der 7 gezeigt ist, die ansteigende Flanke an der ersten Stelle detektiert und das Detektionssignal REG für ansteigende Flanke wird erzeugt, so daß der Zähler 21 zurückgesetzt wird, um den Zählwert nR von 0 (Null) an hochzuzählen. Wenn der Zählwert nR 43 erreicht, erzeugt der Decoder 22 das Negativ-Rotationssignal RRW, so daß das Signal RW auf den hohen Pegel gebracht wird. Da das Detektionssignal REG für ansteigende Flanke zu dieser Zeit nicht erzeugt wird, ist der Zähler 21, der in Antwort auf den Takt CK hochzählt, noch nicht zurückgesetzt worden, und deshalb inkrementiert er den Zählwert nR auf "44". In Antwort auf diesen Zählwert nR von "44" bringt der Decoder 23 das Positiv-Rotationssignal RFF auf den niedrigen Pegel, so daß das Positiv-Rotationssignal FFF auf den hohen Pegel gebracht wird.
Übrigens tritt dieser Zustand ähnlich in dem Fall auf, daß das EFM-Signal E entgegengesetzt in der Phase zu dem obenstehenden Fall ist, nämlich, wenn das EFM-Signal E in der Form einer Kombination aus dem niedrigen Pegel mit der Weite 11T und dem hohen Pegel mit der Weite 12T erzeugt wird, und in einem weiteren Fall, wenn das EFM-Signal E in der Form einer Kombination aus dem hohen Pegel mit der Weite 12T und dem niedrigen Pegel mit der Weite 12T erzeugt wird, die länger sind als jene des obenstehenden Falles. In anderen Worten, wenn das Synchronmuster länger als 22T ist, werden im Ergebnis die Signale RW und FF auf den hohen Pegel gebracht, da sich entweder das Signal FRW oder das Signal FFF in Abhängigkeit von der Phase des Synchronmusters positiv oder negativ ändern. Wie aus dem Obenstehenden ersichtlich ist, kann wie folgt unterschieden werden: Wenn nur das Negativ-Rotationssignal RW auf den hohen Pegel gebracht wird, dreht sich die Platte mit der normalen, linearen Geschwindigkeit. Wenn sowohl das Negativ-Rotationssignal RW als auch das Positiv-Rotationssignal FF auf dem niedrigen Pegel gehalten werden, dreht sich die Platte mit einer Geschwindigkeit, die höher als die normale, lineare Geschwindigkeit ist. Andererseits, wenn sowohl das Negativ-Rotationssignal RW als auch das Positiv-Rotationssignal FF auf den hohen Pegel gebracht werden, dreht sich die Platte mit einer Geschwindigkeit, die niedriger als die normale, lineare Geschwindigkeit ist.
Das Negativ-Rotationssignal RW und das Positiv-Rotationssignal FF werden der Spitze/Boden-Halteschaltung 5 zugeführt, so daß die Spitze/Boden-Halteschaltung 5 eine Spitze/Boden-Verarbeitung für das Negativ-Rotationssignal RW und das Positiv-Rotationssignal FF durchführt, um das Motorantriebssignal MDF oder MDR für die Ausgangsschaltung 12 zu erzeugen.
Wenn sich die Platte mit der normalen, linearen Geschwindigkeit dreht, wird das Positiv-Rotationssignal FF auf dem niedrigen Pegel beibehalten und das Motorantriebssignal MDF wird auf dem niedrigen Pegel beibehalten. In der Ausgangsschaltung 12 gibt deshalb der Inverter I12, der das Motorantriebssignal MDF mit dem niedrigen Pegel empfängt, einen hohen Pegel aus, so daß der PMOS-Transistor M21 in dem AUS-Zustand gehalten wird. Andererseits, da das Negativ-Rotationssignal RW auf dem hohen Pegel ist, wird das Motorantriebssignal MDR auch auf den hohen Pegel gebracht. Der Inverter I22, der das Motorantriebssignal MDF mit dem hohen Pegel empfängt, gibt einen niedrigen Pegel aus, so daß der NMOS-Transistor M22 in dem AUS-Zustand gehalten wird. Im Ergebnis ist das Ausgangssignal MD in einem Zustand mit hoher Impedanz oder auf einem Zwischenpotential, so daß der Spindelmotor zum Antreiben der Platte seine Drehgeschwindigkeit beibehält.
Wenn sich die Platte mit einer Geschwindigkeit höher oder größer als die normale, lineare Geschwindigkeit dreht, wird das Positiv-Rotationssignal FF auf dem niedrigen Pegel beibehalten, und deshalb wird das Motorantriebssignal MDF auf dem niedrigen Pegel gehalten. Der Inverter I12, der das Motorantriebssignal MDF mit dem niedrigen Pegel empfängt, gibt einen hohen Pegel aus, so daß der PMOS-Transistor M21 in einem AUS-Zustand gehalten wird. Andererseits, da das Negativ-Rotationssignal RW auch auf dem niedrigen Pegel gehalten wird, wird das Motorantriebssignal MDR auf dem niedrigen Pegel beibehalten. Der Inverter I22, der das Motorantriebssignal MDF mit dem niedrigen Pegel empfängt, gibt einen hohen Pegel aus, so daß der NMOS-Transistor M22 in einen EIN-Zustand gebracht wird. Im Ergebnis wird das Ausgangssignal MD auf Massepotential gebracht oder auf negatives Potential, das das gleiche Potential wie das Potential der Source des NMOS-Transistors M22 ist, so daß die Drehgeschwindigkeit des Spindelmotors verlangsamt wird.
Wenn sich die Platte mit einer Geschwindigkeit kleiner als der normalen, linearen Geschwindigkeit dreht, wird das Positiv-Rotationssignal FF auf einen hohen Pegel gebracht, und deshalb wird das Motorantriebssignal MDF auf einen hohen Pegel gebracht. Der Inverter I12, der das Motorantriebssignal MDF mit dem hohen Pegel empfängt, gibt einen niedrigen Pegel aus, so daß der PMOS-Transistor M21 in einen EIN-Zustand gebracht wird. Andererseits, da das Negativ-Rotationssignal RW auch auf den hohen Pegel gebracht wird, wird das Motorantriebssignal MDR auf den hohen Pegel gebracht. Der Inverter I22, der das Motorantriebssignal MDF mit dem hohen Pegel empfängt, gibt einen niedrigen Pegel aus, so daß der NMOS-Transistor M22 in den AUS-Zustand gebracht wird. Im Ergebnis wird das Ausgangssignal MD auf ein positives Potential gebracht, das das gleiche wie das Potential der Source des PMOS-Transistors M21 ist, so daß die Drehgeschwindigkeit des Spindelmotors beschleunigt wird.
Aus dem obenstehenden ist ersichtlich, da die gezeigte Ausführungsform dafür ausgelegt ist, das Synchronmuster, das von der Diskette gelesen wird, nicht als Impulse oder Pulse mit 11T + 11T zu detektieren, sondern als ein Signal mit der Weite von 22T, daß es möglich ist, die lineare Geschwindigkeit der Plattendrehung genauer zu detektieren.
Z.B. wird, wenn die Signalmusterweite 9T als 12T aufgrund eines Kratzers oder ähnlichem auf der Platte ausgelesen wurde, sie als die maximale Musterweite in dem Beispiel des Stands der Technik detektiert, aber in der gezeigten Ausführungsform der Erfindung, die dafür ausgelegt ist, das Intervall für ansteigende Flanke und das Intervall für abfallende Flanke unabhängig voneinander zu detektieren, wenn die Musterweite nicht größer als 10T ist, wobei das Intervall für ansteigende Flanke und das Intervall für abfallende Flanke nicht 22T erreichen, wird die Signalmusterweite 9T, die irrtümlicherweise bzw. fälschlicherweise als 12T aufgrund des Kratzers oder ähnlichem auf der Platte gelesen wird, niemals als die maximale Musterweite detektiert. Anders ausgedrückt, kann bei der Erfindung die Detektion für die maximale Musterweite kaum durch eine zufällige Musterweite-Änderung, verursacht durch einen Kratzer oder ähnliches auf der Platte, beeinflußt oder beeinträchtigt werden.
Desweiteren ist es bei der Erfindung möglich, wenn die interne Taktfrequenz erhöht wird, um die Detektionsgenauigkeit zu verbessern, den Betriebsbereich in einer internen Schaltung zu vergrößern. Zudem, ist es möglich, auch dann, wenn notwendige Pit-Takte nicht aus dem EFM-Signal zum Zeitpunkt des Plattenstarts oder zum Zeitpunkt eines Spursprungs erhalten werden können, die lineare Geschwindigkeit der Plattenrotation auf der normalen, linearen Geschwindigkeit beizubehalten.
Darüberhinaus ist es mit der erhöhten Geschwindigkeit-Detektionsgenauigkeit der Erfindung möglich, den Einfahr- oder Anhaltebereich kleiner bzw. enger zu machen. Z.B. kann der Einfahr- oder Anhaltebereich auf ±2,25% der normalen, linearen Geschwindigkeit gegenüber ±4,5% der normalen, linearen Geschwindigkeit verbessert werden, die in dem Beispiel des Stands der Technik gegeben war.
Zudem ermöglicht es die Erfindung, da die Detektionsgenauigkeit der linearen Platte-Drehgeschwindigkeit verbessert ist, die Einfahr- oder Anhaltezeit des Fahrens auf die normale, lineare Geschwindigkeit zu verkürzen, und deshalb die Zugriffsgeschwindigkeit auf die Platte zu erhöhen. Insbesondere betrug, wenn die Aufnehmerbewegung ein Drittel eines vollen Bewegungsbereichs betrug, nämlich einem Drittel Ausschlag, die Zugriffsgeschwindigkeit 400ms im Beispiel des Stands der Technik, kann aber in der gezeigten Ausführungsform der Erfindung auf 100ms verkürzt werden.
Zudem kann bei der Erfindung die Genauigkeit, da eine Last an der PLL-Schaltung reduziert werden kann, auch dann, wenn die Taktfrequenz die gleiche wie im Stand der Technik ist, erhöht werden und deshalb kann der Betriebsbereich vergrößert werden.
Die Erfindung ist somit bis jetzt mit Bezug auf eine spezifische Ausführungsform gezeigt und beschrieben worden. Es wird jedoch darauf hingewiesen, daß die vorliegende Erfindung in keinster Weise auf die Details der spezifischen, beschriebenen Ausführungsform beschränkt ist, vielmehr können Änderungen und Modifikationen innerhalb des Bereichs der vorliegenden Erfindung durchgeführt werden. Es ist selbstverständlich, daß die vorliegende Erfindung z.B. nicht nur auf CD-Player anwendbar ist, sondern auch auf andere Informations-Wiedergabe-Geräte- bzw. Vorrichtungen anwendbar ist, indem die Decodierzahl des Zählers in Übereinstimmung mit der Differenz der Parameter, wie z.B. der Synchronmusterweite, geändert wird.
Hier können die Frequenz "f" des Takts CK zum Antreiben des Zählers, der zum Detektieren der maximalen Weite des Synchronmusters verwendet wird, und der Decodierwert "N" frei geändert werden, wenn die nachfolgende Beziehung beim Detektieren der linearen Geschwindigkeit der Plattenrotation erfüllt ist: (1/f) × N = 22T,wobei T die Periode des Pit-Takts ist.
Nachfolgend wird eine Flankendetektionsschaltung 1A, die in einer zweiten Ausführungsform der Platte-Drehgeschwindigkeit-Steuerschaltung in Übereinstimmung mit der vorliegenden Erfindung realisiert ist, mit Bezug auf die 14 beschrieben, die ein Schaltungsdiagramm der Flankendetektionsschaltung 1A darstellt. In der 14 haben Elemente, die jenen entsprechen, die in der 6 gezeigt sind, die gleichen Bezugszeichen und die Erläuterung dieser Elemente wird nachfolgend zur Vereinfachung der Beschreibung weggelassen.
Wie aus einem Vergleich zwischen den 6 und 14 ersichtlich ist, ist die Flankendetektionsschaltung 1A gegenüber der Flankendetektionsschaltung 1 darin unterschiedlich, daß der Pufferverstärker A11 weggelassen ist, so daß das EFM-Signal E direkt dem D-Flip-Flop F11 zugeführt wird, und daß die UND-Schaltungen G11 und G12 durch eine NOR-Schaltung G13, die die Signale ED1 und ED2 der Flip-Flops F11 und F12 empfängt, um das Detektionssignal RG für ansteigende Flanke zu erzeugen, das durch ein logisches NOR aus den Signalen ED1 und ED2 gebildet wird, und eine weitere NOR-Schaltung G14 ersetzt sind, die die Ausgangssignale ED1 und ED2 der Flip-Flops F11 und F12 empfängt, um das Detektionssignal FEG für abfallende Flanke zu erzeugen, das durch ein logisches NOR der Signale ED1 und ED2 gebildet wird.
Die zweite Ausführungsform der Platte-Drehgeschwindigkeit-Steuerschaltung in Übereinstimmung mit der vorliegenden Erfindung ist die gleiche wie die erste Ausführungsform der Platte-Drehgeschwindigkeit-Steuerschaltung in Übereinstimmung mit der vorliegenden Erfindung mit Ausnahme der Flankendetektionsschaltung 1A.
Nachfolgend wird der Betrieb der Flankendetektionsschaltung 1A beschrieben. Wenn das EFM-Signal E dem D-Flip-Flop F11 zugeführt wird, gibt das D-Flip-Flop F11 das Signal ED1 und dessen invertiertes Signal ED1, die gegenüber dem Signal EA um einen Takt verzögert sind, in Synchronismus mit dem verzögerten Takt CKB aus. Diese Signale ED1 und ED1 werden dem D-Flip-Flop F12 und den NOR-Gattern G13 und G14 zugeführt. Das D-Flip-Flop F12 gibt das Signal ED2 und dessen invertiertes Signal ED2 aus, die mit dem verzögerten Takt CKD in entgegengesetzter Phase zu dem verzögerten Takt CKB synchronisiert sind und die gegenüber dem Signal ED1 um die Hälfte der Periode des Takts (nämlich T/4) verzögert sind. Die Signale ED2 und ED2 werden den NOR-Gattern G13 und G14 zugeführt. Das NOR-Gatter G13 führt eine logische NOR-Verknüpfung zwischen den Signalen ED1 und ED2 aus, um eine ansteigende Flanke des EFM-Signals E zu detektieren und um das Detektionssignal REG für ansteigende Flanke zu erzeugen. Das NOR-Gatter G14 führt eine logische NOR-Verknüpfung der Signale ED1 und ED2 aus, um eine abfallende Flanke des EFM-Signals E zu detektieren und um das Detektionssignal FEG für abfallende Flanke zu erzeugen, Die Flankendetektionsschaltung 1A hat Vorteile gegenüber der Flankendetektionsschaltung 1, da die Anzahl der erforderlichen Transistoren im Vergleich zur Flankendetektionsschaltung 1 reduziert werden kann.
Nachfolgend werden ein Zähler 21A und die Decoder 22A, 23A, 32A und 33A, die in jedem der Musterweite-Detektoren 2A und 3A enthalten sind, die in einer dritten Ausführungsform der Platte-Drehgeschwindigkeit-Steuerschaltung in Übereinstimmung mit der vorliegenden Erfindung implementiert sind, mit Bezug auf die 15 und 16 beschrieben. Die 15 ist ein Schaltungsdiagramm des Zählers 21A, der sowohl den Zähler 21A des Musterweite-Detektors 2A als auch den Zähler 31A des Musterweite-Detektors 3A angibt, und die 16 ist ein Schaltungsdiagramm der Decoder 22A, 23A, 32A und 33A. In den 15 und 16 sind denjenigen Elementen, die denen entsprechen, die in den 9 und 10 gezeigt sind, die gleichen Bezugszeichen verliehen und eine Erläuterung dieser Elemente wird hier zur Vereinfachung der Beschreibung weggelassen.
Wie aus einem Vergleich zwischen den 15 und 16 und den 9 und 10 zu entnehmen ist, ist der Musterweite-Detektor 2A gegenüber dem Musterweite-Detektor 2 darin unterschiedlich, daß der Zähler 21A (31A) aus einem Ringzähler aufgebaut ist, der aus einem 24-stufigen Schieberegister zusammengesetzt ist, das die Flip-Flops F1 bis F24 aufweist, die in der Form eines Ringes kaskadiert sind, und darin, daß der Decoder 22A eine NAND-Schaltung aufweist, die ein Q-Ausgangssignal Q19 des Flip-Flops F19 in dem Zähler 21A und ein Q-Ausgangssignal Q20 des Flip-Flops F20 in dem Zähler 21A empfängt, um eine NAND-Verknüpfung als das Negativ-Rotationssignal REW auszugeben, und darin, daß der Decoder 23A eine NAND-Schaltung aufweist, die ein Q-Ausgangssignal Q20 des Flip-Flops F20 und ein Q-Ausgangssignal Q21 des Flip-Flops F21 in dem Zähler 21A empfängt, um eine NAND-Verknüpfung als Positiv-Rotationssignal RFF auszugeben, und darin, daß der Decoder 32A eine NAND-Schaltung aufweist, die ein Q-Ausgangssignal Q19 des Flip-Flops F19 in dem Zähler 31A und ein Q-Ausgangssignal Q20 des Flip-Flops F20 in dem Zähler 31A empfängt, um eine NAND-Verknüpfung als Negativ-Rotationssignal FRW auszugeben, und darin, daß der Decoder 23A aus einer NAND-Schaltung besteht, die ein Q-Ausgangssignal Q20 des Flip-Flops F20 und ein Q-Ausgangssignal Q21 des Flip-Flops F21 in dem Zähler 31A empfängt, um eine NAND-Verknüpfung als Positiv-Rotationssignal FFF auszugeben.
Genauer besteht der Zähler 21A aus einem Ringzähler, der aus Flip-Flops F1 bis F24 besteht, die derart kaskadiert sind, daß ein Q-Ausgang des Flip-Flops F1 der ersten Stufe mit einem D-Eingang des Flip-Flops F2 der zweiten Stufe verbunden ist, daß ein Q-Ausgang des Flip-Flops F2 der zweiten Stufe mit einem D-Eingang des Flip-Flops F3 der dritten Stufe verbunden ist, usw., und daß ein Q-Ausgang des Flip-Flops F24 der letzten Stufe mit einem D-Eingang des Flip-Flops F1 der ersten Stufe verbunden ist. Alle Flip-Flops F1 bis F24 werden durch das Detektionssignal REG für ansteigende Flanke (oder das Detektionssignal FEG für abfallende Flanke in dem Zähler 31A) zurückgesetzt und werden durch den Takt CK angesteuert, um einen Schiebebetrieb durchzuführen.
Nachfolgend wird der Betrieb beschrieben. Jedes der Flip-Flops F1 bis F24, die in dem Zähler 21A enthalten sind, überträgt Daten zu einem Flip-Flop der nächsten Stufe in der Ordnung oder Reihenfolge in Antwort auf jeden Takt und mit einer Verzögerung, die einem Takt entspricht. Die Periode des Zählers 21A beträgt 24 × 2 und deshalb kann der Zähler 21A bis auf 47 zählen. Der Zähler 21A zählt deshalb in Antwort auf den Takt CK nach oben und wird in Antwort auf das Detektionssignal REG für ansteigende Flanke zurückgesetzt. Der Zähler 21A arbeitet deshalb im wesentlichen ähnlich zu dem Zähler der ersten Ausführungsform. Da der Ausgangszustand des Zählwerts unterschiedlich gegenüber dem Zähler der ersten Ausführungsform ist, sind deshalb die Decoder 22A und 23A zum Erzeugen des Positiv-Rotationssignals und des Negativ-Rotationssignals auf der Basis des unterschiedlichen Ausgangszustand des Zählers jedoch unterschiedlich im Aufbau gegenüber denen der ersten Ausführungsform.
Ähnlich zur ersten Ausführungsform decodieren und detektieren die Decoder 22A und 23A den Zählwert "43" bzw. "44" des Zählers 21A, der dem 44-ten Zustand bzw. 45-ten Zustand des Zählers 21A entspricht. Im 44-ten Zustand des Zählers 21A, nämlich, wenn der Zählwert gleich "43" gezählt von "0" (Null) an ist, sind sowohl das Q-Ausgangssignal Q19 des Flip-Flops F19 als auch das Q-Ausgangssignal Q20 des Flip-Flops F20 auf hohem Pegel. Da dieser Zustand in anderen Zählwerten als dem Zählwert "43" nicht existieren kann, ist der Decoder 22A mit einer NAND-Schaltung aufgebaut, die das Q-Ausgangssignal Q19 des Flip-Flops F19 und das Q-Ausgangssignal Q20 des Flip-Flops F20 empfängt. Ähnlich besteht der Decoder 23A aus einer NAND-Schaltung, die das Q-Ausgangssignal Q20 des Flip-Flops F20 und das Q-Ausgangssignal Q21 des Flip-Flops F21 empfängt, von denen beide den hohen Pegel annehmen, wenn der Zähler 21A den Zählwert "44" annimmt.
Wie aus dem Obenstehenden zu entnehmen ist, ist der Musterweite-Detektor 2A dadurch gekennzeichnet, daß, obwohl die Anzahl der Schaltungselemente, die in dem Zähler enthalten sind, ansteigt, die Architektur des Zählers einfach ist und daß andererseits die Anzahl der Schaltungselemente, die in dem Decoder enthalten ist, stark reduziert ist.
Nachfolgend werden ein Zähler 21B und Decoder 22B, 23B, 32B und 33B, die in jedem der Musterweite-Detektoren 2B und 3B enthalten sind, die in einer vierten Ausführungsform der Platte-Drehgeschwindigkeits-Steuerschaltung in Übereinstimmung mit der vorliegenden Erfindung implementiert sind, mit Bezug auf die 17 und 18 beschrieben. Die 17 ist ein Schaltungsdiagramm des Zählers 21B, der sowohl den Zähler 21B des Musterweite-Detektors 2B als auch den Zähler 31B des Musterweite-Detektors 3B wiedergibt und die 18 ist ein Schaltungsdiagramm der Decoder 22B, 23B, 32B und 33B. In den 17 und 18 sind Elemente, die jenen, die in den 9 und 10 gezeigt sind, entsprechen, die gleichen Bezugszeichen verliehen und eine Erläuterung dieser Elemente wird deshalb aus Vereinfachungsgründen hier eingespart.
Wie aus einem Vergleich zwischen den 17 und 18 und den 9 und 10 hervorgeht, ist der Musterweite-Detektor 2B unterschiedlich gegenüber dem Musterweite-Detektor 2, und zwar darin, daß der Zähler 21B (31B) aus einem Synchronbinär-Zähler besteht, der aus sechs Flip-Flops F31 bis F36 zusammengesetzt ist, die wie gezeigt verbunden sind und dafür ausgelegt sind, durch das Detektionssignal REG für ansteigende Flanke zurückgesetzt zu werden und aufwärts bis "63" in Antwort auf den Takt CK zu zählen, und darin, daß der Decoder 22B aus einem Paar von UND-Gattern besteht, die jeweilige Q-Ausgangssignale Q6, Q4, Q2 und Q1 der Flip-Flops F36, F34, F32 und F31 und jeweilige Q-Ausgangssignale Q5 und Q3 der Flip-Flops F35 und F33 zum Zwecke der Decodierung und des Detektierens der binären Zahl "101011" entsprechend dem Zählwert "43" empfangen, und darin, daß ein NAND-Schaltung vorgesehen ist, die einen Ausgang dieser UND-Gatter empfängt, um ein Negativ-Rotationssignal REW zu erzeugen, und darin, daß der Decoder 23B aus einem Paar von UND-Gattern besteht, die die jeweiligen Q-Ausgangssignale Q6, Q4 und Q3 der Flip-Flops F36, F34 und F33 und jeweilige Q-Ausgangssignale Q5, Q2 und Q1 der Flip-Flops F35, F32 und F31 zum Zwecke der Decodierung und Detektierung der binären Zahlen "101100" entsprechend dem Zählwert "44" empfangen, und darin, daß eine NAND-Schaltung vorgesehen ist, die einen Ausgang dieser UND-Gatter empfängt, um ein Positiv-Rotationssignal RFF zu erzeugen. Der Decoder 32B ist ähnlich zu dem Decoder 22B aufgebaut und der Decoder 33B ist ähnlich zu dem Decoder 23B aufgebaut.
Da der Betrieb des Zählers 21B (31B) und der Decoder 22B, 23B, 32B und 33B für Fachleute aus den jeweiligen Schaltungsaufbauten offensichtlich ist, wird eine Erläuterung dieser Einrichtungen hier weggelassen.
Wie aus dem obenstehenden ersichtlich ist, ist die Platte-Drehgeschwindigkeit-Steuerschaltung in Übereinstimmung mit der vorliegenden Erfindung derart aufgebaut, daß die Flankendetektionsschaltung einen Detektor für ansteigende Flanke und einen Detektor für abfallende Flanke aufweist und daß die Synchronmuster-Detektionsschaltung einen ersten Musterweite-Detektor zum Messen eines Intervalls zwischen jeweils einem Paar von kontinuierlichen Detektionssignalen für ansteigende Flanke, um ein Musterweite-Signal für ansteigende Flanke zu erzeugen und um das Musterweite-Signal für ansteigende Flanke mit einer normalen Synchronmusterweite derart zu vergleichen, daß ein erstes Rotationssignal und ein zweites Rotationssignal erzeugt werden, einen zweiten Musterweite-Detektor zum Messen eines Intervalls zwischen jedem Paar von kontinuierlichen Detektionssignalen für abfallende Flanke, um ein Musterweite-Signal für abfallende Flanke zu erzeugen und um das Musterweite-Signal für abfallende Flanke mit einer normalen Synchronmusterweite derart zu vergleichen, daß ein drittes Rotationssignal und ein viertes Rotationssignal erzeugt werden, und eine Detektionsergebnis-Verknüpfungsschaltung zum Verknüpfen des ersten Rotationssignals und des dritten Rotationssignals, um ein Positiv-Rotationssignal zu erzeugen, und zum Verknüpfen des zweiten Rotationssignals und des vierten Rotationssignals aufweist, um ein Negativ-Rotationssignal zu erzeugen.
Mit dieser Anordnung der Erfindung ist es möglich, da es möglich ist, das Synchronmuster, das von der Platte ausgelesen wird, nicht als einzelne Pulse bzw. Impulse von 11T + 11T zu detektieren, sondern als ein einziges Signal mit der Weite von 22T zu detektieren, die lineare Geschwindigkeit der Plattendrehung genauer zu detektieren.
Zudem ist es möglich, da die Detektionsgenauigkeit für die lineare Platte-Drehgeschwindigkeit durch die Erfindung verbessert wird, die Einfahr- oder Anhaltezeit für das Hochfahren auf die normale lineare Geschwindigkeit zu verkürzen und deshalb die Zugriffsgeschwindigkeit auf die Platte zu erhöhen.
Des weiteren kann mittels der Erfindung festgestellt bzw. entschieden werden, ob die lineare Platten-Drehgeschwindigkeit gleich, langsamer oder schneller bzw. höher als die normale, lineare Geschwindigkeit ist. Deshalb ermöglicht es die Erfindung, den Detektionsbereich der linearen Platte-Drehgeschwindigkeit zu vergrößern.

Claims

Platte-Drehgeschwindigkeit-Steuerschaltung zum Steuern einer Drehgeschwindigkeit einer Platte als Aufzeichnungsmedium, auf der digitale Informationen in einem vorgegebenen Signalformat mit einem konstanten, linearen Geschwindigkeitstyp aufgezeichnet werden, die eine Signalwiedergabe-Einrichtung (11) aufweist, die ein Lesesignal empfängt, das von der Platte (10) ausgelesen wird, zum Umwandeln des Lesesignals in ein wiedergegebenes Signal des vorgegebenen Signalformats, dadurch gekennzeichnet, dass eine Flankendetektionsschaltung (1) vorgesehen ist, welche – eine Detektionseinrichtung für ansteigende Flanke aufweist, die das wiedergegebene Signal empfängt, zum Detektieren einer ansteigenden Flanke des wiedergegebenen Signals, um ein Detektionssignal (REG) für ansteigende Flanke zu erzeugen, und – eine Detektionseinrichtung für abfallende Flanke aufweist, die das wiedergegebene Signal empfängt, zum Detektieren einer abfallenden Flanke des wiedergegebenen Signals, unabhängig von der ansteigenden Flanke, um ein Detektionssignal (FEG) für abfallende Flanke zu erzeugen, und dass eine Sychronmuster-Detektionsschaltung (13) vorgesehen ist, welche – einen ersten Musterweite-Detektor (2) aufweist, der eine erste Musterweite-Messeinrichtung enthält, die das Detektionssignal REG für ansteigende Flanke empfängt, zum Messen eines Intervalls zwischen jedem Paar von kontinuierlichen Detektionssignalen für ansteigende Flanke, um ein erstes Musterweite-Signal zu erzeugen, und eine erste Vergleichseinrichtung enthält, die das erste Musterweite-Signal empfängt, zum Vergleichen des ersten Musterweite-Signals mit einer normalen Synchronmusterweite, die einer normalen, linearen Geschwindigkeit der Platte (10) entspricht, wobei die erste Vergleichseinrichtung das erste Rotationssignal erzeugt, wenn das erste Musterweite-Signal länger als die normale Synchronmusterweite ist, und das zweite Rotationssignal erzeugt, wenn das erste Musterweite-Signal nicht größer als die normale Synchronmusterweite ist; – einen zweiten Musterweite-Detektor (3) aufweist, der eine zweite Musterweite-Messeinrichtung enthält, die das Detektionssignal FEG mit abfallender Flanke empfängt, zum Messen eines Intervalls zwischen jedem Paar von kontinuierlichen Detektionssignalen für abfallende Flanke, um ein zweites Musterweite-Signal zu erzeugen, und eine zweite Vergleichseinrichtung enthält, die das zweite Musterweite-Signal empfängt, zum Vergleichen jedes zweiten Musterweite-Signals mit der normalen Synchron-Musterweite, wobei die zweite Vergleichseinrichtung das dritte Rotationssignal erzeugt, wenn das zweite Musterweite-Signal größer als die normale Synchron-Musterweite ist, und das vierte Rotationssignal erzeugt, wenn das zweite Musterweite-Signal nicht größer als die normale Synchron-Musterweite ist; und – eine Detektionsergebnis-Verknüpfungsschaltung (4), zum Verknüpfen des ersten Rotationssignals und des dritten Rotationssignals, um ein Positiv-Rotationssignal (FF) zu erzeugen, und zum Verknüpfen des zweiten Rotationssignals und des vierten Rotationssignals, um ein Negativ-Rotationssignal (RW) zu erzeugen.
Platte-Drehgeschwindigkeit-Steuerschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die erste Musterweite-Messeinrichtung einen ersten Zähler (21) aufweist, der durch das Detektionssignal REG für ansteigende Flanke zurückgesetzt wird und der ein Taktsignal zählt, um einen ersten Zählwert als das erste Musterweite-Signal auszugeben, dass die zweite Musterweite-Messeinrichtung einen zweiten Zähler (31) aufweist, der durch das Detektionssignal FEG für abfallende Flanke zurückgesetzt wird und der das Taktsignal zählt, um einen zweiten Zählwert als zweites Musterweite-Signal auszugeben; dass die erste Vergleichseinrichtung einen ersten Decoder aufweist, der den ersten Zählwert empfängt, um das erste Rotationssignal zu erzeugen, wenn der erste Zählwert mit einem ersten Referenzwert übereinstimmt, der der normalen Musterweite entspricht, und einen zweiten Decoder aufweist, der den ersten Zählwert empfängt, um das zweite Rotationssignal zu erzeugen, wenn der erste Zählwert mit einem zweiten Referenzwert übereinstimmt, der um Eins größer ist, als der erste Referenzwert, und dass die zweite Vergleichseinrichtung einen dritten Decoder aufweist, der den zweiten Zählwert empfängt, um das dritte Rotationssignal zu erzeugen, wenn der zweite Zählwert mit dem ersten Referenzwert übereinstimmt, und einen dritten Decoder aufweist, der den zweiten Zählwert empfängt, um das zweite Rotationssignal zu erzeugen, wenn der zweite Zählwert mit dem zweiten Referenzwert übereinstimmt.
Platte-Drehgeschwindigkeit-Steuerschaltung nach Anspruch 2, dadurch gekennzeichnet, dass der erste Zähler erste bis (N)-te Flip-F1ops, die durch das Detektionssignal REG für ansteigende Flanke zurückgesetzt werden und die kaskadiert sind, um ein Datensignal zu einer nächsten Stufe innerhalb der ersten bis (N)-ten Flop-Flops in Antwort auf den Takt zu übertragen, und eine EXKLUSIV-ODER-Schaltung aufweist, die einen Ausgang jedes des ersten Flip-Flops und des (N)-ten Flip-Flops empfängt und einen Ausgang hat, der mit einem Dateneingang des ersten Flip-Flops verbunden ist, wobei die ersten bis (N)-ten Flip-Flops eine erste Gruppe von N Ausgangsbits und eine zweite Gruppe von N Ausgangsbits haben, die ausgewählt sind, dem ersten Referenzwert bzw. dem zweiten Referenzwert zu entsprechen, wobei N eine positive ganze Zahl ist; dass der erste Decoder aus einer ersten Logikschaltung besteht, die mit der ersten Gruppe von N Ausgangsbits verbunden ist, um das erste Rotationssignal zu erzeugen, wenn alle Bits, die in der ersten Gruppe von N Ausgangsbits enthalten sind, einen vorgegebenen Logikpegel annehmen, und dass der zweite Decoder aus einer zweiten Logikschaltung besteht, die mit der zweiten Gruppe von N Ausgangsbits verbunden ist, um das zweite Rotationssignal zu erzeugen, wenn alle Bits, die in der zweiten Gruppe von N Ausgangsbits enthalten sind, den vorgegebenen Logikpegel annehmen; – dass der zweite Zähler erste bis (N)-te Flip-Flops, die durch das Detektionssignal für abfallende Flanke zurückgesetzt werden und kaskadiert sind, um ein Datensignal zu der nächsten Stufe innerhalb der ersten bis (N)-ten Flip-Flops in Antwort auf den Takt zu übertragen, und eine EXKLUSIV ODER-Schaltung hat, die einen Ausgang jeweils des ersten Flip-Flops und des (N)-ten Flip-Flops empfängt und einen Ausgang hat, der mit einem Dateneingang des ersten Flip-Flops verbunden ist, wobei die ersten bis (N)-ten Flip-Flops eine dritte Gruppe von N Ausgangsbits und eine vierte Gruppe von N-Ausgangsbits haben, die ausgewählt sind, dem ersten Referenzwert bzw. dem zweiten Referenzwert zu entsprechen; – dass der dritte Decoder aus einer dritten Logikschaltung besteht, die mit der dritten Gruppe von N Ausgangsbits verbunden ist, um das dritte Rotationssignal zu erzeugen, wenn alle Bits, die in der dritten Gruppe von N Ausgangsbits enthalten sind, den vorgegebenen Logikpegel annehmen, und – dass der vierte Decoder aus einer vierten Logikschaltung besteht, die mit der vierten Gruppe von N Ausgangsbits verbunden ist, um das vierte Rotationssignal zu erzeugen,
Platte-Drehgeschwindigkeit-Steuerschaltung nach Anspruch 1, gekennzeichnet durch – eine Spitze/Boden-Halteschaltung (5), die das Positiv-Rotationssignal FF und das Negativ-Rotationssignal RW für eine vorgegebene, konstante Spitze-Abtastperiode zwischenspeichert und hält, um das gehaltene Positiv-Rotationssignal FF und das gehaltene Negativ-Rotationssignal RW als ein Motorantriebssignal auszugeben; und – eine Ausgangsschaltung (12), die das Motorantriebssignal empfängt, um ein Motorantriebs-Ausgangssignal auszugeben.
Platte-Drehgeschwindigkeit-Steuerschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Flankendetektionsschaltung (1) aufweist: – einen Pufferverstärker, der das wiedergegebene Signal empfängt, zum Ausgeben eines verstärkten, wiedergegebenen Signals; – einen ersten Inverter, der ein Taktsignal empfängt, um ein invertiertes Taktsignal zu erzeugen; – einen ersten Inverter, der ein Taktsignal empfängt, um ein invertiertes Taktsignal zu erzeugen; – einen zweiten Inverter, der das invertierte Taktsignal empfängt, um ein nicht invertiertes Taktsignal zu erzeugen; – ein erstes Flip-Flop, das einen Dateneingang hat, der verbunden ist, um das verstärkte, wiedergegebene Signal zu empfangen, und einen Takteingang hat, der verbunden ist, um das invertierte Taktsignal zu empfangen, zum Erzeugen eines ersten nichtinvertierten Ausgangssignals und eines ersten invertierten Ausgangssignals; – ein zweites Flip-Flop, das einen Dateneingang hat, der verbunden ist, um das erste nicht-invertierte Ausgangssignal zu empfangen, und einen Takteingang hat, der verbunden ist, um das nicht invertierte Taktsignal zu empfangen, zum Erzeugen eines zweiten, nicht-invertierten Ausgangssignals und eines zweiten, invertierten Ausgangssignals, – eine erste UND-Schaltung, die das erste nicht-invertierte Ausgangssignal und das zweite invertierte Ausgangssignal empfängt, zum Erzeugen des Detektionssignals für ansteigende Flanke REG; und – eine zweite UND-Schaltung, die das erste invertierte Ausgangssignal und das zweite nicht-invertierte Ausgangssignal empfängt, zum Erzeugen des Detektionssignals für abfallende Flanke FEG.
Platte-Drehgeschwindigkeit-Steuerschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Flankendetektionsschaltung (1) aufweist: – einen ersten Inverter, der ein Taktsignal empfängt, um ein invertiertes Taktsignal zu erzeugen; – einen zweiten Inverter, der das invertierte Taktsignal empfängt, um ein nicht-invertiertes Taktsignal zu erzeugen; – ein erstes Flip-Flop, das einen Dateneingang hat, der verbunden ist, um das wiedergegebene Signal zu empfangen, und einen Takteingang hat, der verbunden ist, um das invertierte Taktsignal zu empfangen, zum Erzeugen eines ersten nicht-invertierten Ausgangssignalsund eines ersten invertierten Ausgangssignals; – ein zweites Flip-Flop, das einen Dateneingang hat, der verbunden ist, um das erste nicht-invertierte Ausgangssignal zu empfangen, und einen Takteingang hat, der verbunden ist, um das nicht-invertierte Taktsignal zu empfangen zum Erzeugen eines zweiten nicht-invertierten Ausgangssignals und eines zweiten invertierten Ausgangssignals; – eine erste NOR-Schaltung, die das erste invertierte Ausgangssignal und das zweite nicht-invertierte Ausgangssignal empfängt, zum Erzeugen des Detektionssignals für ansteigende Flanke REG; und – eine zweite NOR-Schaltung, die das erste nicht-invertierte Ausgangssignal und das zweite invertierte Ausgangssignal empfängt, zum Erzeugen des Detektionssignals für abfallende Flanke FEG.
Platte-Drehgeschwindigkeit-Steuerschaltung nach Anspruch 2, dadurch gekennzeichnet, dass der erste Zähler aus ersten bis (M)-ten Flip-Flops besteht, die durch das Detektionssignal für ansteigende Flanke zurückgesetzt werden und kaskadiert sind, um ein Datensignal zu einer nächsten Stufe innerhalb der ersten bis (M)-ten Flip-Flops in antwort auf den Takt zu übertragen, wobei ein Ausgang des (M)-ten Flip-Flops mit einem Eingang des ersten Flip-Flops verbunden ist; – dass der erste Decoder aus einer ersten Logikschaltung besteht, die mit dem invertierten Ausgang eines (i)-ten Flip- Flops aus den ersten bis (M)-ten Flip-Flops und mit einem nichtinvertierten Ausgang eines (i + 1)-ten Flip-Flops verbunden ist, um das erste Rotationssignal zu erzeugen, wenn der invertierte Ausgang des (i)-ten Flip-Flops und der nicht-invertierte Ausgang des (i + 1)-ten Flip-Flops einen vorgegebenen Logikpegel annehmen, wobei "i" eine ganze Zahl ist, die im wesentlichen dem ersten Referenzwert entspricht und wobei 1 ≤ i ≤ M ist, – dass der zweite Decoder aus einer zweiten Logikschaltung besteht, die mit einem invertierten Ausgang des (i + 1)-ten Flip-Flops und mit einem nicht-invertierten Ausgang eines (i + 2)-ten Flip-Flops verbunden ist, um das zweite Rotationssignal zu erzeugen, wenn sowohl der invertierte Ausgang des (i + 1)-ten Flip-Flops als auch der nicht invertierte Ausgang des (i + 2)-ten Flip-Flops den vorgegebenen Logikpegel annehmen; – dass der zweite Zähler aus ersten bis (M)-ten Flip-Flops besteht, die durch das Detektionssignal für abfallende Flanke zurückgesetzt werden und kaskadiert sind, um ein Datensignal zu einer nächsten Stufe innerhalb der ersten bis (M)-ten Flip-Flops in Antwort auf den Takt zu übertragen, wobei ein Ausgang des (M)-ten Flip-Flops mit einem Eingang des ersten Flip-Flops verbunden ist; – dass der dritte Decoder aus einer dritten Logikschaltung besteht, die mit einem invertierten Ausgang eines (i)-ten Flip-Flops aus den ersten bis (M)-ten Flip-Flops und mit einem nichtinvertierten Ausgang eines (i + 1)-ten Flip-Flops verbunden ist, um das dritte Rotationssignal zu erzeugen, wenn sowohl der invertierte Ausgang des (i)-ten Flip-Flops als auch der nicht-invertierte Ausgang des (i + 1)-ten Flip-Flops den vorgegebenen Logikpegel annehmen, und dass der vierte Decoder aus einer vierten Logikschaltung besteht, die mit einem nicht-invertierten Ausgang eines (i + 2)-ten Flip-Flops verbunden ist, um das vierte Rotationssignal zu erzeugen, wenn sowohl der invertierte Ausgang des (i + 1)-ten Flip-Flops als auch der nicht-invertierte Ausgang des (i + 2)-ten Flip-Flops den vorgegebenen Logikpegel annehmen.