JP3545163B2 - 信号変換装置及びディジタル情報記録装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、従来のＣＤ−Ｒ（Ｃｏｍｐａｃｔ Ｄｉｓｋ−Ｒｅｃｏｒｄａｂｌｅ ）に対して約７倍の高密度記録が可能なＤＶＤ−Ｒ（ＤＶＤ−Ｒｅｃｏｒｄａｂｌｅ）等の情報記録媒体に対してディジタル情報を記録するためのディジタル情報記録装置の技術分野に属する。
【０００２】
【従来の技術】
近年、従来のＣＤに対して約７倍に記録容量を向上させた情報記録媒体として、いわゆるＤＶＤの研究開発が盛んに行われているが、この中で、一回のみ記録可能な追記型のＤＶＤであるＤＶＤ−Ｒについての開発も盛んに行われている。
【０００３】
このＤＶＤ−Ｒは、情報を記録する記録層として色素膜を用い、当該色素膜上に予め形成された記録トラック（グルーブ（案内溝）又はランド）における微小面積部分（後述の記録ピットとなる部分）に対して、当該微小面積に対応して合焦された記録レーザ光（記録すべきディジタル情報に対応して変調されている。）を照射してこれを熱エネルギーに変換して当該微小部分の色素膜を加熱し、これにより当該微小部分の色素膜の反射率等の特性を変化させることにより記録ピットを形成して記録を行う。更に、ディジタル情報の再生時には、記録ピットと記録レーザ光未照射部分との再生レーザ光に対する反射率等の特性の相違によりディジタル情報を読み出すものである。このとき、ＤＶＤ−Ｒとしての上述の記憶容量を確保するためには、形成すべき記録ピットの大きさは、ＤＶＤ−Ｒの半径方向の長さ（記録ピットの幅）が約０．４μｍ程度、ＤＶＤ−Ｒの周方向の長さ（記録ピットの長さ）については、最短記録ピットについて約０．４μｍ程度、最長記録ピットについて約１．９μｍ程度とする必要がある。
【０００４】
ところで、従来のＣＤ−Ｒにおいて、上記色素膜を用いた場合に、記録すべきディジタル情報により変調されたレーザ光により記録ピットを形成し、それを再生したとき、再生波形が歪む場合があるという問題点がある。この歪の原因としては、記録ピットの形状がＣＤ−Ｒの周方向について前後対称でなく、先端部で細く終端部で太くなって涙滴状に歪むことが挙げられる。すなわち、図１４に示すように、図１４（ａ）のようなレーザ光の変調波形で記録した場合、色素膜における当該レーザ光が照射された位置の到達温度が蓄熱現象により図１４（ｂ）に示すように先端部で低く終端部で高くなり、従って、図１４（ｃ）に示すような涙滴状の記録ピットが形成されてしまうのである。
【０００５】
また、記録ピットの形状の対称性を悪化させる他の要因として、レーザ光の照射位置に形成される光スポットが記録ピットを形成すべき領域からはみ出すことが挙げられる。すなわち、記録ピットを形成すべき領域の端部をレーザ光が照射する際に、光スポットが記録ピットを形成すべき領域以外の部分にはみ出し、記録ピットの先端部と終端部で記録すべきディジタル情報に対して対称性の悪い記録ピットが形成されてしまうのである。
【０００６】
これらの問題点を解決するために、従来のＣＤ−Ｒにおいては、図１４（ａ）に示すような、パルス信号を単純に記録すべきディジタル情報で変調したのみの変調信号を用いてレーザ光を変調するのではなく、当該記録すべきディジタル情報で変調した後の波形を更に波形変換して、記録すべきディジタル情報に対応した記録信号を得、当該記録信号を用いてレーザ光を変調することにより記録ピットを形成する方法が用いられている。
【０００７】
すなわち、図１５に示すように、記録すべきディジタル情報により変調された変調信号（図１５（ａ））を更に波形変換し、記録ピットの先端部に対応する波形を所定期間削除すると共に、記録ピットの後半部に対応する波形を周期の短いパルス波の連続により構成して記録信号（図１５（ｂ））を生成するのである。図１５に示す場合には、図１５（ａ）に示す１１Ｔの長さ（Ｔは記録すべきディジタル情報における一基準クロックに相当する長さであり、ＤＶＤ−Ｒにおける記録すべきディジタル情報の場合は、３Ｔの長さのパルスから１４Ｔの長さのパルスまでの１２種類のデータパルスと１４Ｔの長さの同期パルスの組合わせで構成されることが規格化されている。）の信号について、その先端部分を１．５Ｔ分削除し、更に後半部分を０．５Ｔの長さを有するパルス波が連続するように変換し、図１５（ｂ）に示す記録信号を生成し、当該記録信号を用いてレーザ光を変調して色素膜に照射するのである。このように波形変換された記録信号によりレーザ光を変調することにより、色素膜においては図１４（ｂ）に示す温度変化になることはなく、記録すべきディジタル情報に対応した対称性のよい長円形の記録ピットを形成することができる。なお、図１５（ｂ）に示す記録信号の波形において、その先頭の１．５Ｔの長さを有するパルスを以下トップパルス（符号「ＴＰ」で示す。）といい、当該トップパルスに続く０．５Ｔのパルス波が連続する部分を以下パルストレイン（符号「ＰＴ」で示す。）と称する。
【０００８】
ここで、従来のＣＤーＲにおいては、図１５（ａ）に示す変調信号を図１５（ｂ）に示す記録信号に波形変換するために、主としてアナログ式のいわゆるディレイライン（例えば、集中定数素子で構成したもの、分布定数素子で構成したもの又は論理ゲート等の能動素子を使用したもの等）及び論理積回路又はフリップフロップ回路等を用いて波形変換を行っていた。そして、従来のＣＤ−Ｒにおいては、基準クロック周期は２３０ｎｓｅｃ程度であって、変調信号から記録信号への波形変換の精度は１０ｎｓｅｃ程度で必要十分であるので、上記のディレイライン等を用いて波形変換回路を容易に構成することができた。
【０００９】
一方、上記ＤＶＤ−Ｒにおいては、高記録容量化のため、基準クロック周期が３７ｎｓｅｃとされており、更に波形変換の精度についても非常に高精度であることが必要である。より具体的には、数ｎｓｅｃ程度（可能ならば１ｎｓｅｃ）の精度の分解能及び再現性が要求される。更に、当該精度で種々の設定変更（変換する波形の変更等）を可能とする必要もある。
【００１０】
【発明が解決しようとする課題】
しかしながら、従来利用可能な上記各ディレイラインにおいては、その分解能は５ｎｓｅｃ程度であり、更に全遅延時間に対して±１０％程度の精度誤差及び使用中の変動を考慮しておく必要がある。また、各素子を結ぶ配線間の遅延ばらつきをも考慮すると、実質的な精度は更に低下してしまうという問題点があった。
【００１１】
更に、遅延時間を可変とする構成においては、特殊な高分解能ディレイラインを多数縦続接続する必要があり、夫々のディレイラインのばらつきに起因して全体としての分解能が低下するという問題点もあった。
【００１２】
そこで、本発明は、上記の各問題点に鑑みて成されたもので、その課題は、ＤＶＤ−Ｒに適用可能な分解能、精度並びに再現性を具備しつつ変調信号を記録信号に変換し、記録すべきディジタル情報に対応して正確な記録を行うことができると共に、安価且つ簡易な構成にて実現可能なディジタル情報記録装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記の課題を解決するために、請求項１に記載の発明は、入力された記録すべきディジタル情報を、ＤＶＤ−Ｒ等の情報記録媒体に記録する際の記録信号に変換する信号変換装置において、前記ディジタル情報における複数種類のパルス波形を認識するパターン判別部等の波形認識手段と、前記複数種類のパルス波形に対応して予め夫々設定されている前記記録信号の波形である記録信号波形を記憶するパルス出力タイミング生成部等の記憶手段と、前記ディジタル情報における基準周期と等しい周期を有する基準クロック信号の周期より短い遅延時間を有する遅延素子を複数個縦続接続した遅延手段であるタイミング候補信号生成手段であって、当該基準クロック信号に基づいて、夫々の前記パルス波形に対応した前記記録信号における信号の立上がりタイミング又は立下がりタイミングのいずれか一方を示すタイミング信号の候補であるタイミング候補信号として夫々の前記遅延素子の出力信号を出力する遅延回路等のタイミング候補信号生成手段と、前記出力された複数のタイミング候補信号と前記基準クロック信号とを時間軸において比較し、夫々の前記遅延素子における前記遅延時間の変動を検出し変動検出信号を出力する比較回路等の検出手段と、前記認識されたパルス波形に対応する前記記録信号波形及び前記変動検出信号に基づいて、前記記録信号を形成すべき立上がりタイミング又は立下がりタイミングのいずれか一方に対応する前記タイミング候補信号を前記タイミング信号として選択する演算回路、立上がりタイミングセレクタ、立下りタイミングセレクタ等のタイミング信号選択手段と、前記選択されたタイミング信号及び前記ディジタル情報に基づいて、前記認識されたパルス波形に対応する前記記録信号を生成する波形整形ロジック部等の生成手段と、を備える。
【００１４】
請求項１に記載の発明の作用によれば、波形認識手段は、ディジタル情報における複数種類のパルス波形を認識する。
【００１５】
一方、記憶手段は、複数種類のパルス波形に対応して夫々設定されている記録信号波形を記憶する。
【００１６】
これらと並行して、基準クロック信号の周期より短い遅延時間を有する遅延素子を複数個縦続接続した遅延手段であるタイミング候補信号生成手段は、当該基準クロック信号に基づいてタイミング信号の候補であるタイミング候補信号として夫々の遅延素子の出力信号を出力する。
これにより、検出手段は、生成された複数のタイミング候補信号と基準クロック信号とを時間軸において比較し、夫々の遅延素子における遅延時間の変動を検出し変動検出信号を出力する。
【００１７】
そして、タイミング信号選択手段は、認識されたパルス波形に対応する記録信号波形及び変動検出信号に基づいて、記録信号を形成すべき立上がりタイミング又は立下がりタイミングのいずれか一方に対応するタイミング候補信号をタイミング信号として選択する。
【００１８】
最後に、生成手段は、選択されたタイミング信号及びディジタル情報に基づいて、認識されたパルス波形に対応する記録信号を生成する。
【００１９】
よって、生成されたタイミング候補信号からディジタル情報のパルス波形に対応する記録信号を形成すべきタイミングに対応するタイミング信号を選択し、これらに基づいて認識されたパルス波形に対応する記録信号を生成するので、ディジタル情報を高精度且つ再現性良く記録信号に変換できる。
また、タイミング候補信号生成手段が、基準クロック信号の周期より短い遅延時間を有する遅延素子を複数個縦続接続した遅延手段であると共に、夫々の遅延素子の出力信号を夫々タイミング候補信号として出力するので、簡易な構成でタイミング候補信号を生成することができる。
更に、タイミング信号選択手段が、認識されたパルス波形に対応する記録信号波形及び変動検出信号に基づいてタイミング信号を選択するので、遅延素子においてその遅延時間に変動が生じた場合でも、それを補償して高精度に記録信号を生成できる。
【００２０】
上記の課題を解決するために、請求項２に記載の発明は、入力された記録すべきディジタル情報を、ＤＶＤ−Ｒ等の情報記録媒体に記録する際の記録信号に変換する信号変換装置において、前記ディジタル情報における複数種類のパルス波形を認識するパターン判別部等の波形認識手段と、前記複数種類のパルス波形に対応して予め夫々設定されている前記記録信号の波形である記録信号波形を記憶するパルス出力タイミング生成部等の記憶手段と、前記ディジタル情報における基準周期と等しい周期を有する基準クロック信号の周期より短い遅延時間を有する遅延素子を複数個縦続接続した遅延手段であるタイミング候補信号生成手段であって、当該基準クロック信号に基づいて、夫々の前記遅延素子の出力信号を、夫々の前記パルス波形に対応した前記記録信号における信号の立上がりタイミングを示す立上がりタイミング信号の候補である立上がりタイミング候補信号として出力し、更に夫々の前記パルス波形に対応した前記記録信号における信号の立下がりタイミングを示す立下がりタイミング信号の候補である立下がりタイミング候補信号として出力する遅延回路等のタイミング候補信号生成手段と、前記出力された複数の立上がりタイミング候補信号及び複数の立下がりタイミング候補信号と前記基準クロック信号とを時間軸において比較し、夫々の前記遅延素子における前記遅延時間の変動を検出し変動検出信号を出力する比較回路等の検出手段と、前記認識されたパルス波形に対応する前記記録信号波形及び前記変動検出信号に基づいて、前記記録信号を形成すべき立上がりタイミングに対応する前記立上がりタイミング候補信号を前記立上がりタイミング信号として選択する演算回路、立上がりタイミングセレクタ等の立上がりタイミング信号選択手段と、前記認識されたパルス波形に対応する前記記録信号波形及び前記変動検出信号に基づいて、前記記録信号を形成すべき立下がりタイミングに対応する前記立下がりタイミング候補信号を前記立下がりタイミング信号として選択する演算回路、立下がりタイミングセレクタ等の立下がりタイミング信号選択手段と、前記選択された立上がりタイミング信号及び立下がりタイミング信号並びに前記ディジタル情報に基づいて、前記認識されたパルス波形に対応する前記記録信号を生成する波形生成ロジック部等の生成手段と、を備える。
【００２１】
請求項２に記載の発明の作用によれば、波形認識手段は、ディジタル情報における複数種類のパルス波形を認識する。
【００２２】
一方、記憶手段は、複数種類のパルス波形に対応して夫々設定されている記録信号波形を記憶する。
【００２３】
これらと並行して、基準クロック信号の周期より短い遅延時間を有する遅延素子を複数個縦続接続した遅延手段であるタイミング候補信号生成手段は、当該基準クロック信号に基づいて複数の立上がりタイミング候補信号及び複数の立下がりタイミング候補信号として夫々の遅延素子の出力信号を出力する。
これにより、検出手段は、生成された複数の立上がりタイミング候補信号及び複数の立下がりタイミング候補信号と基準クロック信号とを時間軸において比較し、夫々の遅延素子における遅延時間の変動を検出し変動検出信号を出力する。
【００２４】
そして、立上がりタイミング信号選択手段は、認識されたパルス波形に対応する記録信号波形及び前記変動検出信号に基づいて、記録信号を形成すべき立上がりタイミングに対応する立上がりタイミング候補信号を立上がりタイミング信号として選択する。
【００２５】
一方、立下がりタイミング信号選択手段は、認識されたパルス波形に対応する記録信号波形及び前記変動検出信号に基づいて、記録信号を形成すべき立下がりタイミングに対応する立下がりタイミング候補信号を立下がりタイミング信号として選択する。
【００２６】
最後に、生成手段は、選択された立上がりタイミング信号及び立下がりタイミング信号並びにディジタル情報に基づいて、認識されたパルス波形に対応する記録信号を生成する。
【００２７】
よって、生成された立上がりタイミング候補信号及び立下がりタイミング候補信号からディジタル情報のパルス波形に対応する記録信号を形成すべきタイミングに対応する立上がりタイミング信号及び立下がりタイミング信号を選択し、これらに基づいて認識されたパルス波形に対応する記録信号を生成するので、ディジタル情報を高精度且つ再現性良く記録信号に変換できる。
また、タイミング候補信号生成手段が、基準クロック信号の周期より短い遅延時間を有する遅延素子を複数個縦続接続した遅延手段であると共に、夫々の遅延素子の出力信号を夫々立上がりタイミング候補信号及び立下がりタイミング候補信号として出力するので、簡易な構成でタイミング候補信号を生成することができる。
更に、立上がりタイミング信号選択手段が、認識されたパルス波形に対応する記録信号波形及び変動検出信号に基づいて立上がりタイミング信号を選択すると共に、立下がりタイミング信号選択手段が、認識されたパルス波形に対応する記録信号波形及び変動検出信号に基づいて立下がりタイミング信号を選択するので、遅延素子においてその遅延時間に変動が生じた場合でも、それを補償して高精度に記録信号を生成できる。
【００３６】
上記の課題を解決するために、請求項３に記載の発明は、請求項１又は２に記載の信号変換装置において、前記遅延素子は、バッファ素子であるように構成される。
【００３７】
請求項３に記載の発明の作用によれば、請求項１又は２に記載の発明の作用に加えて、遅延素子がバッファ素子であるので、高精度で記録信号を生成できる。
【００３８】
上記の課題を解決するために、請求項４に記載の発明は、請求項２に記載の信号変換装置において、前記基準クロック信号を微分して当該基準クロック信号の立上がりタイミングを示す基準立上がりタイミング信号を生成する微分回路等の微分手段を更に備え、前記タイミング候補信号生成手段は、前記基準立上がりタイミング信号の周期より短い遅延時間を有し、当該基準立上がりタイミング信号を当該遅延時間だけ遅延させるセレクタ等の遅延素子を複数個縦続接続した遅延手段であると共に、前記立上がりタイミング信号選択手段は、いずれか一の前記遅延素子の出力信号を前記立上がりタイミング信号として出力し、更に、前記立下がりタイミング信号選択手段は、いずれか一の前記遅延素子の出力信号を前記立下がりタイミング信号として出力するように構成される。
【００３９】
請求項４に記載の発明の作用によれば、請求項２に記載の発明の作用に加えて、微分手段は、基準クロック信号を微分して基準立上がりタイミング信号を生成する。
【００４０】
ここで、タイミング候補信号生成手段は、基準立上がりタイミング信号の周期より短い遅延時間を有し、当該基準立上がりタイミング信号を当該遅延時間だけ遅延させる遅延素子を複数個縦続接続した遅延手段として構成されている。
【００４１】
これにより、立上がりタイミング信号選択手段は、いずれか一の遅延素子の出力信号を立上がりタイミング信号として出力する。
【００４２】
更に立下がりタイミング信号選択手段は、いずれか一の遅延素子の出力信号を立下がりタイミング信号として出力する。
【００４３】
よって、簡易な構成で立上がりタイミング信号及び立下がりタイミング信号を生成することができる。
【００４４】
上記の課題を解決するために、請求項５に記載の発明は、請求項２に記載の信号変換装置において、前記基準クロック信号の周期より短い遅延時間を有するセレクタ等の第１遅延素子を複数個縦続接続した第１遅延手段と、複数の前記第１遅延素子の出力信号の夫々と前記基準クロック信号とを時間軸において夫々比較し、夫々の前記第１遅延素子における前記遅延時間の変動を検出し変動検出信号を出力する比較回路等の検出手段と、前記基準クロック信号を微分して当該基準クロック信号の立上がりタイミングを示す基準立上がりタイミング信号を生成する微分回路等の微分手段と、を更に備え、前記タイミング候補信号生成手段は、前記第１遅延素子と同種の第２遅延素子であって、前記基準立上がりタイミング信号の周期より短い遅延時間を有し、当該基準立上がりタイミング信号を当該遅延時間だけ遅延させるセレクタ等の第２遅延素子を複数個縦続接続した第２遅延手段であると共に、前記立上がりタイミング信号選択手段は、前記認識されたパルス波形に対応する前記記録信号波形及び前記変動検出信号に基づいて、いずれか一の前記第２遅延素子の出力信号を前記立上がりタイミング信号として出力し、更に、前記立下がりタイミング信号選択手段は、前記認識されたパルス波形に対応する前記記録信号波形及び前記変動検出信号に基づいて、いずれか一の前記第２遅延素子の出力信号を前記立下がりタイミング信号として出力するように構成される。
【００４５】
請求項５に記載の発明の作用によれば、請求項２に記載の発明の作用に加えて、第１遅延手段は、基準クロック信号の周期より短い遅延時間を有する第１遅延素子を複数個縦続接続して構成されている。
【００４６】
そして、検出手段は、複数の第１遅延素子の出力信号の夫々と基準クロック信号とを時間軸において夫々比較し、夫々の第１遅延素子における遅延時間の変動を検出し変動検出信号を出力する。
【００４７】
一方、微分手段は、基準クロック信号を微分して当該基準クロック信号の立上がりタイミングを示す基準立上がりタイミング信号を生成する。
【００４８】
そして、タイミング候補信号生成手段は、第１遅延素子と同種の第２遅延素子であって、基準立上がりタイミング信号の周期より短い遅延時間を有し、当該基準立上がりタイミング信号を当該遅延時間だけ遅延させる第２遅延素子を複数個縦続接続した第２遅延手段として構成されている。
【００４９】
これらにより、立上がりタイミング信号選択手段は、認識されたパルス波形に対応する記録信号波形及び変動検出信号に基づいて、いずれか一の第２遅延素子の出力信号を立上がりタイミング信号として出力する。
【００５０】
更に立下がりタイミング信号選択手段は、認識されたパルス波形に対応する記録信号波形及び変動検出信号に基づいて、いずれか一の第２遅延素子の出力信号を立下がりタイミング信号として出力する。
【００５１】
よって、簡易な構成で立上がりタイミング信号及び立下がりタイミング信号を生成することができると共に、第２遅延素子においてその遅延時間に変動が生じた場合でも、当該第２遅延素子と同種の第１遅延素子を用いて得られた変動検出信号を用いて当該変動を補償し、高精度に記録信号を生成できる。
【００５２】
上記の課題を解決するために、請求項６に記載の発明は、請求項５に記載の信号変換装置において、前記第１遅延素子又は前記第２遅延素子は、縦続接続されている一つ前段の前記第１遅延素子又は前記第２遅延素子の出力信号と前記基準立上がりタイミング信号のいずれか一方を選択するセレクタ等の選択素子であると共に、前記立上がりタイミング信号選択手段は、前記認識されたパルス波形に対応する前記記録信号波形及び前記変動検出信号に基づいて、前記第２遅延素子に対応する一の前記選択素子における選択を制御して前記立上がりタイミング信号を出力し、更に、前記立下がりタイミング信号選択手段は、前記認識されたパルス波形に対応する前記記録信号波形及び前記変動検出信号に基づいて、前記第２遅延素子に対応する一の前記選択素子における選択を制御して前記立下がりタイミング信号を出力するように構成される。
【００５３】
請求項６に記載の発明の作用によれば、請求項５に記載の発明の作用に加えて、第１遅延素子又は第２遅延素子は、縦続接続されている一つ前段の第１遅延素子又は第２遅延素子の出力信号と基準立上がりタイミング信号のいずれか一方を選択する選択素子であると共に、立上がりタイミング信号選択手段は、認識されたパルス波形に対応する記録信号波形及び変動検出信号に基づいて、第２遅延素子に対応する一の選択素子における選択を制御して立上がりタイミング信号を出力し、更に、立下がりタイミング信号選択手段は、認識されたパルス波形に対応する記録信号波形及び変動検出信号に基づいて、第２遅延素子に対応する一の選択素子における選択を制御して立下がりタイミング信号を出力する。
【００５４】
よって、高精度で立下がりタイミング信号又は立上がりタイミング信号を出力して記録信号を生成できる。
【００５５】
上記の課題を解決するために、請求項７に記載の発明は、請求項１から６のいずれか一項に記載の信号変換装置と、前記生成された記録信号を前記情報記録媒体に記録するピックアップ等の記録手段と、を備える。
【００５６】
請求項７に記載の発明の作用によれば、請求項１から６のいずれか一項に記載の発明の作用に加えて、記録手段は、生成された記録信号を情報記録媒体に記録する。
【００５７】
よって、ディジタル情報に対応した正確な形状の記録ピットを形成して当該ディジタル情報を記録できる。
【００５８】
【発明の実施の形態】
次に、本発明に好適な実施の形態について、図面に基づいて説明する。なお、以下の説明は、ホストコンピュータから送信されてくるディジタル情報を上記ＤＶＤ−Ｒに対して記録するための情報記録装置について本発明を適用した実施の形態を説明するものである。
【００５９】
（Ｉ）情報記録装置の実施の形態
始めに、本実施形態に係る情報記録装置の全体構成及び動作について、図１を用いて説明する。なお、以下の実施の形態では、ＤＶＤ−Ｒにおいて、当該ＤＶＤ−Ｒ上のアドレス情報等を記録したプリピットが、ディジタル情報を記録すべき記録トラック上等に予め形成されており、ディジタル情報の記録時には、当該プリピットを予め検出することによりＤＶＤ−Ｒ上のアドレス情報を得、これによりディジタル情報を記録するＤＶＤ−Ｒ上の記録位置を検出して記録するものとする。
【００６０】
図１に示すように、実施形態の情報記録装置Ｓは、記録手段としてのピックアップ２と、再生増幅器３と、デコーダ４と、プリピット信号デコーダ５と、スピンドルモータ６と、サーボ回路７と、プロセッサ８と、エンコーダ９と、主として本発明に係る信号変換装置としてのパワー制御回路１１と、記録手段としてのレーザ駆動回路１２と、インターフェース１３と、クロック発生部ＲＣにより構成されている。また、当該情報記録装置Ｓには、外部のホストコンピュータ１４から記録すべきディジタル情報Ｓｒがインターフェース１３を介して入力されている。
【００６１】
次に、全体の動作を説明する。
【００６２】
ピックアップ２は、図示しないレーザダイオード、偏向ビームスプリッタ、対物レンズ、光検出器等を含み、レーザ駆動信号Ｓｄｌに基づいて光ビームＢをＤＶＤ−Ｒ１の情報記録面に照射し、その反射光に基づいて上記プリピットを検出して記録すべきディジタル情報を記録すると共に、既に記録されているディジタル情報がある場合には、上記光ビームＢの反射光に基づいて当該既に記録されているディジタル情報を検出する。
【００６３】
そして、再生増幅器３は、ピックアップ２から出力されたプリピットに対応する情報を含む検出信号Ｓｄｔを増幅し、プリピットに対応するプリピット信号Ｓｐｐを出力すると共に、既に記録されているディジタル情報に対応する増幅信号Ｓｐを出力する。
【００６４】
その後、デコーダ４は、増幅信号Ｓｐに対して８−１６復調及びデインターリーブを施すことにより当該増幅信号Ｓｐをデコードし、復調信号Ｓｄｍ及びサーボ復調信号Ｓｓｄを出力する。
【００６５】
一方、プリピット信号デコーダ５は、プリピット信号Ｓｐｐをデコードして復調プリピット信号Ｓｐｄを出力する。
【００６６】
そして、サーボ回路７は、復調プリピット信号Ｓｐｄ及びサーボ復調信号Ｓｓｄに基づいて、ピックアップ２におけるフォーカスサーボ制御及びトラッキングサーボ制御のためのピックアップサーボ信号Ｓｓｐを出力すると共に、ＤＶＤ−Ｒ１を回転させるためのスピンドルモータ６の回転をサーボ制御するためのスピンドルサーボ信号Ｓｓｓを出力する。
【００６７】
これらと並行して、プロセッサ８は、復調信号Ｓｄｍに基づいて既に記録されていたディジタル情報に対応する再生信号Ｓｏｔを外部に出力すると共に、情報記録装置Ｓ全体を主として制御する。
【００６８】
一方、インターフェース１３は、プロセッサ８の制御の下、ホストコンピュータ１４から送信されてくるディジタル情報Ｓｒに対して、これを情報記録装置Ｓに取り込むためのインターフェース動作を行い、当該ディジタル情報Ｓｒをエンコーダ９に出力する。
【００６９】
そして、エンコーダ９は、図示しないＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ ）ジェネレータ、８−１６変調部、スクランブラ等を含み、ディジタル情報Ｓｒに基づいて、再生時のエラー訂正を行う単位であるＥＣＣブロックを構成すると共に、当該ＥＣＣブロックに対してインターリーブ及び８−１６変調並びにスクランブル処理を施し、変調信号Ｓｒｅを生成する。
【００７０】
そして、パワー制御回路１１は、変調信号Ｓｒｅに基づいて、ピックアップ２内の図示しないレーザダイオードの出力を制御するための記録信号Ｓｄｄを出力する。このとき、当該パワー制御回路１１には後述の基準クロック信号Ｓｃｌが供給されていると共に、プロセッサ８からの後述のレジスタ設定信号Ｓｃｐ１乃至Ｓｃｐ８が供給されている。
【００７１】
その後、レーザ駆動回路１２は、記録信号Ｓｄｄに基づいて、実際に上記レーザダイオードを駆動して光ビームＢを出射させるための上記レーザ駆動信号Ｓｄｌを出力する。
【００７２】
クロック発生部ＲＣは、上記夫々の構成部材が動作する際の基準クロック信号Ｓｃｌを生成する。このとき、当該基準クロック信号Ｓｃｌの周期は上述の１Ｔとされている。
【００７３】
（ＩＩ）パワー制御回路の第１実施形態
次に、本発明の第１実施形態に係るパワー制御回路１１の構成及び動作について、図２乃至図９を用いて説明する。
【００７４】
（ｉ）全体構成及び動作
始めに、第１実施形態のパワー制御回路１１の全体構成及び動作について図２及び図３を用いて説明する。なお、図２はパワー制御回路１１の全体構成を示すブロック図であり、図３は当該パワー制御回路１１の動作における各部の信号を含むタイミングチャートである。また、図３は、スペース／マーク（変調信号Ｓｒｅが“Ｈ”となっている期間と“Ｌ”となっている期間）の組み合わせが３Ｔ／４Ｔである変調信号Ｓｒｅを記録信号Ｓｄｄに波形変換する場合を示すものである。
【００７５】
また、以下の説明においては、その理解の容易化のために、記録信号Ｓｄｄにおける各パルス（上記トップパルス及びパルストレイン）におけるパルスの立上がり位置の設定に関連するデータについては、符号「ＬＤ」を含んで示すものとし、パルスの立下がり位置の設定に関連するデータについては、符号「ＴＲ」を含んで示すものとする。
【００７６】
図２に示すように、パワー制御回路１１は、生成手段としての波形生成ロジック部１５と、タイミング候補信号生成手段、遅延手段としての遅延回路１６と、検出手段としての比較回路１７と、タイミング信号選択手段、立下がりタイミング信号選択手段及び立上がりタイミング信号選択手段としての演算回路１８と、タイミング信号選択手段、立下がりタイミング信号選択手段としての立下がりタイミングセレクタ１９と、タイミング信号選択手段、立上がりタイミング信号選択手段としての立上がりタイミングセレクタ２０とにより構成されている。
【００７７】
また、波形生成ロジック部１５は、信号生成部２１と、ＡＮＤ回路２４及び２５と、フリップフロップ回路２６とにより構成されている。
【００７８】
更に、信号生成部２１は、波形認識手段としてのパターン判別部２２と、記憶手段としてのパルス出力タイミング生成部２３とにより構成されている。
【００７９】
一方、遅延回路１６は、３７０個のバッファ素子Ｂ０乃至Ｂ３６９が縦続接続されて構成されている。このとき、夫々のバッファ素子Ｂ０乃至Ｂ３６９の動作時間（あるデータが入力されてから同じデータが出力されるまでの時間）については、正常値としては０．２ｎｓｅｃであるが、通常は、周囲の温度等の影響によりその動作時間が５０％から２００％の範囲、すなわち具体的には０．１ｎｓｅｃから０．４ｎｓｅｃの範囲で変動する。ここで、当該変動は、同一条件下においては個々のバッファ素子で共通（すなわち、全てのバッファ素子の動作時間は同じであり、それが変動するときには全てのバッファ素子において共通的に変動する。）と看做すことができるものである。
【００８０】
次に、パワー制御回路１１の全体動作について、図２及び図３を用いて説明する。
【００８１】
先ず、遅延回路１６及び比較回路１７の概要動作について、図２及び図３（ａ）を用いて説明する。
【００８２】
なお、比較回路１７は、上述のように遅延回路１６を構成するバッファ素子Ｂ０乃至Ｂ３６９における遅延量が変動することに鑑み、その変動量を把握して正しい記録信号Ｓｄｄを生成すべく、基準クロック信号Ｓｃｌの周期（１Ｔ）が、いくつの（何段の）バッファ素子に相当するものであるかを検出する機能を有する。
【００８３】
パワー制御回路１１に入力された基準クロック信号Ｓｃｌは、遅延回路１６に入力され、夫々のバッファ素子Ｂ０乃至Ｂ３６９に対して縦続的に入力される。そして、夫々のバッファ素子Ｂ０乃至Ｂ３６９において上記動作時間だけ遅延されて出力される。このとき、各バッファ素子Ｂ０乃至Ｂ３６９の出力信号は、次段のバッファ素子に入力されると共に夫々別個に遅延信号Ｓｄ０乃至Ｓｄ３６９として出力される。
【００８４】
この遅延信号Ｓｄ０乃至Ｓｄ３６９のうち、遅延信号Ｓｄ９１乃至Ｓｄ３６９が並列的に比較回路１７に出力される。ここで、全ての遅延信号Ｓｄ０乃至Ｓｄ３６９のうち遅延信号Ｓｄ９１乃至Ｓｄ３６９のみが比較回路に入力されるのは、例えば、各バッファ素子Ｂ０乃至Ｂ３６９における動作時間が０．１ｎｓｅｃであったとすると、基準クロックＳｃｌの周期（３７ｎｓｅｃ）はバッファ素子３７０個分に相当する（すなわち、バッファ素子Ｂ３６９の出力信号である遅延信号Ｓｄ３６９が基準クロックＳｃｌを１周期分だけ遅延させた波形を有する）ので、当該遅延信号Ｓｄ３６９を比較回路１７に入力すれば、当該比較回路１７において基準クロックＳｃｌの周期がバッファ素子３７０個分に相当することが認識できるからである。一方、各バッファ素子Ｂ０乃至Ｂ３６９における動作時間が０．４ｎｓｅｃであったとすると、基準クロックＳｃｌの周期はバッファ素子９２個分に相当する（すなわち、バッファ素子Ｂ９１の出力信号である遅延信号Ｓｄ９１が基準クロックＳｃｌを１周期分だけ遅延させた波形を有する）ので、当該遅延信号Ｓｄ９１を比較回路１７に入力すれば、当該比較回路１７において基準クロックＳｃｌの周期がバッファ素子９２個分に相当することが認識できるからである。すなわち、遅延信号Ｓｄ９１乃至Ｓｄ３６９を比較回路１７に入力すれば、全ての場合について基準クロックＳｃｌの周期がバッファ素子いくつ分に相当するかが認識できるのである。
【００８５】
比較回路１７に入力された遅延信号Ｓｄ９１乃至Ｓｄ３６９は、当該比較回路において同時並行的に入力されている基準クロック信号Ｓｃｌと個別に比較され、基準クロック信号Ｓｃｌを一周期（１Ｔ）遅延させた波形を有する遅延信号が遅延信号Ｓｄ９１乃至Ｓｄ３６９のうちいずれの遅延信号であるかが検出される。図３（ａ）に示す場合においては、遅延信号Ｓｄ１８５が基準クロック信号Ｓｃｌと同期していると判断されるので、当該遅延信号Ｓｄ１８５に対応して基準クロックＳｃｌの周期に相当するバッファ素子を示すオフセットクロック信号Ｓｏｃが演算回路に出力される（なお、図３（ａ）において、遅延信号Ｓｄ１８５に対応するオフセットクロック信号Ｓｏｃは符号「９３（１８５−９２）」で示されるデータである。）。この比較回路１７の動作については、後ほど詳述する。
【００８６】
そして、演算回路１８は、プロセッサ８からの、記録信号Ｓｄｄにおける各パルスの立上がり位置及び立下がり位置を設定するためのレジスタ設定信号Ｓｃｐ１乃至Ｓｃｐ８、当該オフセットクロック信号Ｓｏｃ及び基準クロック信号Ｓｃｌ並びに波形生成ロジック部１５からの後述のレジスタ選択信号Ｓｅｒｅに基づき、後述の立下がりタイミングセレクタ１９に出力されている遅延信号Ｓｄ４６乃至Ｓｄ３３３のうち、記録信号Ｓｄｄの各パルスにおける立下がり位置の設定に用いられる遅延信号を選択するための立下がり選択信号Ｓｔｃを出力すると共に、後述の立上がりタイミングセレクタ２０に出力されている遅延信号Ｓｄ０乃至Ｓｄ１４８のうち、記録信号Ｓｄｄの各パルスにおける立上がり位置の設定に用いられる遅延信号を選択するための立上がり選択信号Ｓｌｃを出力する。なお、演算回路１８の動作については、後ほど詳述する。
【００８７】
次に、立上がりタイミングセレクタ２０及び波形生成ロジック部１５の概要動作について、図２及び図３（ｂ）を用いて説明する。
【００８８】
上述のように、立上がりタイミングセレクタ２０には、遅延回路１６から出力される遅延信号のうち、遅延信号Ｓｄ０乃至Ｓｄ１４８が出力されている。そして、立上がりタイミングセレクタ２０においては、立上がり選択信号Ｓｌｃに基づいて、入力されている遅延信号（各遅延信号毎に各バッファ素子の遅延時間分だけ位相がずれている。）の中から記録信号Ｓｄｄのパルスにおける立上がりタイミングを示す遅延信号を選択して立上がりタイミング信号ＳｌｄとしてＡＮＤ回路２４に出力する。ここで、立上がりタイミング信号Ｓｌｄには、記録信号Ｓｄｄのパルスにおける立上がりタイミングを示すパルスが１Ｔの期間に１パルスづつ含まれている。更に、当該パルスは、立上がり選択信号Ｓｌｃに基づいて遅延信号の中から選択されるパルスであるので、後述のレジスタ選択信号Ｓｅｒｅを用いて立上がり選択信号Ｓｌｃを制御することにより、夫々遅延信号における遅延時間（上記動作時間。例えば、０．２ｎｓｅｃ）の精度で記録信号Ｓｄｄのパルスにおける立上がりタイミングを制御することができる。
【００８９】
この動作について図３（ｂ）を用いて更に説明すると、図３（ｂ）に示す場合には、パルストレインにおける各パルスの立上がりを示す立上がりタイミング信号Ｓｌｄとして遅延信号Ｓｄ３７を選択すべく立上がり選択信号Ｓｌｃ（演算回路１８においてレジスタ選択信号Ｓｅｒｅに基づいて選択された信号であり、符号「ＰＴＬＤ ＮＵＭ；３７」で示す。）が演算回路１８から出力されており、また、トップパルスの立上がりを示す立上がりタイミング信号Ｓｌｄとして遅延信号Ｓｄ２８を選択すべく立上がり選択信号Ｓｌｃ（演算回路１８においてレジスタ選択信号Ｓｅｒｅに基づいて選択された信号であり、符号「ＴＰ ＬＤ ＮＵＭ １；２８」で示す。）が演算回路１８から出力されている。
【００９０】
そして、夫々の立上がり選択信号Ｓｌｃに基づいて、遅延信号Ｓｄ３７の立上がりタイミング及び遅延信号Ｓｄ２８の立上がりタイミングにおいて“Ｈ”となる立上がりタイミング信号Ｓｌｄが出力されている。
【００９１】
次に、ＡＮＤ回路２４の一方の入力端子には、パルス出力タイミング生成部２３から、変換すべき変調信号Ｓｒｅにおけるマーク／スペースの組み合わせに対応して設定される立上がりイネーブル信号Ｓｌｅが入力されている。この立上がりイネーブル信号Ｓｌｅは、変換すべき変調信号Ｓｒｅにおけるパルス波形（３Ｔ乃至１４Ｔの波形）の夫々に対応して、波形変換後の記録信号Ｓｄｄの波形が各パルス波形に対応したトップパルスとパルストレインの組み合わせとなるように立上がりタイミング信号Ｓｌｄ内のパルスを選択するための信号であり、換言すると、立上がりタイミング信号Ｓｌｄに含まれるパルスのうち、記録信号Ｓｄｄのパルス波形の立上がりを示すパルス（後述のセット信号Ｓｒｓ）として出力されることを許可するパルスを選択するための信号である。従って、変調信号Ｓｒｅにおける３Ｔから１４Ｔの１２種類のパルス波形に対応してパルス出力タイミング生成部２３において１２種類の立上がりイネーブル信号Ｓｌｅが生成され、当該生成された立上がりイネーブル信号Ｓｌｅのうち、パターン判別部２２において認識された変調信号Ｓｒｅの波形に対応した一の立上がりイネーブル信号Ｓｌｅが出力されることとなる。
【００９２】
これらにより、ＡＮＤ回路２４において上記立上がりタイミング信号Ｓｌｄと立上がりイネーブル信号Ｓｌｅの論理積が算出され、トップパルス又はパルストレインにおける立上がりタイミングを示すセット信号Ｓｒｓがフリップフロップ回路２６のセット端子に出力される。
【００９３】
その後、フリップフロップ回路２６においては、上記セット信号Ｓｒｓと、後述のリセット信号Ｓｒｒ（フリップフロップ回路２６のリセット端子に入力されている。）とに基づいて、セット信号Ｓｒｓのパルスのタイミングで“Ｈ”となり、リセット信号Ｓｒｒのパルスのタイミングで“Ｌ”に変化する上記記録信号Ｓｄｄを出力する。
【００９４】
次に、立下がりタイミングセレクタ１９及び波形生成ロジック部１５の概要動作について、図２及び図３（ｃ）を用いて説明する。
【００９５】
上述のように、立下がりタイミングセレクタ１９には、遅延回路１６から出力される遅延信号のうち、遅延信号Ｓｄ４６乃至Ｓｄ３３３が出力されている。そして、立下がりタイミングセレクタ１９においては、立下がり選択信号Ｓｔｃに基づいて、入力されている遅延信号の中から記録信号Ｓｄｄのパルスにおける立下がりを示す遅延信号を選択して立下がりタイミング信号ＳｔｒとしてＡＮＤ回路２５に出力する。ここで、立下がりタイミング信号Ｓｔｒには、記録信号Ｓｄｄのパルスにおける立下がりタイミングを示すパルスが１Ｔの期間に１パルスづつ含まれている。更に、当該パルスは、立下がり選択信号Ｓｔｃに基づいて遅延信号の中から選択されるパルスであるので、後述のレジスタ選択信号Ｓｅｒｅを用いて立下がり選択信号Ｓｔｃを制御することにより、夫々遅延信号における遅延時間（上記動作時間）の精度で記録信号Ｓｄｄのパルスにおける立下がりタイミングを制御することができる。
【００９６】
この動作について図３（ｃ）を用いて更に説明すると、図３（ｃ）に示す場合には、トップパルスの立下がりを示す立下がりタイミング信号Ｓｔｒとして遅延信号Ｓｄ１３９を選択すべく立下がり選択信号Ｓｔｃ（演算回路１８においてレジスタ選択信号Ｓｅｒｅに基づいて選択された信号であり、符号「ＴＰ ＴＲ ＮＵＭ；１３９」で示す。）が出力されており、また、パルストレインの立下がりを示す立下がりタイミング信号Ｓｔｒとして遅延信号Ｓｄ１３０を選択すべく立下がり選択信号Ｓｔｃ（演算回路１８においてレジスタ選択信号Ｓｅｒｅに基づいて選択された信号であり、符号「ＰＴ ＴＲ ＮＵＭ；１３０」で示す。）が出力されている。
【００９７】
そして、夫々の立下がり選択信号Ｓｔｃに基づいて、遅延信号Ｓｄ１３９の立上がりタイミング及び遅延信号Ｓｄ１３０の立上がりタイミングにおいて“Ｈ”となる立下がりタイミング信号Ｓｔｒが出力されている。
【００９８】
次に、ＡＮＤ回路２５の一方の入力端子には、パルス出力タイミング生成部２３から、変換すべき変調信号Ｓｒｅにおけるマーク／スペースの組み合わせに対応して設定される立下がりイネーブル信号Ｓｔｅが入力されている。この立下がりイネーブル信号Ｓｔｅは、変換すべき変調信号Ｓｒｅにおけるパルス波形の夫々に対応して、波形変換後の記録信号Ｓｄｄの波形が各パルス波形に対応したトップパルスとパルストレインの組み合わせとなるように立下がりタイミング信号Ｓｔｒ内のパルスを選択するための信号であり、換言すると、立下がりタイミング信号Ｓｔｒに含まれるパルスのうち、記録信号Ｓｄｄのパルス波形の立下がりを示すパルス（後述のリセット信号Ｓｒｒ）として出力されることを許可するパルスを選択するための信号である。従って、上記立上がりイネーブル信号Ｓｌｅと同様に、変調信号Ｓｒｅにおける３Ｔから１４Ｔの１２種類のパルス波形に対応してパルス出力タイミング生成部２３において１２種類の立下がりイネーブル信号Ｓｔｅが生成され、当該生成された立下がりイネーブル信号Ｓｔｅのうち、パターン判別部２２において認識された変調信号Ｓｒｅの波形に対応した一の立下がりイネーブル信号Ｓｔｅが出力されることとなる。
【００９９】
これらにより、ＡＮＤ回路２５において上記立下がりタイミング信号Ｓｔｒと立下がりイネーブル信号Ｓｔｅの論理積が算出され、トップパルス又はパルストレインにおける立下がりタイミングを示す上記リセット信号Ｓｒｒがフリップフロップ回路２６のリセット端子に出力される。
【０１００】
その後は、上述のように、フリップフロップ回路２６において上記セット信号Ｓｒｓとリセット信号Ｓｒｒとに基づいて、セット信号Ｓｒｓのパルスのタイミングで“Ｈ”となり、リセット信号Ｓｒｒのパルスのタイミングで“Ｌ”に変化する上記記録信号Ｓｄｄを出力する。
【０１０１】
ここで、図３（ｃ）に示す場合の記録信号Ｓｄｄは、スペース／マークの組み合わせが３Ｔ／４Ｔである変調信号Ｓｒｅを波形変換した場合を示すものであるが、当該記録信号Ｓｄｄと変調信号Ｓｒｅとを時間軸において比較すると、図３（ｃ）最下段に示すように変調信号Ｓｒｅの“Ｈ”の期間における最初の１．５Ｔ間は記録信号Ｓｄｄでは“Ｌ”となっており、次の１．５Ｔ間は“Ｈ”となっている。更に、後半の１．０Ｔ期間は“Ｈ”と“Ｌ”が０．５Ｔ間づつ組み合わされている。
【０１０２】
（ｉｉ）細部構成及び動作
次に、上記パワー制御回路１１を構成する各部の細部構成及び動作について、図４乃至図９を用いて説明する。
【０１０３】
始めに、上記比較回路１７の細部構成及び動作について、図４及び図５を用いて説明する。
【０１０４】
図４に示すように、比較回路１７は、２７９個のＤ型のフリップフロップ回路Ｆ０乃至Ｆ２７８と、デコーダ３０とにより構成されている。
【０１０５】
この構成において、基準クロック信号Ｓｃｌは、夫々のフリップフロップ回路Ｆ０乃至Ｆ２７８のクロック端子に並列的に入力されている。一方、遅延回路１６からの遅延信号Ｓｄ９１乃至Ｓ３６９は、夫々対応するフリップフロップ回路Ｆ０乃至Ｆ２７８のいずれかの入力端子に入力されている。そして、夫々のフリップフロップ回路Ｆ０乃至Ｆ２７８は、基準クロック信号Ｓｃｌのタイミングにおいて入力されている遅延信号Ｓｄ９１乃至Ｓｄ３６９の値をラッチし、夫々ラッチ信号Ｓｑ９１乃至Ｓｑ３６９として出力する。
【０１０６】
これにより、デコーダ３０は、全てのラッチ信号Ｓｑ９１乃至Ｓｑ３６９を並列的に監視し、基準クロック信号Ｓｃｌが“Ｈ”になるタイミング以降最初に“Ｈ”に変化するラッチ信号を検出し、当該“Ｈ”に変化したラッチ信号に対応するバッファ素子の番号を上記オフセットクロック信号Ｓｏｃとして出力する。この処理は、いわゆるバイナリコード化処理と呼ばれるものである。
【０１０７】
以上の比較回路１７の動作を図５を用いて更に説明すると、図５に示す場合には、最初の基準クロック信号Ｓｃｌが“Ｈ”になるタイミングにおいては、遅延信号Ｓｄ１８４までが“Ｈ”であり、遅延信号Ｓｄ１８５以降が“Ｌ”になっている。従って、ラッチ信号としては、当該最初の基準クロック信号Ｓｃｌが“Ｈ”になるタイミングにおいては、ラッチ信号Ｓｑ１８３までが“Ｈ”であり、ラッチ信号Ｓｑ１８４以降が“Ｌ”となっている。そして、当該ラッチ信号Ｓｑ１８４がその基準クロック信号Ｓｃｌが“Ｈ”になるタイミング以降に最初に“Ｈ”に変化している。従って、当該タイミングにおいては、ラッチ信号Ｓｑ１８４に対応するフリップフロップ回路Ｆ９３に入力されているバッファ素子Ｂ１８４を示す信号（「９２（１８４−９２）」を示す）がオフセットクロック信号Ｓｏｃとして出力される。
【０１０８】
次に、図５に示す２番目の基準クロック信号Ｓｃｌが“Ｈ”になるタイミングにおいては、遅延信号Ｓｄ１８５までが“Ｈ”であり、遅延信号Ｓｄ１８６以降が“Ｌ”になっている。図５に示す最初の基準クロック信号Ｓｃｌが“Ｈ”になるタイミングに比してこのように変化するのは、環境の変化により各バッファ素子における上記動作時間が変化したことによるものである。
【０１０９】
これにより、ラッチ信号としては、当該２番目の基準クロック信号Ｓｃｌが“Ｈ”になるタイミングにおいては、ラッチ信号Ｓｑ１８４までが“Ｈ”であり、ラッチ信号Ｓｑ１８５以降が“Ｌ”となっている。そして、当該ラッチ信号Ｓｑ１８５がその基準クロック信号Ｓｃｌが“Ｈ”になるタイミング以降に最初に“Ｈ”に変化している。従って、当該タイミングにおいては、ラッチ信号Ｓｑ１８５に対応するフリップフロップ回路Ｆ９４に入力されているバッファ素子Ｂ１８５を示す信号（「９３（１８５−９２）」を示す）がオフセットクロック信号Ｓｏｃとして出力される。
【０１１０】
この動作において、オフセットクロック信号Ｓｏｃとして、該当するバッファ素子の番号から「９２」を引いた値を出力するのは、デコーダ３０の設計の容易化のためである。
【０１１１】
次に、上記演算回路１８の細部構成及び動作について、図６及び図７を用いて説明する。
【０１１２】
図６に示すように、演算回路１８は、平均化部３１と、加算器３２及び４５と、定数器３３、４４及び４７と、乗算器３４と、３ビットのタイミング設定レジスタ３５乃至４２と、セレクタ４３、４６、６６及び６８と、除算器４８と、タイミング発生部４９と、除算結果レジスタ５０乃至５７と、演算結果レジスタ５８乃至６５と、立上がりタイミングレジスタ６７と、立下がりタイミングレジスタ６９とにより構成されている。
【０１１３】
次に、細部動作を説明する。
【０１１４】
比較回路１７からのオフセットクロック信号Ｓｏｃが入力されている平均化部３１は、基準クロック信号Ｓｃｌにおける２５６個のパルスのタイミングにおいて出力された上記オフセットクロック信号Ｓｏｃを平均化し、平均化信号Ｓｏｃｖ（２５６のオフセットクロック信号Ｓｏｃに含まれているバッファ素子の番号の平均値）として加算器３２に出力する。そして、当該加算器３２において定数器３３からの定数「９２」（上記比較回路１７の動作において減算した値（９２）に相当する。）を加算し、平均クロック信号Ｓａｖｅを生成して乗算器３４に出力する。この平均クロック信号Ｓａｖｅは、外部環境の変化によって変化した動作時間（遅延量）の情報を担うバッファ素子の番号（すなわち、変化した外部環境の下で基準クロック信号Ｓｃｌの周期と一致する遅延時間に相当するバッファ素子の番号）に相当するものである。
【０１１５】
一方、各タイミング設定レジスタ３５乃至４２には、プロセッサ８からの上記レジスタ設定信号Ｓｃｐ１乃至Ｓｃｐ８が夫々別個に入力されている。
【０１１６】
ここで、当該レジスタ設定信号Ｓｃｐ１乃至Ｓｃｐ８は、夫々、記録信号Ｓｄｄにおける各パルスの立上がりタイミング又は立下がりタイミングを示す設定値（基準クロックＳｃｌにおける一周期内の先頭からの時間（０．５Ｔ未満の値により設定されている。）により示される立上がりタイミング又は立下がりタイミング）を含んでいる。より具体的には、レジスタ設定信号Ｓｃｐ１乃至Ｓｃｐ５までがトップパルスの立上がりタイミングを示す値（トップパルスの立上がりタイミングについては、上記変調信号Ｓｒｅのマーク／スペースのパターンに応じて予め異なった５通りの位置が設定されており、夫々「ＴＰ ＬＤ ＰＯＳ０」乃至「ＴＰ ＬＤ ＰＯＳ４」としてタイミング設定レジスタ３５乃至３９に夫々別個に格納される。）であり、レジスタ設定信号Ｓｃｐ６がパルストレインにおける各パルスの立上がりタイミングを共通的に示す値であり、レジスタ設定信号Ｓｃｐ７がトップパルスの立下がりタイミングを示す値であり、レジスタ設定信号Ｓｃｐ８がパルストレインにおける各パルスの立下がりタイミングを共通的に示す値である。
【０１１７】
そして、各レジスタ設定信号Ｓｃｐ１乃至Ｓｃｐ８が対応するタイミング設定レジスタ３５乃至４２に一時的に記憶され、後述のタイミング信号Ｓｔによって示されるタイミングで夫々読み出される。
【０１１８】
その後、読み出された各レジスタ設定信号Ｓｃｐ１乃至Ｓｃｐ８のうち、各パルスの立上がりタイミングを示すレジスタ設定信号Ｓｃｐ１乃至Ｓｃｐ６については直接セレクタ４６に出力される。
【０１１９】
一方、レジスタ設定信号Ｓｃｐ７及びＳｃｐ８については、いずれか一方がセレクタ４３により選択され、定数器４４からの定数「１０」が加算器４５において加算された後にセレクタ４６に出力される。レジスタ設定信号Ｓｃｐ７及びＳｃｐ８についてこのような処理をするのは、本実施形態においては、立下がりタイミングを示すレジスタ設定信号Ｓｃｐ７及びＳｃｐ８が、立上がりタイミングを示すレジスタ設定信号Ｓｃｐ１乃至Ｓｃｐ６と同様に、基準クロックＳｃｌにおける前半の半周期（０．５Ｔ）内の先頭からの時間により示されているので、立上がりタイミングと立下がりタイミングが同じ値で設定されることによる誤動作を防止すべく、立下がりタイミングを示すレジスタ設定信号Ｓｃｐ７及びＳｃｐ８について定数「１０」を加算し、基準クロックＳｃｌにおける一周期内の後半の０．５Ｔの時間内の値とし、立上がりタイミングとずらして立下がりタイミングを表現することとしているからである。
【０１２０】
そして、セレクタ４６に入力されている各信号は、所定の周期のタイミング（例えば、平均化部３１における平均化に要する時間と乗算器３４及び除算器４８による処理に要する時間を加えた周期のタイミング）でタイミング設定レジスタ３５の出力から順に選択され、定数信号Ｓｍとして乗算器３４に出力される。
【０１２１】
その後、乗算器３４において上記平均クロック信号Ｓａｖｅと定数信号Ｓｍの乗算が実行される。これにより、各レジスタ設定信号Ｓｃｐ１乃至Ｓｃｐ８で示されている立上がりタイミング又は立下がりタイミングのうちいずれか一のタイミングについて、基準クロックＳｃｌの一周期内での位置を示す乗算信号Ｓａｖｅ’が出力される。そして、当該乗算信号Ｓａｖｅ’が除算器４８において定数器４７からの出力（定数「２０」）によって除算され、除算信号Ｓａｖｅ”が生成される。
【０１２２】
このとき、除算信号Ｓａｖｅ”は、基準クロック信号Ｓｃｌの１周期を２０分割したとき、各レジスタ設定信号Ｓｃｐ１乃至Ｓｃｐ８が示す立上がりタイミング又は立下がりタイミングが当該２０分割した中でどの位置に相当するかを示す信号である。
【０１２３】
その後、除算信号Ｓａｖｅ”はそれが生成される際に用いられたレジスタ設定信号Ｓｃｐ１乃至Ｓｃｐ８に対応する除算結果レジスタ５０乃至５７にうちのいずれかに一時的に記憶される。より具体的には、レジスタ設定信号Ｓｃｐ１が選択されて出力された定数信号Ｓｍを用いて乗算及び除算が実行されて生成された除算信号Ｓａｖｅ”（記録信号Ｓｄｄにおけるトップパルスの第１の立上がり位置を示す。図６中「ＴＰ ＬＤ ＮＵＭ０」で示す。）は除算結果レジスタ５０に格納され、レジスタ設定信号Ｓｃｐ２に対応する除算信号Ｓａｖｅ”（記録信号Ｓｄｄにおけるトップパルスの第２の立上がり位置を示す。図６中「ＴＰ ＬＤ ＮＵＭ１」で示す。）は除算結果レジスタ５１に格納され、レジスタ設定信号Ｓｃｐ３に対応する除算信号Ｓａｖｅ”（記録信号Ｓｄｄにおけるトップパルスの第３の立上がり位置を示す。図６中「ＴＰ ＬＤ ＮＵＭ２」で示す。）は除算結果レジスタ５２に格納され、レジスタ設定信号Ｓｃｐ４に対応する除算信号Ｓａｖｅ”（記録信号Ｓｄｄにおけるトップパルスの第４の立上がり位置を示す。図６中「ＴＰ ＬＤ ＮＵＭ３」で示す。）は除算結果レジスタ５３に格納され、レジスタ設定信号Ｓｃｐ５に対応する除算信号Ｓａｖｅ”（記録信号Ｓｄｄにおけるトップパルスの第５の立上がり位置を示す。図６中「ＴＰ ＬＤ ＮＵＭ４」で示す。）は除算結果レジスタ５４に格納される。また、レジスタ設定信号Ｓｃｐ６が選択されて出力された定数信号Ｓｍを用いて乗算及び除算が実行されて生成された除算信号Ｓａｖｅ”（記録信号Ｓｄｄにおけるパルストレインにおける各パルスの立上がり位置を示す。図６中「ＰＴ ＬＤ ＮＵＭ」で示す。）は除算結果レジスタ５５に格納される。更に、レジスタ設定信号Ｓｃｐ７に対応する除算信号Ｓａｖｅ”（記録信号Ｓｄｄにおけるトップパルスの立下がり位置を示す。図６中「ＴＰ ＴＲ ＮＵＭ」で示す。）は除算結果レジスタ５６に格納され、レジスタ設定信号Ｓｃｐ８に対応する除算信号Ｓａｖｅ”（記録信号Ｓｄｄにおけるパルストレインにおける各パルスの立下がり位置を示す。図６中「ＰＴ ＴＲ ＮＵＭ」で示す。）は除算結果レジスタ５７に格納される。
【０１２４】
そして、各除算結果レジスタ５０乃至５７に格納された除算信号Ｓａｖｅ”は、タイミング信号Ｓｔで示されるタイミングでレジスタ出力信号Ｓｂ０乃至Ｓｂ７として出力され、更に演算結果レジスタ５８乃至６５に夫々格納される。そして、当該演算結果レジスタ５８乃至６５においてタイミングの調整が行われた後、８個の演算結果レジスタ５８乃至６５から同時にレジスタ出力信号Ｓａとしてセレクタ６６及び６８に出力される。
【０１２５】
このとき、セレクタ６６及び６８には波形生成ロジック部１５内の信号生成部２１から出力されるレジスタ選択信号Ｓｅｒｅが入力されている。
【０１２６】
このレジスタ選択信号Ｓｅｒｅは、パターン判別部２２において判別された変調信号Ｓｒｅのマーク／スペースのパターンに基づいて、当該パターンに対応した記録信号Ｓｄｄを生成するための立上がり選択信号Ｓｌｃ及び立下がり選択信号Ｓｔｃを出力すべく、各演算結果レジスタ５８乃至６５から出力されているレジスタ出力信号Ｓａを選択し、当該立上がり選択信号Ｓｌｃ又は立下がり選択信号Ｓｔｃとして出力するための信号である。すなわち、当該レジスタ選択信号Ｓｅｒｅは、生成すべき記録信号Ｓｄｄの波形について、例えば、４Ｔのマーク期間を有する変調信号Ｓｒｅを
（１．５Ｔスペース→１．５Ｔマーク→０．５Ｔスペース→０．５Ｔマーク）の波形を有する記録信号Ｓｒｅに変換するに際し、当該１．５Ｔマークのパルス幅を更に細かく変化させる（変調信号Ｓｒｅにおけるスペース期間とマーク期間の組み合わせによっては、単純にトップパルスを１．５Ｔマークとする（パルストレインの場合は０．５Ｔマークとする）のではなく、例えば、１．４９Ｔマークとしたり１．５１Ｔマークとすることが望ましい場合がある。このことが、トップパルスの立上がりタイミングを示すレジスタ設定信号が、レジスタ設定信号Ｓｃｐ１乃至Ｓｃｐ５の５種類あることにも対応している。）ために、演算結果レジスタ５８乃至６５からのレジスタ出力信号Ｓａを選択し、立上がり選択信号Ｓｌｃ又は立下がり選択信号Ｓｔｃとして出力するための信号である。
【０１２７】
更に、記録信号Ｓｄｄにおけるパルスの立上がりタイミングを決定するためのレジスタ出力信号Ｓｂ０乃至Ｓｂ５は演算結果レジスタ５８乃至６３のいずれかに格納されているので、記録信号Ｓｄｄにおけるパルスの立上がりタイミングを決定するためのレジスタ選択信号Ｓｅｒｅは当該演算結果レジスタ５８乃至６３からのレジスタ出力信号Ｓａの中から一の信号を選択すべくセレクタ６６に入力される。一方、記録信号Ｓｄｄにおけるパルスの立下がりタイミングを決定するためのレジスタ出力信号Ｓｂ６又はＳｂ７は演算結果レジスタ６４又は６５のいずれかに格納されているので、記録信号Ｓｄｄにおけるパルスの立下がりタイミングを決定するためのレジスタ選択信号Ｓｅｒｅは当該演算結果レジスタ６４又は６５からのレジスタ出力信号Ｓａから一の信号を選択すべくセレクタ６８に入力される。
【０１２８】
そして、最終的に演算回路１８の出力信号として、セレクタ６６から出力された記録信号Ｓｄｄにおけるパルスの立上がりタイミングを決定するための立上がり選択信号Ｓｌｃが立上がりタイミングレジスタ６７を介して立上がりタイミングセレクタ２０に出力される。また、これと並行して、セレクタ６８から出力された記録信号Ｓｄｄにおけるパルスの立下がりタイミングを決定するための立下がり選択信号Ｓｔｃが立下がりタイミングレジスタ６９を介して立下がりタイミングセレクタ１９に出力される。
【０１２９】
なお、上記の演算回路１８の動作において、各部の同期とを取るためのタイミング信号Ｓｔは、基準クロックＳｃｌに基づいてタイミング生成部４９により生成され、各部に供給されている。
【０１３０】
以上の演算回路１８の動作について図７を用いて更に説明すると、基準クロックＳｃｌの一周期毎に入力されるオフセットクロック信号Ｓｏｃが、２５６周期毎に平均化され平均クロック信号Ｓａｖｅとして乗算器３４に出力されている。
【０１３１】
一方、セレクタ４６は、各タイミング設定レジスタ３５乃至４２からの信号を時分割的に順次選択し、定数信号Ｓｍとして乗算器３４に出力している。
【０１３２】
そして、乗算器３４において乗算信号Ｓａｖｅ’が生成され、各レジスタ設定信号Ｓｃｐ１乃至Ｓｃｐ８に対応する乗算信号Ｓａｖｅ’毎に順次除算器４８に出力され、当該除算器４８において順次除算信号Ｓａｖｅ”が生成されて各除算結果レジスタ５０乃至５７に格納されている。その後、各除算結果レジスタ５０乃至５７から時分割的に順次レジスタ出力信号Ｓｂ０乃至Ｓｂ７として出力され、最終的に演算結果レジスタ５８乃至６５からレジスタ出力信号Ｓａとしてセレクタ６６又はセレクタ６８に出力されている。
【０１３３】
ここで、上記レジスタ選択信号Ｓｅｒｅと波形生成ロジック部１５において生成されている各イネーブル信号Ｓｌｅ又はＳｔｅとの関係について補足説明すると、レジスタ選択信号Ｓｅｒｅが、上述のように、生成される記録信号Ｓｄｄにおけるパルス幅を１．５Ｔ又は０．５Ｔから更に細分化して制御するための信号であるのに対し、各イネーブル信号Ｓｌｅ又はＳｔｅは、そのように細分化するべくレジスタ選択信号Ｓｅｒｅに基づいて生成された上記立上がり選択信号Ｓｌｃ又は立下がり選択信号Ｓｔｃにより選択されて出力される上記立上がりタイミング信号Ｓｌｄ又は立下がりタイミング信号Ｓｔｒ（１Ｔ期間中に夫々一のパルスが含まれている。）に含まれている複数のパルスから、実際に記録信号Ｓｄｄにおける立上がりタイミング又は立下がりタイミングを示すべくセット信号Ｓｒｓ又はリセット信号Ｓｒｒとして出力するパルスを選択抽出するための信号である。
【０１３４】
次に、上記立上がりタイミングセレクタ２０及び立下がりタイミングセレクタ１９の細部構成及び動作について、図８を用いて説明する。
【０１３５】
図８において、立上がりタイミングセレクタ２０及び立下がりタイミングセレクタ１９は、両者に共通的に使用される微分回路７０と、立上がりタイミング信号Ｓｌｄを出力するセレクタ７１と、立下がりタイミング信号Ｓｔｒを出力するセレクタ７２とにより構成されている。
【０１３６】
この構成において、微分回路７０には、遅延回路１６からの遅延信号Ｓｄ０乃至Ｓｄ３３３までが並列的に入力されており、当該遅延信号Ｓｄ０乃至Ｓｄ３３３が夫々別個に微分され、夫々微分信号Ｓｐ０乃至Ｓｐ３３３として出力されている。
【０１３７】
また、セレクタ７１には、微分回路７０からの出力信号のうち、微分信号Ｓｐ０乃至Ｓｐ１４８（記録信号Ｓｄｄにおける各パルスの立上がりタイミングとして採用される可能性のある微分信号）が入力され、演算回路１８からの上記立上がり選択信号Ｓｌｃに基づいていずれかの微分信号が選択されて立上がりタイミング信号Ｓｌｄとして出力される。
【０１３８】
一方、セレクタ７２には、微分回路７０からの出力信号のうち、微分信号Ｓｐ４ ６乃至Ｓｐ３３３（記録信号Ｓｄｄにおける各パルスの立下がりタイミングとして採用される可能性のある微分信号）が入力され、演算回路１８からの上記立下がり選択信号Ｓｔｃに基づいていずれかの微分信号が選択されて立下がりタイミング信号Ｓｔｒとして出力される。
【０１３９】
上記の動作において、微分信号Ｓｐ４６乃至Ｓｐ１４８については、セレクタ７１とセレクタ７２の双方に出力されている。
【０１４０】
次に、上記波形生成ロジック部１５の動作について、図２及び図９を用いて説明する。
【０１４１】
先ず、信号生成部２１内のパターン判別部２２においては、入力された変調信号Ｓｒｅに基づいてそのマーク／スペースパターンを判別すると共に、当該変調信号Ｓｒｅを所定時間だけ遅延させた遅延変調信号Ｓｒｅｄをパルス出力タイミング生成部２３に出力する。この所定時間は、上述した比較回路１７及び演算回路１８等における動作時間を考慮して設定される。
【０１４２】
そして、パルス出力タイミング生成部２３においては、入力された遅延変調信号Ｓｒｅｄを参照し、当該パルス出力タイミング生成部２３に予め記憶されている当該遅延変調信号Ｓｒｅｄのマーク／スペースパターンに対応した記録信号Ｓｄｄにおける各パルスの立上がり又は立下がりのタイミングを参照して立上がりイネーブル信号Ｓｌｅ及び立下がりイネーブル信号Ｓｔｅを出力する。
【０１４３】
ここで、パルス出力タイミング生成部２３に予め記憶されている記録信号Ｓｄｄにおける各パルスの立上がり又は立下がりのタイミングについて説明すると、遅延変調信号Ｓｒｅにおける夫々のマーク期間について、最初の１．５Ｔの期間についてはパルスを削除し、次の１．５Ｔの期間については“Ｈ”のままとし、以降の各基準クロック周期（１Ｔ）毎の波形については、その０．５Ｔ期間分だけパルスを削除すべく各パルスの立上がり又は立下がりのタイミングが構成されており、更にトップパルスについては、その立上がりタイミングが変調信号Ｓｒｅのマーク／スペースのパターンに対応して細分化されている。より具体的には、例えば、４Ｔのマーク期間の変調信号Ｓｒｅに対応する各パルスの立上がり又は立下がりのタイミング（波形の削除率）は、一の基準クロック周期毎に、
｜１００％｜５０％｜０％｜５０％｜
となり、また、８Ｔのマーク期間の遅延変調信号Ｓｒｅに対応する波形の削除率は、一の基準クロック周期毎に、
｜１００％｜５０％｜０％｜５０％｜５０％｜５０％｜５０％｜５０％｜
となるように設定されている。
【０１４４】
一方、このとき、演算回路１８からは、立上がりタイミングセレクタ２０及び立下がりタイミングセレクタ１９における選択動作に供すべく、図９に示すタイミング及び信号内容で、立上がり選択信号Ｓｌｃ及び立下がり選択信号Ｓｔｃが出力されている。
【０１４５】
これらにより、ＡＮＤ回路２４からは、立上がりイネーブル信号Ｓｌｅと立上がりタイミング信号Ｓｌｄとの積信号としてのセット信号Ｓｒｓがフリップフロップ回路２６のセット端子に出力され、一方、ＡＮＤ回路２５からは、立下がりイネーブル信号Ｓｔｅと立下がりタイミング信号Ｓｔｒとの積信号としてのリセット信号Ｓｒｒがフリップフロップ回路２６のリセット端子に出力される。
【０１４６】
そして、当該セット信号Ｓｒｓとリセット信号Ｓｒｒとによりフリップフロップ回路２６の動作が制御され、その出力信号が記録信号Ｓｄｄとして出力される。図９に示す例においては、遅延変調信号Ｓｒｅｄにおけるマーク／スペースのパターン（３Ｔスペース→３Ｔマーク→３Ｔスペース→４Ｔマーク→３Ｔスペース→５Ｔマーク）に対応して夫々記録信号Ｓｄｄの波形が設定されている。
【０１４７】
なお、図９における立下がり選択信号Ｓｔｃ及び立上がり選択信号Ｓｌｃに関連して、図３において具体的に示されている当該立下がり選択信号Ｓｔｃ及び立上がり選択信号Ｓｌｃの値について説明すると、図３における立上がり選択信号Ｓｌｃのうち「ＴＰ ＬＤ ＮＵＭ １」で示される立上がり選択信号Ｓｌｃの値「２８」は、トップパルスの立上がりを示す立上がりタイミング信号Ｓｌｄとして遅延信号Ｓｄ２８を選択すべきことを示す立上がり選択信号であるが、この値は、平均クロック信号Ｓａｖｅの値が「１８５」である（すなわち、バッファ素子Ｂ０乃至Ｂ３６９の夫々における遅延時間が０．２ｎｓｅｃである。）と共に、レジスタ設定信号Ｓｃｐ２で示されるトップパルスの立上がりタイミング（すなわち、「ＴＰ ＬＤ ＰＯＳ１」で示されるタイミング）が基準クロック信号Ｓｃｌの周期の最初から３番目のタイミングであるとき、
１８５／２０×３≒２８
により算出される値である。
【０１４８】
更に、図３における立上がり選択信号Ｓｌｃのうち「ＰＴ ＬＤ ＮＵＭ」で示される立上がり選択信号Ｓｌｃの値「３７」は、パルストレインにおける各パルスの立上がりを示す立上がりタイミング信号Ｓｌｄとして遅延信号Ｓｄ３７を選択すべきことを示す立上がり選択信号であるが、この値は、平均クロック信号Ｓａｖｅの値が「１８５」であると共に、レジスタ設定信号Ｓｃｐ６で示されるパルストレインにおける各パルスの立上がりタイミング（すなわち、「ＰＴ ＬＤ ＰＯＳ」で示されるタイミング）が基準クロック信号Ｓｃｌの周期の最初から４番目のタイミングであるとき、
１８５／２０×４≒３７
により算出される値である。
【０１４９】
また、図３における立下がり選択信号Ｓｔｃのうち「ＴＰ ＴＲ ＮＵＭ」で示される立下がり選択信号Ｓｔｃの値「１３９」は、トップパルスの立下がりを示す立下がりタイミング信号Ｓｔｒとして遅延信号Ｓｄ１３９を選択すべきことを示す立下がり選択信号であるが、この値は、平均クロック信号Ｓａｖｅの値が「１８５」であると共に、レジスタ設定信号Ｓｃｐ７で示されるトップパルスの立下がりタイミング（すなわち、「ＴＰ ＴＲ ＰＯＳ」で示されるタイミング）が基準クロック信号Ｓｃｌの周期の最初から５番目のタイミングであるとき、
１８５／２０×（５＋１０）≒１３９
により算出される値である。
【０１５０】
最後に、図３における立下がり選択信号Ｓｔｃのうち「ＰＴ ＴＲ ＮＵＭ」で示される立下がり選択信号Ｓｔｃの値「１３０」は、パルストレインにおける各パルスの立下がりを示す立下がりタイミング信号Ｓｔｒとして遅延信号Ｓｄ１３０を選択すべきことを示す立下がり選択信号であるが、この値は、平均クロック信号Ｓａｖｅの値が「１８５」であると共に、レジスタ設定信号Ｓｃｐ８で示されるパルストレインにおける各パルスの立下がりタイミング（すなわち、「ＰＴ ＴＲ ＰＯＳ」で示されるタイミング）が基準クロック信号Ｓｃｌの周期の最初から４番目のタイミングであるとき、
１８５／２０×（４＋１０）≒１３０
により算出される値である。
【０１５１】
以上説明したように、第１実施形態のパターン制御回路１１を含む情報記録装置Ｓの動作によれば、生成された遅延信号Ｓｄ０乃至Ｓｄ３３３から変調信号Ｓｒｅのパルス波形に対応する記録信号Ｓｄｄを形成すべきタイミングに対応する遅延信号を選択し、これらに基づいて認識されたパルス波形に対応する記録信号Ｓｄｄを生成するので、変調信号Ｓｒｅを高精度且つ再現性良く所望の記録信号Ｓｄｄに変換できる。
【０１５２】
また、遅延回路１６が、基準クロック信号Ｓｃｌの周期より短い遅延時間を有するバッファ素子Ｂ０乃至Ｂ３６９を縦続接続した構成を備えると共に、夫々のバッファ素子Ｂ０乃至Ｂ３６９からの遅延信号Ｓｄ０乃至Ｓｄ３３３に基づいて立上がりタイミング信号Ｓｌｄ及び立下がりタイミング信号Ｓｔｒを生成するので、簡易な構成で立上がりタイミング信号Ｓｌｄ及び立下がりタイミング信号Ｓｔｒを生成することができる。
【０１５３】
更に、比較回路１７及び演算回路１８によりバッファ素子Ｂ０乃至Ｂ３６９における遅延時間の変動を補償するので、バッファ素子Ｂ０乃至Ｂ３６９においてその遅延時間に変動が生じた場合でも、それを補償して高精度に記録信号Ｓｄｄを生成できる。
【０１５４】
更にまた、生成された記録信号ＳｄｄをＤＶＤ−Ｒ１に記録するので、ディジタル情報Ｓｒに対応した正確な形状の記録ピットを形成して当該ディジタル情報Ｓｒを記録できる。
【０１５５】
（ＩＩＩ）パワー制御回路の第２実施形態
次に、本発明の他の実施形態である第２実施形態について、図１０乃至図１３を用いて説明する。
【０１５６】
上述の第１実施形態においては、バッファ素子Ｂ０乃至Ｂ３６９からの遅延信号Ｓｄ０乃至Ｓｄ３６９の中から選択して立上がりタイミング信号Ｓｌｄ及び立下がりタイミング信号Ｓｔｒを出力するように構成したが、本第２実施形態は、複数のセレクタを縦続接続し、夫々のセレクタにおける選択動作を制御して上記立上がりタイミング信号Ｓｌｄ及び立下がりタイミング信号Ｓｔｒを生成するものである。
【０１５７】
始めに、図１０及び図１１を用いて第２実施形態のパワー制御回路１１’の原理について説明する。なお、図１０はパワー制御回路１１’の概要を示すブロック図であり、図１１はその等価回路である。
【０１５８】
図１０に示すように、第２実施形態のパワー制御回路１１’は、波形生成ロジック部１５’と、比較回路１７と、演算回路１８と、選択素子、遅延素子、第１遅延素子及び第２遅延素子としての２入力のセレクタＭ０乃至Ｍ５５０と、選択回路７３と、微分手段としての微分回路７４とにより構成されている。ここで、セレクタＭ０乃至Ｍ５５０については、夫々が第１実施形態におけるバッファ素子Ｂ０乃至Ｂ３６９と同様の、温度等の外部環境により変化する動作時間（すなわち、信号が入力されてから選択処理が実行されて出力されるまでの時間）を有している。また、上記構成のうち、比較回路１７及び演算回路１８については、第１実施形態と全く同様の構成及び動作を備えている。
【０１５９】
次に、動作を説明する。
【０１６０】
上記の構成において、微分回路７４は、基準クロック信号Ｓｃｌを微分し、その立上がり位置を示す微分信号Ｓｄｖを生成し、これを各セレクタＭ０乃至Ｍ５５０の一方の端子（Ｄ１端子）に並列的に出力する。
【０１６１】
一方、個々のセレクタＭ０乃至Ｍ５５０については、一段前のセレクタの出力が後のセレクタの他方の端子（Ｄ０端子）に接続されており、最初のセレクタＭ０については、そのＤ０端子には基準クロック信号Ｓｃｌが直接入力されている。
【０１６２】
また、セレクタＭ９１乃至Ｍ３６９については、その出力信号が一段後のセレクタのＤ０端子に出力されるのと同時に夫々の出力信号が並列的に比較回路１７に出力され、第１実施形態と同様に、基準クロック信号Ｓｃｌにおける一周期がいくつのセレクタの動作時間を加算したものに相当するか、すなわち、当該一周期が何段分のセレクタに相当するかを示す上記オフセットクロック信号Ｓｏｃの生成が実行される。
【０１６３】
更に、各セレクタＭ０乃至Ｍ５５０は、選択回路７３により選択されたセレクタについては、そのＤ１端子に入力されている信号（微分信号Ｓｄｖ）を上記動作時間後にセレクタ信号として出力し、選択回路７３により選択されていないセレクタについては、そのＤ０端子に入力されている信号を上記動作時間後にセレクタ信号として出力する。
【０１６４】
この動作において、選択回路７３は、演算回路１８からの上記立上がり選択信号Ｓｌｃ及び立上がり選択信号Ｓｔｃに基づいて、いずれか一のセレクタを選択してそのＤ１端子の入力信号をセレクタ信号として出力するように選択制御する。この場合、各セレクタＭ０乃至Ｍ５５０は、実際には、立上がりタイミング設定用のセレクタ（セレクタＭ３７０乃至Ｍ５５０）と立下がりタイミング設定用のセレクタ（セレクタＭ０乃至Ｍ３６９）とに分類されており、立上がり選択信号Ｓｌｃに基づいて一の立上がりタイミング設定用のセレクタのみがＤ１端子の入力信号をセレクタ信号とし、その他の立上がりタイミング設定用のセレクタは全てＤ０端子の入力信号をセレクタ信号として出力し、最終的にセレクタＭ５５０のセレクタ信号Ｓｍ５５０を上記立上がりタイミング信号Ｓｌｄとして波形生成ロジック部１５’に出力する。更に、立下がり選択信号Ｓｔｃに基づいて一の立下がりタイミング設定用のセレクタのみがＤ１端子の入力信号をセレクタ信号とし、その他の立下がりタイミング設定用のセレクタは全てＤ０端子の入力信号をセレクタ信号として出力し、最終的にセレクタＭ３６９のセレクタ信号Ｓｍ３６９を上記立下がりタイミング信号Ｓｔｒとして波形生成ロジック部１５’に出力する。
【０１６５】
次に、上述の動作について、より具体的に図１１を用いて説明する。
【０１６６】
始めに、セレクタＭ９１乃至Ｍ３６９のセレクタ信号Ｓｍ９１乃至Ｓｍ３６９と比較回路１７を用いたオフセットクロック信号Ｓｏｃの生成について、図１１（ａ）の等価回路を用いて説明する。なお、パワー制御回路１１’においては、オフセットクロック信号Ｓｏｃの生成は、変調信号Ｓｒｅのスペース期間において実行されるものであり、当該期間においては、セレクタＭ９１乃至Ｍ３６９については、全てのセレクタがそのＤ０端子に入力した信号をセレクタ信号として出力する。
【０１６７】
図１１（ａ）に示すように、オフセットクロック信号Ｓｏｃの生成に関する部分の等価回路は、セレクタＭ０乃至Ｍ３６９を縦続接続すると共に、このうち、セレクタＭ９１乃至Ｍ３６９のセレクタ信号Ｓｍ９１乃至Ｓｍ３６９を夫々別個に並列的に比較回路１７内のフリップフロップ回路Ｆ０乃至Ｆ２７８に出力する。そして、比較回路１７においては、入力されたセレクタ信号Ｓｍ９１乃至Ｓｍ３６９及び基準クロック信号Ｓｃｌを用いて、上記第１実施形態と同様の動作によりオフセットクロック信号Ｓｏｃを生成する。
【０１６８】
次に、セレクタＭ０乃至Ｍ５５０と演算回路１８を用いた上記立下がりタイミング信号Ｓｔｒ及び立上がりタイミング信号Ｓｌｄの生成について、図１１（ｂ）の等価回路を用いて説明する。なお、パワー制御回路１１’においては、立下がりタイミング信号Ｓｔｒ及び立上がりタイミング信号Ｓｌｄの生成は、変調信号Ｓｒｅのマーク期間において実行される。
【０１６９】
先ず、立下がりタイミング信号Ｓｔｒの生成に関する部分の等価回路は、図１１（ｂ）に示すように、基準クロック信号Ｓｃｌを微分回路７４において微分した微分信号Ｓｄｖを、セレクタＭ０乃至Ｍ３６９のうち選択回路７３によって選択された一のセレクタ以降の全てのセレクタを通過させることにより立下がりタイミング信号Ｓｔｒとして出力させる構成となっている。
【０１７０】
一方、立上がりタイミング信号Ｓｌｄの生成に関する部分の等価回路は、図１１（ｂ）に示すように、微分信号Ｓｄｖを、セレクタＭ３７０乃至Ｍ５５０のうち選択回路７３によって選択された一のセレクタ以降の全てのセレクタを通過させることにより立上がりタイミング信号Ｓｌｄとして出力させる構成となっている。
【０１７１】
これらの動作において、選択回路７３によるセレクタの選択は、演算回路１８からの立上がり選択信号Ｓｌｃ及び立下がり選択信号Ｓｔｃに基づいて実行される。
【０１７２】
次に、パワー制御回路１１’の実際の回路構成及び動作について、図１２及び図１３を用いて説明する。
【０１７３】
図１２に示すように、パワー制御回路１１’は、波形生成ロジック部１５’と、比較回路１７及び演算回路１８と、縦続接続されたセレクタＭ０乃至Ｍ３６９と、縦続接続されたセレクタＭ３７０乃至Ｍ５５０と、上記選択回路７３に相当する立ち上がり選択回路７３ａと、上記選択回路７３に相当する立ち下がり選択回路７３ｂと、微分回路７４とにより構成されている。
【０１７４】
この構成において、一のセレクタは、上記Ｄ０端子及びＤ１端子の他に、立上がり選択回路７３ａからの制御信号Ｓｌｓ０乃至Ｓｌｓ１８０又は立下がり選択回路７３ｂからの制御信号Ｓｔｓ０乃至Ｓｔｓ３６９が入力される制御端子（ＳＥＬ端子）と、各セレクタをリセットするためのイネーブル信号が入力されるイネーブル端子（ＥＮ端子）とを備えている。
【０１７５】
また、セレクタＭ３７０乃至Ｍ５５０については、夫々の制御端子には立上がり選択回路７３ａからの制御信号Ｓｌｓ０乃至Ｓｌｓ１８０のいずれかが入力されるように接続されており、また、夫々のイネーブル端子は電源に接続され、セレクタＭ３７０のＤ０端子は接地されている。更に、当該セレクタＭ３７０乃至Ｍ５５０については、基準クロック信号Ｓｃｌそのものは入力されていない。
【０１７６】
一方、セレクタＭ０乃至Ｍ３６９については、夫々の制御端子には立下がり選択回路７３ｂからの制御信号Ｓｔｓ０乃至Ｓｔｓ３６９のいずれかが入力されるように接続されており、また、夫々のイネーブル端子には立下がり選択回路７３ｂからのイネーブル信号Ｓｔｅ０乃至Ｓｔｅ３６９のいずれかが入力されるように接続されている。
【０１７７】
ここで、セレクタＭ３７０乃至Ｍ５５０については、後述の動作においてはイネーブル端子は不要であるが、パワー制御回路１１’に含まれる全てのセレクタを同様の構造とし夫々のセレクタの遅延時間を統一してパワー制御回路１１’自体の製造を容易化するために、セレクタＭ０乃至Ｍ３６９と同様のセレクタによりセレクタＭ３７０乃至Ｍ５５０を構成した上で、当該セレクタＭ３７０乃至Ｍ５５０のイネーブル端子を電源に接続しているのである。
【０１７８】
また、上記の構成において、波形生成ロジック部１５’と第１実施形態の波形生成ロジック部１５を比較した場合には、第２実施形態においては上記オフセットクロック信号Ｓｏｃの生成と上記立下がりタイミング信号Ｓｔｒの生成とでセレクタＭ０乃至Ｍ３６９を共通に使用するので、パルス出力タイミング生成部２３からその切り換わりを示す切換信号Ｓｃｇを立下がり選択回路７３ｂに出力している点のみが異なっている。
【０１７９】
次に、具体的な動作を図１２及び図１３を用いて説明する。なお、図１３に示すタイミングチャートは、変調信号Ｓｒｅとして３Ｔスペース／４Ｔマークのパターンを有する変調信号Ｓｒｅが入力されている場合の動作を示している。
【０１８０】
始めに、オフセットクロック信号Ｓｏｃの生成動作について説明する。なお、当該動作は、上述のように変調信号Ｓｒｅのスペース期間（３Ｔ）において実行されるものである。
【０１８１】
オフセットクロック信号の生成期間においては、上記セレクタＭ３７０乃至Ｍ５５０は動作しない。また、セレクタＭ０乃至Ｍ３６９が夫々のＤ０端子の入力信号をセレクタ信号Ｓｍ０乃至Ｓｍ３６９として出力するように立下がり選択回路７３ｂにより制御される。
【０１８２】
セレクタＭ０のＤ０端子に入力されている基準クロック信号Ｓｃｌは夫々のセレクタを順次通過する度にその動作時間だけ遅延され、そして、セレクタＭ９１乃至Ｍ３６９のセレクタ信号が夫々比較回路１７に入力される。この動作は、例えば、図１３においてはセレクタ信号Ｓｍ０、Ｓｍ１、Ｓｍ２、Ｓｍ１８３又はＳｍ１８４として示されている。そして、この場合においては、基準クロック信号Ｓｃｌが“Ｈ”になるタイミングにおいては、セレクタ信号Ｓｍ１８３までが“Ｈ”であり、セレクタ信号Ｓｍ１８４以降が“Ｌ”になっている。これにより、当該タイミングにおいては、フリップフロップ回路Ｆ９３に入力されているセレクタＭ１８４を示す信号（「９２（１８４−９２）」を示す）がオフセットクロック信号Ｓｏｃとして出力される。
【０１８３】
次に、変調信号Ｓｒｅにおけるスペース期間が終了すると、パルス出力タイミング生成部２３からの切換信号Ｓｃｇにより、立下がり選択回路７３ｂからセレクタＭ０乃至Ｍ３６９に対してそれらをリセットするためのイネーブル信号Ｓｔｅ０乃至Ｓｔｅ３６９が出力され、これにより、それまで入力されていた基準クロック信号Ｓｃｌ（セレクタ信号Ｓｍ）が全てリセットされる。この動作については、図１３において、符号「＊」で示すタイミングで基準クロック信号Ｓｃｌ（セレクタ信号Ｓｍ）がリセットされている状態が示されている。
【０１８４】
そして、変調信号Ｓｒｅにおけるマーク期間が開始されると、始めに全てのセレクタＭ０乃至Ｍ５５０について、そのＤ０端子の入力信号をセレクタ信号Ｓｍ０乃至Ｓｍ５５０として出力すべく立上がり選択回路７３ａ及び立下がり選択回路７３ｂが動作する。
【０１８５】
次に、上記生成されたオフセットクロック信号Ｓｏｃに基づいて演算回路１８において生成された上記立上がり選択信号Ｓｌｃ及び立下がり選択信号Ｓｔｃが夫々立上がり選択回路７３ａ及び立下がり選択回路７３ｂに別個に入力される。そして、当該入力された立上がり選択信号Ｓｌｃ及び立下がり選択信号Ｓｔｃにより示されるセレクタのみについてそのＤ１端子の入力信号（微分信号Ｓｄｖ）をセレクタ信号として出力するように制御される。
【０１８６】
この動作について図１３により具体的に説明すると、先ず、立上がり選択信号Ｓｌｃについては、図１３は立上がり選択信号Ｓｌｃとして値「３７」を有する立上がり選択信号Ｓｌｃ（図３中符号「ＰＴ ＬＤ ＮＵＭ；３７」参照）が入力された状態を示しており、これにより、微分信号Ｓｄｖをセレクタ３７段分遅延させた信号を立上がりタイミング信号Ｓｌｄとすべく、セレクタＭ５１３（５１３＝５５０−３７）の一段後のセレクタＭ５１４においてＤ１端子に入力されている微分信号Ｓｄｖをセレクタ信号Ｓｍ５１４として出力する。このセレクタ信号Ｓｍ５１４がそれ以後セレクタ３７段分だけ遅延されて立上がりタイミング信号ＳｌｄとしてＡＮＤ回路２４に出力され、その後、上記立上がりイネーブル信号Ｓｌｅとの積信号が算出されてセット信号Ｓｒｓとしてフリップフロップ回路２６に出力される。
【０１８７】
一方、立下がり選択信号Ｓｔｃについては、図１３は立下がり選択信号Ｓｔｃとして値「１３０」を有する立下がり選択信号Ｓｔｃ（図３中符号「ＰＴ ＴＲ ＮＵＭ；１３０」参照）が入力された状態を示しており、これにより、微分信号Ｓｄｖをセレクタ１３０段分遅延させた信号を立下がりタイミング信号Ｓｔｒとすべく、セレクタＭ２３９（２３９＝３６９−１３０）の一段後のセレクタＭ２４０においてＤ１端子に入力されている微分信号Ｓｄｖをセレクタ信号Ｓｍ２４０として出力する。このセレクタ信号Ｓｍ２４０がそれ以後セレクタ１３０段分だけ遅延されて立下がりタイミング信号ＳｔｒとしてＡＮＤ回路２５に出力され、その後、上記立下がりイネーブル信号Ｓｔｅとの積信号が算出されてリセット信号Ｓｒｒとしてフリップフロップ回路２６に出力される。
【０１８８】
その後は、当該フリップフロップ回路２６からセット信号Ｓｒｓとリセット信号Ｓｒｒに対応した記録信号Ｓｄｄが出力されることとなる。図１３に示す例においては、変調信号Ｓｒｅにおけるマーク／スペースのパターン（３Ｔスペース／４Ｔマーク）に対応して記録信号Ｓｄｄの波形が設定されている。
【０１８９】
以上説明したように、第２実施形態のパワー制御回路１１’の動作によれば、ディジタル情報Ｓｒを高精度且つ再現性良く所望の記録信号Ｓｄｄに変換できる。
【０１９０】
また、微分信号Ｓｄｖの周期より短い遅延時間を有し、当該微分信号Ｓｄｖを当該遅延時間だけ遅延させるセレクタのうち、いずれか一のセレクタのセレクタ信号を立上がりタイミング信号Ｓｌｄとすると共に、いずれか一のセレクタのセレクタ信号を立下がりタイミング信号Ｓｔｒとするので、簡易な構成で立上がりタイミング信号Ｓｌｄ及び立下がりタイミング信号Ｓｔｒを生成することができる。
【０１９１】
更に、比較回路１７及び演算回路１８によりセレクタＭ０乃至Ｍ５５０における遅延時間の変動を補償するので、セレクタＭ０乃至Ｍ５５０においてその遅延時間に変動が生じた場合でも、それを補償して高精度に記録信号Ｓｄｄを生成できる。
【０１９２】
また、生成された記録信号ＳｄｄをＤＶＤ−Ｒ１に記録するので、ディジタル情報Ｓｒに対応した正確な形状の記録ピットを形成して当該ディジタル情報Ｓｒを記録できる。
【０１９３】
なお、上述の各実施形態においては、記録信号Ｓｄｄにおける立上がりタイミングと立下がりタイミングの夫々について制御する場合について説明したが、例えば、ＣＤ−Ｒ等の如くＤＶＤ−Ｒ程のタイミング精度が要求されない記録媒体については、例えば、立上がりタイミングのみを上記の方法で制御し、立下がりタイミングについては、モノマルチバイブレータを用いてその時定数を調整することにより制御するように構成してもよい。
【０１９４】
【発明の効果】
以上説明したように、請求項１に記載の発明によれば、生成されたタイミング候補信号からディジタル情報のパルス波形に対応する記録信号を形成すべきタイミングに対応するタイミング信号を選択し、これらに基づいて認識されたパルス波形に対応する記録信号を生成するので、ディジタル情報を高精度且つ再現性良く記録信号に変換できる。
【０１９５】
従って、当該記録信号を用いてディジタル情報を情報記録媒体に記録したとき、正確な形状の記録ピットを形成して当該ディジタル情報を記録できる。
また、タイミング候補信号生成手段が、基準クロック信号の周期より短い遅延時間を有する遅延素子を複数個縦続接続した遅延手段であると共に、夫々の遅延素子の出力信号を夫々タイミング候補信号として出力するので、簡易な構成でタイミング候補信号を生成することができる。
更に、タイミング信号選択手段が、認識されたパルス波形に対応する記録信号波形及び変動検出信号に基づいてタイミング信号を選択するので、遅延素子においてその遅延時間に変動が生じた場合でも、それを補償して高精度に記録信号を生成できる。
【０１９６】
請求項２に記載の発明によれば、生成された立上がりタイミング候補信号及び立下がりタイミング候補信号からディジタル情報のパルス波形に対応する記録信号を形成すべきタイミングに対応する立上がりタイミング信号及び立下がりタイミング信号を選択し、これらに基づいて認識されたパルス波形に対応する記録信号を生成するので、ディジタル情報を高精度且つ再現性良く所望の記録信号に変換できる。
【０１９７】
従って、当該記録信号を用いてディジタル情報を情報記録媒体に記録したとき、正確な形状の記録ピットを形成して当該ディジタル情報を記録できる。
また、タイミング候補信号生成手段が、基準クロック信号の周期より短い遅延時間を有する遅延素子を複数個縦続接続した遅延手段であると共に、夫々の遅延素子の出力信号を夫々立上がりタイミング候補信号及び立下がりタイミング候補信号として出力するので、簡易な構成で立上がりタイミング候補信号及び立下がりタイミング候補信号を生成することができる。
更に、生成された複数の立上がりタイミング候補信号及び複数の立下がりタイミング候補信号と基準クロック信号との時間軸上の差を示す変動検出信号及び認識されたパルス波形に対応する記録信号波形に基づいて立下がりタイミング信号及び立上がりタイミング信号を選択するので、遅延素子においてその遅延時間に変動が生じた場合でも、それを補償して高精度に記録信号を生成できる。
【０２００】
請求項３に記載の発明によれば、請求項１又は２に記載の発明の効果に加えて、遅延素子がバッファ素子であるので、高精度で記録信号を生成できる。
【０２０１】
請求項４に記載の発明によれば、請求項２に記載の発明の効果に加えて、基準立上がりタイミング信号の周期より短い遅延時間を有し、当該基準立上がりタイミング信号を当該遅延時間だけ遅延させる遅延素子のうち、いずれか一の遅延素子の出力信号を立上がりタイミング信号とすると共に、いずれか一の遅延素子の出力信号を立下がりタイミング信号とするので、簡易な構成で立上がりタイミング信号及び立下がりタイミング信号を生成することができる。
【０２０２】
請求項５に記載の発明によれば、請求項２に記載の発明の効果に加えて、第１遅延素子の出力信号の夫々と基準クロック信号との時間軸上の差を示す変動検出信号と認識されたパルス波形に対応する記録信号波形に基づいて、いずれか一の第２遅延素子の出力信号を立上がりタイミング信号として出力すると共に、いずれか一の第２遅延素子の出力信号を立下がりタイミング信号として出力する。
【０２０３】
従って、簡易な構成で立上がりタイミング信号及び立下がりタイミング信号を生成することができると共に、第２遅延素子においてその遅延時間に変動が生じた場合でも、当該第２遅延素子と同種の第１遅延素子を用いて得られた変動検出信号を用いて当該変動を補償し、高精度に記録信号を生成できる。
【０２０４】
請求項６に記載の発明によれば、請求項５に記載の発明の効果に加えて、第１遅延素子又は第２遅延素子が一つ前段の第１遅延素子又は第２遅延素子の出力信号と基準立上がりタイミング信号のいずれか一方を選択する選択素子であると共に、立上がりタイミング信号選択手段が、認識されたパルス波形に対応する記録信号波形及び変動検出信号に基づいて、一の選択素子における選択を制御して立上がりタイミング信号を出力し、更に、立下がりタイミング信号選択手段が、認識されたパルス波形に対応する記録信号波形及び変動検出信号に基づいて、一の選択素子における選択を制御して立下がりタイミング信号を出力する。
【０２０５】
従って、高精度で立下がりタイミング信号又は立上がりタイミング信号を出力して記録信号を生成できる。
【０２０６】
請求項７に記載の発明によれば、請求項１から６のいずれか一項に記載の発明の効果に加えて、記録手段が生成された記録信号を情報記録媒体に記録するので、ディジタル情報に対応した正確な形状の記録ピットを形成して当該ディジタル情報を記録できる。
【図面の簡単な説明】
【図１】情報記録装置の概要構成を示すブロック図である。
【図２】第１実施形態のパワー制御回路の概要構成を示すブロック図である。
【図３】第１実施形態のパワー制御回路の動作を示すタイミングチャートである。
【図４】比較回路の細部構成を示すブロック図である。
【図５】比較回路の動作を示すタイミングチャートである。
【図６】演算回路の細部構成を示すブロック図である。
【図７】演算回路の動作を示すタイミングチャートである。
【図８】各セレクタの細部構成を示すブロック図である。
【図９】波形生成ロジック部の動作を示すタイミングチャートである。
【図１０】第２実施形態のパワー制御回路の概要構成を示すブロック図である。
【図１１】第２実施形態のパワー制御回路の等価回路を示す回路図であり、（ａ）はオフセットクロック信号生成に係る部分の等価回路を示す回路図であり、（ｂ）は夫々のタイミング信号生成に係る部分の等価回路を示す回路図である。
【図１２】第２実施形態のパワー制御回路の細部構成を示すブロック図である。
【図１３】第２実施形態のパワー制御回路の動作を示すタイミングチャートである。
【図１４】従来技術の問題点を示す図である。
【図１５】変調信号と当該変調信号を波形変換した記録信号の関係を示す図である。
【符号の説明】
１…ＤＶＤ−Ｒ
２…ピックアップ
３…再生増幅器
４…デコーダ
５…プリピット信号デコーダ
６…スピンドルモータ
７…サーボ回路
８…プロセッサ
９…エンコーダ
１１、１１’…パワー制御回路
１２…レーザ駆動回路
１３…インターフェース
１４…ホストコンピュータ
１５、１５’…波形生成ロジック部
１６…遅延回路
１７…比較回路
１８…演算回路
１９…立下がりタイミングセレクタ
２０…立上がりタイミングセレクタ
２１…信号生成部
２２…パターン判別部
２３…パルス出力タイミング生成部
２４、２５…ＡＮＤ回路
２６、Ｆ０、Ｆ１、Ｆ２、Ｆ２７６、Ｆ２７７、Ｆ２７８…フリップフロップ回路
３０…デコーダ
３１…平均化部
３２…加算器
３３、４４、４７…定数器
３４…乗算器
３５、３６、３７、３８、３９、４０、４１、４２…タイミング設定レジスタ
４３、４６、６６、６８、７１、７２…セレクタ
４８…除算器
４９…タイミング発生部
５０、５１、５２、５３、５４、５５、５６、５７…除算結果レジスタ
５８、５９、６０、６１、６２、６３、６４、６５…演算結果レジスタ
６７…立上がりタイミングレジスタ
６９…立下がりタイミングレジスタ
７０…微分回路
７３…選択回路
７３ａ…立上がり選択回路
７３ｂ…立下がり選択回路
７４…微分回路
Ｂ…光ビーム
Ｓ…情報記録装置
Ｂ０、Ｂ１、Ｂ３６８、Ｂ３６９…バッファ素子
Ｍ０、Ｍ１、Ｍ９１、Ｍ９２、Ｍ１００、Ｍ１０１、Ｍ３６８、Ｍ３６９、Ｍ３７０、Ｍ３７１、Ｍ５４９、Ｍ５５０…セレクタ
Ｓｒ…ディジタル情報
Ｓｒｅ…変調信号
Ｓｄｄ…記録信号
Ｓｄｌ…レーザ駆動信号
Ｓｏｔ…再生信号
Ｓｐ…増幅信号
Ｓｐｐ…プリピット信号
Ｓｄｍ…復調信号
Ｓｓｄ…サーボ復調信号
Ｓｐｄ…復調プリピット信号
Ｓｓｐ…ピックアップサーボ信号
Ｓｓｓ…スピンドルサーボ信号
Ｓｃｌ…基準クロック信号
Ｓｃｐ１、Ｓｃｐ２、Ｓｃｐ３、Ｓｃｐ４、Ｓｃｐ５、Ｓｃｐ６、Ｓｃｐ７、Ｓｃｐ８…レジスタ設定信号
Ｓｒｅｄ…遅延変調信号
Ｓｅｒｅ…レジスタ選択信号
Ｓｌｅ…立上がりイネーブル信号
Ｓｔｅ…立下がりイネーブル信号
Ｓｌｄ…立上がりタイミング信号
Ｓｔｒ…立下がりタイミング信号
Ｓｌｃ…立上がり選択信号
Ｓｔｃ…立下がり選択信号
Ｓｄ０、Ｓｄ１４８、Ｓｄ４６、Ｓｄ３３１、Ｓｄ３３２、Ｓｄ３３３、Ｓｄ９１、Ｓｄ９２、Ｓｄ９３、Ｓｄ３６７、Ｓｄ３６８、Ｓｄ３６９…遅延信号
Ｓｑ９１、Ｓｑ９２、Ｓｑ９３、Ｓｑ３６７、Ｓｑ３６８、Ｓｑ３６９…ラッチ信号
Ｓｐ０、Ｓｐ１、Ｓｐ２、Ｓｐ１４６、Ｓｐ１４７、Ｓｐ１４８、Ｓｐ４６、Ｓｐ４７、Ｓｐ４８、Ｓｐ３３１、Ｓｐ３３２、Ｓｐ３３３、Ｓｄｖ…微分信号
Ｓｍ０、Ｓｍ１、Ｓｍ９０、Ｓｍ９１、Ｓｍ９２、Ｓｍ３６７、Ｓｍ３６８、Ｓｍ３６９、Ｓｍ３７０、Ｓｍ５４８、Ｓｍ５４９…セレクタ信号
Ｓｃｇ…切換信号
Ｓｏｃ…オフセットクロック信号
Ｓｒｓ…セット信号
Ｓｒｒ…リセット信号
Ｓｏｃｖ…平均化信号Ｓｏｃｖ
Ｓａｖｅ…平均クロック信号
Ｓａｖｅ’…乗算信号
Ｓａｖｅ”…除算信号
Ｓｍ…定数信号
Ｓｔ…タイミング信号
Ｓｂ０、Ｓｂ５、Ｓｂ６、Ｓｂ７、Ｓａ…レジスタ出力信号
【発明の属する技術分野】
本発明は、従来のＣＤ−Ｒ（Ｃｏｍｐａｃｔ Ｄｉｓｋ−Ｒｅｃｏｒｄａｂｌｅ ）に対して約７倍の高密度記録が可能なＤＶＤ−Ｒ（ＤＶＤ−Ｒｅｃｏｒｄａｂｌｅ）等の情報記録媒体に対してディジタル情報を記録するためのディジタル情報記録装置の技術分野に属する。
【０００２】
【従来の技術】
近年、従来のＣＤに対して約７倍に記録容量を向上させた情報記録媒体として、いわゆるＤＶＤの研究開発が盛んに行われているが、この中で、一回のみ記録可能な追記型のＤＶＤであるＤＶＤ−Ｒについての開発も盛んに行われている。
【０００３】
このＤＶＤ−Ｒは、情報を記録する記録層として色素膜を用い、当該色素膜上に予め形成された記録トラック（グルーブ（案内溝）又はランド）における微小面積部分（後述の記録ピットとなる部分）に対して、当該微小面積に対応して合焦された記録レーザ光（記録すべきディジタル情報に対応して変調されている。）を照射してこれを熱エネルギーに変換して当該微小部分の色素膜を加熱し、これにより当該微小部分の色素膜の反射率等の特性を変化させることにより記録ピットを形成して記録を行う。更に、ディジタル情報の再生時には、記録ピットと記録レーザ光未照射部分との再生レーザ光に対する反射率等の特性の相違によりディジタル情報を読み出すものである。このとき、ＤＶＤ−Ｒとしての上述の記憶容量を確保するためには、形成すべき記録ピットの大きさは、ＤＶＤ−Ｒの半径方向の長さ（記録ピットの幅）が約０．４μｍ程度、ＤＶＤ−Ｒの周方向の長さ（記録ピットの長さ）については、最短記録ピットについて約０．４μｍ程度、最長記録ピットについて約１．９μｍ程度とする必要がある。
【０００４】
ところで、従来のＣＤ−Ｒにおいて、上記色素膜を用いた場合に、記録すべきディジタル情報により変調されたレーザ光により記録ピットを形成し、それを再生したとき、再生波形が歪む場合があるという問題点がある。この歪の原因としては、記録ピットの形状がＣＤ−Ｒの周方向について前後対称でなく、先端部で細く終端部で太くなって涙滴状に歪むことが挙げられる。すなわち、図１４に示すように、図１４（ａ）のようなレーザ光の変調波形で記録した場合、色素膜における当該レーザ光が照射された位置の到達温度が蓄熱現象により図１４（ｂ）に示すように先端部で低く終端部で高くなり、従って、図１４（ｃ）に示すような涙滴状の記録ピットが形成されてしまうのである。
【０００５】
また、記録ピットの形状の対称性を悪化させる他の要因として、レーザ光の照射位置に形成される光スポットが記録ピットを形成すべき領域からはみ出すことが挙げられる。すなわち、記録ピットを形成すべき領域の端部をレーザ光が照射する際に、光スポットが記録ピットを形成すべき領域以外の部分にはみ出し、記録ピットの先端部と終端部で記録すべきディジタル情報に対して対称性の悪い記録ピットが形成されてしまうのである。
【０００６】
これらの問題点を解決するために、従来のＣＤ−Ｒにおいては、図１４（ａ）に示すような、パルス信号を単純に記録すべきディジタル情報で変調したのみの変調信号を用いてレーザ光を変調するのではなく、当該記録すべきディジタル情報で変調した後の波形を更に波形変換して、記録すべきディジタル情報に対応した記録信号を得、当該記録信号を用いてレーザ光を変調することにより記録ピットを形成する方法が用いられている。
【０００７】
すなわち、図１５に示すように、記録すべきディジタル情報により変調された変調信号（図１５（ａ））を更に波形変換し、記録ピットの先端部に対応する波形を所定期間削除すると共に、記録ピットの後半部に対応する波形を周期の短いパルス波の連続により構成して記録信号（図１５（ｂ））を生成するのである。図１５に示す場合には、図１５（ａ）に示す１１Ｔの長さ（Ｔは記録すべきディジタル情報における一基準クロックに相当する長さであり、ＤＶＤ−Ｒにおける記録すべきディジタル情報の場合は、３Ｔの長さのパルスから１４Ｔの長さのパルスまでの１２種類のデータパルスと１４Ｔの長さの同期パルスの組合わせで構成されることが規格化されている。）の信号について、その先端部分を１．５Ｔ分削除し、更に後半部分を０．５Ｔの長さを有するパルス波が連続するように変換し、図１５（ｂ）に示す記録信号を生成し、当該記録信号を用いてレーザ光を変調して色素膜に照射するのである。このように波形変換された記録信号によりレーザ光を変調することにより、色素膜においては図１４（ｂ）に示す温度変化になることはなく、記録すべきディジタル情報に対応した対称性のよい長円形の記録ピットを形成することができる。なお、図１５（ｂ）に示す記録信号の波形において、その先頭の１．５Ｔの長さを有するパルスを以下トップパルス（符号「ＴＰ」で示す。）といい、当該トップパルスに続く０．５Ｔのパルス波が連続する部分を以下パルストレイン（符号「ＰＴ」で示す。）と称する。
【０００８】
ここで、従来のＣＤーＲにおいては、図１５（ａ）に示す変調信号を図１５（ｂ）に示す記録信号に波形変換するために、主としてアナログ式のいわゆるディレイライン（例えば、集中定数素子で構成したもの、分布定数素子で構成したもの又は論理ゲート等の能動素子を使用したもの等）及び論理積回路又はフリップフロップ回路等を用いて波形変換を行っていた。そして、従来のＣＤ−Ｒにおいては、基準クロック周期は２３０ｎｓｅｃ程度であって、変調信号から記録信号への波形変換の精度は１０ｎｓｅｃ程度で必要十分であるので、上記のディレイライン等を用いて波形変換回路を容易に構成することができた。
【０００９】
一方、上記ＤＶＤ−Ｒにおいては、高記録容量化のため、基準クロック周期が３７ｎｓｅｃとされており、更に波形変換の精度についても非常に高精度であることが必要である。より具体的には、数ｎｓｅｃ程度（可能ならば１ｎｓｅｃ）の精度の分解能及び再現性が要求される。更に、当該精度で種々の設定変更（変換する波形の変更等）を可能とする必要もある。
【００１０】
【発明が解決しようとする課題】
しかしながら、従来利用可能な上記各ディレイラインにおいては、その分解能は５ｎｓｅｃ程度であり、更に全遅延時間に対して±１０％程度の精度誤差及び使用中の変動を考慮しておく必要がある。また、各素子を結ぶ配線間の遅延ばらつきをも考慮すると、実質的な精度は更に低下してしまうという問題点があった。
【００１１】
更に、遅延時間を可変とする構成においては、特殊な高分解能ディレイラインを多数縦続接続する必要があり、夫々のディレイラインのばらつきに起因して全体としての分解能が低下するという問題点もあった。
【００１２】
そこで、本発明は、上記の各問題点に鑑みて成されたもので、その課題は、ＤＶＤ−Ｒに適用可能な分解能、精度並びに再現性を具備しつつ変調信号を記録信号に変換し、記録すべきディジタル情報に対応して正確な記録を行うことができると共に、安価且つ簡易な構成にて実現可能なディジタル情報記録装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記の課題を解決するために、請求項１に記載の発明は、入力された記録すべきディジタル情報を、ＤＶＤ−Ｒ等の情報記録媒体に記録する際の記録信号に変換する信号変換装置において、前記ディジタル情報における複数種類のパルス波形を認識するパターン判別部等の波形認識手段と、前記複数種類のパルス波形に対応して予め夫々設定されている前記記録信号の波形である記録信号波形を記憶するパルス出力タイミング生成部等の記憶手段と、前記ディジタル情報における基準周期と等しい周期を有する基準クロック信号の周期より短い遅延時間を有する遅延素子を複数個縦続接続した遅延手段であるタイミング候補信号生成手段であって、当該基準クロック信号に基づいて、夫々の前記パルス波形に対応した前記記録信号における信号の立上がりタイミング又は立下がりタイミングのいずれか一方を示すタイミング信号の候補であるタイミング候補信号として夫々の前記遅延素子の出力信号を出力する遅延回路等のタイミング候補信号生成手段と、前記出力された複数のタイミング候補信号と前記基準クロック信号とを時間軸において比較し、夫々の前記遅延素子における前記遅延時間の変動を検出し変動検出信号を出力する比較回路等の検出手段と、前記認識されたパルス波形に対応する前記記録信号波形及び前記変動検出信号に基づいて、前記記録信号を形成すべき立上がりタイミング又は立下がりタイミングのいずれか一方に対応する前記タイミング候補信号を前記タイミング信号として選択する演算回路、立上がりタイミングセレクタ、立下りタイミングセレクタ等のタイミング信号選択手段と、前記選択されたタイミング信号及び前記ディジタル情報に基づいて、前記認識されたパルス波形に対応する前記記録信号を生成する波形整形ロジック部等の生成手段と、を備える。
【００１４】
請求項１に記載の発明の作用によれば、波形認識手段は、ディジタル情報における複数種類のパルス波形を認識する。
【００１５】
一方、記憶手段は、複数種類のパルス波形に対応して夫々設定されている記録信号波形を記憶する。
【００１６】
これらと並行して、基準クロック信号の周期より短い遅延時間を有する遅延素子を複数個縦続接続した遅延手段であるタイミング候補信号生成手段は、当該基準クロック信号に基づいてタイミング信号の候補であるタイミング候補信号として夫々の遅延素子の出力信号を出力する。
これにより、検出手段は、生成された複数のタイミング候補信号と基準クロック信号とを時間軸において比較し、夫々の遅延素子における遅延時間の変動を検出し変動検出信号を出力する。
【００１７】
そして、タイミング信号選択手段は、認識されたパルス波形に対応する記録信号波形及び変動検出信号に基づいて、記録信号を形成すべき立上がりタイミング又は立下がりタイミングのいずれか一方に対応するタイミング候補信号をタイミング信号として選択する。
【００１８】
最後に、生成手段は、選択されたタイミング信号及びディジタル情報に基づいて、認識されたパルス波形に対応する記録信号を生成する。
【００１９】
よって、生成されたタイミング候補信号からディジタル情報のパルス波形に対応する記録信号を形成すべきタイミングに対応するタイミング信号を選択し、これらに基づいて認識されたパルス波形に対応する記録信号を生成するので、ディジタル情報を高精度且つ再現性良く記録信号に変換できる。
また、タイミング候補信号生成手段が、基準クロック信号の周期より短い遅延時間を有する遅延素子を複数個縦続接続した遅延手段であると共に、夫々の遅延素子の出力信号を夫々タイミング候補信号として出力するので、簡易な構成でタイミング候補信号を生成することができる。
更に、タイミング信号選択手段が、認識されたパルス波形に対応する記録信号波形及び変動検出信号に基づいてタイミング信号を選択するので、遅延素子においてその遅延時間に変動が生じた場合でも、それを補償して高精度に記録信号を生成できる。
【００２０】
上記の課題を解決するために、請求項２に記載の発明は、入力された記録すべきディジタル情報を、ＤＶＤ−Ｒ等の情報記録媒体に記録する際の記録信号に変換する信号変換装置において、前記ディジタル情報における複数種類のパルス波形を認識するパターン判別部等の波形認識手段と、前記複数種類のパルス波形に対応して予め夫々設定されている前記記録信号の波形である記録信号波形を記憶するパルス出力タイミング生成部等の記憶手段と、前記ディジタル情報における基準周期と等しい周期を有する基準クロック信号の周期より短い遅延時間を有する遅延素子を複数個縦続接続した遅延手段であるタイミング候補信号生成手段であって、当該基準クロック信号に基づいて、夫々の前記遅延素子の出力信号を、夫々の前記パルス波形に対応した前記記録信号における信号の立上がりタイミングを示す立上がりタイミング信号の候補である立上がりタイミング候補信号として出力し、更に夫々の前記パルス波形に対応した前記記録信号における信号の立下がりタイミングを示す立下がりタイミング信号の候補である立下がりタイミング候補信号として出力する遅延回路等のタイミング候補信号生成手段と、前記出力された複数の立上がりタイミング候補信号及び複数の立下がりタイミング候補信号と前記基準クロック信号とを時間軸において比較し、夫々の前記遅延素子における前記遅延時間の変動を検出し変動検出信号を出力する比較回路等の検出手段と、前記認識されたパルス波形に対応する前記記録信号波形及び前記変動検出信号に基づいて、前記記録信号を形成すべき立上がりタイミングに対応する前記立上がりタイミング候補信号を前記立上がりタイミング信号として選択する演算回路、立上がりタイミングセレクタ等の立上がりタイミング信号選択手段と、前記認識されたパルス波形に対応する前記記録信号波形及び前記変動検出信号に基づいて、前記記録信号を形成すべき立下がりタイミングに対応する前記立下がりタイミング候補信号を前記立下がりタイミング信号として選択する演算回路、立下がりタイミングセレクタ等の立下がりタイミング信号選択手段と、前記選択された立上がりタイミング信号及び立下がりタイミング信号並びに前記ディジタル情報に基づいて、前記認識されたパルス波形に対応する前記記録信号を生成する波形生成ロジック部等の生成手段と、を備える。
【００２１】
請求項２に記載の発明の作用によれば、波形認識手段は、ディジタル情報における複数種類のパルス波形を認識する。
【００２２】
一方、記憶手段は、複数種類のパルス波形に対応して夫々設定されている記録信号波形を記憶する。
【００２３】
これらと並行して、基準クロック信号の周期より短い遅延時間を有する遅延素子を複数個縦続接続した遅延手段であるタイミング候補信号生成手段は、当該基準クロック信号に基づいて複数の立上がりタイミング候補信号及び複数の立下がりタイミング候補信号として夫々の遅延素子の出力信号を出力する。
これにより、検出手段は、生成された複数の立上がりタイミング候補信号及び複数の立下がりタイミング候補信号と基準クロック信号とを時間軸において比較し、夫々の遅延素子における遅延時間の変動を検出し変動検出信号を出力する。
【００２４】
そして、立上がりタイミング信号選択手段は、認識されたパルス波形に対応する記録信号波形及び前記変動検出信号に基づいて、記録信号を形成すべき立上がりタイミングに対応する立上がりタイミング候補信号を立上がりタイミング信号として選択する。
【００２５】
一方、立下がりタイミング信号選択手段は、認識されたパルス波形に対応する記録信号波形及び前記変動検出信号に基づいて、記録信号を形成すべき立下がりタイミングに対応する立下がりタイミング候補信号を立下がりタイミング信号として選択する。
【００２６】
最後に、生成手段は、選択された立上がりタイミング信号及び立下がりタイミング信号並びにディジタル情報に基づいて、認識されたパルス波形に対応する記録信号を生成する。
【００２７】
よって、生成された立上がりタイミング候補信号及び立下がりタイミング候補信号からディジタル情報のパルス波形に対応する記録信号を形成すべきタイミングに対応する立上がりタイミング信号及び立下がりタイミング信号を選択し、これらに基づいて認識されたパルス波形に対応する記録信号を生成するので、ディジタル情報を高精度且つ再現性良く記録信号に変換できる。
また、タイミング候補信号生成手段が、基準クロック信号の周期より短い遅延時間を有する遅延素子を複数個縦続接続した遅延手段であると共に、夫々の遅延素子の出力信号を夫々立上がりタイミング候補信号及び立下がりタイミング候補信号として出力するので、簡易な構成でタイミング候補信号を生成することができる。
更に、立上がりタイミング信号選択手段が、認識されたパルス波形に対応する記録信号波形及び変動検出信号に基づいて立上がりタイミング信号を選択すると共に、立下がりタイミング信号選択手段が、認識されたパルス波形に対応する記録信号波形及び変動検出信号に基づいて立下がりタイミング信号を選択するので、遅延素子においてその遅延時間に変動が生じた場合でも、それを補償して高精度に記録信号を生成できる。
【００３６】
上記の課題を解決するために、請求項３に記載の発明は、請求項１又は２に記載の信号変換装置において、前記遅延素子は、バッファ素子であるように構成される。
【００３７】
請求項３に記載の発明の作用によれば、請求項１又は２に記載の発明の作用に加えて、遅延素子がバッファ素子であるので、高精度で記録信号を生成できる。
【００３８】
上記の課題を解決するために、請求項４に記載の発明は、請求項２に記載の信号変換装置において、前記基準クロック信号を微分して当該基準クロック信号の立上がりタイミングを示す基準立上がりタイミング信号を生成する微分回路等の微分手段を更に備え、前記タイミング候補信号生成手段は、前記基準立上がりタイミング信号の周期より短い遅延時間を有し、当該基準立上がりタイミング信号を当該遅延時間だけ遅延させるセレクタ等の遅延素子を複数個縦続接続した遅延手段であると共に、前記立上がりタイミング信号選択手段は、いずれか一の前記遅延素子の出力信号を前記立上がりタイミング信号として出力し、更に、前記立下がりタイミング信号選択手段は、いずれか一の前記遅延素子の出力信号を前記立下がりタイミング信号として出力するように構成される。
【００３９】
請求項４に記載の発明の作用によれば、請求項２に記載の発明の作用に加えて、微分手段は、基準クロック信号を微分して基準立上がりタイミング信号を生成する。
【００４０】
ここで、タイミング候補信号生成手段は、基準立上がりタイミング信号の周期より短い遅延時間を有し、当該基準立上がりタイミング信号を当該遅延時間だけ遅延させる遅延素子を複数個縦続接続した遅延手段として構成されている。
【００４１】
これにより、立上がりタイミング信号選択手段は、いずれか一の遅延素子の出力信号を立上がりタイミング信号として出力する。
【００４２】
更に立下がりタイミング信号選択手段は、いずれか一の遅延素子の出力信号を立下がりタイミング信号として出力する。
【００４３】
よって、簡易な構成で立上がりタイミング信号及び立下がりタイミング信号を生成することができる。
【００４４】
上記の課題を解決するために、請求項５に記載の発明は、請求項２に記載の信号変換装置において、前記基準クロック信号の周期より短い遅延時間を有するセレクタ等の第１遅延素子を複数個縦続接続した第１遅延手段と、複数の前記第１遅延素子の出力信号の夫々と前記基準クロック信号とを時間軸において夫々比較し、夫々の前記第１遅延素子における前記遅延時間の変動を検出し変動検出信号を出力する比較回路等の検出手段と、前記基準クロック信号を微分して当該基準クロック信号の立上がりタイミングを示す基準立上がりタイミング信号を生成する微分回路等の微分手段と、を更に備え、前記タイミング候補信号生成手段は、前記第１遅延素子と同種の第２遅延素子であって、前記基準立上がりタイミング信号の周期より短い遅延時間を有し、当該基準立上がりタイミング信号を当該遅延時間だけ遅延させるセレクタ等の第２遅延素子を複数個縦続接続した第２遅延手段であると共に、前記立上がりタイミング信号選択手段は、前記認識されたパルス波形に対応する前記記録信号波形及び前記変動検出信号に基づいて、いずれか一の前記第２遅延素子の出力信号を前記立上がりタイミング信号として出力し、更に、前記立下がりタイミング信号選択手段は、前記認識されたパルス波形に対応する前記記録信号波形及び前記変動検出信号に基づいて、いずれか一の前記第２遅延素子の出力信号を前記立下がりタイミング信号として出力するように構成される。
【００４５】
請求項５に記載の発明の作用によれば、請求項２に記載の発明の作用に加えて、第１遅延手段は、基準クロック信号の周期より短い遅延時間を有する第１遅延素子を複数個縦続接続して構成されている。
【００４６】
そして、検出手段は、複数の第１遅延素子の出力信号の夫々と基準クロック信号とを時間軸において夫々比較し、夫々の第１遅延素子における遅延時間の変動を検出し変動検出信号を出力する。
【００４７】
一方、微分手段は、基準クロック信号を微分して当該基準クロック信号の立上がりタイミングを示す基準立上がりタイミング信号を生成する。
【００４８】
そして、タイミング候補信号生成手段は、第１遅延素子と同種の第２遅延素子であって、基準立上がりタイミング信号の周期より短い遅延時間を有し、当該基準立上がりタイミング信号を当該遅延時間だけ遅延させる第２遅延素子を複数個縦続接続した第２遅延手段として構成されている。
【００４９】
これらにより、立上がりタイミング信号選択手段は、認識されたパルス波形に対応する記録信号波形及び変動検出信号に基づいて、いずれか一の第２遅延素子の出力信号を立上がりタイミング信号として出力する。
【００５０】
更に立下がりタイミング信号選択手段は、認識されたパルス波形に対応する記録信号波形及び変動検出信号に基づいて、いずれか一の第２遅延素子の出力信号を立下がりタイミング信号として出力する。
【００５１】
よって、簡易な構成で立上がりタイミング信号及び立下がりタイミング信号を生成することができると共に、第２遅延素子においてその遅延時間に変動が生じた場合でも、当該第２遅延素子と同種の第１遅延素子を用いて得られた変動検出信号を用いて当該変動を補償し、高精度に記録信号を生成できる。
【００５２】
上記の課題を解決するために、請求項６に記載の発明は、請求項５に記載の信号変換装置において、前記第１遅延素子又は前記第２遅延素子は、縦続接続されている一つ前段の前記第１遅延素子又は前記第２遅延素子の出力信号と前記基準立上がりタイミング信号のいずれか一方を選択するセレクタ等の選択素子であると共に、前記立上がりタイミング信号選択手段は、前記認識されたパルス波形に対応する前記記録信号波形及び前記変動検出信号に基づいて、前記第２遅延素子に対応する一の前記選択素子における選択を制御して前記立上がりタイミング信号を出力し、更に、前記立下がりタイミング信号選択手段は、前記認識されたパルス波形に対応する前記記録信号波形及び前記変動検出信号に基づいて、前記第２遅延素子に対応する一の前記選択素子における選択を制御して前記立下がりタイミング信号を出力するように構成される。
【００５３】
請求項６に記載の発明の作用によれば、請求項５に記載の発明の作用に加えて、第１遅延素子又は第２遅延素子は、縦続接続されている一つ前段の第１遅延素子又は第２遅延素子の出力信号と基準立上がりタイミング信号のいずれか一方を選択する選択素子であると共に、立上がりタイミング信号選択手段は、認識されたパルス波形に対応する記録信号波形及び変動検出信号に基づいて、第２遅延素子に対応する一の選択素子における選択を制御して立上がりタイミング信号を出力し、更に、立下がりタイミング信号選択手段は、認識されたパルス波形に対応する記録信号波形及び変動検出信号に基づいて、第２遅延素子に対応する一の選択素子における選択を制御して立下がりタイミング信号を出力する。
【００５４】
よって、高精度で立下がりタイミング信号又は立上がりタイミング信号を出力して記録信号を生成できる。
【００５５】
上記の課題を解決するために、請求項７に記載の発明は、請求項１から６のいずれか一項に記載の信号変換装置と、前記生成された記録信号を前記情報記録媒体に記録するピックアップ等の記録手段と、を備える。
【００５６】
請求項７に記載の発明の作用によれば、請求項１から６のいずれか一項に記載の発明の作用に加えて、記録手段は、生成された記録信号を情報記録媒体に記録する。
【００５７】
よって、ディジタル情報に対応した正確な形状の記録ピットを形成して当該ディジタル情報を記録できる。
【００５８】
【発明の実施の形態】
次に、本発明に好適な実施の形態について、図面に基づいて説明する。なお、以下の説明は、ホストコンピュータから送信されてくるディジタル情報を上記ＤＶＤ−Ｒに対して記録するための情報記録装置について本発明を適用した実施の形態を説明するものである。
【００５９】
（Ｉ）情報記録装置の実施の形態
始めに、本実施形態に係る情報記録装置の全体構成及び動作について、図１を用いて説明する。なお、以下の実施の形態では、ＤＶＤ−Ｒにおいて、当該ＤＶＤ−Ｒ上のアドレス情報等を記録したプリピットが、ディジタル情報を記録すべき記録トラック上等に予め形成されており、ディジタル情報の記録時には、当該プリピットを予め検出することによりＤＶＤ−Ｒ上のアドレス情報を得、これによりディジタル情報を記録するＤＶＤ−Ｒ上の記録位置を検出して記録するものとする。
【００６０】
図１に示すように、実施形態の情報記録装置Ｓは、記録手段としてのピックアップ２と、再生増幅器３と、デコーダ４と、プリピット信号デコーダ５と、スピンドルモータ６と、サーボ回路７と、プロセッサ８と、エンコーダ９と、主として本発明に係る信号変換装置としてのパワー制御回路１１と、記録手段としてのレーザ駆動回路１２と、インターフェース１３と、クロック発生部ＲＣにより構成されている。また、当該情報記録装置Ｓには、外部のホストコンピュータ１４から記録すべきディジタル情報Ｓｒがインターフェース１３を介して入力されている。
【００６１】
次に、全体の動作を説明する。
【００６２】
ピックアップ２は、図示しないレーザダイオード、偏向ビームスプリッタ、対物レンズ、光検出器等を含み、レーザ駆動信号Ｓｄｌに基づいて光ビームＢをＤＶＤ−Ｒ１の情報記録面に照射し、その反射光に基づいて上記プリピットを検出して記録すべきディジタル情報を記録すると共に、既に記録されているディジタル情報がある場合には、上記光ビームＢの反射光に基づいて当該既に記録されているディジタル情報を検出する。
【００６３】
そして、再生増幅器３は、ピックアップ２から出力されたプリピットに対応する情報を含む検出信号Ｓｄｔを増幅し、プリピットに対応するプリピット信号Ｓｐｐを出力すると共に、既に記録されているディジタル情報に対応する増幅信号Ｓｐを出力する。
【００６４】
その後、デコーダ４は、増幅信号Ｓｐに対して８−１６復調及びデインターリーブを施すことにより当該増幅信号Ｓｐをデコードし、復調信号Ｓｄｍ及びサーボ復調信号Ｓｓｄを出力する。
【００６５】
一方、プリピット信号デコーダ５は、プリピット信号Ｓｐｐをデコードして復調プリピット信号Ｓｐｄを出力する。
【００６６】
そして、サーボ回路７は、復調プリピット信号Ｓｐｄ及びサーボ復調信号Ｓｓｄに基づいて、ピックアップ２におけるフォーカスサーボ制御及びトラッキングサーボ制御のためのピックアップサーボ信号Ｓｓｐを出力すると共に、ＤＶＤ−Ｒ１を回転させるためのスピンドルモータ６の回転をサーボ制御するためのスピンドルサーボ信号Ｓｓｓを出力する。
【００６７】
これらと並行して、プロセッサ８は、復調信号Ｓｄｍに基づいて既に記録されていたディジタル情報に対応する再生信号Ｓｏｔを外部に出力すると共に、情報記録装置Ｓ全体を主として制御する。
【００６８】
一方、インターフェース１３は、プロセッサ８の制御の下、ホストコンピュータ１４から送信されてくるディジタル情報Ｓｒに対して、これを情報記録装置Ｓに取り込むためのインターフェース動作を行い、当該ディジタル情報Ｓｒをエンコーダ９に出力する。
【００６９】
そして、エンコーダ９は、図示しないＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ ）ジェネレータ、８−１６変調部、スクランブラ等を含み、ディジタル情報Ｓｒに基づいて、再生時のエラー訂正を行う単位であるＥＣＣブロックを構成すると共に、当該ＥＣＣブロックに対してインターリーブ及び８−１６変調並びにスクランブル処理を施し、変調信号Ｓｒｅを生成する。
【００７０】
そして、パワー制御回路１１は、変調信号Ｓｒｅに基づいて、ピックアップ２内の図示しないレーザダイオードの出力を制御するための記録信号Ｓｄｄを出力する。このとき、当該パワー制御回路１１には後述の基準クロック信号Ｓｃｌが供給されていると共に、プロセッサ８からの後述のレジスタ設定信号Ｓｃｐ１乃至Ｓｃｐ８が供給されている。
【００７１】
その後、レーザ駆動回路１２は、記録信号Ｓｄｄに基づいて、実際に上記レーザダイオードを駆動して光ビームＢを出射させるための上記レーザ駆動信号Ｓｄｌを出力する。
【００７２】
クロック発生部ＲＣは、上記夫々の構成部材が動作する際の基準クロック信号Ｓｃｌを生成する。このとき、当該基準クロック信号Ｓｃｌの周期は上述の１Ｔとされている。
【００７３】
（ＩＩ）パワー制御回路の第１実施形態
次に、本発明の第１実施形態に係るパワー制御回路１１の構成及び動作について、図２乃至図９を用いて説明する。
【００７４】
（ｉ）全体構成及び動作
始めに、第１実施形態のパワー制御回路１１の全体構成及び動作について図２及び図３を用いて説明する。なお、図２はパワー制御回路１１の全体構成を示すブロック図であり、図３は当該パワー制御回路１１の動作における各部の信号を含むタイミングチャートである。また、図３は、スペース／マーク（変調信号Ｓｒｅが“Ｈ”となっている期間と“Ｌ”となっている期間）の組み合わせが３Ｔ／４Ｔである変調信号Ｓｒｅを記録信号Ｓｄｄに波形変換する場合を示すものである。
【００７５】
また、以下の説明においては、その理解の容易化のために、記録信号Ｓｄｄにおける各パルス（上記トップパルス及びパルストレイン）におけるパルスの立上がり位置の設定に関連するデータについては、符号「ＬＤ」を含んで示すものとし、パルスの立下がり位置の設定に関連するデータについては、符号「ＴＲ」を含んで示すものとする。
【００７６】
図２に示すように、パワー制御回路１１は、生成手段としての波形生成ロジック部１５と、タイミング候補信号生成手段、遅延手段としての遅延回路１６と、検出手段としての比較回路１７と、タイミング信号選択手段、立下がりタイミング信号選択手段及び立上がりタイミング信号選択手段としての演算回路１８と、タイミング信号選択手段、立下がりタイミング信号選択手段としての立下がりタイミングセレクタ１９と、タイミング信号選択手段、立上がりタイミング信号選択手段としての立上がりタイミングセレクタ２０とにより構成されている。
【００７７】
また、波形生成ロジック部１５は、信号生成部２１と、ＡＮＤ回路２４及び２５と、フリップフロップ回路２６とにより構成されている。
【００７８】
更に、信号生成部２１は、波形認識手段としてのパターン判別部２２と、記憶手段としてのパルス出力タイミング生成部２３とにより構成されている。
【００７９】
一方、遅延回路１６は、３７０個のバッファ素子Ｂ０乃至Ｂ３６９が縦続接続されて構成されている。このとき、夫々のバッファ素子Ｂ０乃至Ｂ３６９の動作時間（あるデータが入力されてから同じデータが出力されるまでの時間）については、正常値としては０．２ｎｓｅｃであるが、通常は、周囲の温度等の影響によりその動作時間が５０％から２００％の範囲、すなわち具体的には０．１ｎｓｅｃから０．４ｎｓｅｃの範囲で変動する。ここで、当該変動は、同一条件下においては個々のバッファ素子で共通（すなわち、全てのバッファ素子の動作時間は同じであり、それが変動するときには全てのバッファ素子において共通的に変動する。）と看做すことができるものである。
【００８０】
次に、パワー制御回路１１の全体動作について、図２及び図３を用いて説明する。
【００８１】
先ず、遅延回路１６及び比較回路１７の概要動作について、図２及び図３（ａ）を用いて説明する。
【００８２】
なお、比較回路１７は、上述のように遅延回路１６を構成するバッファ素子Ｂ０乃至Ｂ３６９における遅延量が変動することに鑑み、その変動量を把握して正しい記録信号Ｓｄｄを生成すべく、基準クロック信号Ｓｃｌの周期（１Ｔ）が、いくつの（何段の）バッファ素子に相当するものであるかを検出する機能を有する。
【００８３】
パワー制御回路１１に入力された基準クロック信号Ｓｃｌは、遅延回路１６に入力され、夫々のバッファ素子Ｂ０乃至Ｂ３６９に対して縦続的に入力される。そして、夫々のバッファ素子Ｂ０乃至Ｂ３６９において上記動作時間だけ遅延されて出力される。このとき、各バッファ素子Ｂ０乃至Ｂ３６９の出力信号は、次段のバッファ素子に入力されると共に夫々別個に遅延信号Ｓｄ０乃至Ｓｄ３６９として出力される。
【００８４】
この遅延信号Ｓｄ０乃至Ｓｄ３６９のうち、遅延信号Ｓｄ９１乃至Ｓｄ３６９が並列的に比較回路１７に出力される。ここで、全ての遅延信号Ｓｄ０乃至Ｓｄ３６９のうち遅延信号Ｓｄ９１乃至Ｓｄ３６９のみが比較回路に入力されるのは、例えば、各バッファ素子Ｂ０乃至Ｂ３６９における動作時間が０．１ｎｓｅｃであったとすると、基準クロックＳｃｌの周期（３７ｎｓｅｃ）はバッファ素子３７０個分に相当する（すなわち、バッファ素子Ｂ３６９の出力信号である遅延信号Ｓｄ３６９が基準クロックＳｃｌを１周期分だけ遅延させた波形を有する）ので、当該遅延信号Ｓｄ３６９を比較回路１７に入力すれば、当該比較回路１７において基準クロックＳｃｌの周期がバッファ素子３７０個分に相当することが認識できるからである。一方、各バッファ素子Ｂ０乃至Ｂ３６９における動作時間が０．４ｎｓｅｃであったとすると、基準クロックＳｃｌの周期はバッファ素子９２個分に相当する（すなわち、バッファ素子Ｂ９１の出力信号である遅延信号Ｓｄ９１が基準クロックＳｃｌを１周期分だけ遅延させた波形を有する）ので、当該遅延信号Ｓｄ９１を比較回路１７に入力すれば、当該比較回路１７において基準クロックＳｃｌの周期がバッファ素子９２個分に相当することが認識できるからである。すなわち、遅延信号Ｓｄ９１乃至Ｓｄ３６９を比較回路１７に入力すれば、全ての場合について基準クロックＳｃｌの周期がバッファ素子いくつ分に相当するかが認識できるのである。
【００８５】
比較回路１７に入力された遅延信号Ｓｄ９１乃至Ｓｄ３６９は、当該比較回路において同時並行的に入力されている基準クロック信号Ｓｃｌと個別に比較され、基準クロック信号Ｓｃｌを一周期（１Ｔ）遅延させた波形を有する遅延信号が遅延信号Ｓｄ９１乃至Ｓｄ３６９のうちいずれの遅延信号であるかが検出される。図３（ａ）に示す場合においては、遅延信号Ｓｄ１８５が基準クロック信号Ｓｃｌと同期していると判断されるので、当該遅延信号Ｓｄ１８５に対応して基準クロックＳｃｌの周期に相当するバッファ素子を示すオフセットクロック信号Ｓｏｃが演算回路に出力される（なお、図３（ａ）において、遅延信号Ｓｄ１８５に対応するオフセットクロック信号Ｓｏｃは符号「９３（１８５−９２）」で示されるデータである。）。この比較回路１７の動作については、後ほど詳述する。
【００８６】
そして、演算回路１８は、プロセッサ８からの、記録信号Ｓｄｄにおける各パルスの立上がり位置及び立下がり位置を設定するためのレジスタ設定信号Ｓｃｐ１乃至Ｓｃｐ８、当該オフセットクロック信号Ｓｏｃ及び基準クロック信号Ｓｃｌ並びに波形生成ロジック部１５からの後述のレジスタ選択信号Ｓｅｒｅに基づき、後述の立下がりタイミングセレクタ１９に出力されている遅延信号Ｓｄ４６乃至Ｓｄ３３３のうち、記録信号Ｓｄｄの各パルスにおける立下がり位置の設定に用いられる遅延信号を選択するための立下がり選択信号Ｓｔｃを出力すると共に、後述の立上がりタイミングセレクタ２０に出力されている遅延信号Ｓｄ０乃至Ｓｄ１４８のうち、記録信号Ｓｄｄの各パルスにおける立上がり位置の設定に用いられる遅延信号を選択するための立上がり選択信号Ｓｌｃを出力する。なお、演算回路１８の動作については、後ほど詳述する。
【００８７】
次に、立上がりタイミングセレクタ２０及び波形生成ロジック部１５の概要動作について、図２及び図３（ｂ）を用いて説明する。
【００８８】
上述のように、立上がりタイミングセレクタ２０には、遅延回路１６から出力される遅延信号のうち、遅延信号Ｓｄ０乃至Ｓｄ１４８が出力されている。そして、立上がりタイミングセレクタ２０においては、立上がり選択信号Ｓｌｃに基づいて、入力されている遅延信号（各遅延信号毎に各バッファ素子の遅延時間分だけ位相がずれている。）の中から記録信号Ｓｄｄのパルスにおける立上がりタイミングを示す遅延信号を選択して立上がりタイミング信号ＳｌｄとしてＡＮＤ回路２４に出力する。ここで、立上がりタイミング信号Ｓｌｄには、記録信号Ｓｄｄのパルスにおける立上がりタイミングを示すパルスが１Ｔの期間に１パルスづつ含まれている。更に、当該パルスは、立上がり選択信号Ｓｌｃに基づいて遅延信号の中から選択されるパルスであるので、後述のレジスタ選択信号Ｓｅｒｅを用いて立上がり選択信号Ｓｌｃを制御することにより、夫々遅延信号における遅延時間（上記動作時間。例えば、０．２ｎｓｅｃ）の精度で記録信号Ｓｄｄのパルスにおける立上がりタイミングを制御することができる。
【００８９】
この動作について図３（ｂ）を用いて更に説明すると、図３（ｂ）に示す場合には、パルストレインにおける各パルスの立上がりを示す立上がりタイミング信号Ｓｌｄとして遅延信号Ｓｄ３７を選択すべく立上がり選択信号Ｓｌｃ（演算回路１８においてレジスタ選択信号Ｓｅｒｅに基づいて選択された信号であり、符号「ＰＴＬＤ ＮＵＭ；３７」で示す。）が演算回路１８から出力されており、また、トップパルスの立上がりを示す立上がりタイミング信号Ｓｌｄとして遅延信号Ｓｄ２８を選択すべく立上がり選択信号Ｓｌｃ（演算回路１８においてレジスタ選択信号Ｓｅｒｅに基づいて選択された信号であり、符号「ＴＰ ＬＤ ＮＵＭ １；２８」で示す。）が演算回路１８から出力されている。
【００９０】
そして、夫々の立上がり選択信号Ｓｌｃに基づいて、遅延信号Ｓｄ３７の立上がりタイミング及び遅延信号Ｓｄ２８の立上がりタイミングにおいて“Ｈ”となる立上がりタイミング信号Ｓｌｄが出力されている。
【００９１】
次に、ＡＮＤ回路２４の一方の入力端子には、パルス出力タイミング生成部２３から、変換すべき変調信号Ｓｒｅにおけるマーク／スペースの組み合わせに対応して設定される立上がりイネーブル信号Ｓｌｅが入力されている。この立上がりイネーブル信号Ｓｌｅは、変換すべき変調信号Ｓｒｅにおけるパルス波形（３Ｔ乃至１４Ｔの波形）の夫々に対応して、波形変換後の記録信号Ｓｄｄの波形が各パルス波形に対応したトップパルスとパルストレインの組み合わせとなるように立上がりタイミング信号Ｓｌｄ内のパルスを選択するための信号であり、換言すると、立上がりタイミング信号Ｓｌｄに含まれるパルスのうち、記録信号Ｓｄｄのパルス波形の立上がりを示すパルス（後述のセット信号Ｓｒｓ）として出力されることを許可するパルスを選択するための信号である。従って、変調信号Ｓｒｅにおける３Ｔから１４Ｔの１２種類のパルス波形に対応してパルス出力タイミング生成部２３において１２種類の立上がりイネーブル信号Ｓｌｅが生成され、当該生成された立上がりイネーブル信号Ｓｌｅのうち、パターン判別部２２において認識された変調信号Ｓｒｅの波形に対応した一の立上がりイネーブル信号Ｓｌｅが出力されることとなる。
【００９２】
これらにより、ＡＮＤ回路２４において上記立上がりタイミング信号Ｓｌｄと立上がりイネーブル信号Ｓｌｅの論理積が算出され、トップパルス又はパルストレインにおける立上がりタイミングを示すセット信号Ｓｒｓがフリップフロップ回路２６のセット端子に出力される。
【００９３】
その後、フリップフロップ回路２６においては、上記セット信号Ｓｒｓと、後述のリセット信号Ｓｒｒ（フリップフロップ回路２６のリセット端子に入力されている。）とに基づいて、セット信号Ｓｒｓのパルスのタイミングで“Ｈ”となり、リセット信号Ｓｒｒのパルスのタイミングで“Ｌ”に変化する上記記録信号Ｓｄｄを出力する。
【００９４】
次に、立下がりタイミングセレクタ１９及び波形生成ロジック部１５の概要動作について、図２及び図３（ｃ）を用いて説明する。
【００９５】
上述のように、立下がりタイミングセレクタ１９には、遅延回路１６から出力される遅延信号のうち、遅延信号Ｓｄ４６乃至Ｓｄ３３３が出力されている。そして、立下がりタイミングセレクタ１９においては、立下がり選択信号Ｓｔｃに基づいて、入力されている遅延信号の中から記録信号Ｓｄｄのパルスにおける立下がりを示す遅延信号を選択して立下がりタイミング信号ＳｔｒとしてＡＮＤ回路２５に出力する。ここで、立下がりタイミング信号Ｓｔｒには、記録信号Ｓｄｄのパルスにおける立下がりタイミングを示すパルスが１Ｔの期間に１パルスづつ含まれている。更に、当該パルスは、立下がり選択信号Ｓｔｃに基づいて遅延信号の中から選択されるパルスであるので、後述のレジスタ選択信号Ｓｅｒｅを用いて立下がり選択信号Ｓｔｃを制御することにより、夫々遅延信号における遅延時間（上記動作時間）の精度で記録信号Ｓｄｄのパルスにおける立下がりタイミングを制御することができる。
【００９６】
この動作について図３（ｃ）を用いて更に説明すると、図３（ｃ）に示す場合には、トップパルスの立下がりを示す立下がりタイミング信号Ｓｔｒとして遅延信号Ｓｄ１３９を選択すべく立下がり選択信号Ｓｔｃ（演算回路１８においてレジスタ選択信号Ｓｅｒｅに基づいて選択された信号であり、符号「ＴＰ ＴＲ ＮＵＭ；１３９」で示す。）が出力されており、また、パルストレインの立下がりを示す立下がりタイミング信号Ｓｔｒとして遅延信号Ｓｄ１３０を選択すべく立下がり選択信号Ｓｔｃ（演算回路１８においてレジスタ選択信号Ｓｅｒｅに基づいて選択された信号であり、符号「ＰＴ ＴＲ ＮＵＭ；１３０」で示す。）が出力されている。
【００９７】
そして、夫々の立下がり選択信号Ｓｔｃに基づいて、遅延信号Ｓｄ１３９の立上がりタイミング及び遅延信号Ｓｄ１３０の立上がりタイミングにおいて“Ｈ”となる立下がりタイミング信号Ｓｔｒが出力されている。
【００９８】
次に、ＡＮＤ回路２５の一方の入力端子には、パルス出力タイミング生成部２３から、変換すべき変調信号Ｓｒｅにおけるマーク／スペースの組み合わせに対応して設定される立下がりイネーブル信号Ｓｔｅが入力されている。この立下がりイネーブル信号Ｓｔｅは、変換すべき変調信号Ｓｒｅにおけるパルス波形の夫々に対応して、波形変換後の記録信号Ｓｄｄの波形が各パルス波形に対応したトップパルスとパルストレインの組み合わせとなるように立下がりタイミング信号Ｓｔｒ内のパルスを選択するための信号であり、換言すると、立下がりタイミング信号Ｓｔｒに含まれるパルスのうち、記録信号Ｓｄｄのパルス波形の立下がりを示すパルス（後述のリセット信号Ｓｒｒ）として出力されることを許可するパルスを選択するための信号である。従って、上記立上がりイネーブル信号Ｓｌｅと同様に、変調信号Ｓｒｅにおける３Ｔから１４Ｔの１２種類のパルス波形に対応してパルス出力タイミング生成部２３において１２種類の立下がりイネーブル信号Ｓｔｅが生成され、当該生成された立下がりイネーブル信号Ｓｔｅのうち、パターン判別部２２において認識された変調信号Ｓｒｅの波形に対応した一の立下がりイネーブル信号Ｓｔｅが出力されることとなる。
【００９９】
これらにより、ＡＮＤ回路２５において上記立下がりタイミング信号Ｓｔｒと立下がりイネーブル信号Ｓｔｅの論理積が算出され、トップパルス又はパルストレインにおける立下がりタイミングを示す上記リセット信号Ｓｒｒがフリップフロップ回路２６のリセット端子に出力される。
【０１００】
その後は、上述のように、フリップフロップ回路２６において上記セット信号Ｓｒｓとリセット信号Ｓｒｒとに基づいて、セット信号Ｓｒｓのパルスのタイミングで“Ｈ”となり、リセット信号Ｓｒｒのパルスのタイミングで“Ｌ”に変化する上記記録信号Ｓｄｄを出力する。
【０１０１】
ここで、図３（ｃ）に示す場合の記録信号Ｓｄｄは、スペース／マークの組み合わせが３Ｔ／４Ｔである変調信号Ｓｒｅを波形変換した場合を示すものであるが、当該記録信号Ｓｄｄと変調信号Ｓｒｅとを時間軸において比較すると、図３（ｃ）最下段に示すように変調信号Ｓｒｅの“Ｈ”の期間における最初の１．５Ｔ間は記録信号Ｓｄｄでは“Ｌ”となっており、次の１．５Ｔ間は“Ｈ”となっている。更に、後半の１．０Ｔ期間は“Ｈ”と“Ｌ”が０．５Ｔ間づつ組み合わされている。
【０１０２】
（ｉｉ）細部構成及び動作
次に、上記パワー制御回路１１を構成する各部の細部構成及び動作について、図４乃至図９を用いて説明する。
【０１０３】
始めに、上記比較回路１７の細部構成及び動作について、図４及び図５を用いて説明する。
【０１０４】
図４に示すように、比較回路１７は、２７９個のＤ型のフリップフロップ回路Ｆ０乃至Ｆ２７８と、デコーダ３０とにより構成されている。
【０１０５】
この構成において、基準クロック信号Ｓｃｌは、夫々のフリップフロップ回路Ｆ０乃至Ｆ２７８のクロック端子に並列的に入力されている。一方、遅延回路１６からの遅延信号Ｓｄ９１乃至Ｓ３６９は、夫々対応するフリップフロップ回路Ｆ０乃至Ｆ２７８のいずれかの入力端子に入力されている。そして、夫々のフリップフロップ回路Ｆ０乃至Ｆ２７８は、基準クロック信号Ｓｃｌのタイミングにおいて入力されている遅延信号Ｓｄ９１乃至Ｓｄ３６９の値をラッチし、夫々ラッチ信号Ｓｑ９１乃至Ｓｑ３６９として出力する。
【０１０６】
これにより、デコーダ３０は、全てのラッチ信号Ｓｑ９１乃至Ｓｑ３６９を並列的に監視し、基準クロック信号Ｓｃｌが“Ｈ”になるタイミング以降最初に“Ｈ”に変化するラッチ信号を検出し、当該“Ｈ”に変化したラッチ信号に対応するバッファ素子の番号を上記オフセットクロック信号Ｓｏｃとして出力する。この処理は、いわゆるバイナリコード化処理と呼ばれるものである。
【０１０７】
以上の比較回路１７の動作を図５を用いて更に説明すると、図５に示す場合には、最初の基準クロック信号Ｓｃｌが“Ｈ”になるタイミングにおいては、遅延信号Ｓｄ１８４までが“Ｈ”であり、遅延信号Ｓｄ１８５以降が“Ｌ”になっている。従って、ラッチ信号としては、当該最初の基準クロック信号Ｓｃｌが“Ｈ”になるタイミングにおいては、ラッチ信号Ｓｑ１８３までが“Ｈ”であり、ラッチ信号Ｓｑ１８４以降が“Ｌ”となっている。そして、当該ラッチ信号Ｓｑ１８４がその基準クロック信号Ｓｃｌが“Ｈ”になるタイミング以降に最初に“Ｈ”に変化している。従って、当該タイミングにおいては、ラッチ信号Ｓｑ１８４に対応するフリップフロップ回路Ｆ９３に入力されているバッファ素子Ｂ１８４を示す信号（「９２（１８４−９２）」を示す）がオフセットクロック信号Ｓｏｃとして出力される。
【０１０８】
次に、図５に示す２番目の基準クロック信号Ｓｃｌが“Ｈ”になるタイミングにおいては、遅延信号Ｓｄ１８５までが“Ｈ”であり、遅延信号Ｓｄ１８６以降が“Ｌ”になっている。図５に示す最初の基準クロック信号Ｓｃｌが“Ｈ”になるタイミングに比してこのように変化するのは、環境の変化により各バッファ素子における上記動作時間が変化したことによるものである。
【０１０９】
これにより、ラッチ信号としては、当該２番目の基準クロック信号Ｓｃｌが“Ｈ”になるタイミングにおいては、ラッチ信号Ｓｑ１８４までが“Ｈ”であり、ラッチ信号Ｓｑ１８５以降が“Ｌ”となっている。そして、当該ラッチ信号Ｓｑ１８５がその基準クロック信号Ｓｃｌが“Ｈ”になるタイミング以降に最初に“Ｈ”に変化している。従って、当該タイミングにおいては、ラッチ信号Ｓｑ１８５に対応するフリップフロップ回路Ｆ９４に入力されているバッファ素子Ｂ１８５を示す信号（「９３（１８５−９２）」を示す）がオフセットクロック信号Ｓｏｃとして出力される。
【０１１０】
この動作において、オフセットクロック信号Ｓｏｃとして、該当するバッファ素子の番号から「９２」を引いた値を出力するのは、デコーダ３０の設計の容易化のためである。
【０１１１】
次に、上記演算回路１８の細部構成及び動作について、図６及び図７を用いて説明する。
【０１１２】
図６に示すように、演算回路１８は、平均化部３１と、加算器３２及び４５と、定数器３３、４４及び４７と、乗算器３４と、３ビットのタイミング設定レジスタ３５乃至４２と、セレクタ４３、４６、６６及び６８と、除算器４８と、タイミング発生部４９と、除算結果レジスタ５０乃至５７と、演算結果レジスタ５８乃至６５と、立上がりタイミングレジスタ６７と、立下がりタイミングレジスタ６９とにより構成されている。
【０１１３】
次に、細部動作を説明する。
【０１１４】
比較回路１７からのオフセットクロック信号Ｓｏｃが入力されている平均化部３１は、基準クロック信号Ｓｃｌにおける２５６個のパルスのタイミングにおいて出力された上記オフセットクロック信号Ｓｏｃを平均化し、平均化信号Ｓｏｃｖ（２５６のオフセットクロック信号Ｓｏｃに含まれているバッファ素子の番号の平均値）として加算器３２に出力する。そして、当該加算器３２において定数器３３からの定数「９２」（上記比較回路１７の動作において減算した値（９２）に相当する。）を加算し、平均クロック信号Ｓａｖｅを生成して乗算器３４に出力する。この平均クロック信号Ｓａｖｅは、外部環境の変化によって変化した動作時間（遅延量）の情報を担うバッファ素子の番号（すなわち、変化した外部環境の下で基準クロック信号Ｓｃｌの周期と一致する遅延時間に相当するバッファ素子の番号）に相当するものである。
【０１１５】
一方、各タイミング設定レジスタ３５乃至４２には、プロセッサ８からの上記レジスタ設定信号Ｓｃｐ１乃至Ｓｃｐ８が夫々別個に入力されている。
【０１１６】
ここで、当該レジスタ設定信号Ｓｃｐ１乃至Ｓｃｐ８は、夫々、記録信号Ｓｄｄにおける各パルスの立上がりタイミング又は立下がりタイミングを示す設定値（基準クロックＳｃｌにおける一周期内の先頭からの時間（０．５Ｔ未満の値により設定されている。）により示される立上がりタイミング又は立下がりタイミング）を含んでいる。より具体的には、レジスタ設定信号Ｓｃｐ１乃至Ｓｃｐ５までがトップパルスの立上がりタイミングを示す値（トップパルスの立上がりタイミングについては、上記変調信号Ｓｒｅのマーク／スペースのパターンに応じて予め異なった５通りの位置が設定されており、夫々「ＴＰ ＬＤ ＰＯＳ０」乃至「ＴＰ ＬＤ ＰＯＳ４」としてタイミング設定レジスタ３５乃至３９に夫々別個に格納される。）であり、レジスタ設定信号Ｓｃｐ６がパルストレインにおける各パルスの立上がりタイミングを共通的に示す値であり、レジスタ設定信号Ｓｃｐ７がトップパルスの立下がりタイミングを示す値であり、レジスタ設定信号Ｓｃｐ８がパルストレインにおける各パルスの立下がりタイミングを共通的に示す値である。
【０１１７】
そして、各レジスタ設定信号Ｓｃｐ１乃至Ｓｃｐ８が対応するタイミング設定レジスタ３５乃至４２に一時的に記憶され、後述のタイミング信号Ｓｔによって示されるタイミングで夫々読み出される。
【０１１８】
その後、読み出された各レジスタ設定信号Ｓｃｐ１乃至Ｓｃｐ８のうち、各パルスの立上がりタイミングを示すレジスタ設定信号Ｓｃｐ１乃至Ｓｃｐ６については直接セレクタ４６に出力される。
【０１１９】
一方、レジスタ設定信号Ｓｃｐ７及びＳｃｐ８については、いずれか一方がセレクタ４３により選択され、定数器４４からの定数「１０」が加算器４５において加算された後にセレクタ４６に出力される。レジスタ設定信号Ｓｃｐ７及びＳｃｐ８についてこのような処理をするのは、本実施形態においては、立下がりタイミングを示すレジスタ設定信号Ｓｃｐ７及びＳｃｐ８が、立上がりタイミングを示すレジスタ設定信号Ｓｃｐ１乃至Ｓｃｐ６と同様に、基準クロックＳｃｌにおける前半の半周期（０．５Ｔ）内の先頭からの時間により示されているので、立上がりタイミングと立下がりタイミングが同じ値で設定されることによる誤動作を防止すべく、立下がりタイミングを示すレジスタ設定信号Ｓｃｐ７及びＳｃｐ８について定数「１０」を加算し、基準クロックＳｃｌにおける一周期内の後半の０．５Ｔの時間内の値とし、立上がりタイミングとずらして立下がりタイミングを表現することとしているからである。
【０１２０】
そして、セレクタ４６に入力されている各信号は、所定の周期のタイミング（例えば、平均化部３１における平均化に要する時間と乗算器３４及び除算器４８による処理に要する時間を加えた周期のタイミング）でタイミング設定レジスタ３５の出力から順に選択され、定数信号Ｓｍとして乗算器３４に出力される。
【０１２１】
その後、乗算器３４において上記平均クロック信号Ｓａｖｅと定数信号Ｓｍの乗算が実行される。これにより、各レジスタ設定信号Ｓｃｐ１乃至Ｓｃｐ８で示されている立上がりタイミング又は立下がりタイミングのうちいずれか一のタイミングについて、基準クロックＳｃｌの一周期内での位置を示す乗算信号Ｓａｖｅ’が出力される。そして、当該乗算信号Ｓａｖｅ’が除算器４８において定数器４７からの出力（定数「２０」）によって除算され、除算信号Ｓａｖｅ”が生成される。
【０１２２】
このとき、除算信号Ｓａｖｅ”は、基準クロック信号Ｓｃｌの１周期を２０分割したとき、各レジスタ設定信号Ｓｃｐ１乃至Ｓｃｐ８が示す立上がりタイミング又は立下がりタイミングが当該２０分割した中でどの位置に相当するかを示す信号である。
【０１２３】
その後、除算信号Ｓａｖｅ”はそれが生成される際に用いられたレジスタ設定信号Ｓｃｐ１乃至Ｓｃｐ８に対応する除算結果レジスタ５０乃至５７にうちのいずれかに一時的に記憶される。より具体的には、レジスタ設定信号Ｓｃｐ１が選択されて出力された定数信号Ｓｍを用いて乗算及び除算が実行されて生成された除算信号Ｓａｖｅ”（記録信号Ｓｄｄにおけるトップパルスの第１の立上がり位置を示す。図６中「ＴＰ ＬＤ ＮＵＭ０」で示す。）は除算結果レジスタ５０に格納され、レジスタ設定信号Ｓｃｐ２に対応する除算信号Ｓａｖｅ”（記録信号Ｓｄｄにおけるトップパルスの第２の立上がり位置を示す。図６中「ＴＰ ＬＤ ＮＵＭ１」で示す。）は除算結果レジスタ５１に格納され、レジスタ設定信号Ｓｃｐ３に対応する除算信号Ｓａｖｅ”（記録信号Ｓｄｄにおけるトップパルスの第３の立上がり位置を示す。図６中「ＴＰ ＬＤ ＮＵＭ２」で示す。）は除算結果レジスタ５２に格納され、レジスタ設定信号Ｓｃｐ４に対応する除算信号Ｓａｖｅ”（記録信号Ｓｄｄにおけるトップパルスの第４の立上がり位置を示す。図６中「ＴＰ ＬＤ ＮＵＭ３」で示す。）は除算結果レジスタ５３に格納され、レジスタ設定信号Ｓｃｐ５に対応する除算信号Ｓａｖｅ”（記録信号Ｓｄｄにおけるトップパルスの第５の立上がり位置を示す。図６中「ＴＰ ＬＤ ＮＵＭ４」で示す。）は除算結果レジスタ５４に格納される。また、レジスタ設定信号Ｓｃｐ６が選択されて出力された定数信号Ｓｍを用いて乗算及び除算が実行されて生成された除算信号Ｓａｖｅ”（記録信号Ｓｄｄにおけるパルストレインにおける各パルスの立上がり位置を示す。図６中「ＰＴ ＬＤ ＮＵＭ」で示す。）は除算結果レジスタ５５に格納される。更に、レジスタ設定信号Ｓｃｐ７に対応する除算信号Ｓａｖｅ”（記録信号Ｓｄｄにおけるトップパルスの立下がり位置を示す。図６中「ＴＰ ＴＲ ＮＵＭ」で示す。）は除算結果レジスタ５６に格納され、レジスタ設定信号Ｓｃｐ８に対応する除算信号Ｓａｖｅ”（記録信号Ｓｄｄにおけるパルストレインにおける各パルスの立下がり位置を示す。図６中「ＰＴ ＴＲ ＮＵＭ」で示す。）は除算結果レジスタ５７に格納される。
【０１２４】
そして、各除算結果レジスタ５０乃至５７に格納された除算信号Ｓａｖｅ”は、タイミング信号Ｓｔで示されるタイミングでレジスタ出力信号Ｓｂ０乃至Ｓｂ７として出力され、更に演算結果レジスタ５８乃至６５に夫々格納される。そして、当該演算結果レジスタ５８乃至６５においてタイミングの調整が行われた後、８個の演算結果レジスタ５８乃至６５から同時にレジスタ出力信号Ｓａとしてセレクタ６６及び６８に出力される。
【０１２５】
このとき、セレクタ６６及び６８には波形生成ロジック部１５内の信号生成部２１から出力されるレジスタ選択信号Ｓｅｒｅが入力されている。
【０１２６】
このレジスタ選択信号Ｓｅｒｅは、パターン判別部２２において判別された変調信号Ｓｒｅのマーク／スペースのパターンに基づいて、当該パターンに対応した記録信号Ｓｄｄを生成するための立上がり選択信号Ｓｌｃ及び立下がり選択信号Ｓｔｃを出力すべく、各演算結果レジスタ５８乃至６５から出力されているレジスタ出力信号Ｓａを選択し、当該立上がり選択信号Ｓｌｃ又は立下がり選択信号Ｓｔｃとして出力するための信号である。すなわち、当該レジスタ選択信号Ｓｅｒｅは、生成すべき記録信号Ｓｄｄの波形について、例えば、４Ｔのマーク期間を有する変調信号Ｓｒｅを
（１．５Ｔスペース→１．５Ｔマーク→０．５Ｔスペース→０．５Ｔマーク）の波形を有する記録信号Ｓｒｅに変換するに際し、当該１．５Ｔマークのパルス幅を更に細かく変化させる（変調信号Ｓｒｅにおけるスペース期間とマーク期間の組み合わせによっては、単純にトップパルスを１．５Ｔマークとする（パルストレインの場合は０．５Ｔマークとする）のではなく、例えば、１．４９Ｔマークとしたり１．５１Ｔマークとすることが望ましい場合がある。このことが、トップパルスの立上がりタイミングを示すレジスタ設定信号が、レジスタ設定信号Ｓｃｐ１乃至Ｓｃｐ５の５種類あることにも対応している。）ために、演算結果レジスタ５８乃至６５からのレジスタ出力信号Ｓａを選択し、立上がり選択信号Ｓｌｃ又は立下がり選択信号Ｓｔｃとして出力するための信号である。
【０１２７】
更に、記録信号Ｓｄｄにおけるパルスの立上がりタイミングを決定するためのレジスタ出力信号Ｓｂ０乃至Ｓｂ５は演算結果レジスタ５８乃至６３のいずれかに格納されているので、記録信号Ｓｄｄにおけるパルスの立上がりタイミングを決定するためのレジスタ選択信号Ｓｅｒｅは当該演算結果レジスタ５８乃至６３からのレジスタ出力信号Ｓａの中から一の信号を選択すべくセレクタ６６に入力される。一方、記録信号Ｓｄｄにおけるパルスの立下がりタイミングを決定するためのレジスタ出力信号Ｓｂ６又はＳｂ７は演算結果レジスタ６４又は６５のいずれかに格納されているので、記録信号Ｓｄｄにおけるパルスの立下がりタイミングを決定するためのレジスタ選択信号Ｓｅｒｅは当該演算結果レジスタ６４又は６５からのレジスタ出力信号Ｓａから一の信号を選択すべくセレクタ６８に入力される。
【０１２８】
そして、最終的に演算回路１８の出力信号として、セレクタ６６から出力された記録信号Ｓｄｄにおけるパルスの立上がりタイミングを決定するための立上がり選択信号Ｓｌｃが立上がりタイミングレジスタ６７を介して立上がりタイミングセレクタ２０に出力される。また、これと並行して、セレクタ６８から出力された記録信号Ｓｄｄにおけるパルスの立下がりタイミングを決定するための立下がり選択信号Ｓｔｃが立下がりタイミングレジスタ６９を介して立下がりタイミングセレクタ１９に出力される。
【０１２９】
なお、上記の演算回路１８の動作において、各部の同期とを取るためのタイミング信号Ｓｔは、基準クロックＳｃｌに基づいてタイミング生成部４９により生成され、各部に供給されている。
【０１３０】
以上の演算回路１８の動作について図７を用いて更に説明すると、基準クロックＳｃｌの一周期毎に入力されるオフセットクロック信号Ｓｏｃが、２５６周期毎に平均化され平均クロック信号Ｓａｖｅとして乗算器３４に出力されている。
【０１３１】
一方、セレクタ４６は、各タイミング設定レジスタ３５乃至４２からの信号を時分割的に順次選択し、定数信号Ｓｍとして乗算器３４に出力している。
【０１３２】
そして、乗算器３４において乗算信号Ｓａｖｅ’が生成され、各レジスタ設定信号Ｓｃｐ１乃至Ｓｃｐ８に対応する乗算信号Ｓａｖｅ’毎に順次除算器４８に出力され、当該除算器４８において順次除算信号Ｓａｖｅ”が生成されて各除算結果レジスタ５０乃至５７に格納されている。その後、各除算結果レジスタ５０乃至５７から時分割的に順次レジスタ出力信号Ｓｂ０乃至Ｓｂ７として出力され、最終的に演算結果レジスタ５８乃至６５からレジスタ出力信号Ｓａとしてセレクタ６６又はセレクタ６８に出力されている。
【０１３３】
ここで、上記レジスタ選択信号Ｓｅｒｅと波形生成ロジック部１５において生成されている各イネーブル信号Ｓｌｅ又はＳｔｅとの関係について補足説明すると、レジスタ選択信号Ｓｅｒｅが、上述のように、生成される記録信号Ｓｄｄにおけるパルス幅を１．５Ｔ又は０．５Ｔから更に細分化して制御するための信号であるのに対し、各イネーブル信号Ｓｌｅ又はＳｔｅは、そのように細分化するべくレジスタ選択信号Ｓｅｒｅに基づいて生成された上記立上がり選択信号Ｓｌｃ又は立下がり選択信号Ｓｔｃにより選択されて出力される上記立上がりタイミング信号Ｓｌｄ又は立下がりタイミング信号Ｓｔｒ（１Ｔ期間中に夫々一のパルスが含まれている。）に含まれている複数のパルスから、実際に記録信号Ｓｄｄにおける立上がりタイミング又は立下がりタイミングを示すべくセット信号Ｓｒｓ又はリセット信号Ｓｒｒとして出力するパルスを選択抽出するための信号である。
【０１３４】
次に、上記立上がりタイミングセレクタ２０及び立下がりタイミングセレクタ１９の細部構成及び動作について、図８を用いて説明する。
【０１３５】
図８において、立上がりタイミングセレクタ２０及び立下がりタイミングセレクタ１９は、両者に共通的に使用される微分回路７０と、立上がりタイミング信号Ｓｌｄを出力するセレクタ７１と、立下がりタイミング信号Ｓｔｒを出力するセレクタ７２とにより構成されている。
【０１３６】
この構成において、微分回路７０には、遅延回路１６からの遅延信号Ｓｄ０乃至Ｓｄ３３３までが並列的に入力されており、当該遅延信号Ｓｄ０乃至Ｓｄ３３３が夫々別個に微分され、夫々微分信号Ｓｐ０乃至Ｓｐ３３３として出力されている。
【０１３７】
また、セレクタ７１には、微分回路７０からの出力信号のうち、微分信号Ｓｐ０乃至Ｓｐ１４８（記録信号Ｓｄｄにおける各パルスの立上がりタイミングとして採用される可能性のある微分信号）が入力され、演算回路１８からの上記立上がり選択信号Ｓｌｃに基づいていずれかの微分信号が選択されて立上がりタイミング信号Ｓｌｄとして出力される。
【０１３８】
一方、セレクタ７２には、微分回路７０からの出力信号のうち、微分信号Ｓｐ４ ６乃至Ｓｐ３３３（記録信号Ｓｄｄにおける各パルスの立下がりタイミングとして採用される可能性のある微分信号）が入力され、演算回路１８からの上記立下がり選択信号Ｓｔｃに基づいていずれかの微分信号が選択されて立下がりタイミング信号Ｓｔｒとして出力される。
【０１３９】
上記の動作において、微分信号Ｓｐ４６乃至Ｓｐ１４８については、セレクタ７１とセレクタ７２の双方に出力されている。
【０１４０】
次に、上記波形生成ロジック部１５の動作について、図２及び図９を用いて説明する。
【０１４１】
先ず、信号生成部２１内のパターン判別部２２においては、入力された変調信号Ｓｒｅに基づいてそのマーク／スペースパターンを判別すると共に、当該変調信号Ｓｒｅを所定時間だけ遅延させた遅延変調信号Ｓｒｅｄをパルス出力タイミング生成部２３に出力する。この所定時間は、上述した比較回路１７及び演算回路１８等における動作時間を考慮して設定される。
【０１４２】
そして、パルス出力タイミング生成部２３においては、入力された遅延変調信号Ｓｒｅｄを参照し、当該パルス出力タイミング生成部２３に予め記憶されている当該遅延変調信号Ｓｒｅｄのマーク／スペースパターンに対応した記録信号Ｓｄｄにおける各パルスの立上がり又は立下がりのタイミングを参照して立上がりイネーブル信号Ｓｌｅ及び立下がりイネーブル信号Ｓｔｅを出力する。
【０１４３】
ここで、パルス出力タイミング生成部２３に予め記憶されている記録信号Ｓｄｄにおける各パルスの立上がり又は立下がりのタイミングについて説明すると、遅延変調信号Ｓｒｅにおける夫々のマーク期間について、最初の１．５Ｔの期間についてはパルスを削除し、次の１．５Ｔの期間については“Ｈ”のままとし、以降の各基準クロック周期（１Ｔ）毎の波形については、その０．５Ｔ期間分だけパルスを削除すべく各パルスの立上がり又は立下がりのタイミングが構成されており、更にトップパルスについては、その立上がりタイミングが変調信号Ｓｒｅのマーク／スペースのパターンに対応して細分化されている。より具体的には、例えば、４Ｔのマーク期間の変調信号Ｓｒｅに対応する各パルスの立上がり又は立下がりのタイミング（波形の削除率）は、一の基準クロック周期毎に、
｜１００％｜５０％｜０％｜５０％｜
となり、また、８Ｔのマーク期間の遅延変調信号Ｓｒｅに対応する波形の削除率は、一の基準クロック周期毎に、
｜１００％｜５０％｜０％｜５０％｜５０％｜５０％｜５０％｜５０％｜
となるように設定されている。
【０１４４】
一方、このとき、演算回路１８からは、立上がりタイミングセレクタ２０及び立下がりタイミングセレクタ１９における選択動作に供すべく、図９に示すタイミング及び信号内容で、立上がり選択信号Ｓｌｃ及び立下がり選択信号Ｓｔｃが出力されている。
【０１４５】
これらにより、ＡＮＤ回路２４からは、立上がりイネーブル信号Ｓｌｅと立上がりタイミング信号Ｓｌｄとの積信号としてのセット信号Ｓｒｓがフリップフロップ回路２６のセット端子に出力され、一方、ＡＮＤ回路２５からは、立下がりイネーブル信号Ｓｔｅと立下がりタイミング信号Ｓｔｒとの積信号としてのリセット信号Ｓｒｒがフリップフロップ回路２６のリセット端子に出力される。
【０１４６】
そして、当該セット信号Ｓｒｓとリセット信号Ｓｒｒとによりフリップフロップ回路２６の動作が制御され、その出力信号が記録信号Ｓｄｄとして出力される。図９に示す例においては、遅延変調信号Ｓｒｅｄにおけるマーク／スペースのパターン（３Ｔスペース→３Ｔマーク→３Ｔスペース→４Ｔマーク→３Ｔスペース→５Ｔマーク）に対応して夫々記録信号Ｓｄｄの波形が設定されている。
【０１４７】
なお、図９における立下がり選択信号Ｓｔｃ及び立上がり選択信号Ｓｌｃに関連して、図３において具体的に示されている当該立下がり選択信号Ｓｔｃ及び立上がり選択信号Ｓｌｃの値について説明すると、図３における立上がり選択信号Ｓｌｃのうち「ＴＰ ＬＤ ＮＵＭ １」で示される立上がり選択信号Ｓｌｃの値「２８」は、トップパルスの立上がりを示す立上がりタイミング信号Ｓｌｄとして遅延信号Ｓｄ２８を選択すべきことを示す立上がり選択信号であるが、この値は、平均クロック信号Ｓａｖｅの値が「１８５」である（すなわち、バッファ素子Ｂ０乃至Ｂ３６９の夫々における遅延時間が０．２ｎｓｅｃである。）と共に、レジスタ設定信号Ｓｃｐ２で示されるトップパルスの立上がりタイミング（すなわち、「ＴＰ ＬＤ ＰＯＳ１」で示されるタイミング）が基準クロック信号Ｓｃｌの周期の最初から３番目のタイミングであるとき、
１８５／２０×３≒２８
により算出される値である。
【０１４８】
更に、図３における立上がり選択信号Ｓｌｃのうち「ＰＴ ＬＤ ＮＵＭ」で示される立上がり選択信号Ｓｌｃの値「３７」は、パルストレインにおける各パルスの立上がりを示す立上がりタイミング信号Ｓｌｄとして遅延信号Ｓｄ３７を選択すべきことを示す立上がり選択信号であるが、この値は、平均クロック信号Ｓａｖｅの値が「１８５」であると共に、レジスタ設定信号Ｓｃｐ６で示されるパルストレインにおける各パルスの立上がりタイミング（すなわち、「ＰＴ ＬＤ ＰＯＳ」で示されるタイミング）が基準クロック信号Ｓｃｌの周期の最初から４番目のタイミングであるとき、
１８５／２０×４≒３７
により算出される値である。
【０１４９】
また、図３における立下がり選択信号Ｓｔｃのうち「ＴＰ ＴＲ ＮＵＭ」で示される立下がり選択信号Ｓｔｃの値「１３９」は、トップパルスの立下がりを示す立下がりタイミング信号Ｓｔｒとして遅延信号Ｓｄ１３９を選択すべきことを示す立下がり選択信号であるが、この値は、平均クロック信号Ｓａｖｅの値が「１８５」であると共に、レジスタ設定信号Ｓｃｐ７で示されるトップパルスの立下がりタイミング（すなわち、「ＴＰ ＴＲ ＰＯＳ」で示されるタイミング）が基準クロック信号Ｓｃｌの周期の最初から５番目のタイミングであるとき、
１８５／２０×（５＋１０）≒１３９
により算出される値である。
【０１５０】
最後に、図３における立下がり選択信号Ｓｔｃのうち「ＰＴ ＴＲ ＮＵＭ」で示される立下がり選択信号Ｓｔｃの値「１３０」は、パルストレインにおける各パルスの立下がりを示す立下がりタイミング信号Ｓｔｒとして遅延信号Ｓｄ１３０を選択すべきことを示す立下がり選択信号であるが、この値は、平均クロック信号Ｓａｖｅの値が「１８５」であると共に、レジスタ設定信号Ｓｃｐ８で示されるパルストレインにおける各パルスの立下がりタイミング（すなわち、「ＰＴ ＴＲ ＰＯＳ」で示されるタイミング）が基準クロック信号Ｓｃｌの周期の最初から４番目のタイミングであるとき、
１８５／２０×（４＋１０）≒１３０
により算出される値である。
【０１５１】
以上説明したように、第１実施形態のパターン制御回路１１を含む情報記録装置Ｓの動作によれば、生成された遅延信号Ｓｄ０乃至Ｓｄ３３３から変調信号Ｓｒｅのパルス波形に対応する記録信号Ｓｄｄを形成すべきタイミングに対応する遅延信号を選択し、これらに基づいて認識されたパルス波形に対応する記録信号Ｓｄｄを生成するので、変調信号Ｓｒｅを高精度且つ再現性良く所望の記録信号Ｓｄｄに変換できる。
【０１５２】
また、遅延回路１６が、基準クロック信号Ｓｃｌの周期より短い遅延時間を有するバッファ素子Ｂ０乃至Ｂ３６９を縦続接続した構成を備えると共に、夫々のバッファ素子Ｂ０乃至Ｂ３６９からの遅延信号Ｓｄ０乃至Ｓｄ３３３に基づいて立上がりタイミング信号Ｓｌｄ及び立下がりタイミング信号Ｓｔｒを生成するので、簡易な構成で立上がりタイミング信号Ｓｌｄ及び立下がりタイミング信号Ｓｔｒを生成することができる。
【０１５３】
更に、比較回路１７及び演算回路１８によりバッファ素子Ｂ０乃至Ｂ３６９における遅延時間の変動を補償するので、バッファ素子Ｂ０乃至Ｂ３６９においてその遅延時間に変動が生じた場合でも、それを補償して高精度に記録信号Ｓｄｄを生成できる。
【０１５４】
更にまた、生成された記録信号ＳｄｄをＤＶＤ−Ｒ１に記録するので、ディジタル情報Ｓｒに対応した正確な形状の記録ピットを形成して当該ディジタル情報Ｓｒを記録できる。
【０１５５】
（ＩＩＩ）パワー制御回路の第２実施形態
次に、本発明の他の実施形態である第２実施形態について、図１０乃至図１３を用いて説明する。
【０１５６】
上述の第１実施形態においては、バッファ素子Ｂ０乃至Ｂ３６９からの遅延信号Ｓｄ０乃至Ｓｄ３６９の中から選択して立上がりタイミング信号Ｓｌｄ及び立下がりタイミング信号Ｓｔｒを出力するように構成したが、本第２実施形態は、複数のセレクタを縦続接続し、夫々のセレクタにおける選択動作を制御して上記立上がりタイミング信号Ｓｌｄ及び立下がりタイミング信号Ｓｔｒを生成するものである。
【０１５７】
始めに、図１０及び図１１を用いて第２実施形態のパワー制御回路１１’の原理について説明する。なお、図１０はパワー制御回路１１’の概要を示すブロック図であり、図１１はその等価回路である。
【０１５８】
図１０に示すように、第２実施形態のパワー制御回路１１’は、波形生成ロジック部１５’と、比較回路１７と、演算回路１８と、選択素子、遅延素子、第１遅延素子及び第２遅延素子としての２入力のセレクタＭ０乃至Ｍ５５０と、選択回路７３と、微分手段としての微分回路７４とにより構成されている。ここで、セレクタＭ０乃至Ｍ５５０については、夫々が第１実施形態におけるバッファ素子Ｂ０乃至Ｂ３６９と同様の、温度等の外部環境により変化する動作時間（すなわち、信号が入力されてから選択処理が実行されて出力されるまでの時間）を有している。また、上記構成のうち、比較回路１７及び演算回路１８については、第１実施形態と全く同様の構成及び動作を備えている。
【０１５９】
次に、動作を説明する。
【０１６０】
上記の構成において、微分回路７４は、基準クロック信号Ｓｃｌを微分し、その立上がり位置を示す微分信号Ｓｄｖを生成し、これを各セレクタＭ０乃至Ｍ５５０の一方の端子（Ｄ１端子）に並列的に出力する。
【０１６１】
一方、個々のセレクタＭ０乃至Ｍ５５０については、一段前のセレクタの出力が後のセレクタの他方の端子（Ｄ０端子）に接続されており、最初のセレクタＭ０については、そのＤ０端子には基準クロック信号Ｓｃｌが直接入力されている。
【０１６２】
また、セレクタＭ９１乃至Ｍ３６９については、その出力信号が一段後のセレクタのＤ０端子に出力されるのと同時に夫々の出力信号が並列的に比較回路１７に出力され、第１実施形態と同様に、基準クロック信号Ｓｃｌにおける一周期がいくつのセレクタの動作時間を加算したものに相当するか、すなわち、当該一周期が何段分のセレクタに相当するかを示す上記オフセットクロック信号Ｓｏｃの生成が実行される。
【０１６３】
更に、各セレクタＭ０乃至Ｍ５５０は、選択回路７３により選択されたセレクタについては、そのＤ１端子に入力されている信号（微分信号Ｓｄｖ）を上記動作時間後にセレクタ信号として出力し、選択回路７３により選択されていないセレクタについては、そのＤ０端子に入力されている信号を上記動作時間後にセレクタ信号として出力する。
【０１６４】
この動作において、選択回路７３は、演算回路１８からの上記立上がり選択信号Ｓｌｃ及び立上がり選択信号Ｓｔｃに基づいて、いずれか一のセレクタを選択してそのＤ１端子の入力信号をセレクタ信号として出力するように選択制御する。この場合、各セレクタＭ０乃至Ｍ５５０は、実際には、立上がりタイミング設定用のセレクタ（セレクタＭ３７０乃至Ｍ５５０）と立下がりタイミング設定用のセレクタ（セレクタＭ０乃至Ｍ３６９）とに分類されており、立上がり選択信号Ｓｌｃに基づいて一の立上がりタイミング設定用のセレクタのみがＤ１端子の入力信号をセレクタ信号とし、その他の立上がりタイミング設定用のセレクタは全てＤ０端子の入力信号をセレクタ信号として出力し、最終的にセレクタＭ５５０のセレクタ信号Ｓｍ５５０を上記立上がりタイミング信号Ｓｌｄとして波形生成ロジック部１５’に出力する。更に、立下がり選択信号Ｓｔｃに基づいて一の立下がりタイミング設定用のセレクタのみがＤ１端子の入力信号をセレクタ信号とし、その他の立下がりタイミング設定用のセレクタは全てＤ０端子の入力信号をセレクタ信号として出力し、最終的にセレクタＭ３６９のセレクタ信号Ｓｍ３６９を上記立下がりタイミング信号Ｓｔｒとして波形生成ロジック部１５’に出力する。
【０１６５】
次に、上述の動作について、より具体的に図１１を用いて説明する。
【０１６６】
始めに、セレクタＭ９１乃至Ｍ３６９のセレクタ信号Ｓｍ９１乃至Ｓｍ３６９と比較回路１７を用いたオフセットクロック信号Ｓｏｃの生成について、図１１（ａ）の等価回路を用いて説明する。なお、パワー制御回路１１’においては、オフセットクロック信号Ｓｏｃの生成は、変調信号Ｓｒｅのスペース期間において実行されるものであり、当該期間においては、セレクタＭ９１乃至Ｍ３６９については、全てのセレクタがそのＤ０端子に入力した信号をセレクタ信号として出力する。
【０１６７】
図１１（ａ）に示すように、オフセットクロック信号Ｓｏｃの生成に関する部分の等価回路は、セレクタＭ０乃至Ｍ３６９を縦続接続すると共に、このうち、セレクタＭ９１乃至Ｍ３６９のセレクタ信号Ｓｍ９１乃至Ｓｍ３６９を夫々別個に並列的に比較回路１７内のフリップフロップ回路Ｆ０乃至Ｆ２７８に出力する。そして、比較回路１７においては、入力されたセレクタ信号Ｓｍ９１乃至Ｓｍ３６９及び基準クロック信号Ｓｃｌを用いて、上記第１実施形態と同様の動作によりオフセットクロック信号Ｓｏｃを生成する。
【０１６８】
次に、セレクタＭ０乃至Ｍ５５０と演算回路１８を用いた上記立下がりタイミング信号Ｓｔｒ及び立上がりタイミング信号Ｓｌｄの生成について、図１１（ｂ）の等価回路を用いて説明する。なお、パワー制御回路１１’においては、立下がりタイミング信号Ｓｔｒ及び立上がりタイミング信号Ｓｌｄの生成は、変調信号Ｓｒｅのマーク期間において実行される。
【０１６９】
先ず、立下がりタイミング信号Ｓｔｒの生成に関する部分の等価回路は、図１１（ｂ）に示すように、基準クロック信号Ｓｃｌを微分回路７４において微分した微分信号Ｓｄｖを、セレクタＭ０乃至Ｍ３６９のうち選択回路７３によって選択された一のセレクタ以降の全てのセレクタを通過させることにより立下がりタイミング信号Ｓｔｒとして出力させる構成となっている。
【０１７０】
一方、立上がりタイミング信号Ｓｌｄの生成に関する部分の等価回路は、図１１（ｂ）に示すように、微分信号Ｓｄｖを、セレクタＭ３７０乃至Ｍ５５０のうち選択回路７３によって選択された一のセレクタ以降の全てのセレクタを通過させることにより立上がりタイミング信号Ｓｌｄとして出力させる構成となっている。
【０１７１】
これらの動作において、選択回路７３によるセレクタの選択は、演算回路１８からの立上がり選択信号Ｓｌｃ及び立下がり選択信号Ｓｔｃに基づいて実行される。
【０１７２】
次に、パワー制御回路１１’の実際の回路構成及び動作について、図１２及び図１３を用いて説明する。
【０１７３】
図１２に示すように、パワー制御回路１１’は、波形生成ロジック部１５’と、比較回路１７及び演算回路１８と、縦続接続されたセレクタＭ０乃至Ｍ３６９と、縦続接続されたセレクタＭ３７０乃至Ｍ５５０と、上記選択回路７３に相当する立ち上がり選択回路７３ａと、上記選択回路７３に相当する立ち下がり選択回路７３ｂと、微分回路７４とにより構成されている。
【０１７４】
この構成において、一のセレクタは、上記Ｄ０端子及びＤ１端子の他に、立上がり選択回路７３ａからの制御信号Ｓｌｓ０乃至Ｓｌｓ１８０又は立下がり選択回路７３ｂからの制御信号Ｓｔｓ０乃至Ｓｔｓ３６９が入力される制御端子（ＳＥＬ端子）と、各セレクタをリセットするためのイネーブル信号が入力されるイネーブル端子（ＥＮ端子）とを備えている。
【０１７５】
また、セレクタＭ３７０乃至Ｍ５５０については、夫々の制御端子には立上がり選択回路７３ａからの制御信号Ｓｌｓ０乃至Ｓｌｓ１８０のいずれかが入力されるように接続されており、また、夫々のイネーブル端子は電源に接続され、セレクタＭ３７０のＤ０端子は接地されている。更に、当該セレクタＭ３７０乃至Ｍ５５０については、基準クロック信号Ｓｃｌそのものは入力されていない。
【０１７６】
一方、セレクタＭ０乃至Ｍ３６９については、夫々の制御端子には立下がり選択回路７３ｂからの制御信号Ｓｔｓ０乃至Ｓｔｓ３６９のいずれかが入力されるように接続されており、また、夫々のイネーブル端子には立下がり選択回路７３ｂからのイネーブル信号Ｓｔｅ０乃至Ｓｔｅ３６９のいずれかが入力されるように接続されている。
【０１７７】
ここで、セレクタＭ３７０乃至Ｍ５５０については、後述の動作においてはイネーブル端子は不要であるが、パワー制御回路１１’に含まれる全てのセレクタを同様の構造とし夫々のセレクタの遅延時間を統一してパワー制御回路１１’自体の製造を容易化するために、セレクタＭ０乃至Ｍ３６９と同様のセレクタによりセレクタＭ３７０乃至Ｍ５５０を構成した上で、当該セレクタＭ３７０乃至Ｍ５５０のイネーブル端子を電源に接続しているのである。
【０１７８】
また、上記の構成において、波形生成ロジック部１５’と第１実施形態の波形生成ロジック部１５を比較した場合には、第２実施形態においては上記オフセットクロック信号Ｓｏｃの生成と上記立下がりタイミング信号Ｓｔｒの生成とでセレクタＭ０乃至Ｍ３６９を共通に使用するので、パルス出力タイミング生成部２３からその切り換わりを示す切換信号Ｓｃｇを立下がり選択回路７３ｂに出力している点のみが異なっている。
【０１７９】
次に、具体的な動作を図１２及び図１３を用いて説明する。なお、図１３に示すタイミングチャートは、変調信号Ｓｒｅとして３Ｔスペース／４Ｔマークのパターンを有する変調信号Ｓｒｅが入力されている場合の動作を示している。
【０１８０】
始めに、オフセットクロック信号Ｓｏｃの生成動作について説明する。なお、当該動作は、上述のように変調信号Ｓｒｅのスペース期間（３Ｔ）において実行されるものである。
【０１８１】
オフセットクロック信号の生成期間においては、上記セレクタＭ３７０乃至Ｍ５５０は動作しない。また、セレクタＭ０乃至Ｍ３６９が夫々のＤ０端子の入力信号をセレクタ信号Ｓｍ０乃至Ｓｍ３６９として出力するように立下がり選択回路７３ｂにより制御される。
【０１８２】
セレクタＭ０のＤ０端子に入力されている基準クロック信号Ｓｃｌは夫々のセレクタを順次通過する度にその動作時間だけ遅延され、そして、セレクタＭ９１乃至Ｍ３６９のセレクタ信号が夫々比較回路１７に入力される。この動作は、例えば、図１３においてはセレクタ信号Ｓｍ０、Ｓｍ１、Ｓｍ２、Ｓｍ１８３又はＳｍ１８４として示されている。そして、この場合においては、基準クロック信号Ｓｃｌが“Ｈ”になるタイミングにおいては、セレクタ信号Ｓｍ１８３までが“Ｈ”であり、セレクタ信号Ｓｍ１８４以降が“Ｌ”になっている。これにより、当該タイミングにおいては、フリップフロップ回路Ｆ９３に入力されているセレクタＭ１８４を示す信号（「９２（１８４−９２）」を示す）がオフセットクロック信号Ｓｏｃとして出力される。
【０１８３】
次に、変調信号Ｓｒｅにおけるスペース期間が終了すると、パルス出力タイミング生成部２３からの切換信号Ｓｃｇにより、立下がり選択回路７３ｂからセレクタＭ０乃至Ｍ３６９に対してそれらをリセットするためのイネーブル信号Ｓｔｅ０乃至Ｓｔｅ３６９が出力され、これにより、それまで入力されていた基準クロック信号Ｓｃｌ（セレクタ信号Ｓｍ）が全てリセットされる。この動作については、図１３において、符号「＊」で示すタイミングで基準クロック信号Ｓｃｌ（セレクタ信号Ｓｍ）がリセットされている状態が示されている。
【０１８４】
そして、変調信号Ｓｒｅにおけるマーク期間が開始されると、始めに全てのセレクタＭ０乃至Ｍ５５０について、そのＤ０端子の入力信号をセレクタ信号Ｓｍ０乃至Ｓｍ５５０として出力すべく立上がり選択回路７３ａ及び立下がり選択回路７３ｂが動作する。
【０１８５】
次に、上記生成されたオフセットクロック信号Ｓｏｃに基づいて演算回路１８において生成された上記立上がり選択信号Ｓｌｃ及び立下がり選択信号Ｓｔｃが夫々立上がり選択回路７３ａ及び立下がり選択回路７３ｂに別個に入力される。そして、当該入力された立上がり選択信号Ｓｌｃ及び立下がり選択信号Ｓｔｃにより示されるセレクタのみについてそのＤ１端子の入力信号（微分信号Ｓｄｖ）をセレクタ信号として出力するように制御される。
【０１８６】
この動作について図１３により具体的に説明すると、先ず、立上がり選択信号Ｓｌｃについては、図１３は立上がり選択信号Ｓｌｃとして値「３７」を有する立上がり選択信号Ｓｌｃ（図３中符号「ＰＴ ＬＤ ＮＵＭ；３７」参照）が入力された状態を示しており、これにより、微分信号Ｓｄｖをセレクタ３７段分遅延させた信号を立上がりタイミング信号Ｓｌｄとすべく、セレクタＭ５１３（５１３＝５５０−３７）の一段後のセレクタＭ５１４においてＤ１端子に入力されている微分信号Ｓｄｖをセレクタ信号Ｓｍ５１４として出力する。このセレクタ信号Ｓｍ５１４がそれ以後セレクタ３７段分だけ遅延されて立上がりタイミング信号ＳｌｄとしてＡＮＤ回路２４に出力され、その後、上記立上がりイネーブル信号Ｓｌｅとの積信号が算出されてセット信号Ｓｒｓとしてフリップフロップ回路２６に出力される。
【０１８７】
一方、立下がり選択信号Ｓｔｃについては、図１３は立下がり選択信号Ｓｔｃとして値「１３０」を有する立下がり選択信号Ｓｔｃ（図３中符号「ＰＴ ＴＲ ＮＵＭ；１３０」参照）が入力された状態を示しており、これにより、微分信号Ｓｄｖをセレクタ１３０段分遅延させた信号を立下がりタイミング信号Ｓｔｒとすべく、セレクタＭ２３９（２３９＝３６９−１３０）の一段後のセレクタＭ２４０においてＤ１端子に入力されている微分信号Ｓｄｖをセレクタ信号Ｓｍ２４０として出力する。このセレクタ信号Ｓｍ２４０がそれ以後セレクタ１３０段分だけ遅延されて立下がりタイミング信号ＳｔｒとしてＡＮＤ回路２５に出力され、その後、上記立下がりイネーブル信号Ｓｔｅとの積信号が算出されてリセット信号Ｓｒｒとしてフリップフロップ回路２６に出力される。
【０１８８】
その後は、当該フリップフロップ回路２６からセット信号Ｓｒｓとリセット信号Ｓｒｒに対応した記録信号Ｓｄｄが出力されることとなる。図１３に示す例においては、変調信号Ｓｒｅにおけるマーク／スペースのパターン（３Ｔスペース／４Ｔマーク）に対応して記録信号Ｓｄｄの波形が設定されている。
【０１８９】
以上説明したように、第２実施形態のパワー制御回路１１’の動作によれば、ディジタル情報Ｓｒを高精度且つ再現性良く所望の記録信号Ｓｄｄに変換できる。
【０１９０】
また、微分信号Ｓｄｖの周期より短い遅延時間を有し、当該微分信号Ｓｄｖを当該遅延時間だけ遅延させるセレクタのうち、いずれか一のセレクタのセレクタ信号を立上がりタイミング信号Ｓｌｄとすると共に、いずれか一のセレクタのセレクタ信号を立下がりタイミング信号Ｓｔｒとするので、簡易な構成で立上がりタイミング信号Ｓｌｄ及び立下がりタイミング信号Ｓｔｒを生成することができる。
【０１９１】
更に、比較回路１７及び演算回路１８によりセレクタＭ０乃至Ｍ５５０における遅延時間の変動を補償するので、セレクタＭ０乃至Ｍ５５０においてその遅延時間に変動が生じた場合でも、それを補償して高精度に記録信号Ｓｄｄを生成できる。
【０１９２】
また、生成された記録信号ＳｄｄをＤＶＤ−Ｒ１に記録するので、ディジタル情報Ｓｒに対応した正確な形状の記録ピットを形成して当該ディジタル情報Ｓｒを記録できる。
【０１９３】
なお、上述の各実施形態においては、記録信号Ｓｄｄにおける立上がりタイミングと立下がりタイミングの夫々について制御する場合について説明したが、例えば、ＣＤ−Ｒ等の如くＤＶＤ−Ｒ程のタイミング精度が要求されない記録媒体については、例えば、立上がりタイミングのみを上記の方法で制御し、立下がりタイミングについては、モノマルチバイブレータを用いてその時定数を調整することにより制御するように構成してもよい。
【０１９４】
【発明の効果】
以上説明したように、請求項１に記載の発明によれば、生成されたタイミング候補信号からディジタル情報のパルス波形に対応する記録信号を形成すべきタイミングに対応するタイミング信号を選択し、これらに基づいて認識されたパルス波形に対応する記録信号を生成するので、ディジタル情報を高精度且つ再現性良く記録信号に変換できる。
【０１９５】
従って、当該記録信号を用いてディジタル情報を情報記録媒体に記録したとき、正確な形状の記録ピットを形成して当該ディジタル情報を記録できる。
また、タイミング候補信号生成手段が、基準クロック信号の周期より短い遅延時間を有する遅延素子を複数個縦続接続した遅延手段であると共に、夫々の遅延素子の出力信号を夫々タイミング候補信号として出力するので、簡易な構成でタイミング候補信号を生成することができる。
更に、タイミング信号選択手段が、認識されたパルス波形に対応する記録信号波形及び変動検出信号に基づいてタイミング信号を選択するので、遅延素子においてその遅延時間に変動が生じた場合でも、それを補償して高精度に記録信号を生成できる。
【０１９６】
請求項２に記載の発明によれば、生成された立上がりタイミング候補信号及び立下がりタイミング候補信号からディジタル情報のパルス波形に対応する記録信号を形成すべきタイミングに対応する立上がりタイミング信号及び立下がりタイミング信号を選択し、これらに基づいて認識されたパルス波形に対応する記録信号を生成するので、ディジタル情報を高精度且つ再現性良く所望の記録信号に変換できる。
【０１９７】
従って、当該記録信号を用いてディジタル情報を情報記録媒体に記録したとき、正確な形状の記録ピットを形成して当該ディジタル情報を記録できる。
また、タイミング候補信号生成手段が、基準クロック信号の周期より短い遅延時間を有する遅延素子を複数個縦続接続した遅延手段であると共に、夫々の遅延素子の出力信号を夫々立上がりタイミング候補信号及び立下がりタイミング候補信号として出力するので、簡易な構成で立上がりタイミング候補信号及び立下がりタイミング候補信号を生成することができる。
更に、生成された複数の立上がりタイミング候補信号及び複数の立下がりタイミング候補信号と基準クロック信号との時間軸上の差を示す変動検出信号及び認識されたパルス波形に対応する記録信号波形に基づいて立下がりタイミング信号及び立上がりタイミング信号を選択するので、遅延素子においてその遅延時間に変動が生じた場合でも、それを補償して高精度に記録信号を生成できる。
【０２００】
請求項３に記載の発明によれば、請求項１又は２に記載の発明の効果に加えて、遅延素子がバッファ素子であるので、高精度で記録信号を生成できる。
【０２０１】
請求項４に記載の発明によれば、請求項２に記載の発明の効果に加えて、基準立上がりタイミング信号の周期より短い遅延時間を有し、当該基準立上がりタイミング信号を当該遅延時間だけ遅延させる遅延素子のうち、いずれか一の遅延素子の出力信号を立上がりタイミング信号とすると共に、いずれか一の遅延素子の出力信号を立下がりタイミング信号とするので、簡易な構成で立上がりタイミング信号及び立下がりタイミング信号を生成することができる。
【０２０２】
請求項５に記載の発明によれば、請求項２に記載の発明の効果に加えて、第１遅延素子の出力信号の夫々と基準クロック信号との時間軸上の差を示す変動検出信号と認識されたパルス波形に対応する記録信号波形に基づいて、いずれか一の第２遅延素子の出力信号を立上がりタイミング信号として出力すると共に、いずれか一の第２遅延素子の出力信号を立下がりタイミング信号として出力する。
【０２０３】
従って、簡易な構成で立上がりタイミング信号及び立下がりタイミング信号を生成することができると共に、第２遅延素子においてその遅延時間に変動が生じた場合でも、当該第２遅延素子と同種の第１遅延素子を用いて得られた変動検出信号を用いて当該変動を補償し、高精度に記録信号を生成できる。
【０２０４】
請求項６に記載の発明によれば、請求項５に記載の発明の効果に加えて、第１遅延素子又は第２遅延素子が一つ前段の第１遅延素子又は第２遅延素子の出力信号と基準立上がりタイミング信号のいずれか一方を選択する選択素子であると共に、立上がりタイミング信号選択手段が、認識されたパルス波形に対応する記録信号波形及び変動検出信号に基づいて、一の選択素子における選択を制御して立上がりタイミング信号を出力し、更に、立下がりタイミング信号選択手段が、認識されたパルス波形に対応する記録信号波形及び変動検出信号に基づいて、一の選択素子における選択を制御して立下がりタイミング信号を出力する。
【０２０５】
従って、高精度で立下がりタイミング信号又は立上がりタイミング信号を出力して記録信号を生成できる。
【０２０６】
請求項７に記載の発明によれば、請求項１から６のいずれか一項に記載の発明の効果に加えて、記録手段が生成された記録信号を情報記録媒体に記録するので、ディジタル情報に対応した正確な形状の記録ピットを形成して当該ディジタル情報を記録できる。
【図面の簡単な説明】
【図１】情報記録装置の概要構成を示すブロック図である。
【図２】第１実施形態のパワー制御回路の概要構成を示すブロック図である。
【図３】第１実施形態のパワー制御回路の動作を示すタイミングチャートである。
【図４】比較回路の細部構成を示すブロック図である。
【図５】比較回路の動作を示すタイミングチャートである。
【図６】演算回路の細部構成を示すブロック図である。
【図７】演算回路の動作を示すタイミングチャートである。
【図８】各セレクタの細部構成を示すブロック図である。
【図９】波形生成ロジック部の動作を示すタイミングチャートである。
【図１０】第２実施形態のパワー制御回路の概要構成を示すブロック図である。
【図１１】第２実施形態のパワー制御回路の等価回路を示す回路図であり、（ａ）はオフセットクロック信号生成に係る部分の等価回路を示す回路図であり、（ｂ）は夫々のタイミング信号生成に係る部分の等価回路を示す回路図である。
【図１２】第２実施形態のパワー制御回路の細部構成を示すブロック図である。
【図１３】第２実施形態のパワー制御回路の動作を示すタイミングチャートである。
【図１４】従来技術の問題点を示す図である。
【図１５】変調信号と当該変調信号を波形変換した記録信号の関係を示す図である。
【符号の説明】
１…ＤＶＤ−Ｒ
２…ピックアップ
３…再生増幅器
４…デコーダ
５…プリピット信号デコーダ
６…スピンドルモータ
７…サーボ回路
８…プロセッサ
９…エンコーダ
１１、１１’…パワー制御回路
１２…レーザ駆動回路
１３…インターフェース
１４…ホストコンピュータ
１５、１５’…波形生成ロジック部
１６…遅延回路
１７…比較回路
１８…演算回路
１９…立下がりタイミングセレクタ
２０…立上がりタイミングセレクタ
２１…信号生成部
２２…パターン判別部
２３…パルス出力タイミング生成部
２４、２５…ＡＮＤ回路
２６、Ｆ０、Ｆ１、Ｆ２、Ｆ２７６、Ｆ２７７、Ｆ２７８…フリップフロップ回路
３０…デコーダ
３１…平均化部
３２…加算器
３３、４４、４７…定数器
３４…乗算器
３５、３６、３７、３８、３９、４０、４１、４２…タイミング設定レジスタ
４３、４６、６６、６８、７１、７２…セレクタ
４８…除算器
４９…タイミング発生部
５０、５１、５２、５３、５４、５５、５６、５７…除算結果レジスタ
５８、５９、６０、６１、６２、６３、６４、６５…演算結果レジスタ
６７…立上がりタイミングレジスタ
６９…立下がりタイミングレジスタ
７０…微分回路
７３…選択回路
７３ａ…立上がり選択回路
７３ｂ…立下がり選択回路
７４…微分回路
Ｂ…光ビーム
Ｓ…情報記録装置
Ｂ０、Ｂ１、Ｂ３６８、Ｂ３６９…バッファ素子
Ｍ０、Ｍ１、Ｍ９１、Ｍ９２、Ｍ１００、Ｍ１０１、Ｍ３６８、Ｍ３６９、Ｍ３７０、Ｍ３７１、Ｍ５４９、Ｍ５５０…セレクタ
Ｓｒ…ディジタル情報
Ｓｒｅ…変調信号
Ｓｄｄ…記録信号
Ｓｄｌ…レーザ駆動信号
Ｓｏｔ…再生信号
Ｓｐ…増幅信号
Ｓｐｐ…プリピット信号
Ｓｄｍ…復調信号
Ｓｓｄ…サーボ復調信号
Ｓｐｄ…復調プリピット信号
Ｓｓｐ…ピックアップサーボ信号
Ｓｓｓ…スピンドルサーボ信号
Ｓｃｌ…基準クロック信号
Ｓｃｐ１、Ｓｃｐ２、Ｓｃｐ３、Ｓｃｐ４、Ｓｃｐ５、Ｓｃｐ６、Ｓｃｐ７、Ｓｃｐ８…レジスタ設定信号
Ｓｒｅｄ…遅延変調信号
Ｓｅｒｅ…レジスタ選択信号
Ｓｌｅ…立上がりイネーブル信号
Ｓｔｅ…立下がりイネーブル信号
Ｓｌｄ…立上がりタイミング信号
Ｓｔｒ…立下がりタイミング信号
Ｓｌｃ…立上がり選択信号
Ｓｔｃ…立下がり選択信号
Ｓｄ０、Ｓｄ１４８、Ｓｄ４６、Ｓｄ３３１、Ｓｄ３３２、Ｓｄ３３３、Ｓｄ９１、Ｓｄ９２、Ｓｄ９３、Ｓｄ３６７、Ｓｄ３６８、Ｓｄ３６９…遅延信号
Ｓｑ９１、Ｓｑ９２、Ｓｑ９３、Ｓｑ３６７、Ｓｑ３６８、Ｓｑ３６９…ラッチ信号
Ｓｐ０、Ｓｐ１、Ｓｐ２、Ｓｐ１４６、Ｓｐ１４７、Ｓｐ１４８、Ｓｐ４６、Ｓｐ４７、Ｓｐ４８、Ｓｐ３３１、Ｓｐ３３２、Ｓｐ３３３、Ｓｄｖ…微分信号
Ｓｍ０、Ｓｍ１、Ｓｍ９０、Ｓｍ９１、Ｓｍ９２、Ｓｍ３６７、Ｓｍ３６８、Ｓｍ３６９、Ｓｍ３７０、Ｓｍ５４８、Ｓｍ５４９…セレクタ信号
Ｓｃｇ…切換信号
Ｓｏｃ…オフセットクロック信号
Ｓｒｓ…セット信号
Ｓｒｒ…リセット信号
Ｓｏｃｖ…平均化信号Ｓｏｃｖ
Ｓａｖｅ…平均クロック信号
Ｓａｖｅ’…乗算信号
Ｓａｖｅ”…除算信号
Ｓｍ…定数信号
Ｓｔ…タイミング信号
Ｓｂ０、Ｓｂ５、Ｓｂ６、Ｓｂ７、Ｓａ…レジスタ出力信号
Claims (7)
- 入力された記録すべきディジタル情報を、情報記録媒体に記録する際の記録信号に変換する信号変換装置において、
前記ディジタル情報における複数種類のパルス波形を認識する波形認識手段と、
前記複数種類のパルス波形に対応して予め夫々設定されている前記記録信号の波形である記録信号波形を記憶する記憶手段と、
前記ディジタル情報における基準周期と等しい周期を有する基準クロック信号の周期より短い遅延時間を有する遅延素子を複数個縦続接続した遅延手段であるタイミング候補信号生成手段であって、当該基準クロック信号に基づいて、夫々の前記パルス波形に対応した前記記録信号における信号の立上がりタイミング又は立下がりタイミングのいずれか一方を示すタイミング信号の候補であるタイミング候補信号として夫々の前記遅延素子の出力信号を出力するタイミング候補信号生成手段と、
前記出力された複数のタイミング候補信号と前記基準クロック信号とを時間軸において比較し、夫々の前記遅延素子における前記遅延時間の変動を検出し変動検出信号を出力する検出手段と、
前記認識されたパルス波形に対応する前記記録信号波形及び前記変動検出信号に基づいて、前記記録信号を形成すべき立上がりタイミング又は立下がりタイミングのいずれか一方に対応する前記タイミング候補信号を前記タイミング信号として選択するタイミング信号選択手段と、
前記選択されたタイミング信号及び前記ディジタル情報に基づいて、前記認識されたパルス波形に対応する前記記録信号を生成する生成手段と、を備えることを特徴とする信号変換装置。 - 入力された記録すべきディジタル情報を、情報記録媒体に記録する際の記録信号に変換する信号変換装置において、
前記ディジタル情報における複数種類のパルス波形を認識する波形認識手段と、
前記複数種類のパルス波形に対応して予め夫々設定されている前記記録信号の波形である記録信号波形を記憶する記憶手段と、
前記ディジタル情報における基準周期と等しい周期を有する基準クロック信号の周期より短い遅延時間を有する遅延素子を複数個縦続接続した遅延手段であるタイミング候補信号生成手段であって、当該基準クロック信号に基づいて、夫々の前記遅延素子の出力信号を、夫々の前記パルス波形に対応した前記記録信号における信号の立上がりタイミングを示す立上がりタイミング信号の候補である立上がりタイミング候補信号として出力し、更に夫々の前記パルス波形に対応した前記記録信号における信号の立下がりタイミングを示す立下がりタイミング信号の候補である立下がりタイミング候補信号として出力するタイミング候補信号生成手段と、
前記出力された複数の立上がりタイミング候補信号及び複数の立下がりタイミング候補信号と前記基準クロック信号とを時間軸において比較し、夫々の前記遅延素子における前記遅延時間の変動を検出し変動検出信号を出力する検出手段と、
前記認識されたパルス波形に対応する前記記録信号波形及び前記変動検出信号に基づいて、前記記録信号を形成すべき立上がりタイミングに対応する前記立上がりタイミング候補信号を前記立上がりタイミング信号として選択する立上がりタイミング信号選択手段と、
前記認識されたパルス波形に対応する前記記録信号波形及び前記変動検出信号に基づいて、前記記録信号を形成すべき立下がりタイミングに対応する前記立下がりタイミング候補信号を前記立下がりタイミング信号として選択する立下がりタイミング信号選択手段と、
前記選択された立上がりタイミング信号及び立下がりタイミング信号並びに前記ディジタル情報に基づいて、前記認識されたパルス波形に対応する前記記録信号を生成する生成手段と、を備えることを特徴とする信号変換装置。 - 請求項１又は２に記載の信号変換装置において、
前記遅延素子は、バッファ素子であることを特徴とする信号変換装置。 - 請求項２に記載の信号変換装置において、
前記基準クロック信号を微分して当該基準クロック信号の立上がりタイミングを示す基準立上がりタイミング信号を生成する微分手段を更に備え、
前記タイミング候補信号生成手段は、前記基準立上がりタイミング信号の周期より短い遅延時間を有し、当該基準立上がりタイミング信号を当該遅延時間だけ遅延させる遅延素子を複数個縦続接続した遅延手段であると共に、
前記立上がりタイミング信号選択手段は、いずれか一の前記遅延素子の出力信号を前記立上がりタイミング信号として出力し、
更に、前記立下がりタイミング信号選択手段は、いずれか一の前記遅延素子の出力信号を前記立下がりタイミング信号として出力することを特徴とする信号変換装置。 - 請求項２に記載の信号変換装置において、
前記基準クロック信号の周期より短い遅延時間を有する第１遅延素子を複数個縦続接続した第１遅延手段と、
複数の前記第１遅延素子の出力信号の夫々と前記基準クロック信号とを時間軸において夫々比較し、夫々の前記第１遅延素子における前記遅延時間の変動を検出し変動検出信号を出力する検出手段と、
前記基準クロック信号を微分して当該基準クロック信号の立上がりタイミングを示す基準立上がりタイミング信号を生成する微分手段と、を更に備え、
前記タイミング候補信号生成手段は、前記第１遅延素子と同種の第２遅延素子であって、前記基準立上がりタイミング信号の周期より短い遅延時間を有し、当該基準立上がりタイミング信号を当該遅延時間だけ遅延させる第２遅延素子を複数個縦続接続した第２遅延手段であると共に、
前記立上がりタイミング信号選択手段は、前記認識されたパルス波形に対応する前記記録信号波形及び前記変動検出信号に基づいて、いずれか一の前記第２遅延素子の出力信号を前記立上がりタイミング信号として出力し、
更に、前記立下がりタイミング信号選択手段は、前記認識されたパルス波形に対応する前記記録信号波形及び前記変動検出信号に基づいて、いずれか一の前記第２遅延素子の出力信号を前記立下がりタイミング信号として出力することを特徴とする信号変換装置。 - 請求項５に記載の信号変換装置において、
前記第１遅延素子又は前記第２遅延素子は、縦続接続されている一つ前段の前記第１遅延素子又は前記第２遅延素子の出力信号と前記基準立上がりタイミング信号のいずれか一方を選択する選択素子であると共に、
前記立上がりタイミング信号選択手段は、前記認識されたパルス波形に対応する前記記録信号波形及び前記変動検出信号に基づいて、前記第２遅延素子に対応する一の前記選択素子における選択を制御して前記立上がりタイミング信号を出力し、
更に、前記立下がりタイミング信号選択手段は、前記認識されたパルス波形に対応する前記記録信号波形及び前記変動検出信号に基づいて、前記第２遅延素子に対応する一の前記選択素子における選択を制御して前記立下がりタイミング信号を出力することを特徴とする信号変換装置。 - 請求項１から６のいずれか一項に記載の信号変換装置と、
前記生成された記録信号を前記情報記録媒体に記録する記録手段と、
を備えることを特徴とするディジタル情報記録装置。
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