DE3888498T2

DE3888498T2 - Schaltung zum Detektieren eines Synchronisierungssignals.

Info

Publication number: DE3888498T2
Application number: DE3888498T
Authority: DE
Inventors: Hirokazu C O Sony Corpo Kuroda; Kazutoshi C O Sony C Shimizume
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1987-12-23
Filing date: 1988-12-23
Publication date: 1994-06-23
Anticipated expiration: 2008-12-24
Also published as: ATE103093T1; US4979192A; EP0322782A3; JPH01166375A; HK181995A; JP2712212B2; KR0124314B1; KR890010810A; AU2703788A; AU629522B2; EP0322782B1; DE3888498D1; EP0322782A2

Description

Die vorliegende Erfindung betrifft eine Schaltung zur Detektion eines Synchronisierungssignales.
Im Stand der Technik ist ein Gerät zur Wiedergabe digitaler Audiodaten bekannt die auf einer optischen Platte aufgezeichnet sind, als Beispiel dafür, wozu eine Schaltung zir Detektlon eines Synchronisierungssignales entsprechend der Erfindung eingesetzt werden kann.
Wiedergegebene Signale von digitalen Audiodaten weisen eine Rahmenstruktur auf, die durch Rahmensynchronisierungssignale unterteilt ist. Das wiedergegebene Signal wird der EFM (8-14) Modulation unterworfen und um dieses zu demodulieren, müssen Daten innerhalb des Rahmens mit Rücksicht auf das Rahmensynchronisierungssignal unterschieden werden. Deshalb wird eine Schaltung zur Detektion eines Synchronisierungssignales eingerichtet.
Tatsächlich könnte das reproduzierte Signal von der Platte Signale beinhalten, die ähnlich dem Rahmensynchronisierungssignal sind, die aufgrund eines Risses oder ähnlichem in der Platte oder aufgrund des Fehlens des Rahmensynchronisierungssignales erzeugt werden können. Um dieses Problem zu beheben, ist eine Schutzschaltung für das Rahmensynchronisierungssignal erforderlich. In einer solchen Detektions- und Schutzschaltung des Synchronisierungssignales, wie es beispielsweise in der offengelegten japanischen Patentanmeldung Nr. 58-98813 offenbart wird, wird die Schutzfunktion durch Fenster ausgeführt, um zu verhindern, daß andere Signale, als das Rahmensynchronisierungssignal fälschlich als Synchronisierungssignal detektiert werden und der Einbauschutz wird durchgeführt, um mit dem Fehlen eines Rahmensynchronisiersignales fertig zu werden. Wenn der Einbauschutz (Aufnahme-, Einfügungsschutz) für eine vorgeschriebene Zeit fortfährt, so ist das Fenster geöffnet, bis das wiedergegebene Synchronisierungssägnal erhalten wird. Ist das Fenster geöffnet, wenn das reproduzierte Synchronisierungssignal erhalten wird, so wird das Fenster sofort geschlossen. In der Detektions- und Schutzschaltung für Synchronisierungssignale im Stand der Technik wird jedoch ein in einem PLL gebildeter Bit-Takt benützt, um das Fenstersignal zu bilden. Da der Bit-Takt mit einem reproduzierten Signal synchron ist, weicht er entsprechend dem Nachfolgen bezüglich dem reproduzierten Signal, das durch einen Riß oder ähnliches in der Platte gestört ist, ab. Als Ergebnis kann sich möglicherweise der zeitliche Verlauf des Fenstersignales verschieben, wenn das Fenster durch fälschlich reproduzierte Synchronisierungssignale geschlossen wird, sogar wenn das korrekte Rahmensynchronisierungssignal vorliegt bzw. erhältlich ist.
Aus der EP-A-0096885 ist eine Synchronisierungsschaltung zur Detektion und Interpolation von Synchronisierungssignalen bekannt. Die Synchronisierungsschaltung enthält eine Syncbronisierungssignaldetektionsschaltung, derart verbunden, daß sie ein digitales Signal mit einer Vielzahl von Rahmen empfangen kann, von denen jeder aus N-Bits besteht und ein Rahmensynchronisierungssignal enthält, um das Synchronisierungssignal in jedem Rahmen zu dektieren und eine Synchronisierungssicherungsschaltung zur Erzeugung eines Synchronisierungssteuersignales, das mit der Detektion des Synchronisierungssignales synchronisiert ist und das Synchronisierungssteuersignal eines jeden Rahmens interpoliert, wenn das Synchronisierungssignal nicht detektiert wird. Die Synchronisierungssicherungsschaltung weist einen Zähler zum Zählen der Anzahl von Rahmen auf, in denen die Synchronisierungssignale nicht detektiert werden. Es wird eine Schaltung vorgeschlagen, die diese Synchronisierungssicherungsschaltung mit der Detektion des Synchronisierungssignales schnell synchronisiert, durch die Synchronisierungssignaldetektionsschaltung, in einem Fall, in dem der Ausgang der Synchronisationssignaldetektionsschaltung mit Rauschen behaftet ist, woraufhin ein Synchronisationssignal detektiert wird, nachdem ein vorgegebener Wert durch den Zähler gezählt wurde. Eine digitale Datensynchronisierungsschaltung wird in der GB-A- 2109203 offenbart. Darin wird eine Schaltung zur Wiedergabe von Signalen beschrieben, die zur Synchronisierung mit einem digitalen Datensignal mit einer Synchronisierung verbunden ist. Das digitale Datensignal enthält eine Kombination aus einer Vielzahl von Pulsen, von denen jeder eine vorbestimmte Pulsweite hat. Die Wiedergabeschaltung beinhaltet eine Logikschaltung zur Diskriminierung der Pulsweite von wenigstens einem der Vielzahl von Pulsen, einen Oszillator und einen Frequenzteiler, verbunden mit dem Oszillator und ansprechend auf den Ausgang der Logikschaltung um ein Taktsignal zu erzeugen, das mit einem Ausgang der Logikschaltung zeitlich zusammenhängt.
Die Aufgabe der Erfindung besteht in der Bereitstellung einer Schaltung zur Detektion eines Synchronisierungssignales, worin die Detektion des Rahmensynchronisierungssignales sicher durchführbar ist.
Die Aufgabe der Erfindung wird durch den Gegenstand des Anspruches 1 gelöst. Eine weitere vorteilbafte Entwicklung der Erfindung wird durch den Anspruch 2 wiedergegeben.
Im folgenden wird eine Ausgestaltung der Erfindung unter bezug zu den Zeichnungen beschrieben, worin die Figuren im einzelnen folgendes bedeuten:
Figur 1 zeigt ein schematisches Schaubild, das den Rahmenaufbau von wiedergegebenen Signalen von digitalen Audiodaten darstellt;
Figur 2 zeigt ein Blockschaubild, das ein Beispiel eines Gerätes zur Wiedergabe digitaler Audiodaten darstellt, in dem eine Schaltung zur Detektion von Synchronisierungssignalen entsprechend der Erfindung eingesetzt werden kann;
Figur 3 zeigt ein Blockschaubild, das eine Rahmensynchronisierungs-Detektionsschaltung entsprechend der Erfindung darstellt; und
Figur 4A - 4K und Figuren 5A - 5K sind Zeitschaubilder, die die Funktionsweise der Rahmensynchronisierungsdetektionsschaltung entsprechend Figur 3 wiedergeben.
Eine Ausgestaltung der Schaltung zur Detektion eines Synchronisie rungssignales entsprechend der Erfindung wird nun unter bezug auf die begleitenden Zeichnungen beschrieben.
Zuerst wird unter bezug auf die Figur 1 die Struktur (der Aufbau) eines Rahmens von auf einer optischen Platte aufgezeichneten modulierten digitalen Audiodaten beschrieben. Am Anfang eines Rahmens wird ein Rahmensynchronisierungssignal von 24-Kanal-Bits und in Anschluß daran ein Symbol einer Unterkodietung zur Steuerung und Anzeige positioniert. Danach werden aufeinanderfolgend ein PCM-Audiosignal von 12 Symbolen, eine Parität von vier Symbolen einer Fehlerkorrekturkodierung, ein PCM-Audiosignal von 12 Symbolen und eine Parität von vier Symbolen positioniert. Ein Symbol ist zusammengesetzt aus 14-Kanal Bits. Zwischen jedem Symbol und dem Rahmensynchronisierungssignal werden Abstandsbits (Randbits) von jeweils drei-Kanal-Bits eingefügt um diese zu koppeln, wodurch 34-Abstands-Bits in jedem Rahmen existieren. Folglich ist ein Rahmen aufgebaut aus 588-Kanal-Bits. Diese Rahmenstruktur ist bereits bekannt und auf eine detaillierte Beschreibung wird verzichtet.
Figur 2 zeigt ein Beispiel eines (Ab)spielgerätes einer optischen Platte, worin digitale Audiodaten mit der eben erwähnten Rahmenstruktur aufgezeichnet sind. Modulierte digitale Audiodaten, die von einer optischen Platte 1 durch einen optischen Aufnehmer 2 wiedergegeben werden, werden an einen Wiedergabeverstärker 3 geliefert.
Das Ausgangssignal des Wiedergabeverstärkers 3 wird an eine Takt extraktionsschaltung 4 (Ausblendungs-, Gewinnungsschaltung) geliefert, die durch ein PLL gebildet wird. Das wiedergegebene Datensignal und der Bittakt von der Taktextraktionsschaltung 4 werden an eine Rahmensynchronisierungssignal-Detektions- und Schutzschaltung 5 geliefert. Die Rahmensynchronisierungssignal-Detektions- und Schutzschaltung 5 detektiert das Rahmensynchronisierungssignal und schützt das detektierte Rahmensynchronisierungssignal so, wie es im folgenden beschrieben wird.
Eine EFM-Demodulationsschaltung 6 ist am Ausgang der Rahmensynchronisierungssignal-Detektions- und Schutzschaltung 5 eingerichtet. Die EFM-Modulation bezieht sich auf Kanalkodierung, die Muster von acht Bits eines Symboles in vorgeschriebene Muster von 14-Kanal-Bits umwandelt, wodurch der DC-Bestandteil vermindert und die Extraktion des Bittaktes erleichtert ward. Demodulierte Daten mit einem Symbol, die durch den EFM-Demodulator 6 in acht Datenbits zurückgeführt wurden, werden an einen Dekodierer 7 geliefert.
In dem Dekodierer 7 wird die Fehlerkorrekturkodierung, genannt Überkreuzeinschichtung (Verschachtelung)-Reed-Solomon-Kodierung, dekodiert, wobei eine Fehlerkorrektur ausgeführt wird. Ein Speicher 8, in dem die demodulierten Daten eingeschrieben sind zur Entschichtung oder ähnlichem ist in bezug zu dem Dekodierer 7 vorhanden. Ein Signal, das anzeigt, daß die Rahmensynchronisierung nicht gesperrt ist aufgrund eines Spursprunges oder ähnlichem wird von der Synchronisierungssignal-Detektions und Schutzschaltung 5 an den Dekodierer 7 geliefert.
Dekodierte von dem Dekodierer 7 ausgegebene digitale Audiodateri werden an eine Dateninterpolationsschaltung 9 geliefert. In der Dateninterpolationsschaltung 9 werden Interpolationen, wie Mittelwertinterpolation, Halten des Vorgängerwertes oder ähnliches in bezug auf die Fehlerdaten durchgeführt, die nicht durch den Dekodierer 7 korrigiert werden konnten. Das Ausgangssignal der Dateninterpolationsschaltung 9 wird an die D/A-Umwandler 10L und 10R geliefert und entsprechende Ausgangssignale dieser D/A-Umwandler 10L und 10R werden als analoge Audiosignale durch Tiefpaßfilter 11L und 11R auf die Ausgangsanschlüsse 12L und 12R gegeben.
Ein Unterkodierungsdekodierer 13 ist auf der Ausgangsseite der Rahmensynchronisierungssignal-Detektions- und Schutzschaltung 5 eingebaut. Unterkodierungsdaten, die von dem Unterkodierungsdekodierer 13 erhalten werden, werden einer Systemsteuerung 14 zugeführt. Ein Operationsglied 15 und ein Indikator 16 sind in bezug zu der Systemsteuerung 14 installiert.
Ein Motor 17 zum Antrieb der optischen Platte 1 wird durch eine Spindelantriebsschaltung 18 CLV angetrieben (konstante Zeilen bzw Liniengeschwindigkeit). Eine Servoversorgungsschaltung 19, eine Servospurschaltung 20 und eine Servofokusschaltung 21 sind in bezug zum optischen Aufnehmer 2 eingebaut
Wie oben beschrieben, ist das (Ab)spielgerät für eine optische Platte ebenso bereits bekannt und eine weitere Beschreibung wird vermieden.
Figur 3 zeigt ein Beispiel einer Rahmensynchronisierungs-Detektions- und Schutzschaltung 5. Das wiedergegebene Datensignal EFMX von einem Dateneingangsanschluß 32 wird in ein Schieberegister 31 durch den Bit-Takt PLC geladen, der an einen Takteingangsanschluß 33 geliefert wird und aus dem wiedergegebenen Datensignal EFMX durch die Taktextraktionsschaltung 4 extrahiert wird. Das Schieberegister 31 weist 23 Bits auf und das Ausgangssignal des Schieberegisters 31 wird an eine Rahmensynchronisierungsdetektionsschaltung 34 geliefert. Die Rahmensynchronisierungsdetektionsschaltung 34 kann Rahmensynchronisierungssignale von vorgeschriebenen Bitmustern detektieren. Das von der Synchronisierungsdetektionsschaltung 34 wiedergegebene Synchroniserungssignal SYNC wird an eine UND-Torschaltung (UND-Glied) 35 geliefert. Der andere Eingang des UND-Gliedes 35 wird versorgt mit einem Fenstermaskensignal MASK, wie es hierin beschrieben wird, und ein detektiertes Synchronisierungssignal MSYNC wird ausgegeben.
Weiterhin werden Zähler 36 und 37 durch Zähler der Modifikation 588 entsprechend gebildet. Der Zähler 36 zählt den Takt PLC eines Anschlusses 38 und der Zähler 37 zählt den Takt FIC eines Anschlusses 39. Der FIC-Takt besteht aus einem fixierten stabilen Takt, z. B. dargestellt durch eine Kristalloszillationsschaltung (nicht in der Figur dargestellt) . Die Frequenz des Taktes FIG beträgt 4,3218 MHz und ist gleich der mittleren Frequenz des Taktes PLC.
Die Ausgänge der Zähler 36 und 37 werden an die Dekodierer 40 und 41 entsprechend geliefert. Ein Einschubsynchronisierungssignal ISYNC wird zu jeder Zeit, zu der der Ausgang des Zählers 36 588 beträgt, erzeugt und das Fenstersignal LMASK, das in einer Breite von plus/minus 8 Takten zu "1" wird, wird zu der Zeit, in der der Zähler 37 den Wert 588 annimmt, von dem Dekodierer 41 erzeugt. Die Zähler 36 und 37 werden zurückgesetzt durch das detektierte Synchronisierungssignal MSYNC von dem UND-Glied 35.
Das detektierte Synchronisierungssignal MSYNC wird an ein UND- Glied 42 und an einen Invertierer 43 geliefert. Das Ausgangssignal des Invertierers 43 wird an ein UND-Glied 44 geliefert. Das Einschubsynchronisierungssignal ISYNC von dem Dekodierer 40 wird an diese UND-Glieder 42 und 44 geliefert. Das Signal GDSY kommt von dem UND-Glied 42 und das Signal NGSY kommt von dem UND-Glied 44. Das Signal GDSY wird dann erhalten, wenn das detektierte Synchronisierungssignal MSYNC und das eingeschobene Synchronisierungssignal ISYNC gleichzeitig erzeugt werden. Das Signal NGSY wird erhalten, wenn das eingeschobene Synchronisierungssignal ISYNC erzeugt wird, aber das detektjerte Synchronisierungssignal MSYNC nicht erzeugt wird. Darüberhinaus ist ein RS-Flipflop 45 eingebaut, das gesetzt und zurückgesetzt wird durch diese Signale GDSY und NGSY und das Signal GFS ist von dem RS-Flipflop 45 erhältlich. Das Signal GFS zeigt an, daß in der Zeit, in der es ausgegeben wird, das korrekte Rahmensynchronisierungssignal erhalten wird und an eine Systemsteuerung oder ähnliches geliefert wird.
Das eingeschobene Synchronisierungssignal ISYNC von dem Dekodierer 40 und das detektierte Synchronisierungssignal MSYNC von dem UND- Glied 35 werden an ein ODER-Glied 46 geliefert und das Zurücksetzungssignal RESET wird auf einen Ausgangsanschluß 47 gegeben. Das Zurücksetzsignal RESET als Ausgangssignal spezifiziert den Zeitablauf entsprechend dem Rahmensynchronisierungssignal in den wiedergegebenen Daten. Das heißt, daß jedes Symbol des wiedergegebenen Datensignales EFM durch den Datentakt entsprechend dem Zurücksetzungssignal RESET separiert wird.
Wie in Figur 3 gezeigt, wird das Signal GDSY von dem UND-Glied 42 als Takteingang an einen N1-Zähler 48 geliefert. Das Signal NGSY von dem UND-Glied 44 wird als Takteingang an einen N2-Zähler 49 geliefert. Der Überlaufausgang des N1-Zählers 48 wird zum eigenen Rückstelleingang über ein OR-Glied 50 und wird ebenso zum Rückstelleingang eines RS-Flipfiop 52.
Der Überlaufausgang des N2-Zählers 49 wird zum eigenen Rückstelleingang über ein OR-Glied 51 und wird einem OR-Glied 53 zugefiihrt. Das Detektionssynchronisierungssignal MSYNC von dem UND- Glied 35 wird als anderer Eingang des OR-Gliedes 51 geliefert. Das Ausgangssignal eines UND-Gliedes 54 und das Signal von einem Anschluß 55 werden dem OR-Glied 53 zugeführt. Das Ausgangssignal GDF des RS-Flipflop 52 und das Signal NGSY von dem UND-Glied 44 werden dem UND-Glied 54 zugeführt. Das Signal von dem Anschluß 55 wird zu "1", wenn ein Spurfehler oder ähnliches erzeugt wird.
Das Ausgangssignal des OR-Gliedes 53 wird als entsprechender Setzeingang an die SR-Flipflops 52 und 56 geliefert und wird zum Rückstelleingang des N1-Zählers 48 über das OR-Glied 54. Das Detektionssynchronisierungssignal MSYNC von dem UND-Glied 35 wird als Rückstelleingang des RS-Flipflop 56 zugeführt. Das Signal GTOP, erhalten von dem Ausgang des RS-Flipflop 56 wird an ein OR- Glied 57 geliefert. Das Fenstersignal LMASK von dem Dekodierer 51 wird dem OR-Glied 57 zugeführt.
Der N1-Zähler 48 ist für eine solche Absicherung installiert, wie die Detektion, daß das Signal GDSY N1-mal erzeugt worden ist, beispielsweise daß die Detektion der Rahmensynchronisierung gesperrt ist. Andererseits ist der N2-Zähler 49 für eine solche Absichering installiert, daß detektierbar ist, daß das Signal NGSY N2-mal erzeugt worden ist, beispielsweise dafür, daß die Sperre ausgefallen ist. So können z. B. gesetzt werden (N1 = 2) und (N2 = 3).
Die Figuren 4A - 4K zeigen ein Zeitschaubild, das die Funktionsweise der Ausgestaltung illustriert, wenn das Detktionssynchronisierungssignal korrekt detektiert wird. Die Figur 4A zeigt das Wiedergabesynchronisierungssignal SYNC von der Rahmensynchronisierungsdetektionsschaltung 34. Die Figur 4B zeigt das Fenstersignal MASK, das dem UND-Glied 35 zugeführt wird. Da das Signal GTOP in Figur 4J normalerweise "0" ist, wird das Fenstersignal LMASK in der Breite von plus/minus 8 Takten von dem Dekodierer 41 zum Fenstersignal MASK. Folglich ist das Detektionssynchronisierungssignal MSYNC wie in Figur 4C gezeigt, korrekt erhältlich.
Da der Takt PLC Jitter (Phasenzittern) aufweist, wenn das Detektionssynchronisierungssignal MSYNC zurückgesetzt worden ist, bevor der Zähler 36 588 zählt, wird das Einschubsynchronisierungssignal nicht erhalten. Im Gegensatz dazu wird, wenn der Zähler 36 588 zählt, bevor er durch das Detektionssynchronisierungssignal MSYNC zurückgesetzt wird, das Einschubsynchronisierungssignal ISYNC geringfügig früher ausgegeben. Folglich enthält, wie in Figur 4D gezeigt das Einschubsynchronisierungssignal ISYNC eine Bitverschiebung mit einer Periode, die sich von der normalen unterscheidet oder ein Verschwinden (von Bits). Von dem Detektionssynchronisierungssignal MSYNC und dem Einschubsynchronisierungssignal ISYNC werden das Signal GDSY, das von dem UND-Glied 42 entsprechend Figur 4E ausgegeben wird, und das Signal NGSY, das von dem UND-Glied 44 nach Figur 4F ausgegeben wird, gebildet (Koinzidenzsignal oder entsprechend Nichtkoinzidenzsignal).
Wenn das Detektionssynchronisierungssignal MSYNC und das Einschubsynchronisierungssignal ISYNC koinzident (deckungsgleich) sind in der Zeit oder in dem Zeitverlauf mit der Hochfrequenz, wie in Figur 4G gezeigt, so zählt der Zähler 48 zur Zählung des Signales GDSY auf einen Zählwert 2 und wird dadurch mittels des Überlaufausganges zurückgesetzt, wobei ebenso das RS-Flipflop 52 zurückgesetzt wird. Folglich ist das Ausgangssignal GDF des RS-Flipflop 52 "0", wie in Figur 41 gezeigt und deshalb wird das UND-Glied 54 nicht geöffnet. Sogar wenn das Signal NGSY gelegentlich erzeugt wird, da der N2-Zähler 49 nicht bis auf 3 zählt, wie in Figur 4H gezeigt und durch das Detektionssynchronisierungssignal MSYNC zuruckgesetzt wird, so wird der Überlaufausgang nicht erzeugt. Folglich wird das RS-Flipflop 46 nicht gesetzt und da das Ausgangssignal GTOP entsprechend Figur 4J "0" ist, wird das Fenstersignal MASK nicht geöffnet und deswegen wird ein nicht korrektes Synchronisierungssignal nicht detektiert.
Da das Einschubsynchronisierungssignal ISYNC und das Detektionssynchronisierungssginal MSYNC an das OR-Glied 46 entsprechend Figur 3 geliefert werden, wird das Rückstellsignal RESET entsprchend Figur 4K auf den Ausgangsanschluß 47 gelegt. Wenn beide das Einschubsynchronisierungssignal ISYNC und das Detektionssyncbronisierungssignal MSYNC in dem Rückstellsignal RESET erzeugt werden, so wird die Zeitdauer zwischen dem Einschubsynchronisierungssignal ISYNC und dem Detektionssynchronisierungssignal MSYNC zur Periode eines Burst-Fehlers. Nachdem jedoch die Periode des Burst-Fehlers relativ kurz ist, kann er durch die Fehlerkorrekturkodierung der Digitalaudioplatte korrigiert werden.
Die Figuren 5A - 5K zeigen ein Zeitschaubild, das die Funktionsweise der Ausgestaltung illustriert, wenn das Wiedergabesyncbronisierungssignal aufgrund eines Spursprunges oder ähnlichem nicht korrekt detektierbar ist. Wie in Figur 5A dargestellt, wird, wenn das Wiedergabesynchronisierungssignal kontinuierlich verschwindet, was durch "a" angezeigt wird oder an eine Position erzeugt wird, die von dem Fenstersignal MASK verschoben ist, jedesmal der Zähler 36 588 zählen, das Einschubsynchronisierungssignal ISYNC wird von dem Dekodierer 40 erhalten und das Rücksetzsignal RESET, gezeigt in Figur 5K, wird an dem Ausgangsanschluß 47 des OR-Gliedes 46 entsprechend Figur 3B erhalten.
Wenn jedoch das Detektionssynchronisierungssjgnal MSYNC nicht erhalten wird, wie in den Figuren 5E, F gezeigt, so verschwindet das Signal GDSY des UND-Gliedes 42 und nur das Signal NGSY von dem UND-Glied 44 wird ausgegeben. Folglich wird der N1-Zähler 48 im Zählwert nicht erhöht, wie es in der Figur 5G gezeigt wird und nur der N2-Zähler 49 wird entsprechend Figur 5H erhöht, und wenn er auf 3 zählt, so wird der Überlaufausgang erzeugt und die RS- Flipflops 52 und 56 werden gesetzt durch das OR-Glied 53. Folglich werden entsprechende Ausgangssignale GDF, GTOP zu "1", wie in den Figuren 51, 5J dargestellt und das Fenstersignal MASK wird durch das Signal GTOP geöffnet, bis das Detektionssynchronisierungssignal MSYNC erhalten wird.
In diesem Fall, wenn das Wiedergabesynchronisierungssignal SYNC erzeugt wird, was durch das Symbol x in Figur 5A angezeigt wird, da das Detektionssynchronisierungssignal MSYNC von dem UND-Glied 35 ausgegeben wird, so wird der N2-Zähler 49 zurückgesetzt durch das OR-Glied 51 und das RS-Flipflop 56 wird ebenso zurückgesetzt, und das Ausgangssignal GTOP wird "0", wie es in der Figur 5J gezeigt wird. Da der Zähler 37 ebenso durch das Detektionssynchronisierungssignal MYNS zurückgesetzt wird, wird die rückwärtige Hälfte des Fenstersignales LMASK in einer Breite von plus 8 Takten von dem Dekodierer 41 ausgegeben und das Fenstersignal MASK wird durch das OR-Glied 57 ausgegeben. Folglich wird, wenn das Detektionssynchronisierungssignal MSYNC erhalten wird, das Fenstersignal MASK nach acht Takten geschlossen.
Wenn jedoch das Wiedergabesynchronisierungssignal SYNC nicht korrekt ist, wenn das Fenstersignal MASK nur durch das Fenstersignal LMASK nachträglich gebildet wird, kann das korrekte Wiedergabesynchronisierungssignal SYNC undetektiert bleiben. Folglich wird, sogar wenn das Wiedergabesynchronisierungssignal SYNC detektiert wird, nicht darauf vertraut, sondern das RS Flipflop 52 wird im Setzstatus gehalten, bis das GDSY von dem UND-Glied 42 dreimal erzeugt worden ist. Folglich wird, wenn das NGSY von dem UND-Glied 44 nur einmal erzeugt wird, das RS-Flipflop 46 erneut zurückgesetzt durch das UND-Glied 54 und das OR-Glied 53, und das Fenstersignal MASK wird geöffnet.
Somit wird das korrekte Wiedergabesynchronisierungssignal SYNC erhalten und wenn das Signal GDSY zweimal von dem UND-Glied erhalten wird, ist der Überlaufausgang von dem N1-Zähler 48 erhältlich und das RS-Flipflop 52 wird zurückgestellt und das Ausgangssignal GDF wird zu "0" wie in Figur 51 gezeigt und folglich wird das Verfahren zu dem Status zurückkehren, wie er in den Figuren 4A - 4K gezeigt wird.
Das Rücksetzsignal RESET, wie in Figur 5K gezeigt, wird auf den AusgangsanschluS 47 des OR-Gliedes 46 gelegt. Der Burst-Fehler wird während der Periode erzeugt in der das Signal GTOP "1" ist. Die Fehlerperiode kann reduziert werden.
Wie aufgrund der obigen Beschreibung der Funktionsweise leicht verständlich ist, führt der N1-Zähler 48 Verfahrensschritte zum Schutz oder zur Absicherung aus, wie zur Detektion, daß das Detektionsverfahren der Rahmensynchronisierung in einen Normalzustand zurückgekehrt ist und der N2-Zähler 49 führt Verfahrensschritte zur Absicherung aus, wie zur Detektion, daß das Detektionsverfahren der Rahmensynchronisierung falsch läuft. Beide Sicherungsschaltungen können schnell detektieren, daß das Detektionsverfahren der Rahmensynchronisierung anormal geworden ist und daß das Detektionsverfahren wiederum in den Normalzustand zurückgekehrt ist.
Entsprechend der Ausgestaltungen, da der Zähler die festen Taktsignale zählt und dadurch das Fenstersignal bildet, wird das Fenstersignal in der vorgeschriebenen Zeit erzeugt, die unbeeinflußt ist von dem Bittakt, extrahiert von dem regenerierten Signal. Folglich kann das Rahmensynchronisierungssignal sicher detektiert werden, wenn das normale Rahmensynchronisierungssignal erzeugt wird.

Claims

1. Schaltung zur Detektion eines Synchronisierungssignales bestehend aus:

einem Torglied (35), dem ein reproduziertes Synchronisierungssignal (SYNC) und ein Fenstersignal (LMASK) zugeführt werden;

ersten mit einem Ausgangssignal (MSYNC) von besagtem Torglied (35) synchronisierten Zählmitteln (36, 37, 40, 41) zur Zählung eines Taktsignales (FIG), um ein eingeschobenes Synchronisierungssignal (ISYNC) und das Fenstersignal (LMASK) zu erzeugen;

-Mittel (46) zur Erzeugung eines auf dem Ausgangssignal des besagten Torgliedes (35) oder dem eingeschobenen Synchronisierungssignal basierenden Synchronisierungsdetektionssignales (RESET);

gekennzeichnet durch

Mittel (42, 43, 44) zur Erzeugung von Deckungsgleichheitssignalen (GDSY) und Nichtdeckungsgleichheitssignalen (NGSY) die entsprechend die Deckungsgleichheit und Nichtdeckungsgleichheit zwischen dem Ausgangssignal des besagten Torgliedes (35) und dem eingeschobenen Svnchronisierungssignal (ISYNC) darstellen;

zweite Zählmittel (49, 51) zur Zählung des Nichtdeckungsgleichheitssignales (NGSY) zur Detektion, ob das Nichtdeckungsgleichheitssignal (NGSY) für eine erste vorbestimmte Anzahl erzeugt worden ist, die anzeigt, daß die Sperre des Synchronisierungssignales gestört ist, wobei die zwetten Zählmittel (19, 51) zumindest durch das Ausgangssignal (MSYNC) des Torgliedes (35) zurückgestellt werden;

dritte Zählmittel (48, 50) zur Zählung des Deckungsgleichheitssignales (GDSY) zur Detektion, ob das Deckungsgleichheitssignal (GDSY) für eine zweite vorbestimmte Anzahl erzeugt worden ist, die anzeigt, daß das Synchronisierungssignal gesperrt ist, wobei die dritten Zählmittel (48, 50) zumindest durch den Ausgang der zweiten Zählmittel (49 51) zurückgestellt werden, wenn die zweiten Zählmittel (49, 51) eine erste vorbestimmte Anzahl erreicht haben; und

Steuermittel (52, 53, 54, 56, 57) zur Steuerung der Zeitdauer des Fenstersignales (LMASK) durch Erzeugung eines Steuerungssignales (GTOP), das mit dem Fenstersignal (LMASK) durch die logische ODER-Verknüpfung kombiniert ist, wobei das Steuersignal (GTOP) durch das Nichtdeckungsgleichheitssignal (NGSY) gesetzt wird, wenn die zweiten Zählmittel (49, 51) die erste Vorbestimmte Anzahl erreicht haben, bevor die dritten Zählmittel (48, 50) die zweite vorbestimmte Anzahl erreicht haben und das Steuersignal (GTOP) durch das Ausgangssignal (MSYNC) des Torgliedes (35) zurückgestellt ist.

2. Schaltung zur Detektion eines Synchronisierungssignales nach Anspruch 1, dadurch gekennzeichnet, daß der Steuerkreis folgendes enthält:

ein erstes RS-Flipflop (52) (Stell-Rückstell-Flipflop), dessen Rückstellanschluß mit dem höchstwertigen Bit der dritten Zählmittel (48, 50) verbunden ist;

ein UND-Glied (54), auf dessen erstem Eingangsanschluß das Nichtdeckungsgleichheitssignal (NGSY) zugeführt wird und dessen zweiter Eingangsanschluß mit dem Ausgang des ersten RS-Flipflop (52) verbunden ist;

ein erstes ODER-Glied (53) mit einem ersten mit dem Ausgang des UND-Gliedes (54) verbundenen Eingangsanschluß und einem zweiten Eingangsanschluß, der mit dem höchstwertigen Bit der zweiten Zählmittel (49, 51) verbunden ist, wobei der Stellanschluß des ersten RS-Flipflop (52) mit dem Ausgang des ersten ODER-Gliedes (53) verbunden ist;

ein zweites RS-Flipflop (56), dessen Stellanschluß mit dem Ausgang des ersten ODER-Gliedes (53) verbunden ist und dessen Rückstellanschluß mit dem Ausgangssignal (MSYNC) des Tor-Gliedes (35) versorgt wird: und

ein zweites ODER-Glied (57) mit einem ersten Eingangsanschluß, dem das Fenstersignal (LMASK) zugeführt wird und mit einem zweiten Eingangsanschluß, der mit dem Ausgang des zweiten RS-Flipflop (56) verbunden ist.