DE19732694B4

DE19732694B4 - Nichtflüchtiges ferroelektrisches Speicherbauelement

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Publication number: DE19732694B4
Application number: DE19732694A
Authority: DE
Inventors: Yeon-Bae Chung; Byung-Gil Jeon
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1996-12-13
Filing date: 1997-07-30
Publication date: 2008-10-02
Anticipated expiration: 2017-07-31
Also published as: DE19732694A1; JP4168056B2; JPH10188575A; JP2006134570A; KR100224673B1; US5978250A; KR19980047083A; JP3847933B2; GB9715910D0; GB2320377B; GB2320377A; TW328589B

Abstract

Nichtflüchtiges ferroelektrisches Speicherbauelement mit
– einer ersten und einer zweiten Bitleitung (BL0, BL1);
– einer ersten und einer zweiten Wortleitung (WL0, WL1);
– einem ersten Zugriffstransistor (312) mit ersten und zweiten Elektroden und einem Gate, wobei die erste Elektrode mit der ersten Bitleitung und das Gate mit der ersten Wortleitung verbunden ist;
– einem ersten ferroelektrischen Kondensator (312L), dessen eines Ende mit der zweiten Elektrode des ersten Zugriffstransistors und dessen anderes Ende mit der zweiten Bitleitung verbunden ist;
– einem zweiten Zugriffstransistor (311R) mit ersten und zweiten Elektroden und einem Gate, wobei die erste Elektrode mit der zweiten Bitleitung und das Gate mit der zweiten Wortleitung verbunden ist; und
– einem zweiten ferroelektrischen Kondensator (312R), dessen eines Ende mit der zweiten Elektrode des zweiten Zugriffstransistors und dessen anderes Ende mit der ersten Bitleitung verbunden ist,
– wobei der erste Zugriffstransistor und der erste...

Description

Die Erfindung bezieht sich auf ein nichtflüchtiges ferroelektrisches Speicherbauelement.
Ferroelektrische Speicher mit wahlfreiem Zugriff (FRAM) sind nichtflüchtige Speicher, welche in ihnen gespeicherte Daten auch dann behalten, wenn die Leistungsversorgung abbricht. Jede Speicherzelle enthält einen ein ferroelektrisches Material enthaltenden Kondensator, wobei der ferroelektrische Kondensator aus zwei leitfähigen Schichten und einer dazwischen gebildeten Schicht aus ferroelektrischem Material aufgebaut ist. Die für den ferroelektrischen Kondensator verwendeten ferroelektrischen Materialien sind Kaliumnitrat(III), Wismuttitanat und Pb(Zr,Ti)O₃ (PZT) oder Bleizirkonattitanat. Das ferroelektrische Material besitzt Hystereseeigenschaft, und die Polarität des ferroelektrischen Materials kann aufrechterhalten werden, selbst wenn die Leistungsversorgung abbricht. Die Polarität wird in dem ferroelektrischen Material gespeichert, und Daten werden so mit dem Polaritätszustand des ferroelektrischen Materials in dem FRAM gespeichert.
Die Hystereseeigenschaft des ferroelektrischen Materials wird unter Bezugnahme auf 1 detailliert erläutert. Ein ferroelektrischer Kondensator besteht aus zwei leitfähigen Schichten und einer dazwischen gebildeten Schicht aus ferroelektrischem Material. In 1 repräsentiert die Abszisse eine an die beiden Enden des ferroelektrischen Kondensators angelegte Spannung, und die Ordinate repräsentiert den Betrag an in dem ferroelektrischen Kondensator gespeicherter elektrischer Ladung. Eine Kennlinie des Zusammenhangs von Polarität (P) und elektrischem Feld (E) des ferroelektrischen Materials ist derjenigen des in 1 gezeigten Zusammenhangs zwischen Ladung (Q) und Spannung (V) ähnlich.
Aufgrund der Hystereseeigenschaft des ferroelektrischen Kondensators wird der über einen solchen Kondensator geführte Strom durch die Vorgeschichte der an ihn angelegten Spannung verändert. Beispielsweise geht der ferroelektrische Kondensator unter der Annahme, daß der S4-Zustand von 1 dem Datenwert "1" und der S1-Zustand dem Datenwert "0" entspricht, vom S4-Zustand durch eine an den Kondensator angelegte negative Spannung über den S5-Zustand in den S6-Zustand von 1 über. Während des Übergangs wird die in dem ferroelektrischen Kondensator gespeicherte elektrische Ladungsmenge Q_R in –Q_R geändert. Die Änderung der gespeicherten Ladung beträgt somit in diesem Fall 2Q_R, so daß sich demgemäß eine zugehörige Spannung auf einer Bitleitung entsprechend der nachfolgend aufgeführten Gleichung (1) ändert: ΔV(1) = 2QR/CBL. (1)
Hierbei bezeichnet C_BL eine äquivalente Kapazität einer Bitleitung zur Datenübertragung.
Hingegen ändert sich in dem Fall, in welchem sich der ferroelektrische Kondensator in dem zum Datenwert "0" gehörigen S1-Zustand von 1 befindet, bei Anlegen einer negativen Spannung der S1-Zustand in den S6-Zustand mit einer nur ge ringfügigen Änderung der gespeicherten elektrischen Ladungsmenge. Demgemäß ist es wünschenswert, daß die Spannungsänderung der Bitleitung null beträgt, wie in der nachfolgenden Gleichung (2) angegeben: ΔV(0) = 0. (2)
Die Hystereseeigenschaft des ferroelektrischen Kondensators wird nachfolgend detaillierter beschrieben. Es sei angenommen, daß sich der ferroelektrische Kondensator anfänglich im S1-Zustand von 1 befindet, an dem ferroelektrischen Kondensator von S1 eine Spannung von 0 V anliegt und der ferroelektrische Kondensator in einem zweiten Polaritätszustand ist. Wenn im S1-Zustand die an den ferroelektrischen Kondensator angelegte Spannung erhöht wird, geht der ferroelektrische Kondensator vom S1- in den S2-Zustand über. Die an den ferroelektrischen Kondensator im S2-Zustand angelegte Spannung wird als eine koerzitive Spannung betrachtet. Bei weiterer Erhöhung der Stärke der an den ferroelektrischen Kondensator im S2-Zustand angelegten Spannung geht dieser in den S3-Zustand über. Im S3-Zustand hat der ferroelektrische Kondensator einen Zustand einer ersten Polarität. In dem Fall, daß nun die angelegte Spannung auf 0 V reduziert wird, wird der S4-Zustand erreicht, wie in 1 zu erkennen, wobei der erste Polaritätszustand des ferroelektrischen Kondensators erhalten bleibt. Außerdem wird der Polaritätszustand selbst in dem Fall, daß die an den ferroelektrischen Kondensator angelegte Spannung im S3-Zustand erhöht wird, kaum verändert. Wenn im S4-Zustand die an den ferroelektrischen Kondensator angelegte Spannung in negativer Richtung erhöht wird, geht der ferroelektrische Kondensator über den S5-Zustand in den S6-Zustand über. Der S6-Zustand besitzt einen Zustand zweiter Polarität, der selbst in dem Fall aufrecht erhalten wird, daß die an den ferroelektrischen Kondensator im S6-Zustand angelegte Spannung auf 0 V geführt wird. Dies bedeutet, daß der ferroelektrische Kondensator nichtflüchtig ist. Die Zustände erster und zweiter Polarität korrespondieren mit den Datenwerten "0" bzw. "1".
Die Polarisationsschaltgeschwindigkeit des ferroelektrischen Kondensators beträgt ungefähr 10^–9 s, und die erforderliche Programmierdauer des ferroelektrischen Kondensators ist kürzer als diejenige anderer nichtflüchtiger Speicherbauelemente, wie des elektrisch programmierbaren Festwertspeichers (EPROM), des elektrisch lösch- und programmierbaren Festwertspeichers (EEPROM) und des Flash-Speichers. Die Anzahl an durchführbaren Schreib-/Lese-Zyklen des ferroelektrischen Kondensators beträgt ungefähr 10⁹ bis 10¹².
Ein herkömmliches nichtflüchtiges ferroelektrisches Speicherbauelement, das den obigen ferroelektrischen Kondensator benutzt, wird nachfolgend unter Bezugnahme auf die 2 bis 4 beschrieben.
In 2 ist ein nichtflüchtiges ferroelektrisches Speicherbauelement mit neun Speicherzellen dargestellt. Eine Speicherzelle besteht aus einem ferroelektrischen Kondensator. Der ferroelektrische Kondensator ist zwischen eine der Zeilenleitungen R0, R1 und R2 sowie eine der Spaltenleitungen C0, C1 und C2 eingeschleift. Die den ferroelektrischen Kondensator 101 enthaltende Speicherzelle wird dadurch ausgewählt, daß eine positive Spannung von z. B. 5 V an die Zeilenleitung R0 und eine Spannung von 0 V an die übrigen Zeilenleitungen R1 und R2 angelegt wird, wobei die positive Spannung an die oberen leitfähigen Schichten sowohl des ferroelektrischen Kondensators 101 als auch der ferroelektrischen Kondensatoren 102 und 103 angelegt wird. Zusätzlich wird an die Spaltenleitung C0 eine Spannung von 0 V angelegt. Dementsprechend liegt an den beiden Enden des ausgewählten ferroelektrischen Kondensators 101 eine Spannung von 5 V an, was den ferroelektrischen Kondensator 101 in einen ersten Polarisationszustand versetzt. Hingegen beträgt der Spannungsabfall über die beiden Enden des ferroelektrischen Kondensators 104 0 V, so daß dessen Polarisationszustand nicht verändert wird. Damit auch die über den beiden Enden jedes der ferroelektrischen Kondensatoren 102 und 103 angelegte Spannung die Polarisationszustände nicht ändert, wird an die betreffenden Spaltenleitungen C1 und C2 eine Spannung von ungefähr 2,5 V angelegt. Nach Durchführung eines Lesevorgangs für die aus dem ferroelektrischen Kondensator 101 gebildete Speicherzelle ist ein Vorgang zur Wiederherstellung des anfänglichen Polarisationszustands durchzuführen. Dementsprechend wird eine Spannung von 5 V an die Spaltenleitung C0 und eine solche von 0 V an die Zeilenleitung R0 angelegt. Außerdem wird an die Zeilenleitungen R1 und R2 eine Spannung von 2,5 V und an die Spaltenleitungen C1 und C2 eine Spannung von 0 V angelegt.
Daraus folgt, daß das in 2 dargestellte, nichtflüchtige ferroelektrische Speicherbauelement eine Treiberschaltung benötigt, um eine Reihe verschiedener kombinatorischer Spannungen zu erzeugen. Die Komplexität der Treiberschaltung behindert eine hohe Geschwindigkeit des Speichers und erfordert eine große Entwurfsfläche.
3 zeigt ein weiteres herkömmliches nichtflüchtiges ferroelektrisches Speicherbauelement, in welchem die Speicherzellen jeweils einen Zugriffstransistor und einen ferroelektrischen Kondensator beinhalten. Jede Speicherzelle ist korrespondierend zu einem jeweiligen Schnittpunkt einen der Bitleitungen BL0, BL1, BL2, ..., BLn mit einer der Wortleitungen WL0, WL1, ..., WLn gebildet. Zum Beispiel ist in einer Speicherzelle 110 die Gate-Elektrode eines Zugriffstransistors 111 an die Wortleitung WL0 angeschlossen, während eine Drain-Elektrode an die Bitleitung BL0 angeschlossen ist. Zwischen eine Source-Elektrode des Zugriffstransistors 111 und eine Plattenleitung BL0 ist ein ferroelektrischer Kondensator 112 eingeschleift. Die Plattenleitungen PL0, PL1, ..., PLn sind alternierend parallel mit den Wortleitungen WL0, WL1, ..., WLn angeordnet. Ein Verfahren zur Ansteuerung des in 3 gezeigten, nichtflüchtigen ferroelektrischen Speicherbauele mentes ist in der Veröffentlichung T. Sumi et al., "A 256kb Nonvolatile Ferroelectric Memory at 3 V and 100 ns", ISSCC Digest of Technical Papers, S. 268 und 269, February 1994 offenbart.
In dem nichtflüchtigen ferroelektrischen, in 3 gezeigten Speicherbauelement sind die ferroelektrischen Kondensatoren aller an eine Wortleitung und eine Plattenleitung angeschlossener Speicherzellen sowie die auf der Wortleitung und der Plattenleitung befindliche Speicherzelle, auf die zugegriffen wird, während eines Schreib-/Lese-Vorgangs einem Ermüdungszyklus ausgesetzt. Dementsprechend verschlechtern sich die ferroelektrischen Kondensatoren. Außerdem wird während eines Schreib-/Lese-Vorgangs eine Plattenspannung an alle Speicherzellen angelegt, die zur selben Wortleitung gehören, wodurch ein hohes Maß an aktiver Leistung verbraucht wird.
4 zeigt noch ein weiteres herkömmliches, nichtflüchtiges ferroelektrisches Speicherbauelement, bei dem eine Speicherzelle aus einem Zugriffstransistor und einem ferroelektrischen Kondensator besteht. Die Speicherzellen sind jeweils korrespondierend zu einem Schnittpunkt einer der Bitleitungen BL0, BL1, BL2, ..., BLn mit einer der Wortleitungen WL0, WL1, WLn gebildet. So sind in der Speicherzelle 120 eine Gate- und eine Drain-Elektrode eines Zugriffstransistors 121 an die Wortleitung WL0 bzw. die Bitleitung BL0 angeschlossen, während eine Source-Elektrode an ein Ende eines ferroelektrischen Kondensators 122 angeschlossen ist. Das andere Ende des ferroelektrischen Kondensators 122 ist an eine Plattenleitung PL0 angeschlossen. Die Plattenleitungen PL0, PL1, ..., PLn sind dabei im Unterschied zu 3 alternierend parallel zu den Bitleitungen BL0, BL1, ..., BLn angeordnet. Ein Verfahren zur Ansteuerung des in 4 gezeigten, nichtflüchtigen ferroelektrischen Speicherbauelementes ist, wie dasjenige zu 3, in der Veröffentlichung T. Sumi et al., "A 256kb Nonvolatile Ferroelectric Memory at 3 V and 100 ns", ISSCC Digest of Technical Papers, S. 268 und 269, February 1994 offenbart.
Die jeweils zwischen den Bitleitungen vorhandenen Plattenleitungen behindern den Herstellungsprozeß und eine hohe Integration.
Verschiedene weitere Architekturen herkömmlicher nichtflüchtiger ferroelektrischer Speicherbauelemente sind in den Patentschriften EP 0 278 167 B1 und US 5.508.954 sowie den Offenlegungsschriften US 5,383,159 und JP 5-75072 A offenbart.
Der Erfindung liegt als technisches Problem die Bereitstellung eines nichtflüchtigen ferroelektrischen Halbleiterbauelementes der eingangs genannten Art zugrunde, das vergleichsweise einfach und mit hohem Integrationsgrad herzustellen ist und einen geringen Leistungsverbrauch sowie eine hohe Betriebsgeschwindigkeit und Lebensdauer aufweist.
Die Erfindung löst dieses Problem durch die Bereitstellung eines nichtflüchtigen ferroelektrischen Speicherbauelementes mit den Merkmalen des Anspruchs 1. Charakteristischerweise besitzen die Bitleitungen dieses nichtflüchtigen ferroelektrischen Speicherbauelementes Strukturen derart, daß sie im Fall eines Zugreifens auf Speicherzellen, die den Bitleitungen benachbart sind, als Plattenleitungen oder inverse Bitleitungen fungieren können.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben beschriebenen, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt, in denen zeigen:
1 eine grafische Darstellung der Hystereseeigenschaft eines ferroelektrischen Kondensators,
2 bis 4 Zellenfelder herkömmlicher nichtflüchtiger ferroelektrischer Speicherbauelemente,
5 die Struktur einer Speichereinheitszelle eines nichtflüchtigen ferroelektrischen Speicherbauelementes,
6 ein Schaltbild eines nichtflüchtigen ferroeelektrischen Speicherbauelements,
7 eine weitere Struktur einer Betriebsspeicherzelle,
8 ein Schaltbild eines weiteren nichtflüchtigen ferroelektrischen Speicherbauelementes,
9 ein Taktsignaldiagramm für einen Lesevorgang des in 8 gezeigten ferroelektrischen Speicherbauelementes,
10 ein Taktsignaldiagramm für einen Schreibvorgang des in 8 gezeigten nichtflüchtigen ferroelektrischen Speicherbauelementes,
11 ein erfindungsgemäßes nichtflüchtiges ferroelektrisches Speicherbauelement,
12 ein weiteres erfindungsgemäßes nichtflüchtiges ferroelektrisches Speicherbauelement,
13 bis 15 weitere Strukturen einer Betriebsspeicherzelle von 12,
16 ein weiteres nichtflüchtiges ferroelektrisches Speicherbauelement,
17 bis 19 weitere Strukturen von Betriebsspeicherzellen von 16,
20 ein weiteres erfindungsgemäßes nichtflüchtiges ferroelektrisches Speicherbauelement,
21 ein weiteres erfindungsgemäßes nichtflüchtiges ferroelektrisches Speicherbauelement,
22 ein detailliertes Schaltbild einer Plattenleitungsauswahlschalter/Bitleitungsauswahlschalter-Einheit 580T von 21,
23 ein detailliertes Schaltbild einer Plattenleitungsauswahlschalter/Bitleitungsauswahlschalter-Einheit 580B von 21,
24 ein detailliertes Schaltbild eines Referenzzellenfeldes 550T von 21,
25 ein detailliertes Schaltbild einer Referenzzelle eines Trennschalters 550B von 21,
26 ein detailliertes Schaltbild eines Trennschalters 570T von 21,
27 ein detailliertes Schaltbild eines Trennschalters 570B von 21,
28 ein detailliertes Schaltbild eines Bitleitungsentzerrers 560T von 21,
29 ein detailliertes Schaltbild eines Bitleitungsentzerrers 560B von 21,
30 ein Beispiel eines Betriebsspeicherzellenfeldes 560T von 21,
31 ein Beispiel eines Betriebsspeicherzellenfeldes 510B von 21,
32 ein detailliertes Schaltbild einer Bitleitungsvorspannungsstufe 520T von 21,
33 ein detailliertes Schaltbild einer Bitleitungsvorspannungsstufe 520B von 21,
34 ein Beispiel eines detaillierten Schaltbildes eines Dateneingabe-/Datenausgabeschalters 530T von 21,
35 ein Beispiel eines detaillierten Schaltbildes eines Dateneingabe-/Datenausgabeschalters 530B von 21,
36 ein Signalverlaufsdiagramm für einen Lesevorgang des nichtflüchtigen ferroelektrischen Speicherbauelementes gemäß 21 bis 35,
37 und 38 Ersatzschaltbilder zur Veranschaulichung eines Lesevorgangs der Betriebsspeicherzelle 511T von 30,
39 ein Signalverlaufsdiagramm für einen Schreibvorgang des nichtflüchtigen ferroelektrischen Speicherbauelementes gemäß 21 bis 35 und
40 ein Ersatzschaltbild zur Veranschaulichung des Schreibvorgangs von 39.
5 zeigt eine Speicherzelle 300, welche einen Zugriffstransistor 301 und einen ferroelektrischen Kondensator 302 aufweist. Eine erste Drain/Source-Elektrode des Zugriffstransistors 301 ist an eine Bitleitung BL0 angeschlossen, eine Gate-Elektrode ist an eine Wortleitung WL angeschlossen, und eine zweite Drain/Source-Elektrode ist an das eine Ende des ferroelektrischen Kondensators 302 angeschlossen. Das andere Ende des ferroelektrischen Kondensators 302 ist an eine Bitleitung BL1 angeschlossen.
In der obigen Struktur kann ein Datensignal in eine vorgegebene der beiden Bitleitungen BL0 und BL1 eingegeben oder von dieser abgegeben werden. Wenn beispielsweise das Datensignal in die Bitleitung BL1 eingegeben oder von dieser abgegeben wird, fungiert die Bitleitung BL1 als eine Plattenleitung. Hierbei ist die Bitleitung BL1, die Zugriff auf andere, nicht gezeigte Speicherzellen hat, als eine Datenleitung verwendbar.
In 5 besteht der Zugriffstransistor aus einem NMOS-Transistor. Der ferroelektrische Kondensator 302 wird in Abhängigkeit von der über seine beiden Enden angelegten Spannung in einen ersten oder zweiten Polarisationszustand programmiert. In dem Fall, daß die über die beiden Enden des ferroelektrischen Kondensators 302 hinweg angelegte Spannung 0 V beträgt, wird der programmierte Polarisationszustand beibehalten.
Während eines Lesevorgangs der Speicherzelle 300 wird die Bitleitung mit 0 V vorgespannt. Dann wird an die Wortleitung WL ein Signal auf "hohem" Pegel angelegt, um die Bitleitung BL0 elektrisch mit dem ferroelektrischen Kondensator 302 zu verbinden. Die Plattenspannung, z. B. 5 V, wird an eine als eine Plattenleitung festgelegte Bitleitung angelegt. Um Daten abzugeben, wird eine in der Datenleitung repräsentierte, durch einen Polarisationszustand des ferroelektrischen Kondensators 302 geänderte Spannung abgetastet. Beispielsweise wird in dem Fall, daß die Bitleitung BL0 als eine Datenleitung und die Bitleitung BL1 als eine Plattenleitung festgelegt wird, zum Lesen von Daten die Plattenspannung an die Bitleitung BL1 angelegt, um die in der Bitleitung BL0 repräsentierte Spannung abzutasten.
Zum Zugriff auf die Speicherzelle 300 während eines Schreibvorgangs wird an die Wortleitung WL ein Signal auf "hohem" Pegel angelegt, um einen Zugriffstransistor leitend zu schalten. Das Datensignal wird an eine vorgegebene der Bitleitungen angelegt, und die Plattenspannung wird an die andere Bitleitung angelegt. Dementsprechend wird der ferroelektrische Kondensator 302 durch eine Spannungsdifferenz zwischen dem Datensignal und der Plattenspannung programmiert, die über seinen beiden Enden anliegt.
Die zum Programmieren des ferroelektrischen Kondensators 302 benötigte Spannung kann hierbei über das Zusammensetzungsverhältnis von ferroelektrischen Materialien, aus denen der ferroelektrische Kondensator besteht, geändert werden. Zum Beispiel kann die Programmierspannung über das Zusammensetzungsverhältnis von PZT und Siliziumdioxid geändert werden.
6 ist ein Schaltbild eines weiteren eines nichtflüchtigen ferroelektrischen Speicherbauelements. Eine Betriebsspeicherzelle 310 von 6 besteht aus einem Zugriffstransistor 311 und einem ferroelektrischen Kondensator 312. Eine erste Drain/Source-Elektrode des Zugriffstransistors 311 ist an die Bitleitung BL0 angeschlossen, eine zweite Drain/Source-Elektrode ist an das eine Ende des ferroelektrischen Kondensators 312 angeschlossen, und eine Gate-Elektrode ist an eine Wortleitung WL angeschlossen. Das andere Ende des ferroelektrischen Kondensators 312 ist an die Bitleitung BL1 angeschlossen.
7 zeigt eine weitere Struktur einer Betriebsspeicherzelle. Die Betriebsspeicherzelle besteht hierbei aus einem Zugriffstransistor 313 und einem ferroelektrischen Kondensator 314. Ein Drain/Source-Pfad des Zugriffstransistors 313 ist zwischen den ferroelektrischen Kondensator 314 und die Bitleitung BL1 eingeschleift, während eine Gate-Elektrode an die Wortleitung WL angeschlossen ist. In der Betriebsspeicherzel le der 6 und 7 werden Daten im Polarisationszustand des ferroelektrischen Kondensators gespeichert.
Wiederum auf 6 bezugnehmend sind NMOS-Transistoren 321, 322, 323 und 324 in einer Bitleitungs-Vorspannungsstufe 320 enthalten. Die Drain-Elektrode des NMOS-Transistors 321 ist an die Bitleitung BL0 angeschlossen, seine Source-Elektrode ist geerdet, und an seine Gate-Elektrode ist ein Bitleitungs-Vorspannungsfreigabesignal BLN angelegt. Die Drain-Elektrode des NMOS Transistors 322 ist an die Bitleitung BL1 angeschlossen, dessen Source-Elektrode ist geerdet, und an seine Gate-Elektrode ist das Bitleitungs-Vorspannaktivierungssignal BLn angelegt. Die Drain-Elektrode des NMOS Transistors 323 ist an die Bitleitung CBL0 angeschlossen, dessen Source-Elektrode ist geerdet, und an seine Gate-Elektrode ist ein Bitleitungs-Vorspannungsfreigabesignal BLN angelegt. Die Drain-Elektrode des NMOS Transistors 324 ist an die Bitleitung CBL1 angeschlossen, dessen Source-Elektrode ist geerdet, und an seine Gate-Elektrode ist das Bitleitungs-Vorspannungsfreigabesignal BLN angelegt. Folglich werden die NMOS-Transistoren 321, 322, 323 und 324, wenn das Bitleitungs-Vorspannungsfreigabesignal BLN auf "hohen" Pegel gesetzt wird, leitend geschaltet, um die Bitleitungen BL0, BL1, CBL0 und CBL1 durch einen Massespannungspegel vorzuspannen.
Eine Referenzzelle 330, auf die über eine Referenz-Wortleitung RWL zugegriffen wird, ist zwischen die Bitleitung CBL0 und die Bitleitung CBL1 eingeschleift. Dies bedeutet, daß von der Bitleitung CBL0 ein zwischen den Spannungen der Datenwerte "1" und "0" liegender Zwischenwert repräsentiert wird, wenn die Referenz-Wortleitung RWL aktiv wird und die Plattenspannung an die Bitleitung CBL1 angelegt wird.
Ein Leseverstärker 340 ist zwischen die Bitleitungen BL0 und CBL0 eingeschleift und verstärkt die Spannungsdifferenz zwischen den Bitleitungen BL0 und CBL0 im Fall, daß ein Leseverstarker-Freigabesignal LSAEN aktiv ist.
In 6 fungiert die Bitleitung BL0 als eine Datenleitung, und die Bitleitung CBL0 fungiert als eine inverse Datenleitung, während die Bitleitungen BL1 und CBL1 als eine Plattenleitung fungieren. Die Funktionen der Bitleitungen BL0, BL1, CBL0 und CBL1 sind jedoch in der anderen Betriebsspeicherzelle miteinander vertauscht. Speziell agieren die zuvor als die Plattenleitungen fungierenden Bitleitungen BL1 und CBL1 dann als Datenleitungen und inverse Datenleitungen in der anderen, nicht gezeigten Betriebsspeicherzelle während eines Datenlese-/Datenschreibvorgangs.
8 zeigt ein Schaltbild eines weiteren nichtflüchtigen ferroelektrischen Speicherbauelementes. Eine in 8 gezeigte Betriebsspeicherzelle 310 beinhaltet einen Zugriffstransistor 311 und einen ferroelektrischen Kondensator 312. Der Zugriffstransistor 311 besteht aus NMOS-Transistoren, deren erste Drain/Source-Elektrode an eine Bitleitung BL0 angeschlossen, deren zweite Drain/Source-Elektrode mit dem ferroelektrischen Kondensator 312 und deren Gate-Elektrode an eine Wortleitung WL angeschlossen ist. Der ferroelektrische Kondensator 312 verbunden, der Hystereseeigenschaften besitzt, ist zwischen die zweite Drain/Source-Elektrode des Zugriffstransistors 311 und die Bitleitung BL1 eingeschleift. Die Betriebsspeicherzelle kann wie in 7 gezeigt gebildet sein.
Eine Referenzzelle 350 besteht aus zwei Referenzzellen-Zugriffstransistoren 351 und 353 sowie zwei ferroelektrischen Referenzzellen-Kondensatoren 352 und 354. Eine erste Drain/Source-Elektrode des Referenzzellen-Zugriffstransistors 351 ist an die Bitleitung CBL0 angeschlossen, und seine Gate-Elektrode ist an eine Referenz-Wortleitung RWL angeschlossen. Das eine Ende des ferroelektrischen Referenzzellen-Kondensators 352 ist sowohl an eine zweite Drain/Source-Elektrode des Referenzzellen-Zugriffstransistors 351 als auch an eine Referenzzellen-Datenschreibleitung 355 angeschlossen, während dessen anderes Ende an eine Bitleitung CBL1 ange schlossen ist. In gleicher Weise ist eine erste Drain/Source-Elektrode des Referenzzellen-Zugriffstransistors 353 an die Bitleitung CBL0 angeschlossen, während seine Gate-Elektrode an die Referenz-Wortleitung RWL angeschlossen ist. Das eine Ende des ferroelektrischen Referenzzellen-Kondensators 354 ist sowohl an eine zweite Drain/Source-Elektrode des Referenzzellen-Zugriffstransistors 353 als auch an eine inverse Referenzzellen-Datenschreibleitung 356 angeschlossen, während dessen anderes Ende an die Bitleitung CBL1 angeschlossen ist.
Ein Leseverstärker 340 ist zwischen die Bitleitungen BL0 und CBL0 eingeschleift, und im Fall, daß ein Leseverstärker-Freigabesignal LSAEN aktiv ist, verstärkt er die Spannungsdifferenz zwischen den Bitleitungen BL0 und CBL0. Ein Leseverstärker 341 ist zwischen die Bitleitungen BL1 und CBL1 eingeschleift und dient dazu, auf die andere, nicht gezeigte Betriebszelle zuzugreifen.
Eine Bitleitungs-Vorspannungsstufe 320 besteht aus vier NMOS Transistoren 321, 322, 323 und 324. Jede Drain-Elektrode der NMOS-Transistoren ist an die zugehörige Bitleitung angeschlossen, jede Source-Elektrode derselben ist geerdet, und an jede ihrer Gate-Elektroden wird ein Bitleitungs-Vorspannungsfreigabesignal BLN angelegt. Demgemäß wird die Spannung auf der zugehörigen Bitleitung durch einen Massespannungspegel vorgespannt, wenn das Bitleitungs-Vorspannungsfreigabesignal BLN auf einen "hohen" Pegel aktiviert wird.
Ein Bitleitungsentzerrer 360 kann aus einem NMOS-Transistor 361 bestehen. Eine erste Drain/Source-Elektrode des NMOS-Transistors 361 ist an die Bitleitung CBL0 angeschlossen, eine zweite Drain/Source-Elektrode desselben ist an die Bitleitung CBL1 angeschlossen, und an seine Gate-Elektrode ist ein Bitleitungsentzerrer-Freigabesignal REQ angelegt. Demgemäß wird in dem Fall, daß das Bitleitungsentzerrer-Freigabesignal REQ auf einem "hohen" Pegel liegt, der NMOS-Transistor 361 leitend geschaltet, um die Bitleitungen CBL0 und CBL1 elektrisch zu verbinden.
Ein Trennschalter 370, der an die Bitleitung CBL1 angeschlossen ist, wird im Fall, daß ein Trennschalter-Steuersignal IS inaktiv ist, sperrend geschaltet. Wenn der Trennschalter 370 sperrend geschaltet ist, wird die Bitleitung CBL1 elektrisch in einen mit einer Referenzzelle verbundenen Abschnitt CBL' und einen nicht mit dieser verbundenen Abschnitt CBL1'' aufgeteilt. Der Trennschalter 371 dient dazu, auf die andere, nicht gezeigte Betriebszelle zuzugreifen. Die Festlegung, welcher der Trennschalter leitend und welcher gesperrt geschaltet wird, variiert in Abhängigkeit von der Ausrichtung von Betriebsspeicherzellen und Referenzzellen. Der sperrend geschaltete Trennschalter ist mit der Referenzzelle verbunden, und der leitend geschaltete Trennschalter ist mit der Betriebsspeicherzelle verbunden. Dementsprechend kann eine Mehrzahl von Trennschaltern selektiv in Abhängigkeit von extern zugeführten Adressinformationen leitend oder sperrend geschaltet werden.
Der Lesevorgang für das in 8 gezeigte, nichtflüchtige ferroelektrische Speicherbauelement wird nachfolgend unter Bezugnahme auf 9 beschrieben.
In Abhängigkeit vom Ergebnis einer Decodierung extern zugeführter Adressen werden die mehreren Bitleitungen als eine Datenleitung, eine inverse Datenleitung und eine Plattenleitung festgelegt, und dann wird der Trennschalter 370 sperrend geschaltet. In 8 wird somit durch Festlegung der Bitleitung BL0 als einer Datenleitung, der Bitleitung CBL0 als einer inversen Datenleitung und der Bitleitungen BL1 und CBL1 als Plattenleitungen auf die Speicherzelle 310 zugegriffen. Die Bitleitung CBL1 ist elektrisch in einen mit der Referenzzelle verbundenen Abschnitt CBL1' und einen nicht mit dieser verbundenen Abschnitt CBL1'' unterteilt.
Wenn das Bitleitungs-Vorspannungsfreigabesignal BLN auf "hohen" Pegel gelangt, werden die Bitleitungen BL0, BL1, CBL0 und CBL1 auf 0 V vorgespannt. Dies dient dazu, zuvor auf den Bitleitungen gespeicherte elektrische Ladung abzuführen, um einen Datenlesevorgang fehlerfrei ausführen zu können. Wenn das Bitleitungs-Vorspannungsfreigabesignal BLN auf "niedrigen" Pegel gelangt, befinden sich die Bitleitungen in den schwebenden Zuständen. Zu diesem Zeitpunkt wird ein "hoher" Pegel an die Wortleitung WL und die Referenz-Wortleitung RWL angelegt, um den Zugriffstransistor 311 und die Referenzzellen-Zugriffstransistoren 351 und 353 leitend zu schalten. Demgemäß wird der ferroelektrische Kondensator 312 elektrisch mit der Bitleitung BL0 verbunden, und die ferroelektrischen Referenzzellen-Kondensatoren 352 und 354 werden elektrisch mit der Bitleitung CBL0 verbunden. In dem Zustand, in welchem der Zugriffstransistor und die Referenzzellen-Zugriffstransistoren leitend geschaltet sind, werden die Bitleitungen CBL0 und CBL1'' elektrisch verbunden, wenn das Bitleitungsentzerrer-Freigabesignal REQ auf einem "hohen" Pegel aktiv ist. Demgemäß fungieren die Bitleitungen CBL0 und CBL1'' als die inversen Datenleitungen, und die Bitleitung CBL1' fungiert als die Plattenleitung. Hierbei verdoppelt sich die Kapazität der inversen Datenleitung, wenn die Länge der Bitleitung CBL1' sehr viel geringer als diejenige der Bitleitung CBL1'' ist. Außerdem kann die Kapazität der Datenleitung bzw. die Bitleitungskapazität der inversen Datenleitung unter der Annahme, daß die Kapazität der Bitleitung BL0 gleich groß wie diejenige der Bitleitung CBL0 ist, durch C_BL bzw. 2C_BL dargestellt werden.
An die als Plattenleitung festgelegten Bitleitungen BL1 und CBL1' kann eine Plattenspannung von z. B. 5 V angelegt werden. Wenn die Plattenspannung angelegt wird, wird der Spannungspegel auf der Bitleitung BL0 gemäß dem Polarisationszustand des ferroelektrischen Kondensators 312 in der Betriebsspeicherzelle repräsentiert. Genauer gesagt wird der ferroelektrische Kondensator 312 dann, wenn der Datenwert "1", d. h. ein S4- Zustand in 1, in dem ferroelektrischen Kondensator 312 gespeichert ist, in den S6-Zustand in 1 überführt, und der Spannungspegel auf der Bitleitung BL0 läßt sich durch die Gleichung 3 ausdrücken: VDatenleitung = 2QR/CBL‚ (3)wobei der Datenwert "1" gespeichert wird und C_BL die Kapazität der Bitleitung BL0 repräsentiert. Wenn andererseits der Datenwert "0", d. h. der S1-Zustand in 1 im ferroelektrischen Kondensator 312 gespeichert ist, wird der ferroelektrische Kondensator 312 in den S6-Zustand in 1 überführt. Da jedoch die Menge an in dem ferroelektrischen Kondensator 312 gespeicherter elektrischer Ladung in den Zuständen S1 und S6 annähernd dieselbe ist, kann der Spannungspegel auf der Bitleitung BL0 auf einem bisherigen Wert gehalten werden, d. h. auf einem Massepegel.
In den ferroelektrischen Referenzzellen-Kondensatoren 352 und 354 werden entgegengesetzte Datenwerte gespeichert. Beispielsweise wird im ferroelektrischen Referenzzellen-Kondensator 352 der Datenwert "1" gespeichert, während der Datenwert "0" im ferroelektrischen Referenzzellen-Kondensator 354 gespeichert wird. Außerdem kann die Kapazität jedes der ferroelektrischen Kondensatoren 352 und 354 die gleiche sein wie diejenige des Zugriffstransistors 311 oder 313 der Betriebsspeicherzellen. Hierbei hat die Datenleitung die Kapazität C_BL und die inverse Datenleitung die Bitleitungskapazität 2C_BL, so daß in der inversen Datenleitung ein zwischenliegender Pegel zwischen dem Spannungspegel des Datenwerts "0" und des Datenwerts "1" auftritt. Genauer gesagt wird, während der ferroelektrische Referenzzellen-Kondensator 352 vom S4-Zustand in 1 in seinen S6-Zustand übergeht, die elektrische Ladungsmenge 2Q_R auf die inversen Datenleitungen CBL0 und CBL1'' übertragen, wogegen eine elektrische Ladungsmenge nahe "0" auf die inversen Datenleitungen CBL0 und CBL1 übertragen wird, während der ferroelektrische Referenzzellen- Kondensator 354 vom S1-Zustand in 1 in seinen S6-Zustand übergeht. Demgemäß kann der Spannungspegel auf der inversen Datenleitung durch die Gleichung 4 ausgedrückt werden: Vinverse Datenleitung = 2QR/2CBL‚ (4)wobei 2Q_R die gesamte, auf die inverse Datenleitung übertragene elektrische Ladungsmenge ist und 2C_BL die Kapazität auf der inversen Datenleitung ist. Anschließend werden die an die Bitleitungen BL0 und CBL1' angelegten Spannungen auf einen Massepegel verringert. Zu diesem Zeitpunkt gelangen der ferroelektrische Kondensator 312 und die ferroelektrischen Referenzzellen-Kondensatoren 352 und 354 in den S1-Zustand von 1. Dann wird das Bitleitungsentzerrer-Freigabesignal REQ durch einen "niedrigen" Pegel deaktiviert, um die Bitleitungen CBL0 und CBL1'' elektrisch kurzzuschließen. Außerdem wird die Referenz-Wortleitung RWL durch einen "niedrigen" Pegel deaktiviert, um die ferroelektrischen Referenzzellen-Kondensatoren 352 und 354 sowie die Bitleitung CBL0 elektrisch kurzuschließen.
Anschließend wird das Leseverstärker-Freigabesignal LSAEN durch einen "hohen" Pegel aktiviert. Der Leseverstärker 340 verstärkt die Spannungsdifferenz zwischen der als die Datenleitung agierenden Bitleitung BL0 und der als die inverse Datenleitung agierenden Bitleitung CBL0. Dementsprechend gelangt die Bitleitung BL0, wenn der Datenwert "1" in der Betriebsspeicherzelle 310 gespeichert ist, auf einen "hohen" Logikpegel, während die Bitleitung BL0 auf einen "niedrigen" Logikpegel gelangt, wenn der Datenwert "0" in der Betriebsspeicherzelle 310 gespeichert ist. Dabei ist die Bitleitung BL1 durch einen Massepegel fixiert, so daß der ferroelektrische Kondensator 312 bei Speicherung des Datenwertes "1" in den S3-Zustand von 1 gelangt, während der ferroelektrische Kondensator 312 bei Speicherung des Datenwertes "0" in den S1-Zustand von 1 gelangt. Jeder Spannungspegel der Bitleitungen BL0 und CBL0, der durch den Leseverstärker ver stärkt wird, wird als ein Datensignal bzw. ein inverses Datensignal abgegeben.
In dem Zustand nun, in welchem die Bitleitung CBL0 und die ferroelektrischen Referenzzellen-Kondensatoren 352 und 354 wegen der auf einem "niedrigen" Pegel befindlichen Referenz-Wortleitung RWL elektrisch kurzgeschlossen sind, wird ein "hoher" Pegel an die Referenzzellen-Datenleitung RFDIN angelegt, und "niedriger" Pegel wird an die inverse Referenzzellen-Datenleitung RFDINB angelegt. Außerdem wird an die als eine Plattenleitung festgelegte Bitleitung CBL1' eine Plattenspannung angelegt. Die Plattenspannung ist so festgelegt, daß sie einen vollen Leistungsversorgungspegel (volles VCC) aufweist. Dies bedeutet, daß die Plattenspannung allgemein in dem Fall, daß VCC 5 V beträgt, den Wert 5 V hat und in dem Fall, daß VCC 3 V beträgt, den Wert 3 V besitzt. Dementsprechend gelangt der ferroelektrische Referenzzellen-Kondensator 352 in den S3-Zustand von 1, während der ferroelektrische Referenzzellen-Kondensator 354 in den S6-Zustand derselben gelangt. Wenn anschließend die Bitleitung CBL1' auf Massenegel gelangt und die Referenzzellen-Datenleitung RFDIN sowie die inverse Referenzzellen-Datenleitung RFDINB geerdet sind, gelangt der ferroelektrische Referenzzellen-Kondensator 352 in den S4-Zustand von 1, während der ferroelektrische Referenzzellen-Kondensator 354 in den S1-Zustand von 1 gelangt. Dies bedeutet, daß die Datenwerte "1" und "0" in den ferroelektrischen Referenzzellen-Kondensatoren 352 und 354 rückgespeichert werden. Außerdem gelangt das Bitleitungs-Vorspannungsfreigabesignal BLN auf einen "hohen" Pegel, und die mit der Betriebsspeicherzelle verbundene Wortleitung WL wird durch einen "niedrigen" Pegel deaktiviert.
Unter Bezugnahme auf 10 wird nun ein Schreibvorgang für das in 8 gezeigte, nichtflüchtige ferroelektrische Speicherbauelement beschrieben. Eine von außen zugeführte Adresse wird decodiert, und dementsprechend wird eine Mehrzahl von Bitleitungen als eine Datenleitung, eine inverse Datenleitung und eine Plattenleitung festgelegt, und der Trennschalter 370 wird sperrend geschaltet. Die Vorgehensweise zur Festlegung der Bitleitungen zwecks Zugriff auf eine Betriebsspeicherzelle 310 von 8 ist dieselbe wie die in 9 illustrierte.
Wenn ein Bitleitungs-Vorspannungsfreigabesignal BLN durch einen "hohen" Pegel aktiviert ist, sind die Bitleitungen BL0, BL1, CBL0 und CBL1 durch einen Massepegel vorgespannt. In diesem Zustand wird nun das Bitleitungs-Vorspannungsfreigabesignal BLN durch einen "niedrigen" Pegel deaktiviert, so daß die Bitleitungen BL0, BL1, CBL0 und CBL1 schweben. Anschließend wird das einzuschreibende Datensignal der als Datenleitung festgelegten Bitleitung BL0 zugeführt, und das inverse Datensignal wird der als inverse Datenleitung festgelegten Bitleitung CBL0 zugeführt. Nun wird ein Leseverstärker-Freigabesignal LSAEN durch einen "hohen" Pegel aktiviert. Wenn die Wortleitung WL zwecks Zugriff auf die Betriebsspeicherzelle 310 durch einen "hohen" Pegel aktiviert wird, wird der ferroelektrische Kondensator 312 mit der Bitleitung BL0 elektrisch verbunden. Hingegen wird die Referenz-Wortleitung RWL in einem inaktivem Zustand auf einem "niedrigen" Pegel gehalten. Wenn nun an die Bitleitung BL0 ein Datensignal auf einem "hohen" Pegel angelegt wird, gelangt der ferroelektrische Kondensator 312 in den S3-Zustand von 1, und wenn ein Datensignal auf "niedrigem" Pegel an die Bitleitung BL0 angelegt wird, weisen die beiden Enden des ferroelektrischen Kondensators 312 keine Spannungsdifferenz auf und erfahren daher keine Zustandsänderung.
In einem Zustand, in welchem die Wortleitung WL aktiv ist und das Datensignal sowie das inverse Datensignal zugeführt werden, wird an die als Plattenleitungen festgelegten Bitleitungen BL1 und CBL1' eine Plattenspannung angelegt. Hierbei gelangt der ferroelektrische Kondensator 312 in dem Fall, daß an die als Datenleitung festgelegte Bitleitung BL0 ein Signal auf "hohem" Pegel angelegt wird, vom S3-Zustand von 1 in deren S4-Zustand. Hingegen gelangt der ferroelektrische Kondensator 312 in dem Fall, in welchem an die Bitleitung BL0 ein Signal auf "niedrigem" Pegel angelegt wird, in den S6-Zustand. Die als Plattenleitungen festgelegten Bitleitungen BL1 und CBL1' gelangen dann auf Massepegel, und die Wortleitung WL wird durch einen "niedrigen" Pegel deaktiviert. Demgemäß geht der ferroelektrische Kondensator 312 in dem Fall, daß an die Bitleitung BL0 ein "hoher" Pegel angelegt wird, über den S3-Zustand von 1 in deren S4-Zustand über. Hingegen gelangt der ferroelektrische Kondensator 312 in dem Fall, daß an die Bitleitung BL0 ein "niedriger" Pegel angelegt wird, in den S1-Zustand von 1.
11 zeigt ein Betriebsspeicherzellenfeld, in welchem jede Betriebsspeicherzelle aus einem Zugriffstransistor und einem ferroelektrischen Kondensator besteht. Eine Mehrzahl von Betriebsspeicherzellen 410, 420, ..., 480 sind in einer Matrix entsprechend einer Mehrzahl von Bitleitungen BL0, BL1, ..., BLn-1 und BLn sowie einer Mehrzahl von Wortleitungen WL0_L, WL0_R, ..., WLm_L und WLm_R angeordnet. In der Betriebsspeicherzelle ist der ferroelektrische Kondensator zwischen benachbarte Bitleitungen über einen Drain/Source-Pfad eines Zugriffstransistors eingeschleift. Im Zugriffstransistor 411 der Betriebsspeicherzelle 410 von 11 ist eine erste Drain/Source-Elektrode mit der Bitleitung BL0 verbunden, während der ferroelektrische Kondensator 412 zwischen eine zweite Drain/Source-Elektrode des Zugriffstransistors 411 und die Bitleitung BL1 eingeschleift ist. Die Gate-Elektrode des Zugriffstransistors 411 ist an die Wortleitung WL0_L angeschlossen. Dagegen ist in der Betriebsspeicherzelle 420 eine erste Drain/Source-Elektrode des Zugriffstransistors 421 an die Bitleitung BL1 angeschlossen, während der ferroelektrische Kondensator 422 zwischen eine zweite Drain/Source-Elektrode des Zugriffstransistors 421 und die Bitleitung BL0 eingeschleift ist. Die Gate-Elektrode des Zugriffstransistors 421 ist an die Wortleitung WL0_R angeschlossen. Dies bedeutet, daß die Strukturen der Betriebsspeicherzellen 410 und 420 symmetrisch sind. In diesem Zustand wird zwecks Zugriff auf die Betriebsspeicherzelle 410 die Wortleitung WL0_L durch einen "hohen" Pegel aktiviert, und die Bitleitung BL0 wird als eine Datenleitung verwendet, während die Bitleitung BL1, als eine Plattenleitung benutzt wird. Um dagegen auf die Betriebsspeicherzelle 420 zuzugreifen, wird die Wortleitung WL0_R durch einen "hohen" Pegel aktiviert, und die Bitleitung BL1 wird als eine Datenleitung verwendet, während die Bitleitung BL0 als eine Plattenleitung benutzt wird. Die anderen Bitleitungen werden hierbei auf einem Massepegel gehalten.
Dementsprechend werden die Zugriffstransistoren der Betriebsspeicherzellen, die an dieselbe Wortleitung angeschlossen sind, leitend geschaltet. Die Plattenspannung wird nun nur an den ferroelektrischen Kondensator der Betriebsspeicherzelle angelegt, auf die zugegriffen wird, wogegen die Plattenspannung nicht an diejenigen der anderen Betriebsspeicherzellen angelegt wird. Genauer gesagt wird im Fall des Zugriffs auf die Betriebsspeicherzelle die Wortleitung WL0_L durch einen "hohen" Pegel aktiviert, während die anderen Wortleitungen auf einem "niedrigen" Pegel verbleiben. Demgemäß bleiben die Zugriffstransistoren 421, 431 und 441 in einem gesperrten Zustand, so daß sich ein Ende jedes der ferroelektrischen Kondensatoren 422, 432 und 442 in einem schwebenden Zustand befindet. Während ein Datensignal in die Bitleitung BL0 eingegeben und von dieser abgegeben wird und an die Bitleitung BL1 die Plattenspannung angelegt wird, verbleiben die anderen Bitleitungen hingegen auf einem Massepegel. Dementsprechend wird an die in den Betriebsspeicherzellen 450, 460, 470 und 480 enthaltenen ferroelektrischen Kondensatoren 0 V angelegt, so daß die ferroelektrischen Kondensatoren, auf die nicht zugegriffen wird, keinem Betriebszyklus ausgesetzt werden.
12 zeigt ein nichtflüchtiges ferroelektrisches Speicherbauelement gemäß eines erfindungsgemäßen Ausführungsbeispiels. In 12 beinhaltet eine Betriebsspeicherzelle 310L einen Zugriffstransistor 311L und einen ferroelek trischen Kondensator 312L, während eine Betriebsspeicherzelle 310R einen Zugriffstransistor 311R und einen ferroelektrischen Kondensator 312R enthält. Eine Referenzzelle 350L beinhaltet zwei Referenzzellen-Zugriffstransistoren 351L und 353L sowie zwei ferroelektrische Referenzzellen-Kondensatoren 352L und 354L, während eine Referenzzelle 350R zwei Referenzzellen-Zugriffstransistoren 351R und 353R sowie zwei ferroelektrische Referenzzellen-Kondensatoren 352R und 354R aufweist.
Um auf die Betriebsspeicherzelle 310L zuzugreifen, wird eine Wortleitung WL0 durch einen "hohen" Pegel aktiviert, während eine Bitleitung BL0 als eine Datenleitung und eine Bitleitung CBL0 als eine inverse Datenleitung festgelegt und die Bitleitungen BL1 und CBL1 als Plattenleitungen benutzt werden.
In dem Fall, daß ein Lesevorgang in der Betriebsspeicherzelle 310L ausgeführt wird, wird die Referenz-Wortleitung RWL0 durch einen "hohen" Pegel aktiviert, um auf die Referenzzelle 350L zuzugreifen, den Trennschalter 370 sperrend zu schalten und für den Trennschalter 371 einen leitenden Zustand aufrechtzuerhalten. Außerdem wird das Bitleitungsentzerrer-Freigabesignal REQ durch einen "hohen" Pegel aktiviert, um einen NMOS-Transistor 361 leitend zu schalten. Demgemäß fungiert während des Lesevorgangs für die Betriebsspeicherzelle 310L ein mit der Referenzzelle CBL1 verbundener Teil CBL1' der Bitleitung als eine Plattenleitung, während der andere Teil der Bitleitung CBL1 zusammen mit der Bitleitung CBL0 als eine inverse Datenleitung agiert. Das Datensignal und das inverse Datensignal werden durch einen Leseverstärker 340 verstärkt. Um außerdem während des Lesevorgangs Daten der Referenzzelle rückzuspeichern, wird in einem Zustand, in welchem die Referenz-Wortleitung RWL0 auf einen "niedrigen" Pegel gelangt, um die Bitleitung CBL0 und die ferroelektrischen Referenzzellen-Kondensatoren 352L und 354L elektrisch kurzzuschließen, ein "hoher" Pegel an eine Referenzzellen-Datenleitung RFDINL sowie ein "niedriger" Pegel an eine inverse Referenzzellen-Datenleitung RFDINBL angelegt.
Eine weitere Beschreibung der Lese- und Schreibvorgänge für die Betriebsspeicherzelle 310L ist analog zu derjenigen zu den 9 und 10. Nun wird ein Lesevorgang für die Betriebsspeicherzelle 310R erläutert.
Um auf die Speicherzelle 310R von 12 zuzugreifen, werden die Bitleitung BL1 als Datenleitung, die Bitleitung CBL1 als inverse Datenleitung und die Bitleitungen BL0 sowie CBL0 als Plattenleitungen festgelegt. Der Trennschalter 371 wird sperrend geschaltet, während sich der Trennschalter 370 weiterhin in einem leitenden Zustand befindet. Demgemäß wird die Bitleitung CBL0 elektrisch in einen mit der Referenzzelle verbunden Teil CBL0' und einen nicht mit dieser verbundenen Teil CBL0'' aufgeteilt.
Wenn das Bitleitungs-Vorspannungsfreigabesignal BLN auf einen "hohen" Pegel gelangt, werden die Bitleitungen BL0, BL1, CBL0'' und CBL1 auf 0 V vorgespannt. Wenn das Bitleitungs-Vorspannungsfreigabesignal BLN auf einen "niedrigen" Pegel gelangt, befinden sich die Bitleitungen in schwebenden Zuständen. Nun wird ein "hoher" Pegel an die Wortleitung WL1 und die Referenz-Wortleitung RWL1 angelegt, um dadurch den Zugriffstransistor 311R und die Referenzzellen-Zugriffstransistoren 351R und 353R leitend zu schalten. Dementsprechend wird der ferroelektrische Kondensator 312R mit der Bitleitung BL1 elektrisch verbunden, während die ferroelektrischen Referenzzellen-Kondensatoren 352R und 354R elektrisch mit der Bitleitung CBL1 verbunden werden. Zu diesem Zeitpunkt befinden sich der Zugriffstransistor 311L und die Referenzzellen-Zugriffstransistoren 351L und 353L weiterhin in einem sperrenden Zustand. Dementsprechend haben der ferroelektrische Kondensator 312L und die ferroelektrischen Referenzzellen-Kondensatoren 352L und 354L während des Lesevorgangs für die Betriebsspeicherzelle 310R keine Funktion.
In dem Zustand, in welchem der Zugriffstransistor 311R und die Referenzzellen-Zugriffstransistoren 351R und 353R leitend geschaltet sind, wenn ein Bitleitungsentzerrer-Freigabesignal REQ durch einen "hohen" Pegel aktiviert wird, werden die Bitleitungen CBL1 und CBL0'' elektrisch verbunden. Dementsprechend fungieren die Bitleitungen CBL1 und CBL0'' als inverse Datenleitungen, während die Bitleitung CBL0' als eine Plattenleitung fungiert. Folglich bekommt die Kapazität der als Datenleitung festgelegten Bitleitung BL1 den Wert C_BL, und diejenige der inversen Datenleitung, die aus den Bitleitungen CBL1 und CBL0'' besteht, bekommt den Wert 2C_BL.
Eine Plattenspannung von beispielsweise 5 V wird an die als Plattenleitungen festgelegten Bitleitungen BL0 und CBL0' angelegt. Wenn die Plattenspannung angelegt wird, erscheint in der Bitleitung BL1 ein Spannungspegel gemäß einem Polarisationszustand des ferroelektrischen Kondensators 312R der Betriebsspeicherzelle.
In den ferroelektrischen Referenzzellen-Kondensatoren 352R und 354R werden zueinander entgegengesetzte Datenwerte gespeichert. Außerdem kann die Kapazität der ferroelektrischen Kondensatoren 352R und 354R dieselbe sein wie diejenige des Zugriffstransistors 311R der Betriebsspeicherzelle. Die Kapazität der Datenleitung beträgt hierbei C_BL, während die Bitleitungskapazität der inversen Datenleitung 2C_BL beträgt, so daß in der inversen Datenleitung ein zwischen den Spannungspegeln der Datenwerte "1" und "0" liegender Pegel erscheint.
Anschließend fällt eine an die Bitleitungen BL0 und CBL0' angelegte Spannung auf einen Massepegel. Dann wird das Bitleitungsentzerrer-Freigabesignal REQ durch einen "niedrigen" Pegel deaktiviert, um die Bitleitungen CBL1 und CBL0'' elektrisch kurzzuschließen. Außerdem wird die Referenz-Wortleitung RWL1 durch einen "niedrigen" Pegel deaktiviert, um die ferroelektrischen Referenzzellen-Kondensatoren 352R und 354R mit der Bitleitung CBL1 elektrisch kurzzuschließen. Daraufhin wird das Leseverstärker-Freigabesignal LSAEN durch einen "hohen" Pegel aktiviert. Der Leseverstärker 341 verstärkt eine Spannungsdifferenz zwischen der als Datenleitung fungierenden Bitleitung BL1 und der als inverse Datenleitung fungierenden Bitleitung CBL1. Demgemäß gelangt, wenn in der Betriebsspeicherzelle 310R der Datenwert "1" gespeichert ist, die Bitleitung BL1 auf einen "hohen" Logikpegel, während die Bitleitung BL1 auf einen "niedrigen" Logikpegel gelangt, wenn in der Betriebsspeicherzelle 310R der Datenwert "0" gespeichert ist. Die Bitleitung BL0 ist zu diesem Zeitpunkt auf einem Massepegel fixiert. Die durch einen Leseverstärker verstärkten Spannungspegel der Bitleitungen BL1 und CBL1 werden als ein Datensignal bzw. ein inverses Datensignal abgegeben.
In dem Zustand, in welchem die Referenz-Wortleitung RWL1 auf einen "niedrigen" Pegel gelangt, um die Bitleitung CBL1 und die ferroelektrischen Referenz-Kondensatoren 352R und 354R elektrisch kurzzuschließen, wird an die Referenzzellen-Datenleitung RFDINR ein "hoher" Pegel angelegt, während an die inverse Referenzzellen-Datenleitung RFDINBR ein "niedriger" Pegel angelegt wird. Außerdem wird an die als eine Plattenleitung festgelegte Bitleitung CBL0' eine Plattenspannung angelegt. Anschließend werden die Datenwerte "1" und "0" in den ferroelektrischen Referenzzellen-Kondensatoren 352R und 354R rückgespeichert. Wenn die Bitleitung CBL0' auf den Massepegel gelangt und die Referenzzellen-Datenleitung RFDINR sowie die inverse Referenzzellen-Datenleitung RFDINBR geerdet werden. Zudem gelangt das Bitleitungs-Vorspannungsfreigabesignal BLn auf einen "hohen" Pegel, und die Wortleitung WL1 für die Betriebsspeicherzelle wird durch einen "niedrigen" Pegel deaktiviert.
Dagegen verläuft ein Schreibvorgang für die Betriebsspeicherzelle 310R wie folgt. Die Bitleitung BL1 wird als Datenleitung festgelegt, die Bitleitung CBL1 wird als eine inverse Datenleitung festgelegt, und die Bitleitungen BL0 und CBL0 werden als Plattenleitungen festgelegt. Zudem wird der Trenn schalter 371 sperrend geschaltet, und der Trennschalter 370 wird in seinem leitenden Zustand gehalten. Wenn das Bitleitungs-Vorspannungsfreigabesignal BLN durch einen "hohen" Pegel aktiviert wird, werden die Bitleitungen BL0, BL1, CBL0 und CBL1 durch einen Massepegel vorgespannt. In diesem Zustand wird das Bitleitungs-Vorspannungsfreigabesignal BLN durch einen "niedrigen" Pegel deaktiviert, um dadurch die Bitleitungen BL0, BL1, CBL0 und CBL1 schweben zu lassen. Anschließend wird ein zu schreibendes Datensignal an die als die Datenleitung festgelegte Bitleitung BL1 angelegt, und ein inverses Datensignal wird an die als die inverse Datenleitung festgelegte Bitleitung BL1 angelegt. Zu diesem Zeitpunkt wird das Leseverstärker-Freigabesignal LSAEN durch einen "hohen" Pegel aktiviert, um den Betrieb des Leseverstärkers 341 freizugeben. Zwecks Zugriff auf die Betriebsspeicherzelle 310R wird die Wortleitung WL1 durch einen "hohen" Pegel aktiviert, um den ferroelektrischen Kondensator 312R elektrisch mit der Bitleitung BL1 zu verbinden. Hingegen wird die Referenz-Wortleitung RWL1 durch einen "niedrigen" Pegel in einem inaktiven Zustand gehalten. Außerdem werden die Wortleitung WL0 und die Referenz-Wortleitung RWL0 auf einem "niedrigen" Pegel gehalten.
In dem Zustand, in welchem die Wortleitung WL1 aktiv ist und das Datensignal sowie das inverse Datensignal zugeführt werden, wird die Plattenspannung an die als die Plattenleitungen festgelegten Bitleitungen BL0 und CBL0' angelegt. Dann werden die als Plattenleitungen festgelegten Bitleitungen BL0 und CBL0' für einen Massepegel verwendet, und die Wortleitung WL1 wird durch einen "niedrigen" Pegel deaktiviert. Dementsprechend wird in dem Fall, in welchem an die Bitleitung BL1 ein "hoher" Pegel angelegt wird, der ferroelektrische Kondensator 312 in den S4-Zustand von 1 programmiert, während in dem Fall, in welchem ein "niedriger" Pegel an die Bitleitung BL1 angelegt wird, der ferroelektrische Kondensator 312 in den S1-Zustand von 1 programmiert wird.
Kurz gesagt werden der Schreib-/Lesevorgang für die Betriebsspeicherzelle 310L und derjenige für die Betriebsspeicherzelle 310R komplementär durchgeführt.
Die 13 bis 15 zeigen weitere Strukturen einer Betriebsspeicherzelle gemäß 12.
In 13 sind Zugriffstransistoren der Betriebsspeicherzellen 310L und 310R an die Bitleitung BL0 angeschlossen, während die ferroelektrischen Kondensatoren an die Bitleitung BL1 angeschlossen sind. Die Zugriffstransistoren werden hierbei während eines Schreib-/Lesevorgang von Daten durch einen "hohen" Pegel aktiviert, um den zugehörigen ferroelektrischen Kondensator mit den Bitleitungen BL0 und BL1 über einen Drain/Source-Pfad zu verbinden. Demgemäß wird der Schreib-/Lesevorgang von Daten selbst in dem Fall, daß die Positionen des Zugriffstransistors und des ferroelektrischen Kondensators geändert sind, davon nicht beeinflußt.
Bezugnehmend auf 14 ist in den dortigen Betriebsspeicherzellen 310L und 310R jede von ersten Drain/Source-Elektroden der Zugriffstransistoren an die Bitleitung BL1 angeschlossen, und jeder der ferroelektrischen Kondensatoren ist zwischen die Bitleitung BL0 und eine zweite Drain/Source-Elektrode des entsprechenden Zugriffstransistors eingeschleift.
In 15 ist der Zugriffstransistor der Betriebsspeicherzelle 310L an die Bitleitung BL1 angeschlossen, während der zugehörige ferroelektrische Kondensator zwischen den Zugriffstransistor und die Bitleitung BL0 eingeschleift ist. Der Zugriffstransistor der Betriebsspeicherzelle 310R ist an die Bitleitung BL0 angeschlossen, während der zugehörige ferroelektrische Kondensator zwischen den Zugriffstransistor und die Bitleitung BL1 eingeschleift ist.
Um auf die Betriebsspeicherzelle 310L in den 13 bis 15 zuzugreifen, wird die Bitleitung BL0 als eine Datenleitung festgelegt, und die Bitleitung BL1 wird als eine Plattenleitung festgelegt. Außerdem wird im Fall des Zugriffs auf die Betriebsspeicherzelle 310L die Wortleitung WL0 durch einen "hohen" Pegel aktiviert, während im Fall des Zugriffs auf die Betriebsspeicherzelle 310R die Wortleitung WL1 durch einen "hohen" Pegel aktiviert wird.
16 zeigt ein weiteres nichtflüchtiges ferroelektrisches Speicherbauelement. In 16 beinhaltet eine Betriebsspeicherzelle 310a einen Zugriffstransistor 311a und einen ferroelektrischen Kondensator 312a, während eine Betriebsspeicherzelle 310b einen Zugriffstransistor 311b und einen ferroelektrischen Kondensator 312b beinhaltet. Die erste Drain/Source-Elektrode des Zugriffstransistors 311a ist an die Bitleitung WL0 angeschlossen, die zweite Drain/Source-Elektrode desselben ist mit dem ferroelektrischen Kondensator 312a verbunden, und seine Gate-Elektrode ist an eine Wortleitung WL0 angeschlossen. Der ferroelektrische Kondensator 311b ist zwischen die zweite Drain/Source-Elektrode des Zugriffstransistors 311a und die Bitleitung BL1 eingeschleift. Die erste Drain/Source-Elektrode des Zugriffstransistors 311b ist an die Bitleitung BL1 angeschlossen, die zweite Drain/Source-Elektrode desselben ist mit dem ferroelektrischen Kondensator 312b verbunden, und seine Gate-Elektrode ist an eine Wortleitung WL1 angeschlossen. Der ferroelektrische Kondensator 311b ist zwischen die zweite Drain/Source-Elektrode des Zugriffstransistors 311b und die Bitleitung BL2 eingeschleift. In dem Fall, daß der in den Betriebsspeicherzellen enthaltene Zugriffstransistor aus einem NMOS-Transistor besteht, wird dieser leitend geschaltet, wenn eine zugehörige Wortleitung durch einen "hohen" Pegel aktiviert wird.
Eine Referenzzelle 350a besteht aus zwei Referenzzellen-Zugriffstransistoren 351a und 353a sowie zwei ferroelektri schen Referenzzellen-Kondensatoren 352a und 354a, während eine Referenzzelle 350b aus zwei Referenzzellen-Zugriffstransistoren 351b und 353b sowie zwei ferroelektrischen Referenzzellen-Kondensatoren 352b und 354b besteht. Die Referenzzellen-Zugriffstransistoren 351a und 353a sind an die Bitleitung BL0 angeschlossen, und jeder der ferroelektrischen Referenzzellen-Kondensatoren 352a und 354a ist zwischen einen zugehörigen Referenzzellen-Zugriffstransistor und die Bitleitung BL1 eingeschleift. Die Referenzzellen-Zugriffstransistoren 351b und 353b sind an die Bitleitung BL1 angeschlossen, und jeder der ferroelektrischen Referenzzellen-Kondensatoren 352b und 354b ist zwischen einen zugehörigen Referenzzellen-Zugriffstransistor und die Bitleitung BL2 eingeschleift.
In 16 erfolgt ein Lesevorgang für die Betriebsspeicherzelle 310a wie folgt. Um auf die Betriebsspeicherzelle 310a zuzugreifen, ist die Bitleitung BL0 als eine Datenleitung festgelegt, die Bitleitung CBL0 ist als eine inverse Datenleitung festgelegt, und die Bitleitungen BL1 und CBL1 sind als Plattenleitungen festgelegt. Ein Trennschalter 370a ist sperrend geschaltet, und die anderen Trennschalter sind noch leitend geschaltet. Dementsprechend ist die Bitleitung CBL1 in einen mit der Referenzzelle verbundenen Abschnitt CBL1' und einen nicht mit dieser verbundenen Abschnitt CBL1'' unterteilt. In dem Fall, daß ein Bitleitungs-Vorspannungsfreigabesignal auf einem hohen Pegel ist, wird jede der Bitleitungen durch einen Massepegel über NMOS-Transistoren 321, 322, 323, 324, 325 und 326 vorgespannt, die in der Bitleitungs-Vorspannungsstufe 320 enthalten sind. In diesem Zustand befinden sich die Bitleitungen in den schwebenden Zuständen, wenn das Bitleitungs-Vorspannungsfreigabesignal BLN auf einen "niedrigen" Pegel gelangt.
In dem Zustand, in welchem die Bitleitungen schweben, wird ein "hoher" Pegel an die Wortleitung WL0 und die Referenz-Wortleitung RWL0 angelegt, um dadurch den Zugriffstransistor 311a sowie die Referenzzellen-Zugriffstransistoren 351a und 353a leitend zu schalten. Dementsprechend wird der ferroelektrische Kondensator 312a elektrisch mit der Bitleitung BL0 verbunden, und die ferroelektrischen Referenzzellen-Kondensatoren 352a und 354a werden elektrisch mit der Bitleitung CBL0 verbunden. Hierbei befinden sich die in der anderen Betriebsspeicherzelle enthaltenen Zugriffstransistoren sowie die in den anderen Referenzzellen enthaltenen Referenzzellen-Zugriffstransistoren in den leitenden Zuständen. Demgemäß werden die in den anderen Betriebsspeicherzellen und den Referenzzellen enthaltenen ferroelektrischen Kondensatoren nicht unnötig einem Betriebszyklus ausgesetzt.
In dem Zustand, in welchem der Zugriffstransistor 311a und die Referenzzellen-Zugriffstransistoren 351a und 353a leitend geschaltet sind, wird ein NMOS-Transistor 361a, wenn ein Bitleitungsentzerrer-Freigabesignal REQ0 durch einen "hohen" Pegel aktiviert wird, leitend geschaltet, um die Bitleitungen CBL0 und CBL1'' elektrisch zu verbinden. Hierbei agieren die Bitleitungen CBL0 und CBL1'' als inverse Datenleitungen, während die Bitleitung CBL1' als eine Plattenleitung fungiert. Dies dient zur Verdopplung der Kapazität der mit der Referenzzelle verbundenen inversen Datenleitung auf den doppelten Wert der Kapazität der mit der Betriebsspeicherzelle verbundenen Datenleitung. Außerdem wird das andere Bitleitungsentzerrer-Freigabesignal REQ1 durch einen "niedrigen" Pegel deaktiviert.
An die als die Plattenleitung festgelegten Bitleitungen BL1 und CBL1' wird eine Plattenspannung derart angelegt, daß auf der Bitleitung BL0 ein Spannungspegel entsprechend den im ferroelektrischen Kondensator 312a der Betriebsspeicherzelle gespeicherten Daten erscheint.
Aufgrund der Plattenspannung erscheint auf der inversen Datenleitung ein Zwischenpegel zwischen den Spannungspegeln der Datenwerte "0" und "1". Dies liegt daran, daß die ferroelek trischen Referenzzellen-Kondensatoren 352a und 354a gegensätzliche Datenwerte speichern.
Die an die Bitleitungen BL1 und CBL1 angelegten Spannungen verringern sich bis auf einen Massepegel. Das Bitleitungsentzerrer-Freigabesignal REQ0 wird dann durch einen "niedrigen" Pegel deaktiviert, um die Bitleitungen CBL0 und CBL1'' elektrisch kurzzuschließen. Außerdem wird die Referenz-Wortleitung RWL0 durch einen "niedrigen" Pegel deaktiviert, um die ferroelektrischen Referenzzellen-Kondensatoren 352a und 354a und die Bitleitung CBL0 elektrisch kurzzuschließen. Dann wird ein Leseverstärker-Freigabesignal LSAEN durch einen "hohen" Pegel aktiviert. Ein Leseverstärker 340 verstärkt die Spannungsdifferenz zwischen der als eine Datenleitung fungierenden Bitleitung BL0 und der als eine inverse Datenleitung fungierenden Bitleitung CBL0. Zu diesem Zeitpunkt befindet sich die Bitleitung BL1 im Zustand eines Massepegels, um Daten der Betriebsspeicherzelle 310a rückzuspeichern. Die durch den Leseverstärker verstärkten Spannungspegel der Bitleitungen BL0 und CBL0 werden als das Datensignal bzw. das inverse Datensignal abgegeben. Hingegen werden in dem Zustand, in welchem die Referenz-Wortleitung RWL0 auf einen "niedrigen" Pegel gelangt, um die Bitleitung CBL0 und die ferroelektrischen Referenzzellen-Kondensatoren 352a und 354a elektrisch kurzzuschließen, ein "hoher" Pegel an die Referenzzellen-Datenleitung RFDINa angelegt, ein "niedriger" Pegel an die inverse Referenzzellen-Datenleitung RFDINBa angelegt und eine Plattenspannung an die als eine Plattenleitung festgelegte Bitleitung CBL1' angelegt. Außerdem werden, wenn die Bitleitung CBL1' auf einen Massepegel gelangt und die Referenzzellen-Datenleitungen RFDINa und die inverse Referenzzellen-Datenleitung RFDINBa geerdet werden, die Datenwerte "1" und "0" in den ferroelektrischen Referenzzellen-Kondensatoren 352a und 354a rückgespeichert. Nach dem Lesevorgang spannt das Bitleitungs-Vorspannungsfreigabesignal BLN auf "hohem" Pegel die Bitleitungen auf einen Massepegel vor, und die Wortleitung WL0 für die Betriebsspeicherzelle wird durch einen "niedrigen" Pegel deaktiviert.
Während eines Schreibvorgangs der Betriebsspeicherzelle 310a wird als erstes die Bitleitung BL0 als eine Datenleitung festgelegt, die Bitleitung CBL0 wird als eine inverse Datenleitung festgelegt, und die Bitleitungen BL1 und CBL1 werden als eine Plattenleitung festgelegt. Außerdem wird der Trennschalter 370a sperrend geschaltet, und die anderen Trennschalter befinden sich weiter in den leitenden Zuständen. Das Bitleitungs-Vorspannungsfreigabesignal BLN wird durch einen "niedrigen" Pegel deaktiviert, um die NMOS-Transistoren 321, 322, 323, 324, 325 und 326 sperrend zu schalten. Demgemäß schweben die Bitleitungen BL0, BL1, BL2, CBL0, CBL1 und CBL2. Dann wird das zu schreibende Datensignal an die als die Datenleitung festgelegte Bitleitung BL0 angelegt, und ein inverses Datensignal wird an die als die inverse Datenleitung festgelegte Bitleitung CBL0 angelegt. Zu diesem Zeitpunkt wird das Leseverstärker-Freigabesignal LSAEN durch einen "hohen" Pegel aktiviert, um den Leseverstärker 340 zum Betrieb freizugeben. Um auf die Betriebsspeicherzelle 310a zuzugreifen, wird die Wortleitung WL0 durch einen "hohen" Pegel aktiviert, um den ferroelektrischen Kondensator 312a mit den Bitleitungen BL0 und BL1 elektrisch zu verbinden. Dagegen werden die Referenz-Wortleitungen durch einen "niedrigen" Pegel im inaktiven Zustand gehalten. Außerdem werden die anderen Wortleitungen kontinuierlich durch einen "niedrigen" Pegel im inaktiven Zustand gehalten.
In dem Zustand, in welchem die Wortleitung WL0 aktiv ist und ein Datensignal sowie ein inverses Datensignal zugeführt werden, wird an die als die Plattenleitungen festgelegten Bitleitungen BL1 und CBL1' eine Plattenspannung angelegt. Dann befinden sich die als die Plattenleitung festgelegten Bitleitungen BL1 und CBL1' auf dem Massepegel, und zudem ist die Wortleitung WL0 durch einen "niedrigen" Pegel deaktiviert. Dementsprechend wird in dem Fall, daß an die Bitleitung BL0 ein "hoher" Pegel angelegt wird, der ferroelektrische Kondensator 312a in den S4-Zustand von 1 programmiert, und in dem Fall, daß an die Bitleitung BL0 ein "niedriger" Pegel angelegt wird, wird der ferroelektrische Kondensator 312a in den S1-Zustand von 1 programmiert.
In 16 wird der Lesevorgang für die Betriebsspeicherzelle 310b wie folgt durchgeführt. Um auf die Betriebsspeicherzelle 310b zuzugreifen, wird die Bitleitung BL1 als eine Datenleitung festgelegt, die Bitleitung CBL1 wird als eine inverse Datenleitung festgelegt, und die Bitleitungen BL2 und CBL2 werden als Plattenleitungen festgelegt. Der Trennschalter 370b wird sperrend geschaltet, und die anderen Trennschalter befinden sich in den leitenden Zuständen. Dementsprechend wird die Bitleitung CBL2 elektrisch in einen mit einer Referenzzelle verbundenen Abschnitt CBL2' und einem nicht mit diesem verbundenen Abschnitt CBL2'' unterteilt. In dem Fall, daß das Bitleitungs-Vorspannungsfreigabesignal BLN auf einem "hohen" Pegel liegt, wird jede der Bitleitungen über die NMOS-Transistoren 321, 322, 323, 324, 325 und 326, die in der Bitleitungs-Vorspannungsstufe 320 enthalten sind, auf einen Massepegel vorgespannt. In diesem Zustand gelangen die Bitleitungen in die schwebenden Zustände, und das Bitleitungs-Vorspannungsfreigabesignal BLN auf einen "niedrigen" Pegel. Zu diesem Zeitpunkt werden die Wortleitung WL1 und die Referenz-Wortleitung RWL1 auf einen "hohen" Pegel aktiviert, und dementsprechend werden der Zugriffstransistor 311b und die Referenzzellen-Zugriffstranssistoren 351b und 353b leitend geschaltet. Dadurch wird der ferroelektrische Kondensator 312b elektrisch mit den Bitleitungen BL1 und BL2 verbunden, und die ferroelektrischen Referenzzellen-Kondensatoren 352b und 354b werden elektrisch mit der Bitleitung CBL1 verbunden. Die in den anderen Betriebsspeicherzellen enthaltenen Zugriffstransistoren und die in den anderen Referenzzellen enthaltenen Referenzzellen-Zugriffstransistoren werden hierbei in ihren gesperrten Zuständen gehalten. Folglich werden die in den anderen Betriebsspeicherzellen und den anderen Re ferenzzellen enthaltenen ferroelektrischen Kondensatoren keinem unnötigen Betriebszyklus ausgesetzt.
In dem Zustand, in welchem der Zugriffstransistor 311b und die Referenzzellen-Zugriffstransistoren 351b und 353b leitend geschaltet sind, wird ein NMOS-Transistor 316b, wenn das Bitleitungsentzerrer-Freigabesignal REQ1 durch einen "hohen" Pegel aktiviert wird, leitend geschaltet, um die Bitleitungen CBL1 und CBL2'' elektrisch zu verbinden. Die Bitleitungen CBL1 und CBL2'' fungieren hierbei als inverse Datenleitungen, während die Bitleitung CBL2' als eine Plattenleitung agiert. Dies bewirkt, daß die Kapazität der mit der Referenzzelle verbundenen inversen Datenleitung doppelt so hoch ist wie diejenige der mit der Betriebsspeicherzelle verbundenen Datenleitung. Des weiteren wird das andere Bitleitungsentzerrer-Freigabesignal durch einen "niedrigen" Pegel in einem inaktiven Zustand gehalten. Dann wird eine Plattenspannung an die als Plattenleitungen festgelegten Bitleitungen BL2 und CBL2' angelegt, so daß ein Spannungspegel, der dem im ferroelektrischen Kondensator 312b der Betriebsspeicherzelle gespeicherten Datenwert entspricht, auf der Bitleitung BL1 erscheint.
Außerdem erscheint aufgrund der Plattenspannung ein zwischenliegender Spannungspegel zwischen denjenigen der Datenwerte "0" und "1" auf der inversen Datenleitung. Dies liegt daran, da die ferroelektrischen Referenzzellen-Kondensatoren 352b und 354b zueinander konträre Datenwerte speichern.
Anschließend verringert sich die an die Bitleitungen BL2 und CBL2' angelegte Spannung bis herunter auf einen Massepegel. Dann wird das Bitleitungsentzerrer-Freigabesignal REQ1 durch einen "niedrigen" Pegel deaktiviert, um die Bitleitungen CBL1 und CBL2 elektrisch kurzzuschließen. Außerdem wird die Referenz-Wortleitung RWL1 durch einen "niedrigen" Pegel deaktiviert, um die ferroelektrischen Referenzzellen-Kondensatoren 352b und 354b und die Bitleitung CBL1 elektrisch kurzzu schließen. Des weiteren wird das Leseverstärker-Freigabesignal LSAEN durch einen "hohen" Pegel aktiviert. Ein Leseverstärker 341 verstärkt die Spannungsdifferenz zwischen der als Datenleitung fungierenden Bitleitung BL1 und der als inverse Datenleitung fungierenden Bitleitung CBL1. Zu diesem Zeitpunkt befindet sich die Bitleitung BL2 auf Massepegel, um die Daten der Betriebsspeicherzelle 310b rückzuspeichern. Die durch den Leseverstärker verstärkten Spannungspegel der Bitleitungen BL1 und CBL1 werden als ein Datensignal bzw. ein inverses Datensignal abgegeben. Hingegen werden in dem Zustand, in welchem die Referenz-Wortleitung RWL1 auf einen "niedrigen" Pegel gelangt, ein "hoher" Pegel an die Referenzzellen-Datenleitung RFDINb, ein "niedriger" Pegel an die inverse Referenzzellen-Datenleitung RFDINBb und eine Plattenspannung an die als Plattenleitung festgelegte Bitleitung DBL2' angelegt, um die Bitleitung CBL1 und die ferroelektrischen Referenzzellen-Kondensatoren 352b und 354b elektrisch kurzzuschließen. Außerdem werden, wenn die Bitleitung CBL2' auf Massepegel gelangt und die Referenzzellen-Datenleitung RFDINb sowie die inverse Referenzzellen-Datenleitung. RFDINBb geerdet sind, die Datenwerte "0" und "1" in die ferroelektrischen Referenzzellen-Kondensatoren 352b und 354b rückgespeichert. Nach dem Lesevorgang spannt das Bitleitungs-Vorspannungsfreigabesignal BLN auf einem "hohen" Pegel die Bitleitungen auf Massepegel vor, und die Wortleitung WL1 für die Betriebsspeicherzelle wird durch einen "niedrigen" Pegel deaktiviert.
Ein Schreibvorgang zum Schreiben in die Betriebsspeicherzelle 310b verläuft wie folgt. Zunächst wird die Bitleitung BL1 als eine Datenleitung festgelegt, während die Bitleitung CBL1 als eine inverse Datenleitung und die Bitleitungen BL2 sowie CBL2 als Plattenleitungen festgelegt werden. Außerdem wird der Trennschalter 370b sperrend geschaltet, während die anderen Trennschalter in ihren leitenden Zuständen gehalten werden. Das Bitleitungs-Vorspannungsfreigabesignal BLN wird durch einen "niedrigen" Pegel deaktiviert, wodurch die Bitleitungen BL0, BL1, BL2, CBL0, CBL1 und CBL2 schweben. Anschließend wird das einzuschreibende Datensignal an die als die Datenleitung festgelegte Bitleitung BL1 angelegt, und ein inverses Datensignal wird an die als die inverse Datenleitung festgelegte Bitleitung CBL1 angelegt. Zu diesem Zeitpunkt wird das Leseverstärker-Freigabesignal LSAEN durch einen "hohen" Pegel aktiviert, um den Betrieb des Leseverstärkers 341 freizugeben. Zwecks Zugriff auf die Betriebsspeicherzelle 310b wird die Wortleitung WL1 durch einen "hohen" Pegel aktiviert, um den ferroelektrischen Kondensator 312b elektrisch mit den Bitleitungen BL1 und BL2 zu verbinden. Währenddessen werden die Referenz-Wortleitungen konsistent durch einen "niedrigen" Pegel in ihrem inaktiven Zustand gehalten. Zudem werden die anderen Wortleitungen durch einen "niedrigen" Pegel im inaktiven Zustand gehalten.
In dem Zustand, in welchem die Wortleitung WL1 aktiv ist und ein Datensignal sowie ein inverses Datensignal angelegt sind, ist eine Plattenspannung an die als die Plattenleitungen festgelegten Bitleitungen BL2 und CBL2' angelegt. Dann gelangen die als die Plattenleitungen festgelegten Bitleitungen BL2 und CBL2' auf Masse, wonach die Wortleitung WL1 durch einen "niedrigen" Pegel deaktivert wird. Dementsprechend wird in dem Fall, daß an die Bitleitung BL1 ein "hoher" Pegel angelegt wird, der ferroelektrische Kondensator 312b durch den S4-Zustand von 1 programmiert, und in dem Fall, daß ein "niedriger" Pegel an die Bitleitung BL1 angelegt wird, wird der ferroelektrische Kondensator 312b durch den S1-Zustand derselben programmiert.
In dem Fall, daß die Bitleitung CBL0 in 16 als die Plattenleitung fungiert, ist der Trennschalter 371 sperrend geschaltet. Außerdem verstärkt in dem Fall, daß die Bitleitung BL2 als die Datenleitung und die Bitleitung CBL2 als die inverse Datenleitung festgelegt werden, der Leseverstärker 342 die Spannungsdifferenz zwischen den Bitleitungen BL2 und CBL2. Somit können in Abhängigkeit von extern angelegten Adressinformationen die Datenleitung, die inverse Datenleitung und die Plattenleitung selektiv festgelegt werden, eine von einer Mehrzahl von Wortleitungen kann selektiv aktiviert werden, eine der Referenz-Wortleitungen kann selektiv aktiviert werden, eine Mehrzahl von Trennschaltern kann selektiv leitend bzw. sperrend geschaltet werden und eine Mehrzahl von Entzerrern kann selektiv leitend geschaltet werden.
Die 17 bis 19 zeigen weiteren mögliche Strukturen der Betriebsspeicherzellen von 16. In den 17 bis 19 wird jeder der Zugriffstransistoren durch einen "hohen" Pegel während eines Schreib-/Lesevorgangs von Daten derart aktiviert, daß ein zugehöriger ferroelektrischer Kondensator über einen Drain/Source-Pfad mit den Bitleitungen verbunden wird. Demgemäß wird der Schreib-/Lesevorgang für die Daten selbst in dem Fall, daß die Positionen des Zugriffstransistors und des ferroelektrischen Kondensators miteinander vertauscht sind, dadurch nicht beeinflußt.
In 17 ist ein Zugriffstransistor einer Betriebsspeicherzelle 310a an eine Bitleitung BL0 angeschlossen, und ein ferroelektrischer Kondensator ist an eine Bitleitung BL1 angeschlossen. Ein Zugriffstransistor einer Betriebsspeicherzelle 310b ist an eine Bitleitung BL2 angeschlossen, und ein ferroelektrischer Kondensator ist an die Bitleitung BL1 angeschlossen.
In 18 ist ein Zugriffstransistor einer Betriebsspeicherzelle 310a an eine Bitleitung BL1 angeschlossen, und ein ferroelektrischer Kondensator ist an eine Bitleitung BL0 angeschlossen. Ein Zugriffstransistor einer Betriebsspeicherzelle 310b ist an eine Bitleitung BL2 angeschlossen, und ein ferroelektrischer Kondensator ist an die Bitleitung BL1 angeschlossen.
In 19 ist ein Zugriffstransistor einer Betriebsspeicherzelle 310a an eine Bitleitung BL1 angeschlossen, und ein fer roelektrischer Kondensator ist an eine Bitleitung BL0 angeschlossen. Ein Zugriffstransistor einer Betriebsspeicherzelle 310b ist an die Bitleitung BL1 angeschlossen, und ein ferroelektrischer Kondensator ist an eine Bitleitung BL2 angeschlossen.
Um auf die Betriebsspeicherzelle 310a zuzugreifen, werden in den 17 bis 19 die Bitleitung BL0 als eine Datenleitung, und die Bitleitung BL1 als eine Plattenleitung festgelegt, und eine Wortleitung WL0 wird durch einen "hohen" Pegel aktiviert. In dem Fall, daß auf die Betriebsspeicherzelle 310b zugegriffen wird, wird die Wortleitung WL1 durch einen "hohen" Pegel aktiviert, wobei die Bitleitung BL1 als die Datenleitung und die Bitleitung BL2 als die Plattenleitung festgelegt sind.
20 zeigt ein weiteres nichtflüchtiges ferroelektrisches Speicherbauelement, und zwar mit einer offenen Bitleitungsstruktur. Die Struktur zeigt hierbei das in 12 dargestellte nichtflüchtige ferroelektrische Speicherbauelement symmetrisch angekoppelt um einen Leseverstärker.
In 20 besteht eine Betriebsspeicherzelle 310TL aus einem Zugriffstransistor 311TL und einem ferroelektrischen Kondensator 312TL, eine Betriebsspeicherzelle 310TR besteht aus einem Zugriffstransistor 311TR und einem ferroelektrischen Kondensator 312TR, eine Betriebsspeicherzelle 310BL besteht aus einem Zugriffstransistor 311BL und einem ferroelektrischen Kondensator 312BL, und eine Betriebsspeicherzelle 310BR besteht aus einem Zugriffstransistor 311BR und einem ferroelektrischen Kondensator 312BR. Außerdem sind die Betriebsspeicherzellen 310TL, 310TR, 310BL und 310BR jeweils zwischen zugehörige Bitleitungen eingeschleift.
Eine Referenzzelle 350TL besteht aus zwei Referenzzellen-Zugriffstransistoren 351TL und 353TL und zwei ferroelektrischen Referenzzellen-Kondensatoren 352TL und 354TL, eine Re ferenzzelle 350TR besteht aus zwei Referenzzellen-Zugriffstransistoren 351TR und 353TR und zwei ferroelektrischen Referenzzellen-Kondensatoren 352TR und 354TR, eine Referenzzelle 350BL besteht aus zwei Referenzzellen-Zugriffstransistoren 351BL und 353BL und zwei ferroelektrischen Referenzzellen-Transistoren 352BL und 354BL, und eine Referenzzelle 350BR besteht aus zwei Referenzzellen-Zugriffstransistoren 351BR und 353BR und zwei ferroelektrischen Referenzzellen-Kondensatoren 352BR und 354BR. Die Referenzzelle 350BL dient zum Zugreifen auf die Betriebsspeicherzelle 310TL, die Referenzzelle 350BR zum Zugreifen auf die Betriebsspeicherzelle 310TR, die Referenzzelle 350TL zum Zugreifen auf die Betriebsspeicherzelle 310BL und die Referenzzelle 350TR zum Zugreifen auf die Betriebsspeicherzelle 310BR. Dementsprechend wird im Fall der Ausführung eines Lesevorgangs für die Betriebsspeicherzelle 310TL die Referenz-Wortleitung RWLB0 durch einen "hohen" Pegel aktiviert, und im Fall der Ausführung eines Lesevorgangs für die Betriebsspeicherzelle 310TR wird die Referenz-Wortleitung RWLB1 durch einen "hohen" Pegel aktiviert. Außerdem wird im Fall der Durchführung eines Lesevorgangs für die Betriebsspeicherzelle 310BL die Referenz-Wortleitung RWLT0 durch einen "hohen" Pegel aktiviert, während im Fall der Durchführung eines Lesevorgangs für die Betriebsspeicherzelle 310BR die Referenz-Wortleitung RWLT1 durch einen "hohen" Pegel aktiviert wird. Die Bezugszeichen RFDINTL und RFDINBTL bezeichnen eine Referenzzellen-Datenleitung für die Referenzzelle 350TL bzw. eine inverse Referenzzellen-Datenleitung für diese, und die Bezugszeichen RFDINTR und RFDINBTR bezeichnen eine Referenzzellen-Datenleitung für die Referenzzelle 350TR bzw. eine inverse Referenzzellen-Datenleitung für diese. Außerdem bezeichnen die Bezugszeichen RFDINBL und RFDINBBL eine Referenzzellen-Datenleitung für die Referenzzelle 350BL bzw. eine inverse Referenzzellen-Datenleitung für diese, und die Bezugszeichen RFDINBR und RFDINBBR bezeichnen eine Referenzzellen-Datenleitung für die Referenzzelle 350BR bzw. eine inverse Referenzzellen-Datenleitung für diese.
Daten werden im Polarisationszustand der ferroelektrischen Kondensatoren 312TL, 312TR, 312BL und 312BR der Betriebsspeicherzellen gespeichert, und auf die Betriebsspeicherzellen wird durch selektives Aktivieren zugehöriger Wortleitungen WLT0, WLT1, WLB0 und WLB1 zugegriffen.
Im Fall der Ausführung eines Lese- und Schreibvorgangs für die Betriebsspeicherzelle 310TL fungiert die Bitleitung BLT0 als eine Datenleitung, während die Bitleitung BLB0 als eine inverse Datenleitung und die Bitleitungen BLT1 und BLB1 als Plattenleitungen fungieren. Insbesondere wird im Fall eines Lesevorgangs ein Trennschalter 3703R sperrend geschaltet, um die Bitleitungskapazität der inversen Datenleitung zu verdoppeln. Dementsprechend wird die Bitleitung BLB1 in einen mit der Referenzzelle 350BL verbundenen Abschnitt BLB1' und einen nicht mit dieser verbundenen Abschnitt BLB1'' unterteilt. Außerdem wird das Bitleitungsentzerrer-Freigabesignal REQB durch einen "hohen" Pegel aktiviert, um die Bitleitung BLB0 elektrisch mit der Bitleitung BLB1'' zu verbinden. Demgemäß fungiert die Bitleitung BLB1' als die Plattenleitung, während die Bitleitungen BLB1'' und BLB0 als die inversen Datenleitungen fungieren.
Im Fall der Durchführung eines Lese- und Schreibvorgangs für Daten bezüglich der Betriebsspeicherzelle 310TR fungiert die Bitleitung BLT1 als eine Datenleitung, während die Bitleitung BLB1 als eine inverse Datenleitung fungiert und die Bitleitungen BLT0 und BLB0 als Plattenleitungen agieren. Beim Lesevorgang wird ein Trennschalter 370BL sperrend geschaltet, um die Bitleitung BLB0 in Abschnitte BLB0' und BLB0'' zu unterteilen.
Im Fall der Durchführung eines Lese- und Schreibvorgangs für Daten bezüglich der Betriebsspeicherzelle 310BL fungiert die Bitleitung BLB0 als eine Datenleitung, während die Bitleitung BLT0 als eine inverse Datenleitung fungiert und die Bitlei tungen BLB1 und BLT1 als Plattenleitungen agieren. Beim Lesevorgang wird ein Trennschalter 370TR sperrend geschaltet, um die Bitleitung BLT1 in Abschnitte BLT1' und BLT1'' zu unterteilen.
Im Fall der Durchführung eines Lese- und Schreibvorgangs für Daten bezüglich der Betriebsspeicherzelle 310BR fungiert die Bitleitung BLB1 als eine Datenleitung, während die Bitleitung BLT1 als eine inverse Datenleitung fungiert und die Bitleitungen BLB0 und BLT0 als Plattenleitungen agieren. Beim Lesevorgang wird ein Trennschalter 370TL sperrend geschaltet, um die Bitleitung BLT0 in Abschnitte BLT0' und BLT0'' zu unterteilen.
Eine Bitleitungs-Vorspannungsstufe 320 besteht aus NMOS-Transistoren 321, 322, 323 und 324, von denen jeder mit der Drain-Elektrode an die jeweilige Bitleitung angeschlossen ist, während die Source-Elektrode geerdet ist und die Gate-Elektrode von einem Bitleitungs-Vorspannungsfreigabesignal BLN beaufschlagt wird. Die Bitleitungs-Vorspannungsstufe 320 spannt die Bitleitungen vor dem Datenlese- und Datenschreibvorgang vor.
Ein Bitleitungsentzerrer 360T besteht aus einem NMOS-Transistor 361T, und ein Bitleitungsentzerrer 360B besteht aus einem NMOS-Transistor 361B. Im Fall der Durchführung des Lesevorgangs für die Betriebsspeicherzellen 310BL und 310BR wird der Bitleitungsentzerrer 360T leitend geschaltet, und im Fall der Durchführung des Lesevorgangs für die Betriebsspeicherzellen 310TL und 310TR wird der Bitleitungsentzerrer 360B leitend geschaltet. Das bedeutet, daß im Fall der Ausführung des Lesevorgangs für die Betriebsspeicherzellen 310BL und 310BR das Bitleitungsentzerrer-Freigabesignal REQT durch einen "hohen" Pegel aktiviert wird, während im Fall der Ausführung des Lesevorgangs für die Betriebsspeicherzellen 310TL und 310TR das Bitleitungsentzerrer-Freigabesignal REQB durch einen "hohen" Pegel aktiviert wird.
Die Trennschalter 370TL, 370TR, 370BL und 370BR werden, wie oben beschrieben, selektiv sperrend geschaltet. Wenn die Trennschalter sperrend geschaltet sind, wird die zugehörige Bitleitung elektrisch in einen mit der Referenzzelle verbundenen Abschnitt und einen mit der Betriebsspeicherzelle verbunden Abschnitt aufgeteilt. Dementsprechend wird eine zum Betrieb der Referenzzelle angelegte Plattenspannung nicht an diejenige Betriebsspeicherzelle angelegt, auf die nicht zugegriffen wird.
Im Fall, daß ein Leseverstärker-Freigabesignal LSAEN aktiv ist, verstärken die Leseverstärker 340 und 341 die Spannungsdifferenz zwischen den jeweiligen, mit ihnen verbundenen Bitleitungen.
21 zeigt ein weiteres nichtflüchtiges ferroelektrisches Speicherbauelement. Das nichtflüchtige ferroelektrische Speicherbauelement von 21 beinhaltet einen Zeilendecoder-/Steuersignalgenerator 500, Dateneingabe-/Datenausgabe-Schalter 530T und 530B, Bitleitungs-Vorspannungsstufen 520T und 520B, Betriebsspeicherzellenfelder 510T und 510B, Bitleitungsentzerrer 560T und 560B, Trennschalter 570T und 570B, Referenzzellenfelder 550T und 550B, Plattenleitungsauswahl-/Bitleitungsauswahlschalter 580T und 580B sowie einen Spaltendecoder-/Leseverstärker 540.
Der Zeilendecoder-/Steuersignalgenerator 500 von 21 decodiert eine extern zugeführte Zeilenadresse, um selektiv eine aus einer Mehrzahl von Wortleitungen WLT0, WLT1, ..., WLTn, WLB0, WLB1, WLB2, ..., WLBm und selektiv eine von einer Mehrzahl von Referenz-Wortleitungen RWLTL, RWLTR, RWLBL und RWLBR zu aktivieren. Außerdem wird in dem Zeildendecoder-/Steuersignalgenerator 500 eine Mehrzahl von Steuersignalen zur Steuerung eines Lese- und Schreibvorgangs erzeugt.
Der Spaltendecoder-/Leseverstärker 540 decodiert eine extern zugeführte Spaltenadresse und verstärkt die Differenzspannung zwischen den Bitleitungen, die an das Leseverstärker-Freigabesignal LSAEN angeschlossen sind, das aktiv ist.
In den Plattenleitungsauswahl-/Bitleitungsauswahlschaltern 580T und 580B werden während des Lese- und Schreibvorgangs von Daten eine Datenleitung, eine inverse Datenleitung und eine Plattenleitung festgelegt.
22 zeigt ein detailliertes Schaltbild eines Plattenleitungsauswahl-/Bitleitungsauswahlschalters 580T von 21, während 23 ein detailliertes Schaltbild eines Plattenleitungsauswahl-/Bitleitungsauswahlschalters 580B von 21 darstellt.
Gemäß 22 besteht ein Plattenleitungsauswahlschalter 581T aus einer Mehrzahl von Transmissionsgattern. Im Fall zugehöriger Spaltenauswahlsignale, die aktiv sind, verbindet jedes Transmissionsgatter eine Plattenspannungsleitung SPL mit einer zugehörigen Bitleitung. Dies bedeutet, daß das Transmissionsgatter 581T0 leitend geschaltet wird, um die Plattenspannungsleitung SPL elektrisch mit der Bitleitung BLT1 zu verbinden, wenn das Spaltenauswahlsignal Y0 durch einen "hohen" Pegel aktiviert wird. Wenn das Spaltenauswahlsignal Y1 durch einen "hohen" Pegel aktiviert wird, wird das Transmissionsgatter 581T1 leitend geschaltet, um die Plattenspannungsleitung SPL elektrisch mit der Bitleitung BLT0 zu verbinden. Die übrigen Plattenspannungsleitungen und Bitleitungen werden ebenso in der gleichen Weise geschaltet. Hierbei wird nur eines der Spaltenauswahlsignale Y0, Y1, Y2, Y3, ..., Yn-1 und Yn selektiv aktiviert. Dementsprechend wird selektiv nur eines einer Mehrzahl von Transmissionsgattern leitend geschaltet, die in dem Plattenleitungsauswahlschalter 581T enthalten sind, und nur eine einer Mehrzahl von Bitleitungen BLT0, BLT1, BLT3, ..., BLTn-1 und BLTn wird selektiv als eine Plattenleitung festgelegt.
Ein Bitleitungsauswahlschalter 582T besteht aus einer Mehr zahl von Transmissionsgattern, wobei jedes der Transmissionsgatter aktiviert wird, wenn ein zugehöriges Spaltenauswahlsignal auf einem "hohen" Pegel liegt. Dies bedeutet, daß das Transmissionsgatter 582T0 leitend geschaltet wird, um eine Leseverstärkerleitung ST0 elektrisch mit der Bitleitung BLT0 zu verbinden, wenn das Spaltenauswahlsignal Y0 durch einen "hohen" Pegel aktiviert wird. Zu diesem Zeitpunkt sind die anderen in dem Bitleitungsauswahlschalter 582T enthaltenen Transmissionsgatter sperrend geschaltet. Außerdem wird in dem Fall, daß das Spaltenauswahlsignal Y1 durch einen "hohen" Pegel aktiviert wird, das Transmissionsgatter 582T1 leitend geschaltet, um die Leseverstärkerleitung ST0 elektrisch mit der Bitleitung BLT1 zu verbinden. Die anderen in dem Bitleitungsauswahlschalter 582T enthaltenen Transmissionsgatter funktionieren in derselben Weise.
Die Leseverstärkerleitung ST0 wird somit selektiv mit einer der Bitleitungen BLT0 und BLT1 verbunden, während die Leseverstärkerleitung ST1 selektiv mit einer der Bitleitungen BLT2 und BLT3 verbunden wird und die Leseverstärkerleitung STm selektiv mit einer der Bitleitungen BLTn-1 und BLTn verbunden wird.
Wenn in 22 das Spaltenauswahlsignal Y0 aktiv ist, wird die Bitleitung BLT0 an die Leseverstärkerleitung ST1 angeschlossen, und die Bitleitung BLT1 wird an die Plattenspannungsleitung SPL angeschlossen. Dies bedeutet, daß die Bitleitung BLT0 als eine Datenleitung oder eine inverse Datenleitung festgelegt wird, während die Bitleitung BLT1 als eine Plattenleitung festgelegt wird.
23 zeigt ein detailliertes Schaltbild eines Plattenleitungsauswahl-/Bitleitungsauswahlschalters 580B von 21. Gemäß 23 besteht ein Plattenleitungsauswahlschalter 581T aus einer Mehrzahl von Transmissionsgattern, und ein Bitlei tungsauswahlschalter 582B besteht ebenfalls aus einer Mehrzahl von Transmissionsgattern. Wenn das Spaltenauswahlsignal Y0 durch einen "hohen" Pegel aktiviert wird, werden die Transmissionsgatter 581B0 und 582B0 leitend geschaltet, um die Plattenspannungsleitung SPL elektrisch mit der Bitleitung BLB1 und die Leseverstärkerleitung SB0 elektrisch mit der Bitleitung BLB0 zu verbinden. Dies bedeutet, daß die Bitleitung BLB1 als eine Plattenleitung festgelegt wird, während die Bitleitung BLB0 als eine Datenleitung oder eine inverse Datenleitung festgelegt wird. Wenn das Spaltenauswahlsignal Y1 durch einen "hohen" Pegel aktiviert wird, werden die Transmissionsgatter 581B1 und 582B1 leitend geschaltet, um die Plattenspannungsleitung SPL elektrisch mit der Bitleitung BLB0 und die Leseverstärkerleitung SB0 elektrisch mit der Bitleitung BLB1 zu verbinden. Außerdem werden die Transmissionsgatter 581Bn und 582Bn, wenn das Spaltenauswahlsignal Yn durch eine "hohen" Pegel aktiviert wird, leitend geleitet, um die Plattenspannungsleitung SPL elektrisch mit der Bitleitung BLBn-1 sowie die Leseverstärkerleitung SBm elektrisch mit der Bitleitung BLBn zu verbinden. Die anderen Transmissionsgatter funktionieren in der gleichen Weise.
Ein detailliertes Schaltbild des Referenzzellenfeldes 550T von 21 ist in 24 dargestellt, und 25 zeigt ein detailliertes Schaltbild des Referenzzellenfeldes 550B.
Gemäß 24 ist eine Referenzzelle 551TL, die aus zwei Referenzzellen-Zugriffstransistoren und zwei ferroelektrischen Referenzzellen-Kondensatoren besteht, zwischen die Bitleitungen BLT0 und BLT1 eingeschleift, wobei auf sie in dem Fall zugegriffen wird, daß sich eine Referenz-Wortleitung RWLTL auf einem "hohen" Pegel befindet. Eine Referenzzellen-Datenschreibsteuerung 552TL zur Steuerung des Schreibens von Daten für die Referenzzelle 551TL besteht aus einem NAND-Gatter 555TL, einem Inverter 556TL und Transmissionsgattern 553TL und 554TL. In dem Fall, daß das Spaltenauswahlsignal Y0 durch einen "hohen" Pegel aktiviert wird und ein Referenzzel lendaten-Gattersignal RFPRST durch einen "hohen" Pegel aktiviert wird, gibt das NAND-Gatter 555TL ein Signal auf einem "hohen" Pegel ab. Der Inverter 556TL invertiert das Ausgangssignal des NAND-Gatters 555TL. In dem Fall, daß das Ausgangssignal des NAND-Gatters 555TL auf einem "hohen" Pegel liegt, wird das Transmissionsgatter 553TL leitend geschaltet, um eine inverse Referenzzellen-Datenleitung RFDINB elektrisch mit einem ferroelektrischen Kondensator 558TL zu verbinden, und in dem Fall, daß das Ausgangssignal des NAND-Gatters 555TL, auf einem "hohen" Pegel liegt, wird das Transmissionsgatter 554TL leitend geschaltet, um eine Referenzzellen-Datenleitung RFDIN elektrisch mit einem ferroelektrischen Kondensator 557TL zu verbinden.
Eine Referenzzelle 551TR, die aus zwei Referenzzellen-Zugriffstransistoren und zwei ferroelektrischen Referenzzellen-Kondensatoren besteht, ist zwischen die Bitleitungen BLT0 und BLT1 eingeschleift, wobei auf sie in dem Fall zugegriffen wird, daß die Referenz-Wortleitung RWLTR auf einem "hohen" Pegel liegt. Eine Referenzzellen-Datenschreibsteuerung 552TR zur Steuerung des Schreibens von Daten für die Referenzzelle 551TR besteht aus einem NAND-Gatter 555TR, einem Inverter 556TR und Transmissionsgattern 553TR und 554TR. In dem Fall, daß ein Spaltenauswahlsignal Y1 durch einen "hohen" Pegel aktiviert wird und ein Referenzzellendaten-Gattersignal RFPRST durch einen "hohen" Pegel aktiviert wird, gibt das NAND-Gatter 555TR ein Signal auf einem "hohen" Pegel ab. Der Inverter 556TR invertiert das Ausgangssignal des NAND-Gatters 555TR. In dem Fall, daß das Ausgangssignal des NAND-Gatters 555TR auf einem "hohen" Pegel liegt, wird das Transmissionsgatter 553TR leitend geschaltet, um eine inverse Referenzzellen-Datenleitung RFDINB elektrisch mit einem ferroelektrischen Kondensator 558TR zu verbinden, und in dem Fall, daß das Ausgangssignal des NAND-Gatters 555TR auf einem "hohen" Pegel liegt, wird das Transmissionsgatter 554TR leitend geschaltet, um eine Referenzzellen-Datenleitung RFDIN elek trisch mit einem ferroelektrischen Kondensator 557TR to verbinden.
Gemäß 24 werden in dem Fall, daß auf Betriebsspeicherzellen, die zwischen die Bitleitungen BLB0 und BLB1 eingeschleift sind, zugegriffen wird, die Referenzzellen 551TL und 551TR selektiv aktiviert. Dies bedeutet, daß eine Referenzzelle gemeinsam zum Zugreifen auf eine Mehrzahl von Betriebsspeicherzellen verwendet wird. Die anderen Referenzzellen werden ebenso aktiviert.
Gemäß 25 ist eine aus zwei Referenzzellen-Zugriffstransistoren 557BL und 558BL bestehende Referenzzelle 551BL zwischen Bitleitungen BLB0 und BLB1 eingeschleift, wobei auf sie in dem Fall zugegriffen wird, daß eine Referenz-Wortleitung RWLBL auf einem "hohen" Pegel liegt. Die anderen Referenzzellen bestehen aus zwei Zugriffstransistoren und zwei ferroelektrischen Kondensatoren und sind zwischen zugehörigen Bitleitungen eingeschleift. Aktivierte Referenzzellen von einer Mehrzahl von Referenzzellen werden in Abhängigkeit von einem Spaltenauswahlssignal und Referenz-Wortleitungen festgelegt.
Eine Referenzzellen-Datenschreibsteuerung 552BL besteht aus einem NAND-Gatter 555BL, einem Inverter 556BL und Transmissionsgattern 553BL und 554BL. In dem Fall, daß ein Spaltenauswahlsignal Y0 durch einen "hohen" Pegel aktiviert wird und ein Referenzzellendaten-Gattersignal RFPRSB durch einen "hohen" Pegel aktiviert wird, gibt das NAND-Gatter 555BL ein Signal auf einem "hohen" Pegel ab. Der Inverter 556BL invertiert das Ausgangssignal des NAND-Gatters 555BL. In dem Fall, daß das Ausgangssignal des NAND-Gatters 555BL auf einem "hohen" Pegel liegt, wird das Transmissionsgatter 553BL leitend geschaltet, um eine inverse Referenzzellen-Datenleitung RFDINB elektrisch mit einem ferroelektrischen Kondensator 558BL zu verbinden, und in dem Fall, daß das Ausgangssignal des NAND-Gatters 555BL auf einem "hohen" Pegel liegt, wird das Transmissionsgatter 554BL leitend geschaltet, um eine Referenzzellen-Datenleitung RFDIN elektrisch mit einem ferroelektrischen Kondensator 557BL zu verbinden.
In 21 sind Trennschalter 570T und 570B zwischen einem Betriebsspeicherzellenfeld bzw. einem Referenzzellenfeld angeordnet.
26 zeigt ein detailliertes Schaltbild eines Trennschalters 570T von 21, während 27 ein detailliertes Schaltbild eines Trennschalters 570B von 21 darstellt. Gemäß 26 besteht ein Trennschalter 570T aus einer Mehrzahl von Transmissionsgattern 573T0, 573T1, 573T2, 573T3, 573Tn-1, 573Tn sowie Invertern 571T und 572T. Die Inverter 571T und 572T invertieren Trennschaltersteuersignale ISTL bzw. ISTR. Das Transmissionsgatter 573T0 ist auf einer Bitleitung BLT0 angeordnet und wird in dem Fall leitend geschaltet, daß das Trennschaltersteuersignal ISTL durch einen "hohen" Pegel aktiviert wird. Das Transmissionsgatter 573T1 ist auf einer Bitleitung BLT1 angeordnet und wird in dem Fall leitend geschaltet, daß das Trennschaltersteuersignal ISTR durch einen "hohen" Pegel aktiviert wird. Kurz gesagt werden die Transmissionsgatter 573T0, 573T2, ..., 573Tn-1 in dem Fall leitend geschaltet, daß das Trennschaltersteuersignal ISTL aktiv ist, während in dem Fall, daß das Trennschaltersteuersignal ISTR durch einen "hohen" Pegel aktiviert wird, die Transmissionsgatter 573T1, 573T3, ..., 573Tn leitend geschaltet werden. Dies bedeutet, daß das den Trennschalter bildende Transmissionsgatter, wie in 12 beschrieben, mit einer Referenzzelle verbunden ist und eine Bitleitung, die mit einer Referenzzelle verbunden ist und als eine Plattenleitung festgelegt ist, in zwei Abschnitte aufteilt.
Gemäß 27 beinhaltet ein Trennschalter 570B Inverter 571B und 572B sowie eine Mehrzahl von Transmissionsgattern 573B0, 573B1, 573B2, 573B3, ..., 573Bn-1, 573Bn. In dem Fall, daß ein Trennschaltersteuersignal ISBL aktiv ist, sind die Trans missionsgatter 573B0, 573B2, ..., 573Bn-1 leitend geschaltet, während in dem Fall, daß das Trennschaltersteuersignal ISBR durch einen "hohen" Pegel aktiviert ist, die Transmissionsgatter 573B1, 573B3, ..., 573Bn leitend geschaltet sind.
28 zeigt ein detailliertes Schaltbild eines in 21 dargestellten Bitleitungsentzerrers 560T, und 29 zeigt ein detailliertes Schaltbild eines in 21 dargestellten Bitleitungsentzerrers 560B. Gemäß 28 besteht ein Bitleitungsentzerrer 560T aus einer Mehrzahl von NMOS-Transistoren. In dem Fall, daß ein Bitleitungsentzerrer-Freigabesignal REQT durch einen "hohen" Pegel aktiviert ist, sind die NMOS-Transistoren 560T0, 560T1, ..., 560Tm leitend geschaltet, um zugehörige Bitleitungen elektrisch zu verbinden. Die bedeutet, daß die Bitleitungen BLT0 und BLT1 elektrisch verbunden sind, die Bitleitungen BLT2 und BLT3 elektrisch verbunden sind sowie in gleicher Weise die anderen Bitleitungen ebenfalls elektrisch verbunden sind, wenn das Bitleitungsentzerrer-Freigabesignal REQT durch einen "hohen" Pegel aktiviert ist.
Gemäß 29 besteht ein Bitleitungsentzerrer 560B aus einer Mehrzahl von NMOS-Transistoren 560B0, 560B1, ..., 560Bm. In dem Fall, daß ein Bitleitungsentzerrer-Freigabesignal REQB durch einen "hohen" Pegel aktiviert ist, sind die NMOS-Transistoren 560B0, 560B1, ..., 560Bm leitend geschaltet, um die zugehörigen Bitleitungen elektrisch zu verbinden.
Die Bitleitungsentzerrer-Freigabesignale REQT und REQB der 28 und 29 sind in einem Datenlesevorgang durch einen "hohen" Pegel aktiviert. In dem Lesevorgang für die Betriebsspeicherzelle, die in dem Betriebsspeicherzellenfeld 510B von 21 enthalten ist, ist das Bitleitungsentzerrer-Freigabesignal REQT durch einen "hohen" Pegel aktiviert, und das Bitleitungsentzerrer-Freigabesignal REQB ist durch einen "niedrigen" Pegel deaktiviert. Dagegen wird bei einem Lesevorgang für die Betriebsspeicherzelle, die in dem Betriebs speicherzellenfeld 560T von 21 enthalten ist, das Bitleitungsentzerrer-Freigabesignal REQT in einem inaktiven Zustand gehalten, und das Bitleitungsentzerrer-Freigabesignal REQB ist durch einen "hohen" Pegel aktiviert. Eine genauere Erläuterung befindet sich in der Beschreibung für den Lesevorgang.
In 30 ist jedes der Betriebsspeicherzellenfelder 510T von 21, das aus einem Zugriffstransistor und einem ferroelektrischen Kondensator besteht, zwischen benachbarte Bitleitungen eingeschleift. Außerdem ist die Gate-Elektrode des Zugriffstransistors an eine zugehörige Wortleitung angeschlossen. In 30 beinhaltet der Zugriffstransistor einen NMOS-Transistor.
Um auf eine Betriebsspeicherzelle 511T zuzugreifen, wird eine Wortleitung WLT0 durch einen "hohen" Pegel aktiviert, eine Bitleitung BLT0 wird als eine Datenleitung festgelegt, und eine Bitleitung BLT1 wird als eine Plattenleitung festgelegt. Hingegen wird, um auf eine Betriebsspeicherzelle 512T zuzugreifen, eine Wortleitung WLT1 durch einen "hohen" Pegel aktiviert, die Bitleitung BLT1 wird als eine Datenleitung festgelegt, und die Bitleitung BLT0 wird als eine Plattenleitung festgelegt. Um auf eine Betriebsspeicherzelle 513T zuzugreifen, wird eine Wortleitung WLTm-1 durch einen "hohen" Pegel aktiviert, die Bitleitung BLT2 wird als eine Datenleitung festgelegt, und eine Bitleitung BLT3 wird als eine Plattenleitung festgelegt. Ebenso erfolgt der Zugriff auf die anderen Betriebsspeicherzellen in der gleichen Weise. Zusammenfassend fungiert in dem Fall, daß die benachbarten Bitleitungen Zugriff zu dazwischen eingeschleiften Betriebsspeicherzellen erhalten, eine von diesen als eine Datenleitung, während die andere als eine Plattenleitung fungiert.
31 ist ein detailliertes Schaltbild eines Ausführungsbeispiels eines in 21 gezeigten Betriebsspeicherzellenfeldes 510B. Jede der Betriebsspeicherzellen in 31 be steht aus einem Zugriffstransistor und einem ferroelektrischen Kondensator. Dabei beinhaltet der Zugriffstransistor einen NMOS-Transistor. Die Bezugszeichen BLB0, BLB1, BLB2, BLB3, ..., BLBn-1 und BLBn bezeichnen Wortleitungen. Eine Betriebsspeicherzelle 511B ist zwischen Bitleitungen BLB0 und BLB1 eingeschleift, und die Gate-Elektrode des Zugriffstransistors ist an eine Wortleitung WLB0 angeschlossen. Eine Betriebsspeicherzelle 512B ist zwischen Bitleitungen BLB2 und BLB3 eingeschleift, und die Gate-Elektrode des Zugriffstransistors ist mit einer Wortleitung WLB0 verbunden. Eine Betriebsspeicherzelle 513B ist zwischen die Bitleitungen BLB2 und BLB3 eingeschleift, und die Gate-Elektrode des in der Betriebsspeicherzelle 513B enthaltenen Zugriffstransistors ist an eine Wortleitung WLB1 angeschlossen.
In 31 wird in dem Fall eines Zugriffs auf die Betriebsspeicherzelle 511B die Bitleitung BLB1 als eine Datenleitung festgelegt, und die Bitleitung BLB0 wird als eine Plattenleitung festgelegt. Ebenso wird im Fall des Zugriffs auf die Betriebsspeicherzelle 512B die Bitleitung BLB3 als eine Datenleitung festgelegt, und die Bitleitung BLB2 wird als eine Plattenleitung festgelegt. Hingegen wird in dem Fall des Zugriffs auf die Betriebsspeicherzelle 513B die Bitleitung BLB2 als eine Datenleitung festgelegt, und die Bitleitung BLB3 wird als eine Plattenleitung festgelegt. Die anderen Plattenleitungen und Bitleitungen werden auf dieselbe Weise festgelegt.
In den 30 und 31 wird eine von einer Mehrzahl von Wortleitungen WLT0, WLT1, WLT2, WLT3, ..., WLTm-1, WLTm, WLB0, WLB1, WLB2, WLB3, ..., WLBm-1 und WLBm selektiv aktiviert. Die Wortleitung kann durch eine extern angelegte Zeilenadresse ausgewählt werden.
Der detaillierte Schaltplan der Bitleitungs-Vorspannungsstufe 520T von 21 ist in 32 gezeigt, und derjenige der Bitleitungs-Vorspannungsstufe 520B ist in 33 dargestellt.
Die Bitleitungs-Vorspannungsstufe 520T in 32 besteht aus einer Mehrzahl von Transistoren. Jeder der NMOS-Transistoren beinhaltet eine Gate-Elektrode, an welche ein Bitleitungs-Vorspannungsfreigabesignal BLN angelegt wird, eine an eine zugehörige Bitleitung angeschlossene Drain-Elektrode und eine geerdete Source-Elektrode. Dementsprechend werden in dem Fall, daß das Bitleitungs-Vorspannungsfreigabesignal BLN durch einen "hohen" Pegel aktiviert wird, die Bitleitungen BlT0, BLT1, BLT2, BLT3, ..., BLTn-1 und BLTn auf einen Massepegel vorgespannt.
Die Bitleitungs-Vorspannungsstufe 520B in 33 besteht aus einer Mehrzahl von NMOS-Transistoren. Jeder der NMOS-Transistoren beinhaltet eine Gate-Elektrode, an welche das Bitleitungs-Vorspannungsfreigabesignal BLN angelegt wird, eine mit einer zugehörigen Bitleitung verbundene Drain-Elektrode und eine geerdete Source-Elektrode. Demgemäß werden in dem Fall, daß das Bitleitungs-Vorspannungsfreigabesignal BLN durch einen "hohen" Pegel aktiviert wird, die Bitleitungen BLB0, BLB1, BL32, BL33, ..., BLBn-1 und BLBn auf einen Massepegel vorgespannt.
Nun wird ein Lese- und Schreibvorgang von Daten durchgeführt, und dann wird das Bitleitungs-Vorspannungsfreigabesignal BLN durch einen "hohen" Pegel aktiviert. Die Datenleitung, die inverse Leitung und die Plattenleitung werden auf einen Massepegel vorgespannt, so daß eine Fehlfunktion verhindert wird.
Ein Ausführungsbeispiel der Schaltung eines Dateneingabe-/Datenausgabeschalters 530T von 21 ist im Detail in 34 gezeigt, während dasjenige eines Dateneingabe-/Datenausgabeschalters 530B derselben in 35 detailliert dargestellt ist.
Der Dateneingabe-/Datenausgabeschalter 530T von 34 besteht aus einer Mehrzahl von NMOS-Transistoren. Jeder der NMOS-Transistoren beinhaltet eine Gate-Elektrode, an die ein zugehöriges Eingabe/Ausgabe-Schaltsignal angelegt wird, eine erste, mit einer Eingabe/Ausgabe-Leitung DL verbundene Drain/Source-Elektrode und eine mit der zugehörigen Bitleitung verbundene zweite Drain/Source-Elektrode. Genauer gesagt beinhaltet ein NMOS-Transistor 531T eine Drain-Elektrode und eine Source-Elektrode, die mit einer Dateneingabe-/Datenausgabeleitung DL bzw. der Bitleitung BLT0 verbunden sind, sowie eine Gate-Elektrode, an die ein Dateneingabe-/Datenausgabe-Schaltsignal YSW0 angelegt wird, während ein NMOS-Transistor 532T eine Drain- und eine Source-Elektrode beinhaltet, die mit der Dateneingabe-/Datenausgabeleitung DL bzw. der Bitleitung BTL1 verbunden sind. Hierbei wird selektiv eine von einer Mehrzahl von Dateneingabe-/Datenausgabe-Schaltsignalen YSW0, YSW1, YSW2, YSW3, ..., YSWn-1 und YSWn durch einen "hohen" Pegel aktiviert. Für das Dateneingabe-/Datenausgabe-Schaltsignal, das selektiv in Abhängigkeit von einer extern angelegten Spaltenadresse aktiviert wird, können verzögerte Spaltenauswahlsignale Y0, Y1, Y2, Y3, ..., Yn-1, Yn verwendet werden. Das heißt, ein Spaltendecoder 540 von 21 kann ein Spaltenauswahlsignal und ein Dateneingabe-/Datenausgabe-Schaltsignal erzeugen.
Der Dateneingabe-/Datenausgabeschalter 530B von 35 besteht aus einer Mehrzahl von NMOS-Transistoren. Jeder der NMOS-Transistoren beinhaltet eine Gate-Elektrode, die ein zugehöriges Dateneingabe-/Datenausgabe-Schaltsignal empfängt, eine erste, mit einer Dateneingabe-/Datenausgabeleitung CDL verbundene Drain/Source-Elektrode sowie eine mit einer Bitleitung verbundene zweite Drain/Source-Elektrode. Genauer gesagt beinhaltet ein NMOS-Transistor 531B eine Drain- und eine Source-Elektrode, die mit der Dateneingabe-/Datenausgabeleitung CDL bzw. der Bitleitung BLB0 verbunden sind, sowie eine Gate-Elektrode, die das Dateneingabe-/Datenausgabe- Schaltsignal YSW0 empfängt, während ein NMOS-Transisotr 532B eine Drain- und eine Source-Elektrode, die mit einer Dateneingabe-/Datenausgabeleitung CDL bzw. der Bitleitung BLTn verbunden sind, sowie eine Gate-Elektrode enthält, die das Eingabe/Ausgabe-Schaltsignal YSWn empfängt. Hierbei wird eine von einer Mehrzahl von Dateneingabe-/Datenausgabe-Schaltsignalen YSW0, YSW1, YSW2, YSW3, ..., YSWn-1 und YSWn selektiv durch einen "hohen" Pegel aktiviert, wie dies auch in gleicher Weise zu 34 beschrieben wurde.
In den 34 und 35 wird in dem Fall, daß das Datensignal über die Dateneingabe-/Datenausgabeleitung DL eingegeben/abgegeben wird, ein inverses Datensignal über die Eingabe/Ausgabe-Leitung CDL eingegeben/abgegeben, während in dem Fall, daß das inverse Datensignal über die Dateneingabe-/Datenausgabeleitung DL eingegeben/abgegeben wird, das Datensignal über die Dateneingabe-/Datenausgabeleitung CDL eingegeben/abgegeben wird. Das heißt, die Dateneingabe-/Datenausgabeleitungen DL und CDL arbeiten komplementär.
36 ist ein Signalverlaufsdiagramm, das den Lesevorgang für das nichtflüchtige ferroelektrische Speicherbauelement veranschaulicht, wie es in den 21 bis 35 gezeigt ist. Der Lesevorgang wird wie folgt unter Bezugnehme auf 36 erläutert.
Als erstes werden eine Datenleitung, eine inverse Datenleitung und eine Plattenleitung in Abhängigkeit von Spaltenauswahlsignalen Y0, Y1, Y2, Y3, ..., Yn-1 und Yn, die von einem Spaltendecoder abgegeben werden, festgelegt. Außerdem werden die Pegel der Trennschalter-Steuersignale ISTL, ISTR, ISBL und ISBR in Abhängigkeit von einer Zellenadresse und einer Spaltenadresse, die extern zugeführt werden, geändert.
Beispielsweise wird im Fall des Zugriffs auf die Betriebsspeicherzelle 511T von 30 das Spaltenauswahlsignal Y0 durch einen "hohen" Pegel aktiviert. Dementsprechend werden die Transmissionsgatter 581T0 und 582T0 von 22 leitend geschaltet, und die Transmissionsgatter 581B0 und 582B0 von 23 werden leitend geschaltet, um die Bitleitungen BLT0 und BLB0 als eine Datenleitung und eine inverse Datenleitung sowie die Bitleitungen BLT1 und BLB1 als Plattenleitungen festzulegen. Außerdem werden Trennschalter-Steuersignale ISTL, ISTR und ISBL durch einen "hohen" Pegel aktiviert, und ein Trennschalter-Steuersignal ISBR wird durch einen "niedrigen" Pegel deaktiviert. Dementsprechend werden die Transmissionsgatter 573T0 und 573T1 von 26 leitend geschaltet, das Transmissionsgatter 573B0 von 27 wird leitend geschaltet, und das Transmissionsgatter 573B1 wird sperrend geschaltet, um dadurch die Bitleitung BLB1 elektrisch in zwei Teile BLB1' und BLB1'' aufzuteilen.
Dies bedeutet, daß ein Trennschalter leitend geschaltet wird, der auf einer Plattenleitung positioniert ist, die mit einer Betriebsspeicherzelle verbunden ist, auf die zugegriffen wird, während ein Trennschalter sperrend geschaltet wird, der auf einer Plattenleitung positioniert ist, die mit einer Referenzzelle verbunden ist.
Die Trennschalter-Steuersignale können hierbei in Abhängigkeit von der Zeilenadresse und der Spaltenadresse erzeugt werden, die extern zugeführt werden. Wenn man beispielsweise in 21 annimmt, daß die Betriebsspeicherzellen, die ein höchstwertiges Bit von "0" in der Zeilenadresse haben, in einem oberen Bereich eines Leseverstärkers angeordnet sind, und diejenigen, die ein höchstwertiges Bit von "1" in der Zeilenadresse haben, in einem unteren Bereich desselben angeordnet sind, und außerdem in dem Fall, daß ein niedrigstwertiges Bit der Spaltenadresse null ist, die linke eines Paares von Bitleitungen als eine Datenleitung festgelegt wird und die rechte desselben als eine Plattenleitung festgelegt wird, dann besitzen die Trennschalter-Steuersignale ISTL, ISTR, ISBL und ISBR beim Lesevorgang Pegel, wie sie in Tabelle 1 gezeigt sind. Tabelle 1

höchstwertiges Bit der Zeilenadresse niedrigstwertiges Bit der Spaltenadresse ISTL ISTR ISBL ISBR

0 0 H H H L

0 1 H H L H

1 0 H L H H

1 1 L H H H
In Tabelle 1 bezeichnen ein Bezugszeichen "L" einen "niedrigen" Pegel und ein Bezugszeichen "H" einen "hohen" Pegel.
Das Bitleitungs-Vorspannungsfreigabesignal BLN auf einem "hohen" Pegel wechselt auf einen "niedrigen" Pegel, so daß sich die geerdeten Bitleitungen in den schwebenden Zuständen befinden. Dann wird eine einer Mehrzahl von Wortleitungen selektiv durch einen "hohen" Pegel in Abhängigkeit von der extern zugeführten Zeilenadresse aktiviert. Außerdem wird die zugehörige Referenz-Wortleitung durch einen "hohen" Pegel aktiviert. Im Fall des Zugriffs auf die Betriebsspeicherzelle von 30 wird die Referenz-Wortleitung RWLBL durch einen "hohen" Pegel aktiviert, und die anderen Referenz-Wortleitungen RWLTL, RWLTR bzw. RWLBR werden mit einem "niedrigen" Pegel in einem inaktiven Zustand gehalten.
Im Fall der obigen Struktur können die Referenz-Wortleitungen in Abhängigkeit von einem höchstwertigen Bit einer extern zugeführten Zeilenadresse und einem niedrigstwertigen Bit der Spaltenadresse ausgewählt werden, was in Tabelle 2 veranschaulicht ist. Tabelle 2

höchstwertiges Bit der Zeilenadresse niedrigstwertiges Bit der Spaltenadresse RWLTL RWLTR RWLBL RWLBR

0 0 L L H L

0 1 L L L H

1 0 H L L L

1 1 L H L L
In Tabelle 2 bezeichnen das Bezugszeichen "L" einen "niedrigen" Pegel und das Bezugszeichen "H" einen "hohen" Pegel.
Dann wird eines der Bitleitungsentzerrer-Freigabesignale REQT und REQB selektiv durch einen "hohen" Pegel aktiviert. Im Fall des Zugriffs auf die Betriebsspeicherzelle 511T von
30 wird das Bitleitungsentzerrer-Freigabesignal REQB durch einen. "hohen" Pegel aktiviert, und das Bitleitungsentzerrer-Freigabesignal REQT wird durch einen "niedrigen" Pegel deaktiviert. Dementsprechend werden die NMOS-Transistoren 560T0, 560T1, ..., 560Tm von 28 sperrend geschaltet, während die NMOS-Transistoren 560B0, 560B1, ..., 560Bm leitend geschaltet werden.
Die Bitleitungsentzerrer-Freigabesignale REQT und REQB können beim Lesevorgang wie in Tabelle 3 gezeigt gesteuert werden. Tabelle 3

höchstwertiges Bit der Zeilenadresse REQT REQB

0 L H

1 H L
In dem Zustand, in welchem das Bitleitungsentzerrer-Freigabesignal REQB durch einen "hohen" Pegel aktiviert ist, wird die Plattenspannung, z. B. 5 V, über eine Plattenspannungsleitung SPL angelegt. Die als eine Datenleitung durch einen Plattenspannungsimpuls festgelegte Bitleitung besitzt eine vom Polarisationszustand eines ferroelektrischen Kondensators einer Betriebsspeicherzelle abhängige Spannung, und die als eine inverse Datenleitung festgelegte Bitleitung besitzt eine Spannung, wie in Gleichung 5 angegeben: Vinverse Datenleitung = 2QR/2CBL = QR/CBL‚ (5)wobei das Bezugszeichen C_BL die Kapazität der Bitleitung bezeichnet.
Beispielsweise besitzt die Bitleitung BLT0 im Fall des Zugriffs auf die Betriebsspeicherzelle 511T von 30 eine vom Polarisationszustand eines ferroelektrischen Kondensators der Betriebsspeicherzelle abhängige Spannung. Genauer gesagt geht in dem Fall, daß in der Betriebsspeicherzelle 511T der Datenwert "1" gespeichert ist, der ferroelektrische Kondensator von einem S4-Zustand in Abhängigkeit von einem Plattenspannungsimpuls über einen S6-Zustand in einen S1-Zustand über, wobei eine Ladungsmenge von 2Q_R mit der Bitleitung BLT0 geteilt wird. Dementsprechend erscheint eine Spannung, wie sie in der folgenden Gleichung 6 angegeben ist: VBLT0 = 2QR/CBLT0, (6)wobei das Bezugszeichen C_BLT0 die Kapazität der Bitleitung BLT0 bezeichnet.
Hingegen kehrt in dem Fall, daß in der Betriebsspeicherzelle 511T von 30 der Datenwert "0" gespeichert ist, ein ferroelektrischer Kondensator von einem S1-Zustand in 1 über einen S6-Zustand in den S1-Zustand zurück. Dementsprechend wird, da sich die Ladungsmenge der als eine Datenleitung festgelegten Bitleitung BLT0 nicht ändert, die Bitleitung BLT0 auf einem Massepegel gehalten.
Eine Spannungsdifferenz zwischen der Datenleitung und der inversen Datenleitung wird durch einen Leseverstärker verstärkt. Um den Leseverstärker zu aktivieren, wird ein Leseverstärker-Freigabesignal LSAEN durch einen "hohen" Pegel aktiviert.
Um ein verstärktes Signal abzugeben, wird selektiv eines einer Mehrzahl von Dateneingabe-/Datenausgabe-Schaltsignalen YSW0, YSW1, YSW2, YSW3, ..., YSWn-1 und YSWn durch einen "hohen" Pegel aktiviert. Im Fall des Zugriffs auf die Betriebsspeicherzelle 511T von 30 wird das Dateneingabe-/Datenausgabe-Schaltsignal YSW0 durch einen "hohen" Pegel aktiviert, und die anderen Dateneingabe-/Datenausgabe-Schaltsignale werden durch einen "niedrigen" Pegel in einem inaktiven Zustand gehalten. Dementsprechend werden NMOS-Transistoren der 34 und 35 leitend geschaltet, um die Bitleitung BLT0 mit der Dateneingabe-/Datenausgabeleitung DL und die Bitleitung BLB0 mit der Dateneingabe-/Datenausgabeleitung CDL zu verbinden.
37 ist ein Ersatzschaltbild zur Veranschaulichung eines Lesevorgangs der Betriebsspeicherzelle 511T von 30.
Dagegen werden, um Daten bezüglich der ferroelektrischen Referenzzellen-Kondensatoren rückzuspeichern, ein Referenzzellen-Datensignal mit einem "hohen" Pegel und ein inverses Referenzzellen-Datensignal mit einem "niedrigen" Pegel an die Referenzzellen-Datenleitung RFDIN und die inverse Referenzzellen-Datenleitung RFDINB angelegt. Außerdem wird die ausgewählte Referenz-Wortleitung RWLBL durch einen "niedrigen" Pegel deaktiviert. Dann wird selektiv eines der Referenzzellendaten-Gattersignale RFPRST und RFPRSB durch einen "hohen" Pe gel aktiviert. Der Lesevorgang der Referenzzellendaten-Gattersignale kann wie in Tabelle 4 gezeigt gesteuert werden. Tabelle 4

höchstwertiges Bit der Zeilenadresse RFPRST RFPRSB

0 L H

1 H L
Dies bedeutet, daß im Fall des Zugriffs auf die Betriebsspeicherzelle 511T von 30 das Referenzzellendaten-Gattersignal RFPRSB durch einen "hohen" Pegel aktiviert wird, um dementsprechend die Transmissionsgatter 554BL und 553BL von 25 leitend zu schalten. Folglich werden Referenzzellendaten in die Referenzzelle 551BL von 25 geschrieben.
In 36 werden fallende Flanken eines Referenzzellen-Datensignals und eines inversen Referenzzellen-Datensignals früher generiert als diejenigen des Referenzzellendaten-Gattersignals RFPRSB. Dementsprechend wird die Spannungsdifferenz zwischen den beiden Enden der ferroelektrischen Referenzzellen-Kondensatoren auf 0 V vorgespannt.
38 ist ein Ersatzschaltbild zur Veranschaulichung eines Referenzzellendaten-Schreibvorgangs während eines Lesevorgangs der Betriebsspeicherzelle 511T von 30. In 38 wird ein Referenzzellen-Datensignal an ein Ende eines ferroelektrischen Referenzzellen-Kondensators 557BL angelegt, während ein Plattenspannungsimpuls an dessen anderes Ende angelegt wird. Ein inverses Referenzzellen-Datensignal wird an ein Ende eines ferroelektrischen Referenzzellen-Kondensators 558BL angelegt, während ein Plattenspannungsimpuls an das andere Ende desselben angelegt wird.
39 ist ein Signalverlaufsdiagramm für einen Schreibvorgang des nichtflüchtigen ferroelektrischen Speicherbauelements, das in den 21 bis 35 gezeigt ist. Der Schreibvorgang wird im folgenden erläutert.
Als erstes werden eine Datenleitung, eine inverse Datenleitung und eine Plattenleitung durch Spaltenauswahlsignale Y0, Y1, Y2, X3, ..., Yn festgelegt, die von einem Spaltendecoder abgegeben werden. Dann werden die Pegel von Trennschalter-Steuersignalen ISTL, ISTR, ISBL und ISBR in Abhängigkeit von einer Zeilenadresse und einer Spaltenadresse, die extern zugeführt werden, geändert. Das Steuerverfahren hierfür ist dasselbe wie dasjenige des Lesevorgangs, siehe Tabelle 1.
Als nächstes wird ein Bitleitungs-Vorspannungsfreigabesignal BLN durch einen "niedrigen" Pegel deaktiviert, um die durch einen "hohen" Pegel vorgespannten Bitleitungen schweben zu lassen. Außerdem wird selektiv eines einer Mehrzahl von Dateneingabe-/Datenausgabe-Schaltsignalen aktiviert. Im Fall eines Schreibvorgangs für die Betriebsspeicherzelle 511T von 30 wird ein Dateneingabe-/Datenausgabe-Schaltsignal YSW0 durch einen "hohen" Pegel aktiviert, und die anderen Dateneingabe-/Datenausgabe-Schaltsignale werden durch einen "niedrigen" Pegel deaktiviert. Demgemäß werden ein Datensignal und ein inverses Datensignal, die über die Dateneingabe-/Datenausgabeleitungen DL und CDL angelegt werden, auf die Bitleitungen BLT0 bzw. BLB0 übertragen. Dann wird ein Leseverstärker-Freigabesignal LSAEN durch einen "hohen" Pegel aktiviert, um einen Leseverstärker zu aktivieren. Anschließend wird eine ausgewählte Wortleitung durch einen "hohen" Pegel aktiviert. Das bedeutet, im Schreibvorgang der Betriebsspeicherzelle 511T von 30 wird eine Wortleitung WLT0 durch einen "hohen" Pegel aktiviert, während die anderen Wortleitungen deaktiviert werden. In diesem Zustand wird an die als eine Plattenleitung festgelegte Bitleitung ein Plattenspannungsimpuls angelegt. Das bedeutet, es wird ein Impuls von ungefähr 5 V an die Bitleitungen BLT1 und BLB1' angelegt. Folglich wird ein in der Betriebsspeicherzelle 511T enthaltener ferroelektrischer Kondensator in Abhängigkeit von einem Datensignal durch einen Polarisationszustand programmiert. Dann wird das Dateneingabe-/Datenausgabe-Schaltsignal YSW0 in einen "niedrigen" Pegel überführt, und ein Bitleitungs-Vorspannungsfreigabesignal BLN wird in einen "hohen" Pegel überführt. Demgemäß werden die Bitleitungen BLT0 und BLB0 geerdet. Außerdem gelangt die ausgewählte Wortleitung WLT0 wiederum auf einen "hohen" Pegel.
Wie in 39 gezeigt, sind während des Schreibvorgangs eine Referenz-Wortleitung RWLBL, ein Bitleitungsentzerrer-Freigabesignal REQB und eine Referenzzellen-Datenleitung bzw. inverse Referenzzellen-Datenleitung RFDIN/RFDINB durch einen "niedrigen" Pegel deaktiviert. Außerdem werden die Referenz-Wortleitungen RWLTL, RWLTR und RWLBR sowie ein Bitleitungsentzerrer-Freigabesignal REQT, die sich während des Lesevorgangs im inaktiven Zustand befinden, in einem inaktiven Zustand gehalten. Das heißt, alle Referenzzellen-Zugriffstransistoren werden in ihren sperrenden Zuständen gehalten. Dementsprechend werden die Referenzzellen davor geschützt, unnötigerweise einem Betriebszyklus ausgesetzt zu sein.
40 ist ein Ersatzschaltbild zur Veranschaulichung des in 39 beschriebenen Schreibvorgangs. Wie in 40 dargestellt, gelangt ein Trennschalter-Steuersignal ISBR auf einen "niedrigen" Pegel, um eine Bitleitung BLB1 in zwei Abschnitte BLB1' und BLB1'' aufzuteilen. Folglich wird ein Plattenspannungsimpuls nicht an die mit der Bitleitung BLB1'' verbundenen Betriebsspeicherzellen angelegt, um die Betriebsspeicherzellen davor zu schützen, unnötigerweise dem Betriebszyklus ausgesetzt zu werden.
Wie oben beschrieben, fungieren in dem nichtflüchtigen ferroelektrischen Speicherbauelement gemäß der vorliegenden Erfindung, falls erforderlich, Bitleitungen als eine Datenleitung, eine inverse Datenleitung und eine Plattenleitung. Folglich wird die benötigte Entwurfsfläche verringert. Außerdem werden die Betriebsspeicherzelle und die Referenzzelle davor geschützt, unnötigerweise dem Betriebszyklus ausgesetzt zu werden, und der Schreibvorgang wird rasch ausgeführt.

Claims

Nichtflüchtiges ferroelektrisches Speicherbauelement mit – einer ersten und einer zweiten Bitleitung (BL0, BL1); – einer ersten und einer zweiten Wortleitung (WL0, WL1); – einem ersten Zugriffstransistor (312) mit ersten und zweiten Elektroden und einem Gate, wobei die erste Elektrode mit der ersten Bitleitung und das Gate mit der ersten Wortleitung verbunden ist; – einem ersten ferroelektrischen Kondensator (312L), dessen eines Ende mit der zweiten Elektrode des ersten Zugriffstransistors und dessen anderes Ende mit der zweiten Bitleitung verbunden ist; – einem zweiten Zugriffstransistor (311R) mit ersten und zweiten Elektroden und einem Gate, wobei die erste Elektrode mit der zweiten Bitleitung und das Gate mit der zweiten Wortleitung verbunden ist; und – einem zweiten ferroelektrischen Kondensator (312R), dessen eines Ende mit der zweiten Elektrode des zweiten Zugriffstransistors und dessen anderes Ende mit der ersten Bitleitung verbunden ist, – wobei der erste Zugriffstransistor und der erste ferroelektrische Kondensator eine erste Speicherzelle (310L) bilden und der zweite Zugriffstransistor und der zweite ferroelektrische Kondensator eine zweite Speicherzelle (310R) bilden, – wobei während eines Lese- oder Schreibvorgangs der ersten Speicherzelle die erste Wortleitung aktiviert ist, ein Datensignal in eine vorbestimmte von der ersten und zweiten Bitleitung eingegeben oder von dieser abgegeben wird und eine Plattenspannung an die andere Bitleitung angelegt ist, – wobei während eines Lese- oder Schreibvorgangs der zweiten Speicherzelle die zweite Wortleitung aktiviert ist, eine Plattenspannung an eine von der ersten und zweiten Bitleitung angelegt ist und ein Datensignal in die Bitleitung eingegeben oder von dieser abgegeben wird und – wobei Schaltmittel vorgesehen sind, um die jeweils mit der Plattenspannung beaufschlagte Bitleitung mit einem Plattenspannungspotential zu verbinden.
Nichtflüchtiges ferroelektrisches Speicherbauelement nach Anspruch 1, wobei die ersten und zweiten Zugriffstransistoren jeweils NMOS-Transistoren beinhalten.
Nichtflüchtiges, ferroelektrisches Speicherbauelement nach Anspruch 1 oder 2, mit – dritten und vierten Bitleitungen; – ersten und zweiten Referenz-Wortleitungen; – einer ersten Referenzzelle, die zwischen die dritten und vierten Bitleitungen eingeschleift ist und auf die über die erste Referenz-Wortleitung zugegriffen werden kann; – einer zweiten Referenzzelle, die zwischen die dritten und vierten Bitleitungen eingeschleift ist und auf die über die zweite Referenz-Wortleitung zugegriffen werden kann, – wobei während eines Lese- oder Schreibvorgangs der ersten Speicherzelle die erste Bitleitung als eine Datenleitung, die dritte Bitlei tung als eine inverse Datenleitung sowie die zweiten und vierten Bitleitungen als Plattenleitungen festgelegt sind, – wobei während eines Lese- oder Schreibvorgangs für das Lesen/Schreiben der zweiten Speicherzelle die zweite Bitleitung als eine Datenleitung, die vierte Bitleitung als eine inverse Datenleitung sowie die ersten und dritten Bitleitungen als Plattenleitungen festgelegt sind und – wobei während eines Lesevorgangs zum Lesen der ersten Speicherzelle die erste Referenzzelle aktiviert ist und während eines Lesevorgangs der zweiten Speicherzelle die zweite Referenzzelle aktiviert ist.
Nichtflüchtiges ferroelektrisches Speicherbauelement nach Anspruch 3, das des weiteren einen zwischen die dritten und vierten Bitleitungen eingeschleiften Bitleitungsentzerrer beinhaltet, der während eines Lesevorgangs der ersten und zweiten Betriebsspeicherzellen leitend geschaltet ist.
Nichtflüchtiges ferroelektrisches Speicherbauelement nach Anspruch 3 oder 4, wobei in den ersten und zweiten ferroelektrischen Referenzzellen-Kondensatoren komplementäre Daten gespeichert sind und die erste und zweite Referenzzelle jeweils folgende Elemente enthalten: – einen ersten Referenzzellen-Transistor mit ersten und zweiten Elektroden und einem Gate, wobei die erste Elektrode mit der dritten Bitleitung und das Gate mit der ersten Referenz-Wortleitung verbunden ist; – einen zweiten Referenzzellen-Transistor mit ersten und zweiten Elektroden und einem Gate, wobei die erste Elektrode mit der dritten Bitleitung und das Gate mit der ersten Referenz-Wortleitung verbunden ist; – einem ersten ferroelektrischen Referenzzellen-Kondensator, dessen eines Ende mit der zweiten Elektrode des ersten Referenzzellen-Transistors und dessen anderes Ende mit der vierten Bitleitung verbunden ist; und – einem zweiten ferroelektrischen Referenzzellen-Kondensator, dessen eines Ende mit der zweiten Elektrode des zweiten Referenzzellen-Transistors und dessen anderes Ende mit der vierten Bitleitung verbunden ist.
Nichtflüchtiges ferroelektrisches Speicherbauelement nach einem der Ansprüche 3 bis 5, wobei – die ersten und zweiten Bitleitungen obere Bitleitungen bilden; – die ersten und zweiten Wortleitungen obere Wortleitungen bilden; – die ersten und zweiten Referenz-Wortleitungen obere Referenz-Wortleitungen bilden; – die ersten und zweiten Speicherzellen obere Betriebsspeicherzellen bilden, von denen jede einen Zugriffstransistor und einen ferroelektrischen Kondensator aufweist, die seriell miteinander verbunden sind, wobei ein Gate des Zugriffstransistors mit der zugehörigen oberen Wortleitung verbunden ist; – die ersten und zweiten Referenzellen obere Referenzzellen bilden, von denen jede zwei Referenzzellen-Transistoren und zwei ferroelektrische Referenzzellen-Kondensatoren aufweist, von denen ein Referenzzellen-Transistor und ein ferroelektrischer Referenzzellen-Kondensator seriell zwischen die ersten und zweiten oberen Bitleitungen eingeschleift sind und Gate-Elektroden der Referenzzellen-Transistoren mit den zugehörigen oberen Referenz-Wortleitungen verbunden sind, wobei sie symmetrisch zwischen die ersten und zweiten oberen Bitleitungen eingeschleift sind; – die dritten und vierten Bitleitungen erste und zweite untere Bitleitungen bilden; – erste und zweite untere Wortleitungen vorgesehen sind; – erste und zweite untere Referenz-Wortleitungen vorgesehen sind; – erste und zweite untere Speicherzellen vorgesehen sind, von denen jede einen Zugriffstransistor und einen ferroelektrischen Kondensator aufweist, die seriell miteinander verbunden sind, wobei eine Gate- Elektrode des Zugriffstransistors mit der zugehörigen unteren Wortleitung verbunden ist; – erste und zweite untere Referenzzellen vorgesehen sind, von denen jede zwei Referenzzellen-Transistoren und zwei ferroelektrische Referenzzellen-Kondensatoren aufweist, wobei einer der Referenzzellen-Transistoren und einer der ferroelektrischen Referenzzellen-Kondensatoren seriell zwischen die ersten und zweiten unteren Bitleitungen eingeschleift sind, die Gate-Elektroden der Referenzzellen-Transistoren mit der zugehörigen unteren Referenz-Wortleitung verbunden und symmetrisch zwischen die ersten und zweiten unteren Bitleitungen eingeschleift sind; – während eines Lese- oder Schreibvorgangs der ersten oberen Speicherzellen die erste obere Wortleitung aktiviert ist, ein Datensignal in die erste obere Bitleitung eingegeben oder von dieser abgegeben, ein inverses Datensignal in die erste untere Bitleitung eingegeben oder von dieser abgegeben, eine Plattenspannung an die zweite obere Bitleitung angelegt und die erste untere Referenzzelle aktiviert wird; – während eines Lese- oder Schreibvorgangs der zweiten oberen Speicherzelle die zweite obere Wortleitung aktiviert, ein Datensignal in die zweite obere Bitleitung eingegeben oder von dieser abgegeben, ein inverses Datensignal in die zweite untere Bitleitung eingegeben oder von dieser abgegeben, eine Plattenspannung an die erste obere Bitleitung angelegt und die zweite untere Referenzzelle aktiviert wird; – während eines Lese- oder Schreibvorgangs der ersten unteren Speicherzelle die erste untere Wortleitung aktiviert, ein Datensignal in die erste untere Bitleitung eingegeben oder von dieser abgegeben, ein inverses Datensignal in die erste obere Bitleitung eingegeben oder von dieser abgegeben, eine Plattenspannung an die zweite untere Bitleitung angelegt und die erste obere Referenzzelle aktiviert wird; – während eines Lese- oder Schreibvorgangs der zweiten unteren Speicherzelle die zweite untere Wortleitung aktiviert, ein Datensignal in die zweite untere Bitleitung eingegeben oder von dieser abgegeben, ein inverses Datensignal in die zweite obere Bitleitung eingegeben oder von dieser abgegeben, und eine Plattenspannung an die erste obere Bitleitung angelegt wird und die zweite obere Referenzzelle als eine Dummy-Zelle fungiert; – obere und untere Leseverstärkerleitungen vorgesehen sind; – ein zwischen die oberen und unteren Leseverstärkerleitungen eingeschleifter Leseverstärker zum Verstärken einer Spannungsdifferenz vorgesehen ist; – ein oberer Bitleitungsauswahlschalter vorgesehen ist mit einem ersten Transmissionsgatter, das leitend geschaltet ist, wenn das erste Spaltenauswahlsignal aktiviert ist, und das zwischen die erste obere Bitleitung und die obere Leseverstärkerleitung eingeschleift ist, und einem zweiten Transmissionsgatter, das leitend geschaltet ist, wenn das zweite Spaltenauswahlsignal aktiviert ist, und das zwischen die zweite obere Bitleitung und die obere Leseverstärkerleitung eingeschleift ist, wenn erste und zweite Spaltenauswahlsignale zum Zugreifen auf die ersten und zweiten oberen Betriebsspeicherzellen dienen; und – ein unterer Bitleitungsauswahlschalter vorgesehen ist mit einem ersten Transmissionsgatter, das leitend geschaltet ist, wenn das erste Spaltenauswahlsignal aktiviert ist, und das zwischen die erste untere Bitleitung und die untere Leseverstärkerleitung eingeschleift ist, und einem zweiten Transmissionsgatter, das leitend geschaltet ist, wenn das erste Spaltenauswahlsignal aktiviert ist, und das zwischen die zweite untere Bitleitung und die untere Leseverstärkerleitung eingeschleift ist, wenn erste und zweite Spaltenauswahlsignale zum Zugreifen auf die ersten und zweiten unteren Betriebsspeicherzellen dienen.
Nichtflüchtiges ferroelektrisches Speicherbauelement nach Anspruch 6, das des weiteren enthält: – einen oberen Bitleitungsentzerrer, der zwischen die ersten und zweiten oberen Bitleitungen eingeschleift; und – einen unteren Bitleitungsentzerrer, der zwischen die ersten und zweiten unteren Bitleitungen eingeschleift ist.
Nichtflüchtiges ferroelektrisches Speicherbauelement nach Anspruch 6 oder 7, das des weiteren einen oberen Plattenleitungsauswahlschalter enthält mit – einer Plattenleitungsspannung; – einem ersten Transmissionsgatter, das leitend geschaltet ist, wenn das zweite Spaltenauswahlsignal aktiviert ist, und das zwischen die erste obere Bitleitung und die Plattenspannungsleitung eingeschleift ist; und – einem zweiten Transmissionsgatter, das leitend geschaltet ist, wenn das erste Spaltenauswahlsignal aktiviert ist, und das zwischen die zweite obere Bitleitung und die Plattenspannungsleitung eingeschleift ist, wenn die ersten und zweiten Spaltenauswahlsignale zum Zugreifen auf die ersten und zweiten oberen Betriebsspeicherzellen dienen.
Nichtflüchtiges ferroelektrisches Speicherbauelement nach einem der Ansprüche 6 bis 8, das des weiteren einen unteren Plattenleitungsauswahlschalter enthält mit – einer Plattenspannungsleitung; – einem ersten Transmissionsgatter, das leitend geschaltet ist, wenn das zweite Spaltenauswahlsignal aktiviert ist, und das zwischen die erste untere Bitleitung und die Plattenspannungsleitung eingeschleift ist; und – einem zweiten Transmissionsgatter, das leitend geschaltet ist, wenn das erste Spaltenauswahlsignal aktiviert ist, und das zwischen die zweite untere Bitleitung und die Plattenspannungsleitung eingeschleift ist, wenn die ersten und zweiten Spaltenauswahlsignale zum Zugreifen auf die ersten und zweiten unteren Betriebsspeicherzellen dienen.
Nichtflüchtiges ferroelektrisches Speicherbauelement nach einem der Ansprüche 6 bis 9, das des weiteren einen oberen Trennschalter enthält mit – einem ersten, mit der ersten oberen Bitleitung verbundenen Transmissionsgatter, das während eines Lese-/Schreibvorgangs für Daten einer der ersten und zweiten oberen Betriebsspeicherzellen und der ersten unteren Betriebsspeicherzelle leitend geschaltet ist und während eines Betriebs zum Zugreifen auf die zweite untere Betriebsspeicherzelle sperrend geschaltet ist; und – einem zweiten, mit der zweiten oberen Bitleitung verbundenen Transmissionsgatter, das während eines Lese-/Schreibvorgangs für Daten einer der ersten und zweiten oberen Betriebsspeicherzellen und der zweiten unteren Betriebsspeicherzelle leitend geschaltet ist und das während eines Betriebs zum Zugreifen auf die zweite untere Betriebsspeicherzelle sperrend geschaltet ist.
Nichtflüchtiges ferroelektrisches Speicherbauelement nach einem der Ansprüche 6 bis 10, das des weiteren einen unteren Trennschalter enthält mit – einem ersten, mit der ersten unteren Bitleitung verbundenen Transmissionsgatter, das während eines Lese-/Schreibvorgangs von Daten einer der ersten und zweiten unteren Betriebsspeicherzellen und der ersten oberen Betriebsspeicherzelle leitend geschaltet ist und das während eines Betriebs zum Zugreifen auf die zweite obere Betriebsspeicherzelle sperrend geschaltet ist; und – einem zweiten, mit der zweiten unteren Bitleitung verbundenen Transmissionsgatter, das während eines Lese-/Schreibvorgangs von Daten einer der ersten und zweiten unteren Betriebsspeicherzellen und der zweiten oberen Betriebsspeicherzelle leitend geschaltet ist und während eines Betriebs zum Zugreifen auf die erste obere Betriebsspeicherzelle sperrend geschaltet ist.
Nichtflüchtiges ferroelektisches Speicherbauelement nach einem der Ansprüche 6 bis 11, das des weiteren eine obere Bitleitungs-Vorspannungsstufe enthält mit – einem ersten NMOS-Transistor mit einer Drain-Elektrode, die mit der ersten oberen Bitleitung verbunden ist, einer geerdeten Source-Elektrode und einer Gate-Elektrode, an welche ein Bitleitungs-Vorspannungsfreigabesignal angelegt wird; und – einem zweiten NMOS-Transistor mit einer Drain-Elektrode, die mit der zweiten oberen Bitleitung verbunden ist, einer geerdeten Source-Elektrode und einem Gatter, an welches ein Bitleitungs-Vorspannungsfreigabesignal angelegt wird.
Nichtflüchtiges ferroelektrisches Speicherbauelement nach einem der Ansprüche 6 bis 12, das des weiteren eine untere Bitleitungs-Vorspannungsstufe enthält mit – einem ersten NMOS-Transistor mit einer Drain-Elektrode, die mit der ersten unteren Bitleitung verbunden ist, einer geerdeten Source-Elektrode und einem Gate, an das ein Bitleitungs-Vorspannungsfreigabesignal angelegt wird; und – einem zweiten NMOS-Transistor mit einer Drain-Elektrode, die mit der zweiten unteren Bitleitung verbunden ist, einer geerdeten Source-Elektrode und einem Gate, an welches ein Bitleitungs-Vorspannungsfreigabesignal angelegt wird.
Nichtflüchtiges ferroelektrisches Speicherbauelement nach einem der Ansprüche 6 bis 13, das des weiteren eine Steuersignalerzeugungseinheit zum Erzeugen von Referenz-Wortleitungstreibersignalen beinhaltet, welche die erste untere Referenz-Wortleitung während eines Lesevorgangs der ersten oberen Betriebsspeicherzelle, die zweite untere Referenz-Wortleitung während eines Lesevorgangs der zweiten oberen Betriebsspeicherzelle, die erste obere Referenz-Wortleitung während eines Lesevorgangs der ersten unteren Betriebsspeicherzelle und die zweite obere Referenz-Wortleitung während eines Lesevorgangs der zweiten unteren Betriebsspeicherzelle aktiviert.
Nichtflüchtiges ferroelektrisches Speicherbauelement nach Anspruch 14, wobei die Steuersignalerzeugungseinheit die Referenz-Wortleitungstreibersignale auf Basis eines höchstwertigen Bits einer extern zugeführten Zeilenadresse und eines niedrigstwertigen Bits einer Spaltenadresse erzeugt.
Nichtflüchtiges ferroelektrisches Speicherbauelement nach einem der Ansprüche 6 bis 15, das des weiteren Referenzzellen-Datenschreibsteuermittel zum Schreiben eines Referenz-Datensignals und eines inversen Referenz-Datensignals in beide Enden eines ferroelektrischen Referenzzellen-Kondensators, der in der ersten unteren Referenzzelle enthalten ist, nach Abschluß des Lesevorgangs von Daten der ersten oben Betriebsspeicherzelle beinhaltet.
Nichtflüchtiges ferroelektrisches Speicherbauelement nach einem der Ansprüche 6 bis 16, das des weiteren Referenzzellen-Datenschreibsteuermittel zum Schreiben eines Referenzdatensignals bzw. eines inversen Referenzdatensignals in beide Enden des in der zweiten unteren Referenzzelle enthaltenen ferroelektrischen Referenzzellen-Kondensators nach Abschluß des Lesevorgangs von Daten der zweiten oberen Betriebsspeicherzelle aufweist.
Nichtflüchtiges ferroelektrisches Speicherbauelement nach einem der Ansprüche 6 bis 17, das des weiteren Referenzzellen-Datenschreibsteuermittel zum Schreiben eines Referenzdatensignals bzw. eines inversen Referenzdatensignals in beide Enden eines in der ersten oberen Referenzzelle enthaltenen, ferroelektrischen Referenzzellen-Kondensators nach Abschluss des Datenlesevorgangs der ersten unteren Betriebsspeicherzelle umfasst.
Nichtflüchtiges ferroelektrisches Speicherbauelement nach einem der Ansprüche 6 bis 18, das des weiteren Referenzzellen-Datenschreibsteuermittel zum Schreiben eines Referenzdatensignals bzw. eines inversen Referenzdatensignals in beide Enden eines in der zweiten oberen Referenzzelle enthaltenen ferroelektrischen Referenzzellen-Kondensators nach Abschluß des Datenlesevorgangs der zweiten unteren Betriebsspeicherzelle beinhaltet.
Nichtflüchtiges ferroelektrisches Speicherbauelement nach einem der Ansprüche 16 bis 19, wobei die Referenzzellen-Datenschreibsteuermittel folgende Elemente umfassen: – ein NAND-Gatter zum Empfangen eines zweiten Spaltenauswahlsignals und eines oberen Referenzzellendaten-Gattersignals RFPRST; – einen Inverter zum Invertieren des Ausgangssignals des NAND-Gatters; – ein erstes Transmissionsgatter, das leitend geschaltet ist, wenn das Ausgangssignal des Inverters auf einem "hohen" Pegel liegt, um ein Referenzzellendatensignal an einen der in der ersten oberen, der zweiten oberen, der ersten unteren und/oder der zweiten unteren Referenzzelle enthaltenen ferroelektrischen Referenzzellen-Kondensatoren zu übertragen, so daß das Referenzzellendatensignal dort hineingeschrieben wird; und – ein zweites Transmissionsgatter, das leitend geschaltet ist, wenn das Ausgangssignal des Inverters auf einem "hohen" Pegel liegt, um ein inverses Referenzzellendatensignal an einen der in der ersten oberen, der zweiten oberen, der ersten unteren und/oder der zweiten unteren Referenzzelle enthaltenen anderen ferroelektrischen Referenzzellen-Kondensatoren zu übertragen, so daß das inverse Referenzzellendatensignal dort hineingeschrieben wird.