JP2930168B2 - 強誘電体メモリ装置の駆動方法 - Google Patents

強誘電体メモリ装置の駆動方法

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JP2930168B2
JP2930168B2 JP4271619A JP27161992A JP2930168B2 JP 2930168 B2 JP2930168 B2 JP 2930168B2 JP 4271619 A JP4271619 A JP 4271619A JP 27161992 A JP27161992 A JP 27161992A JP 2930168 B2 JP2930168 B2 JP 2930168B2
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、強誘電体メモリ装置
の駆動方法に関し、特に、情報を記憶するメモリセルの
キャパシタ絶縁膜が強誘電体材料からなる不揮発性半導
体メモリの一種である強誘電体メモリ装置の駆動方法に
関する。
【０００２】
【従来の技術】半導体メモリのうち、不揮発性メモリと
して、ＥＰＲＯＭ、ＥＥＰＲＯＭなどが実用化され、多
くのパソコンや情報機器で使用されている。これらの半
導体メモリ装置は、読み出し時間はＲＡＭ（ＤＲＡＭ或
いはＳＲＡＭ）と同程度であるのに対し、消去・書き込
みにはＲＡＭに比べて数桁長い時間が必要である。
【０００３】また、ＥＰＲＯＭではデータの消去に紫外
線照射が必要なため機器への組み込みが容易でなく、パ
ッケージも石英窓の付いた高価なセラミック・パッケー
ジが必要である。一方、ＥＥＰＲＯＭではデータの消去
・書き込みに高電圧または負電圧を用いるため、別電源
が必要であるといった不便さがある。これらの問題を解
決するものとして、強誘電体膜をキャパシタ絶縁膜とし
て用いたメモリ装置が提案されている。
【０００４】従来の強誘電体メモリ装置としては、図６
に示すようなものがある（国際固体素子回路会議（ＩＳ
ＳＣＣ）予稿集 １９８９年 ｐ２４２）。このメモリ
セルは、２個の強誘電体キャパシタと２個のスイッチン
グ・トランジスタからなり、２個の強誘電体キャパシタ
の接続点はドライブ線に接続されている。また、このメ
モリ装置の読み出し方式は、強誘電体の分極反転を伴う
破壊読み出しである。
【０００５】書き込み時には、逆符号の信号が与えられ
たビット線対により、２個の強誘電体キャパシタは、逆
方向に分極する。読み出し時には、ビット線を接地し
て、ドライブ線にパルス電圧を与えることにより、分極
反転の有無で電位差が生ずるので、これをセンスアンプ
で増幅し検出する。
【０００６】
【発明が解決しようとする課題】しかし、図６に示した
例では、メモリセル１個当たり（１ビット当たり）、２
個の強誘電体キャパシタと２個のスイッチング・トラン
ジスタを必要とするため、ビット当たりの面積はかなり
大きくなる。コスト競争力の強いＥＥＰＲＯＭやＤＲＡ
Ｍ等と同等のセル面積にするには、メモリセル１個当た
り１キャパシタ−１トランジスタ構造を実現する必要が
ある。
【０００７】また、この従来例では、破壊読み出しとな
っているため、読み出し回数が、強誘電体膜の寿命すな
わち充分な分極が得られる分極反転の回数によって制限
される。現在の材料・プロセス技術では、強誘電体膜の
寿命は１０9 〜１０11回であり、１０年のデバイス寿命
を達成する１０15回以上の分極反転は実現できない。こ
のため、通常の書き込み・読み出し期間において、分極
反転を伴わない方式を採用することが望ましい。
【０００８】この発明は、以上のような事情を考慮して
なされたものであり、１個のトランジスタと１個のキャ
パシタからなるメモリセルを有し、かつ、通常の書き込
み・読み出しサイクルでは分極反転を伴わないような動
作方式を採ることにより、ＤＲＡＭと同程度のチップ面
積で、実用化レベルの寿命を持つ、不揮発性の強誘電体
メモリ装置の駆動方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、強誘電体メモリ装置が、情報を記憶す
るメモリセルと、情報を判定する際の基準となる信号を
保持するダミーセルと、上記メモリセルに記憶された情
報を電圧レベルで判定する差動型のセンスアンプと、セ
ンスアンプから延在するビット線対と、ビット線と交差
する方向に延在するワード線と、ワード線と平行方向に
延在しかつ上記メモリセルが接続されるワード線毎に分
割され上記メモリセルに記憶された情報の制御を行う共
通電極を備え、上記メモリセルが上記ビット線と上記ワ
ード線との交点に接続され、かつ１個のトランジスタと
１個のキャパシタからなり、キャパシタ内に存在するキ
ャパシタ絶縁膜の少なくとも一部が強誘電体材料からな
る強誘電体膜を有し、上記強誘電体メモリ装置の読み出
し・書き込みサイクルの駆動方法として、上記メモリセ
ルを構成する上記キャパシタ絶縁膜の共通電極を電源電
圧に保ち、読み出し時には、上記ビット線対にかかる電
位を予め定められた基準電位に等しくした後、上記ワー
ド線に高電圧をかけて上記メモリセルを構成する上記ト
ランジスタを導通させ、メモリセルからビット線に読み
出された信号と、上記基準電位が書き込まれダミーセル
から対となるもう一方のビット線に読み出された信号と
を、上記センスアンプにより比較・判定し、かつ一定期
間毎にメモリセルに記憶されたデータの読み出し・再書
き込みによる情報のリフレッシュを行うことによって、
メモリセルへの印加電圧として上記キャパシス絶縁膜の
分極状態が反転しない印加電圧領域を用い、メモリセル
のデータをキャパシタの充電情報の形で保持させること
を特徴とする強誘電体メモリ装置の駆動方法を提供する
ものである。
【００１０】また、さらにこの発明の強誘電体メモリ装
置の電源遮断直前の駆動方法として、全メモリセルをワ
ード線毎に順次リフレッシュし、各ワード線に対してメ
モリセルへの再書き込みが完了した後に、上記分割され
た共通電極の電位を電源電位から接地電位に引き落とす
ことにより、メモリセルのデータの充電情報をワード線
ごとに分極情報に変換し、全メモリセルに対して上記情
報変換が完了した時点でメモリ装置の電源を遮断するこ
とにより電源遮断後はキャパシタの分極情報の形で保持
させることが好ましい。
【００１１】また、この発明の強誘電体メモリ装置の電
源投入直後の駆動方法として、分極情報を保持している
メモリセルから、上記ワード線単位に上記ビット線上に
読み出された信号と、予め設定された参照電位が印加さ
れた対となるもう一方のビット線に読み出された信号と
を、上記センスアンプにより比較・判定した後、分極情
報を再度充電情報としてメモリセルに書き込むことが好
ましい。
【００１２】また、この発明の強誘電体メモリ装置の駆
動方法において、強誘電体膜が抗電界を達成する電圧が
上記基準電位を与えられたビット線に上記メモリセルか
ら低電位側の信号を読み出した時のビット線電位と接地
電位との差以上で、かつ、電源電圧以下であることが好
ましい。
【００１３】また、この発明の強誘電体メモリ装置の電
源遮断直前および電源投入直後において、充電情報から
分極情報へ、あるいは分極情報から充電情報へ同時に変
換されるメモリセルの数が、上記センスアンプ１組当た
り多くとも１個であることが好ましい。
【００１４】また、この発明の強誘電体メモリ装置の電
源投入直後の駆動方法としては、上記メモリセルの全て
の共通電極を当初接地電位とし、上記メモリセルを予め
上記基準電位に充電されたビット線に接続した後、分割
された共通電極に、順次上記強誘電体膜が抗電界に達す
る電圧と上記基準電位の和よりも高い電圧を印加するこ
とにより、メモリセルに書き込まれていた分極情報を読
み出し、予め設定された参照電位を上記ビット線と対と
なるもう一方のビット線に印加し、上記センスアンプに
より分極情報の値を判定した後、メモリセルに接続され
た共通電極を電源電位にすることにより、再度分極情報
と同じデータをメモリセルに充電情報として書き込み、
かつ、上記ダミーセルの蓄積電極側を上記基準電位が与
えられた上記対となるもう一方のビット線に接続した
後、分割された共通電極に、順次上記強誘電体膜が抗電
界に達する電圧と上記基準電位の和よりも高い電圧を印
加し、さらにその後共通電極を電源電圧にすることによ
り、上記ダミーセルに基準電位の充電情報を書き込むこ
とが好ましい。
【００１５】また、この発明の強誘電体メモリ装置の電
源投入直後においては、上記メモリセルからビット線上
に読み出された分極情報を上記センスアンプにより比較
・判定する際に、対となるビット線上に印加される上記
参照電位が、読み出し時において上記基準電位が書き込
まれているダミーセルの情報を読み出した際の上記対と
なるもう一方のビット線の電位よりも高いことが好まし
い。
【００１６】
【作用】この発明によれば、強誘電体メモリ装置の読み
出し・書き込みサイクルにおいて、メモリセルを構成す
るキャパシタ絶縁膜の共通電極を電源電圧に保ち、読み
出し時には、ビット線対にかかる電位を予め定められた
基準電位に等しくした後、ワード線に高電圧をかけてメ
モリセルを構成するトランジスタを導通させ、メモリセ
ルからビット線に読み出された信号と、基準電位が書き
込まれダミーセルから対となるもう一方のビット線に読
み出された信号とを、センスアンプにより比較・判定し
て読み出しを行ない、かつ一定期間毎にメモリセルに記
憶されたデータの読み出し・再書き込みによる情報のリ
フレッシュを行うようにしているので、読み出し・書き
込みサイクルにおいて分極反転を伴わない動作ができ
る。
【００１７】また、強誘電体メモリ装置の電源遮断直前
において、全メモリセルをワード線毎に順次リフレッシ
ュし、各ワード線に対してメモリセルへの再書き込みが
完了した後に、分割された共通電極の電位を電源電位か
ら接地電位に引き落としているので、メモリセルのデー
タの充電情報をワード線ごとに分極情報に変換し、電源
遮断後はキャパシタの分極情報の形で保持させることが
できる。
【００１８】また、強誘電体メモリ装置の電源投入直後
において、メモリセルの全ての共通電極が当初接地電位
にある場合に、メモリセルを予め基準電位に充電された
ビット線に接続した後、分割された共通電極に、順次強
誘電体膜が抗電界に達する電圧とビット線対に等しく印
加される電位の和よりも高い電圧を印加することによ
り、メモリセルに書き込まれていた分極情報を読み出
し、予め設定された参照電位をビット線と対となるもう
一方のビット線に印加し、センスアンプにより分極情報
の値を判定した後、メモリセルに接続された共通電極を
電源電位にすることにより、再度分極情報と同じデータ
をメモリセルに充電情報として書き込み、かつ、ダミー
セルの蓄積電極側を基準電位が与えられた対となるもう
一方のビット線に接続した後、分割された共通電極に、
順次強誘電体膜が抗電界に達する電圧とビット線対に等
しく印加される電位の和よりも高い電圧を印加し、さら
にその後共通電極を電源電圧にすることにより、ダミー
セルに基準電位の充電情報を書き込むようにしているの
で、読み出し・書き込みサイクルに戻ってデータを充電
情報として処理することができる。
【００１９】以上のように作用するこの発明の強誘電体
メモリ装置は、１個のトランジスタと１個のキャパシタ
からなるメモリセルを有し、かつ、書き込み・読み出し
サイクルでは分極反転を伴わないような動作方式を採る
ことにより、不揮発性強誘電体メモリ装置のチップ面積
を、ＥＥＰＲＯＭやＤＲＡＭと同程度まで小さくするこ
とができるとともに、その寿命を実用化レベル（１０年
以上）にまで高めることが可能である。
【００２０】
【実施例】以下、図に示す実施例に基づいて、この発明
を詳説する。なお、これによってこの発明が限定される
ものではない。図１は、この発明の強誘電体メモリ装置
の回路構成を示している。図１において強誘電体メモリ
装置の主要部であり、この発明の構成をなすメモリセ
ル、センスアンプ及び列選択回路のみを表示しており、
他の周辺回路については省いている。
【００２１】図２に示すように、この強誘電体メモリ装
置のメモリセルＭ００，Ｍ０１，Ｍ１０，Ｍ１１は、１
個のトランジスタと１個のキャパシタからなり、通常の
ＤＲＡＭと類似した構造を採っている。ただし、キャパ
シタ絶縁膜として、その一部または全部に強誘電体膜を
採用しているとともに、その共通電極Ｐ０，Ｐ１はワー
ド線単位に分割されており、異なるワード線Ｗ０，Ｗ1
に接続されるメモリセルは、それぞれ異なる共通電極に
接続されている。
【００２２】１本のワード線Ｗ０，Ｗ１には、それぞ
れ、１０２４個のメモリセル或はダミーセルが接続され
ている。また、１本のビット線Ｂ０，／Ｂ０，Ｂ１／Ｂ
１には、それぞれ、１２８ないし２５６個のメモリセル
と少なくとも１個のダミーセルが接続されている。すな
わち、１つのメモリセル・ブロックは、通常、２５６Ｋ
ないし５１２Ｋ個のメモリセルと少なくとも２Ｋ個のダ
ミーセルによるアレイ構造をなしている。このダミーセ
ルは、ＤＲＡＭダミーセルと同様に、メモリセルと同一
の構造を有し、基準電位（通常、電源電圧の1/2)が書き
込まれている。
【００２３】センスアンプＳＡ０，ＳＡ１は、メモリセ
ルからの情報をダミーセルからの情報を基準として判定
するもので、ビット線対（Ｂ０と／Ｂ０，Ｂ１と／Ｂ
１）上に読み出された微小な電位差を増幅する差動アン
プである。ここでダミーセルは前記判定の基準となる電
位を発生させる。
【００２４】すなわち、あるメモリセルから読み出され
た信号電圧が、対応する（対となるビット線に接続され
る）ダミーセルから読み出された信号電圧に比べて、大
きいか小さいかによって情報を判定するものである。
【００２５】以下に、この強誘電体メモリ装置の動作に
ついて説明する。ここでは、ワード線Ｗ０に接続してい
るセルＭ００，Ｍ０１をメモリセル、ワード線Ｗ１に接
続しているセルＭ１０，Ｍ１１をダミーセルとする。Ｍ
１０はメモリセルＭ００と対応し、Ｍ１１はメモリセル
Ｍ０１と対応するダミーセルであり、それぞれ対応する
メモリセルのデータを読み出す基準電位を発生する。
【００２６】まず、通常の読み出し・書き込み期間にお
ける動作について説明する。図２は、読み出し時におけ
る各信号線の電圧波形の変化と強誘電体膜の分極状態の
変化（電界−分極特性）を示している。図３は、書き込
み時における各信号線の電圧波形の変化と強誘電体膜の
分極状態の変化（電界−分極特性）を示している。
【００２７】図２および図３において、Ｐ０は共通電極
線、Ｗ０はワード線、Ｂ０はビット線、Ｃ００又はＣ０
１はメモリセルのキャパシタの蓄積電極側ノード、ＳＡ
Ｅはセンスアンプ活性化線、ＣＤ０は列選択線に関して
それぞれの電圧変化を示している。
【００２８】通常の読み出し・書き込み期間において、
各メモリセルＭ００，Ｍ０１及びダミーセルＭ１０，Ｍ
１１の共通電極Ｐ０，Ｐ１は常に電源電圧にある。一
方、記憶保持期間中は、各メモリセルＭ００，Ｍ０１の
キャパシタの蓄積電極側ノードＣ００，Ｃ０１は書き込
まれたデータに応じて電源電位（データ＝１）または接
地電位（データ＝０）に、また、各ダミーセルＭ１０，
Ｍ１１のキャパシタの蓄積電極側ノードＣ１０，Ｃ１１
は基準電位（電源電位の1/2）にある。
【００２９】図２に示した読み出し期間における初期状
態（待機状態）では、各メモリセルメＭ００，Ｍ０１の
キャパシタの蓄積電極側ノードＣ００，Ｃ０１は書き込
まれたデータに応じて電源電位（データ＝１）または接
地電位（データ＝０）にある。図２において、Ｃ００の
蓄積電極側電位が電源電位に等しい時は、図中のの状
態にある。
【００３０】また、Ｃ００の蓄積電極側電位が接地電位
に等しい時は、図中の’の状態にある。一方、各ダミ
ーセルＭ１０，Ｍ１１のキャパシタの蓄積電極側ノード
Ｃ１０，Ｃ１１は基準電位（電源電位の1/2）にある。
また、ビット線対Ｂ０，／Ｂ０，Ｂ１，／Ｂ１は、予め
基準電位（ここでは、電極電位の1/2）に充電されてい
る。情報の読み出しに際しては、ワード線Ｗ０およびダ
ミーワード線Ｗ１を活性化して、スイッチング・トラン
ジスタを導通させる。
【００３１】これにより、メモリセルＭ００，Ｍ０１に
蓄えられた充電電荷がビット線Ｂ０，Ｂ１に読み出さ
れ、基準電位が書き込まれたダミーセルＭ１０，Ｍ１１
からビット線／Ｂ０，／Ｂ１上に読み出された信号との
間に電位差が生じ、の状態にあった分極はに変化
し、’の状態にあった分極は’に変化する。これを
センスアンプＳＡ０，ＳＡ１により比較・増幅すること
で、データを判定する。
【００３２】このとき、センスアンプＳＡ０，ＳＡ１の
動作によってビット線対Ｂ０及び／Ｂ０，Ｂ１及び／Ｂ
１の電位は既に電源電位ないし接地電位となっているの
で、メモリセルＭ００，Ｍ０１の元データはスイッチン
グ・トランジスタを介して当該メモリセルに再書き込み
されている。すなわち、メモリセルの分極状態は、か
らへ、または’から’へと変化する。
【００３３】その後、列選択線ＣＤ０，ＣＤ１のいずれ
か１つ（ここではＣＤ０とする）を活性化して、ビット
Ｂ０，／Ｂ０をそれぞれ情報の入出力を行う入出力線
Ｉ，／Ｉに接続することにより、情報を周辺回路部へ読
み出す。しかる後に、ワード線Ｗ０を不活性化してメモ
リセルＭ００，Ｍ０１をビット線Ｂ０，Ｂ１から切り離
して情報を保持する。その後、ビット線Ｂ０，／Ｂ０，
Ｂ１，／Ｂ１を基準電位に充電して、ダミーセルＭ１
０，Ｍ１１に基準電位を書き込んだ後、ダミーワード線
Ｗ１を不活性化することにより、待機状態に戻る。
【００３４】以上のような通常の読み出しの期間におい
て、データは充電情報として蓄えられているため、各種
のリーク電流すなわちスイッチング・トランジスタのＯ
ＦＦ電流、キャパシタ蓄積電極側ノードのＰＮ接合にお
けるリーク電流、強誘電体膜のリーク電流などにより情
報が消失する恐れがある。したがって、通常のＤＲＡＭ
と同様に、定期的にデータのリフレッシュ（再書き込
み）を行う必要がある。
【００３５】図３に示した書き込み期間においても、セ
ンスアンプＳＡ０，ＳＡ１の活性化までは読み出し期間
と同様の動作を行う。すなわち、分極状態が図３の電界
−分極特性で示したまたは’の状態にある初期状態
または前状態において、そのときのメモリセル情報を一
旦ビット線対Ｂ０及び／Ｂ０，Ｂ１及び／Ｂ１上に読み
出して、センスアンプＳＡ０，ＳＡ１を活性化する。こ
のとき、分極状態は、からへ、または’から’
へ変化する。
【００３６】その後、列選択線ＣＤ０，ＣＤ１の内いず
れか１つ（ここではＣＤ０）を活性化して入出力線Ｉ，
／Ｉから記憶すべき信号を読み込む。このとき、センス
アンプＳＡ０，ＳＡ１は動作状態になっているので、ビ
ット線対Ｂ０及び／Ｂ０の電位は、新たに書き込まれた
データに応じて電源電位ないし接地電位となっている。
したがって、メモリセルＭ００にはスイッチング・トラ
ンジスタを介して新たな情報が書き込まれる。このと
き、分極状態はからへ、または’から’へ変化
する。
【００３７】一方、新たなデータが書き込まれなかった
ビット線対Ｂ１及び／Ｂ１の電位は、元データに応じた
電位のままであり、これがそのままスイッチング・トラ
ンジスタを介してメモリセルＭ０１に再書き込みされ
る。
【００３８】以下、読み出しサイクルと同様に、ワード
線Ｗ０を不活性化してメモリセルＭ００，Ｍ０１をビッ
ト線Ｂ０，Ｂ１から切り離して情報を保持する。その
後、ビット線Ｂ０，／Ｂ０，Ｂ１，／Ｂ１を基準電位に
充電して、ダミーセルＭ１０，Ｍ１１に基準電位を書き
込んだ後、ダミーワード線Ｗ１を不活性化することによ
り、待機状態に戻る。
【００３９】したがって、このときキャパシタの強誘電
体膜には、常に同一方向の電界がかかるようになってい
るので、図２及び図３の電界−分極特性グラフに示すよ
うに分極反転を起こさない。よって、強誘電体膜の劣化
を小さくすることができる。すなわち、通常の書き込み
・読み出し期間では、強誘電体膜を単なる高誘電率の容
量膜として利用することにより、実用的なデバイス寿命
を保証するものである。
【００４０】次に、電源遮断時における動作について説
明する。図４は、電源遮断時における各信号線の電圧波
形の変化と強誘電体膜の分極状態の変化（電界−分極特
性）を示している。電源遮断時には、すべてのメモリセ
ル・データを順次ワード線毎にリフレッシュ（読み出し
／再書き込み）し、メモリセルの蓄積電極にデータが再
書き込みされている状態で、その共通電極の電位を接地
電位にすることにより、メモリセルの充電情報を分極情
報に変換する。
【００４１】強誘電体材料の分極は、無電界下では長期
にわたって破壊されないので、電源を切った状態でもメ
モリセル情報は保持され、不揮発性メモリ装置が実現さ
れる。まず、図２における通常の読み出し期間と同様
に、ワード線Ｗ０を活性化して、メモリセルＭ００，Ｍ
０１の情報をビット線Ｂ０，Ｂ１上に読み出した後、セ
ンスアンプＳＡ０，ＳＡ１で増幅し、メモリセルＭ０
０，Ｍ０１に再書き込みする。このときの分極状態は、
図４に示すまたは’の状態にある。
【００４２】その後、メモリセルの共通電極Ｐ０を接地
することにより、電源電位（データ＝１）が書き込まれ
ていたメモリセルのキャパシタ強誘電体膜の分極を反転
させる。このとき、分極はからへと変化する。
【００４３】また、接地電位（データ＝０）が書き込ま
れていたメモリセルのキャパシタ強誘電体膜の分極は反
転しない。すなわち、分極状態は’から’へと変化
するのみである。このとき、ダミーセルＭ１０，Ｍ１１
に関しては、共通電極Ｐ１の電位を下げる操作は行わ
ず、したがって、分極情報への変換は行わない。
【００４４】以上の操作を各ワード線毎に繰り返すこと
により、すべてのメモリセルのデータを充電情報から分
極情報に変換する。すべてのメモリセルについて変換が
終わった後、メモリ装置の電源を遮断する。
【００４５】電源遮断後は、上記の各種リーク電流によ
り、蓄積電極側ノードＣ００，Ｃ０１の電位はゆっくり
と下降し、充分に時間が経過した後には、接地電位に達
してキャパシタ間の電界が零になるので、これらの分極
状態はまたは’のように変化する。
【００４６】電源投入時までは、この状態が保持される
ことになる。このとき、ダミーセルＭ１０，Ｍ１１の情
報は保持する必要がないため、上記操作は不要である。
【００４７】このモードにおいて、分極が反転しなけれ
ばならない条件は、キャパシタの蓄積電極側ノードが電
源電位にあり、共通電極が接地電位にあるときである。
このように、強誘電体膜に電源電圧が印加されることに
より分極が反転するためには、この強誘電体膜が抗電界
に達する電圧を電源電圧以下にするような強誘電体膜厚
が必要である。
【００４８】次に、電源投入時における動作について説
明する。図５は、電源投入時における各信号線の電圧波
形の変化と強誘電体膜の分極状態の変化（電界−分極特
性）を示している。電源投入時には、すべてのメモリセ
ル・データを、ワード線毎に順次、分極情報から充電情
報へ変換することにより、通常の読み出し・書き込み期
間に復帰させる。
【００４９】まず、メモリセルの共通電極Ｐ０はすべて
接地電位となっており、各ビット線対Ｂ０及び／Ｂ０，
Ｂ１及び／Ｂ１は基準電位に充電されている。メモリセ
ルの蓄積電極側ノードＣ００，Ｃ０１はリーク電流によ
る放電のため、接地電位となっている。このとき、分極
状態は図５に示すまたは’の状態にある。
【００５０】この状態で、まず、ワード線Ｗ０を活性化
させて、スイッチング・トランジスタを導通させ、蓄積
電極側ノードＣ００，Ｃ０１に基準電位を印加する。こ
れによって、分極状態はからへ、または’から
’へと変化する。
【００５１】このとき、強誘電体膜が分極反転を起こす
とデータが破壊されるので、この強誘電体膜が抗電界に
達する電圧を印加電圧差（基準電位を与えられたビット
線にメモリセルから接地電位の信号を読み出した時のビ
ット線電位と接地電位の差で接地電位と基準電位との差
にほぼ等しく、この場合は電源電位の約1/2)以上になる
ような膜厚にして、分極反転しないようにする必要があ
る。
【００５２】その後、共通電極Ｐ０に強誘電体膜が抗電
界に達する電圧と基準電位の和よりも高い電圧パルス
（この場合、電源電圧の１.５倍の電圧パルス）を印加
することにより、電源遮断時に分極反転したメモリセル
の強誘電体膜のみを再度分極反転させる。このときの分
極反転の有無により、ビット線Ｂ０，Ｂ１上の電荷量の
変化に差が生じ、これがビット線上Ｂ０，Ｂ１に電位変
化として現れ分極状態はからへ、または’から
’へ変化する。
【００５３】その後、メモリセルの共通電極Ｐ０を、通
常の読み出し・書き込みモードの電位である電源電位に
した後、センスアンプＳＡ０，ＳＡ１を活性化して、こ
の電位変化を増幅・判定し、また、スイッチング・トラ
ンジスタを介してメモリセルＭ００，Ｍ０１に、充電情
報としてデータを書き込む。このとき分極状態はから
へ、または’から’へ変化する。
【００５４】このようにして、電源遮断時の分極情報を
充電情報に変換し、通常の読み出し・書き込みモードに
復帰する。このセンスアンプによる情報の判定におい
て、通常の書き込み・読み出し期間と同様に、ダミーセ
ルＭ１０，Ｍ１１からの信号との比較により、メモリセ
ルＭ００，Ｍ０１のデータを判定しようとすると、１本
のビット線に接続する１２８個ないし２５６個のメモリ
セルに対して、１個のダミーセルが対応するため、ダミ
ーセルを構成する強誘電体膜が、メモリセルを構成する
強誘電体膜よりも２桁以上多く分極反転を行う可能性が
あり、ダミーセルを構成する強誘電体膜の寿命でメモリ
装置の寿命が制限されてしまい（寿命が２桁以上短くな
る）、望ましくない。
【００５５】したがって、分極情報を読み出す際には、
ダミーセルＭ１０，Ｍ１１を用いず、予め設定された参
照電位と比較することにより、データの判定をすること
が望ましい。ここで、情報が読み出されたビット線Ｂ
０，Ｂ１の電位は、分極反転の有無に拠らず常に基準電
圧から上昇するので、これを検知するための参照電位
は、基準電圧（電源電位の1/2）よりも高くしておく必
要がある。この基準電位は、メモリアレイ外部の周辺回
路部において、生成される。
【００５６】また、通常の読み出し・書き込み期間に戻
る際に、ダミーセルＭ１０，Ｍ１１に充電情報（基準電
位）を書き込んでおく必要があるが、これは、ダミーセ
ルＭ１０，Ｍ１１にビット線／Ｂ０，／Ｂ１から基準電
位を与えながら、共通電極Ｐ１に電源電圧の１．５倍の
パルス電圧を印加した後、電源電位を与えることで達成
される。これは、ダミーセルＭ１０，Ｍ１１を構成する
強誘電体膜の分極を、メモリセルＭ００，Ｍ０１を構成
する強誘電体膜の分極に揃えた上で、基準電圧に充電す
るためである。
【００５７】以上のように、この構成においては、キャ
パシタを構成する強誘電体膜の分極反転は、電源遮断時
および電源投入時にのみ起こるので、強誘電体膜の膜質
劣化は少なく、実用的なデバイス寿命を保証することが
可能である。
【００５８】上述の、分極情報から充電情報への変換、
及び、充電情報から分極情報への変換は、ワード線毎に
なされるが、これは、同時に、センスアンプ１組当たり
１個のメモリセルに対して行うことができるので、通常
の読み出し・書き込み期間におけるリフレッシュ（１６
ＭＤＲＡＭの典型的な例として、センスアンプ８組当た
り１個のメモリセルが、同時にリフレッシュされる）サ
イクルよりも短い周期で、変換を終えることも可能であ
る。ただし、同時に多くのメモリセルのデータを変換す
ると、ピーク電流の上昇により電源線の電位変動が発生
し、データ破壊が起こる可能性があるので、注意が必要
である。
【００５９】
【発明の効果】この発明によれば、１個のトランジスタ
と１個のキャパシタからなるメモリセルを有し、かつ、
通常の書き込み・読み出しサイクルでは分極反転を伴わ
ないような動作方式を採っているので、ＤＲＡＭと同程
度の小さなチップ面積で、実用化レベルの寿命を持つ、
不揮発性強誘電体メモリ装置を提供することが可能であ
る。
【図面の簡単な説明】
【図１】この発明の強誘電体メモリ装置の回路構成図で
ある。
【図２】読み出し時における信号電圧変化と電界−分極
特性を示す説明図である。
【図３】書き込み時における信号電圧変化と電界−分極
特性を示す説明図である。
【図４】電源遮断時における信号電圧変化と電界−分極
特性を示す説明図である。
【図５】電源投入時における信号電圧変化と電界−分極
特性を示す説明図である。
【図６】従来の強誘電体メモリ装置の回路構成図であ
る。
【符号の説明】
Ｍ００，Ｍ０１ メモリセル Ｍ１０，Ｍ１１ ダミーセル ＳＡ０，ＳＡ１ センスアンプ Ｗ０，Ｗ１ ワード線 Ｐ０，Ｐ１ 共通電極 Ｂ０，／Ｂ０，Ｂ１，／Ｂ１ ビット線 ＳＡＥ センスアンプ活性化
信号線 Ｃ００，Ｃ０１，Ｃ１０，Ｃ１１ メモリセルの蓄積電
極側ノード ＣＤ０，ＣＤ１ 列選択信号 Ｉ，／Ｉ 入出力信号線 Ｅ 強誘電体膜に印加さ
れる電界 Ｐ 強誘電体膜の分極
フロントページの続き (56)参考文献 特開 平２−301093（ＪＰ，Ａ) 特開 平３−283176（ＪＰ，Ａ) 特開 平５−75072（ＪＰ，Ａ) 特開 平５−89692（ＪＰ，Ａ) 特開 平５−325572（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/10 451 G11C 11/22 H01L 21/8247 H01L 29/788 H01L 29/792

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 強誘電体メモリ装置が、情報を記憶する
    メモリセルと、情報を判定する際の基準となる信号を保
    持するダミーセルと、上記メモリセルに記憶された情報
    を電圧レベルで判定する差動型のセンスアンプと、セン
    スアンプから延在するビット線対と、ビット線と交差す
    る方向に延在するワード線と、ワード線と平行方向に延
    在しかつ上記メモリセルが接続されるワード線毎に分割
    され上記メモリセルに記憶された情報の制御を行う共通
    電極を備え、 上記メモリセルが上記ビット線と上記ワード線との交点
    に接続され、かつ１個のトランジスタと１個のキャパシ
    タからなり、キャパシタ内に存在するキャパシタ絶縁膜
    の少なくとも一部が強誘電体材料からなる強誘電体膜を
    有し、 上記強誘電体メモリ装置の読み出し・書き込みサイクル
    の駆動方法として、上記メモリセルを構成する上記キャ
    パシタ絶縁膜の共通電極を電源電圧に保ち、読み出し時
    には、上記ビット線対にかかる電位を予め定められた基
    準電位に等しくした後、上記ワード線に高電圧をかけて
    上記メモリセルを構成する上記トランジスタを導通さ
    せ、メモリセルからビット線に読み出された信号と、上
    記基準電位が書き込まれダミーセルから対となるもう一
    方のビット線に読み出された信号とを、上記センスアン
    プにより比較・判定し、かつ一定期間毎にメモリセルに
    記憶されたデータの読み出し・再書き込みによる情報の
    リフレッシュを行うことによって、メモリセルへの印加
    電圧として上記キャパシタ絶縁膜の分極状態が反転しな
    い印加電圧領域を用い、メモリセルのデータをキャパシ
    タの充電情報の形で保持させることを特徴とする強誘電
    体メモリ装置の駆動方法。
  2. 【請求項２】 強誘電体メモリ装置が、情報を記憶する
    メモリセルと、情報を判定する際の基準となる信号を保
    持するダミーセルと、上記メモリセルに記憶された情報
    を電圧レベルで判定する差動型のセンスアンプと、セン
    スアンプから延在するビット線対と、ビット線と交差す
    る方向に延在するワード線と、ワード線と平行方向に延
    在しかつ上記メモリセルが接続されるワード線毎に分割
    され上記メモリセルに記憶された情報の制御を行う共通
    電極を備え、 上記メモリセルが上記ビット線と上記ワード線との交点
    に接続され、かつ１個のトランジスタと１個のキャパシ
    タからなり、キャパシタ内に存在するキャパシタ絶縁膜
    の少なくとも一部が強誘電体材料からなる強誘電体膜を
    有し、 上記強誘電体メモリ装置の電源遮断直前の駆動方法とし
    て、全メモリセルをワード線毎に順次リフレッシュし、
    各ワード線に対してメモリセルへの再書き込みが完了し
    た後に、上記分割された共通電極の電位を電源電位から
    接地電位に引き落とすことにより、メモリセルのデータ
    の充電情報をワード線ごとに分極情報に変換し、全メモ
    リセルに対して上記情報変換が完了した時点でメモリ装
    置の電源を遮断することにより、電源遮断後はキャパシ
    タの分極情報の形で保持させることを特徴とする強誘電
    体メモリ装置の駆動方法。
  3. 【請求項３】 強誘電体メモリ装置が、情報を記憶する
    メモリセルと、情報を判定する際の基準となる信号を保
    持するダミーセルと、上記メモリセルに記憶された情報
    を電圧レベルで判定する差動型のセンスアンプと、セン
    スアンプから延在するビット線対と、ビット線と交差す
    る方向に延在するワード線と、ワード線と平行方向に延
    在しかつ上記メモリセルが接続されるワード線毎に分割
    され上記メモリセルに記憶された情報の制御を行う共通
    電極を備え、 上記メモリセルが上記ビット線と上記ワード線との交点
    に接続され、かつ１個のトランジスタと１個のキャパシ
    タからなり、キャパシタ内に存在するキャパシタ絶縁膜
    の少なくとも一部が強誘電体材料からなる強誘電体膜を
    有し、 上記強誘電体メモリ装置の電源投入直後の駆動方法とし
    て、分極情報を保持しているメモリセルから、上記ワー
    ド線単位に上記ビット線上に読み出された信号と、予め
    設定された参照電位が印加された対となるもう一方のビ
    ット線に読み出された信号とを、上記センスアンプによ
    り比較・判定した後、分極情報を再度充電情報としてメ
    モリセルに書き込むことを特徴とする強誘電体メモリ装
    置の駆動方法。
  4. 【請求項４】 上記強誘電体膜が抗電界を達成する電圧
    が上記基準電位を与えられたビット線に上記メモリセル
    から低電位側の信号を読み出した時のビット線電位と接
    地電位との差以上で、かつ、電源電圧以下であることを
    特徴とする請求項１、請求項２又は請求項３記載の強誘
    電体メモリ装置の駆動方法。
  5. 【請求項５】 上記強誘電体メモリ装置の電源遮断直前
    および電源投入直後において、充電情報から分極情報
    へ、あるいは分極情報から充電情報へ同時に変換される
    メモリセルの数が、上記センスアンプ１組当たり多くと
    も１個であることを特徴とする請求項２または請求項３
    記載の強誘電体メモリ装置の駆動方法。
  6. 【請求項６】 上記強誘電体メモリ装置の電源投入直後
    の駆動方法として、上記メモリセルの全ての共通電極を
    当初接地電位とし、上記メモリセルを予め上記基準電位
    に充電されたビット線に接続した後、分割された共通電
    極に、順次上記強誘電体膜が抗電界に達する電圧と上記
    基準電位の和よりも高い電圧を印加することにより、メ
    モリセルに書き込まれていた分極情報を読み出し、予め
    設定された参照電位を上記ビット線と対となるもう一方
    のビット線に印加し、上記センスアンプにより分極情報
    の値を判定した後、メモリセルに接続された共通電極を
    電源電位にすることにより、再度分極情報と同じデータ
    をメモリセルに充電情報として書き込み、かつ、上記ダ
    ミーセルの蓄積電極側を上記基準電位が与えられた上記
    対となるもう一方のビット線に接続した後、分割された
    共通電極に、順次上記強誘電体膜が抗電界に達する電圧
    と上記基準電位の和よりも高い電圧を印加し、さらにそ
    の後共通電極を電源電圧にすることにより、上記ダミー
    セルに基準電位の充電情報を書き込むことを特徴とする
    請求項３記載の強誘電体膜メモリ装置の駆動方法。
  7. 【請求項７】 上記強誘電体メモリ装置の電源投入直後
    においては、上記メモリセルからビット線上に読み出さ
    れた分極情報を上記センスアンプにより比較・判定する
    際に、対となるビット線上に印加される上記参照電位
    が、読み出し時において上記基準電位が書き込まれてい
    るダミーセルの情報を読み出した際の上記対となるもう
    一方のビット線の電位よりも高いことを特徴とする請求
    項３又は請求項６記載の強誘電体メモリ装置の駆動方
    法。
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