DE69630758T2

DE69630758T2 - Ferroelektrischer Speicher und Datenleseverfahren von diesem Speicher

Info

Publication number: DE69630758T2
Application number: DE69630758T
Authority: DE
Inventors: Tetsuro Kawasaki-shi Kanagawa Tamura; Kazuaki Kawasaki-shi Kanagawa Takai; Shigenobu Kawasaki-shi Kanagawa Taira
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-09-08
Filing date: 1996-09-04
Publication date: 2004-05-27
Anticipated expiration: 2016-09-05
Also published as: EP0767464A2; EP0767464A3; US6356475B1; KR970017603A; DE69630758D1; EP0767464B1; KR100216645B1

Description

Die vorliegende Erfindung betrifft im allgemeinen einen ferroelektrischen Speicher und ein Verfahren zum Auslesen von Daten aus dem ferroelektrischen Speicher und, im besonderen, einen ferroelektrischen Speicher mit Speicherzellen, in denen ferroelektrische Kondensatoren, die aus ferroelektrischen Substanzen wie beispielsweise Pb(Zr, Ti)O₃ gebildet sind, als Speichermedien verwendet werden.
Die vorliegende Erfindung ist auch auf einen ferroelektrischen Speicher und ein Verfahren zum Auslesen von Daten aus dem ferroelektrischen Speicher gerichtet, um eine stabile Ausleseoperation auszuführen, indem eine Signaltoleranz zum Auslesen der Daten vergrößert wird.
Ein Halbleiterspeicher unter Verwendung von ferroelektrischen Kondensatoren, die aus ferroelektrischen Substanzen wie beispielsweise Pb(Zr, Ti)O₃ gebildet sind, ist ein nichtflüchtiger Speicher und hat das Merkmal, daß er im wesentlichen dieselbe Schreib- und Lesegeschwindigkeit wie ein DRAM aufweist. Deshalb wird angenommen, daß eine Nachfrage nach einer großen Anzahl von ferroelektrischen Speichern in Zukunft zunehmen wird.
Bezüglich eines Operationsverfahrens des ferroelektrischen Speichers sind verschiedene Arten von Verfahren bekannt, und diese Operationsverfahren sind zum Beispiel offenbart in dem US-Patent Nr. 4,873,664 (Ramtron) und in der japanischen Patentveröffentlichung 7-13877 (Toshiba CO. LTD). Bei diesen Verfahren werden die Daten durch Anwenden einer Spannung auf den ferroelektrischen Kondensator gemäß einer Inversion einer Polarisation des ferroelektrischen Kondensators unterschieden.
Wenn eine Speicherzelle aus einem Transistor und einem Kondensator konstruiert ist, muß zum Bestimmen, ob die Polarisation invertiert ist oder nicht, eine Referenzschaltung (Blindzelle), die eine Zwischenlast (oder Spannung) erzeugt, mit dem ferroelektrischen Kondensator aufgebaut werden.
Charakteristiken dieser Referenzschaltung können durch eine Prozeßabweichung eines ferroelektrischen Films und Ermüdung auf Grund der Inversion (im folgenden als Inversionsermüdung bezeichnet) des ferroelektrischen Kondensators leicht variieren. Deshalb liegt ein Problem darin, daß die Signaltoleranz reduziert wird und keine stabile Ausleseoperation ausgeführt werden kann.
Im folgenden wird eine detailliertere Beschreibung der Operation des oben angeführten ferroelektrischen Speichers nach Stand der Technik gegeben.
1 zeigt ein schematisches Diagramm zum Darstellen eines Teils von einer Ausführungsform eines ferroelektrischen Speichers nach Stand der Technik. Der in 1 gezeigte ferroelektrische Speicher enthält Speicherzellen 1, 2, die ferroelektrische Kondensatoren 3, 4 und Transistoren 5, 6 haben, die Transmissionsgatter bilden. Die Transistoren 5, 6 sind sogenannte Zellentransistoren.
In 1 bezeichnen die Bezugszeichen "WL0 und WL1" Wortleitungen zum Selektieren einer Speicherzelle, und die Bezugszeichen "PL0 und PL1" bezeichnen Plattenleitungen zum Antreiben einer Plattenelektrode des ferroelektrischen Kondensators einer selektierten Speicherzelle.
Der in 1 gezeigte ferroelektrische Speicher enthält ferner Blindzellen 7, 8, die ferroelektrische Kondensatoren 9, 10 mit einem Überlappungsbereich von Gegenelektroden haben, der halb so groß wie jener der ferroelektrischen Kondensatoren 3, 4 ist, und Zellentransistoren 11, 12. In dieser Ausführungsform wird in die ferroelektrischen Kondensatoren 9, 10 eine logische "1" geschrieben.
In 1 bezeichnen die Bezugszeichen "DWL0 und DWL1" Wortleitungen zum Selektieren der Blindzelle, und die Be zugszeichen "DPL0 und DPL1" bezeichnen Plattenleitungen zum Antreiben einer Plattenelektrode des ferroelektrischen Kondensators einer selektierten Blindzelle.
Ferner bezeichnen die Bezugszeichen "BL und /BL" Bitleitungen, die Datenleitungen (Datenübertragungsleitungen) bilden, und der ferroelektrische Speicher enthält weiterhin einen Leseverstärker, der eine Spannungsdifferenz zwischen den Bitleitungen BL und /BL verstärkt, wenn Daten ausgelesen werden, und Daten detektiert, die aus der selektierten Speicherzelle ausgelesen werden.
2 und 3 zeigen Darstellungen zum Erläutern einer Datenschreibsequenz in der Speicherzelle des ferroelektrischen Speichers. In diesen Zeichnungen ist ein Beispiel für die Datenschreibsequenz in der Speicherzelle 1 gezeigt. Eine horizontale Achse bezeichnet eine Spannung zwischen der Bitleitung BL und der Plattenleitung PL0, nämlich eine Spannung V_BL der Bitleitung BL zur Erde minus einer Spannung V_PL0 der Plattenleitung PL0 zur Erde. Eine vertikale Achse bezeichnet eine Polarisation P des ferroelektrischen Kondensators 3.
Wenn zum Beispiel eine logische "1" in die Speicherzelle 1 geschrieben wird, wird die Spannung V_PL0 der Plattenleitung PL0 auf 0 V eingestellt, und der Zellentransistor 5 wird eingestellt, um leitend zu sein. Unter dieser Bedingung wird die Spannung V_BL der Bitleitung BL von 0 V auf VCC verändert und anschließend auf 0 V verändert.
Bei der obigen Sequenz verändert sich ein Zustand der Polarisation P des ferroelektrischen Kondensators 3, wie in 2 gezeigt, von einem Punkt a zu einem Punkt b und dann zu einem Punkt c. Am Punkt c erreicht die Polarisation P des ferroelektrischen Kondensators 3 eine positive Polarisation Ps. Als Resultat wird eine logische "1" in dem ferroelektri schen Kondensator 3 gespeichert. Eine geschlossene Kurve von b zu c zu d zu e zu b bezeichnet eine Hystereseschleife.
Wenn andererseits eine logische "0" in die Speicherzelle 1 geschrieben wird, wird die Spannung V_BL der Bitleitung BL auf 0 V eingestellt, und der Zellentransistor 5 wird eingestellt, um leitend zu sein. Unter dieser Bedingung wird die Spannung V_PL0 der Plattenleitung PL0 von 0 V auf VCC verändert und ferner auf 0 V verändert.
Bei der obigen Sequenz verändert sich eine Spannung einer Speicherelektrode 3A zu jener einer Plattenelektrode 3B des ferroelektrischen Kondensators von 0 V auf –VCC und ferner auf 0 V. Ein Zustand der Polarisation P des ferroelektrischen Kondensators 3 verändert sich, wie in 3 gezeigt, von einem Punkt a zu einem Punkt d und dann zu einem Punkt e. Am Punkt e erreicht die Polarisation P des ferroelektrischen Kondensators 3 eine negative Polarisation –Ps. Als Resultat wird in dem ferroelektrischen Kondensator 3 eine logische "0" gespeichert.
4 zeigt Wellenformen zum Erläutern einer Datenlesesequenz aus der Speicherzelle des ferroelektrischen Speichers. In der Zeichnung ist ein Beispiel für die Datenlesesequenz aus der Speicherzelle 1 gezeigt. Eine Wellenform A bezeichnet eine Veränderung der Spannung der Wortleitungen WL0, DWL0, eine Wellenform B bezeichnet eine Veränderung der Spannung der Plattenleitungen PL0, DPL0, und eine Wellenform C bezeichnet eine Veränderung der Spannung der Bitleitung BL. 5 zeigt eine Darstellung zum Erläutern der Datenlesesequenz aus der Speicherzelle des ferroelektrischen Speichers.
Wenn Daten aus der Speicherzelle 1 ausgelesen werden, werden die Bitleitungen BL, /BL auf 0 V eingestellt, und die Wortleitungen WL0, DWL0 werden auf VCC + VTH (eine Schwellenspannung des Zellentransistors) erhöht, um die Zellen transistoren 5, 11 leitend zu machen. Weiterhin werden die Plattenleitungen PL0, DPL0 auf VCC erhöht.
Zu dieser Zeit wird, wenn zum Beispiel die logische "1" zuvor in den ferroelektrischen Kondensator 3 geschrieben wird, die Polarisation P des ferroelektrischen Kondensators 3 von einem Punkt c zu einem Punkt K1 verändert, wie in 5 gezeigt. In diesem Fall wird eine Ladung δQ1, durch die die Spannung V_BL der Bitleitung BL dieselbe wie die Spannung der Speicherelektrode 3A des ferroelektrischen Kondensators 3 ist, von dem ferroelektrischen Kondensator 3 für die Bitleitung BL vorgesehen. Als Resultat steigt die Spannung V_BL der Bitleitung BL von 0 V auf V1 V an, wie in 4 gezeigt.
Wenn andererseits zum Beispiel die logische "0" zuvor in den ferroelektrischen Kondensator 3 geschrieben wird, verändert sich die Polarisation P des ferroelektrischen Kondensators 3 von einem Punkt e zu einem Punkt K2, wie in 5 gezeigt. In diesem Fall wird eine Ladung δQ2, durch die die Spannung V_BL der Bitleitung BL dieselbe wie die Spannung der Speicherelektrode 3A des ferroelektrischen Kondensators 3 ist, von dem ferroelektrischen Kondensator 3 für die Bitleitung BL vorgesehen. Als Resultat steigt die Spannung V_BL der Bitleitung BL von 0 V auf V2 V an, wie in 4 gezeigt.
Da der Überlappungsbereich der Gegenelektroden des ferroelektrischen Kondensators 9 in der Blindzelle 7 halb so groß wie jener des ferroelektrischen Kondensators 3 in der Speicherzelle 1 ist und die logische "1" als Anfangsbedingung in den ferroelektrischen Kondensator 9 geschrieben wird, erreicht die Spannung V_/BL der Bitleitung /BL einen Zwischenpegel zwischen V1 und V2. Diese Zwischenspannung kann die Referenzspannung sein (betriebsfähig als Funktion der Blindzelle).
Wenn die logische "1" zuvor in den ferroelektrischen Kondensator 3 geschrieben wird, erhöht deshalb der Leseverstärker 13, da die Spannung V_BL (= V1) der Bitleitung BL größer als die Spannung V_/BL der Bitleitung /BL ist, die Spannung V_BL der Bitleitung BL auf die Spannung VCC und verringert die Spannung V_/BL der Bitleitung /BL auf 0 V.
Wenn im Gegensatz dazu die logische "0" zuvor in den ferroelektrischen Kondensator 3 geschrieben wird, verringert der Leseverstärker 13, da die Spannung V_BL (= V2) der Bitleitung BL kleiner als die Spannung V_/BL der Bitleitung /BL ist, die Spannung V_BL der Bitleitung BL auf 0 V und erhöht die Spannung V_/BL der Bitleitung /BL auf die Spannung VCC.
Auf diese Weise wird die Blindzelle 7 für die Referenzspannung von allen Speicherzellen verwendet, die mit der Bitleitung verbunden sind. Deshalb wird in dem oben erläuterten ferroelektrischen Speicher die Blindzelle 7 immer dann angetrieben, wenn irgendeine Speicherzelle, die mit der Bitleitung BL verbunden ist, zum Beispiel die Speicherzelle 1, selektiert wird. Die Blindzelle 8 wird immer dann angetrieben, wenn irgendeine Speicherzelle, die mit der Bitleitung /BL verbunden ist, zum Beispiel die Speicherzelle 2, selektiert wird.
Deshalb nimmt eine Ermüdung auf Grund der Inversion (im folgenden als Inversionsermüdung bezeichnet) der ferroelektrischen Kondensatoren 9, 10 der Blindzellen 7, 8 im Vergleich zu den ferroelektrischen Kondensatoren der normalen Speicherzelle, wie z. B. den ferroelektrischen Kondensatoren 3, 4, zu. Auf diese Weise verändern sich Charakteristiken der Speicherzelle, und daher nimmt eine Auslesetoleranz ab.
Es ist schwierig, die Blindzellen unter Berücksichtigung der Charakteristikveränderung auf Grund der Inversionsermüdung zu konstruieren. Deshalb liegt ein Problem darin, daß der in 1 gezeigte ferroelektrische Speicher nach Stand der Technik nicht für einen langen Zeitraum stabil arbeiten kann.
Es gibt einen anderen ferroelektrischen Speicher, in dem der Überlappungsbereich der Gegenelektroden der ferroelektrischen Kondensatoren 9, 10 doppelt so groß wie jener der Speicherzellen 3, 4 ist und eine logische "0" in die ferroelektrischen Kondensatoren 9, 10 geschrieben wird. Dieser ferroelektrische Speicher hat jedoch dasselbe Problem wie der in 1 gezeigte ferroelektrische Speicher.
Als nächstes folgt eine Beschreibung eines Operationsverfahrens des ferroelektrischen Speichers, der in der obengenannten japanischen Patentveröffentlichung Nr. 7-13877 offenbart ist. Dieser ferroelektrische Speicher ist auch offenbart in "Proposal of an operation method of a nonvolatile ferroelectric memory having a Vcc/2 common plate", Unterlagen der EIC Electronics Society, C-509, 1995, auf japanisch.
Der vorgeschlagene ferroelektrische Speicher hat eine Zellenstruktur, die einem DRAM ähnlich ist, wobei der ferroelektrische Film für einen Kondensator verwendet wird. Der ferroelektrische Speicher ist in einem DRAM-Modus in einem normalen Operationszustand operativ, speichert Informationen durch Remanenzpolarisation des ferroelektrischen Kondensators im Abschaltezustand und liest die Informationen, wenn die Energiequelle zugeführt wird. Deshalb ist der ferroelektrische Speicher als nichtflüchtiger Speicher betriebsfähig.
Es folgt nun eine detaillierte Beschreibung des obengenannten ferroelektrischen Speichers.
Wenn der ferroelektrische Speicher im DRAM-Modus arbeitet, werden Daten nicht durch die Remanenzpolarisation des Kondensators gespeichert, sondern durch eine Ladung, die in einer linearen Kapazität gespeichert ist. Dabei wird ein Plattenspannungspegel auf die Spannung Vcc/2 eingestellt, und ein Spannungspegel eines Speicherknotens wird gemäß den Daten auf Vcc oder 0 V eingestellt. Wenn der ferroelektrische Speicher im DRAM-Modus arbeitet, ist in diesem Fall eine Auffrischoperation erforderlich.
Wenn anschließend die Energiequelle ausgeschaltet wird, werden die Daten als Remanenzpolarisation des ferroelektrischen Kondensators gehalten.
Wenn ferner die Energiequelle zugeführt wird, wird die Remanenzpolarisation in eine Speicherladung verändert. Nachdem eine Leseoperation in allen Speicherzellen in einem FRAM-Modus ausgeführt ist, wird der Speicher deshalb auf den DRAM-Modus eingestellt.
In diesem Fall wird der Plattenspannungspegel auf die Spannung Vcc/2 eingestellt, und die Bitleitung wird auf 0 V vorgeladen. Ferner wird eine Wortleitung selektiert, und ein Spannungspegel der selektierten Wortleitung wird erhöht. Wenn die Bitleitung mit dem Kondensator verbunden ist, steigt der Spannungspegel der Bitleitung über 0 V an. Da ein Grad des Anstiegs gemäß einer Richtung der Polarisationsinversion jedoch variiert, können die Daten durch die Abweichung unterschieden werden. Nachdem die Daten auf diese Weise in allen Speicherzellen ausgelesen sind, wird der ferroelektrische Speicher auf den DRAM-Modus eingestellt.
Jedoch hat auch der ferroelektrische Speicher, der in der japanischen Patentveröffentlichung Nr. 7-13877 offenbart ist, ein Problem. Anders als bei dem Ramtron-Verfahren wird die Plattenleitung, wenn die Daten aus dem ferroelektrischen Speicher ausgelesen werden, nicht angetrieben, sondern der Spannungspegel der Bitleitung variiert. Um zu unterscheiden, ob die Polarisationsinversion auftritt, ist in diesem Fall die Blindzelle zum Erzeugen der Referenzspannung erforderlich.
Deshalb beeinflussen Charakteristiken der Blindzelle eine Zuverlässigkeit der Leseoperation. Da eine Spannung, die auf den Kondensator angewendet wird, wegen der Kompatibilität mit dem DRAM-Modus relativ klein ist, d. h., Vcc/2, nimmt besonders eine Signalspannung ab, und daher ist das Problem vorhanden, daß leicht ein Lesefehler auftreten kann.
US 5262982 offenbart ein Verfahren zum Lesen von Daten aus einem ferroelektrischen Speicher, der eine Speicherzelle hat, welche Speicherzelle ein Transmissionsgatter mit einem ersten Ladungseingabe- und -ausgabeport, der mit einer Datenleitung verbunden ist, und einem zweiten Ladungseingabe- und -ausgabeport hat, und einen ferroelektrischen Kondensator mit einer ersten Elektrode, die mit dem zweiten Ladungseingabe- und -ausgabeport verbunden ist, und einer zweiten Elektrode, die mit einer Treiberspannungsleitung verbunden ist. Das Verfahren umfaßt das sukzessive Anwenden von ersten und zweiten elektrischen Feldern mit entgegengesetzten Richtungen auf den ferroelektrischen Kondensator. Die elektrischen Felder, die angewendet werden, sind so, um die Polarisation des ferroelektrischen Kondensators im wesentlichen unverändert zu lassen. Ladung, die übertragen wird, während das erste Feld angewendet wird, wird in einem ersten Kondensator gespeichert, und Ladung, die übertragen wird, während das zweite elektrische Feld angewendet wird, wird in einem zweiten Kondensator gespeichert. Die ersten und zweiten Kondensatoren sind parallel mit einem Verstärker verbunden, um die Daten zu erhalten.
Das Verfahren, das in US 5262982 offenbart ist, erfordert das Vorsehen von ersten und zweiten Kondensatoren zusammen mit zugeordneten Schaltern und Treiberschaltungen, um die Daten zu lesen.
Es ist eine Aufgabe der vorliegenden Erfindung, einen ferroelektrischen Speicher und ein Verfahren zum Lesen von Daten aus dem ferroelektrischen Speicher vorzusehen. Der ferroelektrische Speicher benötigt keine Blindzelle, die zum Detektieren von Daten verwendet wird, die aus einer Speicherzelle in einem ferroelektrischen Speicher nach Stand der Technik ausgelesen werden. Außerdem kann über einen langen Zeitraum eine stabile Operation des ferroelektrischen Speichers ausgeführt werden.
Gemäß einem ersten Aspekt der vorliegenden Erfindung ist ein Verfahren zum Lesen von Daten aus einem ferroelektrischen Speicher vorgesehen, der eine Speicherzelle hat, welche Speicherzelle ein Transmissionsgatter mit einem ersten Ladungseingabe- und -ausgabeport, der mit einer Datenleitung verbunden ist, und einem zweiten Ladungseingabe- und -ausgabeport hat, und einen ferroelektrischen Kondensator mit einer ersten Elektrode, die mit dem zweiten Ladungseingabe- und -ausgabeport verbunden ist, und einer zweiten Elektrode, die mit einer Treiberspannungsleitung verbunden ist, welches Verfahren die folgenden Schritte umfaßt:
Steuern des Transmissionsgatters, um nichtleitend zu sein;
anschließendes Steuern des Transmissionsgatters, um leitend zu sein; und
Anwenden einer Treiberspannung auf die zweite Elektrode des ferroelektrischen Kondensators durch die Treiberspannungsleitung, um erste und zweite elektrische Felder, die entgegengesetzte Richtungen haben, auf den ferroelektrischen Kondensator sukzessive anzuwenden, während das Transmissionsgatter leitend ist,
dadurch gekennzeichnet, daß:
die Datenleitung auf eine Vorladespannung vorgeladen wird, die im wesentlichen halb so groß wie eine Energiequel lenspannung ist, während das Transmissionsgatter nichtleitend ist; und
das erste elektrische Feld die zweite Elektrode auf eine Spannung setzt, die höher als die Vorladespannung ist, und das zweite elektrische Feld die zweite Elektrode auf eine Spannung setzt, die niedriger als die Vorladespannung ist, so daß die Polarisation des ferroelektrischen Kondensators von einem ersten Wert vor Anwendung der ersten und zweiten elektrischen Felder auf einen zweiten Wert nach Anwendung der ersten und zweiten elektrischen Felder verändert wird, wobei sich die ersten und zweiten Werte ausreichend unterscheiden, um Daten aus der Speicherzelle durch das Detektieren eines Unterschiedes zwischen der Spannung der Datenleitung und der Vorladespannung lesen zu können.
Gemäß dem oben angegebenen Verfahren zum Lesen der Daten in dem ferroelektrischen Speicher können die aus der Speicherzelle ausgelesenen Daten auf dieselbe Weise wie zum Beispiel bei einem dynamischen Speicher mit wahlfreiem Zugriff (DRAM) detektiert werden, indem ein Verfahren zum Vorladen der Bitleitung auf eine Spannung VCC(Energiequellenspannung)/2 verwendet wird. Deshalb benötigt das Verfahren gemäß der vorliegenden Erfindung keine Blindzelle.
Gemäß einem zweiten Aspekt der Erfindung ist ein ferroelektrischer Speicher vorgesehen, mit:
einer Speicherzelle, die ein Transmissionsgatter mit einem ersten Ladungseingabe- und -ausgabeport, der mit einer Datenleitung verbunden ist, und einem zweiten Ladungseingabe- und -ausgabeport enthält, und einen ferroelektrischen Kondensator mit einer ersten Elektrode, die mit dem zweiten Ladungseingabe- und -ausgabeport verbunden ist, und einer zweiten Elektrode, die mit einer Treiberspannungsleitung verbunden ist; und
einem Treiberspannungsanwendungsmittel zum Anwenden einer Treiberspannung auf die zweite Elektrode des ferroelektrischen Kondensators durch die Treiberspannungsleitung, um erste und zweite elektrische Felder, die entgegengesetzte Richtungen haben, auf den ferroelektrischen Kondensator sukzessive anzuwenden,
dadurch gekennzeichnet, daß:
ein Vorlademittel vorgesehen ist, zum Vorladen der Datenleitung auf eine Spannung, die im wesentlichen halb so groß wie eine Energiequellenspannung ist;
das erste elektrische Feld die zweite Elektrode auf eine Spannung setzt, die höher als die Vorladespannung ist, und das zweite elektrische Feld die zweite Elektrode auf eine Spannung setzt, die niedriger als die Vorladespannung ist, so daß die Polarisation des ferroelektrischen Kondensators von einem ersten Wert vor Anwendung der ersten und zweiten elektrischen Felder auf einen zweiten Wert nach Anwendung der ersten und zweiten elektrischen Felder verändert wird, wobei sich die ersten und zweiten Werte ausreichend unterscheiden, um Daten aus der Speicherzelle durch das Detektieren eines Unterschiedes zwischen der Spannung der Datenleitung und der Vorladespannung lesen zu können; und
ein Mittel zum Lesen von Daten aus der Speicherzelle durch das Detektieren eines Unterschiedes zwischen der Spannung der Datenleitung und der Vorladespannung vorgesehen ist.
Gemäß dem oben angegebenen ferroelektrischen Speicher können die aus der Speicherzelle ausgelesenen Daten auf dieselbe Weise wie zum Beispiel bei dem DRAM detektiert werden, wobei das Verfahren zum Vorladen der Bitleitung auf die Spannung VCC/2 verwendet wird. Deshalb benötigt der ferroelektrische Speicher gemäß der vorliegenden Erfindung nicht die Blindzelle.
Bevorzugte Merkmale der Erfindung sind in den abhängigen Ansprüchen dargelegt.
Andere Ziele und weitere Merkmale der vorliegenden Erfindung gehen aus der folgenden eingehenden Beschreibung in Verbindung mit den beiliegenden Zeichnungen hervor, in denen:
1 ein schematisches Diagramm zum Darstellen eines Hauptteils eines ferroelektrischen Speichers nach Stand der Technik zeigt;
2 und 3 Darstellungen zum Erläutern einer Datenschreibsequenz in einer Speicherzelle des ferroelektrischen Speichers zeigen;
4 Wellenformen zum Erläutern einer Datenlesesequenz aus der Speicherzelle des ferroelektrischen Speichers zeigt;
5 eine Darstellung zum Erläutern der Datenlesesequenz aus der Speicherzelle des ferroelektrischen Speichers zeigt;
6 ein schematisches Diagramm zum Darstellen eines Hauptteils von einer Ausführungsform eines ferroelektrischen Speichers gemäß der vorliegenden Erfindung zeigt;
7 ein schematisches Diagramm zum Darstellen von Hauptteilen eines Speicherzellenarrays 20, einer Zeile von Leseverstärkern 25 und einer Zeile von Spaltenselektionsgattern 27 zeigt, die in 6 dargestellt sind;
8 ein schematisches Diagramm zum Darstellen von Hauptteilen eines Reihendecodierers 21 und einer Zeile von Wort- und Plattentreibern 24 zeigt, die in 6 dargestellt sind;
9 ein schematisches Diagramm einer ersten Ausführungsform einer Plattenelektroden-Treiberspannungserzeugungsschaltung 23 von 6 zeigt;
10 Wellenformen zum Erläutern einer Operation der ersten Ausführungsform der Plattenelektroden-Treiberspannungserzeugungsschaltung 23 von 9 zeigt;
11 ein schematisches Diagramm einer zweiten Ausführungsform der Plattenelektroden-Treiberspannungserzeugungsschaltung 23 von 6 zeigt;
12 Wellenformen zum Erläutern einer Operation der zweiten Ausführungsform der Plattenelektroden-Treiberspannungserzeugungsschaltung 23 von 11 zeigt;
13 ein schematisches Diagramm einer dritten Ausführungsform der Plattenelektroden-Treiberspannungserzeugungsschaltung 23 von 6 zeigt;
14 Wellenformen zum Erläutern einer Operation der dritten Ausführungsform der Plattenelektroden-Treiberspannungserzeugungsschaltung 23 von 13 zeigt;
15 und 16 Darstellungen zum Erläutern einer Datenschreibsequenz in der Speicherzelle der Ausführungsform des ferroelektrischen Speichers gemäß der vorliegenden Erfindung zeigen;
17 Wellenformen zum Erläutern einer Datenlesesequenz aus der Speicherzelle der Ausführungsform des ferroelektrischen Speichers gemäß der vorliegenden Erfindung zeigt;
18A eine Veränderung der Polarisation P eines ferroelektrischen Kondensators 31 von 7 zeigt;
18B eine Beziehung zwischen der Veränderung der Polarisation P des ferroelektrischen Kondensators 31 und einer Veränderung einer Spannung der Bitleitung BL zeigt;
19A eine Veränderung der Polarisation P des ferroelektrischen Kondensators 31 von 7 zeigt;
19B eine Beziehung zwischen der Veränderung der Polarisation P des ferroelektrischen Kondensators 31 und einer Veränderung der Spannung der Bitleitung BL zeigt;
20 Wellenformen zum Erläutern eines Verfahrens zum sicheren Neuschreiben der Daten in einer Ausführungsform des ferroelektrischen Speichers gemäß der vorliegenden Erfindung zeigt;
21 eine Darstellung zum Erläutern von bevorzugten Werten von Spannungen VH und VL zeigt;
22 eine Darstellung zeigt zum Erläutern einer Beziehung einer Spannung, die zwischen einer Speicherelektrode und einer Plattenelektrode des ferroelektrischen Kondensators zu einer zweiten Zeit angewendet wird, nämlich VL – VCC/2, und einer Veränderung der Polarisation δP des ferroelektrischen Kondensators, nämlich eines Ladungsbetrags, der an den Elektroden erscheint;
23 eine Darstellung zum Erläutern einer Beziehung der Spannung VL – VCC/2 und der Veränderung der Polarisation δP des ferroelektrischen Kondensators zeigt;
24 Wellenformen zum Erläutern einer anderen Datenlesesequenz aus der Speicherzelle einer Ausführungsform des ferroelektrischen Speichers gemäß der vorliegenden Erfindung zeigt;
25A die Veränderung der Polarisation P des ferroelektrischen Kondensators 31 von 7 zeigt;
25B die Beziehung zwischen der Veränderung der Polarisation P des ferroelektrischen Kondensators 31 und der Veränderung der Spannung der Bitleitung BL zeigt;
26A die Veränderung der Polarisation P des ferroelektrischen Kondensators 31 von 7 zeigt;
26B die Beziehung zwischen der Veränderung der Polarisation P des ferroelektrischen Kondensators 31 und der Veränderung der Spannung der Bitleitung BL zeigt;
27 eine Darstellung zum Erläutern einer bevorzugten Spannung zeigt, die auf die Plattenelektrode 31B des ferroelektrischen Kondensators 31 angewendet wird, wenn die Daten aus der Speicherzelle ausgelesen werden;
28 eine vereinfachte Schaltungskonfiguration des ferroelektrischen Speichers gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
29 Hysteresecharakteristiken des ferroelektrischen Kondensators zeigt, wobei Informationen der logischen "1" und "0" bei Bedingungen gespeichert sind, die durch die Symbole "a" bzw. "b" dargestellt sind;
30 ein Zeitlagendiagramm der Ausleseoperation zeigt;
31A bis 31C Darstellungen zum Erläutern einer Polarisationsveränderung zeigen, wenn die Daten aus dem ferroelektrischen Kondensator in den in 28 gezeigten Schaltungen ausgelesen werden. 31A zeigt eine Veränderung der Plattenleitungsspannung V_PL, 31B zeigt eine Polarisationsveränderung, wenn die logische "1" aus dem ferroelektrischen Kondensator ausgelesen wird, und 31C zeigt eine Polarisationsveränderung, wenn die logische "0" aus dem ferroelektrischen Kondensator ausgelesen wird;
32 eine Darstellung zum Erläutern der Abhängigkeit der Spannungsabweichung dVBL in der Bitleitung BL von einer Bitleitungskapazität C_BL für jede Spannung δVL bei der Operation zeigt, die unter Bezugnahme auf 31A bis 31C beschrieben ist;
33A und 33B eine Veränderung der Polarisation des ferroelektrischen Kondensators bei der Bitleitungskapazität C_BL von 1 nF und 8 nF zeigen. 33A zeigt einen Fall, wenn die logische "1" aus dem ferroelektrischen Kondensator ausgelesen wird, und 33B zeigt einen Fall, wenn die logische "0" aus dem ferroelektrischen Kondensator ausgelesen wird;
34 eine Darstellung zum Erläutern der Abhängigkeit der Spannungsabweichung dVBL in der Bitleitung BL von der Bitleitungskapazität C_BL in dem Fall zeigt, wenn eine Spannung δVH 2,65 V beträgt;
35A bis 35C Darstellungen zum Erläutern einer Polarisationsveränderung des ferroelektrischen Kondensators unter der in 34 gezeigten Bedingung sind. 35A zeigt die Veränderung der Plattenleitungsspannung V_PL, 35B zeigt die Polarisationsveränderung, wenn die logische "1" aus dem ferroelektrischen Kondensator ausgelesen wird, und 35C zeigt die Polarisationsveränderung, wenn die logische "0" aus dem ferroelektrischen Kondensator ausgelesen wird; und
36A und 36B jeweilig Konfigurationsbeispiele für einen internen Pegelverringerungsenergiezufuhrkonverter und einen internen Pegelerhöhungsenergiezufuhrkonverter zeigen.
Zuerst folgt eine Beschreibung einer Ausführungsform eines ferroelektrischen Speichers gemäß der vorliegenden Erfindung. 6 zeigt ein schematisches Diagramm zum Darstellen eines Hauptteils von einer Ausführungsform des ferroelektrischen Speichers gemäß der vorliegenden Erfindung. Der in 6 gezeigte ferroelektrische Speicher enthält ein Speicherzellenarray 20, in dem eine Vielzahl von Speicherzellen angeordnet ist, und einen Reihendecodierer 21, der ein Reihenadressensignal decodiert, um eine Reihe zu selektieren.
Der Speicher ist ferner mit einer Wortleitungs-Treiberspannungserzeugungsschaltung 22 versehen, die eine Wortleitungstreiberspannung ϕWL erzeugt, die eine Wortleitung antreibt, und mit einer Plattenelektroden-Treiberspannungserzeugungsschaltung 23, die eine Plattenelektrodentreiberspannung ϕPL erzeugt, die eine Plattenelektrode eines ferroelektrischen Kondensators antreibt. Die Plattenelektrode des ferroelektrischen Kondensators bildet die Speicherzelle.
Ferner ist eine Zeile von Wort- und Plattentreibern 24 in dem Speicher vorgesehen, in der Wort- und Plattentreiber entsprechend den Reihen angeordnet sind. Jeder Wort- und Plattentreiber sieht die Wortleitungstreiberspannung ϕWL und die Plattenelektrodentreiberspannung ϕPL für die Wortleitung bzw. die Plattenleitung entsprechend der Reihe vor.
Weiterhin ist eine Zeile von Leseverstärkern 25 vorgesehen, in der Leseverstärker angeordnet sind, wobei jeder Leseverstärker Daten detektiert, die aus der selektierten Speicherzelle ausgelesen wurden.
Der ferroelektrische Speicher enthält ferner einen Spaltendecodierer 26, der ein Spaltenadressensignal decodiert, um ein Spaltenselektionssignal zu erzeugen, und eine Zeile von Spaltenselektionsgattern 27, in der eine Vielzahl von Spaltenselektionsgattern angeordnet ist. Das Spaltenselektionsgatter selektiert eine Spalte auf der Basis des Spaltenselektionssignals, das von dem Spaltendecodierer 26 erzeugt wurde.
7 zeigt ein schematisches Diagramm zum Darstellen von Hauptteilen des Speicherzellenarrays 20, der Zeile von Leseverstärkern 25 und der Zeile von Spaltenselektionsgattern 27.
In 7 enthält das Speicherzellenarray 20 Speicherzellen 29, 30, die ferroelektrische Kondensatoren 31, 32 haben, die Speichermedien bilden, und Zellentransistoren 33, 34, die aus nMOS-Transistoren gebildet sind, die Transmissionsgatter darstellen.
Die Bezugszeichen "WL0 und WL1" bezeichnen Wortleitungen zum Selektieren der Speicherzelle, die Bezugszeichen "PL0 und PL1" bezeichnen Plattenleitungen zum Antreiben einer Plattenelektrode des ferroelektrischen Kondensators einer selektierten Speicherzelle, und die Bezugszeichen "BL und /BL" bezeichnen Bitleitungen, die Datenleitungen (Datenübertragungsleitungen) darstellen.
Das Speicherzellenarray 20 enthält ferner eine Vorladeschaltung 35, die die Bitleitungen BL, /BL vorlädt. Die Vorladeschaltung 35 hat eine Vorladespannungsleitung 36, die VCC(Energiequellenspannung)/2 als Vorladespannung VPR vorsieht, eine Vorladesteuersignalleitung 37, die ein Vorladesteuersignal ϕPR überträgt, und nMOS-Transistoren 38 bis 40, die auf der Basis des Vorladesteuersignals ϕPR gesteuert werden, um in einem leitenden Zustand (im folgenden als "EIN" bezeichnet) oder einem nichtleitenden Zustand (im folgenden als "AUS" bezeichnet) zu sein.
Die Zeile von Leseverstärkern 25 enthält einen Leseverstärker 43. Der Leseverstärker 43 hat eine Leseverstärkertreiberspannungsleitung 41, die eine Leseverstärkertreiberspannung ϕP vorsieht, eine Leseverstärkertreiberspannungsleitung 42, die eine Leseverstärkertreiberspannung ϕN vorsieht, pMOS-Transistoren 44, 45 und nMOS-Transistoren 46, 47.
Die Zeile von Spaltenselektionsgattern 27 enthält ein Spaltenselektionsgatter 48. Das Spaltenselektionsgatter 48 hat nMOS-Transistoren 49, 50, die gemäß einem Spaltenselektionssignal CL gesteuert werden, um EIN oder AUS zu sein. Bezugszeichen "IO" und "/IO" bezeichnen Eingangs- und Ausgangsbusse, die für eine Vielzahl von Spalten gemeinsam verwendet werden.
8 zeigt ein schematisches Diagramm zum Darstellen von Hauptteilen des Reihendecodierers 21 und der Zeile von Wort- und Plattentreibern 24.
In 8 enthält der Reihendecodierer 21 eine NAND-Schaltung 52 des dynamischen Typs, die Spaltenadressensignale Xi, Xj, Xk decodiert, um eine Wortleitung WLm und eine Plattenleitung PLm zu selektieren. Die NAND-Schaltung 52 hat einen pMOS-Transistor 53, der durch ein Rücksetzsignal RP gesteuert wird, um EIN oder AUS zu sein, und nMOS-Transistoren 54, 55, 56, deren EIN- und AUS-Zustände durch die jeweiligen Spaltenadressensignale Xi, Xj, Xk gesteuert werden.
In der NAND-Schaltung 52 wird vor dem Decodieren das Rücksetzsignal RP auf einen niedrigen Pegel (als "L-Pegel" bezeichnet) gesetzt, wird ein Zustand des pMOS-Transistors 53 auf EIN gestellt und wird ein Knoten 57 auf die Energiequellenspannung VCC vorgeladen. Wenn das Decodieren erfolgt, wird das Rücksetzsignal RP auf einen hohen Pegel (als "H-Pegel" bezeichnet) gesetzt und wird der Zustand des pMOS-Transistors 53 auf AUS gestellt.
Wenn eine andere Wortleitung außer der Wortleitung WLm selektiert wird und das Rücksetzsignal RP auf dem L-Pegel ist, erreichen eines oder alle der Spaltenadressensignale Xi, Xj, Xk den L-Pegel und werden einer oder alle der nMOS-Transistoren 54, 55, 56 gesteuert, um AUS zu sein. Als Resultat wird ein Pegel des Knotens 57 auf der Energiequellenspannung VCC gehalten.
Wenn andererseits die Wortleitung WLm selektiert wird, erreichen alle Spaltenadressensignale Xi, Xj, Xk den H-Pegel und werden alle nMOS-Transistoren 54, 55, 56 gesteuert, um EIN zu sein. Als Resultat erreicht der Pegel des Knotens 57 0 V.
In 8 enthält die Zeile von Wort- und Plattentreibern 24 einen Wort- und Plattentreiber 58, der die Wortlei tung WLm und die Plattenleitung PLm antreibt. Der Wort- und Plattentreiber 58 hat einen Inverter 59, der eine Ausgabe der NAND-Schaltung 52 invertiert, und nMOS-Transistoren 60, 61, deren Gateelektroden mit der Energiequellenspannung VCC versehen werden.
Der Wort- und Plattentreiber 58 enthält ferner einen nMOS-Transistor 62, der ein Gate hat, das über den nMOS-Transistor 60 mit einer Ausgabe des Inverters 59 versehen wird, und ein Drain, das mit der Wortleitungstreiberspannung ϕWL versehen wird.
Der Wort- und Plattentreiber 58 enthält ferner einen nMOS-Transistor 63, der ein Gate hat, das über den nMOS-Transistor 61 mit der Ausgabe des Inverters 59 versehen wird, und ein Drain, das mit der Plattenelektrodentreiberspannung ϕPL versehen wird.
Ferner sind nMOS-Transistoren 64, 65 vorgesehen. Die nMOS-Transistoren 64, 65 werden durch die Ausgabe der NAND-Schaltung 52 gesteuert, um EIN oder AUS zu sein. Eine Source des nMOS-Transistors 64 ist geerdet, und eine Source des nMOS-Transistors 65 wird mit VCC/2 versehen.
In dieser Ausführungsform ist die Wortleitung WLm mit einem Verbindungspunkt einer Source des nMOS-Transistors 62 und eines Drains des nMOS-Transistors 64 verbunden, und die Plattenleitung PLm ist mit einem Verbindungspunkt einer Source des nMOS-Transistors 63 und eines Drains des nMOS-Transistors 65 verbunden.
Wenn in der Zeile von Wort- und Plattentreibern 24 die Ausgabe der NRND-Schaltung 52 VCC ist, wenn nämlich eine andere Wortleitung außer der Wortleitung WLm selektiert wird, werden Zustände der nMOS-Transistoren 64, 65 EIN sein, schaltet die Ausgabe des Inverters 59 auf 0 V, werden Zustände der nMOS-Transistoren 62, 63 gesteuert, um AUS zu sein, wird die Wortleitung WLm 0 V haben und erreicht die Plattenleitung PLm VCC/2.
Wenn andererseits die Ausgabe der NAND-Schaltung 52 0 V ist, wenn nämlich die Wortleitung WLm selektiert wird, werden die Zustände der nMOS-Transistoren 64, 65 gesteuert, um AUS zu sein, schaltet die Ausgabe des Inverters 59 auf VCC, werden die Zustände der nMOS-Transistoren 62, 63 gesteuert, um EIN zu sein, wird die Wortleitung WLm über den nMOS-Transistor 61 mit der Wortleitungstreiberspannung ϕWL versehen und wird die Plattenleitung PLm über den nMOS-Transistor 63 mit der Plattenelektrodentreiberspannung ϕPL versehen.
9 zeigt ein schematisches Diagramm einer ersten Ausführungsform der Plattenelektroden-Treiberspannungserzeugungsschaltung 23. Die erste Ausführungsform der Plattenelektroden-Treiberspannungserzeugungsschaltung 23 erzeugt die Plattenelektrodentreiberspannung ϕPL gemäß den Plattenelektroden-Treiberspannungserzeugungssteuersignalen ϕ1, ϕ2.
In 9 enthält die Plattenelektroden-Treiberspannungserzeugungsschaltung 23 eine NAND-Schaltung 67, die eine NAND-Operation mit den Plattenelektroden-Treiberspannungserzeugungssteuersignalen ϕ1, ϕ2 ausführt, einen Inverter 68, der das Plattenelektroden-Treiberspannungserzeugungssteuersignal ϕ1 invertiert, und eine NOR-Schaltung 69, die eine NOR-Operation mit einer Ausgabe des Inverters 68 und dem Plattenelektroden-Treiberspannungserzeugungssteuersignal ϕ2 ausführt.
Die Plattenelektroden-Treiberspannungserzeugungsschaltung 23 enthält ferner einen pMOS-Transistor 70, der durch eine Ausgabe der NAND-Schaltung 67 gesteuert wird, um EIN oder AUS zu sein, einen nMOS-Transistor 71, der durch eine Ausgabe des Inverters 68 gesteuert wird, um EIN oder AUS zu sein, und einen nMOS-Transistor 72, der durch eine Ausgabe der NOR-Schaltung 69 gesteuert wird, um EIN oder AUS zu sein. Eine Source des pMOS-Transistors 70 wird mit einer Spannung VH versehen, ein Drain des nMOS-Transistors 71 wird mit VCC/2 versehen, und eine Source des nMOS-Transistors 72 wird mit einer Spannung VL versehen.
Die Spannung VH ist höher als VCC/2 eingestellt, und die Spannung VL ist niedriger als VCC/2 eingestellt. Wenn VCC/2 zum Beispiel 1,5 V ist, kann die Spannung VH 2,5 V sein und kann die Spannung VL 1,0 V sein.
In dieser Ausführungsform sind ein Drain des pMOS-Transistors 70, eine Source des nMOS-Transistors 71 und ein Drain des nMOS-Transistors 72 an einem Verbindungspunkt miteinander verbunden, und von dem Verbindungspunkt wird die Plattenelektrodentreiberspannung ϕPL erhalten.
Die Spannung VL und die Spannung VH kann zum Beispiel unter Verwendung eines internen Pegelverringerungsenergiezufuhrkonverters und eines internen Pegelerhöhungsenergiezufuhrkonverters erzeugt werden, die später in 36A und 36B gezeigt sind.
10 zeigt Wellenformen zum Erläutern einer Operation der ersten Ausführungsform der Plattenelektroden-Treiberspannungserzeugungsschaltung 23, die in 9 gezeigt ist. 10 zeigt die Wellenformen der Plattenelektroden-Treiberspannungserzeugungssteuersignale ϕ1, ϕ2 und der Plattenelektrodentreiberspannung ϕPL.
Wenn in der ersten Ausführungsform der Plattenelektroden-Treiberspannungserzeugungsschaltung 23 die Plattenelektroden-Treiberspannungserzeugungssteuersignale ϕ1, ϕ2 auf dem L-Pegel sind, erreicht die Ausgabe der NAND-Schaltung 67 den H-Pegel, erreicht die Ausgabe des Inverters 68 den H- Pegel und erreicht die Ausgabe der NOR-Schaltung 69 den L-Pegel.
Als Resultat wird in diesem Fall der Zustand des pMOS-Transistors 70 gesteuert, um AUS zu sein, wird der Zustand des nMOS-Transistors 71 gesteuert, um EIN zu sein, wird der Zustand des nMOS-Transistors 72 gesteuert, um AUS zu sein, und erreicht die Plattenelektrodentreiberspannung ϕPL VCC/2.
Wenn in der obigen Situation die Plattenelektroden-Treiberspannungserzeugungssteuersignale ϕ1, ϕ2 den H-Pegel erreichen, erreicht die Ausgabe der NAND-Schaltung 67 den L-Pegel, erreicht die Ausgabe des Inverters 68 den L-Pegel und wird die Ausgabe der NOR-Schaltung 69 auf dem L-Pegel gehalten.
Als Resultat wird in diesem Fall der Zustand des pMOS-Transistors 70 gesteuert, um EIN zu sein, wird der Zustand des nMOS-Transistors 71 gesteuert, um AUS zu sein, und wird der Zustand des nMOS-Transistors 72 auf AUS gehalten. Demzufolge erreicht die Plattenelektrodentreiberspannung ϕPL VH.
Wenn in der obigen Situation das Plattenelektroden-Treiberspannungserzeugungssteuersignal ϕ2 den L-Pegel erreicht, erreicht die Ausgabe der NAND-Schaltung 67 den H-Pegel, erreicht die Ausgabe der NOR-Schaltung 69 den H-Pegel und wird die Ausgabe des Inverters 68 auf dem L-Pegel gehalten.
Als Resultat wird in diesem Fall der Zustand des pMOS-Transistors 70 gesteuert, um AUS zu sein, wird der Zustand des nMOS-Transistors 72 gesteuert, um EIN zu sein, und wird der Zustand des nMOS-Transistors 71 auf AUS gehalten. Daher erreicht die Plattenelektrodentreiberspannung ϕPL VL.
Wenn in der obigen Situation das Plattenelektroden-Treiberspannungserzeugungssteuersignal ϕ1 den L-Pegel erreicht, erreicht die Ausgabe der NAND-Schaltung 67 den H- Pegel und erreicht die Ausgabe des Inverters 68 den H-Pegel. Ferner erreicht die Ausgabe der NOR-Schaltung 69 den L-Pegel.
Als Resultat wird in diesem Fall der Zustand des nMOS-Transistors 71 gesteuert, um EIN zu sein, wird der Zustand des nMOS-Transistors 72 gesteuert, um AUS zu sein, und wird der Zustand des pMOS-Transistors 70 auf AUS gehalten. Daher kehrt die Plattenelektrodentreiberspannung ϕPL auf VCC/2 zurück.
11 zeigt ein schematisches Diagramm einer zweiten Ausführungsform der Plattenelektroden-Treiberspannungserzeugungsschaltung 23, die in 6 gezeigt ist. Die zweite Ausführungsform der Plattenelektroden-Treiberspannungserzeugungsschaltung 23 erzeugt die Plattenelektrodentreiberspannung ϕPL gemäß dem Plattenelektroden-Treiberspannungserzeugungssteuersignal ϕ1.
In 11 enthält die Plattenelektroden-Treiberspannungserzeugungsschaltung 23 eine Inversions- und Verzögerungsschaltung 74, die das Plattenelektroden-Treiberspannungserzeugungssteuersignal ϕ1 invertiert und verzögert. Die Inversions- und Verzögerungsschaltung 74 hat Inverter 75 bis 77, Widerstände 78 bis 80 und Kondensatoren 81 bis 83.
Die in 11 gezeigte Plattenelektroden-Treiberspannungserzeugungsschaltung 23 enthält ferner eine NAND-Schaltung 84, die eine NAND-Operation mit dem Plattenelektroden-Treiberspannungserzeugungssteuersignal ϕ1 und einer Ausgabe ϕA der Inversions- und Verzögerungsschaltung 74 ausführt, einen Inverter 85, der die Ausgabe ϕA der Inversions- und Verzögerungsschaltung 74 invertiert, eine NOR-Schaltung 86, die eine NOR-Operation mit dem Plattenelektroden-Treiberspannungserzeugungssteuersignal ϕ1 und einer Ausgabe des Inverters 85 ausführt, und eine NOR-Schaltung 87, die eine NOR-Operation mit dem Plattenelektroden-Treiberspannungserzeugungssteuersignal ϕ1 und der Ausgabe ϕA der Inversions- und Verzögerungsschaltung 74 ausführt.
Die in 11 gezeigte Plattenelektroden-Treiberspannungserzeugungsschaltung 23 enthält ferner einen pMOS-Transistor 88, der durch eine Ausgabe der NAND-Schaltung 84 gesteuert wird, um EIN oder AUS zu sein, einen nMOS-Transistor 89, der durch eine Ausgabe der NOR-Schaltung 86 gesteuert wird, um EIN oder AUS zu sein, und einen nMOS-Transistor 90, der durch eine Ausgabe der NOR-Schaltung 87 gesteuert wird, um EIN oder AUS zu sein.
Eine Source des pMOS-Transistors 88 wird mit der Spannung VH versehen, ein Drain des nMOS-Transistors 89 wird mit VCC/2 versehen, und eine Source des nMOS-Transistors 90 wird mit der Spannung VL versehen.
In dieser Ausführungsform sind ein Drain des pMOS-Transistors 88, eine Source des nMOS-Transistors 89 und ein Drain des nMOS-Transistors 90 an einem Verbindungspunkt miteinander verbunden, und von dem Verbindungspunkt wird die Plattenelektrodentreiberspannung ϕPL erhalten.
12 zeigt Wellenformen zum Erläutern einer Operation der zweiten Ausführungsform der Plattenelektroden-Treiberspannungserzeugungsschaltung 23, die in 11 gezeigt ist. 12 zeigt die Wellenformen des Plattenelektroden-Treiberspannungserzeugungssteuersignals ϕ1, der Ausgabe ϕA der Inversions- und Verzögerungsschaltung 74 und der Plattenelektrodentreiberspannung ϕPL.
Wenn in der zweiten Ausführungsform der Plattenelektroden-Treiberspannungserzeugungsschaltung 23 das Plattenelektroden-Treiberspannungserzeugungssteuersignal ϕ1 auf dem L-Pegel ist, erreicht die Ausgabe ϕA der Inversions- und Verzögerungsschaltung 74 den H-Pegel, erreicht die Ausgabe der NAND-Schaltung 84 den H-Pegel, erreicht die Ausgabe des Inverters 85 den L-Pegel, erreicht die Ausgabe der NOR-Schaltung 86 den H-Pegel und erreicht die Ausgabe der NOR-Schaltung 87 den L-Pegel.
Als Resultat wird in diesem Fall ein Zustand des pMOS-Transistors 88 gesteuert, um AUS zu sein, wird ein Zustand des nMOS-Transistors 89 gesteuert, um EIN zu sein, wird ein Zustand des nMOS-Transistors 90 gesteuert, um AUS zu sein, und erreicht die Plattenelektrodentreiberspannung ϕPL VCC/2.
Wenn in der obigen Situation das Plattenelektroden-Treiberspannungserzeugungssteuersignal ϕ1 den H-Pegel erreicht, erreicht die Ausgabe der NAND-Schaltung 84 den L-Pegel, erreicht die Ausgabe der NOR-Schaltung 86 den L-Pegel und wird die Ausgabe der NOR-Schaltung 87 auf dem L-Pegel gehalten.
Als Resultat wird in diesem Fall der Zustand des pMOS-Transistors 88 gesteuert, um EIN zu sein, wird der Zustand des nMOS-Transistors 89 gesteuert, um AUS zu sein und wird der Zustand des nMOS-Transistors 90 auf AUS gehalten. Demzufolge erreicht die Plattenelektrodentreiberspannung ϕPL VH.
Wenn in der obigen Situation das Plattenelektroden-Treiberspannungserzeugungssteuersignal ϕ1 den L-Pegel erreicht und die Ausgabe ϕA der Inversions- und Verzögerungsschaltung 74 den L-Pegel erreicht, erreicht die Ausgabe der NRND-Schaltung 84 den H-Pegel, erreicht die Ausgabe des Inverters 85 den H-Pegel, erreicht die Ausgabe der NOR-Schaltung 87 den H-Pegel und wird die Ausgabe der NOR-Schaltung 86 auf dem L-Pegel gehalten.
Als Resultat wird in diesem Fall der Zustand des pMOS-Transistors 88 gesteuert, um AUS zu sein, wird der Zustand des nMOS-Transistors 90 gesteuert, um EIN zu sein, und wird der Zustand des nMOS-Transistors 89 auf AUS gehalten. Demzufolge erreicht die Plattenelektrodentreiberspannung ϕPL VL.
Wenn in der obigen Situation die Ausgabe ϕA der Inversions- und Verzögerungsschaltung 74 den H-Pegel erreicht, erreicht die Ausgabe des Inverters 85 den L-Pegel, erreicht die Ausgabe der NOR-Schaltung 86 den H-Pegel, erreicht die Ausgabe der NOR-Schaltung 87 den L-Pegel und wird die Ausgabe der NAND-Schaltung 84 auf dem H-Pegel gehalten.
Als Resultat wird in diesem Fall der Zustand des nMOS-Transistors 89 gesteuert, um EIN zu sein, wird der Zustand des nMOS-Transistors 90 gesteuert, um AUS zu sein, und wird der Zustand des pMOS-Transistors 88 auf AUS gehalten. Daher kehrt die Plattenelektrodentreiberspannung ϕPL auf VCC/2 zurück.
13 zeigt ein schematisches Diagramm einer dritten Ausführungsform der Plattenelektroden-Treiberspannungserzeugungsschaltung 23, die in 6 gezeigt ist. Die dritte Ausführungsform der Plattenelektroden-Treiberspannungserzeugungsschaltung 23 erzeugt die Plattenelektrodentreiberspannung ϕPL gemäß den Plattenelektroden-Treiberspannungserzeugungssteuersignalen ϕ1, ϕ2, ϕ3, ϕ4.
In 13 enthält die Plattenelektroden-Treiberspannungserzeugungsschaltung 23 eine NAND-Schaltung 92, die eine NAND-Operation mit den Plattenelektroden-Treiberspannungserzeugungssteuersignalen ϕ1, ϕ2 ausführt, einen Inverter 93, der das Plattenelektroden-Treiberspannungserzeugungssteuersignal ϕ1 invertiert, und eine NOR-Schaltung 94, die eine NOR-Operation mit einer Ausgabe des Inverters 93 und dem Plattenelektroden-Treiberspannungserzeugungssteuersignal ϕ2 ausführt.
Bezüglich der oben erläuterten Gatterschaltungen enthält die Plattenelektroden-Treiberspannungserzeugungsschaltung 23 einen pMOS-Transistor 95, der durch eine Ausgabe der NAND-Schaltung 92 gesteuert wird, um EIN oder AUS zu sein, und einen nMOS-Transistor 96, der durch eine Ausgabe der NOR-Schaltung 94 gesteuert wird, um EIN oder AUS zu sein. Eine Source des pMOS-Transistors 95 wird mit der Spannung VH versehen, und eine Source des nMOS-Transistors 96 wird mit der Spannung VL versehen.
Ferner enthält die Plattenelektroden-Treiberspannungserzeugungsschaltung 23 eine NAND-Schaltung 97, die eine NAND-Operation mit den Plattenelektroden-Treiberspannungserzeugungssteuersignalen ϕ3, ϕ4 ausführt, einen Inverter 98, der das Plattenelektroden-Treiberspannungserzeugungssteuersignal ϕ3 invertiert, und eine NOR-Schaltung 99, die eine NOR-Operation mit einer Ausgabe des Inverters 98 und dem Plattenelektroden-Treiberspannungserzeugungssteuersignal ϕ4 ausführt.
Bezüglich der oben erläuterten Gatterschaltungen enthält die Plattenelektroden-Treiberspannungserzeugungsschaltung 23 einen pMOS-Transistor 100, der durch eine Ausgabe der NAND-Schaltung 97 gesteuert wird, um EIN oder AUS zu sein, und einen nMOS-Transistor 101, der durch eine Ausgabe der NOR-Schaltung 99 gesteuert wird, um EIN oder AUS zu sein. Eine Source des pMOS-Transistors 100 wird mit einer Spannung VHH versehen, und eine Source des nMOS-Transistors 101 wird mit einer Spannung VLL versehen.
Die Spannung VHH ist höher als die Spannung VH eingestellt, und die Spannung VLL ist niedriger als VL eingestellt. Wenn VCC/2 zum Beispiel 1,5 V ist, ist die Spannung VH 2,5 V, ist die Spannung VL 1,0 V, kann die Spannung VHH 3,0 V sein und kann die Spannung VLL 0 V sein.
Des weiteren enthält die Plattenelektroden-Treiberspannungserzeugungsschaltung 23 eine NOR-Schaltung 102, die eine NOR-Operation mit den Plattenelektroden-Treiberspannungserzeugungssteuersignalen ϕ1, ϕ3 ausführt, und einen nMOS-Transistor 103, der durch eine Ausgabe der NOR-Schaltung 102 gesteuert wird, um EIN oder AUS zu sein. Ein Drain des nMOS-Transistors 103 wird mit der Spannung VCC/2 versehen.
In dieser Ausführungsform sind Drains der pMOS-Transistoren 95, 100, Drains der nMOS-Transistoren 96, 101 und eine Source des nMOS-Transistors 103 an einem Verbindungspunkt miteinander verbunden, und von dem Verbindungspunkt wird die Plattenelektrodentreiberspannung ϕPL erhalten.
14 zeigt Wellenformen zum Erläutern einer Operation der dritten Ausführungsform der Plattenelektroden-Treiberspannungserzeugungsschaltung 23, die in 13 gezeigt ist. 14 zeigt die Wellenformen der Plattenelektroden-Treiberspannungserzeugungssteuersignale ϕ1, ϕ2, ϕ3, ϕ4 und der Plattenelektrodentreiberspannung ϕPL.
Wenn in der dritten Ausführungsform der Plattenelektroden-Treiberspannungserzeugungsschaltung 23 von 13 die Plattenelektroden-Treiberspannungserzeugungssteuersignale ϕ1, ϕ2, ϕ3, ϕ4 auf dem L-Pegel sind, erreicht die Ausgabe der NAND-Schaltung 92 den H-Pegel, erreicht die Ausgabe des Inverters 93 den H-Pegel, erreicht die Ausgabe der NOR-Schaltung 94 den L-Pegel, erreicht die Ausgabe der NAND-Schaltung 97 den H-Pegel, erreicht die Ausgabe des Inverters 98 den H-Pegel, erreicht die Ausgabe der NOR-Schaltung 99 den L-Pegel und erreicht die Ausgabe der NOR-Schaltung 102 den H-Pegel.
Als Resultat werden in diesem Fall Zustände der pMOS-Transistoren 95, 100 gesteuert, um AUS zu sein, werden Zustände der nMOS-Transistoren 96, 101 gesteuert, um AUS zu sein, wird ein Zustand des nMOS-Transistors 103 gesteuert, um EIN zu sein, und daher beträgt die Plattenelektrodentreiberspannung ϕPL VCC/2.
Wenn in der obigen Situation die Plattenelektroden-Treiberspannungserzeugungssteuersignale ϕ1, ϕ2 den H-Pegel erreichen, erreicht die Ausgabe der NAND-Schaltung 92 den L-Pegel, erreicht die Ausgabe des Inverters 93 den L-Pegel, erreicht die Ausgabe der NOR-Schaltung 102 den L-Pegel, wird die Ausgabe der NOR-Schaltung 94 auf dem L-Pegel gehalten, wird die Ausgabe der NAND-Schaltung 97 auf dem H-Pegel gehalten, wird die Ausgabe des Inverters 98 auf dem H-Pegel gehalten und wird die Ausgabe der NOR-Schaltung 99 auf dem L-Pegel gehalten.
Als Resultat wird in diesem Fall der Zustand des pMOS-Transistors 95 gesteuert, um EIN zu sein, wird der Zustand des nMOS-Transistors 103 gesteuert, um AUS zu sein, wird der Zustand des pMOS-Transistors 100 auf AUS gehalten, werden die Zustände der nMOS-Transistoren 96, 101 auf AUS gehalten und erreicht die Plattenelektrodentreiberspannung ϕPL die Spannung VH.
Wenn in der obigen Situation das Plattenelektroden-Treiberspannungserzeugungssteuersignal ϕ2 den L-Pegel erreicht, erreicht die Ausgabe der NAND-Schaltung 92 den H-Pegel, erreicht die Ausgabe der NOR-Schaltung 94 den H-Pegel, wird die Ausgabe der NAND-Schaltung 97 auf dem H-Pegel gehalten, wird die Ausgabe des Inverters 98 auf dem H-Pegel gehalten, wird die Ausgabe der NOR-Schaltung 99 auf dem L-Pegel gehalten und wird die Ausgabe der NOR-Schaltung 102 auf dem L-Pegel gehalten.
Als Resultat wird in diesem Fall der Zustand des pMOS-Transistors 95 gesteuert, um AUS zu sein, wird der Zustand des nMOS-Transistors 96 gesteuert, um EIN zu sein, wird der Zustand des pMOS-Transistors 100 auf AUS gehalten, werden die Zustände der nMOS-Transistoren 101, 103 auf AUS gehalten, und daher erreicht die Plattenelektrodentreiberspannung ϕPL die Spannung VL.
Wenn in der obigen Situation das Plattenelektroden-Treiberspannungserzeugungssteuersignal ϕ1 den L-Pegel erreicht, erreicht die Ausgabe des Inverters 93 den H-Pegel, erreicht die Ausgabe der NOR-Schaltung 94 den L-Pegel, erreicht die Ausgabe der NOR-Schaltung 102 den H-Pegel, wird die Ausgabe der NAND-Schaltung 92 auf dem H-Pegel gehalten, wird die Ausgabe der NAND-Schaltung 97 auf dem H-Pegel gehalten, wird die Ausgabe des Inverters 98 auf dem H-Pegel gehalten und wird die Ausgabe der NOR-Schaltung 99 auf dem L-Pegel gehalten.
Als Resultat wird in diesem Fall der Zustand des nMOS-Transistors 96 gesteuert, um AUS zu sein, wird der Zustand des nMOS-Transistors 103 gesteuert, um EIN zu sein, werden die Zustände der pMOS-Transistoren 95, 100 auf AUS gehalten, wird der Zustand des nMOS-Transistors 101 auf AUS gehalten, und daher kehrt die Plattenelektrodentreiberspannung ϕPL auf VCC/2 zurück.
Wenn in der obigen Situation die Plattenelektroden-Treiberspannungserzeugungssteuersignale ϕ3, ϕ4 den H-Pegel erreichen, erreicht die Ausgabe der NAND-Schaltung 97 den L-Pegel, erreicht die Ausgabe des Inverters 98 den L-Pegel, wird die Ausgabe der NOR-Schaltung 99 auf dem L-Pegel gehalten, wird die Ausgabe der NAND-Schaltung 92 auf dem H-Pegel gehalten, wird die Ausgabe des Inverters 93 auf dem H-Pegel gehalten und wird die Ausgabe der NOR-Schaltung 94 auf dem L-Pegel gehalten.
Als Resultat wird in diesem Fall der Zustand des pMOS-Transistors 100 gesteuert, um EIN zu sein, wird der Zustand des nMOS-Transistors 103 gesteuert, um AUS zu sein, wird der Zustand des pMOS-Transistors 95 auf AUS gehalten, werden die Zustände der nMOS-Transistoren 96, 101 auf AUS gehalten, und daher erreicht die Plattenelektrodentreiberspannung ϕPL die Spannung VHH.
Wenn in der obigen Situation das Plattenelektroden-Treiberspannungserzeugungssteuersignal ϕ4 den L-Pegel erreicht, erreicht die Ausgabe der NAND-Schaltung 97 den H-Pegel, erreicht die Ausgabe der NOR-Schaltung 99 den H-Pegel, wird die Ausgabe der NRND-Schaltung 92 auf dem H-Pegel gehalten, wird die Ausgabe des Inverters 93 auf dem H-Pegel gehalten, wird die Ausgabe der NOR-Schaltung 94 auf dem L-Pegel gehalten und wird die Ausgabe der NOR-Schaltung 102 auf dem L-Pegel gehalten.
Als Resultat wird in diesem Fall der Zustand des pMOS-Transistors 100 gesteuert, um AUS zu sein, wird der Zustand des nMOS-Transistors 101 gesteuert, um EIN zu sein, wird der Zustand des pMOS-Transistors 95 auf AUS gehalten, werden die Zustände der nMOS-Transistoren 96, 103 auf AUS gehalten, und daher erreicht die Plattenelektrodentreiberspannung ϕPL die Spannung VLL.
Wenn in der obigen Situation das Plattenelektroden-Treiberspannungserzeugungssteuersignal ϕ3 den L-Pegel erreicht, erreicht die Ausgabe des Inverters 98 den H-Pegel, erreicht die Ausgabe der NOR-Schaltung 99 den L-Pegel, erreicht die Ausgabe der NOR-Schaltung 102 den H-Pegel, wird die Ausgabe der NAND-Schaltung 97 auf dem H-Pegel gehalten, wird die Ausgabe der NAND-Schaltung 92 auf dem H-Pegel gehalten, wird die Ausgabe des Inverters 93 auf dem H-Pegel gehalten und wird die Ausgabe der NOR-Schaltung 94 auf dem L-Pegel gehalten.
Als Resultat wird in diesem Fall der Zustand des nMOS-Transistors 101 gesteuert, um AUS zu sein, wird der Zustand des nMOS-Transistors 103 gesteuert, um EIN zu sein, wird der Zustand der pMOS-Transistoren 95, 100 auf AUS gehalten, wird der Zustand des nMOS-Transistors 96 auf AUS gehalten, und daher kehrt die Plattenelektrodentreiberspannung ϕPL auf VCC/2 zurück.
15 und 16 sind Darstellungen zum Erläutern einer Datenschreibsequenz in der Speicherzelle der Ausführungsform des ferroelektrischen Speichers gemäß der vorliegenden Erfindung. Diese Zeichnungen zeigen Beispiele für die Datenschreibsequenz bezüglich der Speicherzelle 29, die in 7 gezeigt ist. Eine horizontale Achse bezeichnet die Spannung der Bitleitung BL zu der Spannung der Plattenleitung PL0, nämlich V_BL – V_PL0. Eine vertikale Achse bezeichnet die Polarisation P des ferroelektrischen Kondensators 31.
Wenn zum Beispiel die logische "1" in die Speicherzelle 29 geschrieben wird, wird die Spannung V_PL0 der Platte PL0 auf VCC/2 eingestellt und wird der Zellentransistor 33 eingestellt, um leitend zu sein. Unter dieser Bedingung wird die Spannung V_BL der Bitleitung BL von VCC/2 auf VCC verändert (wobei sich der Zellentransistor ausschaltet) und anschließend auf VCC/2 verändert.
Bei der obigen Sequenz verändert sich ein Zustand der Polarisation P des ferroelektrischen Kondensators 31, wie in 15 gezeigt, von einem Punkt A zu einem Punkt B und dann zu einem Punkt C durch eine Ableitung [leak] des Zellentransistors. An dem Punkt C erreicht die Polarisation P des ferroelektrischen Kondensators 31 eine positive Polarisation Pr. Als Resultat wird die logische "1" in dem ferroelektrischen Kondensator 31 gespeichert. Eine geschlossene Kurve von B zu C zu D zu E zu B bezeichnet eine Hystereseschleife.
Wenn andererseits die logische "0" in die Speicherzelle 29 geschrieben wird, wird die Spannung V_PL0 der Plattenleitung PL0 auf VCC/2 eingestellt und wird der Zellentransistor 33 eingestellt, um leitend zu sein. Unter dieser Bedingung wird die Spannung V_BL der Bitleitung BL von VCC/2 auf 0 V verändert (wobei sich der Zellentransistor ausschaltet) und weiter auf VCC/2 verändert.
Bei der obigen Sequenz verändert sich eine Spannung einer Speicherelektrode 31A zu jener einer Plattenelektrode 31B des ferroelektrischen Kondensators 31 von 0 V auf –VCC/2 und anschließend durch eine Ableitung des Zellentransistors auf 0 V. Der Zustand der Polarisation P des ferroelektrischen Kondensators 31 verändert sich, wie in 16 gezeigt, von einem Punkt A zu einem Punkt D und dann zu einem Punkt E. An dem Punkt E erreicht die Polarisation P des ferroelektrischen Kondensators 31 eine negative Polarisation –Pr. Als Resultat wird die logische "0" in dem ferroelektrischen Kondensator 31 gespeichert.
Nun folgt eine Beschreibung einer ersten Ausführungsform eines Verfahrens zum Auslesen von Daten in dem ferroelektrischen Speicher gemäß der vorliegenden Erfindung. 17 zeigt Wellenformen zum Erläutern einer Datenlesesequenz aus der Speicherzelle der Ausführungsform des ferroelektrischen Speichers gemäß der vorliegenden Erfindung. Die Zeichnung zeigt ein Beispiel für die Datenlesesequenz hinsichtlich der Speicherzelle 29, die in 7 gezeigt ist. In 17 bezeichnet eine Wellenform A eine Veränderung der Spannung der Wortleitung WL0, bezeichnet eine Wellenform B eine Veränderung der Spannung der Plattenleitung PL0, bezeichnen Wellenformen C Veränderungen der Spannungen der Bitleitungen BL, /BL in dem Fall, wenn die logische "1" in den ferroelektrischen Kondensator 31 geschrieben wird, und bezeichnen Wellenformen D Veränderungen der Spannungen der Bitleitungen BL, /BL in dem Fall, wenn die logische "0" in den ferroelektrischen Kondensator 31 geschrieben wird.
Bevor die Daten aus der Speicherzelle 29 ausgelesen werden, wird vorher das Vorladesteuersignal ϕPR auf den H-Pegel gesetzt, werden vorher die Zustände der nMOS-Transistoren 38 bis 40 gesteuert, um EIN zu sein und werden die Bitleitungen BL, /BL auf VCC/2 vorgeladen.
Ferner wird die Wortleitung WL0 durch den Wort- und Plattentreiber auf VCC + VTH erhöht (VTH ist eine Schwellenspannung des Zellentransistors), um den Zellentransistor 33 zu steuern, um EIN zu sein. Durch den Wort- und Plattentreiber wird anschließend, wie in 10, 12 und 14 gezeigt, die Plattenelektrodentreiberspannung ϕPL von VCC/2 auf die Spannung VH, auf die Spannung VL und auf VCC/2 verändert.
18A und 18B sind Darstellungen zum Erläutern einer Veränderung der Spannung der Bitleitung BL in dem Fall, wenn die logische "1" in den ferroelektrischen Kondensator 31 geschrieben wird. 18A zeigt eine Veränderung der Polarisation P des ferroelektrischen Kondensators 31, und 18B zeigt eine Beziehung zwischen der Veränderung der Polarisation P des ferroelektrischen Kondensators 31 und einer Veränderung der Spannung der Bitleitung BL.
In 18A kennzeichnet eine gerade Linie 105 eine Beziehung von Q_BL = C_BL V_BL, wobei Q_BL eine Ladung ist, die von dem ferroelektrischen Kondensator 31 zu der Bitleitung BL übertragen wird, und C_BL ein Kapazitätswert der Bitleitung BL war.
In dem Fall, wenn zuvor die logische "1" in den ferroelektrischen Kondensator 31 geschrieben wird, wird dann, wenn die Plattenelektrodentreiberspannung ϕPL sukzessive von VCC/2 auf die Spannung VH, auf die Spannung VL und auf VCC/2 verändert wird, die Polarisation P des ferroelektrischen Kondensators 31, wie in 18A gezeigt, sukzessive von einem Punkt C zu einem Punkt Z1, zu einem Punkt Z2, zu einem Punkt Z3 und zu einem Punkt Z4 verändert. Schließlich wird eine Ladung δQ3, durch die die Spannung V_BL der Bitleitung BL dieselbe wie die Spannung der Speicherelektrode 31A des ferroelektrischen Kondensators 31 ist, von dem ferroelektrischen Kondensator 31 zu der Bitleitung BL übertragen. Als Resultat steigt die Spannung V_BL der Bitleitung BL auf VCC/2 + Vα an.
In dem Fall, wenn die logische "1" in den ferroelektrischen Kondensator 31 geschrieben wird, steigt auf diese Weise die Spannung V_BL der Bitleitung BL auf VCC/2 + Vα an und wird die Spannung V_/BL der Bitleitung /BL auf VCC/2 gehalten. Deshalb wird, wie in der Wellenform C von 17 gezeigt, durch den Leseverstärker 43 die Spannung V_BL der Bitleitung BL auf VCC vergrößert, und die Spannung V_/BL der Bitleitung /BL wird auf 0 V verringert. Als Resultat wird eine Spannungsdifferenz zwischen den Bitleitungen BL, /BL verstärkt.
Da in diesem Fall die Plattenelektrodentreiberspannung ϕPL auf VCC/2 gehalten wird, steigt die Spannung V_BL der Bitleitung BL von VCC/2 + Vα auf VCC an. Als Resultat wird in dem ferroelektrischen Kondensator 31 die logische "1", nämlich die Daten, die ausgelesen worden sind, neu oder rück-geschrieben.
19A und 19B sind Darstellungen zum Erläutern einer Veränderung der Spannung der Bitleitung BL in dem Fall, wenn die logische "0" in den ferroelektrischen Kondensator 31 geschrieben wird. 19A zeigt eine Veränderung der Polarisation P des ferroelektrischen Kondensators 31, und 19B zeigt eine Beziehung zwischen der Veränderung der Polarisation P des ferroelektrischen Kondensators 31 und einer Veränderung der Spannung der Bitleitung BL.
In dem Fall, wenn zuvor die logische "0" in den ferroelektrischen Kondensator 31 geschrieben wird, wird dann, wenn die Plattenelektrodentreiberspannung ϕPL sukzessive von VCC/2 auf die Spannung VH, auf die Spannung VL und auf VCC/2 verändert wird, die Polarisation P des ferroelektrischen Kondensators 31, wie in 19A gezeigt, sukzessive von einem Punkt E zu einem Punkt W1, zu einem Punkt W2, zu einem Punkt W3 und zu einem Punkt W4 verändert. Schließlich wird eine Ladung δQ4, durch die die Spannung V_BL der Bitleitung BL dieselbe wie die Spannung der Speicherelektrode 31A des ferroelektrischen Kondensators 31 ist, von der Bitleitung BL zu dem ferroelektrischen Kondensator 31 übertragen. Als Resultat verringert sich die Spannung V_BL der Bitleitung BL auf VCC/2 – Vβ.
In dem Fall, wenn die logische "0" in den ferroelektrischen Kondensator 31 geschrieben wird, verringert sich auf diese Weise die Spannung V_BL der Bitleitung BL auf VCC/2 – Vβ, und die Spannung V_/BL der Bitleitung /BL wird auf VCC/2 gehalten. Durch den Leseverstärker 43 verringert sich deshalb, wie in der Wellenform D von 17 gezeigt, die Spannung V_BL der Bitleitung BL auf 0 V, und die Spannung V_/BL der Bitleitung /BL erhöht sich auf VCC. Als Resultat wird die Spannungsdifferenz zwischen den Bitleitungen BL, /BL verstärkt.
Da die Plattenelektrodentreiberspannung ϕPL in diesem Fall auf VCC/2 gehalten wird, verringert sich die Spannung V_BL der Bitleitung BL von VCC/2 – Vβ auf 0 V. Als Resultat wird in dem ferroelektrischen Kondensator 31 die logische "0", nämlich die Daten, die ausgelesen worden sind, neu geschrieben.
In der Ausführungsform des ferroelektrischen Speichers gemäß der vorliegenden Erfindung wird, wie oben erläutert, wenn die Daten zum Beispiel aus der Speicherzelle 29 ausgelesen werden und nachdem die Bitleitungen BL, /BL auf VCC/2 vorgeladen sind, der Zellentransistor 33 gesteuert, um EIN zu sein. Ferner wird die Spannung, die auf die Plattenelektrode 31B des ferroelektrischen Kondensators 31 angewendet wird, von VCC/2 sukzessive auf die Spannung VH, auf die Spannung VL und auf VCC/2 verändert. Wenn zu dieser Zeit die logische "1" in den ferroelektrischen Kondensator 31 geschrieben ist, steigt die Spannung V_BL der Bitleitung BL auf VCC/2 + Vα an, und wenn die logische "0" in den ferroelektrischen Kondensator 31 geschrieben ist, verringert sich die Spannung V_BL der Bitleitung BL auf VCC/2 – Vβ. Auf diese Weise wird die Spannungsdifferenz zwischen den Bitleitungen BL, /BL verstärkt.
Gemäß dem ferroelektrischen Speicher der vorliegenden Erfindung können die Daten, die aus der selektierten Speicherzelle zu der Bitleitung ausgelesen worden sind, auf dieselbe Weise wie bei einem DRAM detektiert werden, wobei ein Verfahren zum Vorladen der Bitleitung auf VCC/2 eingesetzt wird. Da der ferroelektrische Speicher gemäß der vorliegenden Erfindung keine Blindzelle benötigt, kann für einen langen Zeitraum eine stabile Operation erwartet werden.
In der oben erläuterten Ausführungsform des ferroelektrischen Speichers gemäß der vorliegenden Erfindung können in dem Fall, wenn die Plattenelektroden-Treiberspannungserzeugungsschaltung 23 so wie in 13 konstruiert ist, wenn die Daten neu geschrieben werden, nachdem sich die Plattenelektrodentreiberspannung ϕPL von VCC/2 sukzessive auf die Spannung VH, auf die Spannung VL und auf VCC/2 verändert hat, die Daten positive geschrieben werden, indem die Plattenelektrodentreiberspannung ϕPL von VCC/2 sukzessive auf die Spannung VHH, auf die Spannung VLL und auf VCC/2 verändert wird, wie in 20 gezeigt.
Wenn die Daten neu geschrieben werden und wenn die Plattenelektrodentreiberspannung ϕPL von VCC/2 sukzessive auf die Spannung VHH, auf die Spannung VLL und auf VCC/2 verändert wird, kann dann, wenn zum Beispiel zuvor die logische "1" in den ferroelektrischen Kondensator 31 geschrieben wird, die Differenz zwischen der Spannung V_BL der Bitleitung BL und der Spannung V_PL0 der Plattenleitung PL0, nämlich V_BL – V_PL0 VCC sein. Daher kann eine ausreichende Polarisation erhalten werden, die angibt, daß gespeicherte Daten die logische "1" sind.
Wenn andererseits zuvor die logische "0" in den ferroelektrischen Kondensator 31 geschrieben wird, kann die Differenz zwischen der Spannung V_BL der Bitleitung BL und der Spannung V_PL0 der Plattenleitung PL0, nämlich V_BL – V_PL0, –VCC sein. Demzufolge kann eine ausreichende Polarisation erhalten werden, die angibt, daß gespeicherte Daten die logische "0" sind.
Hinsichtlich der oben erläuterten Ausführungsform des ferroelektrischen Speichers gemäß der vorliegenden Erfindung erfolgten die Beschreibungen unter der Annahme, daß VHH (d. h. 3,0 V) > VH (d. h. 2,5 V) ist und VLL (d. h. 0 V) < VL (d. h. 1,0 V) ist. Die obige Annahme ist jedoch nicht unbedingt erforderlich.
Wenn in der Ausführungsform des ferroelektrischen Speichers gemäß der vorliegenden Erfindung die Spannung VH so festgelegt wird, daß eine Spannung, die größer als eine Schreibspannung ist, auf den ferroelektrischen Kondensator 31 angewendet wird, wenn nämlich die Spannung VH so festge- Spannung, die zwischen der Speicherelektrode 31A und der Plattenelektrode 31B des ferroelektrischen Kondensators 31 angewendet wird, = V_BL – V_PL0 = V_BL – VH < –VCC/2 ist, verändert sich dann, wenn die logische "0" in den ferroelektrischen Kondensator 31 geschrieben ist, die Polarisation P des ferroelektrischen Kondensators 31 von einem Punkt E längs einer durchgehenden Linie 107 und kehrt zu dem Punkt E zurück, wie in 21 gezeigt. In dieser Situation kann die Spannung V_BL der Bitleitung BL im wesentlichen dieselbe wie die Spannung V_/BL der Bitleitung /BL sein, oder die Polarisation P kann im Vergleich zu jener vor dem Auslesen der Daten in einer negativen Richtung weiter zunehmen, und die Spannung V_BL der Bitleitung BL nimmt mehr zu als die Spannung V_/BL der Bitleitung /BL. Als Resultat können als Fehler die Daten der logischen "1" ausgelesen werden.
In dem Fall, wenn die Spannung VL ferner so festgelegt wird, um eine Beziehung (VH – VCC/2) < (VCC/2 – VL) zu erfüllen, verändert sich dann, wenn die logische "1" in den ferroelektrischen Kondensator 31 geschrieben ist, die Polarisation P des ferroelektrischen Kondensators 31 von einem Punkt C längs einer durchgehenden Linie 108 und kehrt zu dem Punkt C zurück, wie in 21 gezeigt.
In dieser Situation kann die Spannung V_BL der Bitleitung BL im wesentlichen dieselbe wie die Spannung V_/BL der Bitleitung /BL sein, oder die Polarisation P kann im Vergleich zu jener vor dem Auslesen der Daten in einer positiven Richtung weiter zunehmen, und die Spannung V_BL der Bitleitung BL verringert sich weniger als die Spannung V_/BL der Bitleitung /BL. Als Resultat können als Fehler die Daten der logischen "0" ausgelesen werden.
Um deshalb in der Ausführungsform des ferroelektrischen Speichers gemäß der vorliegenden Erfindung zu verhindern, daß eine Spannung, die größer als die Schreibspannung ist, auf den ferroelektrischen Kondensator angewendet wird, ist es besser, wenn die Spannung VH so selektiert wird, um eine Beziehung (V_BL – VH) > –VCC/2 zu erfüllen, und die Spannung VL so selektiert wird, um eine Beziehung (VCC/2 – VL) < (VH – VCC/2) zu erfüllen.
Deshalb ist es vorzuziehen, eine elektrische Feldstärke, die auf den ferroelektrischen Kondensator angewendet wird, wenn die Spannung VH auf die Plattenelektrode angewendet wird, so festzulegen, um kleiner als eine elektrische Feldstärke zu sein, die angewendet wird, wenn die Daten in den ferroelektrischen Kondensator geschrieben werden, und eine elektrische Feldstärke, die auf den ferroelektrischen Kondensator angewendet wird, wenn die Spannung VL auf die Plattenelektrode angewendet wird, so festzulegen, um kleiner als die elektrische Feldstärke zu sein, die auf den ferroelektrischen Kondensator angewendet wird, wenn die Spannung VH auf die Plattenelektrode angewendet wird.
Ferner ist es in der Ausführungsform des ferroelektrischen Speichers gemäß der vorliegenden Erfindung vorzuziehen, die Spannungen VH und VL so festzulegen, daß eine Lesetoleranz, wenn die logische "0" in den ferroelektrischen Kondensator geschrieben wird, im wesentlichen einer Lesetoleranz gleich ist, wenn die logische "1" in den ferroelektrischen Kondensator geschrieben wird.
22 ist eine Darstellung zum Erläutern einer Beziehung einer Spannung, die zwischen der Speicherelektrode und der Plattenelektrode des ferroelektrischen Kondensators zu einer zweiten Zeit angewendet wird, nämlich VL – VCC/2, und einer Veränderung der Polarisation δP des ferroelektrischen Kondensators, nämlich einem Ladungsbetrag, der an den Elektroden erscheint. In 22 wird die Schreibspannung auf 5 V festgelegt, und wenn die Daten ausgelesen werden, wird eine Spannung, die zwischen der Speicherelektrode und der Plattenelektrode des ferroelektrischen Kondensators zu einer ersten Zeit angewendet wird, nämlich VH – VCC/2, auf 5 V festgelegt. Weiterhin kennzeichnet eine Kurve 110 den Fall, wenn die logische "0" in den ferroelektrischen Kondensator geschrieben wird, und eine Kurve 111 kennzeichnet den Fall, wenn die logische "1" in den ferroelektrischen Kondensator geschrieben wird.
Wenn in diesem Fall die Spannung VL so festgelegt wird, um eine Beziehung VL – VCC/2 = –1,6 V zu erfüllen, kann die Lesetoleranz, wenn die logische "0" in den ferroelektrischen Kondensator geschrieben wird, im wesentlichen dieselbe sein wie die Lesetoleranz, wenn die logische "1" in den ferroelektrischen Kondensator geschrieben wird.
23 ist eine Darstellung zum Erläutern einer Beziehung der Spannung VL – VCC/2 und der Veränderung der Polarisation δP des ferroelektrischen Kondensators. In 23 wird die Schreibspannung auf 5 V festgelegt, und die Spannung VH – VCC/2 wird auf 2,5 V festgelegt. Ferner kennzeichnet eine Kurve 113 den Fall, wenn die logische "0" in den ferroelektrischen Kondensator geschrieben wird, und eine Kurve 114 kennzeichnet den Fall, wenn die logische "1" in den ferroelektrischen Kondensator geschrieben wird.
Wenn in diesem Fall die Spannung VL so festgelegt wird, um eine Beziehung VL – VCC/2 = –1,3 V zu erfüllen, kann die Lesetoleranz, wenn die logische "0" in den ferroelektrischen Kondensator geschrieben wird, im wesentlichen dieselbe sein wie die Lesetoleranz, wenn die logische "1" in den ferroelektrischen Kondensator geschrieben wird.
Um die Spannungsdifferenz zwischen den Bitleitungen BL, /BL durch den Leseverstärker 43 zu verstärken, beläuft sich dann, wenn wenigstens 10 fC/1 Zellenladung erforderlich sind, eine erforderliche Veränderung der Polarisation δP auf 1 μC/cm² in dem Fall, wenn ein Bereich des ferroelektrischen Kondensators einen 1 μm² beträgt.
Deshalb kann ein Impuls, der auf die Plattenelektrode des ferroelektrischen Kondensators angewendet wird, innerhalb eines Bereiches reduziert werden, der die oben erläuterte Bedingung erfüllt. Durch die Reduzierung des Impulses kann die Inversionsermüdung des ferroelektrischen Kondensators reduziert werden, und eine Betriebslebenszeit der Vorrichtung kann verlängert werden. Da ein Ladebetrag für den ferroelektrischen Kondensator und ein Entladebetrag für den ferroelektrischen Kondensator reduziert werden können, kann ferner die Geschwindigkeit der Leseoperation erhöht werden, und der Energieverbrauch kann verringert werden.
Es folgt nun eine Beschreibung einer zweiten Ausführungsform eines Verfahrens zum Auslesen der Daten in dem ferroelektrischen Speicher gemäß der vorliegenden Erfindung. 24 zeigt Wellenformen zum Erläutern einer anderen Datenlesesequenz aus der Speicherzelle der Ausführungsform des ferroelektrischen Speichers gemäß der vorliegenden Erfindung. Die Zeichnung zeigt ein Beispiel für die Datenlesesequenz hinsichtlich der Speicherzelle 29, die in 7 gezeigt ist. In 24 kennzeichnet eine Wellenform A eine Veränderung der Spannung der Wortleitung WL0, kennzeichnet eine Wellenform B eine Veränderung der Spannung der Plattenleitung PL0, kennzeichnen Wellenformen C Veränderungen der Spannungen der Bitleitungen BL, /BL in dem Fall, wenn die logische "1" in den ferroelektrischen Kondensator 31 geschrieben ist, und kennzeichnen Wellenformen D Veränderungen der Spannungen der Bitleitungen BL, /BL in dem Fall, wenn die logische "0" in den ferroelektrischen Kondensator 31 geschrieben ist.
Wenn in der Ausführungsform des ferroelektrischen Speichers gemäß der vorliegenden Erfindung VCC/2 zum Beispiel auf 1,5 V festgelegt ist, und wenn die Spannung VL auf 0,5 V festgelegt ist und die Spannung VH auf 2,0 V festgelegt ist, können die Daten aus dem Speicher ausgelesen werden, auch wenn sich die Plattenelektrodentreiberspannung ϕPL von VCC/2 auf die Spannung VL, auf die Spannung VH und auf die Spannung VCC/2 verändert.
25A und 25B sind Darstellungen zum Erläutern einer Veränderung der Spannung der Bitleitung BL in dem Fall, wenn die logische "1" in den ferroelektrischen Kondensator 31 geschrieben ist. 25A zeigt eine Veränderung der Polarisation P des ferroelektrischen Kondensators 31, und 25B zeigt eine Beziehung zwischen der Veränderung der Polarisation P des ferroelektrischen Kondensators 31 und der Veränderung der Spannung der Bitleitung BL.
In 25A kennzeichnet eine gerade Linie 116 die Beziehung Q_BL = C_BL V_BL, wobei Q_BL die Ladung ist, die von dem ferroelektrischen Kondensator 31 zu der Bitleitung BL übertragen wird, und C_BL der Kapazitätswert der Bitleitung BL ist.
In dem Fall, wenn zuvor die logische "1" in den ferroelektrischen Kondensator 31 geschrieben wird, verändert sich dann, wenn die Plattenelektrodentreiberspannung ϕPL von VCC/2 sukzessive auf die Spannung VL, auf die Spannung VH und auf VCC/2 verändert wird, die Polarisation P des ferroelektrischen Kondensators 31, wie in 25A gezeigt, sukzessive von einem Punkt C zu einem Punkt S1, zu einem Punkt S2, zu einem Punkt S3 und zu einem Punkt S4. Schließlich wird eine Ladung δQ5, durch die die Spannung V_BL der Bitleitung BL dieselbe wie die Spannung der Speicherelektrode 31A des ferroelektrischen Kondensators 31 ist, von dem ferroelektrischen Kondensator 31 zu der Bitleitung BL über tragen. Als Resultat steigt die Spannung V_BL der Bitleitung BL auf VCC/2 + V an.
Wenn in diesem Fall zuvor die logische "1" in den ferroelektrischen Kondensator 31 geschrieben wird, steigt auf diese Weise die Spannung V_BL der Bitleitung BL auf VCC/2 + V an, und die Spannung V_/BL der Bitleitung /BL wird auf VCC/2 gehalten. Durch den Leseverstärker 43 steigt deshalb, wie in der Wellenform C von 24 gezeigt, die Spannung V_BL der Bitleitung BL auf VCC an, und die Spannung V_/BL der Bitleitung /BL wird auf 0 V verringert. Als Resultat wird die Spannungsdifferenz zwischen den Bitleitungen BL, /BL verstärkt.
Da in diesem Fall die Plattenelektrodentreiberspannung ϕPL auf VCC/2 gehalten wird, steigt die Spannung V_BL der Bitleitung BL von VCC/2 + V auf VCC an. Als Resultat werden in dem ferroelektrischen Kondensator 31 die Daten der logischen "1", die ausgelesen worden sind, neu geschrieben.
26A und 26B sind Darstellungen zum Erläutern der Veränderung der Spannung der Bitleitung BL in dem Fall, wenn die logische "0" in den ferroelektrischen Kondensator 31 geschrieben wird, der in 7 gezeigt ist. 26A zeigt die Veränderung der Polarisation P des ferroelektrischen Kondensators 31, und 26B zeigt die Beziehung zwischen der Veränderung der Polarisation P des ferroelektrischen Kondensators 31 und der Veränderung der Spannung der Bitleitung BL.
In dem Fall, wenn zuvor die logische "0" in den ferroelektrischen Kondensator 31 geschrieben wird, verändert sich dann, wenn die Plattenelektrodentreiberspannung ϕPL sukzessive von VCC/2 auf die Spannung VL, auf die Spannung VH und auf VCC/2 verändert wird, die Polarisation P des ferroelektrischen Kondensators 31, wie in 26A gezeigt, sukzessive von einem Punkt E zu einem Punkt T1, zu einem Punkt T2, zu einem Punkt T3 und zu einem Punkt T4. Schließlich wird eine Ladung δQ6, durch die die Spannung V_BL der Bitleitung BL dieselbe wie die Spannung der Speicherelektrode 31A des ferroelektrischen Kondensators 31 ist, von der Bitleitung BL zu dem ferroelektrischen Kondensator 31 übertragen. Als Resultat wird die Spannung V_BL der Bitleitung BL auf VCC/2 – Vδ verringert.
In dem Fall, wenn zuvor die logische "0" in den ferroelektrischen Kondensator 31 geschrieben wird, verringert sich auf diese Weise die Spannung V_BL der Bitleitung BL auf VCC/2 – Vδ, und die Spannung V_/BL der Bitleitung /BL wird auf VCC/2 gehalten. Durch den Leseverstärker 43 verringert sich deshalb, wie in der Wellenform D von 24 gezeigt, die Spannung V_BL der Bitleitung BL auf 0 V, und die Spannung V_/BL der Bitleitung /BL steigt auf VCC an. Als Resultat wird die Spannungsdifferenz zwischen den Bitleitungen BL, /BL verstärkt.
Da die Plattenelektrodentreiberspannung ϕPL in diesem Fall auf VCC/2 gehalten wird, verringert sich die Spannung V_BL der Bitleitung BL von VCC/2 – Vδ auf 0 V. Als Resultat werden in dem ferroelektrischen Kondensator 31 die Daten der logischen "0", die ausgelesen worden sind, neu geschrieben.
Wenn zum Beispiel die Beziehung V_BL – VL > VCC/2 erfüllt wird und wenn die logische "1" in den ferroelektrischen Kondensator 31 geschrieben wird, verändert sich die Polarisation P des ferroelektrischen Kondensators 31 von einem Punkt C längs einer durchgehenden Linie 118 und kehrt zu dem Punkt C zurück, wie in 27 gezeigt. In dieser Situation kann die Spannung V_BL der Bitleitung BL im wesentlichen dieselbe wie die Spannung V_/BL der Bitleitung /BL sein, oder die Polarisation P kann im Vergleich zu jener vor dem Auslesen der Daten in einer positiven Richtung weiter zunehmen, und die Spannung V_BL der Bitleitung BL kann weniger als die Spannung V_/BL der Bitleitung /BL abnehmen. Als Resultat können als Fehler die Daten der logischen "0" ausgelesen werden.
Wenn ferner die Beziehung (VCC/2 – VL) < (VH – VCC/2) erfüllt wird und wenn zuvor die logische "0" in den ferroelektrischen Kondensator 31 geschrieben wird, verändert sich die Polarisation P des ferroelektrischen Kondensators 31 von einem Punkt E längs einer durchgehenden Linie 119 und kehrt zu dem Punkt E zurück, wie in 27 gezeigt. In dieser Situation kann die Spannung V_BL der Bitleitung BL im wesentlichen dieselbe wie die Spannung V_/BL der Bitleitung /BL sein, oder die Polarisation P kann im Vergleich zu jener vor dem Auslesen der Daten in einer negativen Richtung weiter zunehmen, und die Spannung V_BL der Bitleitung BL kann mehr als die Spannung V_/BL der Bitleitung /BL zunehmen. Als Resultat können als Fehler die Daten der logischen "1" ausgelesen werden.
Um deshalb in der Ausführungsform des ferroelektrischen Speichers gemäß der vorliegenden Erfindung solch einen Fehler zu verhindern, ist es besser, die Spannung VL so zu selektieren, um eine Beziehung (V_BL – VL) < VCC/2 zu erfüllen, und die Spannung VH so zu selektieren, um eine Beziehung (VH – VCC/2) < (VCC/2 – VL) zu erfüllen.
Deshalb ist es vorzuziehen, wenn die elektrische Feldstärke, die auf den ferroelektrischen Kondensator angewendet wird, wenn die Spannung VL auf die Plattenelektrode angewendet wird, kleiner als die elektrische Feldstärke festgelegt wird, die angewendet wird, wenn die Daten in den ferroelektrischen Kondensator geschrieben werden, und die elektrische Feldstärke, die auf den ferroelektrischen Kondensator angewendet wird, wenn die Spannung VH auf die Plattenelektrode angewendet wird, kleiner als die elektrische Feldstärke festgelegt wird, die auf den ferroelektrischen Kondensator angewendet wird, wenn die Spannung VL auf die Plattenelektrode angewendet wird.
Nachdem sich die Plattenelektrodentreiberspannung ϕPL von VCC/2 (zum Beispiel 1,5 V) sukzessive auf die Spannung VL (zum Beispiel 0,5 V), auf die Spannung VH (zum Beispiel 2,0 V) und auf VCC/2 verändert hat, können in diesem Fall dann, wenn sich die Plattenelektrodentreiberspannung ϕPL von VCC/2 auf die Spannung VLL (zum Beispiel 0 V), auf die Spannung VHH (zum Beispiel 3,0 V) und auf VCC/2 verändert, die Daten sicher neu geschrieben werden.
Gemäß der vorliegenden Erfindung können die Daten, wie oben erläutert, ohne das Vorsehen der Blindzelle aus der Speicherzelle sicher ausgelesen werden, und daher kann für einen langen Zeitraum eine stabile Operation des ferroelektrischen Speichers ausgeführt werden.
In der obigen Beschreibung wurde hinsichtlich des ferroelektrischen Speichers gemäß der vorliegenden Erfindung das bevorzugte Verfahren zum Festlegen der Spannungen VH und VL dargelegt. Im praktischen Einsatz variiert eine Auslesetoleranz (eine Amplitude des Auslesesignals) jedoch gemäß einem Verhältnis einer Bitleitungskapazität (welche die parasitäre Kapazität der Bitleitung angibt) zur Kapazität des ferroelektrischen Kondensators. Zum Erhalten einer ausreichenden Auslesetoleranz müssen deshalb ein geeignetes Kapazitätsverhältnis und die Spannungen VH und VL festgelegt werden.
Es folgt nun eine Beschreibung des optimalen Kapazitätsverhältnisses des Bitleitungskondensators und des ferroelektrischen Kondensators.
Zuerst wird die Basisoperation des oben erläuterten ferroelektrischen Speichers gemäß der vorliegenden Erfindung wie folgt zusammengefaßt.
28 zeigt ein vereinfachtes Schaltungskonfigurationsbeispiel für den ferroelektrischen Speicher gemäß der vorliegenden Erfindung. 29 zeigt Hysteresecharakteristiken des ferroelektrischen Kondensators, wobei Informationen der logischen "1" und "0" bei Bedingungen gespeichert sind, die durch die Bezugszeichen "a" bzw. "b" dargestellt sind. 30 zeigt ein Zeitlagendiagramm der Ausleseoperation.
Während des Speicherns der Daten werden die Plattenleitung (PL) und die Bitleitung (BL) auf der Spannung VCC/2 gehalten. Wenn die Daten ausgelesen werden, wird die Spannung der Wortleitung (WL) erhöht, wird ein Zellentransistor eingeschaltet und werden entgegengesetzte Impulse, die eine verschiedene Polarisation haben, auf die Plattenleitung (PL) angewendet. Eine horizontale Achse in 29 bezeichnet die Spannungsdifferenz (= V_BL – V_PL) zwischen der Bitleitungsspannung V_BL und der Plattenleitungsspannung V_PL, und die Polarisation des ferroelektrischen Kondensators 204 verändert sich, wie es in 29 gezeigt ist. Schließlich verändert sich die Bitleitungsspannung V_BL in einer positiven oder negativen Richtung ausgehend von der Spannung VCC/2 gemäß der Richtung der gespeicherten Polarisation.
Dabei wird eine Spannungsabweichung (dVBL) der Bitleitungsspannung V_BL durch eine Verringerung der Remanenzpolarisation (δPrS) dargestellt, und die Bitleitungskapazität C_BL wird wie folgt angegeben: dVBL = δPrS/CBL.
Da die Spannung V_/BL der komplementären Bitleitung /BL auf die Spannung VCC/2 festgelegt ist, wird eine Spannungsdifferenz zwischen der Bitleitung BL und der Bitleitung /BL in einem Leseverstärker 206 verstärkt. Auf diese Weise werden die Daten extern ausgelesen, und es erfolgt eine Neuschreiboperation der Daten im Kondensator.
Die Amplitude des Auslesesignals hängt von einer Amplitude des Eingangsimpulses ab, der für die Plattenleitung PL vorgesehen wird. Im folgenden wird eine Spannungsdifferenz zwischen der Spannung VCC/2 und der Spannung VH, die als erster Impuls der Plattenleitungsspannung vorgesehen wird, durch δVH dargestellt, und eine Spannungsdifferenz zwischen der Spannung VCC/2 und der Spannung VL, die als zweiter Impuls der Plattenleitungsspannung vorgesehen wird, wird durch δVL dargestellt.
Wenn die logische "1" in den ferroelektrischen Kondensator 204 geschrieben ist, nimmt die Auslesetoleranz zu, da δVH größer und δVL kleiner ist, und wenn die logische "0" in den ferroelektrischen Kondensator 204 geschrieben ist, nimmt die Auslesetoleranz zu, da δVL größer ist.
Hinsichtlich des oben erläuterten ferroelektrischen Speichers wurde dargelegt, daß die Spannungen VH und VL vorzugsweise so festgelegt werden, daß die Auslesetoleranz in dem Fall, wenn die logische "1" in den ferroelektrischen Speicher 204 geschrieben ist, jener in dem Fall im wesentlichen gleich sein kann, wenn die logische "0" in den ferroelektrischen Speicher 204 geschrieben ist.
Die Auslesetoleranz (Amplitude des Auslesesignals) verändert sich jedoch, wie oben erläutert, gemäß dem Verhältnis der Bitleitungskapazität C_BL und der Kapazität des ferroelektrischen Kondensators 204.
Es folgt nun eine Beschreibung der Verfahren zum Festlegen des optimalen Kapazitätsverhältnisses und der Spannungen VH und VL in dem ferroelektrischen Speicher gemäß der vorliegenden Erfindung.
31A bis 31C sind Darstellungen zum Erläutern einer Polarisationsveränderung, wenn die Daten aus dem ferroelektrischen Kondensator in den Schaltungen ausgelesen werden, die in 28 gezeigt sind. 31A zeigt die Veränderung der Plattenleitungsspannung V_PL, 31B zeigt die Polarisationsveränderung, wenn die logische "1" aus dem ferroelektrischen Kondensator ausgelesen wird, und 31C zeigt die Polarisationsveränderung, wenn die logische "0" aus dem ferroelektrischen Kondensator ausgelesen wird. Operationsparameter sind in der Zeichnung in 31A gezeigt.
Wenn das in 31A gezeigte Signal für die Plattenleitung vorgesehen wird, verändert sich die Polarisation des ferroelektrischen Kondensators 204, wie es in 31B und 31C gezeigt ist. Gemäß diesen Zeichnungen kann die Spannungsabweichung dVBL, die in der Bitleitung BL erscheint, das Auslesesignal sein. Diese Operation ist in der vorhergehenden Beschreibung unter Bezugnahme auf 17 bis 19B detailliert beschrieben worden.
32 ist eine Darstellung zum Erläutern der Abhängigkeit der Spannungsabweichung dVBL in der Bitleitung BL von der Bitleitungskapazität C_BL für jede Spannung δVL bei der Operation, die unter Bezugnahme auf 31A bis 31C beschrieben wurde. In 32 bezeichnet eine horizontale Achse die Bitleitungskapazität C_BL, und eine vertikale Achse bezeichnet die Spannungsabweichung dVBL in der Bitleitung BL.
Wenn die Spannung δVL –0,8 V beträgt, ist die Spannungsabweichung dVBL zum Auslesen der logischen "1" und die Spannungsabweichung dVBL zum Auslesen der logischen "0" im wesentlichen dieselbe. Wenn in diesem Fall die Bitleitungskapazität C_BL 4,26 nF beträgt, wird die Toleranz für das Auslesesignal maximiert, deshalb kann eine stabile Ausleseoperation erwartet werden. Dabei beträgt das Verhältnis der Bitleitungskapazität C_BL und der Kapazität des ferroelektrischen Kondensators 204 1,9 [V^–1] (= C_BL/PrS [C]).
Die Bitleitungskapazität C_BL hat jedoch einen Einfluß auf den Energieverbrauch und die Operationsgeschwindigkeit. Im folgenden wird ein Vergleich einer unterschiedlichen Bitleitungskapazität C_BL erläutert, und zwar beispielsweise 1 nF und 8 nF. In 32 hat die Spannungsabweichung dVBL in der Bitleitung BL bei den zwei Bitleitungskapazitäten C_BL, nämlich 1 nF und 8 nF, im wesentlichen denselben Wert.
33A und 33B zeigen eine Veränderung der Polarisation des ferroelektrischen Kondensators 204 bei der Bitleitungskapazität C_BL von 1 nF und 8 nF. 33A zeigt den Fall, wenn die logische "1" aus dem ferroelektrischen Kondensator 204 ausgelesen wird, und 33B zeigt den Fall, wenn die logische "0" aus dem ferroelektrischen Kondensator 204 ausgelesen wird.
Die Veränderung der Polarisation in dem Fall, wenn die Bitleitungskapazität C_BL 8 nF beträgt, ist größer als jene in dem Fall, wenn die Bitleitungskapazität C_BL 1 nF beträgt, wie in 33A und 33B gezeigt. Wenn die Bitleitungskapazität C_BL nämlich 8 nF beträgt, kann der Energieverbrauch ansteigen und die Operationsgeschwindigkeit abnehmen. Deshalb ist es besser, wenn die Bitleitungskapazität C_BL kleiner ist.
Angesichts des oben erläuterten Verfahrens zum Erhöhen der Auslesetoleranz (das Verhältnis der Bitleitungskapazität und der Kapazität des ferroelektrischen Kondensators 204, C_BL [F]/PrS [C], wird auf 1, 9 [V^–1] festgelegt), wird das Verhältnis als Resultat vorzugsweise so festgelegt, um kleiner als der Wert zu sein, daß das Auslesesignal dVBL maximiert wird. Hinsichtlich des Verhältnisses der Bitleitungskapazität C_BL und der Kapazität des ferroelektrischen Kondensators ist es deshalb vorzuziehen, die folgende Bedingung zu erfüllen: 0,5 [V–1] < (CBL [F]/PrS [C]) < 2.
Zusätzlich zu dem oben erläuterten Verfahren kann dadurch, daß die Treiberspannung VH der Plattenleitung PL mehr als die Spannung VCC erhöht wird, wobei der interne Pegelerhöhungsenergiezufuhrkonverter verwendet wird, der später in 36B gezeigt ist, das Auslesesignal (Spannungsabweichung dVBL in der Bitleitung BL) vergrößert werden.
34 ist eine Darstellung zum Erläutern der Abhängigkeit der Spannungsabweichung dVBL in der Bitleitung BL von der Bitleitungskapazität C_BL in dem Fall, wenn die Spannung δVH 2,65 V beträgt. Wenn in diesem Fall die Spannung δVL –1,0 V beträgt, sind die Auslesetoleranzen für die logische "1" und die logische "0" im wesentlichen dieselben, und wenn die Bitleitungskapazität C_BL 2 bis 3 nF beträgt, sind die Auslesetoleranzen bei 90 mV für die logische "1" und –80 mV für die logische "0" maximiert.
35A bis 35C sind Darstellungen zum Erläutern einer Polarisationsveränderung des ferroelektrischen Kondensators unter der in 34 gezeigten Bedingung. 35A zeigt die Veränderung der Plattenleitungsspannung V_PL, 35B zeigt die Polarisationsveränderung, wenn die logische "1" aus dem ferroelektrischen Kondensator ausgelesen wird, und 35C zeigt die Polarisationsveränderung, wenn die logische "0" aus dem ferroelektrischen Kondensator ausgelesen wird.
Im Vergleich zu den Zeichnungen von 31B und 31C ist ein Veränderungsbetrag der Polarisation während der Operation im gegenseitigen Vergleich im wesentlichen derselbe, aber schließlich erhaltene Signaltoleranzen in 35B und 35C sind größer als jene in 31B und 31C, da die Bitleitungskapazität C_BL einen kleineren Wert hat.
Durch das Reduzieren des Wertes der Bitleitungskapazität C_BL und unter Verwendung der Pegelerhöhungsspannung, die von dem Pegelerhöhungsenergiezufuhrkonverter für die Spannung VH vorgesehen wird, kann auf diese Weise ein größeres Auslesesignal erhalten werden, ohne den Energieverbrauch zu erhöhen (da die Polarisationsveränderung reduziert wird).
Die obenerwähnten Spannungen VL und VH können zum Beispiel von dem internen Pegelverringerungsenergiezufuhrkonverter und dem internen Pegelerhöhungsenergiezufuhrkonverter vorgesehen werden, die in 36A und 36B gezeigt sind. Der interne Pegelverringerungsenergiezufuhrkonverter enthält einen Komparator, und der interne Pegelerhöhungsenergiezufuhrkonverter enthält einen Ringoszillator. Da diese Schaltungen wohlbekannt sind, wird eine Beschreibung dieser Schaltungsoperationen hier weggelassen.
Durch die Optimierung des Verhältnisses der Bitleitungskapazität C_BL und der Kapazität des ferroelektrischen Kondensators 204, oder durch das Erhöhen der Treiberspannung VH der Plattenleitung PL, kann, wie oben erläutert, ein größeres Auslesesignal erhalten werden, und daher kann eine Speichervorrichtung vorgesehen werden, die über einen langen Zeitraum betriebsfähig ist.
Ferner ist die vorliegende Erfindung nicht auf diese Ausführungsformen begrenzt, sondern andere Veränderungen und Abwandlungen können vorgenommen werden, ohne den Schutzumfang der vorliegenden Erfindung zu verlassen.

Claims

Verfahren zum Lesen von Daten aus einem ferroelektrischen Speicher, der eine Speicherzelle (29) hat, welche Speicherzelle (29) ein Transmissionsgatter (33) mit einem ersten Ladungseingabe- und -ausgabeport, der mit einer Datenleitung (BL) verbunden ist, und einem zweiten Ladungseingabe- und -ausgabeport hat, und einen ferroelektrischen Kondensator (31) mit einer ersten Elektrode (31A), die mit dem zweiten Ladungeingabe- und -ausgabeport verbunden ist, und einer zweiten Elektrode (31B), die mit einer Treiberspannungsleitung (PL0) verbunden ist, welches Verfahren die folgenden Schritte umfaßt: Steuern des Transmissionsgatters (33), um nichtleitend zu sein; anschließendes Steuern des Transmissionsgatters (33), um leitend zu sein; Anwenden einer Treiberspannung auf die zweite Elektrode (31B) des ferroelektrischen Kondensators (31) durch die Treiberspannungsleitung (PL0), um erste und zweite elektrische Felder, die entgegengesetzte Richtungen haben, auf den ferroelektrischen Kondensator (31) sukzessive anzuwenden, während das Transmissionsgatter leitend ist, dadurch gekennzeichnet, daß: die Datenleitung (BL) auf eine Vorladespannung vorgeladen wird, die im wesentlichen halb so groß wie eine Energiequellenspannung ist, während das Transmissionsgatter nichtleitend ist; und das erste elektrische Feld die zweite Elektrode (31B) auf eine Spannung setzt, die höher als die Vorladespannung ist, und das zweite elektrische Feld die zweite Elektrode (31B) auf eine Spannung setzt, die niedriger als die Vorladespannung ist, so daß die Polarisation des ferroelektri schen Kondensators (31) von einem ersten Wert vor Anwendung der ersten und zweiten elektrischen Felder auf einen zweiten Wert nach Anwendung der ersten und zweiten elektrischen Felder verändert wird, wobei sich die ersten und zweiten Werte ausreichend unterscheiden, um Daten aus der Speicherzelle (29) durch das Detektieren eines Unterschiedes zwischen der Spannung der Datenleitung (BL) und der Vorladespannung lesen zu können.
Verfahren nach Anspruch 1, wobei der Speicher eine weitere Speicherzelle (30) umfaßt, die ein weiteres Transmissionsgatter (34) enthält, welches weitere Transmissionsgatter (34) einen ersten Ladungseingabe- und -ausgabeport hat, der mit einer weiteren Datenleitung (/BL) verbunden ist, bei dem beim Vorladeschritt sowohl die Datenleitung (BL) als auch die weitere Datenleitung (/BL) auf die Vorladespannung vorgeladen wird und beim Leseschritt die Daten aus der selektierten Speicherzelle (29) durch eine entsprechende der Datenleitung (BL) und der weiteren Datenleitung (/BL) gelesen werden.
Verfahren nach Anspruch 1 oder 2, bei dem eine Stärke des ersten elektrischen Feldes kleiner als jene eines elektrischen Feldes ist, das auf den ferroelektrischen Kondensator (31) angewendet wird, wenn die Daten geschrieben werden, und eine Stärke des zweiten elektrischen Feldes kleiner als jene des ersten elektrischen Feldes ist.
Verfahren nach irgendeinem der vorhergehenden Ansprüche, ferner mit dem Schritt zum sukzessiven Anwenden von dritten und vierten elektrischen Feldern, die entgegengesetzte Richtungen haben, wobei eine Stärke der dritten und vierten elektrischen Felder jeweilig größer als jene der ersten und zweiten elektrischen Felder ist, die auf den ferroelektrischen Kondensator (31) angewendet werden, und die Polarisation des ferroelektrischen Kondensators (31) gemäß einer Variation der dritten und vierten elektrischen Felder verändert wird.
Verfahren nach irgendeinem der vorhergehenden Ansprüche, bei dem eine Stärke der ersten und zweiten elektrischen Felder so festgelegt ist, daß eine Auslesetoleranz, wenn eine logische "1" in den ferroelektrischen Kondensator (31) geschrieben ist, einer Auslesetoleranz, wenn eine logische "0" in den ferroelektrischen Kondensator (31) geschrieben ist, im wesentlichen gleich ist.
Verfahren nach irgendeinem der vorhergehenden Ansprüche, bei dem die Datenleitung (BL) eine parasitäre Kapazität C_BL hat, welche parasitäre Kapazität C_BL gleich oder kleiner als ein Wert ist, bei dem ein Spannungsunterschied, der in der Datenleitung (BL) erzeugt wird, wenn eine logische "1" und eine logische "0" ausgelesen werden, im wesentlichen maximiert wird.
Verfahren nach Anspruch 6, bei dem eines der ersten und zweiten elektrischen Felder größer als eine interne Energiezufuhrspannung ist und, wenn die Daten ausgelesen werden, eine Spannung, die in der Datenleitung (BL) erzeugt wird, im Vergleich zu dem Fall, wenn das eine der internen Energiezufuhrspannung im wesentlichen gleich ist, größer ist.
Verfahren nach Anspruch 7, bei dem der ferroelektrische Kondensator Pb (Zr, Ti) O₃ enthält und ein Verhältnis der parasitären Kapazität C_BL in der Datenleitung (BL) zu einer Kapazität Prs des ferroelektrischen Kondensators die folgende Bedingung im wesentlichen erfüllt: 0,5 [V–1] < (CBL [F]/Prs [C]) < 2.
Ferroelektrischer Speicher mit: einer Speicherzelle (29), die ein Transmissionsgatter (33) mit einem ersten Ladungseingabe- und -ausgabeport, der mit einer Datenleitung (BL) verbunden ist, und einem zweiten Ladungseingabe- und -ausgabeport enthält, und einen ferroelektrischen Kondensator (31) mit einer ersten Elektrode (31A), die mit dem zweiten Ladungeingabe- und -ausgabeport verbunden ist, und einer zweiten Elektrode (31B), die mit einer Treiberspannungsleitung (PL0) verbunden ist; und einem Treiberspannungsanwendungsmittel zum Anwenden einer Treiberspannung auf die zweite Elektrode (31B) des ferroelektrischen Kondensators (31) durch die Treiberspannungsleitung (PL0), um erste und zweite elektrische Felder, die entgegengesetzte Richtungen haben, auf den ferroelektrischen Kondensator (31) sukzessive anzuwenden, dadurch gekennzeichnet, daß: ein Vorlademittel vorgesehen ist, zum Vorladen der Datenleitung (BL) auf eine Spannung, die im wesentlichen halb so groß wie eine Energiequellenspannung ist; das erste elektrische Feld die zweite Elektrode (31B) auf eine Spannung setzt, die höher als die Vorladespannung ist, und das zweite elektrische Feld die zweite Elektrode (31B) auf eine Spannung setzt, die niedriger als die Vorladespannung ist, so daß die Polarisation des ferroelektrischen Kondensators (31) von einem ersten Wert vor Anwendung der ersten und zweiten elektrischen Felder auf einen zweiten Wert nach Anwendung der ersten und zweiten elektrischen Felder verändert wird, wobei sich die ersten und zweiten Werte ausreichend unterscheiden, um Daten aus der Speicherzelle (29) durch das Detektieren eines Unterschiedes zwischen der Spannung der Datenleitung (BL) und der Vorladespannung lesen zu können; und ein Mittel zum Lesen von Daten aus der Speicherzelle (29) durch das Detektieren eines Unterschiedes zwischen der Spannung der Datenleitung (BL) und der Vorladespannung vorgesehen ist.
Ferroelektrischer Speicher nach Anspruch 9, ferner mit einer weiteren Speicherzelle (30), die ein weiteres Transmissionsgatter (34) enthält, welches weitere Transmissionsgatter (34) einen ersten Ladungseingabe- und -ausgabeport hat, der mit einer weiteren Datenleitung (/BL) verbunden ist, bei dem das Vorlademittel angeordnet ist, um sowohl die Datenleitung (BL) als auch die weitere Datenleitung (/BL) auf die Vorladespannung vorzuladen, und die Daten aus der selektierten Speicherzelle (29) durch eine entsprechende der Datenleitung (BL) und der weiteren Datenleitung (/BL) gelesen werden.
Speicher nach Anspruch 9 oder 10, bei dem die Treiberspannung so festgelegt ist, daß eine Stärke des ersten elektrischen Feldes kleiner als jene eines elektrischen Feldes ist, das auf den ferroelektrischen Kondensator (31) angewendet wird, wenn die Daten geschrieben werden, und eine Stärke des zweiten elektrischen Feldes kleiner als jene des ersten elektrischen Feldes ist.
Speicher nach irgendeinem der Ansprüche 9 bis 11, bei dem das Treiberspannungsanwendungsmittel ferner ein Mittel umfaßt zum Vorsehen einer Treiberspannung zum sukzessiven Anwenden von dritten und vierten elektrischen Feldern, die entgegengesetzte Richtungen haben, wobei die Stärken der dritten und vierten elektrischen Felder jeweilig größer als jene der ersten und zweiten elektrischen Felder sind, die auf den ferroelektrischen Kondensator (31) angewendet werden, und die Polarisation des ferroelektrischen Kondensators (31) gemäß einer Variation der dritten und vierten elektrischen Felder verändert wird.
Speicher nach irgendeinem der Ansprüche 9 bis 12, bei dem das Treiberspannungsanwendungsmittel ferner ein Mittel umfaßt zum Vorsehen einer Treiberspannung, die so festgelegt ist, daß eine Auslesetoleranz, wenn eine logische "1" in den ferroelektrischen Kondensator (31) geschrieben ist, einer Auslesetoleranz, wenn eine logische "0" in den ferroelektrischen Kondensator (31) geschrieben ist, im wesentlichen gleich ist.
Speicher nach irgendeinem der Ansprüche 9 bis 13, bei dem die Datenleitung (BL) eine parasitäre Kapazität C_BL hat, welche parasitäre Kapazität C_BL gleich oder kleiner als ein Wert ist, bei dem ein Spannungsunterschied, der in der Datenleitung (BL) erzeugt wird, wenn eine logische "1" und eine logische "0" ausgelesen werden, im wesentlichen maximiert wird.
Speicher nach Anspruch 14, bei dem eines der ersten und zweiten elektrischen Felder größer als eine interne Energiezufuhrspannung ist und, wenn die Daten ausgelesen werden, eine Spannung, die in der Datenleitung (BL) erzeugt wird, im Vergleich zu dem Fall, wenn das eine der internen Energiezufuhrspannung im wesentlichen gleich ist, größer ist.
Speicher nach Anspruch 15, bei dem der ferroelektrische Kondensator Pb (Zr, Ti) O₃ enthält und ein Verhältnis der parasitären Kapazität C_BL in der Datenleitung (BL) zu einer Kapazität Prs des ferroelektrischen Kondensators die folgende Bedingung im wesentlichen erfüllt: 0,5 [V–1] < (CBL [F]/Prs [C]) < 2.