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Die
Erfindung bezieht sich auf ein Direktzugriffsspeicherbauelement
nach dem Oberbegriff des Anspruchs 1.
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Ferroelektrische
Direktzugriffsspeicher verwenden einen ferroelektrischen Kondensator
als Speicherelement der jeweiligen Speicherzelle. Jede Speicherzelle
speichert einen Logikzustand auf der Basis der elektrischen Polarisation
des ferroelektrischen Kondensators. Der ferroelektrische Kondensator
weist zwischen seinen Platten oder Elektroden ein Dielektrikum auf,
das ein ferroelektrisches Material beinhaltet, wie beispielsweise
Bleizirkonattitanat (PZT). Wenn an die Elektroden des ferroelektrischen Kondensators
eine Spannung angelegt wird, wird das ferroelektrische Material
in der Richtung des elektrischen Feldes polarisiert. Die Schaltschwelle zum Ändern des
Polarisationszustands des ferroelektrischen Kondensators ist als
die Koerzitivspannung definiert. Eine Elektrode des ferroelektrischen Kondensators
ist über
einen Zugriffstransistor an eine Bitleitung angekoppelt, und seine
andere Elektrode ist an eine Plattenleitung oder Treiberlei tung angeschlossen,
wie in der Patentschrift
US 5.751.626 offenbart.
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Der
ferroelektrische Kondensator besitzt Hystereseeigenschaft, und der
Stromfluß zum
Kondensator hängt
von dessen Polarisationszustand ab. Wenn die an den Kondensator
angelegte Spannung größer als
seine Koerzitivspannung ist, kann der ferroelektrische Kondensator
seinen Polarisationszustand abhängig
von der Polarität
der angelegten Spannung ändern.
Der Polarisationszustand wird nach dem Abkoppeln der Leistungsversorgung
beibehalten, wodurch Nichtflüchtigkeit
bereitgestellt wird. Der ferroelektrische Kondensator kann zwischen
Polarisationszuständen
in etwa einer Nanosekunde umgeschaltet werden, was schneller ist
als die Programmierdauer der meisten anderen nichtflüchtigen
Speicher, wie EPROMs (löschbare
programmierbare Festwertspeicher), EEPROMs (elektrisch löschbare,
programmierbare Festwertspeicher) oder Flash-EEPROMs.
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Um
Daten von einer Speicherzelle zu lesen oder in diese zu schreiben,
wird die Plattenleitung derart angesteuert, dass eine Spannungsdifferenz zwischen
die Elektroden des ferroelektrischen Kondensators angelegt wird.
Techniken zum Ansteuern einer Plattenleitung sind in der Patentschrift
US 5.592.410 und in der
Patentschrift
US 5.086.412 offenbart,
auf die diesbezüglich
verwiesen wird und deren Inhalt hiermit durch Verweis aufgenommen
wird. Diese US-Patentschriften offenbaren ein Speicherzellenfeld
und einen Decoder, der mit dem Feld über jeweils eine Mehrzahl von
Wortleitungen und eine Mehrzahl von zu den Wortleitungen gehörigen Plattenleitungen
gekoppelt ist. Gemäß der Decodierstruktur
in den obigen Patentschriften werden eine Wort- und eine Plattenleitung
gleichzeitig ausgewählt und
von dem Decoder angesteuert. Die obige Decodierstruktur ist jedoch
für ein
Speicherbauelement hoher Dichte ungeeignet, weil die Anzahl ferroelektrischer
Kondensatoren, die gemeinsam an eine Plattenleitung angekoppelt
sind, aufgrund des Inkrementes einer RC-Verzögerung der Plattenleitung begrenzt
ist.
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Von
zur Lösung
der oben erwähnten
Problematik fähigen
Methoden wurde eine solche mit der Bezeichnung "segmentiertes Plattenleitungsschema" vorgeschlagen. Die
segmentierte Plattenleitungsstruktur ist in den Patentschriften
US 5.598.366 und
US 5.373.463 offenbart,
auf die diesbezüglich
verwiesen wird und deren Inhalt hierin durch Verweis aufgenommen
wird.
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Gemäß der in
den genannten Druckschriften
US
5.598.366 und
US 5.373.463 offenbarten
segmentierten Platenleitungstruktur sind Änderungen im Polarisationszustand
von Speicherzellen eliminiert, die mit inaktiven Plattenleitungssegmenten
gekoppelt sind, was Ermüdung
reduziert und die nutzbare Betriebsdauer des Speichers verlängert. Außerdem wird
der Gesamtstromverbrauch des Speicherzellenfeldes verringert, und
die zum Transfer eines Plattenleitungssegmentes benötigte Zeitdauer
wird verglichen mit derjenigen für
eine nicht-segmentierte Plattenleitung deutlich reduziert.
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Da
bei einer segmentierten Plattenleitungsstruktur nicht ausgewählte Plattenleitungssegmente während eines
Schreib-/Lesevorgangs potentialfrei bleiben, sind sie peripherem
Rauschen und Signalkopplung ausgesetzt, d.h. die nicht ausgewählten Plattenleitungssegmente
sind elektrisch an ausgewählte
Bitleitungen und an ein ausgewähltes
Plattenleitungssegment angekoppelt. Daher kann sich während des
Schreib-/Lesezyklus,
der mit dem ausgewählten
Plattenleitungssegment verknüpft
ist, die Polarisationsrichtung der jeweils mit den nicht ausgewählten Plattenleitungssegmenten
gekoppelten ferroelektrischen Kondensatoren ändern. Dies verursacht eine
Herabsetzung der Abtasttoleranz und eine Zerstörung von Daten, die in den
jeweils mit den nicht ausgewählten
Plattenleitungssegmenten gekoppelten ferroelektrischen Kondensatoren
gespeichert sind.
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Der
Erfindung liegt daher als technisches Problem die Bereitstellung
eines Direktzugriffsspeicherbauelementes der eingangs genannten
Art zugrunde, mit dem die obigen Schwierigkeiten vermieden werden
und speziell verhindert wird, dass nicht ausgewählte Plattenleitungssegmente
während eines
Schreib-/Lesezyklus in einem Potentialschwebezustand sind.
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Die
Erfindung löst
dieses Problem durch die Bereitstellung eines Direktzugriffsspeicherbauelementes
mit den Merkmalen des Anspruchs 1.
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Vorteilhafte
Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
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Vorteilhafte
Ausführungsformen
sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben.
Hierbei zeigen:
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1 ein
Blockschaltbild eines nichtflüchtigen
ferro-elektrischen Direktzugriffsspeicherbauelementes und
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2 ein
Zeitsteuerungsdiagramm von Steuersignalen in 1.
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1 zeigt
als Blockdiagramm ein nichtflüchtiges
ferro-elektrisches Direktzugriffsspeicherbauelement, nachfolgend
mit NVFRAM-Bauelement abgekürzt.
Das NVFRAM-Bauelement besitzt ein segmentiertes Plattenleitungsschema
oder lokales Plattenleitungsschema, das Änderungen im Polarisationszustand
von Speicherzellen, die mit inaktiven Plattenleitungssegmenten gekoppelt
sind, vermeidet, um Ermüdung
zu verringern und die nutzbare Betriebsdauer des Speichers zu verlängern. Außerdem wird
dadurch der Gesamtstromverbrauch des Speicherfeldes verringert,
und die zur Durchquerung eines Plattenleitungssegmentes erforderliche
Zeitdauer wird verglichen zum Fall einer nicht-segmentierten Plattenleitung
deutlich verringert.
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Das
NVFRAM-Bauelement von 1 beinhaltet ein Speicherzellenfeld,
das Dateninformationen speichert und in eine Mehrzahl von Speicherblöcken 100a bis 100b unterteilt
ist. Eine Mehrzahl von Wortleitungen WLi, i=0, ...,m, sind in einer
Zeilenrichtung verlaufend parallel zueinander angeordnet, so dass
sie sich über
die Speicherblöcke 100a bis 100b erstrecken.
Jeder der Speicherblöcke 100a bis 100b weist
eine Mehrzahl von Plattenleitungssegmenten oder lokalen Plattenleitungen
PLSi, die in der Zeilenrichtung parallel zueinander angeordnet sind,
sowie eine Mehrzahl von Bitleitungen BLj, j=0, ..., n, auf, die in
einer Spaltenrichtung verlaufend parallel zueinander angeordnet
sind. Die mehreren Plattenleitungssegmente PLSi in den jeweiligen
Speicherblöcken 100a bis 100b korrespondieren
mit der jeweiligen Wortleitung WLi.
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Im
jeweiligen Speicherblock 100a bis 100b sind des
weiteren mehrere Speicherzellen MC vorgesehen, die jeweils einen
Zugriffstransistor 10 und einen ferroelektrischen Kondensator 12 aufweisen. Der
Zugriffstransistor 10 jeder Speicherzelle einer Reihe ist
mit seiner Gate-Elektrode an die zu dieser Reihe gehörige Wortleitung
WLi angekoppelt. Der ferroelektrische Kondensator 12 ist
mit einer Elektrode über
einen zugehörigen
Zugriffstransistor 10 an eine zugehörige Bitleitung BLj angekoppelt,
während er
mit seiner anderer. Elektrode an ein zugehöriges Plattenleitungssegment
PLSi angekoppelt ist.
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Wie
aus 1 ersichtlich, sind die Plattenleitungssegmente
PLSi im jeweiligen Speicherblock 100a bis 100b über NMOS-Transistoren 14 mit
einer jeweils zugehörigen
Wortleitung WLi verbunden, wobei der jeweilige NMOS-Transistor 14 einen
Schaltvorgang in Abhängigkeit
von zugehörigen
Schaltsteuersignalen SELa bis SELb einer Schaltsteuereinheit 160 ausführt. Mit
ihrem anderen Ende sind die Plattenleitungssegmente PLSi jeweils
an eine Referenzspannung, z.B. eine Masse spannung, über NMOS-Transistoren 16 angeschlossen,
die jeweils einen Schaltvorgang in Abhängigkeit von zugehörigen Schaltsteuersignalen
PRCHGa bis PRCHGb der Schaltsteuereinheit 160 ausführen.
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Beispielsweise
ist ein Plattenleitungssegment PLS0 im Speicherblock 100a an
eine zugehörige
Wortleitung WL0 über
den NMOS-Transistor 14 angekoppelt, der in Abhängigkeit
von dem Schaltsteuersignal SELa mit einem hohen Logikpegel leitend
geschaltet wird, bzw. es ist an die Massespannung über den
NMOS-Transistor 16 angeschlossen, der in Abhängigkeit
von dem Schaltsteuersignal PRCHGa mit einem hohen Logikpegel leitend
geschaltet wird. Ein Plattenleitungssegment PLS0 in einem anderen
Speicherblock 100b ist an die Wortleitung WL0 über den
NMOS-Transistor 14 angekoppelt, der in Abhängigkeit
von dem Schaltsteuersignal SELb mit hohem Logikpegel leitend geschaltet
wird, oder es ist an die Massespannung über den NMOS-Transistor 16 angeschlossen,
der in Abhängigkeit
von dem Schaltsteuersignal PRCHGb mit hohem Logikpegel leitend geschaltet
wird. Weitere Plattenleitungssegmente PLS1 bis PLSm in den Speicherblöcken 100a bis 100b sind
in derselben Weise wie oben beschrieben an die zugehörigen Wortleitungen
WL1 bis WLm bzw. an die Massespannung angeschlosser.
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Wie
aus 1 weiter ersichtlich, sind die Wortleitungen WL0
bis WLm an einen Zeilendecoder 120 angeschlossen, der die
Wortleitungen WL0 bis WLm in Abhängigkeit
von einer Zeilenadresse auswählt
und ansteuert. Die Bitleitungen BL0 bis BLn des jeweiligen Speicherblocks 100a bis 100 sind
an eine Leseverstärker/Spaltendecoder-Schaltung 140 angekoppelt,
die für
jede Bitleitung BLj des jeweiligen Speicherblocks 100a bis 100b Spaltendecoder
und Leseverstärker
aufweist. Ein Spaltendecoder wählt eine
zugehörige
Bitleitung in Abhängigkeit
von einer Spaltenadresse aus. Ein Leseverstärker detektiert und verstärkt ein
Signal auf einer zugehörigen
Bitleitung und liefert nach außen
ein zugehöriges
Ausgangsdatensignal während
eines Lesezyklus. Während
eines Schreibzyklus werden die Leseverstärker als Treiber zum Schreiben
entweder einer logischen 1 oder einer logischen 0 in Speicherzellen über zugehörige Bitleitungen
verwendet.
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2 zeigt
ein Zeitsteuerungsdiagramm für Steuersignale
von 1. Unter Bezugnahme auf die 1 und 2 wird
nachstehend ein Lesevorgang des NVFRAM-Bauelements näher erläutert.
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Zunächst wird
in dem Fall, dass Daten z.B. aus einem Speicherblock 100a ausgelesen
werden, das Schaltsteuersignal SELb des Speicherblocks 100b auf
niedrigem Pegel gehalten, während
das Schaltsteuersignal PRCHGb desselben auf hohem Pegel gehalten
wird. Unter dieser Bedingung werden die NMOS-Transistoren 14 des Speicherblocks 100b sperrend
und die NMOS-Transistoren 16 leitend geschaltet. Dies ermöglicht es
den Wortleitungen WLi, von den zugehörigen Plattenleitungssegmenten
PLSi des Speicherblocks 100b separiert, d.h. isoliert,
zu werden, während
die Plattenleitungssegmente PLSi des Speicherblocks 100b dadurch
geerdet werden. In gleicher Weise werden die Plattenleitungssegmente
PLSi anderer, nicht ausgewählter
Speicherblöcke in
derselben Weise wie oben beschrieben bei Trennung von den zugehörigen Wortleitungen
WLi geerdet.
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Wie
in 2 veranschaulicht, geht das Schaltsteuersignal
PRCHGa von einem hohen Logikpegel auf einen niedrigen Logikpegel über, wenn
der Speicherblock 100a ausgewählt wird. Dies ermöglicht es
den NMOS-Transistoren 16 des ausgewählten Speicherblocks 100a,
sperrend geschaltet zu werden, so dass die Plattenleitungssegmente
PLSi von der Massespannung separiert werden. Außerdem geht das Schaltsteuersignal
SELa, wenn der Speicherblock 100a ausgewählt wird,
von einem niedrigen Logikpegel auf einen hohen Logikpegel über. Dies
ermöglicht
es den NMOS-Transistoren 14 des ausgewählten Speicherblocks 100a,
leitend geschaltet zu werden, so dass die Plattenleitungssegmente
PLSi mit den zugehörigen
Wortleitungen WLi auf einem Massespannungspegel über die jeweils zugehörigen NMOS- Transistoren 14 verbunden
werden. Daher verbleiben die Plattenleitungssegmente PLS0 bis PLSm
des ausgewählten
Speicherblocks 100a auf dem Massespannungspegel.
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Wenn
dann eine ausgewählte
Wortleitung, z.B. WL0, auf einen hohen Logikpegel wechselt, wird auch
das zur ausgewählten
Wortleitung WL0 gehörige
Plattenleitungssegment PLS0 über
den NMOS-Transistor 14 auf eine Spannung größer als eine
Koerzitivspannung gesteuert. Da auf diese Weise eine Spannungsdifferenz
zwischen den beiden Elektroden der gemeinsam an das Plattenleitungssegment
PLS0 angekoppelten ferroelektrischen Kondensatoren 12 entsteht,
wird jeder dieser ferroelektrischen Kondensatoren 12 gemäß eines
jeweiligen Polarisationszustandes geschaltet oder nicht geschaltet.
Zu diesem Zeitpunkt ändern
sich die Spannungen auf den Bitleitungen BL0 bis BLn, die in dem ausgewählten Speicherblock 100a vorgesehen
sind. Beispielsweise übersteigt
eine Spannung auf einer Bitleitung, die mit einer Speicherzelle
MC verbunden ist, die Daten einer logischen 1 speichert, die Spannung
auf einer Bitleitung, die mit einer Speicherzelle MC verbunden ist,
die Daten einer logischen 0 speichert.
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Wie
in 2 dargestellt, werden die Spannungen auf den Bitleitungen
BL0 bis Blm auf eine Speisespannung oder eine Massespannung über die zugehörigen Leseverstärker verstärkt, wenn
ein Leseverstärker-Freigabesignal
SAE von einem niedrigen auf einen hohen Logikpegel übergeht.
Mit Auswahl vorgegebener der Bitleitungen BL0 bis BLn durch die
Spaltendecoderschaltung 140 werden die Spannungen auf den
ausgewählten
Bitleitungen als Ausgangsdaten nach außen übertragen. Nach einer gewissen
Zeitspanne, nach der das Schaltsteuersignal SELa von einem hohen
auf einen niedrigen Logikpegel übergegangen
ist, werden die Plattenleitungssegmente PLSi von den zugehörigen Wortleitungen WLi
getrennt. Wenn das Schaltsteuersignal PRCHGa von einem niedrigen
auf einen hohen Logikpegel übergeht,
werden die Plattenleitungssegmente PLSi über die jeweils zugehörigen NMOS-Transistoren 16 geerdet.
Zu diesem Zeitpunkt wird ein Rückschreibvorgang
für die
Speicherzellen MC des Speicherblocks 100a ausgeführt, die
mit der ausgewählten Wortleitung
WL0 verbunden sind. Der oben erläuterte Lesevorgang
endet durch Inaktivieren der ausgewählten Wortleitung WL0 und des
Leseverstärker-Freigabesignals
SAE, wie in 2 dargestellt.
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Eine
erste Wirkung des erfindungsgemäßen nichtflüchtigen
ferroelektrischen Direktzugriffsspeicherbauelementes mit segmentierter
Plattenleitungsstruktur besteht darin, dass die vom Zeilendecoder
120 belegte
Chipfläche
vergleichsweise gering gehalten werden kann, insbesondere geringer
als bei den Bauelement-Konfigurationen, wie sie in den oben erwähnten Patentschriften
US 5.592.410 und
US 5.086.412 offenbart sind.
Dementsprechend ermöglicht
die vorliegende Erfindung eine verbesserte Layout-Effizienz für das nichtflüchtige ferroelektrische
Direktzugriffsspeicherbauelement.
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Eine
zweite Wirkung der vorliegenden Erfindung besteht darin, dass der
Spannungspegel auf einem ausgewählten
Plattenleitungssegment durch Steuern des Spannungspegels von Schaltsteuersignalen
SELa bis SELb frei eingestellt werden kann. Dies bedeutet, dass
eine Abtasttoleranz dadurch verbessert werden kann, dass die Spannungsdifferenz zwischen
den beiden Elektroden eines ferroelektrischen Kondensators frei
eingestellt wird.
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Eine
dritte Wirkung der vorliegenden Erfindung besteht darin, dass verhindert
wird, dass sich nicht ausgewählte
Plattenleitungssegmente während eines
Schreib-/Lesezyklus in einem Potentialschwebezustand befinden. Speziell
werder dazu im Fall eines ausgewählten
Speicherblockes nicht ausgewählte
Plattenleitungssegmente über
NMOS-Transistoren 14, die jeweils durch ein Schaltsteuersignal
SEL auf einem hohen Logikpegel geschaltet werden, an nicht ausgewählte Wortleitungen
angekoppelt, die jeweils auf einer Massespannung liegen. Im Fall
nicht ausgewählter
Speicherblöcke
werden alle Plattenlei tungssegmente PLSi jedes Speicherblockes über die NMOS-Transistoren 16,
die ebenfalls durch ein jeweiliges Schaltsteuersignal PRCHG geschaltet
werden, geerdet. Daher sind die verbleibenden Plattenleitungssegmente
ausgenommen eines ausgewählten
Plattenleitungssegmentes während
eines Schreib-/Lesezyklus
keinem pheripheren Rauschen und keiner Signalkopplung ausgesetzt.
Dies bedeutet, dass die Polarisationsrichtung der jeweiligen, mit den übrigen Plattenleitungssegmenten
gekoppelten ferroelektrischen Kondensatoren konstant und stabil bleibt.
Als Ergebnis kann die Zuverlässigkeit
des NVFRAM-Bauelementes verbessert werden.