JP3207227B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JP3207227B2 JP3207227B2 JP32104691A JP32104691A JP3207227B2 JP 3207227 B2 JP3207227 B2 JP 3207227B2 JP 32104691 A JP32104691 A JP 32104691A JP 32104691 A JP32104691 A JP 32104691A JP 3207227 B2 JP3207227 B2 JP 3207227B2
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- JP
- Japan
- Prior art keywords
- data
- bit line
- bit
- ferroelectric
- memory cell
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
Landscapes
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【0001】
【産業上の利用分野】本発明は、EEPROM(Electr
ical Erasable and Programmable ROM)のような不揮発
性半導体記憶装置に係り、特に強誘電体の残留分極を利
用して情報の記憶を行う装置に関する。
ical Erasable and Programmable ROM)のような不揮発
性半導体記憶装置に係り、特に強誘電体の残留分極を利
用して情報の記憶を行う装置に関する。
【0002】
【従来の技術】従来、この種の不揮発性半導体記憶装置
として、図5および図6に示すようなものが知られてい
る。
として、図5および図6に示すようなものが知られてい
る。
【0003】図5に示した不揮発性半導体記憶装置は、
1メモリセルが1つのメモリトランジスタMTrと2つ
のセレクトトランジスタSTr1,STr2とで構成さ
れている。メモリトランジスタMTrは、上から順に金
属膜・強誘電体膜・半導体層のゲート構造を持った電界
効果型のトランジスタである。
1メモリセルが1つのメモリトランジスタMTrと2つ
のセレクトトランジスタSTr1,STr2とで構成さ
れている。メモリトランジスタMTrは、上から順に金
属膜・強誘電体膜・半導体層のゲート構造を持った電界
効果型のトランジスタである。
【0004】以下に、メモリセルC1に対するデータの
書き込み/消去/読み出しについて簡単に説明する。デ
ータを書き込む場合、ワードラインWL11,WL12
を接地し、ワードラインWL13 に正電圧(例えば、5
V)を印加する。この状態で、ビットラインBL1に正
の高電圧(例えば、10V)を印加すると、メモリセル
C1のセレクトトランジスタSTr2を介して、メモリ
トランジスタMTrの強誘電体膜に電界が作用して強誘
電体膜が分極し、Nチャネル型のメモリトランジスタM
Trでは非導通状態になる。この状態をデータ『1』の
書き込み状態とする。
書き込み/消去/読み出しについて簡単に説明する。デ
ータを書き込む場合、ワードラインWL11,WL12
を接地し、ワードラインWL13 に正電圧(例えば、5
V)を印加する。この状態で、ビットラインBL1に正
の高電圧(例えば、10V)を印加すると、メモリセル
C1のセレクトトランジスタSTr2を介して、メモリ
トランジスタMTrの強誘電体膜に電界が作用して強誘
電体膜が分極し、Nチャネル型のメモリトランジスタM
Trでは非導通状態になる。この状態をデータ『1』の
書き込み状態とする。
【0005】書き込みデータを消去する場合には、ワー
ドラインWL11 ,WL13 およびビットラインBL1
を接地し、ワードラインWL12 に正の高電圧を印加す
る。これにより、メモリセルC1のメモリトランジスタ
MTrの強誘電体膜に書き込み時とは逆方向の電界が作
用して強誘電体膜が逆極性に分極し、Nチャネル型のメ
モリトランジスタMTrでは導通状態(すなわち、デー
タ『0』が保持された状態)になる。
ドラインWL11 ,WL13 およびビットラインBL1
を接地し、ワードラインWL12 に正の高電圧を印加す
る。これにより、メモリセルC1のメモリトランジスタ
MTrの強誘電体膜に書き込み時とは逆方向の電界が作
用して強誘電体膜が逆極性に分極し、Nチャネル型のメ
モリトランジスタMTrでは導通状態(すなわち、デー
タ『0』が保持された状態)になる。
【0006】データの読み出し時には、ワードラインW
L11 、WL13 に正電圧を印加し、ワードラインWL
12 を接地する。このとき、ビットラインBL1に接続
されるセンスアンプSAによって電流の有無を検出す
る。電流が流れていない状態であればデータ『1』、電
流が流れていればデータ『0』が読み出されたことにな
る。
L11 、WL13 に正電圧を印加し、ワードラインWL
12 を接地する。このとき、ビットラインBL1に接続
されるセンスアンプSAによって電流の有無を検出す
る。電流が流れていない状態であればデータ『1』、電
流が流れていればデータ『0』が読み出されたことにな
る。
【0007】一方、図6に示した不揮発性半導体記憶装
置は、1メモリセルが1つのセレクトトランジスタST
rと1つの強誘電体キャパシタFCによって構成されて
いる。
置は、1メモリセルが1つのセレクトトランジスタST
rと1つの強誘電体キャパシタFCによって構成されて
いる。
【0008】メモリセルC1へのデータの書き込みは、
ワードラインWL1に正電圧を、ビットラインBL1に
正の高電圧をそれぞれ印加することにより、強誘電体キ
ャパシタFCを、ある分極状態にすることによって行わ
れる。
ワードラインWL1に正電圧を、ビットラインBL1に
正の高電圧をそれぞれ印加することにより、強誘電体キ
ャパシタFCを、ある分極状態にすることによって行わ
れる。
【0009】データの消去は、ワードラインWL1に正
電圧を、ビットラインBL1に負の高電圧をそれぞれ印
加することにより、強誘電体キャパシタFCを、逆極性
に分極することによって行われる。
電圧を、ビットラインBL1に負の高電圧をそれぞれ印
加することにより、強誘電体キャパシタFCを、逆極性
に分極することによって行われる。
【0010】データの読み出しは、ワードラインWL1
に正電圧を、ビットラインBL1に正電圧をそれぞれ印
加し、このときビットラインBL1に接続されるセンス
アンプSAで検出される電流の大小によって、書き込み
データの『0』、『1』が判断される。
に正電圧を、ビットラインBL1に正電圧をそれぞれ印
加し、このときビットラインBL1に接続されるセンス
アンプSAで検出される電流の大小によって、書き込み
データの『0』、『1』が判断される。
【0011】
【発明が解決しようとする課題】しかしながら、このよ
うな構成を有する従来例の場合には、次のような問題が
ある。
うな構成を有する従来例の場合には、次のような問題が
ある。
【0012】すなわち、図5に示した不揮発性半導体記
憶装置は、1メモリセルが1つのメモリトランジスタと
2つのセレクトトランジスタとで構成されているので、
セル面積が大きくなり、高集積化に適さないという問題
点がある。
憶装置は、1メモリセルが1つのメモリトランジスタと
2つのセレクトトランジスタとで構成されているので、
セル面積が大きくなり、高集積化に適さないという問題
点がある。
【0013】また、図6に示した不揮発性半導体記憶装
置は、その構成上、ある程度の高集積化は可能である
が、データの読み出し時に強誘電体キャパシタに流れ込
む電流によって、強誘電体キャパシタの分極状態が変化
するという、いわゆる破壊読み出しであるので、データ
のリフレッシュが必要になり、それだけ周辺回路構成が
複雑化するという難点がある。
置は、その構成上、ある程度の高集積化は可能である
が、データの読み出し時に強誘電体キャパシタに流れ込
む電流によって、強誘電体キャパシタの分極状態が変化
するという、いわゆる破壊読み出しであるので、データ
のリフレッシュが必要になり、それだけ周辺回路構成が
複雑化するという難点がある。
【0014】本発明は、このような事情に鑑みてなされ
たものであって、高集積化が可能であり、しかもデータ
の読み出し時にデータをリフレッシュする必要のない不
揮発性半導体記憶装置を提供することを目的としてい
る。
たものであって、高集積化が可能であり、しかもデータ
の読み出し時にデータをリフレッシュする必要のない不
揮発性半導体記憶装置を提供することを目的としてい
る。
【0015】
【課題を解決するための手段】本発明は、このような目
的を達成するために、次のような構成をとる。すなわ
ち、本発明は、強誘電体の残留分極を利用して情報の記
憶を行う不揮発性半導体記憶装置において、絶縁膜で分
離形成された1つの素子領域内に、少なくとも1つのセ
レクトトランジスタと、互いに拡散領域を共用して前記
セレクトトランジスタに対して直列に接続される複数個
のMOSトランジスタと、前記各MOSトランジスタの
ゲート電極に一方の電極が等価的に接続するように対応
配置された複数個の強誘電体キャパシタとからなるメモ
リセルが形成され、前記セレクトトランジスタのゲート
電極は第1のワードラインとして導出され、前記各MO
Sトランジスタのゲート電極と各強誘電体キャパシタの
一方の電極の接続部は第2のワードラインとしてそれぞ
れ導出され、前記各強誘電体キャパシタの他方の電極は
第3のワードラインとしてそれぞれ導出され、前記セレ
クトトランジスタまたは一端のMOSトランジスタの拡
散領域にはビットラインが接続されており、かつ、前記
メモリセルの初期化およびデータの消去は、前記第3の
ワードラインの全てに所要電圧を印加することにより、
全ての強誘電体キャパシタの分極極性を揃えることによ
り行われ、データの書き込みは、書き込み対象なるメモ
リセルの前記ビットラインに所要電圧を印加して、当該
メモリセルを選択し、前記第2および第3のワードライ
ンに所要電圧を印加して、ビットラインから遠い方のビ
ットの前記MOSトランジスタから順にビットライン上
の電圧が作用するようにして、選択ビットの強誘電体キ
ャパシタの極性を反転させることにより行われ、データ
の読み出しは、読み出し対象となるメモリセルのビット
ラインに読み出し回路を接続するとともに、第1のワー
ドラインに所要電圧を印加してセレクトトランジスタを
導通状態にし、さらに第2および第3のワードラインに
所要電圧 を印加して、選択ビット以外のビットのMOS
トランジスタを導通状態にし、当該ビットラインに電流
が流れるか否かを検出することにより、選択ビットのデ
ータを読み出すことにより行われていること、を特徴と
するものである。
的を達成するために、次のような構成をとる。すなわ
ち、本発明は、強誘電体の残留分極を利用して情報の記
憶を行う不揮発性半導体記憶装置において、絶縁膜で分
離形成された1つの素子領域内に、少なくとも1つのセ
レクトトランジスタと、互いに拡散領域を共用して前記
セレクトトランジスタに対して直列に接続される複数個
のMOSトランジスタと、前記各MOSトランジスタの
ゲート電極に一方の電極が等価的に接続するように対応
配置された複数個の強誘電体キャパシタとからなるメモ
リセルが形成され、前記セレクトトランジスタのゲート
電極は第1のワードラインとして導出され、前記各MO
Sトランジスタのゲート電極と各強誘電体キャパシタの
一方の電極の接続部は第2のワードラインとしてそれぞ
れ導出され、前記各強誘電体キャパシタの他方の電極は
第3のワードラインとしてそれぞれ導出され、前記セレ
クトトランジスタまたは一端のMOSトランジスタの拡
散領域にはビットラインが接続されており、かつ、前記
メモリセルの初期化およびデータの消去は、前記第3の
ワードラインの全てに所要電圧を印加することにより、
全ての強誘電体キャパシタの分極極性を揃えることによ
り行われ、データの書き込みは、書き込み対象なるメモ
リセルの前記ビットラインに所要電圧を印加して、当該
メモリセルを選択し、前記第2および第3のワードライ
ンに所要電圧を印加して、ビットラインから遠い方のビ
ットの前記MOSトランジスタから順にビットライン上
の電圧が作用するようにして、選択ビットの強誘電体キ
ャパシタの極性を反転させることにより行われ、データ
の読み出しは、読み出し対象となるメモリセルのビット
ラインに読み出し回路を接続するとともに、第1のワー
ドラインに所要電圧を印加してセレクトトランジスタを
導通状態にし、さらに第2および第3のワードラインに
所要電圧 を印加して、選択ビット以外のビットのMOS
トランジスタを導通状態にし、当該ビットラインに電流
が流れるか否かを検出することにより、選択ビットのデ
ータを読み出すことにより行われていること、を特徴と
するものである。
【0016】
【作用】本発明の作用は次のとおりである。すなわち、
各メモリセルの初期化およびデータの消去は、第3のワ
ードラインの全てに所要電圧を印加することにより、全
ての強誘電体キャパシタの分極極性を揃えることにより
行われる。
各メモリセルの初期化およびデータの消去は、第3のワ
ードラインの全てに所要電圧を印加することにより、全
ての強誘電体キャパシタの分極極性を揃えることにより
行われる。
【0017】データの書き込み時には、書き込み対象な
るメモリセルのビットラインに所要電圧を印加して、当
該メモリセルを選択し、第2および第3のワードライン
に所要電圧を印加して、ビットラインから遠い方(奥
側)のビットのMOSトランジスタから順にビットライ
ン上の電圧が作用するようにして、選択ビットの強誘電
体キャパシタの極性を反転させる。
るメモリセルのビットラインに所要電圧を印加して、当
該メモリセルを選択し、第2および第3のワードライン
に所要電圧を印加して、ビットラインから遠い方(奥
側)のビットのMOSトランジスタから順にビットライ
ン上の電圧が作用するようにして、選択ビットの強誘電
体キャパシタの極性を反転させる。
【0018】データの読み出しは、読み出し対象となる
メモリセルのビットラインに読み出し回路を接続すると
ともに、第1のワードラインに所要電圧を印加してセレ
クトトランジスタを導通状態する。そして、第2および
第3のワードラインに所要電圧を印加して、選択ビット
以外のビットのMOSトランジスタを導通状態にし、当
該ビットラインに電流が流れるか否かを検出することに
より、選択ビットのデータを読み出す。
メモリセルのビットラインに読み出し回路を接続すると
ともに、第1のワードラインに所要電圧を印加してセレ
クトトランジスタを導通状態する。そして、第2および
第3のワードラインに所要電圧を印加して、選択ビット
以外のビットのMOSトランジスタを導通状態にし、当
該ビットラインに電流が流れるか否かを検出することに
より、選択ビットのデータを読み出す。
【0019】
【実施例】以下、図面を参照して本発明の一実施例を説
明する。図1は本発明の一実施例に係る不揮発性半導体
記憶装置の素子構造を示した断面図(図2のA−A矢視
断面図)であり、図2はその平面図、図3は図2のB−
B矢視断面図、図4は等価回路図である。
明する。図1は本発明の一実施例に係る不揮発性半導体
記憶装置の素子構造を示した断面図(図2のA−A矢視
断面図)であり、図2はその平面図、図3は図2のB−
B矢視断面図、図4は等価回路図である。
【0020】図4に示すように、この不揮発性半導体記
憶装置は、1メモリセルが8ビットで構成されたNAN
D型構造セルであり、1つのセレクトトランジスタST
rと、これに直列に接続された8個のMOSトランジス
タTr(セレクトトランジスタSTrに近い方から順に
Tr1〜Tr8とする)と、各MOSトランジスタTr
のゲート電極に接続する強誘電体キャパシタFC(セレ
クトトランジスタSTrに近い方から順にFC1〜FC
8とする)とを備えている。
憶装置は、1メモリセルが8ビットで構成されたNAN
D型構造セルであり、1つのセレクトトランジスタST
rと、これに直列に接続された8個のMOSトランジス
タTr(セレクトトランジスタSTrに近い方から順に
Tr1〜Tr8とする)と、各MOSトランジスタTr
のゲート電極に接続する強誘電体キャパシタFC(セレ
クトトランジスタSTrに近い方から順にFC1〜FC
8とする)とを備えている。
【0021】図1〜図3を参照してセル構造を説明す
る。図中、符号1はP型のシリコン基板であり、フィー
ルド酸化膜2によって素子形成領域が分離されている。
図2中の符号3は素子形成領域を示す。4はソース拡散
領域、5はソースおよびドレインに兼用されるソース・
ドレイン拡散領域、6はドレイン拡散領域である。各拡
散領域4,5,6の間に、ゲート酸化膜7を介してゲー
ト電極8が形成されている。各ゲート電極8は層間絶縁
膜9によって覆われている。
る。図中、符号1はP型のシリコン基板であり、フィー
ルド酸化膜2によって素子形成領域が分離されている。
図2中の符号3は素子形成領域を示す。4はソース拡散
領域、5はソースおよびドレインに兼用されるソース・
ドレイン拡散領域、6はドレイン拡散領域である。各拡
散領域4,5,6の間に、ゲート酸化膜7を介してゲー
ト電極8が形成されている。各ゲート電極8は層間絶縁
膜9によって覆われている。
【0022】各MOSトランジスタTr1〜Tr8の上
には、強誘電体キャパシタFC1〜FC8が形成されて
いる。各強誘電体キャパシタFCは、下から順に、下地
電極10、強誘電体膜11、上部電極12が積層された
構造になっている。強誘電体キャパシタFCは層間絶縁
膜13で覆われ、この層間絶縁膜13の上に金属配線1
4が形成されている。この金属配線14はドレイン拡散
領域6に接続して、ビットラインBL(図2のBL1,
BL2,…)を構成している。
には、強誘電体キャパシタFC1〜FC8が形成されて
いる。各強誘電体キャパシタFCは、下から順に、下地
電極10、強誘電体膜11、上部電極12が積層された
構造になっている。強誘電体キャパシタFCは層間絶縁
膜13で覆われ、この層間絶縁膜13の上に金属配線1
4が形成されている。この金属配線14はドレイン拡散
領域6に接続して、ビットラインBL(図2のBL1,
BL2,…)を構成している。
【0023】また、セレクトトランジスタSTrのゲー
ト電極8は外部に導出されてワードラインWL0(本発
明における第1のワードライン)になり、各強誘電体キ
ャパシタFCの上部電極12はワードラインWL1〜W
L8(本発明における第3のワードライン)になり、各
強誘電体キャパシタFCの下地電極10は、図3に示す
ように各MOSトランジスタTrのゲート電極8に接続
してワードラインWL1’〜WL8’(本発明における
第2のワードライン)となる。
ト電極8は外部に導出されてワードラインWL0(本発
明における第1のワードライン)になり、各強誘電体キ
ャパシタFCの上部電極12はワードラインWL1〜W
L8(本発明における第3のワードライン)になり、各
強誘電体キャパシタFCの下地電極10は、図3に示す
ように各MOSトランジスタTrのゲート電極8に接続
してワードラインWL1’〜WL8’(本発明における
第2のワードライン)となる。
【0024】次に、上述した不揮発性半導体記憶装置の
製造方法を説明する。まず、シリコン基板1上にLOC
OS(Local Oxidation ofSilicon) 法によりフィール
ド酸化膜2を形成して、素子形成領域3を分離する。こ
の素子形成領域3に熱酸化によりゲート酸化膜7を形成
し、その上にCVD(Chemical VaporDeposition)法に
よりポリシリコン膜を堆積する。このポリシリコン膜に
燐等をドープして導電性を付与した後、異方性エッチン
グによりパターンニングしてセレクトトランジスタST
rおよびMOSトランジスタTrの各ゲート電極8を形
成する。ゲート電極8としては、ポリシリコンの他に、
タングステン(W)やモリブデン(Mo)のような高融
点金属との化合物であるシリサイドや、金属等の導電物
質を使用することもできる。
製造方法を説明する。まず、シリコン基板1上にLOC
OS(Local Oxidation ofSilicon) 法によりフィール
ド酸化膜2を形成して、素子形成領域3を分離する。こ
の素子形成領域3に熱酸化によりゲート酸化膜7を形成
し、その上にCVD(Chemical VaporDeposition)法に
よりポリシリコン膜を堆積する。このポリシリコン膜に
燐等をドープして導電性を付与した後、異方性エッチン
グによりパターンニングしてセレクトトランジスタST
rおよびMOSトランジスタTrの各ゲート電極8を形
成する。ゲート電極8としては、ポリシリコンの他に、
タングステン(W)やモリブデン(Mo)のような高融
点金属との化合物であるシリサイドや、金属等の導電物
質を使用することもできる。
【0025】パターンニングされたゲート電極8をマス
クとして、シリコン基板1に砒素等をイオン注入するこ
とにより、N+ 不純物領域であるソース拡散領域4、ソ
ース・ドレイン拡散領域5、およびドレイン拡散領域6
を自己整合によって形成する。
クとして、シリコン基板1に砒素等をイオン注入するこ
とにより、N+ 不純物領域であるソース拡散領域4、ソ
ース・ドレイン拡散領域5、およびドレイン拡散領域6
を自己整合によって形成する。
【0026】次に、ゲート電極8の上にCVD法により
層間絶縁膜9を堆積する。層間絶縁膜9としては、例え
ば燐を添加したシリコン酸化膜(PSG)や、ボロンを
添加したPSG(BPSG)が用いられる。
層間絶縁膜9を堆積する。層間絶縁膜9としては、例え
ば燐を添加したシリコン酸化膜(PSG)や、ボロンを
添加したPSG(BPSG)が用いられる。
【0027】層間絶縁膜9の上に下地電極10となる導
電膜を形成する。このとき、層間絶縁膜9の所要個所
(図3に示すように、フィールド酸化膜2の上部)にコ
ンタクトホールを形成しておき、ゲート電極8と導電膜
とを電気接続させる。この導電膜としては、強誘電体膜
11として用いる例えばチタン酸ジルコン酸鉛(PZ
T)の結晶配向性が良好となる、白金(Pt)をスパッ
タリング法により約100〜300nmの厚みで被着す
る。
電膜を形成する。このとき、層間絶縁膜9の所要個所
(図3に示すように、フィールド酸化膜2の上部)にコ
ンタクトホールを形成しておき、ゲート電極8と導電膜
とを電気接続させる。この導電膜としては、強誘電体膜
11として用いる例えばチタン酸ジルコン酸鉛(PZ
T)の結晶配向性が良好となる、白金(Pt)をスパッ
タリング法により約100〜300nmの厚みで被着す
る。
【0028】上記導電膜の上に強誘電体物質を被着す
る。強誘電体物質としては、上述したPZTの他に、P
LZTと称される(PbX La1-X )(Zry T
i1-y )O3 が例示される。この種の強誘電体物質は、
スピンコートによるゾルゲル法やMOD(Metal Organi
c Decomposition)法、あるいはスパッタリング法、MO
CVD(Metal Organic ChemicalVapor Deposition)
法、レーザアブレーション法等で、約300nmの厚み
に成膜される。
る。強誘電体物質としては、上述したPZTの他に、P
LZTと称される(PbX La1-X )(Zry T
i1-y )O3 が例示される。この種の強誘電体物質は、
スピンコートによるゾルゲル法やMOD(Metal Organi
c Decomposition)法、あるいはスパッタリング法、MO
CVD(Metal Organic ChemicalVapor Deposition)
法、レーザアブレーション法等で、約300nmの厚み
に成膜される。
【0029】前記強誘電体物質の上に、上部電極12と
なる導電膜を被着する。この導電膜としては、金属(例
えば、白金)の他、燐等をドープしたポリシリコン膜、
シリサイド等が用いられる。
なる導電膜を被着する。この導電膜としては、金属(例
えば、白金)の他、燐等をドープしたポリシリコン膜、
シリサイド等が用いられる。
【0030】以上のように、層間絶縁膜9の上に、導電
膜、強誘電体物質、導電膜をその順に被着した後、フォ
トエッチング法によりパターンニングして、下地電極1
0、強誘電体膜11、および上部電極12からなる強誘
電体キャパシタFC1〜FC8を形成する。加工法とし
ては、微細加工性に優れたイオンミリング法や反応性イ
オンエッチング法(RIE)が好ましい。
膜、強誘電体物質、導電膜をその順に被着した後、フォ
トエッチング法によりパターンニングして、下地電極1
0、強誘電体膜11、および上部電極12からなる強誘
電体キャパシタFC1〜FC8を形成する。加工法とし
ては、微細加工性に優れたイオンミリング法や反応性イ
オンエッチング法(RIE)が好ましい。
【0031】強誘電体キャパシタFCを形成した後、こ
れらをPSGやBPSGのような層間絶縁膜13で覆
う。そして、ドレイン拡散領域6上の層間絶縁膜13に
コンタクトホールを形成した後、Al−Si等の導電層
をスパッタリング法で被着し、フォトエッチング法でパ
ターンニングして、金属配線14を形成する。
れらをPSGやBPSGのような層間絶縁膜13で覆
う。そして、ドレイン拡散領域6上の層間絶縁膜13に
コンタクトホールを形成した後、Al−Si等の導電層
をスパッタリング法で被着し、フォトエッチング法でパ
ターンニングして、金属配線14を形成する。
【0032】次に、図4を参照して、本実施例に係る不
揮発性半導体記憶装置へのデータの書き込み/消去/読
み出し動作について説明する。
揮発性半導体記憶装置へのデータの書き込み/消去/読
み出し動作について説明する。
【0033】ここでは、ビットラインBL1に接続して
いる上段のメモリセルに、『10010000』のデー
タを書き込む場合を例に採って説明する。まず、全セル
の強誘電体キャパシタFC1〜FC8を初期化、すなわ
ち全てを『0』の状態にするために、ワードラインWL
1〜WL8に正の高電圧(例えば、15V)を印加する
とともに、ワードラインWL1’〜WL8’をオープン
状態にすることにより、強誘電体キャパシタFC1〜F
C8を、ある分極状態に揃える。なお、シリコン基板1
は、初期化・書き込み・消去・読み出しの何れの場合も
接地されている。
いる上段のメモリセルに、『10010000』のデー
タを書き込む場合を例に採って説明する。まず、全セル
の強誘電体キャパシタFC1〜FC8を初期化、すなわ
ち全てを『0』の状態にするために、ワードラインWL
1〜WL8に正の高電圧(例えば、15V)を印加する
とともに、ワードラインWL1’〜WL8’をオープン
状態にすることにより、強誘電体キャパシタFC1〜F
C8を、ある分極状態に揃える。なお、シリコン基板1
は、初期化・書き込み・消去・読み出しの何れの場合も
接地されている。
【0034】次に、ビットラインBL1に正の高電圧を
印加し、他のビットラインBL2、…を接地して、上段
のメモリセルを選択する。そして、ワードラインWL1
を接地し、ワードラインWL1’をオープン状態にする
とともに、他のワードラインWL2〜WL8およびWL
2’〜WL8’を全て正電圧(例えば、5V)に設定す
る。これにより、上段のメモリセルのMOSトランジス
タTr2〜Tr8が導通状態になり、ビットラインBL
1を通して印加された正の高電圧がMOSトランジスタ
Tr1に作用する。その結果、強誘電体キャパシタFC
1に、初期状態とは逆方向の電界が作用し、強誘電体キ
ャパシタFC1が逆極性に分極する。すなわち、強誘電
体キャパシタFC1にデータ『1』が書き込まれた状態
になる。このとき、他の強誘電体キャパシタFC2〜F
C8の両端電圧は、同電位(5V)に維持されているの
で、これらのキャパシタの分極状態は初期状態のままで
ある。以上の動作により、上段のメモリセルに『100
00000』が書き込まれたことになる。
印加し、他のビットラインBL2、…を接地して、上段
のメモリセルを選択する。そして、ワードラインWL1
を接地し、ワードラインWL1’をオープン状態にする
とともに、他のワードラインWL2〜WL8およびWL
2’〜WL8’を全て正電圧(例えば、5V)に設定す
る。これにより、上段のメモリセルのMOSトランジス
タTr2〜Tr8が導通状態になり、ビットラインBL
1を通して印加された正の高電圧がMOSトランジスタ
Tr1に作用する。その結果、強誘電体キャパシタFC
1に、初期状態とは逆方向の電界が作用し、強誘電体キ
ャパシタFC1が逆極性に分極する。すなわち、強誘電
体キャパシタFC1にデータ『1』が書き込まれた状態
になる。このとき、他の強誘電体キャパシタFC2〜F
C8の両端電圧は、同電位(5V)に維持されているの
で、これらのキャパシタの分極状態は初期状態のままで
ある。以上の動作により、上段のメモリセルに『100
00000』が書き込まれたことになる。
【0035】上記の第1段階の書き込みが終わると、第
2段階の書き込みに移る。すなわち、ビットラインBL
1に正の高電圧を印加するとともに、その他のビットラ
インBL2、…を接地する。そして、3ビット目のMO
SトランジスタTr3を非導通状態にするために、ワー
ドラインWL3およびWL3’に負電圧(例えば、−5
V)を印加する。また、ワードラインWL4を接地し、
WL4’をオープン状態にするとともに、ワードライン
WL5〜WL8およびWL5’〜WL8’に正電圧を印
加する。これにより、MOSトランジスタTr5〜Tr
8が導通状態になり、ビットラインBL1を通して印加
された正の高電圧がMOSトランジスタTr4に作用す
る。その結果、強誘電体キャパシタFC4に、初期状態
とは逆方向の電界が作用し、強誘電体キャパシタFC4
が逆極性に分極して、データ『1』が書き込まれた状態
になる。このとき、他の強誘電体キャパシタFC1〜F
3、FC5〜FC8は前の状態のまま維持される。
2段階の書き込みに移る。すなわち、ビットラインBL
1に正の高電圧を印加するとともに、その他のビットラ
インBL2、…を接地する。そして、3ビット目のMO
SトランジスタTr3を非導通状態にするために、ワー
ドラインWL3およびWL3’に負電圧(例えば、−5
V)を印加する。また、ワードラインWL4を接地し、
WL4’をオープン状態にするとともに、ワードライン
WL5〜WL8およびWL5’〜WL8’に正電圧を印
加する。これにより、MOSトランジスタTr5〜Tr
8が導通状態になり、ビットラインBL1を通して印加
された正の高電圧がMOSトランジスタTr4に作用す
る。その結果、強誘電体キャパシタFC4に、初期状態
とは逆方向の電界が作用し、強誘電体キャパシタFC4
が逆極性に分極して、データ『1』が書き込まれた状態
になる。このとき、他の強誘電体キャパシタFC1〜F
3、FC5〜FC8は前の状態のまま維持される。
【0036】以上の第1、および第2段階の2回の書き
込みによって、上段のメモリセルに『1001000
0』のデータが書き込まれる。このように、データの書
き込みにあたっては、ビットラインBLから遠い方(奥
側)のビットから順にデータが書き込まれていく。した
がって、例えば『10010010』のデータを書き込
む場合には、3回の書き込み動作が行われる。
込みによって、上段のメモリセルに『1001000
0』のデータが書き込まれる。このように、データの書
き込みにあたっては、ビットラインBLから遠い方(奥
側)のビットから順にデータが書き込まれていく。した
がって、例えば『10010010』のデータを書き込
む場合には、3回の書き込み動作が行われる。
【0037】データの消去は、上述した初期化処理によ
って、一括的に全てのビットが『0』に戻される。
って、一括的に全てのビットが『0』に戻される。
【0038】データの読み出しは次のようにして行われ
る。例えば、上段のメモリセルの第4ビットのデータを
読み出す場合、ビットラインBL1に図示しない読み出
し回路(センスアンプ)を接続し、他のビットラインB
L2、…は非接続とする。この状態で、ワードラインW
L4を接地し、WL4’をオープン状態にし、他のワー
ドラインを全て正電圧に設定する。その結果、第4ビッ
トのMOSトランジスタTr4は、強誘電体キャパシタ
FC4の分極状態によって、導通あるいは非導通状態に
なり、セレクトトランジスタSTrを含む他のトランジ
スタは全て導通状態になるので、ビットラインBL1の
電流を検出することによって、強誘電体キャパシタFC
4の分極状態(すなわち、データ)を読み取ることがで
きる。本メモリセルでは、選択ビットのMOSトランジ
スタTrの導通、非導通によってデータを読み出してい
るので、データの読み出し時に強誘電体キャパシタの分
極状態が変化することがなく、いわゆる非破壊読み出し
が行われる。
る。例えば、上段のメモリセルの第4ビットのデータを
読み出す場合、ビットラインBL1に図示しない読み出
し回路(センスアンプ)を接続し、他のビットラインB
L2、…は非接続とする。この状態で、ワードラインW
L4を接地し、WL4’をオープン状態にし、他のワー
ドラインを全て正電圧に設定する。その結果、第4ビッ
トのMOSトランジスタTr4は、強誘電体キャパシタ
FC4の分極状態によって、導通あるいは非導通状態に
なり、セレクトトランジスタSTrを含む他のトランジ
スタは全て導通状態になるので、ビットラインBL1の
電流を検出することによって、強誘電体キャパシタFC
4の分極状態(すなわち、データ)を読み取ることがで
きる。本メモリセルでは、選択ビットのMOSトランジ
スタTrの導通、非導通によってデータを読み出してい
るので、データの読み出し時に強誘電体キャパシタの分
極状態が変化することがなく、いわゆる非破壊読み出し
が行われる。
【0039】以上のように、本実施例に係る不揮発性半
導体記憶装置は、1バイト単位で直列にMOSトランジ
スタTrが配置されており、隣合うMOSトランジスタ
同士が、ソースおよびドレインを共用しているので、拡
散領域を半減させることができる。
導体記憶装置は、1バイト単位で直列にMOSトランジ
スタTrが配置されており、隣合うMOSトランジスタ
同士が、ソースおよびドレインを共用しているので、拡
散領域を半減させることができる。
【0040】また、フィールド酸化膜2による素子分離
はバイト間で行っており、従来例のようにビット間で素
子分離を行っていないので、フィールド酸化膜2の領域
が大幅に削減される。
はバイト間で行っており、従来例のようにビット間で素
子分離を行っていないので、フィールド酸化膜2の領域
が大幅に削減される。
【0041】さらに、金属配線(ビットライン)11と
シリコン基板(実施例では、ドレイン拡散領域6)との
接続は、従来例では各ビットごとに行っていたが、本実
施例では1バイトに1個所の接続でよいので、それだけ
接続に必要な領域が削減できる。
シリコン基板(実施例では、ドレイン拡散領域6)との
接続は、従来例では各ビットごとに行っていたが、本実
施例では1バイトに1個所の接続でよいので、それだけ
接続に必要な領域が削減できる。
【0042】また、図3に示したように、強誘電体キャ
パシタの下地電極10とゲート電極8とを結ぶ接続部
は、段差が低く、しかもフィールド酸化膜2の上に配置
することができるので、上記接続部を設けことによるセ
ル面積の増大を回避することができる。
パシタの下地電極10とゲート電極8とを結ぶ接続部
は、段差が低く、しかもフィールド酸化膜2の上に配置
することができるので、上記接続部を設けことによるセ
ル面積の増大を回避することができる。
【0043】なお、上述の実施例では、1メモリセルが
8個のMOSトランジスタで構成される場合を例に採っ
て説明したが、本発明はこれに限定されず、1メモリセ
ルを構成するMOSトランジスタは複数個であれば良
く、その個数は任意である。
8個のMOSトランジスタで構成される場合を例に採っ
て説明したが、本発明はこれに限定されず、1メモリセ
ルを構成するMOSトランジスタは複数個であれば良
く、その個数は任意である。
【0044】また、実施例では、ビットラインに8個の
MOSトランジスタを接続し、一番奥側にセレクトトラ
ンジスタSTrを接続したが、ビットラインをセレクト
トランジスタSTrに接続し、これにMOSトランジス
タを直列接続してもよいし、あるいは直列接続されたM
OSトランジスタの両端にセレクトトランジスタSTr
を設けてもよい。
MOSトランジスタを接続し、一番奥側にセレクトトラ
ンジスタSTrを接続したが、ビットラインをセレクト
トランジスタSTrに接続し、これにMOSトランジス
タを直列接続してもよいし、あるいは直列接続されたM
OSトランジスタの両端にセレクトトランジスタSTr
を設けてもよい。
【0045】さらに、実施例ではNチャネル型のMOS
トランジスタで構成されたメモリセルを例に採って説明
したが、本発明はPチャネル型のMOSトランジスタで
構成されたものにも適用できることは勿論である。
トランジスタで構成されたメモリセルを例に採って説明
したが、本発明はPチャネル型のMOSトランジスタで
構成されたものにも適用できることは勿論である。
【0046】また、実施例では、MOSトランジスタの
ゲート電極と、強誘電体キャパシタの下部電極とを個別
に形成し、両電極を接続してワードラインを構成した
が、本発明はこれに限定されず、MOSトランジスタの
ゲート電極と、強誘電体キャパシタの下部電極とを兼用
した構造にすることも可能である。本発明において、M
OSトランジスタのゲート電極に、強誘電体キャパシタ
の一方の電極を等価的に接続するということは、上記の
ように電極を兼用する場合も含まれる。
ゲート電極と、強誘電体キャパシタの下部電極とを個別
に形成し、両電極を接続してワードラインを構成した
が、本発明はこれに限定されず、MOSトランジスタの
ゲート電極と、強誘電体キャパシタの下部電極とを兼用
した構造にすることも可能である。本発明において、M
OSトランジスタのゲート電極に、強誘電体キャパシタ
の一方の電極を等価的に接続するということは、上記の
ように電極を兼用する場合も含まれる。
【0047】
【発明の効果】以上の説明から明らかなように、本発明
によれば、絶縁膜で分離形成された1つの素子領域内
に、少なくとも1つのセレクトトランジスタと、複数個
のMOSトランジスタと、各MOSトランジスタのゲー
ト電極に接続される強誘電体キャパシタとを備え、前記
セレクトトランジスタと複数個のMOSトランジスタと
は互いに拡散領域を共用するように直列接続されている
ので、素子分離領域やビット間の接続領域が削減でき、
高密度の不揮発性半導体記憶装置を実現することができ
る。また、本発明の構成上、データの読み出し時に、強
誘電体キャパシタの分極状態が変化しないので、データ
のリフレッシュの必要がなく、周辺回路構成を簡素化す
ることもできる。
によれば、絶縁膜で分離形成された1つの素子領域内
に、少なくとも1つのセレクトトランジスタと、複数個
のMOSトランジスタと、各MOSトランジスタのゲー
ト電極に接続される強誘電体キャパシタとを備え、前記
セレクトトランジスタと複数個のMOSトランジスタと
は互いに拡散領域を共用するように直列接続されている
ので、素子分離領域やビット間の接続領域が削減でき、
高密度の不揮発性半導体記憶装置を実現することができ
る。また、本発明の構成上、データの読み出し時に、強
誘電体キャパシタの分極状態が変化しないので、データ
のリフレッシュの必要がなく、周辺回路構成を簡素化す
ることもできる。
【図1】本発明の一実施例に係る不揮発性半導体記憶装
置の素子構造を示した断面図(図2のA−A矢視断面
図)である。
置の素子構造を示した断面図(図2のA−A矢視断面
図)である。
【図2】実施例装置の平面図である。
【図3】図2のB−B矢視断面図である。
【図4】実施例装置の等価回路図である。
【図5】従来の不揮発性半導体記憶装置の一例の等価回
路図である。
路図である。
【図6】従来の不揮発性半導体記憶装置のその他の例の
等価回路図である。
等価回路図である。
1…シリコン基板 2…フィールド酸化膜 3…素子形成領域 4…ソース拡散領域 5…ソース・ドレイン拡散領域 6…ドレイン拡散領域 7…ゲート酸化膜 8…ゲート電極 9…層間絶縁膜 10…下地電極 11…強誘電体膜 12…上部電極 13…層間絶縁膜 14…金属配線 STr…セレクトトランジスタ Tr1〜Tr8…MOSトランジスタ FC1〜FC8…強誘電体キャパシタ
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 27/105 G11C 11/22 503 H01L 21/8247 H01L 29/788 H01L 29/792
Claims (1)
- 【請求項1】 強誘電体の残留分極を利用して情報の記
憶を行う不揮発性半導体記憶装置において、 絶縁膜で分離形成された1つの素子領域内に、少なくと
も1つのセレクトトランジスタと、互いに拡散領域を共
用して前記セレクトトランジスタに対して直列に接続さ
れる複数個のMOSトランジスタと、前記各MOSトラ
ンジスタのゲート電極に一方の電極が等価的に接続する
ように対応配置された複数個の強誘電体キャパシタとか
らなるメモリセルが形成され、 前記セレクトトランジスタのゲート電極は第1のワード
ラインとして導出され、 前記各MOSトランジスタのゲート電極と各強誘電体キ
ャパシタの一方の電極の接続部は第2のワードラインと
してそれぞれ導出され、 前記各強誘電体キャパシタの他方の電極は第3のワード
ラインとしてそれぞれ導出され、 前記セレクトトランジスタまたは一端のMOSトランジ
スタの拡散領域にはビットラインが接続されており、 かつ、前記メモリセルの初期化およびデータの消去は、
前記第3のワードラインの全てに所要電圧を印加するこ
とにより、全ての強誘電体キャパシタの分極極性を揃え
ることにより行われ、 データの書き込みは、書き込み対象なるメモリセルの前
記ビットラインに所要電圧を印加して、当該メモリセル
を選択し、前記第2および第3のワードラインに所要電
圧を印加して、ビットラインから遠い方のビットの前記
MOSトランジスタから順にビットライン上の電圧が作
用するようにして、選択ビットの強誘電体キャパシタの
極性を反転させることにより行われ、 データの読み出しは、読み出し対象となるメモリセルの
ビットラインに読み出し回路を接続するとともに、第1
のワードラインに所要電圧を印加してセレクトトランジ
スタを導通状態にし、さらに第2および第3のワードラ
インに所要電圧を印加して、選択ビット以外のビットの
MOSトランジスタを導通状態にし、当該ビットライン
に電流が流れるか否かを検出することにより、選択ビッ
トのデータを読み出すことにより行われて いることを特
徴とする不揮発性半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32104691A JP3207227B2 (ja) | 1991-11-08 | 1991-11-08 | 不揮発性半導体記憶装置 |
US07/973,078 US5300799A (en) | 1991-11-08 | 1992-11-06 | Nonvolatile semiconductor storage device with ferroelectric capacitors |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32104691A JP3207227B2 (ja) | 1991-11-08 | 1991-11-08 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05136378A JPH05136378A (ja) | 1993-06-01 |
JP3207227B2 true JP3207227B2 (ja) | 2001-09-10 |
Family
ID=18128202
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32104691A Expired - Lifetime JP3207227B2 (ja) | 1991-11-08 | 1991-11-08 | 不揮発性半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5300799A (ja) |
JP (1) | JP3207227B2 (ja) |
Families Citing this family (35)
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KR100342296B1 (ko) * | 1994-10-04 | 2002-11-29 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 산소장벽이마련된하부전극을가지는강유전성의메모리소자를포함하는반도체장치와그의제조방법 |
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1991
- 1991-11-08 JP JP32104691A patent/JP3207227B2/ja not_active Expired - Lifetime
-
1992
- 1992-11-06 US US07/973,078 patent/US5300799A/en not_active Expired - Lifetime
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Publication number | Publication date |
---|---|
US5300799A (en) | 1994-04-05 |
JPH05136378A (ja) | 1993-06-01 |
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