JP3207227B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JP3207227B2 JP3207227B2 JP32104691A JP32104691A JP3207227B2 JP 3207227 B2 JP3207227 B2 JP 3207227B2 JP 32104691 A JP32104691 A JP 32104691A JP 32104691 A JP32104691 A JP 32104691A JP 3207227 B2 JP3207227 B2 JP 3207227B2
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- Japan
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- bit line
- bit
- ferroelectric
- memory cell
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
Landscapes
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＥＥＰＲＯＭ（Electr
ical Erasable and Programmable ROM）のような不揮発
性半導体記憶装置に係り、特に強誘電体の残留分極を利
用して情報の記憶を行う装置に関する。
ical Erasable and Programmable ROM）のような不揮発
性半導体記憶装置に係り、特に強誘電体の残留分極を利
用して情報の記憶を行う装置に関する。
【０００２】
【従来の技術】従来、この種の不揮発性半導体記憶装置
として、図５および図６に示すようなものが知られてい
る。
として、図５および図６に示すようなものが知られてい
る。
【０００３】図５に示した不揮発性半導体記憶装置は、
１メモリセルが１つのメモリトランジスタＭＴｒと２つ
のセレクトトランジスタＳＴｒ１，ＳＴｒ２とで構成さ
れている。メモリトランジスタＭＴｒは、上から順に金
属膜・強誘電体膜・半導体層のゲート構造を持った電界
効果型のトランジスタである。
１メモリセルが１つのメモリトランジスタＭＴｒと２つ
のセレクトトランジスタＳＴｒ１，ＳＴｒ２とで構成さ
れている。メモリトランジスタＭＴｒは、上から順に金
属膜・強誘電体膜・半導体層のゲート構造を持った電界
効果型のトランジスタである。
【０００４】以下に、メモリセルＣ１に対するデータの
書き込み／消去／読み出しについて簡単に説明する。デ
ータを書き込む場合、ワードラインＷＬ１1，ＷＬ１2
を接地し、ワードラインＷＬ１3 に正電圧（例えば、５
Ｖ）を印加する。この状態で、ビットラインＢＬ１に正
の高電圧（例えば、１０Ｖ）を印加すると、メモリセル
Ｃ１のセレクトトランジスタＳＴｒ２を介して、メモリ
トランジスタＭＴｒの強誘電体膜に電界が作用して強誘
電体膜が分極し、Ｎチャネル型のメモリトランジスタＭ
Ｔｒでは非導通状態になる。この状態をデータ『１』の
書き込み状態とする。
書き込み／消去／読み出しについて簡単に説明する。デ
ータを書き込む場合、ワードラインＷＬ１1，ＷＬ１2
を接地し、ワードラインＷＬ１3 に正電圧（例えば、５
Ｖ）を印加する。この状態で、ビットラインＢＬ１に正
の高電圧（例えば、１０Ｖ）を印加すると、メモリセル
Ｃ１のセレクトトランジスタＳＴｒ２を介して、メモリ
トランジスタＭＴｒの強誘電体膜に電界が作用して強誘
電体膜が分極し、Ｎチャネル型のメモリトランジスタＭ
Ｔｒでは非導通状態になる。この状態をデータ『１』の
書き込み状態とする。
【０００５】書き込みデータを消去する場合には、ワー
ドラインＷＬ１1 ，ＷＬ１3 およびビットラインＢＬ１
を接地し、ワードラインＷＬ１2 に正の高電圧を印加す
る。これにより、メモリセルＣ１のメモリトランジスタ
ＭＴｒの強誘電体膜に書き込み時とは逆方向の電界が作
用して強誘電体膜が逆極性に分極し、Ｎチャネル型のメ
モリトランジスタＭＴｒでは導通状態（すなわち、デー
タ『０』が保持された状態）になる。
ドラインＷＬ１1 ，ＷＬ１3 およびビットラインＢＬ１
を接地し、ワードラインＷＬ１2 に正の高電圧を印加す
る。これにより、メモリセルＣ１のメモリトランジスタ
ＭＴｒの強誘電体膜に書き込み時とは逆方向の電界が作
用して強誘電体膜が逆極性に分極し、Ｎチャネル型のメ
モリトランジスタＭＴｒでは導通状態（すなわち、デー
タ『０』が保持された状態）になる。
【０００６】データの読み出し時には、ワードラインＷ
Ｌ１1 、ＷＬ１3 に正電圧を印加し、ワードラインＷＬ
１2 を接地する。このとき、ビットラインＢＬ１に接続
されるセンスアンプＳＡによって電流の有無を検出す
る。電流が流れていない状態であればデータ『１』、電
流が流れていればデータ『０』が読み出されたことにな
る。
Ｌ１1 、ＷＬ１3 に正電圧を印加し、ワードラインＷＬ
１2 を接地する。このとき、ビットラインＢＬ１に接続
されるセンスアンプＳＡによって電流の有無を検出す
る。電流が流れていない状態であればデータ『１』、電
流が流れていればデータ『０』が読み出されたことにな
る。
【０００７】一方、図６に示した不揮発性半導体記憶装
置は、１メモリセルが１つのセレクトトランジスタＳＴ
ｒと１つの強誘電体キャパシタＦＣによって構成されて
いる。
置は、１メモリセルが１つのセレクトトランジスタＳＴ
ｒと１つの強誘電体キャパシタＦＣによって構成されて
いる。
【０００８】メモリセルＣ１へのデータの書き込みは、
ワードラインＷＬ１に正電圧を、ビットラインＢＬ１に
正の高電圧をそれぞれ印加することにより、強誘電体キ
ャパシタＦＣを、ある分極状態にすることによって行わ
れる。
ワードラインＷＬ１に正電圧を、ビットラインＢＬ１に
正の高電圧をそれぞれ印加することにより、強誘電体キ
ャパシタＦＣを、ある分極状態にすることによって行わ
れる。
【０００９】データの消去は、ワードラインＷＬ１に正
電圧を、ビットラインＢＬ１に負の高電圧をそれぞれ印
加することにより、強誘電体キャパシタＦＣを、逆極性
に分極することによって行われる。
電圧を、ビットラインＢＬ１に負の高電圧をそれぞれ印
加することにより、強誘電体キャパシタＦＣを、逆極性
に分極することによって行われる。
【００１０】データの読み出しは、ワードラインＷＬ１
に正電圧を、ビットラインＢＬ１に正電圧をそれぞれ印
加し、このときビットラインＢＬ１に接続されるセンス
アンプＳＡで検出される電流の大小によって、書き込み
データの『０』、『１』が判断される。
に正電圧を、ビットラインＢＬ１に正電圧をそれぞれ印
加し、このときビットラインＢＬ１に接続されるセンス
アンプＳＡで検出される電流の大小によって、書き込み
データの『０』、『１』が判断される。
【００１１】
【発明が解決しようとする課題】しかしながら、このよ
うな構成を有する従来例の場合には、次のような問題が
ある。
うな構成を有する従来例の場合には、次のような問題が
ある。
【００１２】すなわち、図５に示した不揮発性半導体記
憶装置は、１メモリセルが１つのメモリトランジスタと
２つのセレクトトランジスタとで構成されているので、
セル面積が大きくなり、高集積化に適さないという問題
点がある。
憶装置は、１メモリセルが１つのメモリトランジスタと
２つのセレクトトランジスタとで構成されているので、
セル面積が大きくなり、高集積化に適さないという問題
点がある。
【００１３】また、図６に示した不揮発性半導体記憶装
置は、その構成上、ある程度の高集積化は可能である
が、データの読み出し時に強誘電体キャパシタに流れ込
む電流によって、強誘電体キャパシタの分極状態が変化
するという、いわゆる破壊読み出しであるので、データ
のリフレッシュが必要になり、それだけ周辺回路構成が
複雑化するという難点がある。
置は、その構成上、ある程度の高集積化は可能である
が、データの読み出し時に強誘電体キャパシタに流れ込
む電流によって、強誘電体キャパシタの分極状態が変化
するという、いわゆる破壊読み出しであるので、データ
のリフレッシュが必要になり、それだけ周辺回路構成が
複雑化するという難点がある。
【００１４】本発明は、このような事情に鑑みてなされ
たものであって、高集積化が可能であり、しかもデータ
の読み出し時にデータをリフレッシュする必要のない不
揮発性半導体記憶装置を提供することを目的としてい
る。
たものであって、高集積化が可能であり、しかもデータ
の読み出し時にデータをリフレッシュする必要のない不
揮発性半導体記憶装置を提供することを目的としてい
る。
【００１５】
【課題を解決するための手段】本発明は、このような目
的を達成するために、次のような構成をとる。すなわ
ち、本発明は、強誘電体の残留分極を利用して情報の記
憶を行う不揮発性半導体記憶装置において、絶縁膜で分
離形成された１つの素子領域内に、少なくとも１つのセ
レクトトランジスタと、互いに拡散領域を共用して前記
セレクトトランジスタに対して直列に接続される複数個
のＭＯＳトランジスタと、前記各ＭＯＳトランジスタの
ゲート電極に一方の電極が等価的に接続するように対応
配置された複数個の強誘電体キャパシタとからなるメモ
リセルが形成され、前記セレクトトランジスタのゲート
電極は第１のワードラインとして導出され、前記各ＭＯ
Ｓトランジスタのゲート電極と各強誘電体キャパシタの
一方の電極の接続部は第２のワードラインとしてそれぞ
れ導出され、前記各強誘電体キャパシタの他方の電極は
第３のワードラインとしてそれぞれ導出され、前記セレ
クトトランジスタまたは一端のＭＯＳトランジスタの拡
散領域にはビットラインが接続されており、かつ、前記
メモリセルの初期化およびデータの消去は、前記第３の
ワードラインの全てに所要電圧を印加することにより、
全ての強誘電体キャパシタの分極極性を揃えることによ
り行われ、データの書き込みは、書き込み対象なるメモ
リセルの前記ビットラインに所要電圧を印加して、当該
メモリセルを選択し、前記第２および第３のワードライ
ンに所要電圧を印加して、ビットラインから遠い方のビ
ットの前記ＭＯＳトランジスタから順にビットライン上
の電圧が作用するようにして、選択ビットの強誘電体キ
ャパシタの極性を反転させることにより行われ、データ
の読み出しは、読み出し対象となるメモリセルのビット
ラインに読み出し回路を接続するとともに、第１のワー
ドラインに所要電圧を印加してセレクトトランジスタを
導通状態にし、さらに第２および第３のワードラインに
所要電圧 を印加して、選択ビット以外のビットのＭＯＳ
トランジスタを導通状態にし、当該ビットラインに電流
が流れるか否かを検出することにより、選択ビットのデ
ータを読み出すことにより行われていること、を特徴と
するものである。
的を達成するために、次のような構成をとる。すなわ
ち、本発明は、強誘電体の残留分極を利用して情報の記
憶を行う不揮発性半導体記憶装置において、絶縁膜で分
離形成された１つの素子領域内に、少なくとも１つのセ
レクトトランジスタと、互いに拡散領域を共用して前記
セレクトトランジスタに対して直列に接続される複数個
のＭＯＳトランジスタと、前記各ＭＯＳトランジスタの
ゲート電極に一方の電極が等価的に接続するように対応
配置された複数個の強誘電体キャパシタとからなるメモ
リセルが形成され、前記セレクトトランジスタのゲート
電極は第１のワードラインとして導出され、前記各ＭＯ
Ｓトランジスタのゲート電極と各強誘電体キャパシタの
一方の電極の接続部は第２のワードラインとしてそれぞ
れ導出され、前記各強誘電体キャパシタの他方の電極は
第３のワードラインとしてそれぞれ導出され、前記セレ
クトトランジスタまたは一端のＭＯＳトランジスタの拡
散領域にはビットラインが接続されており、かつ、前記
メモリセルの初期化およびデータの消去は、前記第３の
ワードラインの全てに所要電圧を印加することにより、
全ての強誘電体キャパシタの分極極性を揃えることによ
り行われ、データの書き込みは、書き込み対象なるメモ
リセルの前記ビットラインに所要電圧を印加して、当該
メモリセルを選択し、前記第２および第３のワードライ
ンに所要電圧を印加して、ビットラインから遠い方のビ
ットの前記ＭＯＳトランジスタから順にビットライン上
の電圧が作用するようにして、選択ビットの強誘電体キ
ャパシタの極性を反転させることにより行われ、データ
の読み出しは、読み出し対象となるメモリセルのビット
ラインに読み出し回路を接続するとともに、第１のワー
ドラインに所要電圧を印加してセレクトトランジスタを
導通状態にし、さらに第２および第３のワードラインに
所要電圧 を印加して、選択ビット以外のビットのＭＯＳ
トランジスタを導通状態にし、当該ビットラインに電流
が流れるか否かを検出することにより、選択ビットのデ
ータを読み出すことにより行われていること、を特徴と
するものである。
【００１６】
【作用】本発明の作用は次のとおりである。すなわち、
各メモリセルの初期化およびデータの消去は、第３のワ
ードラインの全てに所要電圧を印加することにより、全
ての強誘電体キャパシタの分極極性を揃えることにより
行われる。
各メモリセルの初期化およびデータの消去は、第３のワ
ードラインの全てに所要電圧を印加することにより、全
ての強誘電体キャパシタの分極極性を揃えることにより
行われる。
【００１７】データの書き込み時には、書き込み対象な
るメモリセルのビットラインに所要電圧を印加して、当
該メモリセルを選択し、第２および第３のワードライン
に所要電圧を印加して、ビットラインから遠い方（奥
側）のビットのＭＯＳトランジスタから順にビットライ
ン上の電圧が作用するようにして、選択ビットの強誘電
体キャパシタの極性を反転させる。
るメモリセルのビットラインに所要電圧を印加して、当
該メモリセルを選択し、第２および第３のワードライン
に所要電圧を印加して、ビットラインから遠い方（奥
側）のビットのＭＯＳトランジスタから順にビットライ
ン上の電圧が作用するようにして、選択ビットの強誘電
体キャパシタの極性を反転させる。
【００１８】データの読み出しは、読み出し対象となる
メモリセルのビットラインに読み出し回路を接続すると
ともに、第１のワードラインに所要電圧を印加してセレ
クトトランジスタを導通状態する。そして、第２および
第３のワードラインに所要電圧を印加して、選択ビット
以外のビットのＭＯＳトランジスタを導通状態にし、当
該ビットラインに電流が流れるか否かを検出することに
より、選択ビットのデータを読み出す。
メモリセルのビットラインに読み出し回路を接続すると
ともに、第１のワードラインに所要電圧を印加してセレ
クトトランジスタを導通状態する。そして、第２および
第３のワードラインに所要電圧を印加して、選択ビット
以外のビットのＭＯＳトランジスタを導通状態にし、当
該ビットラインに電流が流れるか否かを検出することに
より、選択ビットのデータを読み出す。
【００１９】
【実施例】以下、図面を参照して本発明の一実施例を説
明する。図１は本発明の一実施例に係る不揮発性半導体
記憶装置の素子構造を示した断面図（図２のＡ−Ａ矢視
断面図）であり、図２はその平面図、図３は図２のＢ−
Ｂ矢視断面図、図４は等価回路図である。
明する。図１は本発明の一実施例に係る不揮発性半導体
記憶装置の素子構造を示した断面図（図２のＡ−Ａ矢視
断面図）であり、図２はその平面図、図３は図２のＢ−
Ｂ矢視断面図、図４は等価回路図である。
【００２０】図４に示すように、この不揮発性半導体記
憶装置は、１メモリセルが８ビットで構成されたＮＡＮ
Ｄ型構造セルであり、１つのセレクトトランジスタＳＴ
ｒと、これに直列に接続された８個のＭＯＳトランジス
タＴｒ（セレクトトランジスタＳＴｒに近い方から順に
Ｔｒ１〜Ｔｒ８とする）と、各ＭＯＳトランジスタＴｒ
のゲート電極に接続する強誘電体キャパシタＦＣ（セレ
クトトランジスタＳＴｒに近い方から順にＦＣ１〜ＦＣ
８とする）とを備えている。
憶装置は、１メモリセルが８ビットで構成されたＮＡＮ
Ｄ型構造セルであり、１つのセレクトトランジスタＳＴ
ｒと、これに直列に接続された８個のＭＯＳトランジス
タＴｒ（セレクトトランジスタＳＴｒに近い方から順に
Ｔｒ１〜Ｔｒ８とする）と、各ＭＯＳトランジスタＴｒ
のゲート電極に接続する強誘電体キャパシタＦＣ（セレ
クトトランジスタＳＴｒに近い方から順にＦＣ１〜ＦＣ
８とする）とを備えている。
【００２１】図１〜図３を参照してセル構造を説明す
る。図中、符号１はＰ型のシリコン基板であり、フィー
ルド酸化膜２によって素子形成領域が分離されている。
図２中の符号３は素子形成領域を示す。４はソース拡散
領域、５はソースおよびドレインに兼用されるソース・
ドレイン拡散領域、６はドレイン拡散領域である。各拡
散領域４，５，６の間に、ゲート酸化膜７を介してゲー
ト電極８が形成されている。各ゲート電極８は層間絶縁
膜９によって覆われている。
る。図中、符号１はＰ型のシリコン基板であり、フィー
ルド酸化膜２によって素子形成領域が分離されている。
図２中の符号３は素子形成領域を示す。４はソース拡散
領域、５はソースおよびドレインに兼用されるソース・
ドレイン拡散領域、６はドレイン拡散領域である。各拡
散領域４，５，６の間に、ゲート酸化膜７を介してゲー
ト電極８が形成されている。各ゲート電極８は層間絶縁
膜９によって覆われている。
【００２２】各ＭＯＳトランジスタＴｒ１〜Ｔｒ８の上
には、強誘電体キャパシタＦＣ１〜ＦＣ８が形成されて
いる。各強誘電体キャパシタＦＣは、下から順に、下地
電極１０、強誘電体膜１１、上部電極１２が積層された
構造になっている。強誘電体キャパシタＦＣは層間絶縁
膜１３で覆われ、この層間絶縁膜１３の上に金属配線１
４が形成されている。この金属配線１４はドレイン拡散
領域６に接続して、ビットラインＢＬ（図２のＢＬ１，
ＢＬ２，…）を構成している。
には、強誘電体キャパシタＦＣ１〜ＦＣ８が形成されて
いる。各強誘電体キャパシタＦＣは、下から順に、下地
電極１０、強誘電体膜１１、上部電極１２が積層された
構造になっている。強誘電体キャパシタＦＣは層間絶縁
膜１３で覆われ、この層間絶縁膜１３の上に金属配線１
４が形成されている。この金属配線１４はドレイン拡散
領域６に接続して、ビットラインＢＬ（図２のＢＬ１，
ＢＬ２，…）を構成している。
【００２３】また、セレクトトランジスタＳＴｒのゲー
ト電極８は外部に導出されてワードラインＷＬ０（本発
明における第１のワードライン）になり、各強誘電体キ
ャパシタＦＣの上部電極１２はワードラインＷＬ１〜Ｗ
Ｌ８（本発明における第３のワードライン）になり、各
強誘電体キャパシタＦＣの下地電極１０は、図３に示す
ように各ＭＯＳトランジスタＴｒのゲート電極８に接続
してワードラインＷＬ１’〜ＷＬ８’（本発明における
第２のワードライン）となる。
ト電極８は外部に導出されてワードラインＷＬ０（本発
明における第１のワードライン）になり、各強誘電体キ
ャパシタＦＣの上部電極１２はワードラインＷＬ１〜Ｗ
Ｌ８（本発明における第３のワードライン）になり、各
強誘電体キャパシタＦＣの下地電極１０は、図３に示す
ように各ＭＯＳトランジスタＴｒのゲート電極８に接続
してワードラインＷＬ１’〜ＷＬ８’（本発明における
第２のワードライン）となる。
【００２４】次に、上述した不揮発性半導体記憶装置の
製造方法を説明する。まず、シリコン基板１上にＬＯＣ
ＯＳ（Local Oxidation ofSilicon) 法によりフィール
ド酸化膜２を形成して、素子形成領域３を分離する。こ
の素子形成領域３に熱酸化によりゲート酸化膜７を形成
し、その上にＣＶＤ（Chemical VaporDeposition)法に
よりポリシリコン膜を堆積する。このポリシリコン膜に
燐等をドープして導電性を付与した後、異方性エッチン
グによりパターンニングしてセレクトトランジスタＳＴ
ｒおよびＭＯＳトランジスタＴｒの各ゲート電極８を形
成する。ゲート電極８としては、ポリシリコンの他に、
タングステン（Ｗ）やモリブデン（Ｍｏ）のような高融
点金属との化合物であるシリサイドや、金属等の導電物
質を使用することもできる。
製造方法を説明する。まず、シリコン基板１上にＬＯＣ
ＯＳ（Local Oxidation ofSilicon) 法によりフィール
ド酸化膜２を形成して、素子形成領域３を分離する。こ
の素子形成領域３に熱酸化によりゲート酸化膜７を形成
し、その上にＣＶＤ（Chemical VaporDeposition)法に
よりポリシリコン膜を堆積する。このポリシリコン膜に
燐等をドープして導電性を付与した後、異方性エッチン
グによりパターンニングしてセレクトトランジスタＳＴ
ｒおよびＭＯＳトランジスタＴｒの各ゲート電極８を形
成する。ゲート電極８としては、ポリシリコンの他に、
タングステン（Ｗ）やモリブデン（Ｍｏ）のような高融
点金属との化合物であるシリサイドや、金属等の導電物
質を使用することもできる。
【００２５】パターンニングされたゲート電極８をマス
クとして、シリコン基板１に砒素等をイオン注入するこ
とにより、Ｎ+ 不純物領域であるソース拡散領域４、ソ
ース・ドレイン拡散領域５、およびドレイン拡散領域６
を自己整合によって形成する。
クとして、シリコン基板１に砒素等をイオン注入するこ
とにより、Ｎ+ 不純物領域であるソース拡散領域４、ソ
ース・ドレイン拡散領域５、およびドレイン拡散領域６
を自己整合によって形成する。
【００２６】次に、ゲート電極８の上にＣＶＤ法により
層間絶縁膜９を堆積する。層間絶縁膜９としては、例え
ば燐を添加したシリコン酸化膜（ＰＳＧ）や、ボロンを
添加したＰＳＧ（ＢＰＳＧ）が用いられる。
層間絶縁膜９を堆積する。層間絶縁膜９としては、例え
ば燐を添加したシリコン酸化膜（ＰＳＧ）や、ボロンを
添加したＰＳＧ（ＢＰＳＧ）が用いられる。
【００２７】層間絶縁膜９の上に下地電極１０となる導
電膜を形成する。このとき、層間絶縁膜９の所要個所
（図３に示すように、フィールド酸化膜２の上部）にコ
ンタクトホールを形成しておき、ゲート電極８と導電膜
とを電気接続させる。この導電膜としては、強誘電体膜
１１として用いる例えばチタン酸ジルコン酸鉛（ＰＺ
Ｔ）の結晶配向性が良好となる、白金（Ｐｔ）をスパッ
タリング法により約１００〜３００ｎｍの厚みで被着す
る。
電膜を形成する。このとき、層間絶縁膜９の所要個所
（図３に示すように、フィールド酸化膜２の上部）にコ
ンタクトホールを形成しておき、ゲート電極８と導電膜
とを電気接続させる。この導電膜としては、強誘電体膜
１１として用いる例えばチタン酸ジルコン酸鉛（ＰＺ
Ｔ）の結晶配向性が良好となる、白金（Ｐｔ）をスパッ
タリング法により約１００〜３００ｎｍの厚みで被着す
る。
【００２８】上記導電膜の上に強誘電体物質を被着す
る。強誘電体物質としては、上述したＰＺＴの他に、Ｐ
ＬＺＴと称される（ＰｂX Ｌａ1-X ）（Ｚｒy Ｔ
ｉ1-y ）Ｏ3 が例示される。この種の強誘電体物質は、
スピンコートによるゾルゲル法やＭＯＤ（Metal Organi
c Decomposition)法、あるいはスパッタリング法、ＭＯ
ＣＶＤ(Metal Organic ChemicalVapor Deposition)
法、レーザアブレーション法等で、約３００ｎｍの厚み
に成膜される。
る。強誘電体物質としては、上述したＰＺＴの他に、Ｐ
ＬＺＴと称される（ＰｂX Ｌａ1-X ）（Ｚｒy Ｔ
ｉ1-y ）Ｏ3 が例示される。この種の強誘電体物質は、
スピンコートによるゾルゲル法やＭＯＤ（Metal Organi
c Decomposition)法、あるいはスパッタリング法、ＭＯ
ＣＶＤ(Metal Organic ChemicalVapor Deposition)
法、レーザアブレーション法等で、約３００ｎｍの厚み
に成膜される。
【００２９】前記強誘電体物質の上に、上部電極１２と
なる導電膜を被着する。この導電膜としては、金属（例
えば、白金）の他、燐等をドープしたポリシリコン膜、
シリサイド等が用いられる。
なる導電膜を被着する。この導電膜としては、金属（例
えば、白金）の他、燐等をドープしたポリシリコン膜、
シリサイド等が用いられる。
【００３０】以上のように、層間絶縁膜９の上に、導電
膜、強誘電体物質、導電膜をその順に被着した後、フォ
トエッチング法によりパターンニングして、下地電極１
０、強誘電体膜１１、および上部電極１２からなる強誘
電体キャパシタＦＣ１〜ＦＣ８を形成する。加工法とし
ては、微細加工性に優れたイオンミリング法や反応性イ
オンエッチング法（ＲＩＥ）が好ましい。
膜、強誘電体物質、導電膜をその順に被着した後、フォ
トエッチング法によりパターンニングして、下地電極１
０、強誘電体膜１１、および上部電極１２からなる強誘
電体キャパシタＦＣ１〜ＦＣ８を形成する。加工法とし
ては、微細加工性に優れたイオンミリング法や反応性イ
オンエッチング法（ＲＩＥ）が好ましい。
【００３１】強誘電体キャパシタＦＣを形成した後、こ
れらをＰＳＧやＢＰＳＧのような層間絶縁膜１３で覆
う。そして、ドレイン拡散領域６上の層間絶縁膜１３に
コンタクトホールを形成した後、Ａｌ−Ｓｉ等の導電層
をスパッタリング法で被着し、フォトエッチング法でパ
ターンニングして、金属配線１４を形成する。
れらをＰＳＧやＢＰＳＧのような層間絶縁膜１３で覆
う。そして、ドレイン拡散領域６上の層間絶縁膜１３に
コンタクトホールを形成した後、Ａｌ−Ｓｉ等の導電層
をスパッタリング法で被着し、フォトエッチング法でパ
ターンニングして、金属配線１４を形成する。
【００３２】次に、図４を参照して、本実施例に係る不
揮発性半導体記憶装置へのデータの書き込み／消去／読
み出し動作について説明する。
揮発性半導体記憶装置へのデータの書き込み／消去／読
み出し動作について説明する。
【００３３】ここでは、ビットラインＢＬ１に接続して
いる上段のメモリセルに、『１００１００００』のデー
タを書き込む場合を例に採って説明する。まず、全セル
の強誘電体キャパシタＦＣ１〜ＦＣ８を初期化、すなわ
ち全てを『０』の状態にするために、ワードラインＷＬ
１〜ＷＬ８に正の高電圧（例えば、１５Ｖ）を印加する
とともに、ワードラインＷＬ１’〜ＷＬ８’をオープン
状態にすることにより、強誘電体キャパシタＦＣ１〜Ｆ
Ｃ８を、ある分極状態に揃える。なお、シリコン基板１
は、初期化・書き込み・消去・読み出しの何れの場合も
接地されている。
いる上段のメモリセルに、『１００１００００』のデー
タを書き込む場合を例に採って説明する。まず、全セル
の強誘電体キャパシタＦＣ１〜ＦＣ８を初期化、すなわ
ち全てを『０』の状態にするために、ワードラインＷＬ
１〜ＷＬ８に正の高電圧（例えば、１５Ｖ）を印加する
とともに、ワードラインＷＬ１’〜ＷＬ８’をオープン
状態にすることにより、強誘電体キャパシタＦＣ１〜Ｆ
Ｃ８を、ある分極状態に揃える。なお、シリコン基板１
は、初期化・書き込み・消去・読み出しの何れの場合も
接地されている。
【００３４】次に、ビットラインＢＬ１に正の高電圧を
印加し、他のビットラインＢＬ２、…を接地して、上段
のメモリセルを選択する。そして、ワードラインＷＬ１
を接地し、ワードラインＷＬ１’をオープン状態にする
とともに、他のワードラインＷＬ２〜ＷＬ８およびＷＬ
２’〜ＷＬ８’を全て正電圧（例えば、５Ｖ）に設定す
る。これにより、上段のメモリセルのＭＯＳトランジス
タＴｒ２〜Ｔｒ８が導通状態になり、ビットラインＢＬ
１を通して印加された正の高電圧がＭＯＳトランジスタ
Ｔｒ１に作用する。その結果、強誘電体キャパシタＦＣ
１に、初期状態とは逆方向の電界が作用し、強誘電体キ
ャパシタＦＣ１が逆極性に分極する。すなわち、強誘電
体キャパシタＦＣ１にデータ『１』が書き込まれた状態
になる。このとき、他の強誘電体キャパシタＦＣ２〜Ｆ
Ｃ８の両端電圧は、同電位（５Ｖ）に維持されているの
で、これらのキャパシタの分極状態は初期状態のままで
ある。以上の動作により、上段のメモリセルに『１００
０００００』が書き込まれたことになる。
印加し、他のビットラインＢＬ２、…を接地して、上段
のメモリセルを選択する。そして、ワードラインＷＬ１
を接地し、ワードラインＷＬ１’をオープン状態にする
とともに、他のワードラインＷＬ２〜ＷＬ８およびＷＬ
２’〜ＷＬ８’を全て正電圧（例えば、５Ｖ）に設定す
る。これにより、上段のメモリセルのＭＯＳトランジス
タＴｒ２〜Ｔｒ８が導通状態になり、ビットラインＢＬ
１を通して印加された正の高電圧がＭＯＳトランジスタ
Ｔｒ１に作用する。その結果、強誘電体キャパシタＦＣ
１に、初期状態とは逆方向の電界が作用し、強誘電体キ
ャパシタＦＣ１が逆極性に分極する。すなわち、強誘電
体キャパシタＦＣ１にデータ『１』が書き込まれた状態
になる。このとき、他の強誘電体キャパシタＦＣ２〜Ｆ
Ｃ８の両端電圧は、同電位（５Ｖ）に維持されているの
で、これらのキャパシタの分極状態は初期状態のままで
ある。以上の動作により、上段のメモリセルに『１００
０００００』が書き込まれたことになる。
【００３５】上記の第１段階の書き込みが終わると、第
２段階の書き込みに移る。すなわち、ビットラインＢＬ
１に正の高電圧を印加するとともに、その他のビットラ
インＢＬ２、…を接地する。そして、３ビット目のＭＯ
ＳトランジスタＴｒ３を非導通状態にするために、ワー
ドラインＷＬ３およびＷＬ３’に負電圧（例えば、−５
Ｖ）を印加する。また、ワードラインＷＬ４を接地し、
ＷＬ４’をオープン状態にするとともに、ワードライン
ＷＬ５〜ＷＬ８およびＷＬ５’〜ＷＬ８’に正電圧を印
加する。これにより、ＭＯＳトランジスタＴｒ５〜Ｔｒ
８が導通状態になり、ビットラインＢＬ１を通して印加
された正の高電圧がＭＯＳトランジスタＴｒ４に作用す
る。その結果、強誘電体キャパシタＦＣ４に、初期状態
とは逆方向の電界が作用し、強誘電体キャパシタＦＣ４
が逆極性に分極して、データ『１』が書き込まれた状態
になる。このとき、他の強誘電体キャパシタＦＣ１〜Ｆ
３、ＦＣ５〜ＦＣ８は前の状態のまま維持される。
２段階の書き込みに移る。すなわち、ビットラインＢＬ
１に正の高電圧を印加するとともに、その他のビットラ
インＢＬ２、…を接地する。そして、３ビット目のＭＯ
ＳトランジスタＴｒ３を非導通状態にするために、ワー
ドラインＷＬ３およびＷＬ３’に負電圧（例えば、−５
Ｖ）を印加する。また、ワードラインＷＬ４を接地し、
ＷＬ４’をオープン状態にするとともに、ワードライン
ＷＬ５〜ＷＬ８およびＷＬ５’〜ＷＬ８’に正電圧を印
加する。これにより、ＭＯＳトランジスタＴｒ５〜Ｔｒ
８が導通状態になり、ビットラインＢＬ１を通して印加
された正の高電圧がＭＯＳトランジスタＴｒ４に作用す
る。その結果、強誘電体キャパシタＦＣ４に、初期状態
とは逆方向の電界が作用し、強誘電体キャパシタＦＣ４
が逆極性に分極して、データ『１』が書き込まれた状態
になる。このとき、他の強誘電体キャパシタＦＣ１〜Ｆ
３、ＦＣ５〜ＦＣ８は前の状態のまま維持される。
【００３６】以上の第１、および第２段階の２回の書き
込みによって、上段のメモリセルに『１００１０００
０』のデータが書き込まれる。このように、データの書
き込みにあたっては、ビットラインＢＬから遠い方（奥
側）のビットから順にデータが書き込まれていく。した
がって、例えば『１００１００１０』のデータを書き込
む場合には、３回の書き込み動作が行われる。
込みによって、上段のメモリセルに『１００１０００
０』のデータが書き込まれる。このように、データの書
き込みにあたっては、ビットラインＢＬから遠い方（奥
側）のビットから順にデータが書き込まれていく。した
がって、例えば『１００１００１０』のデータを書き込
む場合には、３回の書き込み動作が行われる。
【００３７】データの消去は、上述した初期化処理によ
って、一括的に全てのビットが『０』に戻される。
って、一括的に全てのビットが『０』に戻される。
【００３８】データの読み出しは次のようにして行われ
る。例えば、上段のメモリセルの第４ビットのデータを
読み出す場合、ビットラインＢＬ１に図示しない読み出
し回路（センスアンプ）を接続し、他のビットラインＢ
Ｌ２、…は非接続とする。この状態で、ワードラインＷ
Ｌ４を接地し、ＷＬ４’をオープン状態にし、他のワー
ドラインを全て正電圧に設定する。その結果、第４ビッ
トのＭＯＳトランジスタＴｒ４は、強誘電体キャパシタ
ＦＣ４の分極状態によって、導通あるいは非導通状態に
なり、セレクトトランジスタＳＴｒを含む他のトランジ
スタは全て導通状態になるので、ビットラインＢＬ１の
電流を検出することによって、強誘電体キャパシタＦＣ
４の分極状態（すなわち、データ）を読み取ることがで
きる。本メモリセルでは、選択ビットのＭＯＳトランジ
スタＴｒの導通、非導通によってデータを読み出してい
るので、データの読み出し時に強誘電体キャパシタの分
極状態が変化することがなく、いわゆる非破壊読み出し
が行われる。
る。例えば、上段のメモリセルの第４ビットのデータを
読み出す場合、ビットラインＢＬ１に図示しない読み出
し回路（センスアンプ）を接続し、他のビットラインＢ
Ｌ２、…は非接続とする。この状態で、ワードラインＷ
Ｌ４を接地し、ＷＬ４’をオープン状態にし、他のワー
ドラインを全て正電圧に設定する。その結果、第４ビッ
トのＭＯＳトランジスタＴｒ４は、強誘電体キャパシタ
ＦＣ４の分極状態によって、導通あるいは非導通状態に
なり、セレクトトランジスタＳＴｒを含む他のトランジ
スタは全て導通状態になるので、ビットラインＢＬ１の
電流を検出することによって、強誘電体キャパシタＦＣ
４の分極状態（すなわち、データ）を読み取ることがで
きる。本メモリセルでは、選択ビットのＭＯＳトランジ
スタＴｒの導通、非導通によってデータを読み出してい
るので、データの読み出し時に強誘電体キャパシタの分
極状態が変化することがなく、いわゆる非破壊読み出し
が行われる。
【００３９】以上のように、本実施例に係る不揮発性半
導体記憶装置は、１バイト単位で直列にＭＯＳトランジ
スタＴｒが配置されており、隣合うＭＯＳトランジスタ
同士が、ソースおよびドレインを共用しているので、拡
散領域を半減させることができる。
導体記憶装置は、１バイト単位で直列にＭＯＳトランジ
スタＴｒが配置されており、隣合うＭＯＳトランジスタ
同士が、ソースおよびドレインを共用しているので、拡
散領域を半減させることができる。
【００４０】また、フィールド酸化膜２による素子分離
はバイト間で行っており、従来例のようにビット間で素
子分離を行っていないので、フィールド酸化膜２の領域
が大幅に削減される。
はバイト間で行っており、従来例のようにビット間で素
子分離を行っていないので、フィールド酸化膜２の領域
が大幅に削減される。
【００４１】さらに、金属配線（ビットライン）１１と
シリコン基板（実施例では、ドレイン拡散領域６）との
接続は、従来例では各ビットごとに行っていたが、本実
施例では１バイトに１個所の接続でよいので、それだけ
接続に必要な領域が削減できる。
シリコン基板（実施例では、ドレイン拡散領域６）との
接続は、従来例では各ビットごとに行っていたが、本実
施例では１バイトに１個所の接続でよいので、それだけ
接続に必要な領域が削減できる。
【００４２】また、図３に示したように、強誘電体キャ
パシタの下地電極１０とゲート電極８とを結ぶ接続部
は、段差が低く、しかもフィールド酸化膜２の上に配置
することができるので、上記接続部を設けことによるセ
ル面積の増大を回避することができる。
パシタの下地電極１０とゲート電極８とを結ぶ接続部
は、段差が低く、しかもフィールド酸化膜２の上に配置
することができるので、上記接続部を設けことによるセ
ル面積の増大を回避することができる。
【００４３】なお、上述の実施例では、１メモリセルが
８個のＭＯＳトランジスタで構成される場合を例に採っ
て説明したが、本発明はこれに限定されず、１メモリセ
ルを構成するＭＯＳトランジスタは複数個であれば良
く、その個数は任意である。
８個のＭＯＳトランジスタで構成される場合を例に採っ
て説明したが、本発明はこれに限定されず、１メモリセ
ルを構成するＭＯＳトランジスタは複数個であれば良
く、その個数は任意である。
【００４４】また、実施例では、ビットラインに８個の
ＭＯＳトランジスタを接続し、一番奥側にセレクトトラ
ンジスタＳＴｒを接続したが、ビットラインをセレクト
トランジスタＳＴｒに接続し、これにＭＯＳトランジス
タを直列接続してもよいし、あるいは直列接続されたＭ
ＯＳトランジスタの両端にセレクトトランジスタＳＴｒ
を設けてもよい。
ＭＯＳトランジスタを接続し、一番奥側にセレクトトラ
ンジスタＳＴｒを接続したが、ビットラインをセレクト
トランジスタＳＴｒに接続し、これにＭＯＳトランジス
タを直列接続してもよいし、あるいは直列接続されたＭ
ＯＳトランジスタの両端にセレクトトランジスタＳＴｒ
を設けてもよい。
【００４５】さらに、実施例ではＮチャネル型のＭＯＳ
トランジスタで構成されたメモリセルを例に採って説明
したが、本発明はＰチャネル型のＭＯＳトランジスタで
構成されたものにも適用できることは勿論である。
トランジスタで構成されたメモリセルを例に採って説明
したが、本発明はＰチャネル型のＭＯＳトランジスタで
構成されたものにも適用できることは勿論である。
【００４６】また、実施例では、ＭＯＳトランジスタの
ゲート電極と、強誘電体キャパシタの下部電極とを個別
に形成し、両電極を接続してワードラインを構成した
が、本発明はこれに限定されず、ＭＯＳトランジスタの
ゲート電極と、強誘電体キャパシタの下部電極とを兼用
した構造にすることも可能である。本発明において、Ｍ
ＯＳトランジスタのゲート電極に、強誘電体キャパシタ
の一方の電極を等価的に接続するということは、上記の
ように電極を兼用する場合も含まれる。
ゲート電極と、強誘電体キャパシタの下部電極とを個別
に形成し、両電極を接続してワードラインを構成した
が、本発明はこれに限定されず、ＭＯＳトランジスタの
ゲート電極と、強誘電体キャパシタの下部電極とを兼用
した構造にすることも可能である。本発明において、Ｍ
ＯＳトランジスタのゲート電極に、強誘電体キャパシタ
の一方の電極を等価的に接続するということは、上記の
ように電極を兼用する場合も含まれる。
【００４７】
【発明の効果】以上の説明から明らかなように、本発明
によれば、絶縁膜で分離形成された１つの素子領域内
に、少なくとも１つのセレクトトランジスタと、複数個
のＭＯＳトランジスタと、各ＭＯＳトランジスタのゲー
ト電極に接続される強誘電体キャパシタとを備え、前記
セレクトトランジスタと複数個のＭＯＳトランジスタと
は互いに拡散領域を共用するように直列接続されている
ので、素子分離領域やビット間の接続領域が削減でき、
高密度の不揮発性半導体記憶装置を実現することができ
る。また、本発明の構成上、データの読み出し時に、強
誘電体キャパシタの分極状態が変化しないので、データ
のリフレッシュの必要がなく、周辺回路構成を簡素化す
ることもできる。
によれば、絶縁膜で分離形成された１つの素子領域内
に、少なくとも１つのセレクトトランジスタと、複数個
のＭＯＳトランジスタと、各ＭＯＳトランジスタのゲー
ト電極に接続される強誘電体キャパシタとを備え、前記
セレクトトランジスタと複数個のＭＯＳトランジスタと
は互いに拡散領域を共用するように直列接続されている
ので、素子分離領域やビット間の接続領域が削減でき、
高密度の不揮発性半導体記憶装置を実現することができ
る。また、本発明の構成上、データの読み出し時に、強
誘電体キャパシタの分極状態が変化しないので、データ
のリフレッシュの必要がなく、周辺回路構成を簡素化す
ることもできる。
【図１】本発明の一実施例に係る不揮発性半導体記憶装
置の素子構造を示した断面図（図２のＡ−Ａ矢視断面
図）である。
置の素子構造を示した断面図（図２のＡ−Ａ矢視断面
図）である。
【図２】実施例装置の平面図である。
【図３】図２のＢ−Ｂ矢視断面図である。
【図４】実施例装置の等価回路図である。
【図５】従来の不揮発性半導体記憶装置の一例の等価回
路図である。
路図である。
【図６】従来の不揮発性半導体記憶装置のその他の例の
等価回路図である。
等価回路図である。
１…シリコン基板 ２…フィールド酸化膜 ３…素子形成領域 ４…ソース拡散領域 ５…ソース・ドレイン拡散領域 ６…ドレイン拡散領域 ７…ゲート酸化膜 ８…ゲート電極 ９…層間絶縁膜 １０…下地電極 １１…強誘電体膜 １２…上部電極 １３…層間絶縁膜 １４…金属配線 ＳＴｒ…セレクトトランジスタ Ｔｒ１〜Ｔｒ８…ＭＯＳトランジスタ ＦＣ１〜ＦＣ８…強誘電体キャパシタ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/105 G11C 11/22 503 H01L 21/8247 H01L 29/788 H01L 29/792
Claims (1)
- 【請求項１】 強誘電体の残留分極を利用して情報の記
憶を行う不揮発性半導体記憶装置において、 絶縁膜で分離形成された１つの素子領域内に、少なくと
も１つのセレクトトランジスタと、互いに拡散領域を共
用して前記セレクトトランジスタに対して直列に接続さ
れる複数個のＭＯＳトランジスタと、前記各ＭＯＳトラ
ンジスタのゲート電極に一方の電極が等価的に接続する
ように対応配置された複数個の強誘電体キャパシタとか
らなるメモリセルが形成され、 前記セレクトトランジスタのゲート電極は第１のワード
ラインとして導出され、 前記各ＭＯＳトランジスタのゲート電極と各強誘電体キ
ャパシタの一方の電極の接続部は第２のワードラインと
してそれぞれ導出され、 前記各強誘電体キャパシタの他方の電極は第３のワード
ラインとしてそれぞれ導出され、 前記セレクトトランジスタまたは一端のＭＯＳトランジ
スタの拡散領域にはビットラインが接続されており、 かつ、前記メモリセルの初期化およびデータの消去は、
前記第３のワードラインの全てに所要電圧を印加するこ
とにより、全ての強誘電体キャパシタの分極極性を揃え
ることにより行われ、 データの書き込みは、書き込み対象なるメモリセルの前
記ビットラインに所要電圧を印加して、当該メモリセル
を選択し、前記第２および第３のワードラインに所要電
圧を印加して、ビットラインから遠い方のビットの前記
ＭＯＳトランジスタから順にビットライン上の電圧が作
用するようにして、選択ビットの強誘電体キャパシタの
極性を反転させることにより行われ、 データの読み出しは、読み出し対象となるメモリセルの
ビットラインに読み出し回路を接続するとともに、第１
のワードラインに所要電圧を印加してセレクトトランジ
スタを導通状態にし、さらに第２および第３のワードラ
インに所要電圧を印加して、選択ビット以外のビットの
ＭＯＳトランジスタを導通状態にし、当該ビットライン
に電流が流れるか否かを検出することにより、選択ビッ
トのデータを読み出すことにより行われて いることを特
徴とする不揮発性半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32104691A JP3207227B2 (ja) | 1991-11-08 | 1991-11-08 | 不揮発性半導体記憶装置 |
| US07/973,078 US5300799A (en) | 1991-11-08 | 1992-11-06 | Nonvolatile semiconductor storage device with ferroelectric capacitors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32104691A JP3207227B2 (ja) | 1991-11-08 | 1991-11-08 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05136378A JPH05136378A (ja) | 1993-06-01 |
| JP3207227B2 true JP3207227B2 (ja) | 2001-09-10 |
Family
ID=18128202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32104691A Expired - Lifetime JP3207227B2 (ja) | 1991-11-08 | 1991-11-08 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5300799A (ja) |
| JP (1) | JP3207227B2 (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100342296B1 (ko) * | 1994-10-04 | 2002-11-29 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 산소장벽이마련된하부전극을가지는강유전성의메모리소자를포함하는반도체장치와그의제조방법 |
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| KR100297874B1 (ko) | 1997-09-08 | 2001-10-24 | 윤종용 | 강유전체랜덤액세스메모리장치 |
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