DE19644495C2 - Speichervorrichtung - Google Patents

Description

Die vorliegende Erfindung betrifft im allgemeinen eine Spei­ chervorrichtung und insbesondere eine Speichervorrichtung, die zum Verringern der zum Zugriff auf die Speicherzellen notwen­ digen Zeit und zum Durchführen eines Hochgeschwindigkeitsbe­ triebs in der Lage ist.

Eine herkömmliche Speichervorrichtung wird nachfolgend in be­ zug auf die Fig. 1 und 2 dargestellt.

Fig. 1 ist ein Blockdiagramm, das den Aufbau einer herkömmli­ chen Speichervorrichtung veranschaulicht. Wie in der Fig. 1 gezeigt ist, umfaßt die herkömmliche Speichervorrichtung ein Zellenfeld 11 mit einer Vielzahl von Speicherzellen zum Spei­ chern von Daten, einen Zeilenadreßimpulsbalkenpuffer 15 (nachfolgend als /RAS-Puffer bezeichnet) zum Erzeugen eines internen Zeilenadreßimpulssignals ras in Erwiderung auf ein externes Zeilenadreßimpulsbalkensignal /RAS, ein Spaltena­ dreßimpulsbalkensignal /CAS, ein Schreibaktivierungssignal /WE und ein Ausgabeaktivierungssignal /DE, einen Adreßpuffer 14 zum Erzeugen eines internen Zeilenadreßsignals AXi in Erwide­ rung auf ein externes Zeilenadreßsignal und das interne Zei­ lenadreßimpulssignal ras von dem /RAS-Puffer 15, einen Vorde­ kodierer 13 zum Vordekodieren des internen Zeilenadreßsignals AXi von dem Adreßpuffer 14 und einen Zeilendekodierer 12 zum Dekodieren des vordekodierten internen Zeilenadreßsignals AXij von dem Vordekodierer 13 und zum Auswählen einer der Wortlei­ tungen in dem Zellenfeld 11 entsprechend dem Dekodierungser­ gebnis.

Fig. 2 ist ein Zeitablaufdiagramm, das den Betrieb der her­ kömmlichen Speichervorrichtung in Fig. 1 veranschaulicht. Wie in dieser Zeichnung gezeigt ist, ist das externe Zeilena­ dreßimpulsbalkensignal /RAS in einem logischen Niedrigzustand für die Zeit tRAS. Zu dieser Zeit erzeugt der Adreßpuffer 14 das interne Zeilenadreßsignal AXi in Erwiderung auf das externe Zeilenadreßsignal und das interne Zeilenadreßimpulssignal ras aus dem /RAS-Puffer 15. Der Vordekodierer 13 führt eine Vordekodierung des internen Zeilenadreßsignals AXi aus dem Adreßpuffer 14 aus und gibt das vordekodierte interne Zeilena­ dreßsignal AXij an den Zeilendekodierer 12 aus. Dann dekodiert der Zeilendekodierer 12 das vordekodierte interne Zeilenadreß­ signal AXij aus dem Vordekodierer 13 und wählt eine der Wort­ leitungen in dem Zeilenfeld 11 gemäß dem Ergebnis der Dekodie­ rung aus. Als Folge werden Daten aus den Speicherzellen der ausgewählten Wortleitung ausgelesen oder in diese eingeschrie­ ben. Im Gegensatz dazu befindet sich das externe Zeilenadre­ ßimpulsbalkensignal /RAS in einem logisch hohen Zustand für die Zeit tRP, da es an seinem vorgeladenen Zustand verbleibt.

Wie oben erwähnt, ist die Zeit aus tRAS + tRP zum Lesen und Beschreiben einer Datenzelle notwendig. Mit anderen Worten, auf eine Datenzelle wird bei jedem Zyklus des externen Zei­ lenadreßimpulsbalkensignals /RAS zugegriffen, wodurch eine sehr lange Zeit verursacht wird, die zum Testen einer Spei­ chervorrichtung hoher Dichte notwendig ist. Insbesondere in einer Speichervorrichtung der Giga-Klasse oder noch höheren Klasse ist eine beträchtliche Zeit erforderlich zum Prüfen des gesamten Zellenzustands und seiner Charakteristik aufgrund der sehr langen Testdauer. Eine derartige bedeutende Testdauer führt zu einer Erhöhung in den Kosten im Hinblick auf die Mas­ senproduktion.

EP 0 249 413 A2 beschreibt einen Halbleiterspeicher mit einem Speicherzellenfeld, gebildet von einer Vielzahl von Speicher­ zellblöcken, wobei jede der Speicherzellblöcke mit einem Reihen­ dekoder und einem Spaltendekoder verbunden ist; einer Taktgene­ ratoreinheit, die von einer Vielzahl von Taktgeneratorsektio­ nen gebildet wird, wobei jede der Taktgeneratorsektionen mit jedem der Speicherzellblöcke korrespondiert; und einer Blockse­ lektoreinheit, um eine der Taktgeneratorsektionen auszuwählen, in Übereinstimmung mit der Reihenadresse einer bestimmten Adresse.

Die DE 44 45 531 A1 beschreibt ein Speicheradressierverfahren und eine Vorrichtung hierfür mit einem Paar von Zellenblöcken, dadurch gekennzeichnet, dass das Paar von Zellenblöcken ab­ wechselnd derart spaltenadressiert wird, dass die Spalten­ leitung eines Zellenblocks vorgeladen wird, während die Spal­ tenleitung des anderen Zellenblocks adressiert wird, und da­ durch, das darauffolgend die vorgeladene Spaltenleitung des anderen Zellenblocks adressiert wird, während die nächste Spaltenleitung des einen Zellenblocks vorgeladen wird.

US 5.261.073 A zeigt einen Speicher mit getrennten Zellenblöcken für gerade und ungerade Adressen.

Daher wurde die vorliegende Erfindung im Hinblick auf das obi­ ge Problem gemacht und es ist eine Aufgabe der vorliegenden Erfindung, eine Speichervorrichtung zu schaffen, die zur Ver­ ringerung der zum Zugriff auf die Speicherzellen notwendigen Zeit, zur Verringerung der Testdauer und zum Durchführen eines Hochgeschwindigkeitsbetriebs in der Lage ist.

Gemäß einem Aspekt der vorliegenden Erfindung wird eine Spei­ chervorrichtung geschaffen mit einem Zellenfeld, das erste und zweite Zellenfeldblöcke zum Speichern von Daten enthält; einem ersten Zeilenadreßpuffer zum Erzeugen eines ersten internen Zeilenadreßsignals in Erwiderung auf ein externes Zeilenadreß­ signal und ein erstes Zeilenadreßimpulssignal; einem zweiten Zeilenadreßpuffer zum Erzeugen eines zweiten internen Zeilena­ dreßsignals in Erwiderung auf das externe Zeilenadreßsignal und ein zweites Zeilenadreßimpulssignal; einem ersten Vordeko­ dierer zum Durchführen einer Vordekodierung des ersten inter­ nen Zeilenadreßsignals aus dem ersten Zeilenadreßpuffer; einem zweiten Vordekodierer zum Durchführen einer Vordekodierung des zweiten internen Zeilenadreßsignals aus dem zweiten Zeilena­ dreßpuffer; einem ersten Zeilendekodierer zum selektiven An­ steuern von Wortleitungen in dem ersten Zellenfeldblock in Er­ widerung auf das vordekodierte erste interne Zeilenadreßsignal aus dem ersten Vordekodierer; und einem zweiten Zeilendekodie­ rer zum selektiven Ansteuern von Wortleitungen in dem zweiten Zellenfeldblock in Erwiderung auf das vordekodierte zweite in­ terne Zeilenadreßsignal aus dem zweiten Vordekodierer.

Die Speichervorrichtung umfaßt weiter eine Steuervorrichtung zum Erzeugen der ersten und zweiten Zeilenadreßimpulssignale in Erwiderung auf ein externes Zeilenadreßimpulsbalkensignal, ein Spaltenadreßimpulsbalkensignal, ein Schreibaktivierungs­ signal, ein Ausgabeaktivierungssignal und ein Modusaktivie­ rungssignal und zum Anwenden der erzeugten ersten und zweiten Zeilenadreßimpulssignale jeweils auf die ersten und zweiten Zeilenadreßpuffer.

Die ersten und zweiten Zeilendekodierer, die ersten und zwei­ ten Zeilenadreßpuffer und die ersten und zweiten Vordekodierer sind abwechselnd betreibbar.

Gemäß einem anderen Aspekt der vorliegenden Erfindung umfaßt eine Speichervorrichtung ein Zellenfeld mit ersten und zweiten Zellenfeldblöcken zum Speichern von Daten darin; einen Adreß­ puffer zum Erzeugen eines internen Zeilenadreßsignals in Erwi­ derung auf ein externes Zeilenadreßsignal und ein internes Zeilenadreßimpulssignal; einen Vordekodierer zum Durchführen einer Vordekodierung des internen Zeilenadreßsignals aus dem Adreßpuffer; eine erste Latch-Schaltung zum Erzeugen eines er­ sten internen Zeilenadreßsignals in Erwiderung auf das vorde­ kodierte interne Zeilenadreßsignal von dem Vordekodierer und ein erstes Zeilenadreßimpulssignal; eine zweite Latch- Schaltung zum Erzeugen eines zweiten internen Zeilenadreßsi­ gnals in Erwiderung auf das vordekodierte interne Zeilenadreß­ signal von dem Vordekodierer und ein zweites Zeilenadreßim­ pulssignal; einen ersten Zeilendekodierer zum selektiven An­ steuern von Wortleitungen in dem ersten Zellenfeldblock in Er­ widerung auf das erste interne Zeilenadreßsignal von der er­ sten Latch-Schaltung; und einen zweiten Zeilendekodierer zum selektiven Ansteuern von Wortleitungen in dem zweiten Zellen­ feldblock in Erwiderung auf das zweite interne Zeilenadreßsi­ gnal von der zweiten Latch-Schaltung.

Die Speichervorrichtung umfaßt weiter eine Steuervorrichtung zum Erzeugen des internen Zeilenadreßimpulssignals und der er­ sten und zweiten Zeilenadreßimpulssignale in Erwiderung auf ein externes Zeilenadreßimpulsbalkensignal, ein Spaltena­ dreßimpulsbalkensignal, ein Schreibaktivierungssignal, ein Ausgabeaktivierungssignal und ein Modusaktivierungssignal und zum Anwenden des erzeugten internen Zeilenadreßimpulssignals und der ersten und zweiten Zeilenadreßimpulssignale jeweils auf den Adreßpuffer und die ersten und zweiten Latch- Schaltungen.

Der erste und zweite Zeilendekodierer werden abwechselnd be­ trieben, und die erste und zweite Latch-Schaltung werden ab­ wechselnd betrieben.

Nachfolgend wird die folgende Erfindung zur Verdeutlichung der obigen Aufgaben, Vorteile und Eigenschaften anhand bevorzugter Ausführungsbeispiele, unter Bezugnahme auf die begleitenden Zeichnungen näher erläutert und beschrieben. In den Zeichnun­ gen zeigen:

Fig. 1 ein Blockdiagramm, das den Aufbau einer herkömmlichen Speichervorrichtung veranschaulicht;

Fig. 2 ein Zeitablaufdiagramm, das den Betrieb der herkömmli­ chen Speichervorrichtung in der Fig. 1 veranschau­ licht;

Fig. 3 ein Blockdiagramm, das den Aufbau einer erfindungsge­ mäßen Ausführungsform einer Speicherzelle veranschau­ licht;

Fig. 4 ein Zeitablaufdiagramm, das den Betrieb der Speicher­ vorrichtung in der Fig. 3 veranschaulicht;

Fig. 5 ein Schaltungsdiagramm eines Adreßpuffers für ungerad­ zahlige Zeilen in der Fig. 3;

Fig. 6 ein Schaltungsdiagramm eines Adreßpuffers für gerad­ zahlige Zeilen in der Fig. 3;

Fig. 7 ein Blockdiagramm, das den Aufbau einer anderen erfin­ dungsgemäßen Ausführungsform der Speichervorrichtung veranschaulicht;

Fig. 8 ein Zeitablaufdiagramm, das den Betrieb der Speicher­ vorrichtung in der Fig. 7 veranschaulicht;

Fig. 9 ein Schaltungsdiagramm eines internen Zeilenadreßim­ pulssignalgenerators in einem /RAS-Puffer in der Fig. 7; und

Fig. 10 ein Schaltungsdiagramm von Latch-Schaltungen für gera­ de und ungerade Zahlen in der Fig. 7.

Es wird nun auf die Fig. 3 Bezug genommen, in der der Aufbau einer Speichervorrichtung gemäß einer erfindungsgemäßen Aus­ führungsform in Blockdarstellung gezeigt wird. Wie diese Darstellung zeigt, umfaßt die Speichervorrichtung ein Zellenfeld 31 mit geraden und ungeraden Zellenfeldblöcken 311 und 312 zum Speichern von Daten darin und einen /RAS-Puffer 35 zum Erzeu­ gen eines Adreßimpulssignals ras_ungeradzahlig für ungeradzah­ lige Zeilen und eines Adreßimpulssignals ras_geradzahlig für geradzahlige Zeilen in Erwiderung auf ein externes Zeilena­ dreßimpulsbalkensignal /RAS, ein Spaltenadreßimpulsbalkensi­ gnal /CAS, ein Schreibaktivierungssignal /WE, ein Ausgabeakti­ vierungssignal /OE und ein Modusaktivierungssignal PT.

Die Speichervorrichtung umfaßt weiter einen Adreßpuffer 341 für ungeradzahlige Zeilen zum Erzeugen eines internen Adreßsi­ gnals AXi_ungeradzahlig für ungeradzahlige Zeilen in Erwide­ rung auf ein externes Zeilenadreßsignal und das Adreßimpuls­ signal ras_ungerade für ungeradzahlige Zeilen von dem /RAS- Puffer 35, und sie umfaßt einen Adreßpuffer 342 für geradzah­ lige Zeilen zum Erzeugen eines internen Adreßsignals AXi_geradzahlig für geradzahlige Zeilen in Erwiderung auf das externe Zeilenadreßsignal und das Adreßimpulssignal ras_geradzahlig für geradzahlige Zeilen aus dem /RAS-Puffer 35.

Die Speichervorrichtung umfaßt weiter einen Vordekodierer 331 für ungerade Zahl zum Vordekodieren des internen Adreßsignals AXi_ungeradzahlig für ungeradzahlige Zeilen von dem Adreßpuf­ fer 341 für ungeradzahlige Zeilen, einen Vordekodierer 332 für gerade Zahl zum Vordekodieren des internen Adreßsignals AXi_geradzahlig für geradzahlige Zeilen von dem Adreßpuffer 342 für geradzahlige Zeilen, einen Dekodierer 321 für ungerad­ zahlige Zeilen zum selektiven Ansteuern von Wortleitungen in dem ungeradzahligen Zellenfeldblock 311 in Erwiderung auf das vordekodierte interne Adreßsignal für ungeradzahlige Zeilen von dem Vordekodierer 331 für ungerade Zahl, und einen Deko­ dierer 322 für geradzahlige Zeilen zum selektiven Ansteuern von Wortleitungen in dem geradzahligen Zellenfeldblock 312 in Erwiderung auf das vordekodierte interne Adreßsignal für ge­ radzahlige Zeilen von dem Vordekodierer 332 für gerade Zahl.

Der Betrieb der Speichervorrichtung mit dem oben erwähnten Aufbau gemäß der erfindungsgemäßen Ausführungsform wird nach­ folgend im einzelnen beschrieben.

Zuerst werden alle Speicherzellen in der Speichervorrichtung in zwei Bereiche eingeteilt, nämlich geradzahlige oder unge­ radzahlige Bereiche. Der Adreßpuffer 341 für ungeradzahlige Zeilen ist dazu vorgesehen, das interne Adreßsignal AXi_ungeradzahlig für ungeradzahlige Zeilen zu erzeugen, um ungeradzahlige Speicherzellen zu adressieren, und der Adreß­ puffer 342 für geradzahlige Zeilen ist dazu vorgesehen, das interne Adreßsignal AXi_geradzahlig für geradzahlige Zeilen zu erzeugen, um die geradzahligen Speicherzellen zu adressieren.

Das interne Adreßsignal AXi_ungeradzahlig für ungeradzahlige Zeilen von dem Adreßpuffer 341 für ungeradzahlige Zeilen wird durch den Vordekodierer 331 für ungerade Zahl vordekodiert und dann auf den Dekodierer 321 für ungeradzahlige Zeilen angewen­ det. Das interne Adreßsignal AXi_geradzahlig für geradzahlige Zeilen von dem Adreßpuffer 342 für geradzahlige Zeilen wird durch den Vordekodierer 332 für eine gerade Zahl vordekodiert und dann auf den Dekodierer 322 für geradzahlige Zeilen ange­ wendet. Als Folge davon wird der Dekodierer 321 für ungerad­ zahlige Zeilen in Erwiderung auf das vordekodierte interne Adreßsignal für ungeradzahlige Zeilen von dem Vordekodierer 331 für ungerade Zahl betrieben zum Auswählen der entsprechen­ den Wortleitung in dem ungeradzahligen Zellenfeldblock 311. Weiter wird der Dekodierer 322 für geradzahlige Zeilen in Er­ widerung auf das vordekodierte interne Adreßsignal für gerad­ zahlige Zeilen von dem Vordekodierer 332 für gerade Zahl be­ trieben zur Auswahl der entsprechenden Wortleitung in dem ge­ radzahligen Zellenfeldblock 312.

Die Fig. 4 ist ein Zeitablaufdiagramm, das den Betrieb der Speichervorrichtung in der Fig. 3 veranschaulicht. Wie in die­ ser Zeichnung gezeigt ist, werden die internen Adreßsignale für ungeradzahlige und geradzahlige Zeilen Axi_ungeradzahlig und AXi_geradzahlig abwechselnd für jeden Zyklus des externen Zeilenadreßimpulsbalkensignals /RAS erzeugt zum abwechselnden Auswählen des ungeradzahligen und geradzahligen Zellenfeld­ blocks 311 und 312. Wenn nämlich das externe Zeilenadreßim­ pulsbalkensignal /RAS logisch niedrig ist, wird der Adreßpuf­ fer 342 für geradzahlige Zeilen betrieben zum Zugriff auf die geradzahligen Speicherzellen. Wenn im Gegensatz das externe Zeilenadreßimpulsbalkensignal /RAS logisch hoch ist, wird der Adreßpuffer 341 für ungeradzahlige Zeilen betrieben zum Zu­ griff auf die ungeradzahligen Speicherzellen. Wenn daher das externe Zeilenadreßimpulsbalkensignal /RAS logisch umgeschal­ tet wird, wird auf die ungeradzahligen und geradzahligen Spei­ cherzellen abwechselnd zugegriffen, so daß Daten aus diesen lesbar oder in diese schreibbar sind.

Die Fig. 5 ist ein Schaltungsdiagramm des Adreßpuffers 341 für ungeradzahlige Zeilen in der Fig. 3. Wie in dieser Darstellung gezeigt ist, enthält der Adreßpuffer 341 für ungeradzahlige Zeilen erste bis dritte NMOS-Transistoren MN51-MN53. Der erste NMOS-Transistor MN51 empfängt an seinem Gate die Eingabe des externen Zeilenadreßsignals Ai und der zweite NMOS-Transistor MN52 empfängt an seinem Gate die Eingabe einer ersten Refe­ renzspannung Vref1. Der dritte NMOS-Transistor MN53 empfängt an seinem Gate die Eingabe des Adreßimpulssignals ras_ungeradzahlig für ungeradzahlige Zeilen von dem /RAS- Puffer 35.

Der Betrieb des Adreßpuffers 341 für ungeradzahlige Zeilen mit dem oben erwähnten Aufbau gemäß der erfindungsgemäßen Ausfüh­ rungsform wird nachfolgend im einzelnen beschrieben.

Falls das Adreßimpulssignal ras_ungeradzahlig für ungeradzah­ lige Zeilen von dem /RAS-Puffer 35 logisch hoch ist, wird eine Gate-Spannung (externes Zeilenadreßsignal Ai) des ersten NMOS- Transistors MN51 mit der (erste Referenzspannung Vref1) des zweiten NMOS-Transistors MN52 verglichen. Wenn als Ergebnis des Vergleichs die Gate-Spannung des ersten NMOS-Transistors MN51 höher ist als die des zweiten NMOS-Transistors MN52, er­ zeugt der Adreßpuffer 341 für ungeradzahlige Zeilen das inter­ ne Adreßsignal AXi_ungeradzahlig für ungeradzahlige Zeilen, das logisch hoch ist.

Die Fig. 6 ist ein Schaltungsdiagramm des Adreßpuffers 342 für geradzahlige Zeilen in der Fig. 3. Wie in dieser Zeichnung ge­ zeigt ist, enthält der Adreßpuffer 342 für geradzahlige Zeilen erste bis dritte NMOS-Transistoren MN61-MN63. Der erste NMOS- Transistor MN61 empfängt an seinem Gate die Eingabe des exter­ nen Zeilenadreßsignals Ai und der zweite NMOS-Transistor MN62 empfängt an seinem Gate die Eingabe einer zweiten Referenz­ spannung Vref2. Der dritte NMOS-Transistor MN63 empfängt an seinem Gate die Eingabe des Adreßimpulssignals ras_geradzahlig für geradzahlige Zeilen von dem /RAS-Puffer 35.

Der Betrieb des Adreßpuffers 342 für geradzahlige Zeilen mit dem oben erwähnten Aufbau gemäß der erfindungsgemäßen Ausfüh­ rungsform wird nachfolgend im einzelnen beschrieben.

Falls das Adreßimpulssignal für geradzahlige Zeilen ras_geradzahlig von dem /RAS-Puffer 35 logisch hoch ist, wird eine Gate-Spannung (externes Zeilenadreßsignal Ai) des ersten NMOS-Transistors MN61 mit der (zweite Referenzspannung Vref2) des zweiten NMOS-Transistors MN62 verglichen. Wenn als Ergeb­ nis dieses Vergleichs die Gate-Spannung des ersten NMOS- Transistors MN61 höher ist als die des zweiten NMOS- Transistors MN62, erzeugt der Adreßpuffer 342 für geradzahlige Zeilen das interne Adreßsignal AXi_geradzahlig für geradzahli­ ge Zeilen, das logisch hoch ist.

Es wird nun auf die Fig. 7 Bezug genommen, die den Aufbau ei­ ner Speichervorrichtung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung in Blockdarstellung zeigt. Wie die­ se Darstellung zeigt, umfaßt die Speichervorrichtung ein Zel­ lenfeld 71 mit ungeradzahligen und geradzahligen Zellenfeldblöcken 711 und 712 zum Speichern von Daten darin, einen /RAS- Puffer 75 zum Erzeugen eines internen Zeilenadreßimpulssignals ras, eines Adreßimpulssignals für ungeradzahlige Zeilen ras_ungeradzahlig und eines Adreßimpulssignals für geradzahli­ ge Zeilen ras_geradzahlig in Erwiderung auf ein externes Zei­ lenadreßimpulsbalkensignal /RAS, ein Spaltenadreßimpulsbalken­ signal /CAS, ein Schreibaktivierungssignal /WE, ein Ausgabeak­ tivierungssignal /OE und ein Modusaktivierungssignal PT.

Die Speichervorrichtung umfaßt weiter einen Adreßpuffer 74 zum Erzeugen eines internen Zeilenadreßsignals in Erwiderung auf ein externes Zeilenadreßsignal und das interne Zeilenadreßim­ pulssignal ras von dem /RAS-Puffer 75, einen Vordekodierer 73 zum Vordekodieren des internen Zeilenadreßsignals von dem Adreßpuffer 74, eine Latch-Schaltung für ungerade Zahl 761 zum Erzeugen eines internen Adreßsignals AXij-ungeradzahlig für ungeradzahlige Zeilen in Erwiderung auf das vordekodierte in­ terne Zeilenadreßsignal AXij von dem Vordekodierer 73 und das Adreßimpulssignal ras_ungeradzahlig für ungeradzahlige Zeilen von dem /RAS-Puffer 75 und eine Latch-Schaltung 762 für gerade Zahl zum Erzeugen eines Adreßsignals AXij_geradzahlig für ge­ radzahlige Zeilen in Erwiderung auf das vordekodierte interne Zeilenadreßsignal AXij von dem Vordekodierer 73 und das Adreßimpulssignal ras_geradzahlig für geradzahlige Zeilen von dem /RAS-Puffer 75.

Die Speichervorrichtung umfaßt weiter einen Dekodierer 721 für ungeradzahlige Zeilen zum selektiven Ansteuern von Wortleitun­ gen in dem ungeradzahligen Zellenfeldblock 711 in Erwiderung auf das interne Adreßsignal AXij_ungeradzahlig für ungeradzah­ lige Zeilen von der Latch-Schaltung 761 für ungerade Zahl und einen Dekodierer 722 für geradzahlige Zeilen zum selektiven Ansteuern von Wortleitungen in dem geradzahligen Zellenfeld­ block 712 in Erwiderung auf das interne Adreßsignal AXij_geradzahlig für geradzahlige Zeilen von der Latch- Schaltung 762 für gerade Zahl.

Der Betrieb der Speichervorrichtung mit dem oben erwähnten Aufbau gemäß der weiteren erfindungsgemäßen Ausführungsform wird nachfolgend im einzelnen beschrieben.

Zuerst werden alle Speicherzellen in der Speichervorrichtung in zwei Bereiche klassifiziert, nämlich geradzahlige und unge­ radzahlige Bereiche. Die Latch-Schaltung 761 für ungerade Zahl ist dazu vorgesehen, das interne Adreßsignal AXij_ungeradzahlig für ungeradzahlige Zeilen zu erzeugen zum Adressieren der ungeradzahligen Speicherzellen, und die Latch- Schaltung 742 für gerade Zahl ist dazu vorgesehen, das interne Adreßsignal AXij_geradzahlig für geradzahlige Zeilen zu erzeu­ gen zum Adressieren der geradzahligen Speicherzellen.

Mit anderen Worten, der Adreßpuffer 74 erzeugt das interne Zeilenadreßsignal in Erwiderung auf das externe Zeilenadreßsi­ gnal, und der Vordekodierer 73 vordekodiert das interne Zei­ lenadreßsignal aus dem Adreßpuffer 74. Das vordekodierte in­ terne Zeilenadreßsignal AXij von dem Vordekodierer 73 wird durch die Latch-Schaltung für ungerade Zahl 761 gelatcht und dann als das interne Adreßsignal AXij_ungeradzahlig für unge­ radzahlige Zeilen auf den Dekodierer 721 für ungeradzahlige Zeilen angewendet. Zudem wird das vordekodierte interne Zei­ lenadreßsignal AXij aus dem Vordekodierer 73 durch die Latch- Schaltung 762 für gerade Zahl gelatcht und dann als das inter­ ne Adreßsignal AXij_geradzahlig für geradzahlige Zeilen auf den Dekodierer 722 für geradzahlige Zeilen angewendet. Im Er­ gebnis wird der Dekodierer 721 für ungeradzahlige Zeilen in Erwiderung auf das interne Adreßsignal AXij_ungeradzahlig für die ungeradzahligen Zeilen aus der Latch-Schaltung 761 für un­ gerade Zahl betrieben zum Auswählen der entsprechenden Wort­ leitung in dem ungeradzahligen Zellenfeldblock 711. Weiter wird der Dekodierer für geradzahlige Zeilen 722 in Erwiderung auf das interne Adreßsignal AXij_geradzahlig für geradzahlige Zeilen aus der Latch-Schaltung 762 für gerade Zahl betrieben zum Auswählen der entsprechenden Wortleitung in dem geradzah­ ligen Zellenfeldblock 712.

Die Fig. 8 ist ein Zeitverlaufdiagramm, das den Betrieb der Speichervorrichtung in der Fig. 7 veranschaulicht. Wie in die­ ser Darstellung gezeigt ist, werden die internen Adreßsignale AXij_ungerade und AXij_gerade für ungeradzahlige und geradzah­ lige Zeilen abwechselnd erzeugt für jeden Zyklus des externen Zeilenadreßimpulsbalkensignals /RAS, um abwechselnd die unge­ radzahligen und geradzahligen Zellenfeldblöcke 711 und 712 auszuwählen. Wenn nämlich das externe Zeilenadreßimpulsbalken­ signal /RAS logisch niedrig ist, wird die Latch-Schaltung 762 für gerade Zahl betrieben zum Zugriff auf die geradzahligen Speicherzellen. Wenn im Gegensatz das externe Zeilenadreßim­ pulsbalkensignal /RAS logisch hoch ist, wird die Latch- Schaltung 761 für ungerade Zahl betrieben zum Zugriff auf die ungeradzahligen Speicherzellen. Daher wird immer bei Wechsel des logischen Zustands des externen Zeilenadreßimpulsbalkensi­ gnals /RAS auf die ungeradzahligen und geradzahligen Speicher­ zellen abwechselnd zugegriffen, so daß die Daten daraus lesbar oder einschreibbar sind.

Die Fig. 9 ist ein Schaltungsdiagramm eines internen Zeilena­ dreßimpulssignalgenerators in dem /RAS-Puffer in der Fig. 7. Immer, wenn das externe Zeilenadreßimpulsbalkensignal /RAS ei­ nen logischen Übergang durchführt, erzeugt der interne Zei­ lenadreßimpulssignalgenerator das interne Zeilenadreßimpuls­ signal ras, das logisch hoch ist. Beispielsweise enthält der interne Zeilenadreßimpulssignalgenerator vier NAND-Gatter und sieben Inverter, wie in der Fig. 9 gezeigt ist.

Andererseits ist der Adreßpuffer 74 im Aufbau gleich zu den Adreßpuffern 341 und 342 für ungeradzahlige und geradzahlige Zeilen in den Fig. 5 und 6 und somit wird eine ausführliche Beschreibung davon hier unterlassen.

Die Fig. 10 ist ein Schaltungsdiagramm der Latch-Schaltungen 761 und 762 für ungerade und gerade Zahlen in der Fig. 7. Die Latch-Schaltung 761 für ungerade Zahl ist geeignet ausgebildet zum Erzeugen des internen Adreßsignals AXij_ungeradzahlig für ungeradzahlige Zeilen in Erwiderung auf das vordekodierte in­ terne Zeilenadreßsignal AXij von dem Vordekodierer 73 und das Adreßimpulssignal für ungeradzahlige Zeilen ras_ungeradzahlig von dem /RAS-Puffer 75. Weiter ist die Latch-Schaltung 762 für gerade Zahl geeignet ausgebildet zum Erzeugen des internen Adreßsignals AXij_geradzahlig für geradzahlige Zeilen in Erwi­ derung auf das vordekodierte interne Zeilenadreßsignal AXij von dem Vordekodierer 73 und das Adreßimpulssignal für gerad­ zahlige Zeilen ras_geradzahlig von dem /RAS-Puffer 75. Bei­ spielsweise enthält jede der Latch-Schaltungen 761 und 762 für ungerade und gerade Zahl zwei gelatchte NAND-Gatter, ein NAND- Gatter und zwei Inverter, wie in der Fig. 10 gezeigt ist.

Der Betrieb der Latch-Schaltungen 761 und 762 für ungerade und gerade Zahl mit dem oben erwähnten Aufbau gemäß der weiteren erfindungsgemäßen Ausführungsform wird nachfolgend im einzel­ nen in bezug auf die Fig. 8 beschrieben.

Wenn das externe Zeilenadreßimpulsbalkensignal /RAS einen lo­ gischen Übergang von hoch nach niedrig durchführt, führt das Adreßimpulssignal für geradzahlige Zeilen ras_geradzahlig von dem /RAS-Puffer 75 einen logischen Übergang von niedrig nach hoch durch und das Adreßimpulssignal für ungeradzahlige Zeilen ras_ungeradzahlig von dem /RAS-Puffer 75 führt einen logischen Übergang von hoch nach niedrig durch. Im Ergebnis stellt die Latch-Schaltung 762 für gerade Zahl das vordekodierte interne Zeilenadreßsignal AXij von dem Vordekodierer 73 als das Adreß­ signal AXij_geradzahlig für geradzahlige Zeilen an den Deko­ dierer 712 für geradzahlige Zeilen bereit. Das interne Adreß­ signals AXij_geradzahlig für geradzahlige Zeilen von der Latch-Schaltung 762 für gerade Zahl wird bei dem gegebenen Zu­ stand durch das Adreßimpulssignal für geradzahlige Zeilen ras geradzahlig von dem /RAS-Puffer 75 beibehalten, sogar nachdem sich das vordekodierte interne Zeilenadreßsignal AXij von dem Vordekodierer 73 logisch von hoch nach niedrig durch das interne Zeilenadreßimpulssignal ras von dem /RAS-Puffer verändert hat. Wenn dann das externe Zeilenadreßimpulsbalken­ signal /RAS einen logischen Übergang von niedrig nach hoch durchführt, führt das Adreßimpulssignal für geradzahlige Zei­ len ras_geradzahlig von dem /RAS-Puffer 75 einen logischen Übergang von hoch nach niedrig durch, und das Adreßimpuls­ signal für ungeradzahlige Zeilen ras_ungeradzahlig von dem /RAS-Puffer 75 führt einen logischen Übergang von niedrig nach hoch durch. Im Ergebnis wird das interne Adreßsignal AXij_geradzahlig für geradzahlige Zeilen von der Latch- Schaltung 762 für gerade Zahl deaktiviert. Weiter stellt die Latch-Schaltung 761 für ungerade Zahl das vordekodierte inter­ ne Zeilenadreßsignal AXij von dem Vordekodierer 73 als das in­ terne Adreßsignal AXij_ungeradzahlig für ungeradzahlige Zeilen an den Dekodierer 711 für ungeradzahlige Zeilen bereit.

Auf diese Weise wird immer bei logischem Umschalten des exter­ nen Zeilenadreßimpulsbalkensignals /RAS abwechselnd das inter­ ne Adreßsignal AXij_ungeradzahlig und AXij_geradzahlig für un­ geradzahlige und geradzahlige Zeilen erzeugt in Erwiderung auf das externe Spaltenadreßsignal zum abwechselnden Auswählen der ungeradzahligen und geradzahligen Zellenfeldblöcke 711 und 712. Daher können aufeinanderfolgende Dateneinga­ be/ausgabebetriebe durchgeführt werden, um den Hochgeschwin­ digkeitsbetrieb möglich zu machen.

Wie aus der obigen Beschreibung ersichtlich ist, wird erfin­ dungsgemäß der Datenzugriffsbetrieb immer dann durchgeführt, wenn das externe Zeilenadreßimpulsbalkensignal /RAS sich im logischen Zustand verändert. Da nur die Zeit tRAS zum Lesen oder Beschreiben einer Zelle mit Daten notwendig ist, wird die Datenzugriffszeit beträchtlich verringert im Vergleich zur herkömmlichen Zeit tRAS + tRP. Eine derart kurze Datenzu­ griffszeit macht einen Hochgeschwindigkeitsbetrieb möglich und verringert die Testzeit, was zu einer Verringerung in den Ko­ sten im Hinblick auf die Massenproduktion führt.

Obwohl bevorzugte Ausführungsformen der vorliegenden Erfindung zum Zwecke der Veranschaulichung offenbart wurden, wird der Fachmann verstehen, daß verschiedene Abwandlungen, Hinzufügun­ gen und Ersetzungen möglich sind, ohne vom Bereich und Grund­ gedanken der vorliegenden Erfindung, wie in den begleitenden Ansprüchen offenbart, abzuweichen.

Claims (9)

1. Eine Speichervorrichtung mit:
einem Zellenfeld, das erste und zweite Zellenfeldblöcke zum Speichern von Daten enthält;
einem ersten Zeilenadreßpuffer zum Erzeugen eines ersten internen Zeilenadreßsignals in Erwiderung auf ein externes Zeilenadreßsignal und ein erstes Zeilenadreßimpulssignal;
einem zweiten Zeilenadreßpuffer zum Erzeugen eines zweiten internen Zeilenadreßsignals in Erwiderung auf das externe Zeilenadreßsignal und ein zweites Zeilenadreßimpulssignal;
einem ersten Vordekodierer zum Durchführen einer Vordeko­ dierung des ersten internen Zeilenadreßsignals aus dem er­ sten Zeilenadreßpuffer;
einem zweiten Vordekodierer zum Durchführen einer Vordeko­ dierung des zweiten internen Zeilenadreßsignals aus dem zweiten Zeilenadreßpuffer;
einem ersten Zeilendekodierer zum selektiven Ansteuern von Wortleitungen in dem ersten Zellenfeldblock in Erwiderung auf das vordekodierte erste interne Zeilenadreßsignal aus dem ersten Vordekodierer; und
einem zweiten Zeilendekodierer zum selektiven Ansteuern von Wortleitungen in dem zweiten Zellenfeldblock in Erwi­ derung auf das vordekodierte zweite interne Zeilenadreßsi­ gnal aus dem zweiten Vordekodierer.

2. Eine Speichervorrichtung gemäß Anspruch 1, weiter mit einer Steuervorrichtung zum Erzeugen der ersten und zwei­ ten Zeilenadreßimpulssignale in Erwiderung auf ein externes Zeilenadreßimpulsbalkensignal, ein Spaltenadreßimpuls­ balkensignal, ein Schreibaktivierungssignal, ein Ausgabe­ aktivierungssignal und ein Modusaktivierungssignal und zum Anwenden der erzeugten ersten und zweiten Zeilenadreßim­ pulssignale jeweils auf die ersten und zweiten Zeilena­ dreßpuffer.

3. Eine Speichervorrichtung gemäß Anspruch 1, wobei der erste und zweite Zeilendekodierer, der erste und zweite Zeilena­ dreßpuffer und der erste und zweite Vordekodierer abwech­ selnd betreibbar sind.

4. Eine Speichervorrichtung gemäß Anspruch 2, wobei der erste Zeilenadreßpuffer einen ersten internen Zeilenadreßgenera­ tor enthält zum Erzeugen des ersten internen Zeilenadreß­ signals in Erwiderung auf das externe Zeilenadreßsignal und das erste Zeilenadreßimpulssignal von der Steuervor­ richtung.

5. Eine Speichervorrichtung gemäß Anspruch 4, wobei der zwei­ te Zeilenadreßpuffer einen zweiten internen Zeilenadreßge­ nerator enthält zum Erzeugen des zweiten internen Zeilena­ dreßsignals in Erwiderung auf das externe Zeilenadreßsi­ gnal und das zweite Zeilenadreßimpulssignal von der Steu­ ervorrichtung.

6. Eine Speichervorrichtung mit:
einem Zellenfeld mit ersten und zweiten Zellenfeldblöcken zum Speichern von Daten darin;
einem Adreßpuffer zum Erzeugen eines internen Zeilenadreß­ signals in Erwiderung auf ein externes Zeilenadreßsignal und ein internes Zeilenadreßimpulssignal;
einem Vordekodierer zum Durchführen einer Vordekodierung des internen Zeilenadreßsignals aus dem Adreßpuffer;
einer ersten Latch-Schaltung zum Erzeugen eines ersten in­ ternen Zeilenadreßsignals in Erwiderung auf das vordeko­ dierte interne Zeilenadreßsignal von dem Vordekodierer und ein erstes Zeilenadreßimpulssignal;
einer zweiten Latch-Schaltung zum Erzeugen eines zweiten internen Zeilenadreßsignals in Erwiderung auf das vordeko­ dierte interne Zeilenadreßsignal von dem Vordekodierer und ein zweites Zeilenadreßimpulssignal;
einem ersten Zeilendekodierer zum selektiven Ansteuern von Wortleitungen in dem ersten Zellenfeldblock in Erwiderung auf das erste interne Zeilenadreßsignal von der ersten Latch-Schaltung; und
einem zweiten Zeilendekodierer zum selektiven Ansteuern von Wortleitungen in dem zweiten Zellenfeldblock in Erwi­ derung auf das zweite interne Zeilenadreßsignal von der zweiten Latch-Schaltung.

7. Eine Speichervorrichtung gemäß Anspruch 6, die weiter eine Steuervorrichtung umfaßt zum Erzeugen des internen Zei­ lenadreßimpulssignals und der ersten und zweiten Zeilena­ dreßimpulssignale in Erwiderung auf ein externes Zeilena­ dreßimpulsbalkensignal, ein Spaltenadreßimpulsbalkensi­ gnal, ein Schreibaktivierungssignal, ein Ausgabeaktivie­ rungssignal und ein Modusaktivierungssignal und zum Anwen­ den des erzeugten internen Zeilenadreßimpulssignals und der ersten und zweiten Zeilenadreßimpulssignale jeweils auf den Adreßpuffer und die ersten und zweiten Latch- Schaltungen.

8. Eine Speichervorrichtung gemäß Anspruch 6, wobei die er­ sten und zweiten Zeilendekodierer und die erste und zweite Latch-Schaltung abwechselnd betreibbar sind.

9. Eine Speichervorrichtung gemäß Anspruch 7, wobei die Steu­ ervorrichtung einen internen Zeilenadreßimpulssignalgene­ rator enthält zum Erzeugen des internen Zeilenadreßimpuls­ signals in Erwiderung auf das externe Zeilenadreßimpuls­ balkensignal und das Modusaktivierungssignal.