KR970023385A - 메모리 장치 - Google Patents

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Abstract

본 발명의 메모리장치는 각각 적어도 하나 이상의 셀 블럭을 갖는 홀수 영역 및 짝수영역 셀 블럭을 갖는 셀 어레이와, 상기 홀수 영역 메모리셀 및 짝수영역의 메모리 셀의 워드라인을 각각 선택 구동하기 위하여 내부 어드레스신호를 디코딩하기 위한 홀수용 및 짝수용 로오 디코더와 상기 내부 어드레스신호 발생용의 외부 어드레스신호를 입력받아 각각 홀수용 및 짝수용 내부 어드레스신호를 발생하기 위한 홀수용 및 짝수용 어드레스 버퍼와, 라스바신호를 입력받아 통상모드를 수행하고, 스페셜 모드에서는 라스바신호와 스페셜 모드용 인에이블신호를 입력받아 상기 홀수용 및 짝수용 어드레스 버퍼를 각각 제어하는 홀수용 제어신호 및 짝수용 제어신호를 발생하고 상기 홀수용 및 짝수용 어드레스 버퍼에 입력되는 상기 외부 어드레스신호중 홀수용 외부어드레스는 상기 홀수용 어드레스버퍼에 짝수용 외부어드레스 신호는 짝수용 어드레스 버퍼에 각각 입력되도록 제어하는 제어수단과, 상기 적어도 하나 이상의 셀 블럭을 구동 선택하기 위하여 상기 홀수용 어드레스 버퍼로부터의 홀수용 내부어드레스신호 및 짝수용 어드레스 버퍼로부터의 짝수용 내부 어드레스신호를 각각 프리디코딩하는 홀수용 및 짝수용 프리 디코더로 구성된다.

Description

메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 실시예에 따른 메모리장치의 블럭도,
제4도는 제3도에 도시된 메모리장치의 동작 타이밍도,
제5도는 제3도에 도시된 홀수용 어드레스 버퍼의 회로도,
제6도는 제3도에 도시된 짝수용 어드레스 버퍼의 회로도.

Claims (5)

  1. 각각 적어도 하나 이상의 셀 블럭을 갖는 홀수 영역 및 짝수영역 셀 블럭을 갖는 셀 어레이와, 상기 홀수 영역 및 짝수영역 셀블럭의 워드라인을 각각 선택 구동하기 위하여 내부 어드레스신호를 디코딩하기 위한 홀수용 및 짝수용 로오 디코더와, 상기 내부 어드레스신호 발생용의 외부 어드레스신호를 입력받아 각각 홀수용 및 짝수용 내부 어드레스신호를 발생하기 위한 홀수용 및 짝수용 어드레스 버퍼와, 라스바신호를 입력받아 통상모드를 수행하고, 스페셜 모드에서는 라스바신호와 스페셜 모드용 인에이블신호를 입력받아 상기 홀수용 및 짝수용 어드레스 버퍼를 각각 제어하는 홀수용 제어신호 및 짝수용 제어신호를 발생하고 상기 홀수용 및 짝수용 어드레스 버퍼에 입력되는 상기 외부 어드레스신호중 홀수용 외부어드레스신호는 상기 홀수용 어드레스버퍼에 짝수용 외부어드레스 신호는 짝수용 어드레스 버퍼에 각각 입력되도록 제어하는 제어수단과, 상기 적어도 하나 이상의 셀 블럭을 구동 선택하기 위하여 상기 홀수용 어드레스 버퍼로부터의 홀수용 내부어드레스신호 및 짝수용 어드레스 버퍼로부터의 짝수용 내부 어드레스신호를 각각 프리디코딩하는 홀수용 및 짝수용 프리 디코더로 구성되며, 상기 홀수용 로오 디코더와 짝수용 로오 디코더, 상기 홀수용 어드레스 버퍼와 짝수용 어드레스 버퍼, 상기 홀수용 프리 디코더와 짝수용 프리 디코더는 상호 교대로 동작하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 홀수용 어드레스 버퍼는 상기 외부 어드레스신호를 입력받아 상기 제어수단의 홀수용 제어신호의 제어를 받아 홀수용 내부 어드레스신호를 발생하는 홀수용 내부 어드레스신호 발생회로를 포함하는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서, 상기 짝수용 어드레스 버퍼는 상기 외부 어드레스신호를 입력받아 상기 제어수단의 짝수용 제어신호의 제어를 받아 짝수용 내부 어드레스신호를 발생하는 짝수용 내부 어드레스신호 발생회로를 포함하는 상기 것을 특징으로 하는 메모리 장치.
  4. 각각 적어도 하나 이상의 셀 블럭을 갖는 홀수 영역 및 짝수영역 메모리 셀을 갖는 셀 어레이와, 상기 셀 어레이의 메모리셀 중에 홀수 영역 및 짝수영역의 셀블럭을 각각 선택 구동하기 위한 홀수용 및 짝수용 로오 디코더와, 상기 홀수영역과 짝수영역 셀블럭의 워드라인을 구동하기 위하여 상기 홀수용 로오 디코더 및 짝수용 로오 디코더로 각각 공급되는 홀수용 내부 어드레스신호 및 짝수용 내부 어드레스신호를 저장하고 있는 홀수용 및 짝수용 래치부와, 상기 짝수영역 메모리셀 및 홀수영역 메모리셀의 워드라인을 구동하기 위한 내부 어드레스신호 발생용의 외부 어드레스신호를 입력받아 내부어드레스신호를 발생하기 위한 어드레스 버퍼와, 상기 적어도 하나 이상의 셀 블럭을 선택하기 위하여 상기 어드레스 버퍼로부터 내부 어드레스신호를 입력받아 프리디코딩하여 상기 홀수용 래치부 및 짝수용 래치부로 출력하는 프리 디코더와, 라스바신호를 입력받아 통상모드를 수행하고, 스페셜 모드에서는 라스바신호와 스페셜 모드용 인에이블신호를 입력받아 상기 어드레스 버퍼를 제어하는 제어신호를 발생하여 상기 외부 어드레스신호가 상기 어드레스 버퍼에 입력되도록 제어하고 상기 홀수용 래치부 및 짝수용 래치부에 각각 저장되어 있는 홀수용 내부 어드레스신호 및 짝수용 내부 어드레스신호가 상기 홀수용 로오 디코더 및 짝수용 로오 디코더에 출력되도록 제어하는 제어수단으로 구성되며, 상기 홀수용 로오 디코더 및 짝수용 로오 디코더, 홀수용 래치부 및 짝수용 래치부는 상호 교대로 동작하는 것을 특징으로 하는 메모리 장치.
  5. 제4항에 있어서, 상기 제어수단은 스페셜 모드에서 라스바신호와 스페셜 모드용 인에이블신호를 입력받아 상기 어드레스 버퍼를 제어하는 제어신호를 발생하는 내부 라스신호 발생회로를 포함하는 것을 특징으로 하는 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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