CN113241106B - 行解码结构及存储器 - Google Patents

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CN113241106B CN202110787013.8A CN202110787013A CN113241106B CN 113241106 B CN113241106 B CN 113241106B CN 202110787013 A CN202110787013 A CN 202110787013A CN 113241106 B CN113241106 B CN 113241106B
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Abstract

本发明提供了一种行解码结构及存储器，所述行解码结构包括存储阵列、列解码单元、第一行解码单元、第二行解码单元、逻辑控制单元和地址进位单元；所述存储阵列包括至少两页存储单元，每页所述存储单元包括第一部分存储单元和第二部分存储单元，所述第一部分存储单元均与所述第一行解码单元连接，所述第二部分存储单元均与所述第二行解码单元，所述地址进位单元用于向所述第一行解码单元输入含有地址进位标记的字线地址，提升了存储器连续读操作时的最快读取速度，保证了串行连续读取的可靠性。

Description

行解码结构及存储器
技术领域
本发明涉及存储器技术领域，尤其涉及一种行解码结构及存储器。
背景技术
现有技术中，如图1和图2所示，行存储器包括行解码单元、存储阵列第一页存储单元、存储阵列第二页存储单元，行解码单元的输出第一字线WL<n>和第二字线WL<n+1>。第一字线WL<n>连接存储阵列第一页存储单元，第二字线WL<n+1>连接存储阵列第二页存储单元。在串行连续读取存储器过程中，由存储器的当前页切换至下一页时，即由存储阵列第一页存储单元的Byte(m)切换至存储阵列第二页存储单元的Byte(0)时，由于存储器的下一页的字线WL<n+1>需要建立时间，探测电压VSENSE重新施加至存储器的下一页也需要建立时间tsu，图2中tsu为PCL<n>至PCL<n+1>节点所需要的时间，PCL<n>为第一页存储单元的Byte(m)的电压检测节点，PCL<n+1>为存储阵列第二页存储单元的Byte(0)的检测电压节点。对存储器的第一字节读取的有效时间比其他字节短，为保证读取结果的可靠性，需要相对更慢的频率来读取下一页的字节，从而限制了存储器整体的最高读取速率。
现有技术中，还有一种大容量存储器的存储器，为了提高存储器整体的最高读取速率，图3为现有技术中大容量存储器的存储器结构示意图。参照图3，该大容量存储器的存储器包括，若干存储块，相邻地址的数据存储在不同的存储块中，每一个存储块均连接一列解码数据缓存单元，存储器在存储块间交替读取。在读取当前块数据时，下一块的地址和所需探测电压完全建立，提高了存储器整体的最高读取速率。但是该大容量存储器的存储器为了保证每个存储块均能完成字节、页的擦写功能，需要设置多个列解码和数据缓存单元。但是对于带电可擦可编程只读存储器来说，浪费过多面积来设置解码单元，会增加芯片的面积及成本。
公开号为CN112735497A的发明专利公开了一种字线建立方法，包括根据字节的位数将存储器中每一存储单元中的字线划分为若干页；在所述字线的首页和所述首页的相邻页之间连接字线缓冲电路，以加快所述字线的建立速度。该发明通过在字线的首页和首页的相邻页之间连接字线缓冲电路，可以加快字线首页的建立速度，从而减少字线切换时字线的建立时间，进而在增加尽可能小的版图面积的基础上，有效地解决SPI闪存存储器中字线建立的瓶颈。但是该发明增加了字线缓冲电路，字线在建立过程中需要经过缓冲电路的缓冲，经过缓冲电路的时间会降低存储器的最高读取速率。
因此，有必要提供一种行解码结构及存储器以解决上述的现有技术中存在的问题。
发明内容
本发明的目的在于提供一种行解码结构及存储器，以解决非易失性存储器在切换页地址时的读取速度不快、连续读操作时读取速度不快、增加缓冲电路降低存储器的最高读取速率的问题。
为实现上述目的，本发明的所述行解码结构包括存储阵列、列解码单元、第一行解码单元、第二行解码单元、逻辑控制单元和地址进位单元，所述存储阵列与所述列解码单元连接；
所述存储阵列包括至少两页存储单元，每页所述存储单元包括第一部分存储单元和第二部分存储单元，所述第一部分存储单元均与所述第一行解码单元连接，所述第二部分存储单元均与所述第二行解码单元连接，其中，所述第一部分存储单元和所述第二部分存储单元均包括至少一个存储单元；
所述地址进位单元分别与所述第一行解码单元、所述第二行解码单元、列解码单元和所述逻辑控制单元连接，所述逻辑控制单元用于向所述第二行解码单元和所述地址进位单元的第一输入端输入高位地址以及向所述列解码单元和所述地址进位单元的第二输入端输入低位地址，所述地址进位单元用于向所述第一行解码单元输入含有地址进位标记的字线地址。
本发明的所述行解码结构的有益效果在于：
当所述行解码结构连续读至当前页存储单元电连接的第二行解码单元连接的存储单元内字节时，所述地址进位单元向所述第一行解码单元输入含有地址进位标记的字线地址，地址进位单元产生地址进位标记“1”，使第一行解码单元输出提前转变为下一页的字线，因此可以提前至少一个字节的读取时间，提前的至少一个字节的读取时间可作为下一页存储单元的字线和探测电压的建立时间，从而使得下一页存储单元的字线的建立时间和下一页的探测电压建立时间不会占用下一页第一个字节的读取时间，从而使下一页第一个字节的读取时间不变，保证了连续串行连续读取结果的可靠性。本发明的所述行解码结构提高了存储器在切换页地址时的读取速度，解决了增加缓冲电路降低存储器的最高读取速率的问题，提升了存储器连续读操作时的最快读取速度。
优选地，所述地址进位单元包括与门和若干半加器，所述与门的输出端连接其中一个半加器的加数输入端，每个所述半加器的进位端连接相邻所述半加器的加数输入端。其有益效果在于：每次读至当前页存储单元的电连接至第二数据单元连接的当前页存储单元内字节时，通过地址进位单元产生地址进位标记“1”，使第一行解码单元的输出从当前页存储单元的字线自动跳转至下一页存储单元的字线，从而提前了一个字节的读取时间，节省了下一页存储单元的字线和探测电压建立的时间。
进一步优选地，所述与门的第一输入端通过所述低位地址与所述列解码单元的输入端连接，所述与门的第二输入端连接读取线。
进一步优选地，所述半加器的数据输出端通过所述字线地址连接所述第一行解码单元，所述半加器的被加数输入端连接所述高位地址。
优选地，所述列解码单元的输出端连接若干字节选择线，所述字节选择线连接所述存储单元。
优选地，所述第一行解码单元的输出端连接若干第一字线，每一所述第一字线均连接一页存储单元中的所述第一部分存储单元。
进一步优选地，当所述行解码结构读取至当前页存储单元电连接的所述第二部分存储单元内的字节时，所述地址进位单元产生地址进位标记，所述第一行解码单元接收所述地址进位标记后，所述第一行解码单元的输出连接至所述下一页存储单元连接的所述第一字线；
所述当前页存储单元为正在读取的存储单元，所述下一页存储单元为未读取的所述当前页存储单元的相邻页存储单元。
优选地，所述第二行解码单元的输出端连接若干第二字线，每一所述第二字线连接所述一页存储单元中的所述第一部分存储单元。
优选地，所述存储单元为非易失性存储单元。
本发明还提供一种存储器，包括本发明所述的行解码结构。
本发明的所述存储器的有益效果在于：所述存储器包括本发明的所述行解码结构，所述存储器提高了存储器在切换页地址时的读取速度，提升了连续读操作的最快读取速度，提升了存储器连续读操作时的最快读取速度。
附图说明
图1为现有技术中一种存储器的解码单元结构示意图；
图2为图1存储器的解码单元对应的时序电路图；
图3为现有技术中一种大容量存储器的存储器解码单元的工作状态示意图；
图4为本发明的行解码结构的示意图；
图5为本发明的地址进位单元电路图；
图6为现有技术中带电可擦可编程只读存储器在读取时的电路时序图；
图7为本发明的行解码结构在读取存储阵列时的电路时序图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
针对现有技术存在的问题，本发明的实施例提供了一种行解码结构，图4为本发明的行解码结构的示意图。参照图4，所述行解码结构包括存储阵列1、列解码单元2、第一行解码单元3、第二行解码单元4、逻辑控制单元9和地址进位单元5，所述存储阵列1与所述列解码单元2连接；
所述存储阵列1包括至少两页存储单元，每页所述存储单元包括第一部分存储单元和第二部分存储单元，所述第一部分存储单元均与所述第一行解码单元连接，所述第二部分存储单元均与所述第二行解码单元连接，其中，所述第一部分存储单元和所述第二部分存储单元均包括至少一个存储单元101；
所述存储阵列1包括至少两页存储单元，每页所述存储单元包括至少两个存储单元101，一页存储单元中的至少一个所述存储单元101与所述第一行解码单元3连接，所述一页存储单元中的所述第一行解码单元3未连接的存储单元101连接所述第二行解码单元4；
所述地址进位单元5分别与所述第一行解码单元3、所述第二行解码单元4、列解码单元2和所述逻辑控制单元9连接，所述逻辑控制单元9用于向所述第二行解码单元4和所述地址进位单元5的第一输入端输入高位地址7，以及向所述列解码单元2和所述地址进位单元5的第二输入端输入低位地址6；所述地址进位单元5用于向所述第一行解码单元输入含有地址进位标记的字线地址。
当所述行解码结构读取至当前页存储单元10电连接的所述第二行解码单元连接的所述存储单元101内字节时，所述第一行解码单元3暂停读取操作，并且所述第二行解码单元4开始读取所述当前页存储单元10，地址进位单元5产生地址进位标记“1”，从而使所述第一行解码单元3的输入为含有地址进位标记的字线地址，从而使得第一行解码单元3的输出从当前页字线转变为下一页字线，即使所述第一行解码单元3的输出连接至下一页存储单元11。
本发明的所述行解码结构的优点在于：
当所述行解码结构连续读至第一行解码单元3的当前页电连接的第二行解码单元4的字节时，当所述行解码结构读取至当前页存储单元10电连接的所述第二行解码单元连接的所述存储单元101内字节时，所述地址进位单元5对所述第一行解码单元3的输出地址进行进位，即地址进位单元5产生地址进位标记“1”，使得所述第一行解码单元3输入的所述字线地址8得到进位，从而使所述第一行解码单元3的输出从当前页字线转变为下一页字线，使所述第一行解码单元3的输出连接至下一页存储单元11，即第一行解码单元3输出提前转变为下一页的字线，因此可以提前至少一个字节的读取时间，提前的至少一个字节的读取时间可作为下一页存储单元的字线和探测电压的建立时间，第一行解码单元3连接的下一页存储单元的字线和探测电压建立步骤可与第二行解码单元4解码步骤同步进行，因此不占用读取时间，下一页存储单元的字线的建立时间和下一页的探测电压建立时间也不会占用下一页存储单元内的第一个字节的读取时间，从而使下一页存储单元第一个字节的读取时间不变，保证了连续串行连续读取结果的可靠性。本发明的所述行解码结构提高了存储器在切换页地址时的读取速度，节省了字线建立时间，间接提高了字线建立速度，提升了存储器连续读操作时的最快读取速度。
作为本发明一种优选的实施方式，所述列解码单元2的输出端连接若干字节选择线20，所述字节选择线20连接所述存储单元101。所述列解码单元2通过所述字节选择线20选择存储单元101内的字节，以读取所述选择存储单元1的页内字节，或将字节写入所述选择存储单元101的页内。
作为本发明一种优选的实施方式，所述第一行解码单元3的输出端连接若干第一字线，每一所述第一字线均连接所述一页存储单元中的第一部分存储单元。参照图4，WL1<1>和WL1<2>均为第一字线。
作为本发明一种优选的实施方式，当所述行解码结构读取至当前页存储单元10电连接的所述第二行解码单元4连接的所述存储单元101内字节时，即从当前页存储单元10电连接的第二部分存储单元内的字节时，所述地址进位单元5产生地址进位标记“1”，所述第一行解码单元3接收所述地址进位标记“1”后，所述第一行解码单元3的输出连接至下一页所述存储单元101的连接的第一字线，参照图4，第一行解码单元3的输出从当前页存储单元的字线WL1<1>转变为下一页存储单元的字线WL1<2>。
可说明的是，当前页存储单元10为正在读取的存储单元，所述下一页存储单元11为未读取的所述当前页存储单元10的相邻页存储单元。如当前页存储单元10为第二页存储单元，下一页存储单元11即为待读取的第三页存储单元。
作为本发明一种优选的实施方式，所述第二行解码单元4的输出端连接若干第二字线，每一所述第二字线连接所述一页存储单元中所述第二部分存储单元。参照图4，WL2<1>和WL2<2>均为第二字线。
作为本发明一种优选的实施方式，所述存储单元101为非易失性存储单元。具体地，存储单元101为带电可擦可编程只读存储器（Electrically Erasable ProgrammableRead Only Memory，EEPROM）。
下面结合具体实施例说明本发明的行解码结构的工作过程：
以容量为512-Kbit的带电可擦可编程只读存储器为例说明本发明的技术方案和效果。该容量存储器的高位地址为ADDR_H<15>-ADDR_H<7>，共有512页，对应连接的字线为WL<511>-WL<0>；低位地址为ADDR_L<6>-ADDR_L<0>，每页共有128字节。
图6为现有技术中带电可擦可编程只读存储器在读取数据时的电路时序图，参照图6，在解码器换页读取时，页地址的字线WL<2>和存储器上的检测电压节点PCL<2>都需要重新建立，检测电压VSENSE加载在检测电压节点PCL<2>，PCL<2>线上的上升的弧线为检测电压节点的建立时间。换页后的第一字节的有效读取时间tRD相对减小，tRD'＜tRD从而降低了存储器数据的读取结果的可靠性。
参照图4，以串行连续读操作跨越第二页存储单元（图中未示出）转至第三页存储单元（图中未示出）为例说明本发明的行解码单元的工作原理。一页内的前半页的若干字节Byte1<0>-Byte1<63>，Byte2<0>-Byte2<63>对应的存储单元与第一行解码单元3电连接，即每页存储单元的前半页的所述存储单元101均连接第一行解码单元3的输出端。每页存储单元内的后半页字节Byte2<64>-Byte2<127>对应的存储单元与第二行解码单元4电连接。第一行解码单元3和第二行解码单元4的内部解码电路可以相同，但输入是分别控制的。第二行解码单元4的输入是逻辑控制单元9提供的当前高位地址，第一行解码单元3的输入是地址进位单元5的输出的含有地址进位标记的字线地址。
图7为本发明的行解码结构在读取存储阵列时的电路时序图。图7中的SCLK为时钟信号，ADDR_L为低位地址，ADDR_H为高位地址，第一字线WL1<1>为所述第一行解码单元3的输出端连接的第二页字线，第一字线WL1<2>为所述第一行解码单元3的输出端连接的第三页字线。第二字线WL2<1>为所述第二行解码单元4的输出端连接的第二页字线，第二字线WL2<2>为所述第二行解码单元4的输出端连接的第三页字线。
参照图4和图7，在未读取到至当前页电连接至第二行解码单元4的字节时，地址进位单元5输出地址进位标记“0”和字线地址，因此第一行解码单元4的输入为字线地址和地址进位标记“0”，字线地址不变，第一行解码单元4的输出为其当前页的字线，第二行解码单元5的输出也为其当前页的字线；
当连续读至当前页存储单元10电连接至第二行解码单元4的连接的存储单元101中的任意一字节时，如从第一行解码单元3连接的一页存储单元内的前半页最后一个字节Byte1<63>(图中未示出)读取至第二行解码单元4连接的后半页存储单元内的字节Byte1<64>(图中未示出)时，第二行解码单元4的输入是9’b0 0000 0001，输出是WL2<1>，第二行解码单元4通过字线WL2<1>选中并读取后半页存储单元对应的存储单元101内的字节，即选取Byte1<64>至Byte1<127>中的字节并读出。地址进位单元5的一输入端与第二行解码单元4的输入端连接，因此地址进位单元5的输入也为9’b0 0000 0001。地址进位单元5产生地址进位标记“1”并输出至所述第一行解码单元3，使第一行解码单元3输入的字线地址变为9’b0 0000 0010，从而使第一行解码单元3的输出从第二页字线WL1<1>开始转变为第三页字线WL1<2>。因此可以提前至少一个字节的读取时间，所述提前的至少一个字节的读取时间可作为第三页存储单元的字线WL1<2>和探测电压节点PCL1<2>的建立时间，并且第三页存储单元的字线WL1<2>和探测电压节点PCL1<2>的建立可以与第二行解码单元4读取第二页存储单元的页内字节同步进行。使得第三页存储单元的字线WL1<2>和探测电压节点PCL1<2>的建立时间不会占用读取第三页存储单元的字节的时间，保证了第三页存储单元的有效读取时间不缩减，提高了串行连续读取存储器的最大效率，也保证了读取结果的可靠性。
在第二行解码单元4读取第二页存储单元结束前，第三页存储单元的字线WL1<2>和探测电压节点PCL1<2>建立完毕。在等待一个读取周期后，或第二行解码单元4读取第二页存储单元结束后，第一行解码单元3输出通过字线WL1<2>连接字节Byte2<0>对应的存储单元。第三页存储单元的第一字节Byte2<0>的地址成为当前读取地址，第一行解码单元3可通过字线WL1<2>正确读出第三页存储单元的第一字节Byte2<0>内的数据，第三页存储单元的第一字节Byte2<0>的有效读取时间不变，即tRD'=tRD。
图5为本发明的地址进位单元电路图。参照图4和图5，所述地址进位单元5包括与门50和若干半加器51，所述与门50的输出端连接其中一个半加器51的加数输入端B，每个所述半加器51的进位端C连接相邻所述半加器51的加数输入端B。
作为本发明一种优选的实施方式，参照图4和图5，所述第一行解码单元3的输入端连接所述半加器51的数据输出端S，逻辑控制单元9通过高位地址7连接所述半加器51的被加数输入端A，使得所述半加器51的被加数输入端A的输入为高位地址。
作为本发明一种优选的实施方式，所述与门50的第一输入端通过低位地址6与所述列解码单元2的输入端连接，即低位地址6和与门50的第一输入端连接，所述与门50的第二输入端连接读取线501。
所述地址进位单元5的优点在于：每次读至当前页存储单元的电连接至第二数据单元连接的当前页存储单元内字节时，通过地址进位单元5产生地址进位标记“1”，第一行解码单元3的输入为含有地址进位标记的字线地址，使第一行解码单元3的输出从当前页存储单元的字线自动跳转至下一页存储单元的字线，从而提前了一个字节的读取时间，节省了下一页存储单元的字线和探测电压建立的时间。
作为本发明一种具体的实施方式，参照图4和图5，所述半加器51的数量为9个。9个半加器51的被加数输入端A分别输入9个高位地址，9个高位地址分别为ADDR_H<7>、ADDR_H<8>、ADDR_H<9>、ADDR_H<10>、ADDR_H<11>、ADDR_H<12>、ADDR_H<13>、ADDR_H<14>、ADDR_H<15>，半加器51的被加数输入端A与第二行解码单元4的输入的高位地址相同。9个半加器51的数据输出端S分别输出9个字线地址，9个字线地址分别为ADDR_H1<7>、ADDR_H1<8>、ADDR_H1<9>、ADDR_H1<10>、ADDR_H1<11>、ADDR_H1<12>、ADDR_H1<13>、ADDR_H1<14>、ADDR_H1<15>，上述9个字线地址作为第一行解码单元3的字线地址输入端，9个字线地址用于控制第一行解码单元3的输出的第二字线。
参照图4和图5，在存储器的读取阶段，读取线501上的逻辑值为“1”，当与门50的第一输入端输入的低位地址6的逻辑值都为“1”时，与门50输出逻辑值“1”；并且所述低位地址指向的页内的字节为电连接至第二行解码单元4的字节时，此时与门50连接的半加器51的加数输入端B的逻辑值为“1”，由于半加器51的被加数输入端A与第二行解码单元4的输入的高位地址相同，因此所有的半加器51的被加数输入端A的逻辑值均为“1”，因此与门50连接的半加器51的进位端C输出地址进位标记“1”，与门50连接的半加器51的进位端C输出的地址进位标记“1”作为下一个半加器51的加数输入端B的输入，因此每个半加器51的加数输入端B和被加数输入端A的逻辑值均为“1”，所有的半加器51的进位端C均输出地址进位标记“1”。半加器51产生地址进位标记“1”后，输出字线地址和地址进位标记“1”至第一行解码单元3，从而使第一行解码单元3输入的字线地址得到进位，使得第一行解码单元3的输出从当前页存储单元的字线转变为下一页的字线。当与门50的输入的低位地址的逻辑值不为“1”时候，与门50输出逻辑值“0”，低位地址指向的页内的字节不是电连接至第二行解码单元4的字节，地址进位单元5输出的地址进位标记为“0”，第一行解码单元3的输入的字线地址不变，第一行解码单元3的输出为当前页存储单元的字线，第二行解码单元4的输出也为当前页存储单元的字线。
可说明的是，半加器51的进位端C仅在加数输入端B为“1”且被加数输入端A为“1”时，半加器51的进位端C输出才产生地址进位标记“1”。加数输入端B和被加数输入端A任一个不为“1”时，半加器51的进位端C输出“0”。
在本发明的另一些实施例中，所述地址进位单元5并不局限于与门与若干半加器的组合，也可以用具有时序逻辑的计数器来替代所述地址进位单元5，从而实现在读操作读至当前页存储单元电连接的第二行解码单元电连接的存储单元任意一字节时，将第一行解码单元的输出转变为下一页存储单元连接的下一页存储单元的字线的功能。
本发明还提供一种存储器，包括本发明所述的行解码结构。
本发明的所述存储器的优点在于：所述存储器包括本发明的所述行解码结构，所述存储器提高了存储器在切换页地址时的读取速度，提升了连续读操作的最快读取速度，提升了存储器连续读操作时的最快读取速度。
虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。

Claims (8)

1.一种行解码结构，其特征在于，包括存储阵列、列解码单元、第一行解码单元、第二行解码单元、逻辑控制单元和地址进位单元，所述存储阵列与所述列解码单元连接；
所述存储阵列包括至少两页存储单元，每页所述存储单元包括第一部分存储单元和第二部分存储单元，所述第一行解码单元的输出端连接若干第一字线，每一所述第一字线均连接一页存储单元中的所述第一部分存储单元，所述第二部分存储单元均与所述第二行解码单元连接，其中，所述第一部分存储单元和所述第二部分存储单元均包括至少一个存储单元；
所述地址进位单元分别与所述第一行解码单元、所述第二行解码单元、列解码单元和所述逻辑控制单元连接，所述逻辑控制单元用于向所述第二行解码单元和所述地址进位单元的第一输入端输入高位地址以及向所述列解码单元和所述地址进位单元的第二输入端输入低位地址，所述地址进位单元用于向所述第一行解码单元输入含有地址进位标记的字线地址；
当所述行解码结构读取至当前页存储单元电连接的所述第二部分存储单元内的字节时，所述地址进位单元产生地址进位标记，所述第一行解码单元接收所述地址进位标记后，所述第一行解码单元的输出连接至下一页存储单元连接的所述第一字线，所述当前页存储单元为正在读取的存储单元，所述下一页存储单元为未读取的所述当前页存储单元的相邻页存储单元。
2.如权利要求1所述的行解码结构，其特征在于，所述地址进位单元包括与门和若干半加器，所述与门的输出端连接其中一个半加器的加数输入端，每个所述半加器的进位端连接相邻所述半加器的加数输入端。
3.如权利要求2所述的行解码结构，其特征在于，所述与门的第一输入端通过所述低位地址与所述列解码单元的输入端连接，所述与门的第二输入端连接读取线。
4.如权利要求2所述的行解码结构，其特征在于，所述半加器的数据输出端通过所述字线地址连接所述第一行解码单元，所述半加器的被加数输入端连接所述高位地址。
5.如权利要求1所述的行解码结构，其特征在于，所述列解码单元的输出端连接若干字节选择线，所述字节选择线连接所述存储单元。
6.如权利要求1所述的行解码结构，其特征在于，所述第二行解码单元的输出端连接若干第二字线，每一所述第二字线连接所述一页存储单元中的所述第二部分存储单元。
7.如权利要求1所述的行解码结构，其特征在于，所述存储单元为非易失性存储单元。
8.一种存储器，其特征在于，包括权利要求1至7任意一项所述的行解码结构。
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