DE69224245T2

DE69224245T2 - Halbleiter-Speichereinrichtung

Info

Publication number: DE69224245T2
Application number: DE69224245T
Authority: DE
Inventors: Koichi Nagase
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-08-13
Filing date: 1992-08-12
Publication date: 1998-07-09
Anticipated expiration: 2012-08-13
Also published as: KR950009229B1; JPH0547176A; DE69224245D1; KR930005015A; US5373475A; EP0528352B1; EP0528352A1; JP2794138B2

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung nach dem Oberbegriff des Anspruches 1.
Mit der zurückliegenden schnellen Entwicklung der integrierten Technologie bei Halbleitern neigt ein dynamischer RAM (im folgenden als DRAM bezeichnet) dazu, eine größere Kapazität zu haben. Je größer die Kapazität wird, desto mehr steigt die Anzahl von Wortleitungen, die in einem DRAM enthalten sind, an.
Da ein DRAM Information in jeder Speicherzelle nicht in einer nicht-flüchtigen Weise speichern kann, ist es notwendig, die in jeder Speicherzelle gespeicherte Information periodisch aufzufrischen, um eine Zerstörung der Information zu verhindern. Eine Zyklusanzahl, die zum Auffrischen des gesamten Speicherzellenfeldes notwendig ist (im folgenden als Auffrischzyklusanzahl bezeichnet) wird separat entsprechend der Kapazität eines DRAM fixiert. Zum Beispiel wird ein DRAM von 1M Bit darauffixiert, daß er eine Auffrischzyklusanzahl von 512 Zyklen/8ms aufweist (im folgenden wird ein solcher Auffrischbetrieb als ein 512-Auffrischen bezeichnet). Ein DRAM von 4M Bit wird darauffixiert, daß er eine Auffrischzyklusanzahl von 1024 Zyklen/16,4ms aufweist (im folgenden wird ein solcher Auffrischbetrieb als 1024-Auffrischen bezeichnet).
Fig. 11 ist eine schematische Darstellung zum Beschreiben eines Auffrischbetriebes bei einem DRAM von 1M Bit. Unter Bezugnahme auf die Figur, ein Speicherzellenfeld MCA ist zum Beispiel in zwei Blöcke BK1 und BK2 unterteilt, um ein 512- Auffrischen auszuführen. Der erste Block BK1 und der zweite Block BK2 enthalten jeweils 512 Wortleitungen WL. Ein Zeilendekoder ist in zwei Teile unterteilt, die dem ersten Block BK1 und dem zweiten Block BK2 entsprechen. Zwei Zeilendekoder RD wählen jeweils eine Wortleitung WL. Darum werden, als ein gesamtes Speicherzellenfeld MCA, zwei Wortleitungen WL gleichzeitig ausgewählt. Durch Auswählen der Wortleitungen WL wird eine Mehrzahl von Speicherzellen, die mit diesen verbunden sind, gleichzeitig aufgefrischt. Ein Auffrischbetrieb des gesamten Speicherzellenfeldes MCA wird durch 512-maliges Wiederholen eines Auswahlbetriebes einer Wortleitung WL durch jeden Zeilendekoder RD ausgeführt. Das heißt, der 512- Auffrischbetrieb kann in einem DRAM von 1M Bit ausgeführt werden.
Fig. 12 ist eine schematische Darstellung zum Zeigen eines Auffrischbetriebs in einem DRAM von 4M Bit. Unter Bezugnahme auf die Figur, ein Speicherzellenfeld MCA ist zum Beispiel in vier Blöcke BK1-BK4 unterteilt, um 1024-Auffrischen zu implementieren. Jeder Block enthält 1024 Wortleitungen. Ein Zeilendekoder ist in vier unterteilt, um den vier Blöcken BK1-BK4 des Speicherzellenfeldes MCA zu entsprechen. Jeder Zeilendekoder RD wählt eine Wortleitung WL in einem Auffrischmodus aus. Darum, als ein gesamtes Speicherzellenfeld MCA, vier Wortleitungen WL werden gleichzeitig ausgewählt. Wie bei einem DRAM von 1M Bit wird eine Mehrzahl von Speicherzellen, die mit den ausgewählten Wortleitungen verbunden sind, gleichzeitig aufgefrischt. Ein Auffrischbetrieb des gesamten Speicherfeldes wird durch 1024-maliges Wiederholen des Auswählens von Wortleitungen komplettiert. Das heißt, ein 1024-Auffrischbetrieb kann in einem DRAM von 4M Bit ausgeführt werden.
Eine Nachfrage nach dem Gebrauch eines DRAM mit einer großen Kapazität kommt häufig unter Benutzern auf, die wünschen, ein System zu verbessern, das einen DRAM verwendet. Falls jedoch ein DRAM, der in einem System enthalten ist, durch einen solchen mit großer Kapazität ersetzt wird, ändert sich eine Auffrischzyklusanzahl eines DRAM, und eine Struktur und/oder Programm des Systems sollte dementsprechend modifiziert werden. Da eine solche Modifikation extrem beschwerlich ist und Zeit und Geld kostet, wünschen es Benutzer so sehr wie möglich, einen DRAM zu verwenden, der dieselbe Auffrischzyklusanzahl aufweist. Um eine solche Nachfrage zu befriedigen, ist vorgeschlagen worden, eine Mehrzahl von DRAMs einer kleinen Kapazität zum Liefern einer großen Kapazität zu kombinieren. Jedoch tritt bei einem solchen Verfahren das Problem auf, daß eine Fläche, die für DRAM benötigt wird, ansteigt und ebenso der Stromverbrauch. Ein anderes Problem existiert ebenfalls darin, daß es mehr kostet, eine Kpmbination einer Mehrzahl von DRAMs einer kleinen Kapazität als einen DRAM einer großen Kapazität zu verwenden.
Eine mögliche Lösung des obigen Problems, die durch Hersteller angeboten wird, ist es, verschiedene Arten von Produkten herzustellen, die unterschiedliche Auffrischzyklusanzahlen für DRAMs derselben Kapazität aufweisen. Jedoch hebt eine solche Produktion in einer kleinen Menge mit vielen Verschiedenheiten die Kosten des Produktes an und verhindert daher eine Reduzierung der Kosten, die durch eine Massenproduktion erreicht werden kann. Obwohl eine Variation von Produkten in einer Master- Slice-Annäherung, in der eine Designmodifikation relativ leicht ist, hergestellt werden, ist die Produktionseffizienz niedrig und die Kosten steigen, verglichen mit einer Massenproduktion derselben Art von Produkt, an.
Wie oben beschrieben worden ist, ist es, da ein herkömmlicher DRAM eine fixierte Auffrischzyklusanzahl für jede Kapazität aufweist; schwierig, einen DRAM, der im Gebrauch gewesen ist, mit einem DRAM mit unterschiedlichen Kapazitäten auszutauschen.
Eine Halbleiterspeichervorrichtung nach dem Oberbegriff des Anspruchs 1, die eine fixierte Auffrischzyklusanzahl aufweist, ist aus der EP 0 254 057 A2 bekannt.
Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung anzugeben, die zum frei wählbaren Umschalten einer Auffrischzyklusanzahl in einem Auffrischmodus in der Lage ist.
Diese Aufgabe wird gelöst durch eine Halbleiterspeichervorrichtung nach Anspruch 1.
Weiterbildung der Erfindung sind in den Unteransprüchen angegeben.
Entsprechend der vorliegenden Erfindung wird die Anzahl der Wortleitungen, die gleichzeitig in einem Auffrischmodus ausgewählt werden, als Reaktion auf eine externe Bestimmung umgeschaltet. Das heißt, eine Auffrischzyklusanzahl in einem Auffrischmodus wird frei wählbar als Reaktion auf eine externe Bestimmung umgeschaltet. Als ein Ergebnis kann eine Halbleiterspeichervorrichtung mit unterschiedlichen Auffrischzyklusanzahlen betrieben werden.
Das Vorhergehende und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung von Ausführungsformen der vorliegenden Erfindung in Verbindung mit den begleitenden Figuren offensichtlicher. Von den Figuren zeigen:
Fig. 1 eine Blockdarstellung, die eine Struktur einer Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 2 eine Darstellung, die eine detailliertere Struktur von insbesondere der Umgebung eines Zeilendekoders RD und einer Wortleitungstreiberschaltung WD der Ausführungsform zeigt, die in Fig. 1 gezeigt ist;
Fig. 3 eine Darstellung, die eine detailliertere Struktur von insbesondere einem Speicherzellenfeldabschnitt der in Fig. 1 gezeigten Ausführungsform zeigt;
Fig. 4 ein Schaltbild, das eine detailliertere Struktur einer Auffrischmodusumschaltsignalerzeugungsschaltung RMG, die in Fig. 1 gezeigt ist, zeigt;
Fig. 5 ein Logikschaltbild, das eine detailliertere Struktur einer Auffrischmodusumschaltschaltung RMS, die in Fig. 1 gezeigt ist, zeigt;
Fig. 6 eine Tabelle zum Beschreiben eines Betriebes der Auffrischmodusumschaltschaltung, die in Fig. 5 gezeigt ist;
Fig. 7 eine Darstellung, die eine Schaltungsstruktur. einer Wortleitung eines ersten Zeilendekoders RD1, der in Fig. 2 gezeigt ist, zeigt;
Fig. 8 ein Schaltbild, das eine detaillierte Struktur einer Spannungserhöhungsschaltung BC, die in Fig. 1 gezeigt ist, zeigt;
Fig. 9 eine Signalformdarstellung zum Beschreiben eines Betriebs einer Wortleitungstreiberschaltung WD, die in Fig. 1 gezeigt ist;
Fig. 10 eine Darstellung, die eine Schnittstruktur des Transistors Transistor TR2, der in Fig. 7 gezeigt ist, zeigt;
Fig. 11 eine schematische Darstellung zum Zeigen eines Auffrischbetriebes in einem herkömmlichen DRAM von 1M Bit; und
Fig. 12 eine schematische Darstellung zum Zeigen eines Auffrischbetriebes in einem herkömmlichen DRAM von 4M Bit.
Fig. 1 ist eine schematische Blockdarstellung, die eine Struktur einer Ausführungsform der vorliegenden Erfindung zeigt. Die Ausführungsform aus Fig. 1 zeigt als ein Beispiel eine Halbleiterspeichervorrichtung, die eine Speicherkapazität von 1M Bit aufweist und zum Umschalten zwischen einem 1024- Auffrischen und einem 512-Auffrischen in einem Auffrischmodus in der Lage ist. Ein Halbleiterchip 1 ist in einem Gehäuse PAK äufgenommen. In der Peripherie des Halbleiterchips 1 sind ein Bondanschluß ABP zum Liefern von Adreßsignalen A0-A9, Bondanschlüsse TBP1-TBPn zum Liefern verschiedener Arten von Zeitsteuerungssignalen (ein Zeilenadressentaktsignal /RAS, ein Spaltenadressentaktsignal /CAS, ein Schreibfreigabesignal /W etc.), ein Bondanschluß VBP, der zum Umschalten zwischen einem 1024-Auffrischen und einem 512-Auffrischen vorgesehen ist, und ein Bondanschluß IOBP für die Eingabe/Ausgabe von Daten vorgesehen. Der Bondanschluß VBP wird mit einem Stromversorgungsanschluß VT (an den die Stromversorgungsspannung Vcc angelegt ist) drahtgebondet (verbunden), wenn eine Halbleiterspeichervorrichtung auf einem Halbleiterchip 1 montiert wird, der ein 512-Auffrischen ausführt, und der Bondanschluß VBP wird nicht dem Stromversorgungsanschluß VT verbunden sondern offen gelassen, wenn die Halbleiterspeichervqrrichtung das 1024- Auffrischen ausführt.
Ein Zeitsteuerungsgenerator TG erzeugt interne Zeitsteuerungssignale φ1-φ6 als Reaktion auf verschiedene Arten von Zeitsteuerungssignalen, die von den Bondanschlüssen BP1-BPn geliefert werden. Das Zeitsteuerungssignal φ1 wird an einen Spaltenadreßpuffer CB angelegt. Das Zeitsteuerungssignal φ2 wird an einen Zeilenadreßpuffer RB angelegt. Ein Zeitsteuerungssignal φ3 wird an einen Auffrischadressenzähler RAC angelegt. Das Zeitsteuerungssignal φ4 wird an eine Wortleitungstreiberschaltung WD angelegt. Ein Zeitsteuerungssignal φ5 wird an eine Spannungserhöhungsschaltung BC angelegt. Ein Zeitsteue-. rungssignal φ6 wird an eine Leseverstärkeraktivierungssignalerzeugungsschaltung SAEG angelegt. Die Adreßsignale A0- A9, die von dem Bondanschluß ABP geliefert werden, enthalten Spaltenadreßsignale und Zeilenadreßsignale in einer zeitgeteilten Weise. Der Spaltenadreßpuffer CB verriegelt die Spaltenadreßsignale CA0-CA9 unter den Adreßsignalen A0-A9 als Reaktion auf das Zeitsteuerungssignal φ1. Der Zeilenadreßpuffer RB verriegelt die Zeilenadreßsignale RA0-RA9 und den Adreßsignalen A0-A9 als Reaktion auf das Zeitsteuerungssignal φ2. Die Spaltenadreßsignale CA0-CA9, die durch den Spaltenadreßpuffer CB verriegelt sind, werden an einen Spaltendekoder CD angelegt. Das signifikanteste Bit des Signals RA9 unter den Zeilenadreßsignalen, die durch den Zeilenadreßpuffer RB verriegelt sind, wird an eine Auffrischmodusumschaltschaltung RMS und einen Ausgabepuffer IOB angelegt, und der Rest der Zeilenadreßsignale RA0-RA8 wird an einen Zeilendekoder RD angelegt.
Der Zeilendekoder wählt eine Wortleitung in einem Speicherzellenfeld MCA als Reaktion auf die angelegten Zeilenadreßsignale RA0-RA8 aus. Eine Treiberspannung, die an die ausgewählte Wortleitung angelegt wird, wird durch eine Wortleitungstreiberschaltung WD erzeugt. Der Spaltendekoder CD wählt ein Bitleitungspaar in einem Speicherzellenfeld MCA als Reaktion auf die angelegten Spaltenadreßsignale CA0-CA9 aus.
Eine Auffrischmodusumschaltsignalerzeugungsschaltung RMD erzeugt ein Auffrischmodusumschaltssignal φ7, das einem Zustand der Bondanschlußfläche VBP entspricht. Das Auffrischmodusumschaltsignal φ7 ist auf einem logisch hohen Niveau (einem H- Pegel), wenn der Bondanschluß VBP mit dem Stronversorgungsanschluß VT des Gehäuses PAK drahtgebondet ist, und auf einem logisch niedrigen Niveau (einem L-Pegel), wenn der Anschluß geöffnet ist. Das Auffrischmodusumschaltsignal φ7 wird an die Auffrischmodusumschaltschaltung RMS und die Erhöhungsschaltung BC angelegt. Die Auffrischmodusumschaltschaltung RMS erzeugt Umschaltsteuersignale φ8A und φ8B als Reaktion auf das signifikanteste Bitsignal RA9 des Zeilenadreßsignals und das Auffrischmodusumschaltsignal φ7. Die Umschaltsteuersignale φ8A und φ8B werden an die Wortleitungstreiberschaltung WD, den Zeilendekoder RD, die Spannungserhöhungsschaltung BC und die Leseverstärkeraktivierungssignalerzeugungsschaltung SAEG angelegt.
Die Wortleitungstreiberschaltung WD erzeugt Wortleitungstreiberspannungen φ9A und φ9B, die an die ausgewählten Wortleitungen als Reaktion auf das Zeitsteuersignal φ4 und die Umschaltsteuersignale φ8A, φ8B angelegt werden. Diese Wortleitungstreiberspannungen φ9A und φ9B werden an die Zeilendekoder RD angelegt.
Die Spannungserhöhungsschaltung VC erzeugt offen/geschlossen- Steuersignale φ10A und φ10B als Reaktion auf ein Zeitsteuerungssignal φ5, das Auffrischmodusumschaltsignal φ7, die Umschaltsteuersignale φ8A und φ8B. Das Speicherzellenfeld MCA ist in zwei Blöcke BK1 und BK2 unterteilt, die jeweils 512- Wortleitungen enthalten. Das offen/geschlossen-Steuersignal φ10A wird an die Gates der Übertragungsgatter TG3, TG4 (siehe Fig. 3) in dem ersten Block BK1 angelegt. Das offen/geschlossen-Steuersignal φ10B wird an jedes Gates der Übertragungsgatter TG3, TG4, die in dem zweiten Block BK2 enthalten sind, angelegt.
Die Leseverstärkeraktivierungssignalerzeugungsschaltung SAEG erzeugt Leseverstärkeraktivierungssignale φ11A und φ11B als Reaktion auf das Zeitsteuersignal φ6, die Umschaltsteuersignale φ8A und φ8B. Das Leseverstärkeraktivierungssignal φ11a wird an jeden Leseverstärker SA (siehe Fig. 3) der in dem ersten Block BK1 des Speicherzellenfeldes MCA enthalten ist, angelegt. Das Leseverstärkeraktivierungssignal φ11B wird an jeden Leseverstärker SA, der in dem zweiten Block BK2 enthalten ist, angelegt.
Der Ausgabepuffer IOB ist mit dem ersten Block BK1 über ein Eingabe/Ausgabe-Leitungspaar IOL1 und mit dem zweiten Block BK2 durch ein Eingabe/Ausgabe-Leitungspaar IOL2 verbunden. Der Ausgabepuffer IOB ist außerdem mit dem Bondanschluß IOBP verbunden. Der Ausgabepuffer IOB steuert das Umschalten eines Eingabe/Ausgabe-Leitungspaares, das mit dem Bondanschluß IOBP verbunden ist, als Reaktion auf das signifikanteste Bitsignal RA9 des Zeilenadreßsignals. Der Zeilenadreßzähler RAC erzeugt eine Auffrischzeilenadresse in einem internen Auffrischmodus als Reaktion auf das Zeitsteuerungssignal φ3.
Fig. 2 ist eine Darstellung, die eine detailliertere Struktur eines Abschnittes insbesondere der Umgebung des Zeilendekoders RD und der Wortleitungstreiberschaltung WD der in Fig. 1 gezeigten Ausführungsform zeigt. Unter Bezugnahme auf die Figur, das Speicherzellenfeld MCA ist in erste und zweite Blöcke BK1 und BK2 unterteilt. Der erste und der zweite Block BK1 und BK2 enthalten jeweils 512 Wortleitungen WL. Der Zeilendekoder RD ist ebenfalls in zwei Gruppen unterteilt, die den zwei Blöcken in dem Speicherzellenfeld MCA entsprechen. Der Zeilendekoder RD enthält einen ersten Zeilendekoder RD1 und einen zweiten Zeilendekoder RD2. Der erste und der zweite Zeilendekoder RD1 und RD2 werden jeweils mit den Zeilenadreßsignalen RA0-RA8 versorgt.
Die Wortleitungstreiberschaltung WD enthält zwei UND-Gatter G1 und G2. Das Zeitsteuerungssignal φ4 von dem Zeitsteuerungsgenerator TG (siehe Fig. 1) wird an eines der Eingabeenden von jedem der UND-Gatter Gl und G2 angelegt. Das Umschaltsteuersignal φ8A wird an den anderen Eingangsanschluß des UND-Gatters G1 von der Auffrischmodusumschaltschaltung RMS angelegt. Das Umschaltsteuersignal φ8B wird an den anderen Eingangsanschluß des UND-Gatters G2 von der Auffrischmodusumschaltschaltung RMS angelegt. Eine Ausgabe φ9A des UND-Gatters G1 wird an den ersten Zeilendekoder RD1 als eine Wortleitungstreiberspannung angelegt. Eine Ausgabe φ9B des UND-Gatters G2 wird an den zweiten Zeilendekoder RD2 als eine Wortleitungstreiberspannung angelegt. Das Umschaltsteuersignal φ8A wird an den ersten Zeilendekoder RD1 von der Auffrischmodusumschaltschaltung RMS angelegt, und das Umschaltsteuersignal φ8Bwird von der Auffrischmodusumschaltschaltung RMS an den zweiten Zeilendekoder RD2 angelegt.
Fig. 3 ist eine Darstellung, die eine detailliertere Struktur insbesondere der Umgebung des Speicherzellenfeldes MCA der in Fig. 1 gezeigten Ausführungsform zeigt. Unter Bezugnahme auf die Figur, jeder Block BK1 und BK2 des Speicherzellenfeldes MCA enthält 512 Wortleitungen WL, die parallel angeordnet sind, 1024 Bitleitungspaare BL, /BL, die quer über diese Wortleitungen WL angeordnet sind, und eine Mehrzahl von Speicherzellen MC, die an den Kreuzungen der Wortleitungen und der Bitleitungspaare angeordnet sind. Jeder der Blöcke BK1 und BK2 enthält weiter Übertragungsgatter TG1-TG4, die für jedes Bitleitungspaar BL, /BL angeordnet sind, und Leseverstärker SA. Entsprechende Übertragungsgatter TG1 und TG2 des ersten Blocks BK1 sind zwischen das Eingabe/Ausgabe-Leitungspaar IOL1 und ein entsprechendes Bitleitungspaar BL, /BL gesetzt. Entsprechende Übertragungsgatter TG1 und TG2 des zweiten Blockes sind zwischen das Eingabe/Ausgabe-Leitungspaar 10L2 und ein entsprechendes Bitleitungspaar BL, /BL gesetzt. Entsprechende Übertragungsgatter TG3 und TG4 jedes der Blöcke BK1 und BK2 sind zwischen ein entsprechendes Bitleitungspaar BL, /BL und einen entsprechenden Leseverstärker SA gesetzt.
Der erste Zeilendekoder RD1 wählt eine Wortleitung aus den 512 Wortleitungen WL in dem ersten Block BK1 des Speicherzellenfeldes MCA als Reaktion auf Zeilenadreßsignale RA0-RA8 aus. Die Wortleitungstreiberspannung φ9A wird an die ausgewählte Wortleitung WL von der Wortleitungstreiberschaltung WD angelegt. Ein zweiter Zeilendekoder RD2 wählt eine Wortleitung unter den 512 Wortleitungen WL in dem zweiten Block BK2 als Reaktion auf Zeilenadreßsignale RA0-RA8 aus. Die Wortleitungstreiberspannung φ9B wird an die ausgewählte Wortleitung BL von der Wortleitungstreiberschaltung WD angelegt. Ob der erste und der zweite Zeilendekoder RD1 und RD2 freigegeben oder gesperrt werden, wird als Reaktion auf die Umschaltsteuersignale φ8A, φ8B von der Auffrischmodusumschaltschaltung RMS gesteuert. Jedes der Übertragungsgatter TG1 und TG2 wird an/aus-gesteuert durch den Spaltendekoder CD. Als Reaktion auf Spaltenadreßsignale CA0-CA9 schaltet der Spaltendekoder CD ein Paar von Übertragungsgattern TG1 und TG2 unter den 1024 Paaren von Übertragungsgattern TG1 und TG2 in dem ersten Block BK1 an und schaltet Übertragungsgatter TG1 und TG2 der entsprechenden Spalte in dem zweiten Block BK2 an. Ein Bitleitungspaar PL in jedem der ersten und zweiten Blöcke BK1 und BK2 wird ausgewählt. Das Bitleitungspaarbl, /BL, das in dem ersten Block BK1 ausgewählt ist, wird mit dem Eingabe/Ausgabe-Leitungspaar IOL1 verbunden. Das Bitleitungspaar BL, /BL, das in dem zweiten Block BK2 ausgewählt ist, wird mit dem Eingabe/Ausgabe- Leitungspaar IOL2 verbunden.
Das An/Aus-Schalten der 1024 Paare von Übertragungsgattern TG3 und TG4 in dem ersten Block BK1 wird als Reaktion auf das offen/geschlossen-Steuersignal φ10A gesteuert, da das von der Spannungserhöhungsschaltung BC angelegt wird. Die 1024 Paare von Übertragungsgattern TG3 und TG4 in dem zweiten Block BK2 werden an/aus-gesteuert als Reaktion auf das offen/geschlossen-Steuersignal φ10B, das von der Spannungserhöhungsschaltung BC angelegt wird. Die Spannungserhöhungsschaltung BC setzt beide oder eines der offen/geschlossen-Steuersignale φ10A, φ10B auf einen aktiven Pegel als Reaktion auf das Auffrischmodusumschaltsignal φ7 und die Umschaltsteuersignale φ8A und φ8B.
Die1024 Paare von Leseverstärkern SA in dem ersten Block BK1 werden als Reaktion auf das Leseverstärkeraktivierungssignal φ11A von der Leseverstärkeraktivierungssignalerzeugungsschaltung SAEG aktiviert. Die 1024 Paare von Lesevertärkern SA in dem zweiten Block BK2 werden als Reaktion auf das Leseverstärkeraktivierungssignal φ11B von der Leseverstärkeraktivierungssignalerzeugungsschaltung SAEG aktiviert. Die Leseverstärkeraktivierungssignalerzeugungsschaltung SAEG setzt beide oder eines der Leseverstärkeraktivierungssignale φ11A, φ11B auf einen aktiven Pegel als Reaktion auf die Umschaltsteuersignale φ8A und φ8B.
Fig. 4 ist ein Schaltbild, das eine detailliertere Struktur der in Fig. 1 gezeigtenauffrischmodusumschaltsignalerzeugungsschaltung RMG zeigt. Unter Bezugnahme auf die Figur, die Auffri schmodusumschalts ignalerzeugungsschaltung RMG enthält einen MOS-Transistor TR1 vom P-Kanal-Typ, einen Widerstand R1 und Inverter IV1 und IV2. Der Widerstand R1 ist zwischen den Bondanschluß VBP und Masse gesetzt. Die Source des Transistors TR1 ist mit einer Stromversorgung (Stromversorgungsspannung Vcc) verbunden, das Drain ist mit dem Bondanschluß VBP und einem Eingangsende des Inverters IV1 verbunden, und das Gate ist mit einem Ausgabeende des Inverters IV1 und einem Eingabeende des Inverters IV2 verbunden. Ein Auffrischmodusumschaltsignal φ7 wird von einem Ausgabeende des Inverters TV2 geliefert.
Ein Betrieb der Auffrischmodusumschaltsignalerzeugungsschaltung RMG, die in Fig. 4 gezeigt ist, wird beschrieben. Wenn der Bondanschluß VBP mit dem Stromversorgungsanschluß VT des Gehäuses PAK drahtgebondet ist, wird die Stromversorgungsspannung Vcc an den Bondanschluß VBP angelegt. Eine Ausgabe des Inverters IV1 ist auf einem L-Pegel (oder logisch 0). Die Ausgabe des Inverters IV1 wird durch den Inverter IV2 invertiert und das Äuffrischmodusumschaltsignal φ7 erreicht einen H-Pegel (oder logisch 1). Zu diesem Zeitpunkt ist der Transistor TRL angeschaltet, so daß ein Potential des Eingangsendes des Inverters IV1 auf das Stromversorgungspotential Vcc durch den Transistor TR1 hochgezogen wird. Wenn der Bondanschluß VBP geöffnet ist, ist das Eingangsende des Inverters IV1 durch den Widerstand R1 mit Masse verbunden. Eine Ausgabe des Inverters IV1 erreicht einen H-Pegel (oder logisch 1). Dementsprechend kann das Auffrischmodusumschaltsignal φ7 auf einem L-Pegel (oder logisch 0) von dem Ausgangsanschluß des Inverters IV2 erhalten werden.
Fig. 5 ist ein Logikschaltbild, das eine detailliertere Struktur der Auffrischmodusumschaltschaltung RMS zeigt, die in Fig. 1 gezeigt ist. Unter Bezugnahme auf die Figur, die Auffrischmodusumschaltschaltung RMS enthält einen Inverter IV3 und ODER-Gatter OG1 und OG2. Das Auffrischmodusumschaltsignal φ7 von der Auffrischmodusumschaltsignalerzeugungsschaltung RMG wird an das eine der Eingangsenden von jedem der ODER-Gatter OG1 und OG2 angelegt. Das signifikanteste Bitsignal RA9 der Zeilenadreßsignale wird an den anderen Eingangsanschluß des ODER-Gatters OG1 durch den Inverter IV3 und direkt an das andere Eingangsende des ODER-Gatters OG2 angelegt. Das Umschaltsteuersignal φ8A wird von dem Ausgangsende des ODER-Gatters OG1 und das Umschaltsteuersignal φ8B wird von dem Ausgangsende des ODER-Gatters OG2 geliefert.
Die Auffrischmodusumschaltschaltung RMS, die in Fig. 5 gezeigt ist, arbeitet, wie es in Fig. 6 gezeigt ist. Wenn der logische Pegel des Auffrischmodusumschaltsignals φ7 auflogisch 0 (L- Pegel) ist, werden die Signalpegel der Umschaltsteuersignale φ8A, φ8B selektiv auf logisch eins (einen H-Pegel) entsprechend des logischen Pegels des signifikantesten Bitsignals RA9 gesetzt. Genauer gesagt, wenn der logische Pegel des signifikantesten Bitsignals RA9 logisch 0 (ein L-Pegel) ist, ist der Pegel des Umschaltsteuersignals φ8A logisch eins (ein H-Pegel) und der Pegel des Umschaltsteuersignals φ8B ist logisch 0 (ein L-Pegel). Wenn der logische Pegel des signifikantesten Bitsignals RA9 logisch eins (ein H-Pegel ist), ist der logische Pegel des Umschaltsteuersignals φ8A logisch 0 (ein L-Pegel) und ein Umschaltsteuersignal φ8B ist logisch 1 (ein H-Pegel). Andererseits, wenn der logische Pegel des Auffrischmodusumschaltsignals φ7 logisch 1 (ein H-Pegel) ist, sind die beiden Pegel der Umschaltsteuersignale φ8A und φ8B logisch 1 (ein H- Pegel) unabhängig von dem logischen Pegel des signifikantesten Bitsignals RA9.
Fig. 7 ist ein Schaltbild, das eine detailliertere Struktur des ersten Zeilendekoders RD1 zeigt, der in Fig. 2 gezeigt ist. Fig. 7 zeigt eine Struktur von einer der Wortleitungen in dem ersten Zeilendekoder RD1. Der erste Zeilendekoder RD1 enthält mehrere Paare von Schaltungen, die in Fig. 7 gezeigt sind, deren Anzahl der Anzahl der Wortleitungen WL entspricht. Die Schaltung, die in Fig. 7 gezeigt ist, wird von einem NAND- Gatter G3, einem P-Kanal-MOS-Transistor TR2 und einem N-Kanal- MOS-Transistor TR3 gebildet. Die Transistoren TR2 und TR3 bilden einen sogenannten CMOS-Inverter CIV. Die Zeilenadreßsignale RA0-RA8 und das Umschaltsteuersignal φ8A werden an das NAND-Gatter G3 angelegt. Die Zeilenadreßsignale RA0-RA8 werden an das NAND-Gatter G3 direkt, oder nachdem sie invertiert worden sind, angelegt. Welches Bit der Zeilenadreßsignale RA0-RA8 angelegt werden soll, nachdem es invertiert worden ist, wird für jede Wortleitung WL bestimmt. Eine Ausgabe des NAND- Gatters G3 wird an jedes der Gates der Transistoren TR2 und TR3 angelegt. Die Wortleitungstreiberspannung φ9A wird an die Source des Transistor TR2 angelegt. Das Drain des Transistors TR2 ist mit dem Drain des Transistors TR3 verbunden. Die Source des Transistors TR3 ist mit Masse verbunden. Der Verbindungspunkt des Drain des Transistors TR2 und des Drain des Transistörs TR3 ist mit der entsprechenden Wortleitung WL verbunden.
Der zweite Zeilendekoder RD2 enthält ebenfalls dieselbe Anzahl von Schaltungen, die in Fig. 7 gezeigt sind, wie diejenige der Wortleitungen. Jedoch wird das Umschaltsteuersignal φ8B an das NAND-Gatter G3 angelegt und die Wortleitungstreiberspannung 98 wird an die Source des Transistors TR2 angelegt.
In Fig. 7 erreicht eine Ausgabe des NAND-Gatters G3 einen L- Pegel, wenn eine Kombination der logischen Pegel der Bits der Zeilenadreßsignale RA0-RA8 einer vorbestimmten Kombination entspricht. Der Transistor TR2 wird dann angeschaltet und der Transistor TR3 wird ausgeschaltet. Als ein Ergebnis wird die Wortleitungstreiberspannung φ9A an die entsprechende Wortleitung WL angelegt. Das heißt, die entsprechende Wortleitung WL ist in einem ausgewählten Zustand. Wenn eine Kombination der logischen Pegel der Zeilenadreßsignale RA0-RA8 nicht eine vorbestimmte Kombination ist, erreicht die Ausgabe des NAND- Gatters G3 einen H-Pegel und der Transistor TR2 wird abgeschaltet und der Transistor TR3 wird angeschaltet. Die entsprechende Wortleitung WL ist dann durch den Transistor TR3 mit Masse verbunden. Zu diesem Zeitpunkt ist die entsprechende Wortleitung WL in einem nicht-ausgewählten Zustand. Der Dekodierbetrieb der Zeilenadreßsignale RA0-RA8 durch das NAND- Gatter G3 wird entsprechend des Umschaltsteuersignals φ8A gesteuert. Wenn der logische Pegel des Urnschaltsteuersignals φ8A logisch eins ist, führt das NAND-Gatter G3 einen normalen Dekodierbetrieb aus. Wenn der Pegel des Umschaltsteuersignals φ8A logisch 0 ist, führt das NAND-Gatter G3 den Dekodierbetrieb nicht aus und seine Ausgabe ist auf logisch eins fixiert.
Fig. 8 ist ein Schaltbild, das eine detailliertere Struktur der Spannungserhöhungsschaltung BC, die in Fig. 1 gezeigt ist, zeigt. Unter Bezugnahme auf die Figur, die Spannungserhöhungsschaltung BC enthält UND-Gatter G4-G6, eine Verzögerungsschaltung D1, Kondensatoren Ca, Cb zur Spannungserhöhung und N- Kanal-MOS-Transistoren TR4-TR7. Das Zeitsteuerungssignal φ5 von dem Zeitsteuerungsgenerator TG ( siehe Fig. 1) wird an ein Eingangsende jedes der UND-Gatter G5 und G6 angelegt und an ein Eingangsende eines UND-Gatters G4 und eine Elektrode des Spannungserhöhungskondensators Ca durch die Verzögerungsschaltung D1 angelegt. Das Auffrischmodusumschaltsignal φ7 wird an den anderen Eingangsanschluß des UND-Gatters G4 und das Gate des Transistors TR4 angelegt. Eine Ausgabe des UND-Gatters G4 wird an eine Elektrode des Spannungserhöhungskondensators Cb angelegt. Die andere Elektrode des Spannungserhöhungskondensators Cb ist mit der anderen Elektrode des Spannungserhöhungskondensators Ca durch den Transistor TR4 verbunden. Die andere Elektrode des Spannungserhöhungskondensators Ca ist mit jedem der Drains der Transistoren TR6 und TR7 verbunden. Eine Ausgabe des UND-Gatters G5 wirdan das Gate des Transistors TR6 angelegt. Eine Ausgabe des UND-Gatters G6 wird an das Gate des Transistors TR7 angelegt. Die andere Elektrode des Spannungserhöhungskondensators Ca ist weiter mit der Source des Transistors TR5 verbunden. Das Drain und das Gate des Transistors TR4 sind mit einer Stromversorgung (Strornversorgungsspannung Vcc) verbunden. Das offen/geschlossen-Steuersignal φ10A wird von der Source des Transistors TR6 geliefert und das offen/geschlossen-Steuersignal φ10b wird von der Source des Transistors TR7 geliefert.
Ein Auffrischbetrieb der Ausführungsform, die in Fig. 1 gezeigt ist, wird beschrieben.
Die Halbleiterspeichervorrichtung, die in Fig. 1 gezeigt ist, weist einen externen Auffrischmodus und einen internen Auffrischmodus als Auffrischmoden auf. In dem externen Auffrischmodus wird ein Auffrischen entsprechend eines Adreßsignals ausgeführt, das extern durch den Bondanschluß ABP angelegt ist. In einem internen Auffrischmodus wird ein Auffrischen entsprechend eines Auffrischadreßsignals ausgeführt-, das durch einen internen Auffrischadressenzähler RAC unabhängig von einem externen Adreßsignal erzeugt wird. Der externe Auffrischmodus enthält einen 1024-Auffrischmodus und einen 512-Auffrischmodus. In der Halbleiterspeichervorrichtung, die in Fig. 1 gezeigt ist, wird zwischen einem 512-Auffrischmodus und einem 1024-Auffrischmodus umgeschaltet, abhängig davon, ob der Bondanschluß VBP mit dem Stromversorgungsanschluß VT des Gehäuses PAK drahtgebondet ist oder nicht. Der jeweilige Betrieb der Auffrischmoden wird im folgenden beschrieben.
(1) Ein Betrieb in einem 1024-Auffrischmodus
Wenn ein 1024-Auffrischmodus ausgeführt wird, ist der Bondanschluß VPB nicht mit dem Strornanschluß VT des Gehäuses PAK drahtgebondet sondern geöffnet. Die Auffrischmodusumschaltsignalerzeugungsschaltung RNG erzeugt ein Auffrischmodusumschaltsignal φ7, das auflogisch 0 (ein L-Pegel) ist. Der Zeitsteuerungsgenerator TG setzt das Zeitsteuerungssignal φ2 auf einen aktiven Pegel als Reaktion auf das Zeilenadreßtaktsignal /RAS, das von dem Bondanschluß TB1 angelegt wird. Der Zeilenadreßpuffer RB verriegelt die Zeilenadreßsignale RA0-RA9 als Reaktion darauf, daß das Zeitsteuerungssignal φ2 einen aktiven Pegel erreicht.
Wenn der logische Pegel des signifikantesten Bitsignals RA9 der Zeilenadreßsignale, die durch den Zeilenadreßpuffer RB verriegelt sind, logisch 0 (ein L-Pegel) ist, gibt die Auffrischmodusumschaltschaltung RMS das Umschaltsteuersignal φ8A auflogisch 1 (ein H-Pegel) und das Umschaltsteuersignal φ8B auflogisch 0 (ein L-Pegel) aus, wie es in Fig. 6 gezeigt ist. Als Reaktion auf dieses Umschaltsteuersignals φ8A, φ8B wird in dem Zeilendekoder RD der erste Zeilendekoder RD1 freigegeben und der zweite Zeilendekoder RD2 wird gesperrt. Die Leseverstärkeraktivierungsschaltung SAEG gibt das Leseverstärkeraktivierungssignal φ11A auf einem H-Pegel und das Leseverstärkeraktivierungssignal φ11B auf einem L-Pegel als Reaktion auf die zuvor erwähnten Umschaltsteuersignale φA, φB aus. Als Reaktion auf die Leseverstärkeraktivierungssignale φ11A, φ11B wird in dem Speicherzellenfeld MCA jeder Leseverstärker in dem ersten Block BK1 aktiviert und jeder Leseverstärker in dem zweiten Block BK2 wird nicht aktiviert.
In der Wortleitungstreiberschaltung WD gibt, wenn das Zeitsteuersignal φ4 einen H-Pegel erreicht, das UND-Gatter G1 die Wortleitungstreiberspannung φ9A auf einem H-Pegel aus. Da das angelegte Umschaltsteuersignal φ8B auf einem L-Pegel ist, erreicht eine Ausgabe φ9B des UND-Gatters G2 einen L-Pegel. Darum wird eine Wortleitungstreiberspannung auf einem U-Pegel nur an den ersten Zeilendekoder RD1 angelegt. Der erste Zeilendekoder RD1 wählt eine Wortleitung aus den 512-Wortleitungen WL in dem ersten Block BK1 als Reaktion auf die Zeilenadreßsignale RA0-RA8 aus und legt die Wortleitungstreiberspannung φ9A von der Wortleitungstreiberschaltung WD an die ausgewählte Wortleitung an.
In der Spannungserhöhungsschaltung BC, die in Fig. 8 gezeigt ist, erreicht, wenn das Zeitsteuersignal φ5 von dem Zeitsteuerungsgenerator TG einen H-Pegel erreicht, eine Ausgabe des UND-Gatters GS einen H-Pegel. Zu diesem Zeitpunkt sind das Auffrischmodusumschaltsignal φ7 und das Umschaltsteuersignal φ8B auf einem L-Pegel, so daß die Ausgaben der UND-Gatter G4 und G6 einen L-Pegel erreichen. Der Transistor TR6 wird angeschaltet als Reaktion auf die Ausgabe des UND-Gatters G5, die einen H-Pegel erreicht. Zu diesem Zeitpunkt werden die Transistoren TR4 und TR7 ausgeschaltet gehalten. Das Zeitsteuerungssignal φ5 wird an eine Elektrode des Spannungserhöhungskondensators Ca angelegt, nachdem es für eine vorbestimmte Zeit durch die Verzögerungsschaltung D1 verzögert worden ist, und erhöht den Spannungserhöhungskondensator Ca. Da ein Potential der anderen Elektrode des Spannungserhöhungskondensators Ca auf nahezu die Stromversorgungsspannung Vcc durch den Transistor TR5 hochgezogen worden ist, wird das Potential der anderen Elektrode des Spannungserhöhungskondensators Ca über die Stromversorgungsspannung durch das Zeitsteuerungssignal φ5 erhöht. Eine Ausgabespannung der anderen Elektrode des Spannungserhöhungskondensators Ca wird an das offen/geschlossen- Steuersignal φ10A durch den Transistor TR6 übertragen. Das offen/geschlossen-Steuersignal 10A erreicht dann einen H-Pegel. Zu dieser Zeit ist der Transistor TR7 ausgeschaltet, so daß das Umschaltsteuersignal φ10B in einen schwebenden Zustand gebracht wird.
Als Reaktion auf das offen/geschlossen-Steuersignal φ10A, das einen H-Pegel erreicht, werden die Übertragungsgatter TG3 und TG4 in dem ersten Block BK1 des Speicherzellenfeldes MCA angeschaltet. Da das offen/geschlossen-Steuersignal φ10B in einem schwebendem Zustand ist, werden die Übertragungsgatter TG3 und TG4 in dem zweiten Block BK2 ausgeschaltet. Darum sind jedes Bitleitungspaar BL, /BL und ein entsprechender Leseverstärker SA in dem ersten Block BK1 verbunden. Ein Wert wird auf jedes Bitleitungspaar BL, /BL in dem ersten Block BK1 von einer Speicherzelle MC gelesen, die der durch den ersten Zeilendekoder RD1 ausgewählten Wortleitung WL entspricht. Jeder Leseverstärker SA verstärkt den auf jedes Bitleitungspaar BL, /BL gelesenen Wert und schreibt den Wert in jede Speicherzelle MC zurück, so daß die Speicherzellen MC in einer Zeile des ersten Blocks BK1 gleichzeitig aufgefrischt werden. Der erste Zeilendekoder RD1 erneuert sequentiell eine ausgewählte Wortleitung WL als Reaktion auf eine Anderung eines logischen Pegels der angelegten Zeilenadreßsignale RA0-RA8. Wenn alle Wortleitungen in dem ersten Block BK1 durch den ersten Zeilendekoder RD1 ausgewählt sind, ist der Auffrischbetrieb des ersten Blocks BK1 vervollständigt.
Wenn ein Auffrischen des ersten Blocks BK1 vervollständigt ist, stellt das signifikantesten Bitsignal RA9 der Zeilenadreßsignale logisch eins dar. Die Auffrischmodusumschaltschaltung RMS setzt dann das Umschaltsteuersignal φ8A auf logisch 0 (einen L-Pegel) und das Urnschaltsteuersignal φ8B auf logisch eins (einen H-Pegel), wie es in Fig. 6 gezeigt ist. Die Halbleiterspeichervorrichtung, die in Fig. 1 gezeigt ist, führt dann ein Auffrischen des zweiten Blocks BK2 aus. Das heißt, in dem Zeilendekoder RD wird der erste Zeilendekoder RD1 gesperrt und der zweite Zeilendekoder RD2 wird freigegeben. Die Wortleitungstreiberschaltung WD legt die Wortleitungstreiberspannung φ9A auf einen L-Pegel an den ersten Zeilendekoder RD1 und die Wortleitungstreiberspannung φ9B auf einem H-Pegel an den zweiten Zeilendekoder RD2 an. Die Spannungserhöhungs schaltung BC schaltet die Übertragungsgatter TG3 und TG4 in dem ersten Block BK1 ab und schaltet die Übertragungsgatter TG3 und TG4 in dem zweiten Block BK2 an. Die Leseverstärkeraktivierungssignalerzeugungsschaltung SAEG bringt jeden Leseverstärker SA in dem ersten Block BK1 in einen nicht-aktiven Zustand und aktiviert jeden Leseverstärker SA in dem zweiten Block BK2. Der zweite Zeilendekoder RD2 wählt aufeinanderfolgend jede Wortleitung WL in dem zweiten Block BK2 als Reaktion auf angelegte Adreßsignale RA-RA8 aus. Ein Wert, der aus einer Speicherzelle MC gelesen wird, die zu der ausgewählten Wortleitung gehört, wird in jede Speicherzelle MC zurückgeschrieben, nachdem er durch den entsprechenden Leseverstärker SA verstärkt wurde. Derart wird ein Auffrischen der gespeicherten Information ausgeführt. Wenn alle Wortleitungen WL in dem zweiten Block BK2 durch den zweiten Zeilendekoder RD ausgewählt sind, ist das Auffrischen des zweiten Blocks BK2 vervollständigt.
Wie oben beschrieben worden ist, in einem 1024-Auffrischmodus wählt der Zeilendekoder RD 1024-Wortleitungen WL in dem Speicherzellenfeld MC eine näch der anderen aus. Derart wird das Auffrischen des ersten Blockes BK1 und des zweiten Blockes BK2 in dem Speicherzellenfeld MC aufeinanderfolgend ausgeführt.
In dem 1024-Auffrischmodus wird eine Wortleitungstreiberspannung nur an einen freigegebenen Zeilendekoder der ersten und zweiten Zeilendekoder RD1 und RD2 angelegt, so daß der Stromverbrauch reduziert werden kann. Der Grund wird unter Bezugnahme auf die Fig. 9 und 10 beschrieben.
Fig. 10 ist eine Schnittansicht des Transistors TR2, der in Fig. 7 gezeigt ist. Eine Verbindungskapazität C1 ist mit einem P-Typ Dotierungsbereich verbunden, der die Source des Transistors TR2 ist, und eine Übergangskapazität C2 existiert zwischen dem P-Typ Dotierungsbereich und einem N-Typ Halbleitersubstrat. Der Zeilendekoder RD enthält die Verbindungskapazität Cl und die Übergangskapazität C2 für jede der 1024 Wortleitungen WL. Falls 1024 Paare von Verbindungskapazitäten C1 und Übergangskapazitäten C2 gleichzeitig getrieben werden sollten, wenn die Wortleitungstreibersschaltung WD die ausgewählte Wortleitung treibt, wird der Lade/Entlade-Strom durch die Wortleitungstreiberschaltung WD extrem groß, wie es durch die gepunkteten Linien in Fig. 9 gezeigt ist. Jedoch werden bei der Halbleiterspeichervorrichtung aus Fig. 1 der erste Zeilendekoder RD1 und der zweite Zeilendekoder RD2 sequentiell in dem 1024-Auffrischmodus freigegeben, so daß es nicht notwendig ist, die Wortleitungstreiberspannung an beide, den ersten und den zweiten Zeilendekoder RD1 und RD2, gleichzeitig anzulegen, sondern die Wortleitungstreiberspannung sollte nur an den freigegebenen Zeilendekoder angelegt werden. Derart legt die Wortleitungstreiberschaltung WD die Wortleitungstreiberspannung selektiv an den ersten und den zweiten Zeilendekoder RD1 und RD2 als Reaktion auf die Umschaltsteuersignale φ8A, φ8B an. Als ein Ergebnis wird die Anzahl der Verbindungskapazitäten und der Ubergangskapazitäten, die zu treiben sind, auf die Hälfte reduziert und der Lade/Entlade-Strom der Wortleitungstreiberschaltung WD nimmt ab, wie es in Fig. 9 von den gestrichelten Linien zu den durchgezogenen Linien gezeigt ist.

(2) Ein Betrieb eines 512-Auffrischmodus

Um einen 512-Auffrischmodus zu implementieren, wird der Bondanschluß VPB mit dem Strornanschluß VT des Gehäuses PAK drahtgebondet. Die Stromversorgungsspannung Vcc wird an die Auffrischmodusumschaltsignalerzeugungsschaltung RMG angelegt. Die Auffrischmodusumschalts ignalerzeugungsschaltung RMG gibt ein Auffrischmodusumschaltsignal φ7 auf einem H-Pegel aus. Der Zeilenadreßpuffer RB verriegelt Zeilenadreßsignale RA0-RA9 als Reaktion auf einen Abfall des Zeilenadreßtaktsignals /RAS. Die Auffrischmodusumschaltschaltung RMS setzt beide Umschaltsteuersignale φ8A und φ8B auf logisch 1 (einen H-Pegel) unabhängig von dem logischen Pegel des signifikantesten Bitsignals RA9 der Zeilenadreßsignale, die von dem Zeilenadreßpuffer RB angelegt werden, wie in Fig. 6 gezeigt ist, da das Auffrischmodusumschaltsignal φ7 auf einem H-Pegel ist. Die Umschaltsteuersignale φ8A und φ8B sind beide auf einem H-Pegel, so daß beide, der erste Zeilendekoder RD1 und der zweite Zeilendekoder RD2, freigegeben werden. Die Wortleitungstreiberschaltung WD hebt beide Pegel der Wortleitungstreiberspannungen φ9A und φ9B auf einen H-Pegel an. Die Leseverstärkeraktivierungsschaltung SAEG hebt beide Pegel der Leseverstärkeraktivierungssignale φ11A, φ11B auf einen H-Pegel an. Darum werden alle Leseverstärker SA in dem ersten Block und dem zweiten Block BK1 und BK2 aktiviert.
Die Spannungserhöhungsschaltung BC führt den folgenden Betrieb als Reaktion darauf, daß beide Urnschaltsteuersignale φ8A und φ8B einen H-Pegel erreichen, aus. Wenn das Zeitsteuerungssignal φ5 einen H-Pegel erreicht, erreichen beide Ausgaben der UND-Gatter G5 und G6, die in Fig. 8 gezeigt sind, einen H- Pegel. Die Transistoren TR6 und TR7 werden dann angeschaltet. Da das Auffrischmodusumschaltsignal φ7 auf einem H-Pegel ist, wird der Transistor TR4 eingeschaltet. Das Zeitsteuerungssignal φ5 erhöht den Spannungserhöhungskondensator Ca nach einer Verzögerungszeit, die durch die durch die Verzögerungsschaltung D1 definiert ist, und erhöht außerdem den Spannungserhöhungskondensator Cb durch das UND-Gatter G4. Darum ist in dem 512-Auffrischmodus die Spannungserhöhungskapazität das Doppelte wie in dem 1024-Auffrischmodus. Die Ausgabespannungen der Spannungserhöhungskondensatoren Ca und Cb werden durch den Transistor TR4 zu einer integriert und dann durch die Transistoren TR6 und TR7 zu den offen/geschlossen-Steuersignalen φ10A und φ10B übertragen. Die offen/geschlossen-Steuersignale φ10A und φ10B erreichen beide einen H-Pegel. Als ein Ergebnis werden alle Übertragungsgatter TG3 und TG4 in dem ersten Block und dem zweiten Block BK1 und BK2 angeschaltet.
In dem 512-Auffrischmodus werden sowohl der erste als auch der zweite Zeilendekoder RD1 und RD2 freigegeben, so daß der erste und der zweite Zeilendekoder RD1 und RD2 jeweils eine Wortleitung als Reaktion auf die Zeilenadreßsignale RA0-RA8 auswählen. Das heißt, eine Wortleitung wird in dem ersten Block BK1 ausgewählt und eine Wortleitung WL wird in dem zweiten Block BK ausgewählt. Darum wird sowohl in dem ersten als auch in dem zweiten Block BK1 und BK2 ein Wert einer Zeile von Speicherzellen MC auf jedes Bitleitungspaar BL, /BL gelesen. Zu diesem Zeitpunkt werden, da alle Leseverstärker SA in jedem der Blökke BK1 und BK2 aktiviert sind, die Daten, die auf jedes Bitleitungspaar BL, /BL gelesen sind, durch Verstärkung durch den entsprechenden Leseverstärker SA aufgefrischt. Wenn der erste und der zweite Zeilendekoder RD1 und RD2 jeweils das Auswählen einer Wortleitung 512-mal wiederholen, ist das Auffrischen des gesamten Speicherzellenfeldes MCA vervollständigt.
Wie oben beschrieben worden ist, in dem 512-Auffrischmodus werden der erste und der zweite Block BK1 und BK2 gleichzeitig aufgefrischt. Als ein Ergebnis ist die Auffrischzyklusanzahl die Hälfte der Anzahl des 1024-Auffrischmodus, das heißt 512. Darum wird ein 512-Auffrischen erreicht.
Die Spannungserhöhungsschaltung BC erzeugt ein offen/geschlossen-Steuersignal in dem 1024-Auffrischmodus durch Verwenden nur eines Spannungserhöhungskondensators Ca, aber in dem 512- Auffrischmodus erzeugt sie das Signal unter Verwendung der Spannungserhöhungskondensatoren Ca und Cb. Die Gründe für ein Umschalten eines Kapazitätswertes eines Spannungserhöhungskondensators in dem 1024-Auffrischmodus und in dem 512-Auffrischmodus sind wie folgt. In dem 1024-Auffrischmodus wird eine Wortleitungstreiberspannung nur an einen freigegebenden Zeilendekoder der ersten und zweiten Zeilendekoder RD1 und RD2 angelegt, so daß der Stromverbrauch reduziert werden kann. Der Grund wird unter Bezugnahme auf die Fig. 9 und 10 beschrieben. In dem 1024-Auffrischmodus werden die Übertragungsgatter TG3 und TG4 in entweder dem ersten oder dem zweiten Block BK1, BK2 getrieben. Jedoch sollten in dem 512-Auffrischmodus die Übertragungsgatter TG3 und TG4 in sowohl dem ersten als auch dem zweiten Block BK1 und BK2 getrieben werden. Darum ist die Anzahl der Paare von Übertragungsgattern TG3 und TG4, die in dem 512-Auffrischmodus zu treiben sind, das Doppelte der Anzahl von Paaren von Übertragungsgattern TG3 und TG4, die in dem 1024-Auffrischmodus zu treiben sind. Da jedes Übertragungsgatter TG3 und TG4 natürlich eine Verbindungskapazität und eine schwebende Kapazität aufweist, söllte die Fähigkeit zum Treiben eines offen/geschlossen-Steuersignals in dem 512-Auffrischmodus nahezu das Doppelte derjenigen eines offen/geschlossen-Steuersignals des 1024-Auffrischmodus sein. Falls der optimale Wert in dem 1024-Auffrischmodus als ein Kapazitätswert der Spannungserhöhungskapazität in der Spannungserhöhungsschaltung BC gewählt ist, ist in dem 512-Auffrischmodus die Fähigkeit zum Treiben eines offen/geschlossen-Steuersignals so klein, daß ein Schaltungsbetrieb verhindert wird. Andererseits, falls der Optimalwert in dem 512-Auffrischmodus als ein Kapazitätswert einer Spannungserhöhungskapazität in der Spannungserhöhungsschaltung BC gewählt wird, ist in dem 1024-Auffrischmodus ein Kapazitätswert der Spannungserhöhungskapazität so groß, daß Leistung verschwendet wird. Darum wird in der Ausführungsform, die in Fig. 1 gezeigt ist, der Optimalwert eines Kapazitätswertes einer Spannungserhöhungskapazität konstant ausgewählt zum Reduzieren eines Stromverbrauchs durch Umschalten eines Kapazitätswertes der Spannungserhöhungskapazität in der Spannungserhöhungsschaltung BC in dem 1024-Auffrischmodus und in dem 512-Auffrischmodus.

(3) Betrieb in einem internen Auffrischmodus

Wie oben beschrieben worden ist, in einem internen Auffrischmodus wird ein Auffrischen durch Erzeugen eines Adreßsignals innerhalb einer Halbleiterspeichervorrichtung unabhängig von einem externen Adreßsignal ausgeführt. Der interne Auffrischmodus wird zum Beispiel aktiviert, wenn das Zeilenadressentaktsignal /RAS und das Spaltenadressentaktsignal /CAS mit einem abmor malen Zeitablauf eingegeben werden. Es wird zum Beispiel aktiviert als Reaktion darauf, daß das Spaltenadreßtaktsignal /CAS abfällt bevor das Zeilenadreßtaktsignal /RAS abfällt (ein solcher Zustand wird gewöhnlich RAS-vor-CAS genannt). Wenn der Zeitsteuerungsgenerator TG das RAS-vor-CAS detektiert, wird ein Puls an das Zeitsteuerungssignal φ3 geliefert. Der Auffrisch- adreßzähler RAC wird als Reaktion auf den Puls des Zeitsteuerungssignals φ3 um 1 erhöht. Der Auffrischadreßzähler RAC ist ein Binärzähler von 10 Bit und seine Ausgabe wird an jede Schaltung der Halbleiterspeichervorrichtung in Fig. 1 als Pseudo-Zeilenadreßsignale RA0-RA9 angelegt. Die Halbleiterspeichervorrichtung, die in Fig. 1 gezeigt ist, arbeitet als Reaktion auf die Zeilenadreßsignale, die von dem Auffrischadreßzähler RAC geliefert werden. Zu diesem Zeitpunkt wird, falls die Halbleiterspeichervorrichtung, die in Fig. 1 gezeigt ist, in den 1024-Auffrischmodus geschaltet ist, eine Wortleitung in dem Speicherzellenfeld MCA ausgewählt und die gespeicherte Information in jeder Speicherzelle MC, die zu der ausgewählten Wortleitung gehört, wird aufgefrischt. Andererseits, falls die Halbleiterspeichervorrichtung aus Fig. 1 in den 512-Auffrischmodus geschaltet ist, wird eine Wortleitung WL in jedem der ersten und zweiten Blöcke BK1 und BK2 ausgewählt und die gespeicherte Information in jeder Speicherzelle MC, die zu diesen Wortleitungen WL gehört, wird aufgefrischt. Jedes Mal, wenn der Zeitsteuerungsgenerator TG das RAS-vor-CAS detektiert, wird der Zählerwert des Auffrischadreßzählers RAC um 1 erhöht, so daß das Pseudo-Zeilenadreßsignal, das von dem Auffrischadreßzähler RAC geliefert wird, erneuert wird.
Die Betriebsabläufe in den Auffrischmoden der Ausführungsform, die in Fig. 1 gezeigt ist, sind beschrieben worden. Der Schreib- und Lese-Betrieb der Daten wird in nahezu derselben Art und Weise wie in einem allgemeinen DRAM ausgeführt. Jedoch verbindet der Ausgabepuffer IOB selektiv den Bondanschluß IOBP mit einem der Eingabe/Ausgabe-Leitungspaare TOL1, 10L2 als Reaktion auf den logischen Pegel des signifikantesten Bitsignals RA9 der Zeilenadreßsignale. Als ein Ergebnis können, ob die Halbleiterspeichervorrichtung, die in Fig. 1 gezeigt ist, die in Fig. 1 gezeigt ist, in den 1024-Auffrischmodus oder in den 512-Auffrischmodus geschaltet ist, gelesene Daten und geschriebene Werte ohne irgendeine Behinderung ausgegeben/eingegeben werden.
Obwohl eine Halbleiterspeichervorrichtung von 1M Bit als eine Ausführungsförm der vorliegenden Erfindung gezeigt worden ist, ist die Erfindung ebenso auf eine Halbleiterspeichervorrichtung anwendbar, die andere Speicherkapazitäten aufweist.
Obwohl die oben beschriebene Ausführungsform zum Ausführen eines Umschaltens zwischen dem 1024-Auffrischmodus und dem 512- Auffrischmodus strukturiert ist, ist die vorliegende Erfindung nicht darauf begrenzt und kann zum Ausführen eines Umschaltens zu anderen Auffrischmoden strukturiert werden.
Bei der Ausführungsform, die in Fig. 1 gezeigt ist, wird ein Umschalten der Auffrischmoden entsprechend dessen, ob ein Bondanschluß VBP mit dem Strornversorgungsanschluß VT des Gehäuses PAK drahtgebondet ist oder nicht, ausgeführt, jedoch kann ein Auffrischmodus innerhalb der Halbleiterspeichervorrichtung durch Umschalten von extern angelegten Spannungen auf einen spezifischen Anschluß des Gehäuses PAK, mit dem der Bondanschluß VBP konstant drahtgebondet ist, umgeschaltet werden.
Wie oben beschrieben worden ist, entsprechend der vorliegenden Erfindung kann eine Zyklusanzahl eines Auffrischmodus der Halbleiterspeichervorrichtung frei wählbar umgeschaltet werden, so daß die Kompatibilität mit einem existierenden System vergrößert werden kann. Hersteller müssen nicht verschiedene Arten von Produkten derselben Kapazität vorbereiten, und daher kann eine Reduktion der Produktionskosten erreicht werden.

Claims

1. Halbleiterspeichervorrichtung, mit

einem Speicherzellenfeld (MCA), das eine Mehrzahl von Speicherzellen (MC), eine Mehrzahl von Wortleitungen (WL) und eine Mehrzahl von Bitleitungspaaren (BL, /BL), die quer zu diesen Wortleitungen angeordnet sind, enthält, wobei die Speicherzellen (MC) an Kreuzungen der Wortleitungen (WL) und der Bitleitungspaare (BL, /BL) angeordnet sind und das Speicherzellenfeld (MCA) in mindestens zwei Blöcke (BK1, BK2) der Speicherzellen (MC) unterteilt ist, wobei jeder Block Leseverstärker (SA), die mit dem Bitleitungspaaren (BL, /BL) verbunden sind, aufweist,

einem Wortleitungsauswahlmittel (RD) zum Auswählen einer der Wortleitungen (WL) als Reaktion auf Zeilenadreßsignale (RA0- RA9) in einem Normalmodus, und

einem Bitleitungspaarauswahlmittel (CD) zum Auswählen von einem der Bitleitungspaare (BL, /BL) als Reaktion auf Spaltenadreßsignale (CA0-CA9) in einem Normalmodus, die gespeicherte Information jeder Speicherzelle in einem Auffrischmodus auffrischt, wobei nur eine Wortleitung (WL) zu einer Zeit in einem entsprechenden Block (BK1, BK2) während eines Auffrischens aktiviert wird, gekennzeichnet durch

ein Auffrischmodusumschaltsignalerzeugungsmittel (RMG) zum Erzeugen eines Auffrischmodusumschaltsignals (φ&sub7;), das einen von unterschiedlichen Auffrischmoden als Reaktion auf externe Anweisungen anzeigt, wobei jeder Auffrischmodus eine unterschiedliche Anzahl von gleichzeitig aktivierten Wortleitungen verwendet, und

ein Steuermittel (RMS) zum Steuern der Anzahl von Blöcken (BK1, BK2), in denen Wortleitungen (WL) gleichzeitig durch Wortleitungsauswahlmittel (RD) in dem Auffrischmodus, der durch das Auffrischmodusumschaltssignal (φ&sub7;) angezeigt ist, ausgewählt werden.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Wortleitungsauswahlmittel einen Zeilendekoder (RD),

der die Zeilenadreßsignale dekodiert, enthält,

wobei der Zeilendekoder in eine Mehrzahl von Gruppen (RD1, RD2), deren Anzahl der Anzahl der Blöcke (BK1, BK2) entspricht, unterteilt ist, und

daß das Steuermittel (RMS) das Freigeben/Sperren von jeder Gruppe des Zeilendekoders als Reaktion auf das Auffrischmodusumschaltsignal (4)7) steuert.

3. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß zwei Blöcke (BK1, BK2) vorgesehen sind und der Zeilendekoder in zwei Gruppen (RD1, RD2) unterteilt ist, und

daß das Steuermittel (RMS) das Umschalten zwischen einem ersten Auffrischmodus, in dem der Zeilendekoder als ein Ganzes die Wortleitungen (WL) beiderblöcke (BK1, BK2) einen nach den anderen auswählt, und einem zweiten Auffrischmodus, in dem die beiden Gruppen des Zeilendekoders jeweils die Wortleitungen eines Blockes (BK1, BK2) gleichzeitig eine nach der anderen auswählen, als Reaktion auf das Auffrischmodusumschaltssignal (φ&sub7;) steuert.

4. Halbleiterspeichervorrichtung nach Anspruch 3, dadurch gekennzeichnet,

daß das Steuermittel (RMS) selektiv die beiden Gruppen des Zeilendekoders (RD1, RD2) als Reaktion auf einen logischen Pegel des signifikantesten Bits (R9) der Zeilenadreßsignale freigibt, wenn das Auffrischmodusumschaltsignal (φ&sub7;) den ersten Auffrischmodus bezeichnet, und

das Steuermittel (RMS) gleichzeitig die beiden Gruppen (RD1, RD2) des Zeilendekoders freigibt, wenn das Auffrischmodusumschaltsignal (φ&sub7;) den zweiten Auffrischmodus bezeichnet.

5. Halbleiterspeichervorrichtung nach einem der Ansprüche 2 bis 4, weiter aufweisend:

ein Wortleitungstreiberspannungserzeugungsmittel (WD) zum Erzeugen einer Treiberspannung für eine Wortleitung (WL), die durch den Zeilendekoder (RD) ausgewählt ist, bei der

das Steuermittel (RMS) als Reaktion auf das Auffrischmodusumschaltsignal (4)7) bestimmt, welche Gruppe (RD1, RD2) des Zeilendekoders (RD) mit der Wortleitungstreiberspannung durch das Wortleitungstreiberspannungserzeugungsrnittel (WD) versorgt werden soll.

6. Halbleiterspeichervorrichtung nach einem der Ansprüche 2 bis 51 dadurch gekennzeichnet,

daß das Steuermittel (RMS) selektiv die beiden Gruppen (RD1, RD2) des Zeilendekoders frei gibt und das Wortleitungstreiberspannungserzeugungsmittel (WD) so steuert, daß eine Wortleitungstreiberspannung für die freigegebene Gruppe (RD1, RD2) des Zeilendekoders (RD) erzeugt wird, in Übereinstimmung mit einem logischen Pegel des signifikantesten Bits (R9) der Zeilenadreßsignale, wenn das Auffrischmodusumschaltsignal (4)7) den ersten Auffrischmodus bezeichnet, und

daß das Steuermittel (RMS) gleichzeitig die beiden Gruppen (RD1, RD2) des Zeilendekoders (RD) frei gibt und das Wortleitungstreiberspannungserzeugungsmittel (WD) so steuert, daß die Wortleitungstreiberspannung gleichzeitig für beide Gruppen (RD1, RD2) des Zeilendekoders (RD) erzeugt werden, wenn das Auffrischmodusumschaltssignal (φ&sub7;) den zweiten Auffrischmodus bezeichnet.

7. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das Auffrischmodusumschaltsignalerzeugungsmittel (RMG) einen hohen oder einen niedrigen Pegel des Auffrischmodusumschaltsignals (φ&sub7;) als Reaktion auf den Pegel eines Potentials (Vcc, GND), das an einen spezifischen Bondanschluß (VBP) angelegt wird, erzeugt.

8. Halbleiterspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß das Potential, das an den spezifischen Bondanschluß (VBP) angelegt wird, abhängig davon, ob der spezifische Bondanschluß mit einem spezifischen Anschluß (VT) eines Gehäuses (PAK), das die Halbleiterspeichervorrichtung aufnimmt, drahtgebondet ist oder nicht, umgeschaltet wird.

9. Halbleiterspeichervorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß eine Stromversorgungsspannung (Vcc) oder Masse (GND) an den spezifischen Anschluß (VT) des Gehäuses (PAK) als das Potential angelegt wird.

10. Halbleiterspeichervorrichtung nach einem der Ansprüche 2 bis 9, dadurch gekennzeichnet, daß das Speicherzellenfeld (MCA) in eine Mehrzahl von Blöcken (BK1, BK2) unterteilt ist, wobei jeder Block einer der Gruppen (RD1, RD2) des Zeilendekoders (RD) entspricht, und daß jeder Block (BK1, BK2) des Speicherzellenfeldes (MCA) weiter

eine Mehrzahl von Leseverstärkern (SA), die jeweils für eines der Bitleitungspaare (BL, /BL) vorgesehen sind, und

eine Mehrzahl von Paaren von Übertragungsgattern (TG3, TG4), wobei jedes Paar zwischen einem der Bitleitungspaare (BL, /BL) und einem der Leseverstärker (SA) angeordnet ist und die entsprechenden Bitleitungen und Leseverstärker elektrisch verbindet und trennt, aufweist.

11. Halbleiterspeichervorrichtung nach Anspruch 10, weiter aufweisend

ein Spannungserhöhungsmittel (BC), das Spannungserhöhungskapazitäten (Ca, Cb) zum Erzeugen einer Spannung zum Anschalten jedes der Übertragungsgatter (TG3, TG4) durch Verwendung dieser Spannungserhöhungskapazitäten enthält, und

ein Leseverstärkeraktivierungsmittel (SAEG) zum Aktivieren jedes der Leseverstärker.

12. Halbleiterspeichervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß das Spannungserhöhungsmittel (BC) ein Mittel (Q5, G6, TR6, TR7) enthält zum Liefern der erzeugten Spannung nur an jene der Übertragungsgatter (TG3, TG4) die in dem Block (BK1 und/oder BK2) des Speicherzellenfeldes enthalten sind, der der Gruppe (RD1 und/oder RD1) des Zeilendekoders (RD) entspricht, der durch das Steuermittel (RMS) frei gegeben ist.

13. Halbleiterspeichervorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß das Spannungserhöhungsmittel (BC) ein Mittel (G4, TR4) zum Umschalten eines Kapazitätswertes der Spannungserhöhungskapazität als Reaktion auf das Auffrischmodusumschaltsignal (φ&sub7;) enthält.

14. Halbleiterspeichervorrichtung nach einem der Ansprüche 12 bis 13, dadurch gekennzeichnet, daß das Leseverstärkeraktivierungsmittel (SAEG) nur jene der Leseverstärker (SA), die in dem Block (BK1 und/oder BK2) des Speicherzellenfeldes enthalten sind, der der Gruppe (RD1 und/oder RD2) des Zeilendekoders entspricht, die durch das Steuermittel (RMS) frei gegeben ist, aktiviert.