DE1774606C - Speicheranordnung zur Durchführung logischer und arithmetischer Grundoperationen - Google Patents

Description

werden jedoch für die Übertragsverarbeitung Zwi- F i g. 3 eine besondere Ausführung des Ausfüh-

schenspeicher benötigt. Außerdem stod zwischen den rungsbeispiels.

Registern Sperr- und Freigabeglieder in Form von Fig. 1 zeigt einen Datenspeicher mit mehreren logischen Und- und Oderschaltungen angeordnet, die Wortspeicherstellen, von denen jede aus den Biteinmal den technischen Aufwand dieser Additions- 5 Positionen A₀ bis A_n, B₀ bis B_n usw. besteht. Jede vorrichtung wesentlich erhöhen und zuir. anderen Wortstelle belegt eine Reihe einer Matrix, und jedes durch ihre Verknüpfungen die Operationszeit der Datenbit in einem Wort wird in einem Speichergesamten Additionsschaltung erhöhen. element, z. B. A_n, gespeichert. Die Speicherelemente

Auch durch die USA.-Patentschrift 3 287 703 ist einer Reihe sind mit der gemeinsamen Wortleitung 1 eine Speicheranordnung bekanntgeworden, deren io verbunden, und die Elemente derselben Spalte sind Speicherzellen über zwischengeschaltete Freigabe- mit der gemeinsamen Ausgangs- oder Bitleitung 2 und Sperrglieder Informationen untereinander aus- verbunden. Durch Erregung der entsprechenden tauschen können. Um jedoch z. B. eine einfache Wort- und Bitleitung können Daten auf die gewählte Und- bzw. Oder-Funktion durchführen zu können, Wortsielle oder Reihe der Matrix geschrieben wersind dieser Speicheranordnung eine ganze Reihe von 15 den. Eine gewählte Wortstelle kann durch Erregung Selektionsschaltkreisen zugeordnet, die entsprechend der Wortleitung dieser Stelle abgefragt werden, und der gewünschten Operation nacheinander angesteuert die WortJeitung führt dann Signale, die die im gewerden und die Zeilen bzw. Spalten dieses Speichers wählten Wort gespeicherten Daten darstellen. Daten nacheinander selektieren, wodurch zur Durchführung können durch gleichzeitige Erregung von zwei der einfachen, logischen Grundoperationen mehrere ao Matrixreihen mit den entsprechenden Signalen über-Speicherzyklen erforderlich sind. Außerdem eignet tragen werden.

sich diese Speicherorganisation nicht zur Durch- Eine Datenverschiebung bezüglich der Spalten

führung sowohl logischer als auch arithmetischer oder Bitpositionen in einem Wort erforderte bisher

Grundoperationen. einen Speicherzyklus für jede verschobene Bitposi-

Der Erfindung liegt deshalb die Aufgabe zugrunde, as tion. Um die Geschwindigkeit der Ubertragungsforteine solche Organisation für einen Speicher zu schaltung zu erhöhen, sind mehrere Majoritätsschaffen, daß er logische und arithmetische Grund- schaltungen M₀ bis M_n vorgesehen. Zwischen je operationen ausführen und außerdem gleichzeitig zwei Ausgangsleitungen ist eine mit diesen verbungelesen und eingeschrieben werden kann und daß dene Schaltung gelegt. Die Arbeitsweise der Majo die Übertragsverarbeitung bei arithmetischen Opera- 30 ritätsschaltungen wird über eine Steuerleitung 3 getionen ohne Zeitverzögerung erfolgt. steuert. Ein Ausgangssignal wird durch eine Majori-

Die erfindungsgemäße Lösung der Aufgabe besteht tätsschaltung erzeugt, wenn die Amplitude des Eindarin, daß zwischen den Bitleitungen oder Ausgangs- gangssignals einen vorbestimmten Schwellwert Überleitungen, denen ein gemeinsames Schieberegister schreitet. Die Amplitude des Eingangssignals hängt und eine Erkennungsschaltung zur Abfühlung der 35 von der Anzahl der Signale ab, die durch Abfragen Summe nachgeschaltet sind, je eine Schwellwert- oder der Speicherelemente und durch das Ausgangssignal Majoritätsschaltung angeordnet ist, die von einer der vorhergehenden Majoritätsschaltung erzeugt gemeinsamen Steuerleitung und den Ausgangssignalen werden.

jeweils einer Bit- oder Ausgangsleitung gesteuert In dem in Fig. 1 dargestellten Speicher läßt sich

werden und die entsprechend den anliegenden Ein- 40 eine Addition mit den Majoritätsschaltungen durch-

gangssignalen ein Ausgangssignal liefern, das auf die führen und der Übertrag während eines Speicher-

mit dem Ausgang der Schwellwertschaltung verbun- zyklus fortschreiben. Es wird eine Addition der

dene Leitung und auf den Eingang einer weiteren Wörter A und B angenommen. Der Übertrag C auf

Schwellwertschaltung gelangt. der Bitposition χ ist gegeben durch die Boolsche

De Vorteil der erfindungsgemäßen Speicheranord 45 Gleichung: nung besteht darin, daß zwei Wortleitungen parallel

abgefragt werden können, wodurch in einem C_x = A_x- B_x + B_x-C_x __x + A_x-C_x^₁, Speicherzyklus eine arithmetische Addition zweier
mehrstelliger Operanden in einer Speichermatrix mit

voller Übertragsverarbeitung durchgeführt werden 50 in der A_x und B_x Bits in den Wörtern A bzw. B

können. auf der Bitposition χ darstellen und C_x., der Übertrag

Ein weiterer Vorteil besteht darin, daß in der von der nächstniedrigeren Bitposition ist. Matrix selbst keinerlei Sperr- oder Freigabemittel C_x ist die Funktion der Majoritätsschaltung der vorgesehen werden müssen, um diese arithmetischen drei Ausdrücke A_x, B_x und C_x.,. Zur Erzeugung des oder logischen Funktionen auszuführen. Vielmehr 55 Übertrages werden das Wort A und das Wort H wird diese sehr schnelle Ausführung einer arith- abgefragt oder gleichzeitig adressiert, und die sich metischen oder logischen Grundoperation dadurch ergebenden Signale addieren sich auf den Ausgangserreicht, daß lediglich technisch sehr wenig aufwen- leitungen durch lineare Überlagerung. Die Ausgangsdige Schwellwertschalter zwischen den einzelnen Bit- signale aller Majoritätsschaltungen werden ebenfalls oder Ausgangsleitungen der Speichermatrix ange- 60 addiert. Die Ausgangscharakteristik der Majorilätsordnet sind. schaltungen ist in F i g. 2 dargestellt. Ein Ausgangs-

Ausführungsbeispiele der Erfindung werden im signal wird erzeugt, wenn zwei oder drei Eingangsfolgenden an Hand der Zeichnungen näher erklärt. signale vorliegen. Die Steuerleitung 3 schaltet die Es zeigt Majoritätsschaltungen ein und aus. Über die Lei-

F i g. 1 einen Datenspeicher als Ausiührungs- 65 tung 5 kann ein Übertrag des Überlaufs in die niedere

bcispiel, Stelle eines Wortes erfolgen. Die Verzögerung in

Fig. 2 die Ausgangscharakteristik der in Fig. 1 der Weiterleitung des Übertrages ist nur durch die

verwendeten Majoritätsschaltung und Verzögerung in den Majoritätsschaltungen festgelegt.

die wesentlich niedriger sein kann als die zur Durchführung eines Speicherzyklus erforderliche Zeit.

Nachdem der Übertrag fortgeschrieben wurde, kann mit den Signalen auf den Ausgangsleitungen 2 eine logische Summe erzeugt werden. Die Signalpegel können einen der Werte 0, 1, 2 oder 3 haben, was davon abhängt, welche der Kombinationen der Bits A_x, B_x und C_x., gemäß der folgenden Tabelle vorliegt:

Signalstand

Logische Funktion

A₁-B₁-C₁₁ A₁B₁Z_x. ,
Zi_xF_xC_x.,
Z_xF_x-C_x.,

H AyB₁C_x .,

_x- B₁V₁ ,

Die logische Summe S_x erhält man durch Abfühlen der Signale 1 und 3 in der Erkennungsschaltung 4, da S_x gegeben ist durch den Ausdruck:

S_x = /I_xP_xC_x , + Z_xB_x-C_x^Z_xB_x-C_x.,

+ Ay B₁- C_x.,.

Eine Form eines Speicherelementes ist in F i g. 3 gezeigt. Das Element 6 besteht aus zwei gekoppelten Transistoren, deren Emitter an zwei getrennte Ausgangsleitungen oder Bitleitungen 2a und 2b angeschlossen sind. Jede Leitung verbindet die entsprechenden Emitter der Elemente mit derselben Matrixspalle. Jeder Transistor hat zwei Emitter. Ein Emitter jedes Transistors ist mit der Bitleitung 2 a oder 2 b verbunden und der andere mit einer Steuerleitung 1 b. Die Steuerleitung 1 α dient dazu, die angeschlossene Reihe von Elementen im Speicher durch Senken der an die Kollektoren der Transistoren jeder Zelle angelegten Spannung auf Null zu löschen. Die Stcucrleätung Ii? wählt eine bestimmte Reihe durch Anlegen eines positiven Impulses an die angeschlossenen Emitter aus. Normalerweise sind die Emitter negativ vorgespannt und können somit nicht gewählt werden.

Jede Majoritätsschaltung besteht aus zwei Transistoren 7. Die Basiselektroden der Transistoren 7 werden an zwei verschiedene Ausgangsleitungen in jeder Spalte angeschlosssen. Die Kollektorelektroden sind mit verschiedenen Ausgangsleitungen der nächsthöheren Matrixspalte verbunden. Im Betrieb werden «lic Endströme der beiden Transistoren 7 über eine Stcucrlcitung 3 eingeschaltet. Die beiden Transistoren 7 sind so ausgelegt, daß eine einem Einerbit entsprechende Differentialspannung ausreicht, um den F.ndstrom einzuschalten. Der Endstrom ist gleich tlcni Auslcscstrom von einem abgefragten Speicherelement. Das Signall in Fig.3 wird auf die wertniederste Position gegeben und liefert einen DiffefvnUalslfom, der einem Nullbit-Signal entspricht, ausgenommen, wenn ein Übertrag des Überlaufs in die niedere Stelle bei Durchführung einer Zweier-Komplement-Subtraktion erfolgt.

Die Übertragsfortschreitung kann beendet sein in einer Zeit gleich (N-1) ■ d, wobei d die Schaltverzögerung eines Transistorenpaares und N die Anzahl der Bitpositionen in einem Speicherwort ist.

Die Schaltverzögerung d kann in der Größenordnung von einer Nanosekunde liegen.

Die Summe S_x kann auch ohne den in F i g. 1

ίο dargestellten Signal-Diskriminator erzeugt werden, nachdem der Übertrag fortgeschrieben worden ist. Wenn die Speicherelemente 6 verwendet werden, stellt das Differentialsignal auf den Ausgangsleitungen 2 a und 2 b das Komplement des Übertrages C_x für jede Bitposition dar. Dieses Komplement kann an einer Wortstelle, z.B. C_x (nicht dargestellt) gespeichert werden. Die Summe S_x wird dargestellt durch den Ausdruck:

S_x = C₁ (A_x +B_x + C_x., ) + Ay By C_x.,.

C_x. erhält man durch Abfragen der WortstelleC_x und Übertragen des Signals auf ein Schieberegister, z.B. Register8 in Fig. 1, sowie Verschiebung der as Signale um eine Bitposition nach links und Speichern des Komplements des Signals auf einer Wortstelle C_x,.

Die folgenden Majoritätsoperationen laufen dann im Speicher ab (angenommen, daß die Wörter A und B an den Stellen A und B gespeichert sind).

Wörter A, B und C_x gleichzeitig abfragen, um die Majoritätsoperation durchzuführen.
Wortstelle D löschen und Ergebnis von 1 in D setzen durch Senken der Kollektorspannung über Leitung la und ar-chließendes Anheben der Spannung nach angemessener Verzögerung. Die Stelle D speichert dann das Komplement der Majoritätsfunktion von A, B und C_x, nämüch

A-B+ BV₁ + A¹C_x.

3. Wörter A, C_x, und D gleichzeitig abfragen, um Majoritätsoperation durchzuführen.

4. Stelle E löschen und Ergebnis der Operation 3 nach £ setzen.

5. Wörter B, C_x j und D gleichzeitig abfragen, um Majoritätsoperation auszuführen.

6. Stelle F löschen und Ergebnis der Operation 5 nach F setzen.

7. Wert D abfragen.

8. Wortstelle 75 löschen und Komplement von D nach 25 setzen.

9. Wörter E, F und 25 gleichzeitig abfragen, um Majoritätsoperationen auszuführen.

Das Differentialsignal auf den jeweils zwei Bitleitungen 2 a und 25 stellt als Ergebnis der Operation 9 die Summe S_x dar.

Der oben angegebene Algorithmus kann durch gleichzeitiges Löschen der Wortstellen D, E, F und T> vor der Operation 1 beschleunigt werden.

Hierzu 1 Blatt Zeichnungen

Claims (5)

1 2 oder Majoritätsschaltungen (Ai) eine Schiebe- Patentansprüche: schaltung (8) angeordnet ist, die eine links- oder Rschtsverschiebung der in der Matrix gespeicher-

1. Speicheranordnung zur Durchführung logi- ten Wörter über die Majoritätsschaltuagen (M) scher und arithmetischer Grundoperationen mit 5 steuert.

einer Vielzahl von in Form einer Matrix in Zeilen
und Spalten angeordneten und zeilenweise in

mehreren parallelen Registern zusammengefaßten

Speicherzellen, die ihren Informaüonsinhalt
untereinander austauschen können, die außerdem io

über eine Wortleitung ausgelesen werden können, Die Erfindung betrifft eine Speicheranordnung zur

während gleichzeitig andere Speicherzellen in der Durchführung logischer und arithmetischer Grund-Speicheianordnung über eine andere Wortleitung operationen mit einer Vielzahl von in Form einer gelesen werden, dadurch gekennzeich- Matrix in Zeilen un$ Spalten angeordneten und net, daß zwischen den Bitleitungen oder Aus- 15 zeilenweise in mehreren parallelen Registern zusamgangsleitungen (2), denen ein gemeinsames mengefaßten Speicherzellen, die ihren Informations-Schieberegister (8) and eine Erkennungsschaltung inhalt untereinander austauschen können, die außer-(4) zur AbfUhlung der Summe nachgeschaltet dem über eine Wortleitung ausgelesen werden könsind, je eine Schwellwert- oder Majoritätsschal- nen, während gleichzeitig andere Speicherzellen in tung (M) angeordnet ist, die von einer gemein- 20 der Speicheranordnung über eine andere Wortleitung samen Steuerleitung (3) und den Ausgangssigna- gelesen werden.

len jeweils einer Bit- oder Ausgangsleitung (2) Außer den bekannten Speicheranordnungen, die

gesteuert werden und die entsprechend den an- keinen Austausch der gespeicherten Daten innerhalb liegenden Eingangssignalen ein Ausgangssignal des Speichers ausführen können, sind auch solche liefern, das auf die mit dem Ausgang der Schwell- 35 bekanntgeworden, die den Speicherinhalt von Speiwertschaltung (M) verbundene Leitung (2) und cherzellen einer Wortleitung in Speicherzellen, die auf den Eingang einer weiteren Schwellwert- einer anderen Wortleitung zugeordnet sind, innerhalb schaltung (M) gelangt. einer Speicherebene oder einer Speicheranordnung

2. Speicheranordnung nach Anspruch 1, da- übertragen können.

durch gekennzeichnet, daß zur arithmetischen 30 Eine derartige Speicheranordnung ist z. B. durch Addition zweier mehrstelliger Operanden zwei die deutsche Patentschrift 1 228 309 bekanntgewor-Wortleitungen (A und B) gleichzeitig adressiert den. Die darin beschriebene Speichermatrix ist zwar werden, deren zugeordnete Speicherzellen die zu mit supraleitenden Schaltelementen ausgerüstet, kann addierenden Operanden enthalten, daß die von jedoch auch mit Transistor-Speicherzellen ausgerüstet den Speicherzellen gelieferten Ausgangssignale 35 werden. Diese Speichermatrix aus mehreren parallesich auf den Bitleitungen (2) überlagern und auf len Registern ist dadurch charakterisiert, daß sie für die Eingänge der Schwellwertschaltungen (M) jede Spalte der Matrix mindestens eine Eingabegelangen, wo sie gegebenenfalls ein Übertrags- leitung und mindestens eine Entnahmeleitung besitzt, signal bilden, das die Schwellwertschaltungen (M) daß mindestens einer der Entnahmeleitungen eine in höherstelliger Richtung durchläuft, und daß 40 weitere Leitung parallel geschaltet ist, die einen in für einen entstehenden Übertrag in der letzten seinem Leitfähigkeitszustand umsteuerbaren Teil zum Stelle der Matrix eine Leitung (5) vorhanden ist, Rückstellen aufweist, und daß die beiden paralleldie den Ausgang der höchststelligen Schwellwert- geschalteten Leitungen an eine Stromquelle angeschaltung (My) mit dem Eingang der niedrigst- schlossen sind, so daß die beiden parallelgeschalteten stelligen Schwellwertschaltung (M₀) der Speicher- 45 Leitungen zusammen einen Zwischenspeicher für die matrix verbindet. einem der Speicherelemente der Spalte entnommene

3. Speicheranordnung nach den Ansprüchen 1 Information bilden.

und 2, dadurch gekennzeichnet, daß eine Schwell- Obwohl es möglich ist, in dieser Speicheranordwertschaltung (M) aus zwei emittergekoppelten nung die supraleitfähigen Speicherelemente durch Transistoren (7) besteht, daß die Emitter aller 50 äquivalente Transistorschaltungen zu ersetzen, hat Schwellwertschaltungen (M) einer Matrix von diese Schaltung jedoch den beträchtlichen Nachteil, einer gemeinsamen Steuerleitung (3) gespeist wer- daß die äquivalenten Transistorschaltungen technisch den, daß der Kollektor des einen Transistors mit sehr aufwendig sind und daß kein exaktes Arbeiten einer Bit-L-(2a) und der Kollektor des anderen mit dieser Schaltungsanordnung möglich ist, wenn Transistors mit einer Bit-O-Leitung (2b) vcrbun- 55 Transistor-Speicherelemente verwendet werden,
den ist, währenddem die Basis des jeweiligen Auch ist die Übertragsdurchschaltung bei einer Transistors (7) mit der entsprechenden Bit-O- Addition von zwei Wörtern, die in benachbarten oder Bit-L-Leitung benachbarter Speicherzellen Registern gespeichert sind, sehr langwierig und ververbunden ist. mindert dadurch die Operationsgeschwindigkeit des

4. Speicheranordnung nach Anspruch 3, da- 60 gesamten Speichers.

durch gekennzeichnet, daß als Speicherzelle eine Außerdem ist durch die USA.-Patentschrift

kreuzgekoppelte Doppel-Emitter-Zelle in der 3 111 580 eine Addiervorrichtung zur unmittelbaren

Matrix angeordnet ist. Addition eines Addenden zum Inhalt eines von

5. Speicheranordnung nach den Ansprüchen 1 mehreren innerhalb einer Matrix frei wählbaren bis 4, dadurch gekennzeichnet, daß die Bit- oder 65 Registern bekanntgeworden, bei der es nicht erforder-Ausgangslcitungen (2) mit einer Erkennungs- lieh ist, zum Zwecke der Addition den Addenden schaltung abgeschlossen sind und daß zwischen herauszulesen. Obwohl diese Additionsvorrichtung der Erkennungsschaltung und den Schwellwerk keine Zwischenspeicher für den Addenden erfordert,