DE1774675C3 - Elektronisches Rechengerat mit einer Speichermatrix - Google Patents

Description

Die Erfindung betrifft ein im Serien-Serien-Betrieb arbeitendes elektronisches Rechengerät mit einer Matrix aus magnetischen Speicherelementen zum Speichern eines Operanden und/oder Resultates in Form binär verschlüsseher Dezimalzahlen mit Zeilen- und Spaltenleitern. Zeilen- und Spalten-Wählschaltungen sowie Schreib- und Lese-Treiberschaltungen und mit einer Schaltung zum Erzeugen von Schreibund Lese-Befehlen für die mit den Zeilen und Spaltenieitern gekoppelten Treiberschaltungen.

Bei elektronischen Rechengeräten, insbesondere Tischgeräten, besteh; ein starkes Bedürfnis nach Ver-

ringerung der Größe und des Gewichts. Wegen ihrer bekannten Vorteile in dieser Hinsicht wird die Kernspeichermatrix im großen Umfang für Speicherzwecke in programmgesteuerten digitalen Großrechenanlagen verwendet. Da bei ihr für die Eingabe und die Ausgabe von Informationen jeweils Lese- und Schreibvorgänge durchgeführt werden müssen, war sie jedoch bisher nicht besonders gut für ein Register geeignet, das mit hohen Informationsein- und Informationsausgabefrequenzen arbeitet. Man hat es daher bislang vorgezogen, Register statt mit Magnetspeichermatrizen z. B. mit Flipflops aufzubauen.

Es ist bekannt, für die erforderliche Ansteuerung der jeweils ausgewählten Kerne einer Kernspeichermatrix Schaltkerne zu verwenden. Dieses Wählsystem ist jedoch mit beträchtlichem Aufwand verbunden, da eine große Anzahl von Signalen zum Wählen eines jeweiligen Speicherplatzes beim Schreiben oder Lesen und, damit eine beliebige Kombination dieser Signale möglich ist, je eine Schaltkernmatrix für die Zeilen- und Spaltenwahl zusätzlich zur Speichermatrix benötigt werden. Beispielsweise werden in der Schaltkernmatrix für die Zeilenwahl mehrere Gruppen von Wählsignalen an die Eingangsleiter dieser Matrix angelegt, deren Ausgänge mit den Zeilenleitern der Speichermatrix verbunden sind. Außerdem muß die Kombination der Wählsignale zum Auffinden des jeweiligen Speicherplatzes decodiert werden.

Erhebliche Schwierigkeiten ergeben sich ferner bei Verwendung einer Magnetspeichermatrix als Register eines Rechenwerks dadurch, daß die Informationen der einzelnen Speicherplätze einer Magnetspeicherraatrix beim Serienbetrieb bisher gewöhnlich Bit für Bit abwechselnd gelesen und geschrieben wurden (die Information z. B. eines Magnetkernes wird bekanntlich beim Lesen gelöscht, so daß sie anschließend wieder geschrieben werden muß, wenn der Speicherzustand aufrechterhalten werden soll). Diese Schwierigkeiten beziehen sich vor allem auf den Zeitaufwand, die Dezimalkorrektur und die Verschiebung im Register. Man könnte zwar ohne weiteres verschiedene Rechenoperationen auf der Grundlage jeweils abwechselnd aufeinanderfolgender Lese- und Schreibvorgänge während jeder Bitperiode durchführen, indem jeweils die Information eines Bits gelesen, dann an die betreffenden Einheiten des Rechenwerkes übertragen und unmittelbar darauf in die ursprüngliche Adresse zurückgeschrieben wird. Wenn jedoch beispielsweise numerische Informationen im binärverschlüsselten Dezimalcode (1 Ziffer = 4 Bits) in einer Kernspeichermatrix gespeichert und mittels eines rein binären Addierwerks addiert werden sollen, ist bekanntlich, wenn ein dezimaler übertrag erzeugt wird, eine Korrektur um + (> erforderlich. Entsprechendes gilt für die Subtraktion (Korrektur um —6). Bei der Methode des abwechselnden Lesens und Schreibens fallen auf jede ZifTernperiode vier aufeinanderfolgende Lese-Schreibzyklen, je einer pro Bit periode, und auf der Basis dieser ZifTernperiode erfolgt die Addition (oder Subtraktion). Es wird also für jeden binären Rechenschritt (Addition oder Subtraktion) und für die dazugehörige Dezimalkorrektur eine ZifTernperiode (8 Bitperioden) benötigt. Folglich werden für die Rechenoperation (Addition oder Subtraktion) einer Zifferneinheit insgesamt zwei ZifTernperioden (16 Bitperioden) benötigt. Demgegenüber beträgt bei einem Flipflop-Register der erforderliche Zeitaufwand für die gleiche Rechenoperation nur 7 bis 8 Bitperioden. Da die Addition (Subtraktion) die Grundlage für die Multiplikation (Division) bildet, ist

eine Verkürzung der Rechenzeit sehr wünschenswert

Der Dezimalkorrekturschritt erfolgt in der Praxis

so, daß das Resultat der rein binären Rechenoperation

in einem Register gespeichert wird, das Vorhandensein

oder, NichtVorhandensein eines dezimalen Übertrags

(bzw. Borgers) aus dem Registerinhalt ermittelt wird,

bei Vorhandensein eines solchen Übertrags durch einen zwischen den Zifferastellen des Registers angeordneten Umsetzer das Resultat des Rechenschrittes um die Größe +6 geändert wird und damit die erforderliche Korrektur auf eine Dezimalzahl erfolgt, wobei allerdings zwischen sämtlichen benachbarten Ziffernstellen des Registers jeweils ein solcher Umsetzer vorgesehen werden muß.

Damit außer Addition und Subtraktion auch Multiplikationen bzw. Divisionen möglich sind, müssen im

• Register die darin gespeicherten numerischen Werte in die jeweils höhere bzw. niedrigere Stelle verschiebbar

sein. Mit einer Magnetspeichermatrix herkömmlicher Art läßt sich eine solche Verschiebefunktion nicht realisieren. Eine Linksverschiebung läßt sich zwar durch Auslesen und zeitweiliges äußeres Zwischenspeichern der betreffenden Größe und Einschreiben

derselben beim nächsten Schreibintervall in die nächsthöhere Ziffernstelle erreichen. Im Fall der Rechtsverschiebung ist es aber unmöglich, unmittelbar nach dem Lesen einer Größe diese wieder in die nächstniedere Stelle einzugeben. Wie beim Flipflop-Register

muß die Linksverschiebung um eine der Gesamtstellenzahl -1 entsprechende Anzahl von Malen wiederholt werden. Hierfür wird eine beträchtliche Zeit benötigt. Aus der USA-Patentschrift 3 Hl 580 ist ein Wortregister bekannt, das aus einer Anzahl von bistabilen

ferromagnetischen Dünnfilmelementen besteht und in welchem ein Wort direkt verändert werden kann, etwa durch Anlegen eines Zählimpulses, ohne dabei aus dem Register herausgelesen zu werden. Das Register kann einen Zählspeicher oder einen Addierspeicher bilden. In beiden Fällen sind die Wörter aber nicht als binär verschlüsselte Dezimalzahlen, sondern rein binär und jeweils nur in einer Zeile von Speicherelementen gespeichert. Die obenerläuterten

ν Schwierigkeiten z. B. hinsichtlich der Wählsteue-

rung werden durch diese bekannte Regisieranordnung nicht behoben.

Aufgabe der Erfindung ist, ein Ansteuersystem für eine Magnetspeichermatrix anzugeben, durch welches sich diese als Operanden- und Ergebnisregister eines Rechenwerkes mit Serien-Serien-Betrieb für binär verschlüsselte Dezimalzahlen verwenden läßt.

Die Erfindung löst diese Aufgabe dadurch, daß bei einem Rechengerät der eingangs genannten Art die Bits der einzelnen Ziffern in Spaltenrichtung und die Ziffern in Zeilenrichtung der Matrix bzw. umgekehrt angeordnet sind, daß eine Schaltung zum Erzeugen von zur Steuerung der Rechenoperationen dienenden Bit-Zeitsignalen und das entsprechende Vielfache der Periode der Bit-Zeitsignale dauernden Ziffern-Zeitsignalen vorgesehen ist, daß die Bil-Zeitsignale zum aufeinanderfolgenden Lesen und zum aufeinanderfolgenden Schreiben jeweils sämtlicher Bits einer Ziffer dienen, während die Spaltenwählschaltung dieser Ziffer vom entsprechenden Ziffern-Zeitsignal ausgewählt wird, und daß während des aufeinanderfolgenden Lesens und des aufeinanderfolgenden Schreibens aller Bits einer Ziffer jeweils eine Teiloperation durchgeführt wird.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Erfindungsgemäß werden also die für die zeitliche Steuerung des Serienbetriebes erforderlichen Bit- und Ziffern-Zeitsignale in einer zweckmäßigen Weise zum Steuern der Zeilen- und Spaltenwahl der Matrix genutzt, wobei das abwechselnde Lesen und Schreiben nicht Bit für Bit, sondern Ziffer nach Ziffer erfolgt. Ein Ziffern-Zeilsignal hat vorzugsweise die Dauer von zwei Dezimalziffern (z. B. 8 Bits), die ihrerseits jeweils die Dauer der Lese- und Schreib-Befehlssignale haben können.

Die Erfindung hat den Vorteil, daß zum Durchführen von Rechenoperationen der Zeitaufwand geringer ist, als es bei bitweise abwechselndem Lesen und Schreiben möglich wäre. Außerdem sind für die Zeilen- und Spaltenwahl keine Schaltkerne und auch keine Decodierschaltungen erforderlich, da statt besonderer Wählsignale die Ziffer- und Bit-Zeitsignale verwendet werden. Ein besonderer Vorteil besteht auch darin, daß eine Rechtsverschiebung in der Matrix ebenso einfach durchführbar ist wie eine Linksverschiebung.

Ein bevorzugtes Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt. Es zeigt

F i g. 1 das Blockschaltschema eines Rechengerätes gemäß der Erfindung.

F i g. 2 a bis 21 Symbole von logischen Grundschaltungen des Rechengerätes und Schaltungsbeispiele hierfür,

Fi g. 3 a bis 3 i graphische Darstellungen von verschiedenen Taktsignalen für die Steuerung des Gerätes sowie Ausführungsbeispiele von Schaltungen zum Erzeugen dieser Signale,

F i g. 4 a bis 4 c Einzelheiten eines Registers,

Fig. fia bis 5d Schaltungseinzelheiten eines Ausführungsbeispiels des Rechenwerks und

Fi g. 6 a bis 6 c Schaltungen und eine graphische Darstellung zur Erläuterung des Verschiebevorganges im Magnetkernregister.

Kurzbeschreibung des Rechengerätes

F i g. 1 zeigt das Blockschaltscherna eines elektronischen Tischrechners, der als aus zwei Haupteinheiten, dem Operationsteil und dem Steuerwerk bestehend angesehen werden kann. Der Operationsteil umfaßt Hauptregister 1 und 2, Pufferregister 3 und 4, ein Anzeigepufferregister 5, ein Dezimalkommaregister 6, ein Addierwerk (Subtrahierwerk) 7 und eine Tastatur 8. Das Steuerwerk umfaßt einen Programmgeber 9, einen Adressenzähler 10, ein Zustandsbestimmungs-Flipflop 11, einem Uhrimpulsgenerator 12 und einen Taktgeber 13. Ferner ist ein Energieversorgungsteil 14 vorgesehen. Alle vom Rechner verarbeiteten Zahlenwerte sind binärverschlüsselte Dezimalzahlen (1 Ziffer = 4 Bits)

Die beiden Hauptregister 1 und 2 bestehen jeweils aus Magnetspeichereinheiten, insbesondere Kernspeichereinheiten, die einen ersten Operanden, einen zweiten Operanden oder ein Rechenresultat speichern. Die Speicherkapazität dieser Register beträgt jeweils maximal 16 Ziffern (16x4 Bits) binärverschlüsselter Dezimalzahlen. Einzelheiten der genannten Einrichtungen werden später beschrieben. Die den Haupt· registern 1 und 2 zugeordneten Puffenegisier 3 und 4 bestehen aus jeweils vier Flipfiops und haben jeweils eine Kapazität von einer Ziffemeinheit. Diese Puffcrregister dienen dazu, di; ausgelesenen Inhalte der Hcuptregister 1 und 2 vorübergehend zwischenzuspeichern. Das Addierwerk 7, das rein binäre Additionen (Subtraktionen) vornimmt, ist ein Volladdierer (Vollsubtrahierer), dem die zu addierenden Größen (vgl. die Eingangssignale O₁ und O₂ in F i g. 5) sowie ein Eingangssignal (F_c), das den übertrag (Borger) von der nächstniederen (nächsthöheren) Stelle repräsentiert, zugeführt sind. Außerdem ist ein Ubertragsspeicher (Borgerspeicher) vorgesehen, dessen Einzelheiten später erläutert werden. Das Anzeigepufferregister 5 dient

ίο dazu, für die Anzeige eines Rechenresultats oder Registerinhalts durch Glimmentladungsröhren die anzuzeigenden Werte zeitweilig zwischenzuspeichern und dadurch eine Dezimalausgangsgröße für die Steuerung der Glimmentladungsröhren zu gewinnen.

Das aus vier Flipflops bestehende Dezimalkommaregister 6 mit einer Kapazität von einer Ziffemeinheit dient dazu, die Dezimalkommastellung eines Zahlenwertes als numerische Information zu speichern. Die Tastatur 8 enthält Zahleneinstelltasten, verschiedene Operationstasten für z. B. »Anzeige«, »Löschen« usw. sowie dazugehörige Relais.

Der Programmgeber 9 enthält ein Diodenmatrixsystem und erzeugt Mikrobefehle für die Durchführung der verschiedenen Operationen. Die Mikrobefehle werden den Eingängen von jeweils zwischen den einzelnen Verarbeitungseinheiten angeordneten Verknüpfungsgliedern (Torgliedern) zugeführt und steuern den Fluß der numerischen Information. Es sei angenommen, daß in der Diodenmatrix mehrere oder einige zehn Eingangsadressenleitungen für die Multiplikation vorgesehen sind und eine Adressenleitung gewählt wird. Die mit der Diodenmatrix über Dioden gekoppelten Ausgangsleitungen werden dann angesteuert, so daß sie verschiedene Arten von Mikrobefehlen bereitstellen, wodurch der Informationsfluß zwischen den entsprechenden Einheiten gesteuert wird. Der Adressenzähler 10 markiert im Zuge des Fortschreitens der Rechenoperation entsprechende Programmadressenleitungen. Das Zustandsbestimmungs-Flipflop 11 ermittelt entsprechend den jeweiligen Erfordernissen während des Ablaufs der Rechenoperation die internen Zustände verschiedener Einheiten. Durch die entsprechende Ausgangsgröße dieses Flipflops werden die Programmadressenleitungen geschaltet und gewählt, so daß Mikrobefehle entsprechend den jeweiligen Erfordernissen erzeugt werden und dadurch die Wirksamkeit des Operationsablaufes stark verbessert wird.
Außerdem sind im Rechner eine Anzahl von Beur- teilungs- oder Ptüf-Flipflops vorgesehen. Der Uhrimpulsgenerator 12 erzeugt Uhrimpulse, auf Grund deren die synchrone Steuerung der verschiedenen Einheiten erfolgt. Der Taktgeber 13 leitet aus den Uhrimpulsen Bitzeitsignale, Ziffernzeitsignale sowie Lese- und Schreibbefehlssignale ab. Diese Einheiten werden später noch im einzelnen beschrieben. In der Zeichnung sind nur die wesentlichen, nicht jedoch samtliche Übertragungsleitungen zwischen den verschiedenen Einheiten gezeigt.

Zunächst sollen die logischen Grundschaltungen des Rechners an Hand der F i g. 2, weiche die Symbole

sowie Schaltungsbeispiele dieser Grundschaltungen

zeigt, erläutert werden.

Das Schaltsymbol nach Fig. 2a bezeichnet die

Funktion der logischen Produktbildung, für welche man z.B. die Schaltung nach Fig. 2 b verwendet Mehrere (im vorliegenden Fall drei) Dioden 21 bis 23 sind einerseits gemeinsam an einen Arberlswiderstai»d

24 angeschlossen, wobei dieser Anschlußpunkt den Ausgang der Anordnung bildet, während die anderen Enden dieser Dioden als Eingänge dienen. Für die logische Summenbildung entsprechend dem Symbol nach Fig. 2c verwendet man z.B. die Schaltung nach Fig. 2d. Die Schaltung entspricht der nach F i g. 2b, mit Ausnahme der Tatsache, daß die Dioden

25 bis 27 umgepolt sind und die.über den Arbeitswiderstand 28 angeschlossene Spannungsquelle die entgegengesetzte Polarität hat. Ein Inverter entsprechend dem Schaltsymbol nach Fig. 2e wird durch die Schaltung nach Fig. 2f realisiert, wobei ein Transistor 29 über einen Widerstand 30 an seiner Basis die Eingangssignale empfängt und das in der Polarität umgekehrte Ausgangssignal am Kollektor dieses Transistors abgenommen wird. Ferner sind an den Kollektor eine Klemmdiode 31 und ein Arheitswiderstand 32 angeschlossen, während mit der Basis ein Vorspannwiderstand 33 verbunden ist. Der durch das Schaltsymbol nach Fi g. 2 g dargestellte Emitterverstärker wird gemäß Fi g. 2 h durch lediglich einen Transistor 34 und einen Arbeitswiderstand 35 realisiert, wobei das Ausgangssignal am Emitter des Transistors abgenommen wird. Das durch das Schaltsymbol nach F i g. 2i bezeichnete Flipflop wird gemäß F i g. 2j durch eine Schaltung mit zwei Transistoren 36 und 37 realisiert, deren Basen jeweils über einen Widerstand 38 bzw. 39 galvanisch mit den Kollektoren über Kreuz gekoppelt sind. Die Kollektoren sind jeweils über einen Arbeitswiderstand 40 bzw. 41 an eine Spannungsquelle angeschlossen, während die Emitter geerdet sind. Die Basen erhalten über je einen Widerstand 42 bzw. 43 eine Vorspannung. Ferner sind Widerstände 44 und 45, Kondensatoren 46 und 47 sowie Dioden 48 und 49 als Tasteingänge oder Steuergatter vorgesehen. Für die exklusive Summenfunktion entsprechend dem Schaltsymbol nach Fi ρ 2k wird die Schaltung nach Fi g. 21 verwendet, bei der zwei Transistoren 52 und 53 vorgesehen sind, die mit ihrer Basis jeweils über einen Widerstand 54 bzw. 55 mit dem Emitter des entsprechend anderen Transistors verbunden sind, wobei den beiden Verbindungspunkten jeweils ein Eingangssignal zugeführt ist. Die beiden Kollektoren sind über einen gemeinsamen Arbeitswiderstand 56 an eine Betriebsspannungsquelle angeschlossen. Das Ausgangsmaterial wird vom Verbindungspunkt der beiden Kollektoren abgenommen.

Taktsignale

Die Zeitbasis für die verschiedenen Taktsignale zum synchronen Steuern des Serienbetriebs des Gerätes als Ganzes wird durch die vom Uhrimpulsgenerator 12 erzeugten Uhrimpulse CP gebildet. Die Uhrimpulse haben eine Grundfrequenz von 100 kHz und eine Periode von 10 Mikrosekunden. Als Uhrimpulsgenerator 12 dient ein Multivibrator mit einer Kippfrequenz von 100 kHz, dessen Ausgangsschwingung den Taktsignalgenerator oder Taktgeber 13 so steuert, daß dieser die verschiedenen Taktsignale erzeugt. In F i g. 3a sind an den Ausgang des Uhrimpulsgenerators 12 zwei Inverterstufen 61 und 62 angeschlossen, an deren Ausgang ein Uhrimpuls CPB zum Erzeugen der Taktsignale abgenommen wird. Dieser Uhrimpuls stellt die phasenverkehrte Version des Uhrimpulses CP dar, wie Fig. 3b zeigt Ein Uhrimpuls CPCO zum Ansteuern der Magnetkerne wird aus dem Ausgangsimpuls des Uhrimpulsgenerators 12 durch den zweistufigen Inverter 63,64 und den Impulsverbreiterungskondensator 65 abgeleitet. Der Taktgeber 13 enthält acht Flipflop-Stufen 71,72, 73,74, 75,76, 77 und 78 sowie einen Decodierer. Da vier dieser Flipflops 71,72, 73 und 74 einfach hintereinandergeschaltet sind, wie Fig. 3 c zeigt, ergibt sich ein Oktal-Zähler 79, der eine Frequenzteilung bewirkt. F i g. 3 d zeigt die Signalverläufe für die einzelnen Zählerstufen. Die Flipflops 71 und 72 bilden einen Quartär-Zähler, dessen Ausgangssignale Bl und B 2 für die Erzeugung der Bit-Zeitsignale (J₁ bis 0₄ entsprechend den Bitzeiten oder Bitintervallen f, bis i₄ verwendet werden. Die Zustandsbedingungen Tür die Bit-Zeitsignale (J₁ bis (J₄ sind wie folgt:

02··

Bl- Bl = (BX + Bl) Bl Bl = (ΒΪ + Bl)

Bl Bl = (Bl + B2)
Bl · B2 = (Bl + B2)

Der Decodierer für die Gewinnung der Bit-Zeitsignale (J₁ bis Q₄ ist in F i g. 3e gezeigt. Die Ausgangssignale oder Bit-Zeitsignale (J₁ bis Q₄ werden dort mit Hilfe von ODER-Gliedern 81 bis 84 aus jeweils zwei Dioden und einem Invertertransistor 85 bis 88 erhalten. Der Zustand des Flipflops 73 wird nach jedem 4-Bit-Intervall umgeschaltet, wobei die Ausgangsgröße WF dieses Flipflops als Lesebefehl und die Ausgangsgröße WF als Schreibbefehl für die Kernmatrix (Register 1 und 2) verwendet werden. Der Flipflop 74 wird nach jedem achten Bitintervall umgeschaltet, und die Periode der Ausgangsgröße Dl dieses Flipflops entspricht einem Ziffernintervall T₁. Die zeitliche Beziehung dieser Taktsignale ist in Fi g. 3 f wiedergegeben. Besonders zu beachten ist, daß erfindungsgemäß die Leseperiode und die Schreibperiode jeweils ein Intervall von vier Bits umfassen, so daß (anders als wenn der Lese- und der Schreibvorgang für jedes Bit wiederholt werden, also bitweise stattfinden würde) erfindungsgemäß der Lese- und der Schreibvorgang für jede Zifferneinheit der Zahlenwertinformation wiederholt werden, also ziffernweise stattfinden. Dadurch läßt sich der Operationsteil stark vereinfachen und die Arbeitsgeschwindigkeit erhöhen. Gemäß diesem wesentlichen Merkmal der Erfindung erfolgt zwar wie bei einem herkömmlichen System das Auslesen der Information aus der Magnetspeichermatrix Bit für Bit, jedoch hat der Lesevorgang ais solcher die Dauer einer Zifferneinheit der Zahlenwertinformation. Die ausgelesenen Werte werden im Pufferregister 3 mit einer Kapazität von einer Ziffer vorübergehend parallel gespeichert. Anschlie ßend an den Lesezyklus erfolgt der Schreibvorgang in entsprechender Weise für die einer Zifferneinheit entsprechende Zeitdauer oder Anzahl von Zeiteinheiten

Die Flipflops 74 bis 78 bilden als Ganzes einen 20-Ausgang-Zähler (einen sogenannten Eicosal-Zähler), dessen einzelne Ausgangsgrößen Dl bis D 5 dazu verwendet werden, die Ziffernzeiten T₀ bis Ti₉ repräsentierende Signale Φ_ο bis Φ,, zu erzeugen. In diesem Falle sind insgesamt 25 Zustände realisierbar. Da jedoch in der Praxis nur 20 Zustände benötigt werden, werden die restlichen 12 Zustände übersprungen, und es wird auf den ersten Zustand zurückgeschaltet. Da ferner bei der Rechtsverschiebung der Zähler umgekehrt werden muß uad dies mit einer einfachen Kaskadenschaltung nicht möglich ist und

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da außerdem die Logikfunktionen am Setzeingang und am Rücksetzeingang zwangläufig kompliziert werden, ist zur Bewältigung dieser Probleme eine spezielle Anordnung vorgesehen, auf die noch eingegangen wird.

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Wie F i g. 3 g zeigt, ergibt sich auf der Eingangsseite der Flipflops 75 bis 78 die nachstehende Logikverknüpfung. In den folgenden Gleichungen bedeute^ FF ein Flipflop, RS ein Umkehrbefehlssignal und Rg ein Sprungbefehlssignal.

FFlS Setzeingang = RS · Dl + RS Dl

FFlS Rücksetzeingang = RS- Dl + RS- Dl

FF76 Setzeingang = RS ■ Rg ■ <l\ + RS ■ D3~ + RS ■ </>„ ■ D3

FF76 Rücksetzeingang = RS ■ D3 + RS- D3

FFIl Setzeingang = RS ■ D4 · Φ, + RS ■ DA

FFIl Rückselzeingang = RS-D4 + RS-D4

FFlS Setzeingang = RS ■ Rg ■ <l\ -j- RS ■ D5 + RS ■ DS

FFlS Rücksetzeingang = RS ■ D5 + RS ■ DS + RS ■ Φ₁₉

Die Bedingungen für die Gewinnung der Ziffernzeitsignale sind nachstehend mit Bezug auf F i g. 3 h, in der die Signalverläufe für die Flipflops 74 bis 78 gezeigt sind, angeführt:

Φ_ο = DlDl-D3D4DS = (Dl + Dl + D3 + D4 + D5) Φ, = D1D2D3D4D5= (Dl + Dl + D3 + D4 -t- DS) 02 = DlDl- D3D4- DS= (Dl + Dl + D3 + D4 -I- D5)

Φ₁₉ = Dl Dl D3 ■ D4 ■ DS = (Dl + Dl + D3 + D4 + DS)

Der Decodierer für die Gewinnung der Ziffernzeitsignale Φ_ο bis Φ,₉ kann schaltungsmäßig ähnlich aufgebaut sein wie der Decodierer für die Bitzeitsignale. Ein Teil einer entsprechenden Schaltung ist in Fig. 3 i gezeigt. Wie man sieht, enthält der Decodierer eine Anzahl von Dioden 91 bis 95, welche eine logische Summe 96 bilden, und einen Invertertransistor 97.

Aufbau der Register

Die Register werden gemäß einem Ausführungsbeispiel durch eine Kernmatrixebene gebildet. Für die Kerne verwendet man im allgemeinen kleine Ringkerne aus feiTomagnetischem Material, wobei die Speicherung von Binärinformationen in der Weise erfolgt, daß man den positiven und negativen Remanenz-Zuständen der Kerne die Binärwerte »0« bzw. »1« zuordnet. Um den Speicherinhalt auszulesen, muß man durch die Ansteuerleitungen einen Strom + l_m schicken, der die Koerzitivkraft in den Magnetkernen übersteigt, wie in F i g. 4a gezeigt, wobei mit Stromkoinzidenz-Ansteuerung gearbeitet wird. Bei matrixförmiger Anordnung der Kerne wird also durch die entsprechenden Anstenerleitungen jeweils ein Strom /_m/2 in Spaltenrichtung und in Zeilenrichtung geschickt, so daß der am Kreuzungspunkt der betreffenden Leitungen befindliche Kern von einem Strom JJl + IJ2 durchflossen und dadurch unter Auslesen der dort gespeicherten Information oder Einschreiben von Information durch Strom'toinzidenz gewählt wird. Natürlich muß die Flußrichtung des Lesestromimpulses umgekehrt wie die des Schreibstromimpulses sein.

Für das Wählen der Spalten- und Zeilenansleuerleilungen wird erfindungsgeroäß eine neuartige Methode unter Verwendung eines Transistorschalters benutzt, wodurch die Leistungsfähigkeit der Anord-

nung gegenüber üblichen Auswahlsystemen erhöht wird.

Bei einem Transistor mit zwei symmetrischen pn-Ubergängen kann die Verstärkung sowohl zwischen Emitter und Kollektor als auch zwischen Kollektor

und Emitter mit nur geringem Unterschied des Verstärkungsgrades erfolgen. Im Falle der Vorwärtsrichtung (vom Emitter zum Kollektor), wie in F i g. 4b gezeigt, kann bei einem Basisstrom i_ch am Kollektoi ein Strom i_eb ■ β erhalten werden, während im Falle

der Rückwärtsrichtung (vom Kollektor zum Emitter bei einem Basisstrom i_ch am Emitter ein Strom i_cb ■ β erhalten werden kann, wobei β den Verstärkungsgrat in der Vorwärtsrichtung und ß' den Verstärkungsgrat in der Rückwsrtsrichtung bedeutet. Bei Anwendunj

dieses Prinzips arbeiten die Transistoren als in beide] Richtungen wirkende Schalter für die Wahl de Spalten- und Zeilenansteuerleitungen.

Das hier beschriebene Rechengerät enthält zwc Kernregister als Hauptregister 1 und 2 für die gleich

zeitige Speicherung eines ersten Operanden und eine zweiten Operanden einer binärverschlüsselten Dezi malzahl aus z. B. 16 Ziffern (16 - 4 Bits). Wie F i g. 4 zeigt, sind 16-8 Kerne, und zwar je sechzehn für jed Spaltenansteucrleitung 101 bis 116 und je acht Π!

«s jede Zeilenansteuerleitung 121 bis 128 vorgesehei Die beiden Arten von Ansteuerleitungen durchsetze in zueinander rechtwinkligen Richtungen die en zelnen Kerne der Matrix. Ferner sind die Haup

register 1 und 2 mit unabhängigen Leseleitungen (nicht gezeigt) ausgerüstet. Jeder der Ansteuerleitungen 101 bis 116 und 121 bis 128 ist je einer der Transistoren 131 bis 146 bzw. 151 bis 158, die den erwähnten in beiden Richtungen wirkenden Schaltvorgang durchführen, zugeordnet. Die Spaltenrichlung der Matrix entspricht den Ziffern stellen des Registers, während die Zeilenrichtung den Bilstellen der einzelnen Ziffern entspricht. Das linke Ende der Spaltenrichtung entspricht der niedrigststelligen Ziffer, während das obere Ende der Zeilenrichtung dem niedrigststelligen Bit entspricht. Die Wähltransistor η der Spaltenrichtung werden synchron mit entsprechenden Ziffernzeilen (T₂ bis T₁₇ aus T₁, bis T₁₉) ma einem Halbwählstrom IJl zur Wahl der Ziffernstelle angesteuert, während die Transistoren der Zeilenrichtung synchron mit entsprechenden Bitzeiten (r, bis t₄) zum Wählen der Bitstelle angesteuert werden, so daß der jeweils am ■ Kreuzungspunkt befindliche Kern gewählt wird. Wenn beispielsweise in der zweiten Ziffernstelle des Registers 1 die Dezimalzahl 3 (Binärzahl 0011) gespeichert ist und ausgelesen werden soll, wird im Ziffernintervall T₃ der entsprechende Schaltertransistor angesteuert, so daß in der Spaltenansteuerleitung 102 ein Halbwählstrom fließt, während die Zeilenansteuerleitungen 121 bis 124 nacheinander synchron mit den Bitintervallen I₁ bis i₄ gewählt werden. Dadurch wird zu den Zeiten WFt₁ (dem Bitintervall (, innerhalb der Leseperiode, wobei nachstehend die entsprechenden Symbole entsprechende Bedeutungen haben) und WFt₂ in der Leseleitung jeweils ein Ausgangssignal»!« erhalten, während zu den anschließenden Zeiten WFf₃ und WTt₄. jeweils ein Ausgangssignal »0« erhalten wird, so daß der gespeicherte Inhalt einer Zifferneinheit (0011) gewonnen wird. Wenn andererseits die Dezimalzahl 3 in die zweite Ziffernstelle eingeschrieben werden soll, wird während der Zeit WFT₃ (dem Ziffernintervall T₃ innerhalb der Schreibperiode) der Transistor 132 der Spaltenrichtung angesteuert, um die Spaltenansteuerleitung 102 zu wählen, während durch die Zeilenansteuerleitungen 121 und 122 lediglich zu den Bitzeiten f, und I₂ ein Halbwählstrom geschickt wird. Zu beachten ist, daß der Lesevorgang und der Schreibvorgang jeweils ausschließlich für eine 4-Biteinheit (eine Zifferneinheit) erfolgen.

Die Randorgane der Matrix umfassen einen Lesetreiberverstärker 161, einen Schreibtreiberverslärker 162, Lese-Exklusivschalter 163 bis 165 und Schreib-Exklusivschalter 166 bis 168. Der Lesetreiberverstärker 161 besteht aus einem pnp-Transistor. Das Lesebefehlssignal (WF) ist der Basis dieses Transistors zugeführt, dessen Kollektor über einen Widerstand 169 mit der einen Seite der Spaltenansteuerleitungsgruppe und außerdem über Widerstände 170, 171 und 172 mit den Basen von npn-Transistoren, welche die Lese-Exklusivschalter 163, 164 und 165 bilden, verbunden ist. Der Lese-Exklusivschalter 163 schaltet die Zeilenansteuerleitungsgruppe des Hauptregisters 1, während der Lese-Exklusivschalter 164 die Zeilenansteuerleitungsgruppe des Hauptregisters 2 und der Lese-Exklusivschalter 165 die Spaltenansteuerleitungsgruppe schaltet. Zwischen der Basis und dem Kollektor der einzelnen Transistoren liegt jeweils eine geeignete Vorspannung. Der Schreibtreiberverstärker 162 besteht ebenfalls aus einem pnp-Transistor, dessen Basis das Schreibbefehlssignal (WF) zugeführt ist. Dem Schreib-Treiberverstärker 162 sind die Schreib-Exklusivschalter 166 bis 168 zugeordnet. Der Schreib-Exklusivschalter 166 schaltet die Spaltenansteuerleitungsgruppe, während der Schreib-Exklusivschalter 167 die Zeilenansteuerleitungsgruppe des Kernregisters 1 und der Schreib-Exklusivschalter 168 die Zeilenansteuerleitungsgruppe des Hauptregisters 2 schalten.

Wenn der Lese-Treiberverstärker 161 in Betrieb ist, sind die Lese-Exklusivschalter 163 bis 165 sämtlich leitend, so daß die Spaltenleiter mit ihrem unteren Ende und die Zeilenleiter mit ihrem rechten Ende auf Massepotential liegen und sich solche Spannungsverhältnisse ergeben, daß der Halbwählstrom der Spaltenrichtung nach unten und der Halbwählstrom der Zeilenrichtung nach rechts fließt. Wenn dagegen der Schreibtreiberverstärker 162 arbeitet, sind die Schreib-Exklusivschalter 166 bis 168 leitend, so daß die Spaltenleiter mit ihrem oberen Ende und die Zeilenleiter mit ihrem linken Ende auf Massepotential liegen. Durch die neuartige Kombination der Lese- und Schreibtreiber mit den in beiden Richtungen wirkenden Wähltransistoren wird also die Randschaltung der Hauptregister 1 und 2 außerordentlich vereinfacht.

Addierwerk (Subtrahierwerk)

Der Binäraddierer als solcher ist ein Volladdierer mit drei Eingängen und besteht aus einer zweistufigen Anordnung von logischen Exklusiv-Summenschaltungen 175 und 176, wie Fig. 5a zeigt. Die Logik-Gleichung gegeben, in der a_x und a₂ Additionseingangssignale und F_c ein Ubertragssignal von der funktion der Anordnung ist durch die folgende nächstniederen Stelle bedeuten:

= O_x O₂F, + O₁O₂ Fr+äj = (a, O₂ + ä\ O₂) F_r + (O = AF_C + ÄF_C wobei

+ ö, S₂) F_c

A = O₁0₂ + ä\ O₂

Die Bedingung fur die Erzeugung eines Übertrags (Borgers) zwischen den einzelnen Bits der Additionsausgangs große ist bekanntlich durch die folgende Gleichung gegeben:

C⁺¹ = Sb (O₁ O₂ + o, F_c + O₂ F₁)" + Sb (ö, O₂ + a\ F_c + O₂ F_c)ⁿ - («2 F,F + (Λ, Sb + ö, Sb) (O₂ FJ

worin Sb ein Subtrakiionsbefehlssignal und η und π +1 Bitzeiten bedeuten.

Die beiden obigen Gleichungen werden rein binär behandelt, so daß die Ausgangsgröße des Addierers (Subtrahierers) einer Dezimalkorrektur unterzogen werden muß. Fig. 5b zeigt eine hierfür geeignete Anordnung, die ein Flipflop 177 zum Speichern des Übertrags (Borgers) zwischen den einzelnen -Bits (einschließlich des Bits der höchsten Bitstelle einer Ziffer und des Bits der niedrigsten Bitstelle der nächststelligen Ziffer) und ein Flipflop 178 zum Speichern des Übertrags (Borgers) zwischen den einzelnen Ziffern enthält Wie erwähnt, erfolgt die Bildung des Übertrags (Borgers) auf rein binärem Wege, und wenn eine Ziffer jeweils aus vier Bits besteht, tritt ein Übertrag (Borger) zur nächststelligen Ziffer erstmalig bei und oberhalb 2* auf. Jedoch muß bei dem vorliegenden Addierer (Subtrahierer), um das Resultat der rein binären Rechenoperation in eine binärverschlüsselte Dezimalzahl zu übersetzen, für sämtliche Zahlenwerte oberhalb 9 ein Übertragssignal (Borgersignal) erzeugt werden. Zum Zeitpunkt der Erzeugung dieses dezimalen Übertragssignals (Borgersignals) Nc muß nicht nur geprüft werden, ob ein nach einer Addition (Subtraktion) von vier Bits erzeugtes binäres Übertragssignal (Borgersignal) C anwesend ist oder nicht, sondern es muß auch geprüft werden, ob die Bitwerte der weiten, dritten und vierten Stelle des Rechenresultats der folgenden Prüfgleichung genügen. Der Übertrag (Borger) zwischen den einzelnen Ziffern wird im Füpflop 178 gespeichert.

c - d_A ■ d₃ + dt ■ d₂ + c =

+ d₂) + c

Der Prüfvorgang läßt sich an Hand der nachstehenden Funktionstabelle ohne weiteres verstehen.

Dezimalzahl	übertrag	Binärcode	Binärverschlüsselter Dezimalcode	J J
0		0 0 0 0	0 0 0 0	«4 «2
1		0 0 0 1	0 0 0 1
2		0 0 10	0 0 10	> d*d3
3		0 0 11	0 0 11	**4- Λ
4		0 10 0	0 10 0
5		0 10 1	0 10 1	1
6		0 110	0 110	. γ
7		Olli	Olli
8		10 0 0	10 0 0
9		10 0 1	10 0 1
10		10 10	0 0 0 0]
11		10 11	0 0 0 1
12		110 0	0 0 10
13		110 1	0 0 11
14		1110	0 10 0
15		1111	0 10 1
16	1	0 0 0 0	0 110
17	1	0 0 0 1	Olli
1.8	1	0 0 10	10 0 0
19	1-	0 0 11	10 0 1

35

45

55

6o

Die Ausgangsgröße des Addierers (Subtrahierers) wird im Pufferregister 3 zwischengespeichert.. Es wird daher zum Zeitpunkt WFt_A, zu dem die Rechenoperation beendet ist, durch Erfassen des Ausgangssignais FA des Addierers (Subtrahierers) und der Bitwerte X₃ und X₄ der dritten und vierten Stelle ües Pufferregisters 3 geprüft, ob ein dezimaler Übertrag (Borger) vorhanden ist oder nicht. Die Logikfunktion der Flipflops 177 und 178 für den Übertrag (Borger) ergeben sielt aus den nachstehenden Ausführungen.

In F i g. 5b ist zum Prüfen auf die Anwesenheit oder Nichtanwesenheit eines binären Übertrags (Borgers) zwischen den Bits eine Verknüpfungsanordnung mit einer logischen Hxklusiv-Summenschaltung 179, zwei UND-Güeder 180 und 181 und zwei ODER-Glieder 182 und 183 vorgesehen. Das Ausgangssignal des ODER-Gliedes 183 ist einem UND-Glied 184 zugeführt, das als weiteren Eingang das Signal Φ_Α empfängt und dessen Ausgangssignal über ein ODER-Glied 185 dem Flipflop 177 zugeführt ist. Zur Prüfung auf dezimalen Übertrag (Borger) ist außerdem eine Verknüpfungeanordnung mit dem ODER-Glied 186 und dem UND-Glied 187 vorgesehen, dem das Ausgangssignal FA des Addierers (Subtrahierers) und die Inhalte X₃ und X_A des Pufferregisters zugeführt sind, wobei das Ausgangssignal des UND-Gliedes 187 einem ODER-Glied 188 zugeführt ist, dessen Ausgangssignal über ein UND-Glied 189 mit weiteren Eingängen, denen da* Signal (WF), das Signal Φ₄ sowie Mikrobefehle ($6/ und @ zugeführt sind, zum anderen Flipflop 178 gelangt. Zum Zeitpunkt der Verschiebung des Rechenresultats für die Behandlung der nächststelligen Ziffer muß der dezimale Übertrag (Borger) als drittes Eingangssignal für den Addierer (Subtrahierer) bereitgestellt werden, zu welchem Zweck das UND-Glied 190 vorgesehen ist. Das Übertragssignal (Borgersignal) wird zum Zeitpunkt WFt₄. zum Flipflop 177 übertragen. @, @, @ usw. sind Mikrobefehle vom Programmgeber 9. {WF) und (WF) sind die Signale, die das Schreibintervall WF und das Leseintervall WF anzeigen.

Um das Resultat der Binärrechnung in eine binärverschlüsselte Dezimalzahl zu übersetzen, muß auf Grund des Ergebnisses der Prüfung auf Anwesenheit oder Abwesenheit eines dezimalen Übertrags (Borgers) eine entsprechende Korrektur vorgenommen werden. Erfindungsgemäß wird hierzu der erwähnte Ansteuerzyklus ausgenutzt, bei dem das Leseintervall und das Schreibintervall jeweils einen Zeitraum von vier Bits oder einer Ziffereinheit umfassen. In dem vier Bitzeiten umfassenden Leseintervall V/F erfolgt die Binäraddition (Binärsubtraktion) von vier Bits und wird zugleich das Rechenresultat für diese vier Bits im Pufferregister 3 mit der Kapazität von vier Bits abgespeichert, während anschließend im Schreibintervall WF, das ebenfalls vier Bitzeiten umfaßt, ein KoiTektursignal auf Grund der Dezimalprüfang erzeugt wird. Mit Hilfe dieses Korrektursignals wird das Resultat der Addition (Subtraktion) der erforderlichen Korrektur unterzogen.

Für zwei Zahlen A und B erfolgen dabei die folgenden Vorgänge:

1. Bei Addition:

A + B ^ 10 Das Flipflop 178 wird gesetzt (eine Korrektur um + 6 erfolgt).

A + B < 10 (Keine Korrektur erfolgt).

2. Bei Subtraktion:

A - ß ^ 10 (Keine Korrektur erfolgt).

A — B < 0 Das Flipflop 178 wird gesetzt (eine Korrektur um — 6 erfolgt).

AO-

Im Falle der Addition wird zum Zeitpunkt
wenn A + B ^ 10, das Flipflop 178 gesetzt und werden während des nächsten Schreibintervalls WF die Bitzeitsignale ß₂ und 0₃ einer Korrektur um + 6 unterzogen. Im Falle der Subtraktion wird, wenn A — B < 0, ein Borger erzeugt und das Flipflop 178 gesetzt, und es erfolgt eine Korrektur um - 6.
Fig. 5c zeigt die Logikauslegung eines Addierwerks (Subtrahierwerks) mit Einschluß der Funktion der Dezimalkorrektur. Für die Durchführung der binären Addition (Subtraktion) während des Leseintervalls WF werden die Ausgangsgrößen COX und CO Y der Hauptregister 1 und 2 über die UND- und ODER-Glieder 191, 192 bzw. 193, 194 in das Addierwerk 7 eingegeben. Zur anschließenden Durchführung der Dezimalkorrektur während des Schreibintervalls WF wird bei Auftreten des dezimalen Ubertragssignals zum Zeitpunkt WTt₄. über die UND- und ODER-Glieder 195, 194 während des Intervalls WFt₂ bis WFt₃ eine Dezimalzahl 6 in das Addierwerk 7 eingegeben, während außerdem die Ausgangsgröße X₁ der binären Addition (Subtraktion) nach Durchlaufen des Pufferregislers 3 über die UND- und ODER-Glieder 196, 192 eingegeben wird.

Während im Zuge des Fortschreitens der Rechenoperation durch die genannten Einrichtungen insgesamt ein Informationsweg von der in Fig. 5d gezeigten Art gebildet wird, erfolgt die vollständige Additionsbehandlung (Subtraktionsbehandlung) der binärverschlüsselten Dezimalzahlen. Die Anordnung nach F i g. 5d enthält Treiber-Torglieder 201 und 202 für die Register 1 und 2, Torglieder 203 und 204 an den Eingängen der Pufferregister 3 und 4 sowie Torglieder 205 und 206 für die zu addierenden (subtrahierenden) Eingangssignale O₁ und a₂.

Als erstes werden während des vier Bitzeiten umfassenden Leseintervalls WF die Treiber-Torglieder 201 und 202 geöffnet, um die Hauptregister l'und 2 anzusteuern, derart, daß die Zahlenwerte Bit für Bit, angefangen mit der niedrigststelligen Ziffer, aus den beiden Registern ausgelesen werden. Die ausgelesenen Zahlenwerte werden in das Addierwerk 7 eingegeben, so daß die binäre Addition von vier Bits im Serienbetrieb erfolgt. Das Rechenresultat wird im Pufferregister 3 vorläufig abgespeichert. Wenn ein übertrag vorhanden ist, wird zum Zeitpunkt WFt₄. das Flipflop 178 gesetzt und während des nächsten vier Bits umfassenden Schreibintervalls WF auf Grund der entsprechenden Prüfung auf Anwesenheit des Übertrags eine Korrektur vorgenommen.

Hierfür wird das gleiche Addierwerk 7 verwendet. Das Rechenresultat und das Korrektursignal von + 6 (-6) werden in das Addierwerk? eingegeben, und unmittelbar anschließend an die Korrektur wird das Rechenresultat sofort in eine vorbestimmte Ziffernstelle des Registers eingeschrieben, so daß keinerlei Zeit ungenutzt verlorengeht. Obwohl zuvor ein Summand (Minuend) A in das Register 1 und ein Addend (Subtrahend) B in das Register 2 eingespeichert worden sind, werden die gespeicherten Inhalte dieser beiden Register zum Zeitpunkt des Beginns der Addition (Subtraktion) einmal ausgetauscht, so daß der Summand (Minuend) A dem Register 2 entnommen und nach dem Rechenvorgang während des Schreibintervalls WF über das Pufferregister 4 wieder in das Register 2 eingeschrieben wird.

Wenn A + B ^ 10, ergeben sich für die Speicherzustände der Kernregister 1 und 2, des Pufferregisters 3 und der Übertrags-Flipflops 177 und 178 die in dei folgenden Tabelle wiedergegebenen Werte:

Beispiel: 5 -(- 7 =

	WF	ti	COX	205	COA"	COA"	COY	206	COY	COY	A'4	A"3	1	Xl	Xl	177	Fc in	F	178	Ncin	Nc
		h	1-4	COA"	1-2	1-1	1-4	COY	1-2	1-1
		£3	0	1-3	0	1	0	1-3	1	1					1
		U		1	1	0		1	1	1	0				1	1
				0	0	1		0	0	1	0	0			1	1
						0				0	1	0	0		0	1	1
	WF	£1
T2		£2
		£3	1		0	0	0		1	0	1	1	0	0	1	1	1	1
		£4		1	1	0		1	1	1	0				0	0		1
	WF	fi		1	1	1		0	0	1	1	0			1	0		1
						1				0	0	1	0		0	1		1
											0	0	1	0	1	1		0
T3

In der vorstehenden Tabelle repräsentieren COX 1 -4 den Kern des Bits der vierten Stelle der Ziffer der ersten Stelle des Registers 1 und COX 1-3, COX 1-2 und COX 1-1 die Kerne der Bits der dritten, zweiten und ersten Stelle der Ziffer der ersten Stelle des Hauptregisters 1. Entsprechend repräsentieren COY 1-4 bis COY 1-1 die Kerne der Bits der vierten bis ersten Stelle der Ziffer der ersten Stelle des Hauptregisters 2. FJn und F_c repräsentieren die Eingangsgröße bzw. Ausgangsgröße des Ubertrags-Flipfloi 177, und NJn und N_c repräsentieren die Eingang
größe bzw. Ausgangsgröße des Flipflops 178.

Verschiebevorgang

Während der verschiedenen Rechenoperatione müssen natürlich die gespeicherten Inhalte der Registi
laufend verschoben werden. In der Kernmatrix selb
ist, wie erwähnt, eine solche Verschiebemöglichke

/M

nicht gegeben. Erfindungsgemäß erfolgt jedoch der Verschiebevorgang ohne irgendwelchen zusätzlichen Schaltungsaufwand einfach durch zweckmäßige Ausnutzung der Pufferregister 3 und 4 mit Hilfe des erwähnten Ansteuersystems, bei dem das Leseintervall und das Schreibintervall jeweils einen Zeitraum von vier Bits umfassen.

Bei einem Kernregister der oben beschriebenen Art kann die Information einer Zifferneinheit synchron mit den Züfernzeitsignalen Φ₂ bis Φ_π ausgelesen und eingeschrieben werden, so daß unter Ausnutzung der Pufferregister 3 und 4 das Ziffernzeitsignal und die Lese- und Schreibbefehlssignale zweckvoll erfaßt werden und dadurch eine Verschiebefunktion für das Register erhalten wird. Nachstehend wird ein Beispiel einer Linksverschiebung erläutert.

Fig. 6a zeigt den Informationsfluß für den Fall, daß der gespeicherte Inhalt der niedrigsten Ziffernstelle COX₁ des Hauptregisters 1 auf die zweituiedrigste Ziffernstelle COX₂ verschoben werden soll. Der Verschiebevorgang beginnt mit der Ziffernzeit T₂. Während des 4-BitintervaUs T₂ WF erfolgt das Auslesen des Zahlenwertes der niedrigsten Ziffernstelle, wobei die ausgelesenen Inhalte unmittelbar in das Pufferregister 3 eingegeben werden. Da das Pufferregister 3 aus Flipfiops besteht, werden d^;t vier Bits des Zahlenwertes der niedrigsten Ziffemstelle zum Zeitpunkt T₂ WFt₁ mit einer entsprechenden Verzögerung abgespeichert.
Wählend des nächsten Schreibintervalls T₂ WF wird

■ der Inhalt des Pufferregisters 3 zirkuliert. Ferner werden während des nächsten Lcseintervalls T₃ WF vier Bits des Inhalts des Pufferregisters 3 in das Pufferregister 4 eingegeben. Zu dieser Zeit erfolgt jedoch das

Auslesen der Information der zweiten Ziffernstelle getrennt. Anschließend während des Schreibintervalls T₃ WF wird der Inhalt des Pufferregisters 4 in die zweite Ziffernstelle COX₂ des Hauptregisters 1 eingeschrieben. Die Ziffer der zweiten Stelle des Hauptregisters 1 befindet sich also in einem gewählten Zustand synchron mit dem Ziffernzeitsignal Φ₃ zu dieser Zeit, so daß der Inhalt der niedrigsten Ziffernstelle ohne weiteres eingeschrieben werden kann. Zugleich zirkuliert der aus der zweiten Ziffernstelle ausgelesene

2p Zahlenwert getrennt im Pufferregister 3. Durch Wiederholen der genannten Vorgänge zu den entsprechenden Zeiten erfolgt die ziffernweise Linksverschiebung. Die Vorgänge für COX₁ und COX₂ des Registers 1 und die Abläufe in den Pufferregistern 3 und 4 sind in der nachstehenden Tabelle wiedergegeben:

WF

k

O

(■

OX1

1

1

3

O

O

O

O

4

O

O

O

O

COX2

O

1

h

O

1

1

O

1

1

O

O

1

O

O

O

O

O

O

i

h

O

1

1

O

1

1

1

O

1

1

O

O

O

O

O

O

k

O

1

O

O

O

1

1

1

1

1

1

O

O

O

O

O

T2

λλ/F

h

O

O

O

O

1

O

1

1

O

1

1

ό

O

O

O

ti

O

O

O

O

1

1

O

1

1

O

1

I 1

O

O

O

'1

h

O

O

O

O

1

1

1

O

O

1

O

! 1

O

O

O

1

U

O

O

O

O

O

1

1

1

O

O

1

j

O

O

O

1

Wf

k

Q

O

O

O

1

O

1

1

O

O

O

O

1

h.

O

O

O

O

O

1

O

1

O

O

O

h

O

O

O

O

O

O

1

O

O

O

O

T

WF

U

O

O

O

O

O

O

O

1

O

O

O

'3

k

O

O

O

O

1

O

O

O

O

h

O

O

O

O

O

1

O

O

O

O

h

O

O

O

O

O

O

1

O

O

O

I

O

O

O

O

O

O

1

O

O

O

I

1

1

F i g. 6 b zeigt die Logikauslegung der einzelnen Teile der Einrichtung für die Durchführung des Verschiebevorgangs. Die Anordnung enthält fünf UND-Glieder 211 bis 215. Obwohl das Addierwerk 7 im Weg des Informationsflusses liegt, wird während des Verschiebevorgangs nur eine Eingangsgröße in das Addierwerk 7 eingegeben, und diese Eingangsgröße läuft lediglich durch, ohne daß eine Addition (Subtraktion) erfolgt.

Zur Rechtsverschiebung wird ein Rechtsverschiebungs-Befehlssignal RS erzeugt, das die Zähloperation des aus fünf Flipflops 74 bis 78 bestehenden Zählers des Eicosalzählers gemäß F i g. 3 umkehrt, und zwar so, daß die Ziffernzeitsignale Φ_ο bis Φ_Ι9 in der folgenden Reihenfolge erzeugt werden:

Φ_ο -* Φ_ι -> Φ_ι9

•Φ,

■Φι

Indem man die vorerwähnten Ziffernszeitsignale Φ_!9 bis Φ_ο in umgekehrter Reihenfolge verwendet, kann der Rech t s> verschiebungsVorgang innerhalb sehr kurzer

Zeit mit Hilfe eines Informationsumlaufweges, der genau der gleiche ist wie bei der Linksverschiebung, erfolgen. In F i g. 6 a wird die E.echtsverschiebung dadurch möglich, daß man lediglich CO-Y₂ und COX₁ gegeneinander austauscht und T₂ in T₁₇ sowie T₃ in T₁₆ ändert. Da die Ziffernordnung des Lestj- und Schreibzyklus im Kernregister umgekehrt ist, kann die Erfassung des der nächstniedrigeren ZüTernstelle entsprechenden Schreibintervalls kurz nach dem Aus-

lesen eines Zahlenwertes bei der Rechtsverschisbung sehr leicht bewerkstelligt werden, und es ist nichjt mo r nötig, wie beim hsrkömmlichen Verfahren /urcac Rechtsverschiebung um eine Stelle die Linksyerschiebung eine der Gesamtslellenzahl des Registers minus 1 entsprechende Anzahl von Malen zu wiederholen. F i g. 6c zeigt die entsprechenden· Signalyerläufö für die Flipilops 74 bis 78 bei umgekehrtem Zählerstand.

Hierzu 4 Blatt Zeichnungen

Claims (9)

Patentansprüche:

1. Im Serien-Serien-Betrieb arbeitendes elektronisches Rechengerät mit einer Matrix aus magnetischen Speicherelementen zum Speichern eines Operanden und/oder Resultates in Form binär verschlüsselter Dezimalzahlen, mit Zeilen- und Spaltenleitern, Zeilen- und Spalten-Wählschaltungen sowie Schreib- und Lese-Treiberschaltungen und mit einer Schaltung zum Erzeugen von Schreib- und Lese-Befehlen für die mit den Zeilen- und Spaltenleitern gekoppelter Treiberschaltungen, dadurch gekennzeichnet, daß die BiU der einzelnen Ziffern in Spaltenrichtung und die Ziffern in Zeilenrichtung der Matrix (F i g. 4c) bzw. umgekehrt angeordnet sind, daß eine Schaltung (Fig. 3c, 3 e) zum Erzeugen von zur Steuerung der Rechenoperationen dienenden Bit-Zeitsignalen (0, bis Q₄) und das entsprechende Vielfache der Periode der Bit-Zeilsignale dauernden Ziffern-Zeitsignalen (Φ, usw.) vorgesehen ist, daß die Bil-Zeilsignale ( 0 bis 0₄) zum aufeinanderfolgenden Lesen und zum aufeinanderfolgenden Schreiben jeweils sämtlicher Bits einer Ziffer dienen, während die Spaltenwählschaitung (151 bis 158) dieser Ziffer vom entsprechenden Ziffern-Zeitsignal (Φ, usw.) ausgewählt wird, und daß während des aufeinanderfolgenden Lesens und des aufeinanderfolgenden Schreibens aller Bits einer Ziffer jeweils eine Teiloperation durchgeführt wird.

2. Rechengerät nach Anspruch 1. dadurch gekennzeichnet, daß Pufferspeickerregister (3,4) vorgesehen sind, in denen der Inhalt einer aus der Matrix (F i g. 4c) gelesenen Ziffer zeitweilig gespeichert wird, und daß die Rechenoperationen auf eirund der Lese- und Schreib-Vorgänge entsprechend dem gelesenen oder geschriebenen Inhalt der Matrix von einem Addier- oder Subtrahier-Werk (7) durchgeführt werden.

.V Rechengerät nach Anspruch 1 oder 2. gekennzeichnet durch mindestens zwei Register (1. 2) nut jeweils einer Anzahl von Magnetspeicherelementen zum Speichern eines Operanden und eine OperationsemhPk (7; 175.176). weiche die als 4s Binärwerte gelesenen Operanden wahrend des Lcseintervalls binär addiert oder subtrahiert, sowie mit einer Korrektureinheit (192 bis 1%). die. wenn nötig, die Ausgangsgröße der Operationseinheit während des auf das Leseintervall folgenden Schreibintervalls einer Korrektur um +6 oder -6 unterzieht.

4. Rechengerät nach Anspruch 3. gekennzeichnet iiureh eine Prüfeinrichtung (177. 178), welche das \ orhandcnsein oder NichtVorhandensein eines Ubenragungssignals oder BorgersignaN aus einem Additions- oder Subtrak:ionsresuttat während der Anwesenheit des letzten Bit-Zeitsignals während eines Leseintervalls wahrnimmt, urtd eine Einrichtung, die während des auf das Leseintervall folgenden Schreibintervalls eine Anzeige erzeugt, ob die Durchfuhrung einer Korrektur urn - 6 oder -6 erforderlich ist oder nicht.

5. Rechengerät nach Anspruch 5 oder 4. gekennzeichnet durch auf der Ausgangsseiite des Addier- 1*5 und Subtrahierwerks (7; 176.1751 angeordnete Pufterregister[S) zum zeitweiligen Speiche— der seriell gelesenen Ausgan^ssignak: des AdcU: - und Subtrahierwerks und durch eine Schaltung (186, 187), die das Vorhandensein oder Nichtvorhandensein eines Übertrags oder Borgers aus zwei in den Pufferregistern gespeicherten Bits (X4.X3) und einem Ausgangssignal (FA) des Addier- und Subtrahierwerks ermittelt, während das letzte Bitzeitsignal eines Leseintervalls anwesend ist.

6. Rechengerät nach Anspruch 3, 4 oder 5, dadurch gekennzeichnet, daß die Addition oder Subtraktion einer Ziffernkomponente im binaren Addier- und Subtrahierwerk (7; 175,176) während eines Leseintervalls (WF) erfolgt und daß während des nächsten Schreibintervalls (WF) ein das Resultat der Addition oder Subtraktion anzeigendes Signal (FA) und ein Signal für die Korrektur um + 6 oder - 6 zum Addier- und Subtrahierwerk nur während der Anwesenheit der Bit-Zeitsignale (0, + 0,) für die zweite und die dritte Bitstelle zwecks'Durchfiihrung der Korrekturzurückgeleitet werden.

7. Rechengerät nach einem der vorangehenden Ansprüche, gekennzeichnet durch eine Verschiebeeinrichtung (211.214.215), die bewirkt, daß die aus einer bestimmten Stelle der Register (1,2) gelesenen Bits während der Dauer des Lesebefehlssignals (WF) vorübergehend in Pufferregistern (3) gespeichert und anschließend an das Lesebefehlssignal aus den Pufferregistern in eine bestimmte, andere Stelle der Register geschrieben werden (F i g. 6b).

8. Rechengerät nach Anspruch 7, dadurch gekennzeichnet, daß zwei Pufferregister (3,4) vorgesehen sind und zur Verschiebung während des ersten Leseintervalls (Γ2, WF) die aus einer bestimmten Stelle des einen Registers gelesenen Bits im einen Pufferregister gespeichert werden, während des anschließenden ersten Schreibintervalls (TZ WF) die in diesem Pufferregister gespeicherten Bits rundverschoben werden, während des zweiten Leseintervalls (T3, WF) die in diesem Pufferregister gespeicherten Bits in das zweite Pufferregister übertragen und dort gespeichert werden und während des folgenden zweiten Schrei bintervalls (T3, WF) die im zweiten Pufferregister gespeicherten Bits in eine bestimmte andere Stelle des Registers eingeschrieben werden (Fig. 6a).

9. Rechengerät nach Anspruch 7 oder 8. dadurch gekennzeichnet, daß die Reihenfolge (Γ19, Tia T17) der Erzeugung der Ziffern-Zeitsignale entsprechend der Verscniebungsrichtung umkehrbar ist (F i g. 6c).