DE112015005397T5 - Halbleitervorrichtung, Verfahren zum Herstellen derselben, Leistungsumsetzungsvorrichtung, Dreiphasenmotorsystem, Kraftfahrzeug und Eisenbahnwagen - Google Patents

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Abstract

Es ist eine Aufgabe der vorliegenden Erfindung, eine im hohen Grade zuverlässige Hochleistungs-Leistungshalbleitervorrichtung zu schaffen. Die Halbleitervorrichtung gemäß der vorliegenden Erfindung ist mit einem Halbleitersubstrat eines ersten Leitfähigkeitstyps, einer Drain-Elektrode, die auf einer Rückseite des Halbleitersubstrats ausgebildet ist, einer Driftschicht des ersten Leitfähigkeitstyps, die auf einem Halbleitersubstrat ausgebildet ist, einem Source-Bereich des ersten Leitfähigkeitstyps, einem stromdiffundierten Bereich des ersten Leitfähigkeitstyps, der mit der Driftschicht elektrisch verbunden ist, einer Körperschicht eines zweiten Leitfähigkeitstyps, der zu dem ersten Leitfähigkeitstyp entgegengesetzt ist, in Kontakt mit dem Source-Bereich und der stromdiffundierten Schicht, einem Graben, der den Source-Bereich, die Körperschicht und die stromdiffundierte Schicht durchdringt, der flacher als die Körperschicht ist und dessen Boden sich mit der Körperschicht in Kontakt befindet, einer Gate-Isolierschicht, die auf einer Innenwand des Grabens ausgebildet ist, einer Gate-Elektrode, die auf der Gate-Isolierschicht ausgebildet ist, und einer Schutzschicht der Gate-Isolierschicht, die zwischen der stromdiffundierten Schicht und der Gate-Elektrode ausgebildet ist, versehen.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung bezieht sich auf eine Leistungshalbleitervorrichtung, die durch mehrere Leistungshalbleitervorrichtungen konfiguriert ist, und ihr Herstellungsverfahren, einen Leistungsumsetzer, ein Dreiphasenmotorsystem, ein Kraftfahrzeug und einen Eisenbahnwagen.
  • Technischer Hintergrund
  • Bezüglich eines Leistungs-Metall-Isolator-Halbleiter-Feldeffekttransistors (Leistungs-MISFET), der eine der Leistungshalbleitervorrichtungen ist, ist ein Leistungs-MISFET (der im Folgenden als Si-Leistungs-MISFET bezeichnet wird) unter Verwendung eines Siliciumsubstrats (Si-Substrats) bisher die Hauptströmung gewesen.
  • Ein Leistungs-MISFET (der im Folgenden als ein SiC-Leistungs-MISFET bezeichnet wird) unter Verwendung eines Siliciumcarbid-Substrats (SiC-Substrat) (das im Folgenden als ein SiC-Substrat bezeichnet wird) weist jedoch im Vergleich zu dem Si-Leistungs-MISFET eine höhere Stehspannung auf, wobei der SiC-Leistungs-MISFET den Verlust mehr verringern kann. Deshalb rückt in einem Gebiet der energiesparenden Invertertechnik oder der Invertertechnik unter Berücksichtigung der Umwelt der SiC-Leistungs-MISFET besonders in den Blickpunkt.
  • Der SiC-Leistungs-MISFET kann den Einschaltwiderstand bei der gleichen Stehspannung im Vergleich zu dem Si-Leistungs-MISFET verringern. Der Grund ist, dass Siliciumcarbid (SiC) eine Durchbruchfestigkeit aufweist, die zu dem 7-fachen der Durchbruchfestigkeit des Siliciums (Si) äquivalent ist, und dass eine epitaktische Schicht, die eine Driftschicht ist, dünner gemacht werden kann. Hinsichtlich der Eigenschaften, die jedoch von dem Siliciumcarbid (SiC) zu erlangen sind, kann dennoch nicht gesagt werden, dass ausreichende Eigenschaften erlangt werden, wobei von einem Standpunkt der ausreichend effizienten Verwendung der Energie eine weitere Verringerung des Einschaltwiderstands erwünscht ist.
  • Eines der Probleme, das bezüglich des Einschaltwiderstands eines SiC-Leistungs-MISFET, der eine doppelte diffundierte Metalloxid-Halbleiter-Struktur (DMOS-Struktur) aufweist, zu beseitigen ist, ist der parasitäre Kanalwiderstand. In einem DMOS mit einer geringen 60-V-Stehspannung ist der parasitäre Kanalwiderstand eine hauptsächliche Ursache des parasitären Widerstands, während in einem DMOS mit einer hohen 3300-V-Stehspannung der parasitäre Kanalwiderstand außerdem der zweithöchste Rang neben dem Driftwiderstand ist. Entsprechend ist bezüglich des SiC-Leistungs-MISFET die Verringerung des parasitären Kanalwiderstands erforderlich.
  • Ein Grund, aus dem der parasitäre Kanalwiderstand hoch ist, ist, dass die Beweglichkeit in einem Kanal einer Si-Ebene (0001), die eine Kanalfläche des DMOS ist, gering ist. Um dieses Problem zu beseitigen, ist in der Patentliteratur 1 ein Verfahren zum Bilden eines Grabens durch das Herstellen einer Nut in einem Abschnitt einer p-Typ-Körperschicht und außerhalb der Körperschicht des DMOS und das Verbreitern der effektiven Kanalbreite offenbart. Ferner wird, um den parasitären Kanalwiderstand zu verringern, die Verwendung einer Ebene (11-20) und einer Ebene (1-100), wo eine hohe Kanalbeweglichkeit erlangt wird, betrachtet. Um eine Ebene mit einer hohen Kanalbeweglichkeit, wie z. B. die Ebene (11-20) und die Ebene (1-100), zu verwenden, ist es erforderlich, dass ein MOS, der eine Struktur des Grabentyps aufweist, auf einem Substrat der Ebene (0001) gebildet wird. Da jedoch in dem DMOS des Grabentyps eine Gate-Isolierschicht und ein Abschnitt eines Gates nicht nur in einem unteren Abschnitt der p-Typ-Körperschicht, die die Stehspannung unterstützt, sondern unmittelbar auf einer Driftschicht ausgebildet sind, wird ein elektrisches Feld, das die Stehspannung übersteigt, an die Gate-Isolierschicht angelegt, wobei ein Durchbruch verursacht wird. Dann wird ein Versuch unternommen, um ein an die Gate-Isolierschicht, die eine Grabenstruktur aufweist, angelegtes elektrisches Feld zu unterdrücken. Die Patentliteratur 2 offenbart ein Verfahren zum Unterdrücken eines an eine Gate-Isolierschicht angelegten elektrischen Feldes durch das Bilden eines Abschnitts einer p-Typ-Körperschicht in einer tieferen Position als die Gate-Isolierschicht, die in einem unteren Abschnitt eines Grabens ausgebildet ist.
  • Liste der Entgegenhaltungen
  • Patentliteratur
    • Patentliteratur 1: WO-Veröffentlichung Nr. 2010/110246
    • Patentliteratur 2: ungeprüfte japanische Patentanmeldung, Veröffentlichungs-Nr. 2009-260253
  • Zusammenfassung der Erfindung
  • Technisches Problem
  • In den in der Patentliteratur 1 und in der Patentliteratur 2 offenbarten Techniken ist jedoch ein an jede Gate-Isolierschicht angelegtes elektrisches Feld im Vergleich zu dem in einer normalen DMOS-Struktur höher, weil ein Abschnitt der Grabenstruktur außerhalb jeder p-Typ-Körperschicht freigelegt ist. Selbst wenn eine anfängliche Stehspannung gleich der oder höher als die Soll-Stehspannung ist, wird entsprechend eine Oxidschicht unterbrochen, wenn die Zeit vergeht. Ferner ist in der in der Patentliteratur 3 offenbarten Technik der Widerstand in der Vorrichtung erhöht, weil ein Stromweg aufgrund des Vorhandenseins des Bereichs zum Unterdrücken des elektrischen Feldes eingeschränkt ist. Dann erforschten die Erfinder der vorliegenden Erfindung eine Struktur, um außerdem eine hohe Zuverlässigkeit zu ermöglichen, indem ein an eine Gate-Isolierschicht angelegtes elektrisches Feld gleich einem oder kleiner als ein elektrisches Feld in einer DMOS-Struktur gemacht wird, während eine hohe Kanalbeweglichkeit der Struktur erwartet wird.
  • Es ist eine Aufgabe der vorliegenden Erfindung, eine Leistungshalbleitervorrichtung, für die eine hohe Leistung und eine hohe Zuverlässigkeit erwartet werden können, unter Verwendung einer Grabenstruktur, für die eine hohe Kanalbeweglichkeit erwartet werden kann, und durch das Unterdrücken eines an eine Gate-Isolierschicht in einem unteren Abschnitt eines Grabens angelegten elektrischen Feldes, so dass es gleich einem elektrischen Feld in einem DMOS oder kleiner ist, und ihr Herstellungsverfahren zu schaffen. Zusätzlich werden ein kompakter im hohen Grade zuverlässiger Hochleistungs-Leistungsumsetzer unter Verwendung der Halbleitervorrichtung und ein Dreiphasenmotorsystem unter Verwendung des Leistungsumsetzers geschaffen. Ferner werden ein geringes Gewicht, die Verbesserung der Leistung und der Zuverlässigkeit eines Kraftfahrzeugs bzw. eines Eisenbahnfahrzeugs unter Verwendung des Dreiphasenmotorsystems geschaffen.
  • In der vorliegenden Erfindung wird das obenerwähnte Problem durch das Schaffen einer Halbleitervorrichtung beseitigt, die mit einem Halbleitersubstrat eines ersten Leitfähigkeitstyps, einer Drain-Elektrode, die auf einer Rückseite des Halbleitersubstrats ausgebildet ist, einer Driftschicht des ersten Leitfähigkeitstyps, die auf dem Halbleitersubstrat ausgebildet ist, einem Source-Bereich des ersten Leitfähigkeitstyps, einem stromdiffundierten Bereich des ersten Leitfähigkeitstyps, der mit der Driftschicht elektrisch verbunden ist, einer stromdiffundierten Schicht des ersten Leitfähigkeitstyps, einer Körperschicht eines zweiten Leitfähigkeitstyps, der zu dem ersten Leitfähigkeitstyp entgegengesetzt ist, in Kontakt mit dem Source-Bereich und der stromdiffundierten Schicht, einem Graben, der den Source-Bereich, die Körperschicht und die stromdiffundierte Schicht durchdringt, der flacher als die Körperschicht ist und dessen Boden sich mit der Körperschicht in Kontakt befindet, einer Gate-Isolierschicht, die auf einer Innenwand des Grabens ausgebildet ist, einer Gate-Elektrode, die auf der Gate-Isolierschicht ausgebildet ist, und einer Schutzschicht der Gate-Isolierschicht, die zwischen der stromdiffundierten Schicht und der Gate-Elektrode ausgebildet ist, versehen ist.
  • Die vorteilhaften Wirkungen der Erfindung
  • Gemäß der vorliegenden Erfindung kann eine Hochleistungs- und im hohen Grade zuverlässige Leistungshalbleitervorrichtung geschaffen werden. Zusätzlich kann jede Leistung des Leistungsumsetzers, des Dreiphasenmotorsystems, des Kraftfahrzeugs und des Eisenbahnfahrzeugs verbessert werden.
  • Kurzbeschreibung der Zeichnungen
  • 1 ist eine Draufsicht, die einen Hauptteil eines Halbleiter-Chips, auf dem eine Siliciumcarbid-Halbleitervorrichtung, die durch mehrere SiC-Leistungs-MISFETs konfiguriert ist, angebracht ist, in einer ersten Ausführungsform der vorliegenden Erfindung zeigt.
  • 2 ist eine Ansicht in der Vogelperspektive, die einen Hauptteil des SiC-Leistungs-MISFET in der ersten Ausführungsform der vorliegenden Erfindung zeigt.
  • 3 ist ein Ablaufplan zum Erklären eines Herstellungsverfahrens der Halbleitervorrichtung in der ersten Ausführungsform.
  • 4 ist eine Schnittansicht, die den Hauptteil der Siliciumcarbid-Halbleitervorrichtung zeigt, die einen Herstellungsprozess der Siliciumcarbid-Halbleitervorrichtung in der ersten Ausführungsform der vorliegenden Erfindung veranschaulicht.
  • 5 ist eine Schnittansicht, die den Hauptteil der Siliciumcarbid-Halbleitervorrichtung an demselben Ort wie einem Ort in 3 in dem Herstellungsprozess der Siliciumcarbid-Halbleitervorrichtung, der von 4 weitergeht, zeigt.
  • 6 ist eine Schnittansicht, die den Hauptteil der Siliciumcarbid-Halbleitervorrichtung an demselben Ort wie dem Ort in 3 in dem Herstellungsprozess der Siliciumcarbid-Halbleitervorrichtung, der von 5 weitergeht, zeigt.
  • 7 ist eine Schnittansicht, die den Hauptteil der Siliciumcarbid-Halbleitervorrichtung an demselben Ort wie dem Ort in 3 in dem Herstellungsprozess der Siliciumcarbid-Halbleitervorrichtung, der von 6 weitergeht, zeigt.
  • 8 ist eine Schnittansicht, die den Hauptteil der Siliciumcarbid-Halbleitervorrichtung an demselben Ort wie dem Ort in 3 in dem Herstellungsprozess der Siliciumcarbid-Halbleitervorrichtung, der von 7 weitergeht, zeigt.
  • 9(a) ist eine Draufsicht, die den Hauptteil in dem Herstellungsprozess der Siliciumcarbid-Halbleitervorrichtung, der von 8 weitergeht, zeigt.
  • 9(b) ist eine Schnittansicht, die den entlang einer Linie AA' in 9(a) betrachteten Hauptteil in dem Herstellungsprozess der Siliciumcarbid-Halbleitervorrichtung, der von 8 weitergeht, zeigt.
  • 9(c) ist eine Schnittansicht, die den entlang einer Linie BB' in 9(a) betrachteten Hauptteil in dem Herstellungsprozess der Siliciumcarbid-Halbleitervorrichtung, der von 8 weitergeht, zeigt.
  • 10 ist eine Schnittansicht, die den Hauptteil der Siliciumcarbid-Halbleitervorrichtung an demselben Ort wie dem Ort in 3 in dem Herstellungsprozess der Siliciumcarbid-Halbleitervorrichtung, der von den 9(a) bis (c) weitergeht, zeigt.
  • 11 ist eine Schnittansicht, die den Hauptteil der Siliciumcarbid-Halbleitervorrichtung an demselben Ort wie dem Ort in 3 in dem Herstellungsprozess der Siliciumcarbid-Halbleitervorrichtung, der von 10 weitergeht, zeigt.
  • 12 ist eine Schnittansicht, die den Hauptteil der Siliciumcarbid-Halbleitervorrichtung an demselben Ort wie dem Ort in 3 in dem Herstellungsprozess der Siliciumcarbid-Halbleitervorrichtung, der von 11 weitergeht, zeigt.
  • 13 ist eine Schnittansicht, die den Hauptteil der Siliciumcarbid-Halbleitervorrichtung an demselben Ort wie dem Ort in 3 in dem Herstellungsprozess der Siliciumcarbid-Halbleitervorrichtung, der von 12 weitergeht, zeigt.
  • 14 ist eine Schnittansicht, die den Hauptteil der Siliciumcarbid-Halbleitervorrichtung an demselben Ort wie dem Ort in 3 in dem Herstellungsprozess der Siliciumcarbid-Halbleitervorrichtung, der von 13 weitergeht, zeigt.
  • 15 ist eine Schnittansicht, die den Hauptteil der Siliciumcarbid-Halbleitervorrichtung an demselben Ort wie dem Ort in 3 in dem Herstellungsprozess der Siliciumcarbid-Halbleitervorrichtung, der von 14 weitergeht, zeigt.
  • 16 ist eine Schnittansicht, die den Hauptteil der Siliciumcarbid-Halbleitervorrichtung an demselben Ort wie dem Ort in 3 in dem Herstellungsprozess der Siliciumcarbid-Halbleitervorrichtung, der von 15 weitergeht, zeigt.
  • 17 ist eine Schnittansicht, die den Hauptteil der Siliciumcarbid-Halbleitervorrichtung an demselben Ort wie dem Ort in 3 in dem Herstellungsprozess der Siliciumcarbid-Halbleitervorrichtung, der von 16 weitergeht, zeigt.
  • 18 ist eine Ansicht in der Vogelperspektive, die einen Hauptteil des SiC-Leistungs-MISFET in einer zweiten Ausführungsform der vorliegenden Erfindung zeigt.
  • 19 ist eine Schnittansicht, die den Hauptteil der Siliciumcarbid-Halbleitervorrichtung zum Erklären eines Herstellungsprozesses der Siliciumcarbid-Halbleitervorrichtung in der zweiten Ausführungsform der vorliegenden Erfindung zeigt.
  • 20 ist eine Schnittansicht, die den Hauptteil der Siliciumcarbid-Halbleitervorrichtung, die von 19 weitergeht, zeigt.
  • 21(a) ist eine Draufsicht, die den Hauptteil der Siliciumcarbid-Halbleitervorrichtung in dem Herstellungsprozess, der von 20 weitergeht, zeigt.
  • 21(b) ist eine Schnittansicht, die den entlang einer Linie AA' in 21(a) betrachteten Hauptteil der Siliciumcarbid-Halbleitervorrichtung in dem Herstellungsprozess, der von 20 weitergeht, zeigt.
  • 21(c) ist eine Schnittansicht, die den entlang einer Linie BB' in 21(a) betrachteten Hauptteil der Siliciumcarbid-Halbleitervorrichtung in dem Herstellungsprozess, der von 20 weitergeht, zeigt.
  • 22 ist eine Draufsicht, die den Hauptteil der Siliciumcarbid-Halbleitervorrichtung in dem Herstellungsprozess, der von 21 weitergeht, zeigt.
  • 23 ist eine Schnittansicht, die den Hauptteil der Siliciumcarbid-Halbleitervorrichtung in dem Herstellungsprozess, der von 22 weitergeht, zeigt.
  • 24 ist eine Schnittansicht, die den Hauptteil der Siliciumcarbid-Halbleitervorrichtung in dem Herstellungsprozess, der von 23 weitergeht, zeigt.
  • 25 ist eine Schnittansicht, die den Hauptteil der Siliciumcarbid-Halbleitervorrichtung in dem Herstellungsprozess, der von 24 weitergeht, zeigt.
  • 26 ist eine Schnittansicht, die den Hauptteil der Siliciumcarbid-Halbleitervorrichtung in dem Herstellungsprozess, der von 25 weitergeht, zeigt.
  • 27 ist eine Schnittansicht, die den Hauptteil der Siliciumcarbid-Halbleitervorrichtung in dem Herstellungsprozess, der von 26 weitergeht, zeigt.
  • 28 ist eine Schnittansicht, die den Hauptteil der Siliciumcarbid-Halbleitervorrichtung in dem Herstellungsprozess, der von 27 weitergeht, zeigt.
  • 29 ist eine Schnittansicht, die den Hauptteil der Siliciumcarbid-Halbleitervorrichtung in dem Herstellungsprozess, der von 28 weitergeht, zeigt.
  • 30 ist ein Stromlaufplan, der einen Leistungsumsetzer (einen Inverter) zeigt, der die erste Ausführungsform oder die zweite Ausführungsform in einer dritten Ausführungsform der vorliegenden Erfindung anbringt.
  • 31 ist ein Stromlaufplan, der einen Leistungsumsetzer (einen Inverter) zeigt, der die erste Ausführungsform oder die zweite Ausführungsform in einer vierten Ausführungsform der vorliegenden Erfindung anbringt.
  • 32 ist ein Stromlaufplan, der ein Elektrofahrzeug zeigt, das die erste Ausführungsform oder die zweite Ausführungsform in einer fünften Ausführungsform der vorliegenden Erfindung anbringt.
  • 33 ist ein Blockschaltplan, der einen Aufwärtsumsetzer zeigt, der die erste Ausführungsform oder die zweite Ausführungsform in einer sechsten Ausführungsform der vorliegenden Erfindung anbringt.
  • 34 ist ein Blockschaltplan, der ein Eisenbahnfahrzeug zeigt, das die erste Ausführungsform oder die zweite Ausführungsform in einer siebenten Ausführungsform der vorliegenden Erfindung anbringt.
  • Beschreibung der Ausführungsformen
  • In den folgenden Ausführungsformen wird die vorliegende Erfindung in mehrere Abschnitte oder mehrere Ausführungsformen aufgeteilt, falls es für die Zweckmäßigkeit notwendig ist. Mit Ausnahme eines speziell spezifizierten Falls stehen sie jedoch wechselseitig in Beziehung, wobei eine als ein Teil der oder die ganzen Variationen, Einzelheiten und die ergänzende Erklärung der anderen funktioniert.
  • Ferner kann in den Zeichnungen, auf die in den folgenden Ausführungsformen verwiesen wird, eine Schraffur auch auf einen Grundriss angewendet werden, um die Sichtbarkeit zufriedenstellend zu machen. In allen Zeichnungen zum Erklären der folgenden Ausführungsformen ist überdies das gleiche Bezugszeichen einer Komponente zugewiesen, die im Prinzip die gleiche Funktion aufweist, wobei ihre wiederholte Erklärung weggelassen ist. Im Folgenden werden die Ausführungsformen der vorliegenden Erfindung bezüglich der Zeichnungen beschrieben.
  • Die erste Ausführungsform
  • <<Eine Siliciumcarbid-Halbleitervorrichtung>>
  • Bezüglich der 1 und 2 wird im Folgenden eine Struktur einer Siliciumcarbid-Halbleitervorrichtung in einer ersten Ausführungsform der vorliegenden Erfindung beschrieben. 1 ist eine Draufsicht, die einen Hauptteil eines Halbleiter-Chips zeigt, auf dem eine Siliciumcarbid-Halbleitervorrichtung, die durch mehrere SiC-Leistungs-MISFETs konfiguriert ist, angebracht ist, und 2 ist eine Ansicht in der Vogelperspektive, die einen Hauptteil des SiC-Leistungs-MISFET zeigt. Es ist der SiC-Leistungs-MISFET, der die Siliciumcarbid-Halbleitervorrichtung konfiguriert.
  • Wie in 1 gezeigt ist, ist der Halbleiter-Chip 1, an dem die Siliciumcarbid-Halbleitervorrichtung angebracht ist, durch einen aktiven Bereich (einen Bildungsbereich der SiC-Leistungs-MISFETs, einen Vorrichtungsbildungsbereich), in dem mehrere n-Kanal-SiC-Leistungs-MISFETs parallelgeschaltet sind und der sich auf der Unterseite einer Elektrode für die Source-Verdrahtung 2 befindet, und einen Umfangbildungsbereich, der den aktiven Bereich in einem Grundriss umschließt, konfiguriert. In dem Umfangbildungsbereich sind mehrere schwebende feldbegrenzte p-Typ-Ringe (FLR) 3, die den aktiven Bereich in einem Grundriss umschließen, und ferner ein n-Typ-Schutzring 4, der die mehreren schwebenden feldbegrenzenden Ringe 3 in einem Grundriss umschließt, ausgebildet.
  • Eine Gate-Elektrode des SiC-Leistungs-MISFET, ein n++-Typ-Source-Bereich, ein Kanalbereich und andere sind auf der Oberflächenseite eines aktiven Bereichs eines epitaktischen n-Typ-Siliciumcarbid-Substrats (n-Typ-SiC-Substrats) (das im Folgenden als ein epitaktisches SiC-Substrat bezeichnet wird) ausgebildet, während ein n+-Typ-Drain-Bereich des SiC-Leistungs-MISFET auf der Rückseite des epitaktischen SiC-Substrats ausgebildet ist.
  • Da in einem Ausschaltzustand ein Abschnitt eines maximalen elektrischen Feldes sequentiell zu den äußeren schwebenden feldbegrenzenden p-Typ-Ringen 3 durch das Bilden der mehreren schwebenden feldbegrenzenden p-Typ-Ringe 3 in einem Umfang des aktiven Bereichs übertragen wird und der Abschnitt des maximalen elektrischen Feldes durch den äußersten schwebenden feldbegrenzenden p-Typ-Ring 3 zusammenbricht, kann die Stehspannung der Siliciumcarbid-Halbleitervorrichtung erhöht werden. 1 zeigt das Beispiel, dass drei schwebende feldbegrenzendende p-Typ-Ringe 3 ausgebildet sind. Die vorliegende Erfindung ist jedoch nicht auf dieses Beispiel eingeschränkt. Ferner ist der n++-Typ-Schutzring 4 mit einer Funktion zum Schützen der in dem aktiven Bereich ausgebildeten SiC-Leistungs-MISFETs versehen.
  • Die in dem aktiven Bereich ausgebildeten mehreren SiC-Leistungs-MISFETs bilden in einem Grundriss ein Streifenmuster, wobei alle Gate-Elektroden der SiC-Leistungs-MISFETs durch einen Anschlussdraht (eine Gate-Busleitung), die mit den jeweiligen Streifenmustern verbunden ist, mit der Elektrode für die Gate-Verdrahtung 8 elektrisch verbunden sind.
  • Ferner sind die mehreren SiC-Leistungs-MISFETs mit der Elektrode für die Source-Verdrahtung 2 abgedeckt, wobei die Sources der jeweiligen SiC-Leistungs-MISFETs und eine Fixierungsschicht des elektrischen Potentials einer Körperschicht mit der Elektrode für die Source-Verdrahtung 2 verbunden sind. Die Elektrode für die Source-Verdrahtung 2 ist über eine in einer Isolierschicht vorgesehene Source-Öffnung 7 mit einer externen Verdrahtung verbunden. Die Elektrode für die Gate-Verdrahtung 8 ist getrennt von der Elektrode für die Source-Verdrahtung 2 ausgebildet, wobei die Elektrode für die Gate-Verdrahtung mit den Gate-Elektroden der jeweiligen SiC-Leistungs-MISFETs verbunden ist. Die Elektrode für die Gate-Verdrahtung 8 ist über eine Gate-Öffnung 5 mit einer externen Verdrahtung verbunden. Überdies ist der auf der Rückseite des epitaktischen n-Typ-SiC-Substrats ausgebildete n+-Typ-Drain-Bereich mit einer (nicht gezeigten) Elektrode für die Drain-Verdrahtung, die auf der gesamten Rückseite des epitaktischen n-Typ-SiC-Substrats ausgebildet ist, elektrisch verbunden.
  • Als Nächstes wird die Struktur des SiC-Leistungs-MISFET in der ersten Ausführungsform bezüglich 2 beschrieben.
  • Auf der Oberseite (der ersten Hauptfläche) des aus Siliciumcarbid (SiC) hergestellten n+-Typ-SiC-Substrats 101 ist eine aus Siliciumcarbid (SiC) hergestellte epitaktische n–-Typ-Schicht 102 mit einer geringeren Störstellenkonzentration als ein n+-Typ-SiC-Substrat 101 ausgebildet, wobei das epitaktische SiC-Substrat 104 durch das n+-Typ-SiC-Substrat 101 und die epitaktische n–-Typ-Schicht 102 konfiguriert ist. Die epitaktische n–-Typ-Schicht 102 funktioniert als eine Driftschicht. Die Dicke der epitaktischen n–-Typ-Schicht 102 beträgt z. B. etwa 5 bis 50 μm.
  • In der epitaktischen Schicht 102 ist eine p-Typ-Körperschicht (ein Topfbereich) 105 mit einer vorgegebenen Tiefe von einer Oberfläche der epitaktischen Schicht 102 ausgebildet.
  • Obwohl das Folgende in 2 nicht gezeigt ist, ist ein p++-Typ-Fixierungsbereich 106 des elektrischen Potentials einer Körperschicht ausgebildet.
  • Ferner ist in der p-Typ-Körperschicht 105 ein n++-Typ-Source-Bereich 107, der eine vorgegebene Tiefe von der Oberfläche der epitaktischen Schicht 102 aufweist und Stickstoff als Störstellen enthält, ausgebildet.
  • In der epitaktischen Schicht 102 ist zwischen den p-Typ-Körperschichten 105 eine stromdiffundierte n-Typ-Schicht 108-A, die eine vorgegebene Tiefe von der Oberfläche der epitaktischen Schicht 102 aufweist, ausgebildet. Zusätzlich ist in der epitaktischen Schicht 102 zwischen den p-Typ-Körperschichten 105 eine p+-Typ-Schutzschicht 108-B der Gate-Isolierschicht ausgebildet, die eine vorgegebene Tiefe von der Oberfläche der epitaktischen Schicht 102 aufweist.
  • Es ist ein Graben, der sich von dem n++-Typ-Source-Bereich 107 durch die p-Typ-Körperschicht 105 zu der stromdiffundierten n-Typ-Schicht 108-A und zu der p-Typ-Schutzschicht 108-B der Gate-Isolierschicht erstreckt, ausgebildet. Ein Boden des Grabens 109 befindet sich mit der p-Typ-Körperschicht 105 in Kontakt. Eine (in 2 nicht gezeigte) Gate-Isolierschicht 110 ist auf einer Oberfläche des Grabens 109, einer Oberfläche der p-Typ-Körperschicht 105, der p-Typ-Schutzschicht 108-B der Gate-Isolierschicht und der Oberfläche der epitaktischen Schicht 102 zwischen den p-Typ-Körperschichten 105 ausgebildet. Eine Gate-Elektrode 111 ist auf der Gate-Isolierschicht 110 mit Ausnahme der Gate-Isolierschicht auf der epitaktischen Schicht 102 zwischen den p-Typ-Körperschichten 105 ausgebildet.
  • Die Tiefe (die erste Tiefe) von der Oberfläche der epitaktischen Schicht 102 der p-Typ-Körperschicht 105 beträgt z. B. etwa 0,5 bis 2,0 μm. Ferner beträgt die Tiefe (die dritte Tiefe) von der Oberfläche der epitaktischen Schicht 102 des n++-Typ-Source-Bereichs 107 z. B. etwa 0,1 bis 0,6 μm. Unterdessen beträgt die Tiefe (die vierte Tiefe) von der Oberfläche der epitaktischen Schicht 102 des stromdiffundierten n-Typ-Schichtbereichs 108-A z. B. etwa 0,1 bis 0,7 μm. Die Tiefe (die fünfte Tiefe) von der Oberfläche der epitaktischen Schicht 102 der p+-Typ-Schutzschicht 108-B der Gate-Isolierschicht beträgt z. B. etwa 0,05 bis 0,3 μm. Die Tiefe (die sechste Tiefe) von der Oberfläche der epitaktischen Schicht 102 des Grabens 109 ist flacher als die Tiefe (die erste Tiefe) von der Oberfläche der epitaktischen Schicht 102 der p-Typ-Körperschicht 105, wobei die Tiefe z. B. etwa 0,1 bis 1,5 μm beträgt. Eine Länge in einer Richtung parallel zu der Kanallänge des Grabens beträgt z. B. etwa 1 bis 3 μm. Die Länge in einer Richtung parallel zu der Kanalbreite des Grabens beträgt z. B. etwa 0,1 bis 2 μm. Ein Intervall zwischen den Gräben in der Richtung parallel zu der Kanalbreite beträgt z. B. etwa 0,1 bis 2 μm. Obwohl das Folgende in 2 nicht gezeigt ist, beträgt die Tiefe (die zweite Tiefe) von der Oberfläche der epitaktischen Schicht 102 des p++-Typ-Fixierungsbereichs 106 des elektrischen Potentials der Körperschicht z. B. etwa 0,1 bis 0,3 μm.
  • Ferner sind ”–” und ”+” Vorzeichen, die die relative n-Typ- oder p-Typ-Konzentration der Störstellen als einen Leitfähigkeitstyp repräsentieren, wobei die Konzentration der n-Typ-Störstellen z. B. in der Reihenfolge ”n–”, ”n”, ”n+” und ”n++” höher wird.
  • Ein Sollbereich der Störstellenkonzentration des n+-Typ-SiC-Substrats 101 ist z. B. von 1 × 1018 bis 1 × 1021 cm–3. Ein Sollbereich der Störstellenkonzentration der epitaktischen n–-Typ-Schicht 102 ist z. B. von 1 × 1014 bis 1 × 1017 cm–3. Ein Sollbereich der Störstellenkonzentration der p-Typ-Körperschicht 105 ist z. B. von 1 × 1016 bis 1 × 1019 cm–3. Zusätzlich ist ein Sollbereich der Störstellenkonzentration des n++-Typ-Source-Bereichs 107 z. B. von 1 × 1019 bis 1 × 1021 cm–3. Ein Sollbereich der Störstellenkonzentration des stromdiffundierten n-Typ-Bereichs 108-A ist z. B. von 5 × 1016 bis 5 × 1018 cm–3. Ein Sollbereich der Störstellenkonzentration der p+-Typ-Schutzschicht 108-B der Gate-Isolierschicht ist z. B. von 5 × 1016 bis 5 × 1018 cm–3. Obwohl das Folgende in 2 nicht gezeigt ist, ist ein Sollbereich der Störstellenkonzentration des p++-Typ-Fixierungsbereichs 106 des elektrischen Potentials der Körperschicht ist z. B. von 1 × 1019 bis 1 × 1021 cm–3.
  • Ein Kanalbereich ist die Oberfläche des Grabens 109 und die Oberfläche der p-Typ-Körperschicht 105 zwischen den Gräben 109. Ein JFET-Bereich ist ein zwischen den p-Typ-Körperschichten 105 gehaltener Bereich.
  • Die Gate-Isolierschicht 110 ist auf dem Kanalbereich ausgebildet, wobei die Gate-Elektrode 111 auf der Gate-Isolierschicht 110 ausgebildet ist. Es ist jedoch keine Gate-Elektrode 111 über dem JFET-Bereich ausgebildet, wobei sich ein Ende der Gate-Elektrode 111 auf der Seite des JFET-Bereichs über der p+-Typ-Schutzschicht 108-B der Gate-Isolierschicht befindet, die sich in einer Längsrichtung des Grabens 109, d. h., in einer Kanalrichtung des Grabens 109, von der Körperschicht 105 erstreckt.
  • Als Nächstes wird eine Eigenschaft einer Konfiguration des SiC-Leistungs-MISFET in der ersten Ausführungsform bezüglich 2 beschrieben.
  • Weil die Seite des Grabens 109 als ein Kanalbereich funktioniert, kann im Vergleich zu dem Kanalbereich auf der Oberfläche des epitaktischen SiC-Substrats 104 eine höhere Kanalbeweglichkeit erwartet werden, wie in 2 gezeigt ist. Ferner ist durch das Bilden des Grabens 109 im Vergleich zu einer normalen DMOS-Struktur ohne Graben die Kanalbreite vergrößert, wobei eine hohe Stromdichte erwartet werden kann. Ferner ist der Graben nur in der p-Typ-Körperschicht 105 ausgebildet, wobei deshalb ein an die auf der Oberfläche des Grabens ausgebildete Gate-Isolierschicht angelegtes elektrisches Feld beim Halten der Stehspannung im Vergleich zu einer normalen MOS-Struktur des Grabentyps, die einen von der p-Typ-Körperschicht freigelegten Abschnitt aufweist, im hohen Maße unterdrückt werden kann. Zusätzlich ist in dieser Ausführungsform die p+-Typ-Schutzschicht 108-B der Gate-Isolierschicht zwischen der stromdiffundierten n-Typ-Schicht 108-A und der Gate-Isolierschicht 110 in einem Bereich, der zwischen benachbarten Kanalbereich gehalten ist, vorgesehen. Hierdurch kann ein elektrisches Feld der Oxidschicht um die stromdiffundierte n-Typ-Schicht 108-A im hohen Maße unterdrückt werden. Ferner ist in dieser Ausführungsform das Ende der Gate-Elektrode 111 auf der Oberseite der p+-Typ-Schutzschicht 108-B der Gate-Isolierschicht ausgebildet. Entsprechend ist über dem JFET-Bereich keine Gate-Elektrode 111 ausgebildet, wobei ein beim Halten der Stehspannung angelegtes elektrisches Feld der Oxidschicht in dem JFET-Bereich im Vergleich zu einer normalen DMOS-Struktur ferner im hohen Maße unterdrückt werden kann.
  • Eine zu der der normalen MOS-Struktur des Grabentyps ähnliche hohe Stromdichte ist durch das Schaffen der hohen Kanalbeweglichkeit und der breiten Kanalbreite, wie oben beschrieben worden ist, verwirklicht, während eine hohe Zuverlässigkeit der Isolierschicht erreicht werden kann. Da keine Gate-Elektrode 111 über dem JFET-Bereich ausgebildet ist, ist ferner der Bereich, der eine Kapazität mit der epitaktischen n–-Typ-Schicht 102 aufweist, klein. Entsprechend ist ein beim Schalten verursachter Miller-Effekt verringert und kann der Schaltverlust verringert werden. Deshalb können ein geringerer Leitungsverlust und ein geringerer Schaltverlust als jene der normalen DMOS-Struktur geschaffen werden.
  • <<Ein Herstellungsverfahren der Siliciumcarbid-Halbleitervorrichtung>>
  • Im Folgenden wird ein Herstellungsverfahren der Siliciumcarbid-Halbleitervorrichtung in der ersten Ausführungsform der vorliegenden Erfindung bezüglich der 3 bis 17 beschrieben. 3 ist eine Prozesszeichnung zum Erklären des Herstellungsverfahrens der Halbleitervorrichtung in der ersten Ausführungsform. Die 4 bis 8 und die 9(b) bis 7 sind Schnittansichten, die den Hauptteil zeigen, der durch das Vergrößern eines Abschnitts des Bildungsbereichs des SiC-Leistungs-MISFET (des Vorrichtungsbildungsbereichs) der Siliciumcarbid-Halbleitervorrichtung erreicht wird. 9(a) ist eine Draufsicht, die den Hauptteil des Halbleiter-Chips zeigt, an dem die Siliciumcarbid-Halbleitervorrichtung, die den SiC-Leistungs-MISFET enthält, angebracht ist.
  • <Der Prozess P1>
  • Wie in 4 gezeigt ist, wird zuerst das n+-Typ-4H-SiC-Substrat 101 vorbereitet. Die n-Typ-Störstellen werden in das n+-Typ-SiC-Substrat 101 dotiert. Die n-Typ-Störstellen sind z. B. Stickstoff (N), wobei sich die Konzentration der n-Typ-Störstellen z. B. in einem Bereich von 1 × 1018 bis 1 × 1021 cm–3 befindet. Ferner weist das n+-Typ-SiC-Substrat 101 doppelte Seiten der Si-Seite und der C-Seite auf. Eine Oberfläche des n+-Typ-SiC-Substrats 101 kann sich jedoch auf der Si-Seite oder der C-Seite befinden.
  • Als Nächstes wird die aus Siliciumcarbid (SiC) hergestellte epitaktische n–-Typ-Schicht 102 auf der Oberfläche (der ersten Hauptfläche) des n+-Typ-SiC-Substrats 101 gemäß einem epitaktischen Wachstumsprozess hergestellt. Die n-Typ-Störstellen, die geringer als die Störstellenkonzentration des n+-Typ-SiC-Substrats 101 sind, werden in die epitaktische n–-Typ-Schicht 102 dotiert. Die Störstellenkonzentration der epitaktischen n–-Typ-Schicht 102 hängt von einer Nennleistung des SiC-Leistungs-MISFET ab. Die Störstellenkonzentration befindet sich jedoch z. B. in einem Bereich von 1 × 1014 bis 1 × 1017 cm–3. Ferner ist die Dicke der epitaktischen n–-Typ-Schicht 102 z. B. 5 bis 50 μm. Das durch das n+-Typ-SiC-Substrat 101 und die epitaktische n–-Typ-Schicht 102 konfigurierte epitaktische SiC-Substrat 104 wird durch den obenerwähnten Prozess gebildet.
  • <Der Prozess P2>
  • Als Nächstes wird der n+-Typ-Drain-Bereich 103, der eine vorgegebene Tiefe (eine siebente Tiefe) aufweist, von der Rückseite (einer zweiten Hauptfläche) des n+-Typ-SiC-Substrats 101 auf der Rückseite des n+-Typ-SiC-Substrats 101 gebildet. Die Störstellenkonzentration des n+-Typ-Drain-Bereichs 103 befindet sich z. B. in einem Bereich von 1 × 1019 bis 1 × 1021 cm–3.
  • Als Nächstes wird, wie in 5 gezeigt ist, eine Maske M1 auf der Oberfläche der epitaktischen n–-Typ-Schicht 102 gebildet. Die Dicke der Maske M1 beträgt z. B. etwa 1,0 bis 3,0 μm. Die Breite der Maske M1 in einem Vorrichtungsbildungsbereich beträgt z. B. etwa 1,0 bis 5,0 μm. Für die Materialien der Maske können eine SiO2-Schicht, eine Si-Schicht und eine SiN-Schicht jeweils als ein anorganisches Material, eine Schutzlackschicht und eine Polyimidschicht jeweils als ein organisches Material verwendet werden.
  • Als Nächstes werden die p-Typ-Störstellen, z. B. Aluminiumatome (Al), von der Oberseite der Maske M1 in die epitaktische n-Typ-Schicht 102 ionenimplantiert. Hierdurch werden die p-Typ-Körperschichten 105 in dem Vorrichtungsbildungsbereich der epitaktischen n–-Typ-Schicht 102 gebildet. Obwohl das Folgende in 5 nicht gezeigt ist, werden die schwebenden feldbegrenzenden p-Typ-Ringe 3 gleichzeitig in dem Umfang des Vorrichtungsbildungsbereichs gebildet. Für die Struktur eines Abschlusses ist die vorliegende Erfindung nicht darauf eingeschränkt, wobei die Abschlussstruktur außerdem z. B. eine Übergangsabschlusserweiterungsstruktur (JTE-Struktur) sein kann.
  • Die Tiefe (die erste Tiefe) von der Oberfläche der epitaktischen Schicht 102 der p-Typ-Körperschicht 105 beträgt z. B. etwa 0,5 bis 2,0 μm. Ferner befindet sich die Störstellenkonzentration der p-Typ-Körperschicht 105 z. B. in einem Bereich von 1 × 1016 bis 1 × 1019 cm–3.
  • Als Nächstes wird, nachdem die Maske M1 entfernt worden ist, eine Maske M2 z. B. aus einer Schutzlackschicht gebildet, wie in 6 gezeigt ist. Die Dicke der Maske M2 beträgt z. B. etwa 0,5 bis 3 μm. In einem späteren Prozess der Maske M2 wird eine Öffnung nur in einem Bereich zum Bilden des p++-Typ-Fixierungsbereichs 106 des elektrischen Potentials der Körperschicht zum Fixieren des elektrischen Potentials der p-Typ-Körperschicht 105 geschaffen.
  • Als Nächstes werden die p-Typ-Störstellen, z. B. Aluminiumatome (Al), von der Oberseite der Maske M2 in die epitaktische n–-Typ-Schicht 102 ionenimplantiert, wobei der p++-Typ-Fixierungsbereich 106 des elektrischen Potentials der Körperschicht gebildet wird. Die Tiefe (die zweite Tiefe) von der Oberfläche der epitaktischen Schicht 102 des p++-Typ-Fixierungsbereichs 106 des elektrischen Potentials der Körperschicht beträgt z. B. etwa 0,1 bis 0,3 μm. Die Störstellenkonzentration des p++-Typ-Fixierungsbereichs 106 des elektrischen Potentials der Körperschicht befindet sich z. B. in einem Bereich von 1 × 1019 bis 1 × 1021 cm–3.
  • Als Nächstes wird die Maske M2 entfernt, wobei eine Maske M3 durch eine Schutzlackschicht gebildet wird, wie in 7 gezeigt ist. Die Dicke der Maske M3 beträgt z. B. etwa 0,5 bis 3 μm. In dem späteren Prozess der Maske M3 wird eine Öffnung in einem Bereich zum Bilden des n++-Typ-Source-Bereichs 107 geschaffen. Obwohl das Folgende in 7 nicht gezeigt ist, wird ferner außerdem eine Öffnung in einem Bereich zum Bilden der Schutzrings 4 außerhalb der schwebenden feldbegrenzenden Ringe 3 der Maske M3 geschaffen.
  • Als Nächstes werden Stickstoffatome (N) als die n-Typ-Störstellen von der Oberseite der Maske M3 in die epitaktische Schicht 102 ionenimplantiert, wobei der n++-Typ-Source-Bereich 107 in dem Vorrichtungsbildungsbereich gebildet wird, wobei, obwohl das Folgende in 7 nicht gezeigt ist, der n++-Typ-Schutzring 4 in dem Umfangsbildungsbereich gebildet wird. Die Tiefe (die dritte Tiefe) von der Oberfläche der epitaktischen Schicht 102 des n++-Typ-Source-Bereichs 107 und des n++-Typ-Schutzrings 4 beträgt z. B. etwa 0,1 bis 0,6 μm. Ferner befindet sich die Störstellenkonzentration des n++-Typ-Source-Bereichs 107 und des n++-Typ-Schutzrings 4 z. B. in einem Bereich von 1 × 1019 bis 1 × 1021 cm–3.
  • Als Nächstes wird, nachdem die Maske M3 entfernt worden ist, eine Maske 4 z. B. durch eine Schutzlackschicht gebildet, wie in 8 gezeigt ist. Die Dicke der Maske M4 beträgt z. B. etwa 0,5 bis 3 μm. In dem späteren Prozess der Maske M4 wird eine Öffnung in einem Bereich zum Bilden des stromdiffundierten n+-Typ-Bereichs 108-A geschaffen.
  • Als Nächstes werden Stickstoffatome (N) als die n-Typ-Störstellen von der Oberseite der Maske M4 in die epitaktische Schicht 102 ionenimplantiert, wobei der stromdiffundierte n+-Typ-Bereich 108-A in dem Vorrichtungsbildungsbereich gebildet wird. Die Tiefe (die vierte Tiefe) von der Oberfläche der epitaktischen Schicht 102 des stromdiffundierten n+-Typ-Bereichs 108-A beträgt z. B. etwa 0,1 bis 0,7 μm. Ferner befindet sich die Störstellenkonzentration des stromdiffundierten n+-Typ-Bereichs 108-A z. B. in einem Bereich von 5 × 1016 bis 5 × 1018 cm–3.
  • Als Nächstes werden Aluminiumatome (Al) als die p-Typ-Störstellen von der Oberseite der Maske M4 in die epitaktische Schicht 102 ionenimplantiert, wobei der p+-Typ-Schutzbereich 108-B der Gate-Isolierschicht in dem Vorrichtungsbildungsbereich gebildet wird. Die Tiefe (die fünfte Tiefe) von der Oberfläche der epitaktischen Schicht 102 des p+-Typ-Schutzbereichs 108-B der Gate-Isolierschicht beträgt z. B. etwa 0,05 bis 0,3 μm. Ferner befindet sich die Störstellenkonzentration des p+-Typ-Schutzbereichs 108-B der Gate-Isolierschicht in einem Bereich von 5 × 1016 bis 5 × 1018 cm–3.
  • <Der Prozess P3>
  • Nachdem die Maske 4 entfernt worden ist, wird als Nächstes eine Kohlenstoffschicht (C-Schicht) auf der Oberfläche und auf der Rückseite des epitaktischen SiC-Substrats 104 z. B. durch ein plasmaaktiviertes CVD-Verfahren abgeschieden, obwohl die obige Beschreibung nicht gezeigt ist. Die Dicke der Kohlenstoffschicht (C-Schicht) beträgt z. B. etwa 0,03 μm. Nachdem die Oberfläche und die Rückseite des epitaktischen SiC-Substrats 104 mit der Kohlenstoffschicht (C-Schicht) abgedeckt sind, wird eine Wärmebehandlung bei 1500°C oder einer höheren Temperatur während etwa 2 bis 3 Minuten auf das epitaktische SiC-Substrat 104 angewendet. Hierdurch werden alle in dem epitaktischen Substrat 104 ionenimplantierten Störstellen aktiviert. Nach der Wärmebehandlung wird die Kohlenstoffschicht (C-Schicht) z. B. durch eine Sauerstoffplasmabehandlung entfernt.
  • <Der Prozess P4>
  • Als Nächstes wird eine Maske M5 z. B. durch eine Schutzlackschicht gebildet, wie in den 9(a) bis (c) gezeigt ist. 9(a) ist eine Draufsicht, die den Hauptteil zeigt, 9(b) ist eine Schnittansicht, die den entlang einer Linie AA' in 9(a) betrachteten Hauptteil zeigt, und 9(c) ist eine Schnittansicht, die den entlang einer Linie BB' in 9(a) betrachteten Hauptteil zeigt. Die Dicke der Maske M5 beträgt z. B. etwa 0,5 bis 3 μm. In einem späteren Prozess wird eine Öffnung in der Maske 5 in einem Bereich zum Bilden eines Grabens 109 geschaffen.
  • Als Nächstes wird der Graben 109, der den n++-Typ-Source-Bereich 107, die p-Typ-Körperschicht 105, den stromdiffundierten n+-Typ-Bereich 108-A und den p+-Typ-Schutzbereich 108-B der Gate-Isolierschicht durchdringt, unter Verwendung eines Trockenätzprozesses gebildet. Die Tiefe des gebildeten Grabens ist flacher als die Tiefe der p-Typ-Körperschicht 105 und ist tiefer als die Tiefe des p+-Typ-Schutzbereichs 108-B der Gate-Isolierschicht. Die Tiefe des gebildeten Grabens beträgt z. B. etwa 0,1 bis 1,5 μm. Die Länge in einer zu der Kanalbreite des Grabens parallelen Richtung beträgt z. B. etwa 0,1 bis 1 μm. Ein Intervall zwischen den Gräben in der zu der Kanalbreite parallelen Richtung beträgt z. B. etwa 0,1 bis 1 μm.
  • <Der Prozess P5>
  • Nachdem die Maske M5 entfernt worden ist, wird als Nächstes die Gate-Isolierschicht 110 auf der Oberfläche der epitaktischen Schicht 102 und der Oberfläche des Grabens 109 gebildet, wie in 10 gezeigt ist. Die Gate-Isolierschicht 110 wird aus einer SiO2-Schicht hergestellt, die z. B. durch ein thermisches CVD-Verfahren gebildet wird. Die Dicke der Gate-Isolierschicht 110 beträgt z. B. etwa 0,05 bis 0,15 μm.
  • Als Nächstes wird eine polykristalline n-Typ-Siliciumschicht (n-Typ-Si-Schicht) 111A auf der Gate-Isolierschicht 110 gebildet, wie in 11 gezeigt ist. Die Dicke der polykristallinen n-Typ-Siliciumschicht (n-Typ-Si-Schicht) 111A beträgt z. B. etwa 0,01 bis 4 μm.
  • Als Nächstes wird die polykristalline Siliciumschicht (Si-Schicht) 111A unter Verwendung einer Maske M6 (einer Schutzlackschicht) durch ein Trockenätzverfahren geätzt, wobei eine Gate-Elektrode 111 gebildet wird, wie in 12 gezeigt ist. Zu diesem Zeitpunkt wird die polykristalline Siliciumschicht (Si-Schicht) 111A über dem JFET-Bereich zwischen den p-Typ-Körperschichten 105 entfernt.
  • Obwohl das Folgende nicht gezeigt ist, wird als Nächstes die Gate-Elektrode 111 leicht oxidiert, nachdem die Maske M6 entfernt worden ist. Für eine Bedingung wird z. B. eine trockene Oxidation bei 900°C während etwa 30 Minuten ausgeführt.
  • <Der Prozess P6>
  • Als Nächstes wird eine schichtisolierende Schicht 112 über der Oberfläche der epitaktischen Schicht 102 z. B. durch ein plasmaaktiviertes CVD-Verfahren gebildet, wie in 13 gezeigt ist, um die Gate-Elektrode 111 und die Gate-Isolierschicht 110 abzudecken.
  • Als Nächstes werden die schichtisolierende Schicht 112 und die Gate-Isolierschicht 110 durch Trockenätzen unter Verwendung einer Maske M7 (einer Schutzlackschicht) geätzt, wobei eine Öffnung CNT_S, die einen Abschnitt des n++-Typ-Source-Bereichs 107 und den p++-Typ-Fixierungsbereich 106 des elektrischen Potentials der Körperschicht erreicht, gebildet wird, wie in 14 gezeigt ist.
  • Als Nächstes wird, nachdem die Maske M7 entfernt worden ist, eine Metallsilicid-Schicht 113 auf den jeweiligen Oberflächen des Abschnitts des n++-Typ-Source-Bereichs 107 und des p++-Typ-Fixierungsbereichs 106 des elektrischen Potentials der Körperschicht gebildet, die auf dem Boden der Öffnung CNT_S jeweils freigelegt sind.
  • Zuerst wird Nickel (Ni), z. B. als eine erste Metallschicht, z. B. durch Sputtern über der Oberfläche der epitaktischen Schicht 102 abgeschieden, um die schichtisolierende Schicht 112 und das Innere (die Seite und den Boden) der Öffnung CNT_S abzudecken, obwohl die obige Beschreibung nicht gezeigt ist. Die Dicke der ersten Metallschicht beträgt z. B. etwa 0,05 μm. Als Nächstes werden durch das Anwenden einer Silicidierungs-Wärmebehandlung bei 600 bis 1000°C die erste Metallschicht und die epitaktische Schicht 102 am Boden der Öffnung CNT_S zur Reaktion gebracht, wobei z. B. eine Nickelsilicid-Schicht (NiSi-Schicht) als die Metallsilicid-Schicht 113 auf den jeweiligen Oberflächen des Abschnitts des n++-Typ-Source-Bereichs 107 und des p++-Typ-Fixierungsbereichs 106 des elektrischen Potentials der Körperschicht gebildet wird, die jeweils auf dem Boden der Öffnung CNT_S freigelegt sind. Als Nächstes wird die nicht zur Reaktion gebrachte erste Metallschicht durch Nassätzen entfernt. Für das Nassätzen wird z. B. eine Flüssigkeit einer Schwefelsäure-Wasserstoffperoxid-Mischung verwendet.
  • Obwohl das Folgende nicht gezeigt ist, wird als Nächstes die schichtisolierende Schicht 112 unter Verwendung einer Maske (einer Schutzlackschicht) geätzt, wobei eine Öffnung CNT_G, die die Gate-Elektrode 111 erreicht, gebildet wird.
  • Als Nächstes wird eine dritte Metallschicht, z. B. eine laminierte Schicht, die aus einer Titanschicht (Ti-Schicht) einer Titannitrid-Schicht (TiN-Schicht) und eine Aluminiumschicht (Al-Schicht) konfiguriert ist, auf der schichtisolierenden Schicht 112 einschließlich der jeweiligen Innenseiten der Öffnung CNT_S, die die Metallsilicid-Schicht 113, die auf den jeweiligen Oberflächen des Abschnitts des n++-Typ-Source-Bereichs 107 und des p++-Typ-Fixierungsbereichs 106 des elektrischen Potentials der Körperschicht ausgebildet ist, erreicht, und der (nicht gezeigten) Öffnung CNT_G, die die Gate-Elektrode 111 erreicht, abgeschieden. Es ist erwünscht, dass die Dicke der Aluminiumschicht (Al-Schicht) z. B. 2,0 μm oder mehr beträgt. Als Nächstes werden die Elektrode für die Source-Verdrahtung 2, die über die Metallsilicid-Schicht in der CNT_S jeweils mit dem Abschnitt des n++-Typ-Source-Bereichs 107 und dem p++-Typ-Fixierungsbereich 106 des elektrischen Potentials der Körperschicht elektrisch verbunden ist, und die Elektrode für die Gate-Verdrahtung 8, die über die Öffnung CNT_G mit der Gate-Elektrode 111 elektrisch verbunden ist, durch das Ätzen der dritten Metallschicht gebildet.
  • Obwohl das Folgende nicht gezeigt ist, wird als Nächstes eine SiO2-Schicht oder eine Polyimidschicht, um die Elektrode für die Gate-Verdrahtung 8 und die Elektrode für die Source-Verdrahtung 2 abzudecken, als eine Passivierungsschicht abgeschieden.
  • Als Nächstes wird die Passivierungsschicht bearbeitet, wobei die Vorrichtung passiviert wird, obwohl die obige Beschreibung nicht gezeigt ist. Zu diesem Zeitpunkt sind eine Source-Elektroden-Öffnung 7 und eine Gate-Elektroden-Öffnung 5 ausgebildet.
  • Obwohl das Folgende nicht gezeigt ist, wird als Nächstes eine zweite Metallschicht auf der Rückseite des n+-Typ-SiC-Substrats 101 z. B. durch Sputtern abgeschieden. Die Dicke der zweiten Metallschicht beträgt z. B. etwa 0,1 μm.
  • Als Nächstes werden die zweite Metallschicht und das n+-Typ-SiC-Substrat 101 durch das Anwenden einer Laser-Silicidierungs-Wärmebehandlung zur Reaktion gebracht, wie in 17 gezeigt ist, wobei eine Metallsilicid-Schicht 115 gebildet wird, wobei die Metallsilicid-Schicht den n+-Typ-Drain-Bereich 103, der auf der Rückseite des n+-Typ-SiC-Substrats 101 ausgebildet ist, abdeckt. Als Nächstes wird eine Elektrode für die Drain-Verdrahtung 116 gebildet, wobei die Elektrode für die Drain-Verdrahtung die Metallsilicid-Schicht 115 abdeckt. Für die Elektrode für die Drain-Verdrahtung 116 wird eine laminierte Schicht, die aus einer Ti-Schicht, einer Ni-Schicht und einer Goldschicht (Au-Schicht) konfiguriert ist, mit 0,5 bis 1 μm abgeschieden.
  • Danach wird eine externe Verdrahtung jeweils mit der Elektrode für die Source-Verdrahtung 2, der Elektrode für die Gate-Verdrahtung 8 und der Elektrode für die Drain-Verdrahtung 116 elektrisch verbunden.
  • Wie oben beschrieben worden ist, kann gemäß der ersten Ausführungsform z. B. eine (11-20)-Kristallebene und eine (1-100)-Kristallebene für eine Kanalebene verwendet werden, wenn ein Si-Substrat 4° außerhalb der (0001)-Kristallebene verwendet wird, weil die Seite des Grabens 109 als ein Kanalbereich funktioniert. Entsprechend kann im Vergleich zu einem Kanalbereich auf der Oberfläche des SiC-Substrats 101 eine höhere Kanalbeweglichkeit erwartet werden. Ferner ist durch das Bilden der Gräben 109 die Kanalbreite im Vergleich zu der normalen DMOS-Struktur, die keinen Graben aufweist, vergrößert, wobei eine höhere Stromdichte erwartet werden kann. Ferner ist der Graben 109 in einem flacheren Bereich als die Tiefe der p-Typ-Körperschicht 105 ausgebildet, wobei weiterhin die Unterseite des Bodens des Grabens 109 durch die p-Typ-Körperschicht umgeben ist. Entsprechend kann in dieser Ausführungsform ein an die auf der Oberfläche des Grabens ausgebildete Gate-Isolierschicht angelegtes elektrisches Feld beim Halten der Stehspannung im Vergleich zu der normalen MOS-Struktur des Grabentyps, die einen von der p-Typ-Körperschicht freigelegten Abschnitt aufweist, im hohen Maße unterdrückt werden. Weiterhin ist in dieser Ausführungsform die p+-Typ-Schutzschicht 108-B der Gate-Isolierschicht zwischen der stromdiffundierten n-Typ-Schicht 108-A und der Gate-Elektrode 111 vorgesehen. Hierdurch kann ein elektrisches Feld der Oxidschicht in der Nähe der stromdiffundierten n-Typ-Schicht 108-A im hohen Maße unterdrückt werden. Ferner ist in dieser Ausführungsform das Ende der Gate-Elektrode 111 über der p+-Typ-Schutzschicht 108-B der Gate-Isolierschicht ausgebildet. Entsprechend kann ein während eines Ausschaltzeitraums angelegtes elektrisches Feld der Gate-Isolierschicht weiter im Vergleich zu der normalen DMOS-Struktur im hohen Maße unterdrückt werden. Weiterhin kann in dieser Ausführungsform eine Kapazität zwischen der Gate-Elektrode 111 und der epitaktischen n–-Typ-Schicht 102 verringert werden, wobei nicht nur der Leitungsverlust, sondern außerdem der Schaltverlust verringert werden kann. Folglich können die zuverlässigere Siliciumcarbid-Halbleitervorrichtung mit geringerem Verlust als die normale DMOS-Struktur und ihr Herstellungsverfahren geschaffen werden.
  • Die zweite Ausführungsform
  • Eine zweite Ausführungsform ist insofern von der ersten Ausführungsform verschieden, als der gesamte JFET-Bereich zwischen benachbarten Kanalbereichen mit einem stromdiffundierten Bereich 108-A, einem Schutzbereich 108-B der Gate-Isolierschicht und einer Gate-Elektrode 111 abgedeckt ist, wie in einer Ansicht in der Vogelperspektive gezeigt ist, die den Hauptteil des SiC-Leistungs-MISFET zeigt, die in 18 gezeigt ist. Weil eine Struktur, dass die Gate-Elektrode 111 den gesamten JFET-Bereich abdeckt, angewendet wird, ist der Bereich der Gate-Elektrode 111 über einem Chip vergrößert und kann der Gate-Widerstand verringert werden. Weil ferner der Schutzbereich 108-B der Gate-Isolierschicht den gesamten JFET-Bereich abdeckt, kann das in einem Ausschaltzeitraum angelegte elektrische Feld der Gate-Isolierschicht verringert werden.
  • Weiterhin ist der Schutzbereich 108-B der Gate-Isolierschicht vorhanden, wobei deshalb die Kapazität zwischen der Gate-Elektrode 111 und einer epitaktischen n–-Typ-Schicht 102 verringert werden kann, ohne die Gate-Elektrode 111 und die epitaktische n–-Typ-Schicht 102 gegenüberliegend in dem JFET-Bereich herzustellen, wobei außerdem kein Schaltverlust neu verursacht wird. Entsprechend kann die zweite Ausführungsform im Vergleich zu der ersten Ausführungsform den Gate-Widerstand verringern, den Verlust und die Zuverlässigkeit aufrechterhalten, wobei ferner ein Hochgeschwindigkeitsschalten ermöglicht wird.
  • <<Ein Herstellungsverfahren der Siliciumcarbid-Halbleitervorrichtung>>
  • Ein Herstellungsverfahren einer Siliciumcarbid-Halbleitervorrichtung in der zweiten Ausführungsform wird im Folgenden bezüglich der 19 bis 29 in der Reihenfolge der Prozesse beschrieben. Die 19 bis 29 zeigen einen Abschnitt eines Bildungsbereichs eines SiC-Leistungs-MISFET (einen Vorrichtungsbildungsbereich) der Siliciumcarbid-Halbleitervorrichtung in dieser Ausführungsform, wobei der Bereich vergrößert ist.
  • Wie in 19 gezeigt ist, wird ähnlich zu der ersten Ausführungsform die epitaktische n–-Typ-Schicht 102 auf einer Oberfläche (einer ersten Hauptfläche) eines n+-Typ-SiC-Substrats 101 gebildet, wobei ein epitaktisches SiC-Substrat 104, das mit dem n+-Typ-SiC-Substrat 101 und der epitaktischen n–-Typ-Schicht 102 versehen ist, gebildet wird. Die Störstellenkonzentration des n+-Typ-SiC-Substrats 101 befindet sich z. B. in einem Bereich von 1 × 1018 bis 1 × 1021 cm–3, während sich die Störstellenkonzentration der epitaktischen n-Typ-Schicht 102 in einem Bereich von 1 × 1014 bis 1 × 1017 cm–3 befindet. Als Nächstes wird ein n+-Typ-Drain-Bereich 103 auf der Rückseite (einer zweiten Hauptfläche) des n+-Typ-SiC-Substrats 101 gebildet. Die Störstellenkonzentration des n+-Typ-Drain-Bereichs 103 befindet sich z. B. in einem Bereich von 1 × 1019 bis 1 × 1021 cm–3.
  • Als Nächstes werden p-Typ-Störstellen, wie z. B. Aluminiumatome (Al), von der Oberseite einer (nicht gezeigten) Maske in die epitaktische n–-Typ-Schicht 102 ionenimplantiert. Hierdurch wird eine p-Typ-Körperschicht 105 in einem Vorrichtungsbildungsbereich der epitaktischen Schicht 102 gebildet. Obwohl das Folgende nicht gezeigt ist, werden schwebende feldbegrenzende p-Typ-Ringe gleichzeitig in einem Umfang des Vorrichtungsbildungsbereichs gebildet. Die Störstellenkonzentration der p-Typ-Körperschicht 105 befindet sich z. B. in einem Bereich von 1 × 1016 bis 1 × 1019 cm–3.
  • Als Nächstes werden p-Typ-Störstellen, z. B. Aluminiumatome (Al), von der Oberseite der (nicht gezeigten) Maske in die epitaktische Schicht 102 ionenimplantiert. Hierdurch wird ein p++-Typ-Fixierungsbereich 106 des elektrischen Potentials der Körperschicht in der p-Typ-Körperschicht 105 gebildet. Die Störstellenkonzentration des p++-Typ-Fixierungsbereichs 106 des elektrischen Potentials der Körperschicht befindet sich z. B. in einem Bereich von 1 × 1019 bis 1 × 1021 cm–3.
  • Als Nächstes werden Stickstoffatome (N) als n-Typ-Störstellen von der Oberseite der Maske in die epitaktische Schicht 102 ionenimplantiert, wobei in dem (nicht gezeigten) Vorrichtungsbildungsbereich ein n++-Typ-Source-Bereich 107 gebildet wird. Die Störstellenkonzentration des n++-Typ-Source-Bereichs 107 befindet sich z. B. in einem Bereich von 1 × 1019 bis 1 × 1021 cm–3. Danach wird die Maske entfernt.
  • Wie in 20 gezeigt ist, wird als Nächstes eine Maske M4' z. B. durch eine Schutzlackschicht gebildet. Die Dicke der Maske M4' beträgt z. B. etwa 0,5 bis 3 μm. In einem Bereich zum Bilden des stromdiffundierten n+-Typ-Bereichs 108 zum Fixieren des elektrischen Potentials der p-Typ-Körperschicht 105 wird in einem späteren Prozess der Maske M4 eine Öffnung geschaffen.
  • Als Nächstes werden Stickstoffatome (N) als n-Typ-Störstellen von der Oberseite der Maske M4' in die epitaktische Schicht 102 ionenimplantiert, wobei der stromdiffundierte n+-Typ-Bereich 108-A in dem Vorrichtungsbildungsbereich gebildet wird. Die Tiefe (die vierte Tiefe) von einer Oberfläche der epitaktischen Schicht 102 des stromdiffundierten n+-Typ-Bereichs 108-A beträgt z. B. etwa 0,1 bis 0,7 μm. Ferner befindet sich die Störstellenkonzentration des stromdiffundierten n+-Typ-Bereichs 108-A z. B. in einem Bereich von 5 × 1016 bis 5 × 1018 cm–3. Die zweite Ausführungsform ist insofern von der ersten Ausführungsform verschieden, als der stromdiffundierte n+-Typ-Bereich 108-A auf dem gesamten JFET-Bereich gebildet wird.
  • Als Nächstes werden Aluminiumatome (Al) als p-Typ-Störstellen von der Oberseite der Maske M4' in die epitaktische n–-Typ-Schicht 102 ionenimplantiert, wobei der p+-Typ-Schutzbereich 108-B der Gate-Isolierschicht in dem Vorrichtungsbildungsbereich gebildet wird. Die Tiefe (die fünfte Tiefe) von der Oberfläche der epitaktischen Schicht 102 des p+-Typ-Schutzbereichs 108-B der Gate-Isolierschicht beträgt z. B. etwa 0,05 bis 0,3 μm. Ferner befindet sich die Störstellenkonzentration des p+-Typ-Schutzbereichs 108-B der Gate-Isolierschicht z. B. in einem Bereich von 5 × 1016 bis 5 × 1018 cm–3. Die zweite Ausführungsform ist insofern von der ersten Ausführungsform verschieden, als der p+-Typ-Schutzbereich 108-B der Gate-Isolierschicht auf dem gesamten JFET-Bereich gebildet wird.
  • Nachdem die Maske M4' entfernt worden ist, wird als Nächstes eine Kohlenstoffschicht (C-Schicht) auf der Oberseite und auf der Rückseite des epitaktischen SiC-Substrats 104 z. B. durch ein plasmaaktiviertes CVD-Verfahren abgeschieden, obwohl die obige Beschreibung nicht gezeigt ist. Die Dicke der Kohlenstoffschicht (C-Schicht) beträgt z. B. etwa 0,03 μm. Nachdem die Oberseite und die Rückseite des epitaktischen SiC-Substrats 104 mit der Kohlenstoffschicht (C-Schicht) abgedeckt worden sind, wird eine Wärmebehandlung bei 1500°C oder mehr während etwa 2 bis 3 Minuten auf das epitaktische SiC-Substrat 104 angewendet. Hierdurch wird jede in dem epitaktischen SiC-Substrat 104 ionenimplantierte Störstelle aktiviert. Nach der Wärmebehandlung wird die Kohlenstoffschicht (C-Schicht) z. B. durch eine Sauerstoffplasmabehandlung entfernt.
  • Wie in den 21(a) und 21(c) gezeigt ist, wird als Nächstes eine Maske M5' z. B. durch eine Schutzlackschicht gebildet. 21(a) ist eine Draufsicht, die den Hauptteil zeigt, 21(b) ist eine entlang einer Linie AA' in 21(a) betrachtete Schnittansicht und 21(c) ist eine entlang einer Linie BB' in 21(a) betrachtete Schnittansicht, die den Hauptteil zeigt. Die Dicke der Maske M5' beträgt z. B. etwa 0,5 bis 3 μm. Eine Öffnung wird in einem Bereich für den Graben 109 geschaffen, der in dem späteren Prozess der Maske M5' gebildet wird.
  • Als Nächstes wird der Graben 109, der den n++-Typ-Source-Bereich 107, die p-Typ-Körperschicht 105, den stromdiffundierten n+-Typ-Bereich 108-A und den p+-Typ-Schutzbereich 108-B der Gate-Isolierschicht durchdringt, unter Verwendung eines Trockenätzprozesses gebildet. Die Tiefe des gebildeten Grabens ist flacher als die Tiefe der p-Typ-Körperschicht und ist tiefer als die Tiefe des p+-Typ-Schutzbereichs 108-B der Gate-Isolierschicht. Die Tiefe des gebildeten Grabens beträgt z. B. etwa 0,1 bis 1,5 μm. Die Grabenlänge, die zu der Kanallänge des Grabens parallel ist, beträgt z. B. etwa 1 bis 3 μm. Ein Intervall zwischen den Gräben in einer Richtung parallel zu der Kanalbreite beträgt z. B. etwa 0,1 bis 1 μm.
  • Nachdem die Maske M5' entfernt worden ist, wird als Nächstes die Gate-Isolierschicht 110 auf der Oberfläche der epitaktischen Schicht 102 und der Oberfläche des Grabens 109 gebildet, wie in 22 gezeigt ist. Die Gate-Isolierschicht 110 ist eine z. B. durch ein thermisches CVD-Verfahren gebildete SiO2-Schicht. Die Dicke der Gate-Isolierschicht 110 beträgt z. B. etwa 0,005 bis 0,15 μm.
  • Als Nächstes wird eine polykristalline n-Typ-Siliciumschicht (n-Typ-Si-Schicht) 111A auf der Gate-Isolierschicht 110 gebildet, wie in 23 gezeigt ist. Die Dicke der polykristallinen n-Typ-Siliciumschicht (n-Typ-Si-Schicht) 111A beträgt z. B. etwa 0,01 bis 4 μm.
  • Als Nächstes wird die polykristalline Siliciumschicht (Si-Schicht) 111A unter Verwendung einer Maske M6' (einer Schutzlackschicht) durch Trockenätzen geätzt, wobei die Gate-Elektrode 111 gebildet wird, wie in 24 gezeigt ist. Nachdem die Maske M6 entfernt worden ist, wird als Nächstes die Gate-Elektrode 111 leicht oxidiert, obwohl die obige Beschreibung nicht gezeigt ist. Für eine Bedingung wird die Gate-Elektrode z. B. während 30 Minuten durch Trockenoxidation bei 900°C oxidiert.
  • Als Nächstes wird über der Oberfläche der epitaktischen Schicht 102 z. B. durch ein plasmaaktiviertes CVD-Verfahren eine schichtisolierende Schicht 112 gebildet, wie in 25 gezeigt ist, wobei die schichtisolierende Schicht die Gate-Elektrode 111 und die Gate-Isolierschicht 110 abdeckt.
  • Als Nächstes werden die schichtisolierende Schicht 112 und die Gate-Isolierschicht 110 unter Verwendung einer Maske M7' (einer Schutzlackschicht) durch Trockenätzen geätzt, wie in 26 gezeigt ist, wobei eine Öffnung CNT_S, die einen Abschnitt des n++-Typ-Source-Bereichs 107 und den p++-Typ-Fixierungsbereich 106 des elektrischen Potentials der Körperschicht erreicht, gebildet wird.
  • Nachdem die Maske M7' entfernt worden ist, wird auf den jeweiligen Oberflächen des Abschnitts des n++-Typ-Source-Bereichs 107 und des p++-Typ-Fixierungsbereichs 106 des elektrischen Potentials der Körperschicht, die jeweils am Boden der Öffnung CNT_S freigelegt sind, eine Metallsilicid-Schicht 113 gebildet, wie in 27 gezeigt ist. Zuerst wird eine erste Metallschicht, wie z. B. Nickel (Ni), z. B. durch Sputtern über der Oberfläche der epitaktischen Schicht 102 abgeschieden, um die schichtisolierende Schicht 112 und das Innere (die Seite und den Boden) der Öffnung CNT_S abzudecken, obwohl die obige Beschreibung nicht gezeigt ist. Die Dicke der ersten Metallschicht beträgt z. B. etwa 0,05 μm. Als Nächstes werden die erste Metallschicht und die epitaktische Schicht 102 am Boden der Öffnung CNT_S durch das Anwenden einer Silicidierungs-Wärmebehandlung bei 600 bis 1000°C zur Reaktion gebracht, wobei z. B. eine Nickelsilicid-Schicht (NiSi-Schicht) als die Metallsilicid-Schicht 113 auf den jeweiligen Oberflächen des Abschnitts des n++-Typ-Source-Bereichs 107 und des p++-Typ-Fixierungsbereichs 106 des elektrischen Potentials der Körperschicht, die jeweils am Boden der Öffnung CNT_S freigelegt sind, gebildet wird. Als Nächstes wird die nicht zur Reaktion gebrachte erste Metallschicht durch Nassätzen entfernt. Für das Nassätzen wird z. B. eine Flüssigkeit einer Schwefelsäure-Wasserstoffperoxid-Mischung verwendet.
  • Obwohl das Folgende nicht gezeigt ist, wird als Nächstes die schichtisolierende Schicht 112 unter Verwendung einer Maske (einer Schutzlackschicht) geätzt, wobei eine Öffnung CNT_G, die die Gate-Elektrode 111 erreicht, gebildet wird.
  • Als Nächstes wird eine laminierte Schicht, die durch eine Titanschicht (Ti-Schicht), eine Titannitrid-Schicht (TiN-Schicht) und eine Aluminiumschicht (Al-Schicht) konfiguriert ist, als eine dritte Metallschicht auf der schichtisolierenden Schicht 112 einschließlich der jeweiligen Inneren der Öffnung CNT_S, die die Metallsilicid-Schicht 113, die auf den jeweiligen Oberflächen des Abschnitts des n++-Typ-Source-Bereichs 107 und des p++-Typ-Fixierungsbereichs 106 des elektrischen Potentials der Körperschicht ausgebildet ist, erreicht, und der (nicht gezeigten) Öffnung CNT_G, die die Gate-Elektrode 111 erreicht, abgeschieden, wie in 28 gezeigt ist. Es ist erwünscht, dass die Dicke der Aluminiumschicht (Al-Schicht) z. B. 2,0 μm oder mehr beträgt. Als Nächstes werden die Elektrode für die Source-Verdrahtung 2, die über die Metallsilicid-Schicht 113 in der Öffnung CNT_S jeweils mit dem Abschnitt des n++-Typ-Source-Bereichs 107 und dem p++-Typ-Fixierungsbereich 106 des elektrischen Potentials der Körperschicht elektrisch verbunden ist, und die Elektrode für die Gate-Verdrahtung 8, die über die Öffnung CNT_G mit der Gate-Elektrode 111 elektrisch verbunden ist, durch Ätzen der dritten Metallschicht gebildet. Obwohl das Folgende nicht gezeigt ist, wird als Nächstes eine SiO2-Schicht oder eine Polyimidschicht abgeschieden, um die Elektrode für die Gate-Verdrahtung 8 und die Elektrode für die Source-Verdrahtung 2 als eine Passivierungsschicht abzudecken. Als Nächstes wird die Passivierungsschicht bearbeitet, wobei die Vorrichtung passiviert wird, obwohl die obige Beschreibung nicht gezeigt ist. Zu diesem Zeitpunkt sind eine Source-Elektroden-Öffnung 7 und eine Gate-Elektroden-Öffnung 5 ausgebildet.
  • Obwohl das Folgende nicht gezeigt ist, wird als Nächstes eine zweite Metallschicht z. B. durch Sputtern auf der Rückseite des n+-Typ-SiC-Substrats 101 abgeschieden. Die Dicke der zweiten Metallschicht beträgt z. B. etwa 0,1 μm.
  • Als Nächstes werden die zweite Metallschicht und das n+-Typ-SiC-Substrat 101 durch das Anwenden einer Laser-Silicidierungs-Wärmebehandlung zur Reaktion gebracht, wobei eine Metallsilicid-Schicht 115 gebildet wird, wobei die Metallsilicid-Schicht den auf der Rückseite des n+-Typ-SiC-Substrats 101 ausgebildeten n+-Typ-Drain-Bereich 103 abdeckt. Als Nächstes wird eine Elektrode für die Drain-Verdrahtung 116 gebildet, wobei die Elektrode für die Drain-Verdrahtung die Metallsilicid-Schicht 115 abdeckt. Für die Elektrode für die Drain-Verdrahtung 116 wird eine laminierte Schicht, die durch eine Ti-Schicht, eine Ni-Schicht und eine Goldschicht (Au-Schicht) konfiguriert ist, durch 0,5 bis 1 μm abgeschieden.
  • Danach wird eine externe Verdrahtung jeweils mit der Elektrode für die Source-Verdrahtung 2, die Elektrode für die Gate-Verdrahtung 8 und die Elektrode für die Drain-Verdrahtung 116 elektrisch verbunden.
  • Wie oben beschrieben worden ist, kann gemäß der zweiten Ausführungsform der Gate-Widerstand verringert werden, weil der Bereich der Gate-Elektrode 111 auf dem Chip im Vergleich zu dem der ersten Ausführungsform größer ausgebildet ist, wobei die zuverlässigere Siliciumcarbid-Halbleitervorrichtung mit geringerem Verlust als eine normale DMOS-Struktur und ihr Herstellungsverfahren wie in der ersten Ausführungsform verwirklicht werden. Entsprechend wird ein weiteres Hochgeschwindigkeitsschalten ermöglicht.
  • Die dritte Ausführungsform
  • Die Halbleitervorrichtung, die mit den in der ersten Ausführungsform beschriebenen SiC-MISFETs versehen ist, und die Halbleitervorrichtung, die mit den in der zweiten Ausführungsform beschriebenen SiC-MISFETs versehen ist, können für einen Leistungsumsetzer verwendet werden. Im Folgenden wird ein Leistungsumsetzer in einer dritten Ausführungsform bezüglich 30 beschrieben. 30 ist ein Stromlaufplan, der ein Beispiel des Leistungsumsetzers (des Inverters) in der dritten Ausführungsform zeigt.
  • Wie in 30 gezeigt ist, ist ein Inverter 302 mit einem SiC-MISFET 304, der eine Schaltvorrichtung ist, und einer Diode 305 versehen. In jeder einzelnen Phase sind der SiC-MISFET 304 und die Diode 305 zwischen einer Versorgungsspannung (Vcc) und einem Eingangspotential einer Last (z. B. eines Motors) 301 antiparallel geschaltet (ein oberer Arm), wobei der SiC-MISFET 304 und die Diode 305 außerdem zwischen das Eingangspotential der Last 301 und ein Massepotential (GND) antiparallel geschaltet sind (ein unterer Arm). Das heißt, in jeder einzelnen Phase sind die beiden SiC-MISFETs 304 und die beiden Dioden 305 für die Last 301 vorgesehen, wobei in drei Phasen die sechs Schaltvorrichtungen 304 und die sechs Dioden 305 vorgesehen sind. Eine Steuerschaltung 303 ist mit einer Gate-Elektrode mit dem einzelnen SiC-MISFET 304 verbunden, wobei der SiC-MISFET 304 durch die Steuerschaltung 303 gesteuert ist. Entsprechend kann die Last 301 durch das Steuern des in den SiC-MISFET 304, der den Inverter 302 konfiguriert, fließenden Stroms durch die Steuerschaltung 303 angetrieben werden.
  • Im Folgenden werden die Funktionen des SiC-MISFET 304, der den Inverter 302 konfiguriert, beschrieben. Um die Last 301, wie z. B. den Motor, zu steuern und anzutreiben, ist es erforderlich, dass eine Sinuswelle mit einer Sollspannung in die Last 301 eingegeben wird. Die Steuerschaltung 303 steuert den SiC-MISFET 304 und führt eine Pulsbreitenmodulationsoperation zum dynamischen Modulieren der Pulsbreite einer Rechteckwelle aus. Eine Ausgangs-Rechteckwelle wird über einen Induktor geglättet, wobei eine gewünschte Pseudo-Sinuswelle erfasst wird. Der SiC-MISFET 304 ist mit einer Funktion zum Erzeugen einer Rechteckwelle für die Pulsbreitenmodulationsoperation versehen.
  • Wie oben beschrieben worden ist, kann der SiC-MISFET 304 gemäß der dritten Ausführungsform den Leistungsumsetzer, wie z. B. den Inverter, mit einer hohen Leistung unter Verwendung der Halbleitervorrichtung, die in der ersten Ausführungsform oder in der zweiten Ausführungsform beschrieben worden ist, für den SiC-MISFET 304 entsprechend der hohen Leistung, die der SiC-MISFET 304 aufweist, unterstützen. Weil der SiC-MISFET 304 eine langfristige Zuverlässigkeit aufweist, kann ferner eine Lebensdauer des Leistungsumsetzers, wie z. B. des Inverters, während einer langen Zeit verlängert werden.
  • Überdies kann der Leistungsumsetzer dieser Ausführungsform für ein Dreiphasenmotorsystem verwendet werden. Die in 32 gezeigte Last 301 ist ein Dreiphasenmotor, wobei die hohe Leistung und die langfristige Lebensdauer des Dreiphasenmotorsystems unter Verwendung des Leistungsumsetzers, der mit der Halbleitervorrichtung, die in der ersten Ausführungsform oder in der zweiten Ausführungsform beschrieben worden ist, für den Inverter 302 versehen ist, verwirklicht werden kann.
  • Die vierte Ausführungsform
  • Die Halbleitervorrichtung, die mit dem in der ersten Ausführungsform beschriebenen SiC-MISFET versehen ist, und die Halbleitervorrichtung, die mit dem in der zweiten Ausführungsform beschriebenen SiC-MISFET versehen ist, kann für einen Leistungsumsetzer verwendet werden. Im Folgenden wird bezüglich 31 ein Leistungsumsetzer in einer vierten Ausführungsform beschrieben. 31 ist ein Stromlaufplan, der ein Beispiel des Leistungsumsetzers (des Inverters) in der vierten Ausführungsform zeigt.
  • Wie in 31 gezeigt ist, ist ein Inverter 302 mit einem SiC-MISFET 304, der eine Schaltvorrichtung ist, und einer Diode 305 versehen. In jeder einzelnen Phase sind der SiC-MISFET 304 und die Diode 305 zwischen einer Versorgungsspannung (Vcc) und einem Eingangspotential einer Last (z. B. eines Motors) 301 antiparallel geschaltet (ein oberer Arm), wobei der SiC-MISFET 304 und die Diode 305 außerdem zwischen das Eingangspotential der Last 301 und ein Massepotential (GND) antiparallel geschaltet sind (ein unterer Arm). Das heißt, in jeder einzelnen Phase sind die beiden SiC-MISFETs 304 und die beiden Dioden 305 für die Last 301 vorgesehen, wobei in drei Phasen die sechs Schaltvorrichtungen 304 und die sechs Dioden 305 vorgesehen sind. Eine Steuerschaltung 303 ist mit einer Gate-Elektrode des einzelnen SiC-MISFET 304 verbunden, wobei der SiC-MISFET 304 durch die Steuerschaltung 303 gesteuert ist. Entsprechend kann die Last 301 durch das Steuern des in den SiC-MISFET 304, der den Inverter 302 konfiguriert, fließenden Stroms durch die Steuerschaltung 303 angetrieben werden.
  • Im Folgenden werden die Funktionen des SiC-MISFET 404, der den Inverter 402 konfiguriert, beschrieben. Außerdem ist in dieser Ausführungsform für eine der Funktionen des SiC-MISFET die Funktion zum Erzeugen einer Rechteckwelle zum Ausführen der Pulsbreitenmodulationsoperation wie in der dritten Ausführungsform gegeben. Ferner funktioniert in dieser Ausführungsform der SiC-MISFET außerdem als die Diode 305 in der dritten Ausführungsform. Wenn in dem Inverter 402 der SiC-MISFET 404 in einem Fall, in dem ein Drosselwiderstand in der Last 401, wie z. B. einem Motor, enthalten ist, ausgeschaltet wird, ist es notwendigerweise erforderlich, dass die in dem Drosselwiderstand gespeicherte Energie entladen wird (ein Rückflussstrom). In der dritten Ausführungsform spielt die Diode 305 diese Rolle. Unterdessen spielt in der vierten Ausführungsform der SiC-MISFET 404 diese Rolle. Das heißt, in der fünften Ausführungsform wird ein Antrieb mit synchroner Gleichrichtung verwendet. Der Antrieb mit synchroner Gleichrichtung bedeutet ein Verfahren des Einschaltens eines Gates des SiC-MISFET 404 im Rückfluss und das entgegengesetzte Leiten des SiC-MISFET 404.
  • Entsprechend ist der Leitungsverlust beim Rückfluss nicht durch eine Eigenschaft der Diode, sondern durch eine Eigenschaft des SiC-MISFET 404 bestimmt. Wenn ein Antrieb mit synchroner Gleichrichtung ausgeführt wird, ist ferner eine Totzeit, in der sowohl der obere als auch der untere SiC-MISFET ausgeschaltet sind, erforderlich, um zu verhindern, dass der obere und der untere Arm kurzgeschlossen sind. Eine durch eine Driftschicht und eine p-Typ-Körperschicht des SiC-MISFET 404 gebildete eingebaute PN-Diode wird während der Totzeit angetrieben. Die Bewegungsentfernung eines Trägers im SiC ist kürzer als im Si, wobei der Verlust während der Totzeit klein ist. Die Bewegungsentfernung ist z. B. zu der in einem Fall ähnlich, in dem die Diode 305 in der dritten Ausführungsform durch eine SiC-Schottky-Barrieren-Diode ausgebildet ist.
  • Wie oben beschrieben worden ist, kann gemäß der vierten Ausführungsform der Verlust beim Rückfluss außerdem entsprechend der hohen Leistung des SiC-MISFET 404 z. B. unter Verwendung der Halbleitervorrichtung, die in der ersten Ausführungsform oder in der zweiten Ausführungsform beschrieben worden ist, für den SiC-MISFET 404 verringert werden. Weil ferner keine Diode verwendet wird, kann der Leistungsumsetzer, wie z. B. ein Inverter, kompakt gemacht werden. Weil ferner der SiC-MISFET 404 eine langfristige Zuverlässigkeit aufweist, kann eine Lebensdauer des Leistungsumsetzers, wie z. B. eines Inverters, verlängert werden.
  • Überdies kann der Leistungsumsetzer für ein Dreiphasenmotorsystem verwendet werden. Die in 31 gezeigte Last 401 ist ein Dreiphasenmotor, wobei eine hohe Leistung und eine Verlängerung der Lebensdauer des Dreiphasenmotorsystems durch das Vorsehen eines Leistungsumsetzers, der die Halbleitervorrichtung, die in der ersten Ausführungsform oder in der zweiten Ausführungsform beschrieben worden ist, enthält, für das Invertermodul 402 verwirklicht werden kann.
  • Die sechste Ausführungsform
  • Das in der vierten Ausführungsform, in der vierten Ausführungsform oder in der fünften Ausführungsform beschriebene Dreiphasenmotorsystem kann für ein Kraftfahrzeug, wie z. B. ein Hybridfahrzeug, ein Elektrofahrzeug und ein Brennstoffzellen-Elektrofahrzeug, verwendet werden. Im Folgenden wird bezüglich der 32 und 33 ein Kraftfahrzeug unter Verwendung eines Dreiphasenmotorsystems in einer fünften Ausführungsform beschrieben. 32 ist eine schematische graphische Darstellung, die ein Beispiel einer Konfiguration eines Elektrofahrzeugs in der fünften Ausführungsform zeigt, während 33 ein Stromlaufplan ist, der ein Beispiel eines Aufwärtsumsetzers in der fünften Ausführungsform zeigt.
  • Wie in 32 gezeigt ist, ist das Elektrofahrzeug mit einem Dreiphasenmotor 503, der die Eingabe/Ausgabe von Leistung in die/aus der Antriebswelle 502 ermöglicht, die jeweils mit einem Antriebsrad 501a und einem Antriebsrad 501b verbunden ist, einem Inverter 504 zum Antreiben des Dreiphasenmotors 503 und einer Batterie 505 versehen. Ferner ist das Elektrofahrzeug mit dem Aufwärtsumsetzer 508, einem Relais 509 und einer elektronischen Steuereinheit 510 versehen, wobei der Aufwärtsumsetzer 508 mit einer Leistungsleitung 506, die mit dem Inverter 504 verbunden ist, und einer Leistungsleitung 507, die mit der Batterie 505 verbunden ist, verbunden ist.
  • Der Dreiphasenmotor 503 ist ein synchroner Generator-Motor, der mit einem Rotor, in dem ein Permanentmagnet verborgen ist, und einem Stator, auf den eine Dreiphasenspule gewickelt ist, versehen ist. Für den Inverter 504 kann der in der dritten Ausführungsform, in der vierten Ausführungsform oder in der vierten Ausführungsform beschriebene Inverter verwendet werden.
  • Der Aufwärtsumsetzer 508 weist eine Konfiguration auf, dass eine Drosselspule 511 und ein Glättungskondensator 512 mit einem Inverter 513 verbunden sind, wie in 33 gezeigt ist. Der Inverter 513 ist z. B. zu dem in der vierten Ausführungsform beschriebenen Inverter ähnlich, wobei eine Vorrichtungskonfiguration in dem Inverter die gleiche ist. In der fünften Ausführungsform ist wie in der fünften Ausführungsform der Inverter 513 z. B. durch die SiC-MISFETs 514 konfiguriert, wie in 33 gezeigt ist.
  • Die in 32 gezeigte elektronische Steuereinheit 510 ist mit einem Mikroprozessor, einer Speichervorrichtung und einem Eingabe-Ausgabe-Anschluss versehen, wobei die elektronische Steuereinheit ein Signal von einem Sensor empfängt, der eine Rotorposition des Dreiphasenmotors 503 und/oder einen Ladungs/Entladungswert der Batterie 505 detektiert. Die elektronische Steuereinheit 510 gibt ein Signal zum Steuern des Inverters 504, des Aufwärtsumsetzers 508 und des Relais 509 aus.
  • Wie oben beschrieben worden ist, kann gemäß der fünften Ausführungsform für den Inverter 504 und den Aufwärtsumsetzer 508, die jeweils ein Leistungsumsetzer sind, der in der vierten Ausführungsform, in der vierten Ausführungsform und in der fünften Ausführungsform beschriebene Leistungsumsetzer verwendet werden. Ferner kann für das Dreiphasenmotorsystem, das durch den Dreiphasenmotor 503, den Inverter 504 und anderes konfiguriert ist, das in der dritten Ausführungsform, in der vierten Ausführungsform oder in der fünften Ausführungsform beschriebene Dreiphasenmotorsystem verwendet werden. Hierdurch können eine Energieeinsparung, eine Miniaturisierung, ein geringes Gewicht und eine Raumeinsparung des Elektrofahrzeugs verwirklicht werden.
  • In der fünften Ausführungsform ist das Elektrofahrzeug beschrieben worden. Das Dreiphasenmotorsystem in jeder obenerwähnten Ausführungsform kann jedoch außerdem ähnlich in einem Hybridfahrzeug, das außerdem eine Kraftmaschine verwendet, und in einem Brennstoffzellen-Elektrofahrzeug, das die durch Kraftstoffzellenstapel konfigurierte Batterie 505 enthält, angewendet werden.
  • Die sechste Ausführungsform
  • Die in der dritten Ausführungsform und in der vierten Ausführungsform beschriebenen Dreiphasenmotorsysteme können für ein Eisenbahnfahrzeug verwendet werden. Im Folgenden wird bezüglich 34 ein Eisenbahnfahrzeug unter Verwendung eines Dreiphasenmotorsystems in einer sechsten Ausführungsform beschrieben. 34 ist ein Stromlaufplan, der ein Beispiel eines Umsetzers und eines Inverters, die jeweils in dem Eisenbahnfahrzeug in der sechsten Ausführungsform vorgesehen sind, zeigt.
  • Wie in 34 gezeigt ist, wird die elektrische Leistung dem Eisenbahnfahrzeug über einen Fahrleitungsstromabnehmer PG von einer Fahrleitung (OW) (z. B. 25 kV) zugeführt. Die Spannung wird über einen Transformator 609 bis zu 1,5 kV verringert, wobei der Wechselstrom durch den Umsetzer 607 in einen Gleichstrom umgesetzt wird. Ferner wird der Gleichstrom durch den Inverter 602 über einen Kondensator 608 in einen Wechselstrom umgesetzt, wobei ein Dreiphasenmotor, der eine Last 601 ist, angetrieben wird. Für die Vorrichtungskonfiguration in dem Umsetzer 607 können wie in der dritten Ausführungsform sowohl SiC-MISFETs als auch Dioden verwendet werden, wobei wie in der vierten Ausführungsform außerdem nur SiC-MISFETs verwendet werden können. In der sechsten Ausführungsform ist der Umsetzer z. B. durch die SiC-MISFETs 604 wie in der vierten Ausführungsform konfiguriert, wie in 34 gezeigt ist. In 34 ist die in der dritten Ausführungsform oder in der vierten Ausführungsform beschriebene Steuereinheit weggelassen. Ein Bezugszeichen RT in 34 bezeichnet eine Fahrbahn, während WH ein Rad bezeichnet.
  • Wie oben beschrieben worden ist, kann gemäß der sechsten Ausführungsform der Leistungsumsetzer in der dritten Ausführungsform oder in der vierten Ausführungsform für den Umsetzer 607 verwendet werden. Ferner kann für das Dreiphasenmotorsystem, das durch die Last 601, den Inverter 602 und eine Steuerschaltung konfiguriert ist, das in der dritten Ausführungsform oder in der vierten Ausführungsform beschriebene Dreiphasenmotorsystem verwendet werden. Hier können eine Energieeinsparung, eine Miniaturisierung der Unterflurteile und ein geringes Gewicht des Eisenbahnfahrzeugs verwirklicht werden.
  • Die durch die Erfinder gemachte vorliegende Erfindung ist auf der Grundlage der Ausführungsformen konkret beschrieben worden. Es muss jedoch kaum gesagt werden, dass die vorliegende Erfindung nicht auf die obenerwähnten Ausführungsformen eingeschränkt ist und dass die vorliegende Erfindung in einem Umfang, der nicht von ihrem Gegenstand abweicht, verschieden modifiziert werden kann.
  • Es muss z. B. kaum gesagt werden, dass die Materialien jedes Teils, ein Leitfähigkeitstyp, eine Herstellungsbedingung und anderes nicht durch die Beschreibung der obenerwähnten Ausführungsformen eingeschränkt sind und dass jede von vielen Variationen erlaubt ist. Für die Zweckmäßigkeit der Beschreibung sind die Leitfähigkeitstypen der Halbleitersubstrate und der Halbleiterschichten fest. Die vorliegende Erfindung ist jedoch nicht auf die in den obenerwähnten Ausführungsformen beschriebenen Leitfähigkeitstypen eingeschränkt.
  • Liste der Bezugszeichen
    • 1: Halbleiterchip, 2: Elektrode für die Source-Verdrahtung (Bildungsbereich des SiC-Leistungs-MISFET, Vorrichtungsbildungsbereich), 3: schwebender feldbegrenzendender p-Typ-Ring, 4: n++-Typ-Schutzring, 5: Gate-Öffnung, 6: SiC-Leistungs-MISFET, 7: Source-Öffnung, 8: Elektrode für die Gate-Verdrahtung, 101: n+-Typ-SiC-Substrat (Substrat), 102: epitaktische n–-Typ-Schicht, 103: n+-Typ-Drain-Bereich, 104: epitaktisches SiC-Substrat, 105: p-Typ-Körperschicht (Topfbereich), 106: p++-Typ-Fixierungsbereich des elektrischen Potentials der Körperschicht, 107: n++-Typ-Source-Bereich, 108-A: stromdiffundierter n+-Typ-Bereich, 108-B: p+-Typ-Schutzbereich der Gate-Isolationsschicht, 109: Graben, 119: Gate-Isolierschicht, 111: Gate-Elektrode.

Claims (15)

  1. Halbleitervorrichtung, die umfasst: ein Halbleitersubstrat eines ersten Leitfähigkeitstyps, das eine erste Störstellenkonzentration aufweist; eine Rückseitenelektrode, die auf einer Rückseite des Halbleitersubstrats ausgebildet ist; einen ersten Bereich des ersten Leitfähigkeitstyps, der auf dem Halbleitersubstrat ausgebildet ist und eine geringere zweite Störstellenkonzentration als die erste Störstellenkonzentration aufweist; einen zweiten Bereich des ersten Leitfähigkeitstyps; einen dritten Bereich des ersten Leitfähigkeitstyps, der mit dem ersten Bereich elektrisch verbunden ist; einen vierten Bereich eines zweiten Leitfähigkeitstyps, der zu dem ersten Leitfähigkeitstyp entgegengesetzt ist, der sich mit dem zweiten Bereich und dem dritten Bereich in Kontakt befindet; einen Graben, der den zweiten Bereich, den vierten Bereich und den dritten Bereich durchdringt, der flacher als der vierte Bereich ist und dessen Boden sich mit dem vierten Bereich in Kontakt befindet; eine Isolierschicht, die auf einer Innenwand des Grabens ausgebildet ist; eine Gate-Elektrode, die auf der Isolierschicht ausgebildet ist; und einen fünften Bereich des zweiten Leitfähigkeitstyps, der zwischen dem dritten Halbleiterbereich und der Gate-Elektrode ausgebildet ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei ein Ende der Gate-Elektrode über dem fünften Bereich ausgebildet ist.
  3. Halbleitervorrichtung nach Anspruch 2, wobei sich der fünfte Bereich von dem vierten Bereich erstreckt.
  4. Halbleitervorrichtung nach Anspruch 3, wobei die Störstellenkonzentration des fünften Bereichs höher als die Störstellenkonzentration des vierten Bereichs ist.
  5. Halbleitervorrichtung nach Anspruch 1, wobei das Halbleitersubstrat aus Siliciumcarbid hergestellt ist.
  6. Leistungsumsetzer, der die Halbleitervorrichtung nach Anspruch 1 als eine Schaltvorrichtung umfasst.
  7. Dreiphasenmotorsystem, das mit Funktionen versehen ist zum: Umsetzen von Gleichstromleistung in Wechselstromleistung durch den Leistungsumsetzer nach Anspruch 6; und Antreiben eines Dreiphasenmotors.
  8. Kraftfahrzeug, wobei seine Räder durch das Dreiphasenmotorsystem nach Anspruch 7 angetrieben sind.
  9. Eisenbahnfahrzeug, wobei seine Räder durch das Dreiphasenmotorsystem nach Anspruch 7 angetrieben sind.
  10. Halbleitervorrichtung, die umfasst: ein Halbleitersubstrat eines ersten Leitfähigkeitstyps; eine Drain-Elektrode, die auf einer Rückseite des Halbleitersubstrats ausgebildet ist; eine Driftschicht des ersten Leitfähigkeitstyps, die auf dem Halbleitersubstrat ausgebildet ist; einen Source-Bereich des ersten Leitfähigkeitstyps; einen stromdiffundierten Bereich des ersten Leitfähigkeitstyps, der mit der Driftschicht elektrisch verbunden ist; eine Körperschicht eines zweiten Leitfähigkeitstyps, der zu dem ersten Leitfähigkeitstyp entgegengesetzt ist, in Kontakt mit dem Source-Bereich und der stromdiffundierten Schicht; einen Graben, der den Source-Bereich, die Körperschicht und die stromdiffundierte Schicht durchdringt, der flacher als die Körperschicht ist und dessen Boden sich mit der Körperschicht in Kontakt befindet; eine Gate-Isolierschicht, die auf einer Innenwand des Grabens ausgebildet ist; eine Gate-Elektrode, die auf der Gate-Isolierschicht ausgebildet ist; und eine Schutzschicht der Gate-Isolierschicht, die zwischen der stromdiffundierten Schicht und der Gate-Elektrode ausgebildet ist.
  11. Halbleitervorrichtung nach Anspruch 10, wobei ein Ende der Gate-Elektrode über der Schutzschicht der Gate-Isolierschicht ausgebildet ist.
  12. Halbleitervorrichtung nach Anspruch 11, wobei sich die Schutzschicht der Gate-Isolierschicht von der Körperschicht erstreckt.
  13. Halbleitervorrichtung nach Anspruch 12, wobei die Störstellenkonzentration der Schutzschicht der Gate-Isolierschicht höher als die Störstellenkonzentration der Körperschicht ist.
  14. Halbleitervorrichtung nach Anspruch 10, wobei das Halbleitersubstrat aus Siliciumcarbid hergestellt ist.
  15. Herstellungsverfahren für eine Halbleitervorrichtung, das die Schritte umfasst: Vorbereiten eines Siliciumcarbid-Halbleitersubstrats eines ersten Leitfähigkeitstyps, auf dem eine epitaktische Schicht des ersten Leitfähigkeitstyps ausgebildet ist; Bilden eines ersten Bereichs eines zweiten Leitfähigkeitstyps, der zu dem ersten Leitfähigkeitstyp entgegengesetzt ist, in der epitaktischen Schicht; Bilden eines zweiten Bereichs des ersten Leitfähigkeitstyps in dem ersten Bereich; Bilden eines dritten Bereichs des zweiten Leitfähigkeitstyps in dem zweiten Bereich; Bilden eines Grabens, der flacher als der erste Bereich und tiefer als der dritte Bereich ist; Bilden einer Isolierschicht auf einer Innenwand des Grabens; und Bilden einer Gate-Elektrode auf der Isolierschicht.
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