JP7353925B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7353925B2
JP7353925B2 JP2019203639A JP2019203639A JP7353925B2 JP 7353925 B2 JP7353925 B2 JP 7353925B2 JP 2019203639 A JP2019203639 A JP 2019203639A JP 2019203639 A JP2019203639 A JP 2019203639A JP 7353925 B2 JP7353925 B2 JP 7353925B2
Authority
JP
Japan
Prior art keywords
layer
electric field
field relaxation
semiconductor device
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019203639A
Other languages
English (en)
Other versions
JP2021077774A (ja
Inventor
建瑠 須藤
直樹 手賀
直樹 渡辺
浩史 三木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2019203639A priority Critical patent/JP7353925B2/ja
Priority to US17/080,946 priority patent/US11527615B2/en
Publication of JP2021077774A publication Critical patent/JP2021077774A/ja
Application granted granted Critical
Publication of JP7353925B2 publication Critical patent/JP7353925B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0886—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、半導体装置に関し、特に、炭化珪素を用いた半導体装置に関する。
パワー半導体デバイスの一つである電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）において、従来は、珪素（Ｓｉ）基板を用いたパワーＭＩＳＦＥＴ（ＳｉパワーＭＩＳＦＥＴ）が主流であった。しかし、炭化珪素（ＳｉＣ）における絶縁破壊に対する電界強度は、Ｓｉにおける電界強度と比較して、約一桁大きいので、ＳｉＣ基板を用いたパワーＭＩＳＦＥＴ（ＳｉＣパワーＭＩＳＦＥＴ）が注目されている。
例えば、ＳｉＣパワーＭＩＳＦＥＴをスイッチング素子として用いる場合、サージ電流からの保護などを目的として、還流ダイオードをスイッチング素子と逆向きに並列接続させる技術がある。
特許文献１には、接合型ＦＥＴ（Junction Field Effect Transistor：ＪＦＥＴ）を内蔵したＳｉＣパワーＭＩＳＦＥＴが開示されている。そして、ＪＦＥＴは、ユニポーラダイオードとして機能し、ＪＦＥＴのゲートおよびソースが、ＳｉＣパワーＭＩＳＦＥＴのソース電極とオーミック接触されている。
また、特許文献２には、ゲート電極下のボディ領域に低濃度不純物領域を形成し、ソース電極からドレイン電極へユニポーラ電流を流すチャネルダイオードとして機能するＭＩＳＦＥＴが開示されている。
また、特許文献３には、ショットキーバリアダイオードを内蔵したＳｉＣパワーＭＩＳＦＥＴが開示されている。
特開２０１５－１６２５７７号公報 特開２０１７－６９５５１号公報 特開２０１９－１２５７６０号公報
ＳｉＣパワーＭＩＳＦＥＴには、ボディ領域および半導体層から構成されるｐｎ型のボディダイオードが内在している。例えば、ボディダイオードを還流ダイオードとして用いると、電子および正孔の両方が流れ、バイポーラ電流が発生する。バイポーラ電流は、ＳｉＣ基板の内部における結晶欠陥を拡張させる原因となり、ＳｉＣパワーＭＩＳＦＥＴの性能を劣化させる。従って、電子または正孔の何れかが流れるような、ユニポーラの整流素子が求められる。
ユニポーラの整流素子は、ＳｉＣパワーＭＩＳＦＥＴが形成されている半導体チップと共に取り付けられた他の半導体チップに形成されていてもよいが、その場合、製造コストが増加するという問題、および、単位面積当たりの半導体チップの性能が低下するという問題が生じる。従って、ユニポーラの整流素子をＳｉＣパワーＭＩＳＦＥＴと同じ半導体チップ（半導体装置）に形成することで、製造コストの増加を抑制すると共に、半導体装置の性能を向上させる技術が望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになる。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、表面および前記表面と反対側の裏面を有し、且つ、炭化珪素からなる第１導電型の半導体基板と、前記半導体基板の前記表面上に形成され、且つ、炭化珪素からなる前記第１導電型の第１半導体層と、前記第１半導体層内に形成された、前記第１導電型と反対の第２導電型のボディ領域と、を有する。また、半導体装置は、前記ボディ領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、第１側面および第１方向において前記第１側面と反対側の第２側面を有し、且つ、平面視において前記第１方向と直交する第２方向に延在するゲート電極と、前記ゲート電極の前記第１側面側において、前記ボディ領域内に形成された前記第１導電型のソース領域と、を有する。また、半導体装置は、前記ボディ領域上および前記ソース領域上に形成され、且つ、前記ボディ領域および前記ソース領域に電気的に接続されたソース電極と、前記半導体基板の前記裏面側に形成されたドレイン電極と、を有する。ここで、前記ゲート電極の前記第２側面側において、前記第１半導体層内には、前記第２導電型の電界緩和層が形成され、前記ソース電極は、前記電界緩和層上にも形成され、且つ、前記電界緩和層に電気的に接続され、前記電界緩和層の深さは、前記ボディ領域の深さよりも浅い。
一実施の形態によれば、半導体装置の性能を向上させることができる。
実施の形態１における半導体装置を示す断面図である。 実施の形態１における半導体装置を示す平面図である。 実施の形態１における半導体装置を示す平面図である。 実施の形態１における半導体装置を示す等価回路図である。 各電圧の変化による半導体装置の動作を示す拡大断面図である。 各電圧の変化による半導体装置の動作を示す拡大断面図である。 各電圧の変化による半導体装置の動作を示す拡大断面図である。 各電圧の変化による半導体装置の動作を示す拡大断面図である。 検討例１における半導体装置を示す断面図である。 検討例２における半導体装置を示す断面図である。 検討例３における半導体装置を示す断面図である。 実施の形態２における半導体装置を示す断面図である。 実施の形態３における半導体装置を示す断面図である。 実施の形態４における半導体装置を示す斜視図である。 実施の形態４における半導体装置を示す断面図である。 実施の形態４における半導体装置を示す断面図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いられる図面では、図面を見易くするために、断面図であってもハッチングが省略されている場合もあり、平面図であってもハッチングが付されている場合もある。
また、本願において説明されるＸ方向およびＹ方向は互いに直交し、Ｘ方向およびＹ方向からなる面は平面となる。Ｚ方向は、Ｘ方向およびＹ方向に直交し、上記平面に垂直な鉛直方向である。本願では、Ｚ方向をある構造体の深さ方向または厚さ方向として説明する場合もある。
また、実施の形態に記載する数値範囲に関して、例えば「５～１０」と記した場合、それは「５以上、１０以下」を意味する。
（実施の形態１）
＜半導体装置の構造＞
以下に図１～図４を用いて、実施の形態１における半導体装置（半導体チップ）を説明する。図１は、半導体装置を示す断面図であり、図２および図３は、半導体装置を示す平面図である。図２には、半導体層２の上方に形成された各電極の位置が示され、図３には、半導体層２の内部に形成された各不純物領域の位置が示されている。実施の形態１における半導体装置は、スイッチング素子であるＭＩＳＦＥＴ１Ｑおよび整流素子であるＪＦＥＴ２Ｑを有し、図４には、ＭＩＳＦＥＴ１ＱおよびＪＦＥＴ２Ｑの等価回路が示されている。
実施の形態１で使用される半導体基板（基板）１は、炭素および珪素を含む化合物半導体基板であり、炭化珪素（ＳｉＣ）からなる。半導体基板１は、ｎ型の導電性を有し、且つ、表面および上記表面と反対側の裏面を有する。
半導体基板１の裏面側には、ｎ型の拡散領域（不純物領域）３が形成されている。拡散領域３下には、シリサイド層１２が形成され、シリサイド層１２下には、ドレイン電極１３が形成されている。ドレイン電極１３は、例えば、チタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜の積層膜であり、ドレイン電極１３の厚さは、例えば０．５～１．０μｍである。なお、ドレイン電極１３は、これらの積層膜ではなく、これらのうちの１つからなる単層膜であってもよいし、これらとは別の導電性膜であってもよい。
シリサイド層１２は、半導体基板１（拡散領域３）に含まれる材料、および、金属からなる金属化合物層である。上記金属は、例えばニッケル（Ｎｉ）であり、シリサイド層１２は、金属珪化層であり、例えばニッケルシリサイド（ＮｉＳｉ）層である。拡散領域３は、シリサイド層１２とオーミック接触されている。
半導体基板１の表面上には、半導体基板１よりも低い不純物濃度を有し、炭化珪素（ＳｉＣ）からなるｎ型の半導体層（エピタキシャル層）２が形成されている。半導体層２は、ドリフト層として機能し、拡散領域３およびシリサイド層１２を介してドレイン電極１３に電気的に接続されている。従って、半導体層２、拡散領域３およびシリサイド層１２には、ドレイン電極１３からドレイン電圧Ｖｄが印加される。
半導体層２内には、ｐ型のボディ領域（不純物領域）４が形成されている。ボディ領域４上および半導体層２上には、ゲート絶縁膜７を介してゲート電極８が形成されている。ゲート絶縁膜７は、例えば酸化シリコンからなる絶縁膜であり、ゲート電極８は、例えばｎ型の不純物が導入された多結晶シリコンのような導電性膜である。ゲート電極８には、ゲート電圧Ｖｇが印加される。また、ゲート電極８は、図２に示されるようにＹ方向に延在しており、図１に示されるように、側面８ａおよびＸ方向において側面８ａと反対側の側面８ｂを有する。
ゲート電極８の側面８ａ側において、ボディ領域４内には、ｐ型のコンタクト領域（不純物領域）５およびｎ型のソース領域（不純物領域）６が形成されている。コンタクト領域５は、ボディ領域４よりも高い不純物濃度を有し、ソース領域６は、半導体層２よりも高い不純物濃度を有する。コンタクト領域５は、主にボディ領域４に対する接触抵抗を低減させる目的で設けられ、コンタクト領域５の一部は、図３に示されるように、Ｙ方向においてソース領域６を分断するように設けられていてもよい。
ゲート電極８の側面８ｂ側において、半導体層２内には、ｐ型の電界緩和層（不純物領域）ＦＲＬが形成されている。電界緩和層ＦＲＬは、ボディ領域４とほぼ同じか、それ以上の不純物濃度を有する。また、実施の形態１では、電界緩和層ＦＲＬは、Ｘ方向においてボディ領域４と離間している。
ゲート電極８は、層間絶縁膜９によって覆われている。層間絶縁膜９は、例えば酸化シリコンからなる絶縁膜である。層間絶縁膜９には、ソース領域６の一部上、コンタクト領域５上および電界緩和層ＦＲＬ上を開口する開口部が形成されている。言い換えれば、ソース領域６の一部、コンタクト領域５および電界緩和層ＦＲＬは、層間絶縁膜９から露出している。
ゲート電極８の側面８ａ側において、ソース領域６の一部およびコンタクト領域５と、ソース電極１１との間には、シリサイド層１０が形成されている。また、ゲート電極８の側面８ｂ側において、電界緩和層ＦＲＬおよび半導体層２と、ソース電極１１との間にも、シリサイド層１０が形成されている。ソース領域６の一部、コンタクト領域５および電界緩和層ＦＲＬは、シリサイド層１０を介してソース電極１１に電気的に接続され、ソース領域６の一部、コンタクト領域５および電界緩和層ＦＲＬには、ソース電位Ｖｓが印加される。
ソース電極１１は、層間絶縁膜９の開口部内だけでなく、層間絶縁膜９上にも形成されている。ソース電極１１は、バリアメタル膜と、上記バリアメタル膜上に形成された導電性膜とを含む。上記バリアメタル膜は、例えばチタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜を含む積層膜であり、上記導電性膜は、例えばアルミニウム（Ａｌ）膜である。
シリサイド層１０は、半導体層２（ソース領域６、コンタクト領域５および電界緩和層ＦＲＬ）に含まれる材料、および、金属からなる金属化合物層である。上記金属は、例えばニッケル（Ｎｉ）であり、シリサイド層１０は、金属珪化層であり、例えばニッケルシリサイド（ＮｉＳｉ）層である。ソース領域６、コンタクト領域５および電界緩和層ＦＲＬは、シリサイド層１０とオーミック接触されている。
以下に、実施の形態１における各構成の深さおよび不純物濃度などのパラメータを記載する。なお、以下に示される各々の深さは、半導体層２の表面からの深さである。言い換えれば、これらの深さは、各不純物領域の厚さである。
ｎ型の半導体基板１は、例えば１×１０１８～１×１０２１ｃｍ－３の不純物濃度を有する。
ｎ型の半導体層２は、例えば５～５０ｎｍの厚さを有し、例えば１×１０１４～１×１０１７ｃｍ－３の不純物濃度を有する。
ｎ型の拡散領域３は、例えば１×１０１９～１×１０２１ｃｍ－３の不純物濃度を有する。
ｐ型のボディ領域４は、例えば５００～２０００ｎｍの深さを有し、例えば１×１０１６～１×１０１９ｃｍ－３の不純物濃度を有する。
ｐ型のコンタクト領域５は、例えば１００～１０００ｎｍの深さを有し、例えば１×１０１９～１×１０２１ｃｍ－３の不純物濃度を有する。
ｎ型のソース領域６は、例えば１００～１０００ｎｍの深さを有し、例えば１×１０１９～１×１０２１ｃｍ－３の不純物濃度を有する。
ｐ型の電界緩和層ＦＲＬは、例えば５０～３００ｎｍの深さを有し、例えば１×１０１6～１×１０２１ｃｍ－３の不純物濃度を有する。また、電界緩和層ＦＲＬの深さは、ボディ領域４の深さよりも浅く、例えばボディ領域４の深さの半分以下である。言い換えれば、電界緩和層ＦＲＬの底部の位置は、ボディ領域４の底部の位置よりも浅い。
ＭＩＳＦＥＴ１Ｑは、少なくともボディ領域４、ゲート絶縁膜７、ゲート電極８、ソース領域６、および、ゲート電極８の側面８ｂ側の半導体層２を含む。ＪＦＥＴ２Ｑは、少なくとも電界緩和層ＦＲＬ、電界緩和層ＦＲＬ上のソース電極１１、および、ゲート電極８の側面８ｂ側の半導体層２を含む。
ゲート電極８がＭＩＳＦＥＴ１Ｑのゲートとして機能し、ソース領域６（ソース電極１１）がＭＩＳＦＥＴ１Ｑのソースとして機能し、半導体層２（ドレイン電極１３）がＭＩＳＦＥＴ１Ｑのドレインとして機能し、ゲート電極８の下方に位置するボディ領域４が、ＭＩＳＦＥＴ１Ｑのチャネル領域として機能する。
また、電界緩和層ＦＲＬおよびボディ領域４がＪＦＥＴ２Ｑのゲートとして機能し、ソース電極１１がＪＦＥＴ２Ｑのソースとして機能し、半導体層２（ドレイン電極１３）がＪＦＥＴ２Ｑのドレインとして機能する。
そして、上述のように、電界緩和層ＦＲＬおよびボディ領域４は、ソース電極１１に電気的に接続されているので、ＪＦＥＴ２Ｑのゲートおよびソースには、ソース電圧Ｖｓが印加される。従って、ＪＦＥＴ２Ｑのゲートおよびソースは、ＭＩＳＦＥＴ１Ｑのソースに接続され、ＪＦＥＴ２Ｑのドレインは、ＭＩＳＦＥＴ１Ｑのドレインに接続される。この接続関係を等価回路で示すと、図４のようになる。すなわち、実施の形態１では、整流素子であるＪＦＥＴ２Ｑは、スイッチング素子であるＭＩＳＦＥＴ１Ｑと逆向きに並列接続され、還流ダイオードとして機能する。
また、実施の形態１において、１つのＭＩＳＦＥＴ１Ｑおよび１つのＪＦＥＴ２Ｑが、１つのセルを構成している。また、半導体装置には複数のセルが含まれるが、図１に示されるように、互いに隣接する２つのセルの構造は、反転対称である。すなわち、互いに隣接する２つのセルでは、電界緩和層ＦＲＬ上のシリサイド層１０の中央部を軸として、ボディ領域４、ゲート絶縁膜７、ゲート電極８、ソース領域６および電界緩和層ＦＲＬが、線対称に設けられている。そして、線対称に設けられた２つの上記セルを１つのユニットセルとした場合、複数の上記ユニットセルが、Ｘ方向において周期的に設けられている。
以下に図５～図８を用いて、スイッチング素子であるＭＩＳＦＥＴ１Ｑおよび整流素子であるＪＦＥＴ２Ｑの動作を説明する。図５～図８は、ゲート電極８、ソース電極１１およびドレイン電極１３に印加される電圧であるゲート電圧Ｖｇ、ソース電圧Ｖｓおよびドレイン電圧Ｖｄが変化した場合、ＭＩＳＦＥＴ１ＱおよびＪＦＥＴ２Ｑの動作を示す拡大断面図である。また、電圧Ｖｔｈは、ＭＩＳＦＥＴ１Ｑの閾値電圧であり、電圧Ｖｆは、ＪＦＥＴ２Ｑの立ち上がり電圧である。また、ソース電圧Ｖｓは、ここでは接地電圧（基準電圧）であり、例えば０Ｖ（ゼロボルト）である。また、ボディダイオード及びＪＦＥＴ２Ｑのそれぞれの立ち上がり電圧は、ドレイン電圧Ｖｄ未満となった場合に電流が導通し始める電圧とする。
図５は、ゲート電圧Ｖｇ＞閾値電圧Ｖｔｈであり、ドレイン電圧Ｖｄ＞０Ｖ＞立ち上がり電圧Ｖｆである場合を示している。
図５に示されるように、このような電圧関係の場合、ボディ領域４および電界緩和層ＦＲＬの周囲に空乏層ＤＬが発生する。ここで、ＪＦＥＴ２Ｑでは、ソース電極１１とドレイン電極１３との間の電流経路が空乏層ＤＬによって遮断されるので、ＪＦＥＴ２Ｑはオフ状態となる。一方で、ＭＩＳＦＥＴ１Ｑでは、ゲート電極８下のボディ領域４の表面にチャネル領域ＣＨが発生する。図中の矢印に示されるように、このチャネル領域ＣＨを介して電流が流れるので、ＭＩＳＦＥＴ１Ｑはオン状態となる。
図６は、ゲート電圧Ｖｇ＞閾値電圧Ｖｔｈであり、ドレイン電圧Ｖｄ＜立ち上がり電圧Ｖｆ＜０Ｖである場合を示している。
図６に示されるように、このような電圧関係の場合でも、ボディ領域４および電界緩和層ＦＲＬの周囲に空乏層ＤＬが発生するが、図５と比較して、空乏層ＤＬの幅は小さい。従って、ＭＩＳＦＥＴ１Ｑでは、図５と同様にチャネル領域ＣＨが発生し、電流が流れるが、ＪＦＥＴ２Ｑでは、空乏層ＤＬが電流経路を遮断する程に広がらないので、ＪＦＥＴ２Ｑはオン状態となる。
図７は、ゲート電圧Ｖｇ＜閾値電圧Ｖｔｈであり、ドレイン電圧Ｖｄ＞０Ｖ＞立ち上がり電圧Ｖｆである場合を示している。
図７に示されるように、このような電圧関係の場合、図５と同様に、ボディ領域４および電界緩和層ＦＲＬの周囲に空乏層ＤＬが発生するが、ＭＩＳＦＥＴ１Ｑでは、図５と異なり、チャネル領域ＣＨが発生しない。そのため、ＭＩＳＦＥＴ１ＱおよびＪＦＥＴ２Ｑはオフ状態となる。
図８は、ゲート電圧Ｖｇ＜閾値電圧Ｖｔｈであり、ドレイン電圧Ｖｄ＜立ち上がり電圧Ｖｆ＜０Ｖである場合を示している。
図８に示されるように、このような電圧関係の場合、チャネル領域ＣＨが発生しないので、ＭＩＳＦＥＴ１Ｑはオフ状態となるが、ＪＦＥＴ２Ｑはオン状態となる。
ＭＩＳＦＥＴ１Ｑでは、ゲート電圧Ｖｇおよびドレイン電圧Ｖｄを変化させることで、頻繁にスイッチング動作が行われる。このため、図５～図８のような状態が頻繁に起こり得るが、実施の形態１ではＪＦＥＴ２Ｑが還流ダイオードとして機能している。例えば、上述の課題で記したように、ＪＦＥＴ２Ｑに代えて、ボディ領域４および半導体層２から構成されるｐｎ型のボディダイオードを還流ダイオードとして用いると、バイポーラ電流が発生し、ＳｉＣ基板の内部における結晶欠陥が進行する恐れがある。
図５～図８の説明から判るように、ＪＦＥＴ２Ｑは、ノーマリオフ型の素子であり、ユニポーラの整流素子として機能する。このため、実施の形態１のように、ボディダイオードとは別に形成されたＪＦＥＴ２Ｑを還流ダイオードとして用いれば、ＳｉＣ基板の内部における結晶欠陥が進行する恐れを抑制できる。
なお、ボディダイオードの立ち上がり電圧が、印加されるドレイン電圧Ｖｄよりも大きいと、ボディダイオードもオン状態になってしまうので、使用時に想定される電流量においてＪＦＥＴ２Ｑのオン電圧が、ボディダイオードの立ち上がり電圧よりも大きく設計されていることが好ましい。
また、オン電圧は、電流×抵抗で決定されるので、オン電圧を小さくするために、整流素子の抵抗値を小さくすることが有効である。実施の形態１では、電界緩和層ＦＲＬの深さは、ボディ領域４の深さよりも浅く設計されている。このため、ＪＦＥＴ２ＱのＪＦＥＴ長を短くし、抵抗値を小さくすることができ、ボディダイオードのターンオンを防ぐことができる。
このような実施の形態１の半導体装置の特徴と、他の特徴とを、以下に検討例を用いて説明する。
＜検討例について＞
以下に図９～図１１を用いて、本願発明者らが検討を行った検討例１～３における半導体装置について説明する。なお、検討例１～３の半導体装置は、上記特許文献１～３に開示された技術を基にしている。
＜検討例１＞
図９に示されるように、検討例１のＭＩＳＦＥＴの構造は、実施の形態１のＭＩＳＦＥＴ１Ｑの構造とほぼ同様であるが、ゲート電極８の側面８ｂ側には電界緩和層ＦＲＬを有さないＪＦＥＴ３Ｑが設けられ、ゲート電極８の側面８ａ側（ソース領域６側）にはＪＦＥＴ４Ｑが設けられている。
検討例１では、ソース領域６側にＪＦＥＴ４Ｑを設けるために、Ｘ方向におけるセルピッチが増加するという不具合がある。また、ＪＦＥＴ長が長いことからＪＦＥＴ４Ｑの抵抗値が大きくなるので、バイポーラ電流を抑制することができない。すなわち、整流素子は、オン電圧が小さくなるよう十分に低抵抗な状態で整流する必要があり、そうでない場合、ボディダイオードが先にオン状態となってしまう。
一般的に設計されるＭＩＳＦＥＴの順方向定格動作時のオン電圧の絶対値は、逆方向電圧印加時のボディダイオードの立ち上がり電圧の絶対値より大きいので、ユニポーラ整流の必要条件は、「整流動作時のオン電圧の絶対値＜ＭＩＳＦＥＴの定格動作時のオン電圧の絶対値」となる。ＪＦＥＴ３ＱおよびＪＦＥＴ４Ｑでは、構造上、ＪＦＥＴ長が等しくなっている。このため、ＪＦＥＴ４Ｑがノーマリオフ型であれば、ＪＦＥＴ４ＱがＪＦＥＴ３Ｑよりも必ず高抵抗となる。従って、「整流動作時のオン電圧の絶対値＞ＭＩＳＦＥＴの定格動作時のオン電圧の絶対値」となり、検討例１の構造は、必要条件を満たすことができない。
これに対して実施の形態１では、ソース領域６側に整流素子を形成しないので、セルピッチが増加せず、半導体装置の微細化に有利である。また、上述のように、実施の形態１における電界緩和層ＦＲＬの深さは、ボディ領域４の深さよりも浅いので、整流素子であるＪＦＥＴ２Ｑの抵抗値が十分に小さくなり、バイポーラ電流を抑制することができる。すなわち、ＪＦＥＴ２Ｑの抵抗値が、ＭＩＳＦＥＴ１Ｑのチャネル領域ＣＨの抵抗値よりも小さくなるように設計できるので、「整流動作時のオン電圧の絶対値＜ＭＩＳＦＥＴの定格動作時のオン電圧の絶対値」の条件を容易に達成できる。
＜検討例２＞
図１０に示されるように、検討例２では、ゲート電極８の側面８ｂ側には電界緩和層ＦＲＬが形成されておらず、ゲート電極８下のボディ領域４の表面に、低濃度不純物領域１５が形成されている。検討例２のＭＩＳＦＥＴは、ソース電極１１からドレイン電極１３へユニポーラ電流を流すチャネルダイオード５Ｑとして機能する。
しかしながら検討例２では、通常のＭＩＳＦＥＴ動作用のチャネルと、整流素子であるチャネルダイオード５Ｑ用のチャネルとを分ける必要があり、単位面積当たりの抵抗値が悪化し、半導体素子の性能が大幅に低下する。また、チャネルを分ける関係上、半導体チップにおける電流のばらつきが生じ易くなり、短絡耐量などの各種特性も劣化する可能性がある。なお、短絡耐量は、半導体チップの内部における過昇温が起因となる破壊であるので、局所的な発熱によって短絡耐量は悪化する。
これに対して実施の形態１では、基本的なユニットセルに整流素子が内包されているので、セルを分ける必要が無く、半導体チップ（半導体装置）の性能の低下が抑制される。また、全てのセルに整流素子が存在しているので、半導体チップにおける電流が均一になり易い。
＜検討例３＞
図１１に示されるように、検討例３のＭＩＳＦＥＴの構造は、実施の形態１のＭＩＳＦＥＴ１Ｑの構造とほぼ同様であるが、ゲート電極８の側面８ｂ側には、電界緩和層ＦＲＬが形成されていない。その代わりに、半導体層２とソース電極１１との間に金属層１６が形成され、ショットキーバリアダイオード（Schottky Barrier Diode：ＳＢＤ）６Ｑが設けられている。
半導体チップ内にＳＢＤ６Ｑを設ける場合、半導体層２と金属層１６とがショットキー接続されている必要があるので、金属層１６は、シリサイド層１０を形成するための金属層とは別に形成される。そのため、製造工程が複雑となり、製造コストも増加する。また、ショットキー接合は、半導体層２の表面のラフネスなど、界面状態に大きな影響を受けるので、良好なショットキー接合を制御することが難しく、歩留りが低下する恐れもある。
これに対して実施の形態１の半導体装置は、ショットキー接合を含まず、シリサイド層１０によるオーミック接合のみが形成されている。そのため、製造工程を簡略化でき、製造コストの増加を抑制することができる。また、オーミック接合では、界面に中間層であるシリサイド層１０が形成されるので、半導体層２の表面のラフネスによる影響が非常に少ない。また、電界緩和層ＦＲＬの深さによって、ＪＦＥＴ２Ｑの開口幅を調整し、立ち上がり電圧Ｖｆを自由に設計することができる。
以上のように、実施の形態１によれば、半導体装置の製造コストの増加を抑制できると共に、半導体装置の性能を向上させることができる。
（実施の形態２）
以下に図１２を用いて、実施の形態２における半導体装置を説明する。なお、以下の説明では、主に実施の形態１との相違点を説明する。
実施の形態１では、１つの電界緩和層ＦＲＬがシリサイド層１０下に設けられていたが、実施の形態２では、シリサイド層１０の端部を覆い、且つ、シリサイド層１０の中央部を開口するように、電界緩和層ＦＲＬが設けられている。
実施の形態２でも２つのセルが線対称に設けられているので、一方のセルの電界緩和層ＦＲＬがシリサイド層１０の一方の端部を覆い、他方のセルの電界緩和層ＦＲＬがシリサイド層１０の他方の端部を覆っている。また、実施の形態２でも、電界緩和層ＦＲＬは、Ｘ方向においてボディ領域４と離間している。
実施の形態１の構造では、ＪＦＥＴ２Ｑをノーマリオフ型とするために必要とされる空乏層の幅を制御する事と、ＭＩＳＦＥＴ１Ｑの動作時の抵抗を増やさない事との両立が困難となる場合がある。例えば、ＭＩＳＦＥＴ１Ｑがオフ状態の時にゲート電圧Ｖｇを負電圧とするデバイスの場合、ゲート絶縁膜７の半導体側表面に多数キャリアが現れる蓄積状態となり、空乏層が伸びなくなる。すなわち、電界緩和層ＦＲＬからの空乏層が開いてしまうことで、ＪＦＥＴ２Ｑをノーマリオフ型に維持することが困難となる。また、ＪＦＥＴ２Ｑのゲートおよびソースは、回路的には短絡されているが、実際には半導体層２の抵抗によって信号遅延が起こり得る。
実施の形態２では、シリサイド層１０の両端部に設けられた２つの電界緩和層ＦＲＬによって空乏層の幅が調整され、ＪＦＥＴ２Ｑの動作が制御される。すなわち、ＪＦＥＴ２Ｑがオフ状態の場合、２つの電界緩和層ＦＲＬの周囲に発生する空乏層によって、ソース電極１１、シリサイド層１０、半導体層２およびドレイン電極１３に至る電流経路が遮断される。ＪＦＥＴ２Ｑがオン状態の場合、２つの電界緩和層ＦＲＬの間の半導体層２を介して電流が流れる。
このように、実施の形態２におけるＪＦＥＴ２Ｑでは、ゲート絶縁膜７（層間絶縁膜９）の電荷の蓄積による影響がなく、ＭＩＳＦＥＴ１Ｑの動作に依らず独立してノーマリオフ型の整流素子を設計することができる。また、２つの電界緩和層ＦＲＬと、これらの間の半導体層２とは、層間絶縁膜９の開口部に形成されたシリサイド層１０を介してソース電極１１に電気的に接続されているので、ＪＦＥＴ２Ｑのゲートおよびソースの電圧の制御性を向上させることができる。
（実施の形態３）
以下に図１３を用いて、実施の形態３における半導体装置を説明する。なお、以下の説明では、主に実施の形態１および実施の形態２との相違点を説明する。
実施の形態１および実施の形態２では、２つのセルが線対称に設けられていたが、実施の形態３では、それぞれ同一構造の複数のセルが、Ｘ方向において周期的に設けられている。
実施の形態１および実施の形態２のように、Ｘ方向においてＪＦＥＴ２Ｑの構造を形成する場合、電界緩和層ＦＲＬを形成するための領域が必要となり、隣接する２つのボディ層４間の間隔が狭いデバイスには適用し難い。また、電界緩和層ＦＲＬ自体の幅、電界緩和層ＦＲＬとボディ領域４との間の距離、および、２つの電界緩和層ＦＲＬの間の距離は、フォトリソグラフィ技術およびイオン注入によって設定される。その場合、高度な露光現像技術がなければ、マスクずれなどによって、例えば電界緩和層ＦＲＬの幅がバラつくなどの問題が発生する恐れがある。そうすると、ＪＦＥＴ２Ｑの立ち上がり電圧Ｖｆが不均一になる、または、ＪＦＥＴ２Ｑが動作しないという不具合が発生する。
以上の観点から、実施の形態３では、縦方向（Ｚ方向）においてＪＦＥＴ２Ｑを構成している。実施の形態３でも実施の形態２と同様に、シリサイド層１０の端部を覆い、且つ、シリサイド層１０の中央部を開口するように、電界緩和層ＦＲＬが設けられている。そして、実施の形態３における電界緩和層ＦＲＬは、隣接するセルのソース領域６に接し、且つ、隣接するセルのボディ領域４とＺ方向において離間している。
ＪＦＥＴ２Ｑがオフ状態の場合、上下に位置する電界緩和層ＦＲＬおよびボディ領域４の周囲に発生する空乏層によって、ソース電極１１、シリサイド層１０、ソース領域６、半導体層２およびドレイン電極１３に至る電流経路が遮断される。ＪＦＥＴ２Ｑがオン状態の場合、ソース領域６および半導体層２が電流経路となる。なお、実施の形態３のボディ領域４は、例えば図３に示されるような、ソース領域６を分断するコンタクト領域５によって、ソース電極１１に電気的に接続されている。
このように、実施の形態３におけるＪＦＥＴ２Ｑでは、電界緩和層ＦＲＬおよびボディ領域４が上下に配置されているので、セルピッチを増加させる必要がない。従って、半導体装置の微細化を促進できる。また、ＪＦＥＴ２Ｑを線対称の２つのセルの中央に形成しなくてもよいので、設計自由度が向上し、様々なセルピッチにＪＦＥＴ２Ｑを適用させることができる。
また、ＪＦＥＴ２Ｑが縦構造であるので、マスクずれの影響が非常に小さい。また、イオン注入時における注入エネルギーは、高精度に制御可能であるので、比較的容易に縦構造を達成でき、ＪＦＥＴ２Ｑの開口幅を均一化できる。すなわち、再現性の高いデバイス設計が可能となるので、半導体装置の信頼性を向上させることができる。
（実施の形態４）
以下に図１４～図１６を用いて、実施の形態４における半導体装置を説明する。なお、以下の説明では、主に実施の形態２との相違点を説明する。図１４は、実施の形態４における半導体装置を示す斜視図である。図１５は、図１４のＡ－Ａ線に沿った断面図であり、図１６は、図１４のＢ－Ｂ線に沿った断面図である。
実施の形態１～３では、ＭＩＳＦＥＴ１Ｑはプレーナ型であったが、実施の形態４では、ＭＩＳＦＥＴ１Ｑはトレンチゲート型である。
図１４および図１６に示されるように、実施の形態４における半導体装置では、ボディ領域４およびゲート電極８の側面８ｂ側の半導体層２には、ｎ型の電流拡散領域１４が形成されている。電流拡散領域１４は、例えば１００～１０００ｎｍの深さを有し、例えば５×１０１７～５×１０１８ｃｍ－３の不純物濃度を有する。電流拡散領域１４には、半導体層２、半導体基板１、拡散領域３およびシリサイド層１２を介して、ドレイン電極１３からドレイン電圧Ｖｄが印加される。
図１４～図１６に示されるように、ソース領域６および電流拡散領域１４を貫通するように、ボディ領域４には、複数のトレンチＴＲが形成されている。各トレンチＴＲは、Ｘ方向に延在し、Ｙ方向において互いに隣接している。Ｘ方向において、トレンチＴＲの一方の側壁は、ソース領域６に接し、トレンチＴＲの他方の側面は、電流拡散領域１４に接している。また、トレンチＴＲの底壁は、ボディ領域４に接している。各トレンチＴＲの内部には、ゲート絶縁膜７を介してゲート電極８が埋め込まれている。
このようなトレンチゲート型のＭＩＳＦＥＴ１Ｑでは、電流拡散領域１４からボディ領域４を介してソース領域６に至る経路が、電流経路となる。互いに隣接する各トレンチＴＲの間のボディ領域４がチャネル領域の大部分を構成するので、実施の形態４では、実施の形態１～３と比較して、高いチャネル移動度が得られる。
また、電界緩和層ＦＲＬは、電流拡散領域１４の上方に位置し、Ｘ方向におけるトレンチＴＲの他方の側壁に接している。実施の形態４では、電界緩和層ＦＲＬは、シリサイド層１０の中央部を開口し、且つ、シリサイド層１０の端部を覆うように形成されている。実施の形態４でも２つのセルが線対称に設けられているので、一方のセルの電界緩和層ＦＲＬがシリサイド層１０の一方の端部を覆い、他方のセルの電界緩和層ＦＲＬがシリサイド層１０の他方の端部を覆っている。
従って、ＪＦＥＴ２Ｑがオフ状態の場合、２つの電界緩和層ＦＲＬの周囲に発生する空乏層によって、ソース電極１１、シリサイド層１０、半導体層２およびドレイン電極１３に至る電流経路が遮断される。ＪＦＥＴ２Ｑがオン状態の場合、２つの電界緩和層ＦＲＬの間の半導体層２を介して電流が流れる。
プレーナ型では、チャネル出口が二次元構造であるので、ＭＩＳＦＥＴ１Ｑ側の抵抗に悪影響を与えないように、ＪＦＥＴ２Ｑを配置することが難しい場合がある。また、プレーナ型ではブロッキング時の絶縁膜電界が大きく、一般的に、隣接する２つのセルのボディ領域４の間の幅が狭い。２つのボディ領域４の間の幅が狭い設計の場合、ＪＦＥＴ２Ｑが配置されるスペースを確保できないこともある。
実施の形態４のように三次元構造であれば、チャネル出口が深さ方向に広がりを有しているので、ＪＦＥＴ２Ｑを配置してもＭＩＳＦＥＴ１Ｑ側の抵抗に影響がでない。また、トレンチゲート型では絶縁膜電界が小さいので、２つのボディ領域４の間の幅を広くすることができる。このため、トレンチゲート型のＭＩＳＦＥＴ１Ｑは、２つのボディ領域４の間に形成されるＪＦＥＴ２Ｑとの相性が良い。従って、ＪＦＥＴ２Ｑの設計自由度を高めることができ、半導体装置の性能を向上させることが容易である。
以上、本願発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
１ 半導体基板
２ 半導体層（エピタキシャル層）
３ 拡散領域（不純物領域）
４ ボディ領域（不純物領域）
５ コンタクト領域（不純物領域）
６ ソース領域（不純物領域）
７ ゲート絶縁膜
８ ゲート電極
８ａ、８ｂ 側面
９ 層間絶縁膜
１０ シリサイド層
１１ ソース電極
１２ シリサイド層
１３ ドレイン電極
１４ 電流拡散領域（不純物領域）
１５ 低濃度不純物領域
１６ 金属層
１Ｑ ＭＩＳＦＥＴ
２Ｑ、３Ｑ、４Ｑ ＪＦＥＴ
５Ｑ チャネルダイオード
６Ｑ ショットキーバリアダイオード
ＣＨ チャネル領域
ＤＬ 空乏層
ＦＲＬ 電界緩和層（不純物領域）
ＴＲ トレンチ
Ｖｄ ドレイン電圧
Ｖｆ 立ち上がり電圧
Ｖｇ ゲート電圧
Ｖｓ ソース電圧
Ｖｔｈ 閾値電圧

Claims (13)

  1. 表面および前記表面と反対側の裏面を有し、且つ、炭化珪素からなる第１導電型の半導体基板と、
    前記半導体基板の前記表面上に形成され、且つ、炭化珪素からなる前記第１導電型の第１半導体層と、
    前記第１半導体層内に形成された、前記第１導電型と反対の第２導電型のボディ領域と、
    前記ボディ領域上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成され、第１側面および第１方向において前記第１側面と反対側の第２側面を有し、且つ、平面視において前記第１方向と直交する第２方向に延在するゲート電極と、
    前記ゲート電極の前記第１側面側において、前記ボディ領域内に形成された前記第１導電型のソース領域と、
    前記ボディ領域上および前記ソース領域上に形成され、且つ、前記ボディ領域および前記ソース領域に電気的に接続されたソース電極と、
    前記半導体基板の前記裏面側に形成されたドレイン電極と、
    を有し、
    前記ゲート電極の前記第２側面側において、前記第１半導体層内には、前記第２導電型の電界緩和層が形成され、
    前記ソース電極は、前記電界緩和層上にも形成され、且つ、前記電界緩和層に電気的に接続され、
    前記電界緩和層の深さは、前記ボディ領域の深さよりも浅く、
    前記電界緩和層と前記ソース電極との間には、前記第１半導体層に含まれる材料および第１金属からなる第１金属化合物層が形成され、
    前記第１方向において、前記電界緩和層は、前記ボディ領域と離間し、前記第１金属化合物層の中央部を開口し、且つ、前記第１金属化合物層の端部を覆うように形成されている、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記ボディ領域、前記ゲート絶縁膜、前記ゲート電極、前記ソース領域、および、前記ゲート電極の前記第２側面側の前記第１半導体層を含むＭＩＳＦＥＴと、前記電界緩和層、前記電界緩和層上の前記ソース電極、および、前記ゲート電極の前記第２側面側の前記第１半導体層を含む整流素子と、によってセルが構成され、
    互いに隣接する２つの前記セルでは、前記第１金属化合物層の中央部を軸として、前記ボディ領域、前記ゲート絶縁膜、前記ゲート電極、前記ソース領域および前記電界緩和層が、線対称に設けられ、
    線対称に設けられた２つの前記セルをユニットセルとした場合、複数の前記ユニットセルが、前記第１方向において周期的に設けられている、半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記ボディ領域、前記ゲート絶縁膜、前記ゲート電極、前記ソース領域、および、前記ゲート電極の前記第２側面側の前記第１半導体層を含むＭＩＳＦＥＴと、前記電界緩和層、前記電界緩和層上の前記ソース電極、および、前記ゲート電極の前記第２側面側の前記第１半導体層を含む整流素子と、によってセルが構成され、
    互いに隣接する２つの前記セルでは、前記第１金属化合物層の中央部を軸として、前記ボディ領域、前記ゲート絶縁膜、前記ゲート電極、前記ソース領域および前記電界緩和層が、線対称に設けられ、
    線対称に設けられた２つの前記セルをユニットセルとした場合、複数の前記ユニットセルが、前記第１方向において周期的に設けられている、半導体装置。
  4. 請求項３に記載の半導体装置において、
    線対称に設けられた２つの前記セルの各々の前記電界緩和層の間隔は、１０００ｎｍ以下である、半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記ボディ領域、前記ゲート絶縁膜、前記ゲート電極、前記ソース領域、および、前記ゲート電極の前記第２側面側の前記第１半導体層を含むＭＩＳＦＥＴと、前記電界緩和層、前記電界緩和層上の前記ソース電極、および、前記ゲート電極の前記第２側面側の前記第１半導体層を含む整流素子と、によってセルが構成され、
    それぞれ同一構造の複数の前記セルが、前記第１方向において周期的に設けられている、半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記電界緩和層は、隣接する前記セルの前記ソース領域に接し、且つ、隣接する前記セルの前記ボディ領域と、前記第１方向および前記第２方向と直交する第３方向において離間している、半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記ボディ領域および前記ゲート電極の前記第２側面側の前記第１半導体層には、前記第１導電型の電流拡散領域が形成され、
    前記ソース領域および前記電流拡散領域を貫通するように、前記ボディ領域には、トレンチが形成され、
    前記ゲート絶縁膜および前記ゲート電極は、前記トレンチの内部にも形成され、
    前記第１方向における前記トレンチの一方の側壁は、前記ソース領域に接し、
    前記第１方向における前記トレンチの他方の側壁は、前記電流拡散領域に接し、
    前記トレンチの底壁は、前記ボディ領域に接し、
    前記電界緩和層は、前記電流拡散領域の上方に位置し、且つ、前記第１方向における前記トレンチの他方の側壁に接している、半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記第１方向において、前記電界緩和層は、前記第１金属化合物層の中央部を開口し、且つ、前記第１金属化合物層の端部を覆うように形成されている、半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記ボディ領域、前記ゲート絶縁膜、前記ゲート電極、前記ソース領域、前記ゲート電極の前記第２側面側の前記第１半導体層、および、前記電流拡散領域を含むＭＩＳＦＥＴと、前記電界緩和層、前記電界緩和層上の前記ソース電極、および、前記ゲート電極の前記第２側面側の前記第１半導体層を含む整流素子と、によってセルが構成され、
    互いに隣接する２つの前記セルでは、前記第１金属化合物層の中央部を軸として、前記ボディ領域、前記ゲート絶縁膜、前記ゲート電極、前記ソース領域、前記電界緩和層および前記電流拡散領域が、線対称に設けられ、
    線対称に設けられた２つの前記セルをユニットセルとした場合、複数の前記ユニットセルが、前記第１方向において周期的に設けられている、半導体装置。
  10. 請求項７に記載の半導体装置において、
    前記第２方向において互いに隣接するように、前記ボディ領域には、複数の前記トレンチが設けられている、半導体装置。
  11. 請求項１に記載の半導体装置において、
    前記電界緩和層の深さは、前記ボディ領域の深さの半分以下である、半導体装置。
  12. 請求項１に記載の半導体装置において、
    前記電界緩和層の深さは、３００ｎｍ以下である、半導体装置。
  13. 請求項１に記載の半導体装置において、
    前記第１金属化合物層は、ニッケルシリサイドである、半導体装置。
JP2019203639A 2019-11-11 2019-11-11 半導体装置 Active JP7353925B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2019203639A JP7353925B2 (ja) 2019-11-11 2019-11-11 半導体装置
US17/080,946 US11527615B2 (en) 2019-11-11 2020-10-27 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019203639A JP7353925B2 (ja) 2019-11-11 2019-11-11 半導体装置

Publications (2)

Publication Number Publication Date
JP2021077774A JP2021077774A (ja) 2021-05-20
JP7353925B2 true JP7353925B2 (ja) 2023-10-02

Family

ID=75846907

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019203639A Active JP7353925B2 (ja) 2019-11-11 2019-11-11 半導体装置

Country Status (2)

Country Link
US (1) US11527615B2 (ja)
JP (1) JP7353925B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11527634B2 (en) * 2020-06-11 2022-12-13 Fuji Electric Co., Ltd. Silicon carbide semiconductor device
WO2022264212A1 (ja) * 2021-06-14 2022-12-22 三菱電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置を用いた電力変換装置
CN116314338B (zh) * 2023-05-18 2023-08-01 深圳平创半导体有限公司 一种半导体结构及其制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299625A (ja) 2001-03-29 2002-10-11 Mitsubishi Electric Corp 炭化珪素半導体からなる半導体装置
JP2006524432A (ja) 2003-04-24 2006-10-26 クリー　インコーポレイテッド 一体化逆並列接合障壁ショットキーフリーホイーリングダイオードを備えた炭化珪素ｍｏｓｆｅｔおよびその製造方法
US20150084062A1 (en) 2013-09-20 2015-03-26 Cree, Inc. Monolithically integrated vertical power transistor and bypass diode
WO2016129068A1 (ja) 2015-02-12 2016-08-18 株式会社日立製作所 半導体装置及びその製造方法、電力変換装置、３相モータシステム、自動車並びに鉄道車両
CN107275407A (zh) 2017-06-09 2017-10-20 电子科技大学 一种碳化硅vdmos器件及其制作方法
JP2018049951A (ja) 2016-09-21 2018-03-29 株式会社東芝 半導体装置
JP2020141113A (ja) 2019-03-01 2020-09-03 株式会社東芝 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6229541B2 (ja) 2014-02-27 2017-11-15 住友電気工業株式会社 ワイドバンドギャップ半導体装置およびその製造方法
DE112015005397B4 (de) * 2015-01-19 2022-06-09 Hitachi, Ltd. Halbleitervorrichtung, Verfahren zum Herstellen derselben, Leistungsumsetzer, Dreiphasenmotorsystem, Kraftfahrzeug und Eisenbahnfahrzeug
US9691759B2 (en) 2015-10-01 2017-06-27 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device including semiconductor substrate, silicon carbide semiconductor layer, unit cells, source, and gate
JP6923457B2 (ja) 2018-01-19 2021-08-18 株式会社日立製作所 炭化ケイ素半導体装置およびその製造方法、電力変換装置、自動車並びに鉄道車両

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299625A (ja) 2001-03-29 2002-10-11 Mitsubishi Electric Corp 炭化珪素半導体からなる半導体装置
JP2006524432A (ja) 2003-04-24 2006-10-26 クリー　インコーポレイテッド 一体化逆並列接合障壁ショットキーフリーホイーリングダイオードを備えた炭化珪素ｍｏｓｆｅｔおよびその製造方法
US20150084062A1 (en) 2013-09-20 2015-03-26 Cree, Inc. Monolithically integrated vertical power transistor and bypass diode
WO2016129068A1 (ja) 2015-02-12 2016-08-18 株式会社日立製作所 半導体装置及びその製造方法、電力変換装置、３相モータシステム、自動車並びに鉄道車両
JP2018049951A (ja) 2016-09-21 2018-03-29 株式会社東芝 半導体装置
CN107275407A (zh) 2017-06-09 2017-10-20 电子科技大学 一种碳化硅vdmos器件及其制作方法
JP2020141113A (ja) 2019-03-01 2020-09-03 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
JP2021077774A (ja) 2021-05-20
US20210143255A1 (en) 2021-05-13
US11527615B2 (en) 2022-12-13

Similar Documents

Publication Publication Date Title
JP7471267B2 (ja) 半導体装置
JP7059555B2 (ja) 半導体装置
JP4066946B2 (ja) 半導体装置
JP5900698B2 (ja) 半導体装置
US11888057B2 (en) Semiconductor device
JP7353925B2 (ja) 半導体装置
JP6907233B2 (ja) パワー半導体デバイス
JP2016009712A (ja) 炭化珪素半導体装置
JP2012069797A (ja) 絶縁ゲート型トランジスタ
JP3998454B2 (ja) 電力用半導体装置
US11264451B2 (en) Semiconductor device exhibiting soft recovery characteristics
JP6669628B2 (ja) スイッチング素子
JP6984347B2 (ja) 半導体装置
JP2017191817A (ja) スイッチング素子の製造方法
JP6299658B2 (ja) 絶縁ゲート型スイッチング素子
KR20220003229A (ko) 실리콘카바이드 트랜지스터 및 이의 제조방법
JP7314827B2 (ja) 半導体装置
JP7147510B2 (ja) スイッチング素子
EP4307381A1 (en) Field-effect transistor
US20240170569A1 (en) Semiconductor device and method of manufacturing the same
US20240162297A1 (en) Silicon carbide semiconductor device
JP7408947B2 (ja) 炭化珪素半導体装置
WO2022190444A1 (ja) 電界効果トランジスタ
JP3885738B2 (ja) 炭化珪素半導体装置
KR102394547B1 (ko) 반도체 소자

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220406

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230522

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230530

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230612

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230912

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230920

R150 Certificate of patent or registration of utility model

Ref document number: 7353925

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150