DE112013002125T5 - Siliziumcarbid-Halbleitervorrichtung und Herstellungsverfahren hierfür - Google Patents

Siliziumcarbid-Halbleitervorrichtung und Herstellungsverfahren hierfür Download PDF

Info

Publication number
DE112013002125T5
DE112013002125T5 DE112013002125.0T DE112013002125T DE112013002125T5 DE 112013002125 T5 DE112013002125 T5 DE 112013002125T5 DE 112013002125 T DE112013002125 T DE 112013002125T DE 112013002125 T5 DE112013002125 T5 DE 112013002125T5
Authority
DE
Germany
Prior art keywords
trench
type
layer
silicon carbide
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE112013002125.0T
Other languages
English (en)
Other versions
DE112013002125B4 (de
Inventor
c/o TOYOTA JIDOSHA KABUSHIKI KAI Chida Kazumi
c/o DENSO CORPORATION Takeuchi Yuichi
c/o KABUSHIKI KAISHA TOYOTA CH Soejima Narumasa
c/o KABUSHIKI KAISHA TOYOTA CH Watanabe Yukihiko
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Toyota Motor Corp
Original Assignee
Denso Corp
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp, Toyota Motor Corp filed Critical Denso Corp
Publication of DE112013002125T5 publication Critical patent/DE112013002125T5/de
Application granted granted Critical
Publication of DE112013002125B4 publication Critical patent/DE112013002125B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0405—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising semiconducting carbon, e.g. diamond, diamond-like carbon
    • H01L21/0425—Making electrodes
    • H01L21/044—Conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Plasma & Fusion (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thyristors (AREA)

Abstract

In einer Siliziumcarbid-Halbleitervorrichtung wird eine SiC-Schicht (7) vom p-Typ in einer Ecke eines Bodens eines Grabens (6) angeordnet. Selbst wenn daher zwischen Drain und Gate ein elektrisches Feld anliegt, wenn ein MOSFET ausgeschaltet wird, erstreckt sich eine Verarmungsschicht in einem pn-Übergang zwischen der SiC-Schicht (7) vom p-Typ und einer Driftschicht (2) vom n–-Typ erheblich in Richtung der Driftschicht (2) vom n–-Typ, und eine Hochspannung aufgrund eines Einflusses einer Drainspannung dringt kaum in einen Gateisolationsfilm (8) ein. Somit kann eine elektrische Feldkonzentration innerhalb des Gateisolationsfilms (8) verringert werden und der Gateisolationsfilm (8) kann an einem Durchbruch gehindert werden. Obgleich in diesem Fall die SiC-Schicht (7) vom p-Typ in einem Schwebezustand sein kann, ist die SiC-Schicht (7) vom p-Typ nur in der Ecke des Bodens des Grabens (6) ausgebildet. Der Ausbildungsbereich der SiC-Schicht (7) vom p-Typ ist im Vergleich zu einem Aufbau kleiner, bei dem die SiC-Schicht (7) vom p-Typ über den gesamten Boden des Grabens (6) hinweg ausgebildet ist. Damit ist eine Verschlechterung der Schaltcharakteristik relativ niedrig.

Description

  • QUERVERWEIS AUF ZUGEHÖRIGE ANMELDUNGEN
  • Die vorliegende Erfindung basiert auf der japanischen Patentanmeldung Nr. 2012-95517 , angemeldet am 19. April 2012; auf den dortigen Offenbarungsgehalt wird vollinhaltlich Bezug genommen.
  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft eine Siliziumcarbid-(nachfolgend als „SiC-” bezeichnet)Halbleitervorrichtung mit einem Halbleiterschaltelement mit einer Grabengatestruktur sowie ein Herstellungsverfahren hierfür.
  • TECHNISCHER HINTERGRUND
  • Bei einer Halbleitervorrichtung mit dem Halbleiterschaltelement ist eine Erhöhung der Kanaldichte effektiv dahingehend, das Fließen eines größeren Stroms zu ermöglichen. In einem Siliziumtransistor wird, um die Kanaldichte zu erhöhen, ein MOSFET mit einer Grabengatestruktur verwendet und praktisch umgesetzt. Die Grabengatestruktur kann auch bei einer SiC-Halbleitervorrichtung angewendet werden. Wenn jedoch die Grabengatestruktur beim SiC angewendet wird, wird, da SiC eine zehnfach höhere Durchbruchfeldstärke als Silizium hat, im Betrieb der SiC-Halbleitervorrichtung eine annähernd zehnfach höhere Spannung als bei einer Siliziumvorrichtung angewendet. Aus diesem Grund wird ein elektrisches Feld mit einer zehnfachen Stärke gegenüber derjenigen bei einer Siliziumvorrichtung an einen Gateisolationsfilm angelegt, der innerhalb des Grabens ausgebildet ist. Im Ergebnis kann an den Ecken des Grabens der Gateisolationsfilm ohne Weiteres durchbrechen.
  • Um das obige Problem zu lösen, schlägt Patentliteratur 1 einen Aufbau vor, bei dem eine Verunreinigung vom p-Typ in einen Teil ionenimplantiert wird, der tiefer als ein Boden (eine Bodenfläche) des Grabens liegt, der die Grabengatestruktur bildet, um eine Schicht vom p-Typ zu bilden. Durch die Ausbildung der obigen Schicht vom p-Typ kann eine elektrische Feldkonzentration am Boden des Grabens verringert werden, so dass man in die Lage versetzt wird, einen Durchbruch des Gateisolationsfilms zu beschränken.
  • Weiterhin wird, wenn die Ecken des Grabens, der die Grabengatestruktur bildet, winkelförmig sind, eine elektrische Feldkonzentration eher erzeugt, was zu einer Verringerung der Lebenszeit des Gateisolationsfilms führt. Aus diesem Grund schlägt Patentliteratur 2 einen Abrundungsprozess zum Runden der Ecken des Grabens mittels Wasserstoffätzen vor. Da die Ecken des Grabens somit gerundet werden können, um eine teilweise Ausdünnung des Gateisolationsfilms zu unterbinden, lässt sich ein Durchbruch des Gateisolationsfilms zum Zeitpunkt des Ein- und Ausschaltens des MOSFET begrenzen.
  • DRUCKSCHRIFTLICHER STAND DER TECHNIK
  • PATENTLITERATUR
    • Patentliteratur 1: JP-A-2007-242852 (entsprechend der US-Patentanmeldungsveröffentlichung Nr. 20100224932 A1)
    • Patentliteratur 2: JP-A-2005-328014 (entsprechend der US-Patentanmeldungsveröffentlichung Nr. 20050233539 A1)
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Jedoch ist bei dem Aufbau gemäß Patentliteratur 1 die Schicht vom p-Typ in einem weitläufigen Bereich ausgebildet, beispielsweise dem gesamten Boden des Grabens, und die Schicht vom p-Typ wird in einen potenzialfrei/schwebenden Zustand versetzt. Damit werden die Schalteigenschaften verschlechtert. Weiterhin lässt sich, wenn Wasserstoffätzen durchgeführt wird, wie in Patentliteratur 2 beschrieben, bestätigen, dass eine Schicht J2 vom n-Typ an jeder Ecke des Bodens des Grabens J1 ausgebildet wird, wie in 5 gezeigt. Das elektrische Feld wird zum Zeitpunkt des Abschaltens eines MOSFET an dem Gateisolationsfilm konzentriert, was zu einer Verringerung der Lebenszeit des Gateisolationsfilms führt. Weiterhin lässt sich gemäß 5 bestätigen, dass es den Fall gibt, in dem eine Schicht J3 vom n-Typ zum Zeitpunkt des Wasserstoffätzens an einer Seitenfläche des Grabens J1 ausgebildet wird. Die Schicht J3 vom n-Typ bildet einen Kanalpfad und erhöht zum Zeitpunkt des Abschaltens des MOSFET einen Drainleckstrom. Der Mechanismus, nach dem diese Schichten J2 und J3 vom n-Typ ausgebildet werden, ist nicht endgültig geklärt, es wird jedoch angenommen, dass der Grund darin liegt, dass sich das Ätzgas an einer Grabeninnenwandfläche zur Ausbildung einer SiC-Schicht anheftet und Stickstoff, der in einem Reaktionsofen verbleibt, der für das Ätzen verwendet wird, als eine Verunreinigung vom n-Typ in der SiC-Schicht aufgenommen wird. Die Verunreinigungskonzentration vom n-Typ in diesen Schichten J2 und J3 vom n-Typ beträgt zwischen 1 × 1016 und 1 × 1017 cm–3, was eine Konzentration mit einem Grad ist, der eine hinreichende Umwandlung zum n-Typ ergibt, so dass das obige Phänomen erzeugt wird.
  • Mit Blick auf die obigen Umstände trachtet die vorliegende Erfindung danach, eine SiC-Halbleitervorrichtung zu schaffen, die einen Aufbau hat, bei dem ein Durchbruch des Gateisolationsfilms weiter eingeschränkt werden kann und die Verschlechterung der Schaltcharakteristik eingedämmt werden kann, sowie ein Herstellungsverfahren hierfür.
  • Gemäß einem Aspekt der vorliegenden Erfindung wird eine SiC-Halbleitervorrichtung geschaffen mit einem Halbleiterschaltelement mit einer Grabengatestruktur vom Inversionstyp, der einen Kanalbereich vom Inversionstyp in einem Oberflächenabschnitt eines Basisbereichs bildet, der an einer Seitenfläche eines Grabens liegt, indem eine Anlegespannung an eine Gateelektrode gesteuert wird, und der einen Stromfluss zwischen einer Sourceelektrode und einer Drainelektrode durch einen Sourcebereich und eine Driftschicht erlaubt. In der SiC-Halbleitervorrichtung ist eine Schicht eines zweiten Leitfähigkeitstyps mit einer abgerundeten Dreiecksform im Querschnitt entlang einer Tiefenrichtung des Grabens gesehen und aus einem SiC vom zweiten Leitfähigkeitstyp hergestellt, in einer Ecke des Bodens des Grabens angeordnet.
  • Somit ist die Schicht vom zweiten Leitfähigkeitstyp in der Ecke des Bodens des Grabens ausgebildet. Aus diesem Grund erstreckt sich, auch wenn ein elektrisches Feld zwischen einer Drain und einem Gate beim Abschalten des Halbleiterschaltelements angelegt wird, eine Verarmungsschicht in einem pn-Übergang zwischen der Schicht vom zweiten Leitfähigkeitstyp und der Driftschicht erheblich in Richtung der Seite der Driftschicht. Im Ergebnis kann eine hohe Spannung, verursacht durch einen Einfluss der Drainspannung, kaum in den Gateisolationsfilm eindringen. Mit der obigen Konfiguration kann eine elektrische Feldkonzentration innerhalb des Gateisolationsfilms, insbesondere die elektrische Feldkonzentration im Boden des Grabens in dem Gateisolationsfilm, verringert werden, so dass man in der Lage ist, einen Durchbruch des Gateisolationsfilms zu begrenzen.
  • Bei dem Halbleiterschaltelement mit der obigen Grabengatestruktur kann die Schicht vom zweiten Leitfähigkeitstyp in einem Schwebezustand sein. Da jedoch die Schicht vom zweiten Leitfähigkeitstyp nur in der Ecke des Bodens des Grabens ausgebildet ist, ist ein Ausbildungsbereich schmal im Vergleich zu einem Aufbau, bei dem die Schicht vom zweiten Leitfähigkeitstyp über den gesamten Boden des Grabens mit einer bestimmten Breite des Bodens ausgebildet ist. Aus diesem Grund ist die Verschlechterung der Schaltcharakteristik relativ niedrig und eine Verschlechterung der Schaltcharakteristik lässt sich unterdrücken. Wenn beispielsweise eine Verbindungsschicht an der Seitenfläche des Grabens ausgebildet ist, gelangt die Schicht vom zweiten Leitfähigkeitstyp über die Verbindungsschicht auf das gleiche Potenzial wie der Basisbereich. Aus diesem Grund kann die Schicht vom zweiten Leitfähigkeitstyp daran gehindert werden, in einen Schwebezustand zu gelangen, und die Verschlechterung der Schaltcharakteristik kann weiter unterdrückt werden.
  • Die obige SiC-Halbleitervorrichtung wird in einem Herstellungsverfahren hergestellt, welches einen Grabenätzschritt des Ausbildens des Grabens tiefer als der Basisbereich von einer Oberfläche des Sourcebereichs aus enthält; und einen Schritt, bei dem nach dem Grabenätzschritt eine Hitzebehandlung unter einer Wasserstoffatmosphäre gemischt mit einem Dotierungsgas vom zweiten Leitfähigkeitstyp durchgeführt wird, um die Innenwandfläche des Grabens einer Wasserstoffätzung zu unterwerfen und um die Schicht vom zweiten Leitfähigkeitstyp in der Ecke des Bodens des Grabens durch epitaxiales Wachstum unter Verwendung des Dotierungsgases vom zweiten Leitfähigkeitstyp zu bilden.
  • Da das Wasserstoffätzen durch die Hitzebehandlung in der Hochtemperaturwasserstoffatmosphäre angewendet wird, werden Schäden aufgrund des Grabenätzens entfernt und der Abrundungsprozess wird durchgeführt, so dass die Ecken des Bodens des Grabens gerundet werden können. In dieser Situation haftet sich das Ätzgas wieder an der Innenwandfläche des Grabens an, so dass die Schicht vom zweiten Leitfähigkeitstyp epitaxial aufwächst. Mit dem obigen Prozess kann die SiC-Halbleitervorrichtung gemäß den Ansprüchen 1 bis 6 hergestellt werden.
  • KURZE BESCHREIBUNG DER ZEICHNUNG
  • Die obigen und weitere Einzelheiten, Merkmale und Vorteile der vorliegenden Erfindung ergeben sich besser aus der folgenden detaillierten Beschreibung unter Bezugnahme auf die beigefügte Zeichnung. In der Zeichnung ist/sind:
  • 1 eine perspektivische Querschnittsansicht, welche eine aus einem MOSFET mit einer Grabengatestruktur gemäß einer ersten Ausführungsform der vorliegenden Erfindung entnommene Zelle zeigt;
  • (a) bis (e) von 2 perspektivische Querschnittsansichten eines Herstellungsprozesses des MOSFET mit der Grabengatestruktur von 1;
  • 3 eine perspektivische Querschnittsansicht, welche eine aus einem MOSFET mit einer Grabengatestruktur gemäß einer zweiten Ausführungsform der vorliegenden Erfindung entnommene Zelle zeigt;
  • (a) bis (e) von 4 perspektivische Querschnittsansichten eines Herstellungsprozesses des MOSFET mit der Grabengatestruktur von 3; und
  • 5 eine perspektivische Querschnittsansicht eines Zustands, bei dem in einem Herstellungsprozess eines MOSFET nach dem Stand der Technik ein Wasserstoffätzen nach dem Grabenätzen durchgeführt wurde.
  • BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
  • Nachfolgend werden Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die Zeichnung beschrieben. In den nachfolgenden jeweiligen Ausführungsformen sind identische oder einander äquivalente Teile in der Beschreibung mit gleichen Bezugszeichen versehen.
  • (Erste Ausführungsform)
  • Eine erste Ausführungsform der vorliegenden Erfindung wird nun beschrieben. In der Beschreibung dient eine SiC-Halbleitervorrichtung, in welcher ein MOSFET vom Inversionstyp ausgebildet ist, als ein Beispiel für ein Halbleiterschaltelement mit einer Grabengatestruktur.
  • Wie in 1 gezeigt, ist ein Inversions-MOSFET vom n-Kanal-Typ in der SiC-Halbleitervorrichtung ausgebildet. MOSFETs mit dem gleichen Aufbau wie der in der Figur dargestellte MOSFET sind in einer Mehrzahl von Reihen benachbart zueinander angeordnet, um die MOSFETs einer Mehrzahl von Zellen zu konfigurieren. Genauer gesagt, ein Halbleitersubstrat ist aus einem Substrat 1 des n+-Typs aus SiC gebildet, und die jeweiligen Komponenten des MOSFET sind über dem Substrat 1 vom n+-Typ ausgebildet, um den MOSFET zu konfigurieren.
  • Das Substrat 1 vom n+-Typ hat beispielsweise eine Verunreinigungskonzentration vom n-Typ, beispielsweise Stickstoff, von 1.0 × 1019/cm3 und eine Dicke von ungefähr 300 μm. Eine Driftschicht 2 vom n–-Typ aus SiC mit einer Verunreinigungskonzentration vom n-Typ, beispielsweise Stickstoff, von 3.0 × 1015 bis 2.0 × 1016/cm3 und einer Dicke von ungefähr 10 bis 15 μm ist auf einer Oberfläche des Substrats 1 vom n+-Typ ausgebildet. Die Verunreinigungskonzentration der Driftschicht 2 vom n–-Typ kann in Tiefenrichtung hiervon konstant gehalten werden, jedoch kann die Verunreinigungskonzentration auch progressiv sein, so dass die Konzentration der Driftschicht 2 vom n–-Typ an der Seite benachbart dem Substrat 1 vom n+-Typ höher als auf einer Seite entfernt vom Substrat 1 vom n+-Typ ist. Da mit der obigen Konfiguration der Innenwiderstand der Driftschicht 2 vom n–-Typ verringert werden kann, lässt sich der Ein-Widerstand verringern.
  • Ein Basisbereich 3 vom p-Typ ist auf einem Oberflächenschichtabschnitt der Driftschicht 2 vom n-Typ ausgebildet, und ein Sourcebereich 4 vom n+-Typ und Kontaktschichten 5 vom p+-Typ sind auf einem oberen Schichtabschnitt des Basisbereichs 3 vom p-Typ ausgebildet.
  • Der Basisbereich 3 vom p-Typ hat eine Verunreinigungskonzentration vom p-Typ, beispielsweise Bor oder Aluminium, von 1.0 × 1016 bis 2.0 × 1019/cm3 und eine Dicke von ungefähr 2.0 μm. Der Sourcebereich 4 vom n+-Typ hat eine Verunreinigungskonzentration vom n-Typ, beispielsweise Stickstoff, von 1.0 × 1021/cm3 in dem Oberflächenschichtabschnitt und eine Dicke von ungefähr 0.3 μm. Jede der Kontaktschichten 5 vom p+-Typ hat beispielsweise eine Verunreinigungskonzentration (Oberflächenkonzentration) vom p-Typ, beispielsweise Bor oder Aluminium, von 1.0 × 1021/cm3 im Oberflächenschichtabschnitt und eine Dicke von ungefähr 0.3 μm. Der n+-Sourcebereich 4 liegt an beiden Seiten einer Grabengatestruktur, welche nachfolgend beschrieben wird, und die Kontaktschicht vom p+-Typ liegt auf einer Seite des Sourcebereichs 4 vom n+-Typ entgegengesetzt zu der Grabengatestruktur.
  • Weiterhin ist eine Struktur ausgebildet, welche den Basisbereich 3 vom p-Typ und den Sourcebereich 4 vom n+-Typ durchtritt, die Driftschicht 2 vom n–-Typ erreicht und einen Boden mit einer bestimmten Breite hat, beispielsweise ein Graben 6 mit einer Breite von 0.5 bis 2.0 μm und einer Tiefe von 2.0 μm oder mehr (beispielsweise 2.4 μm). Der Basisbereich 3 vom p-Typ und der Sourcebereich 4 vom n+-Typ gemäß obiger Beschreibung sind in Kontakt mit der Seitenfläche des Grabens 6 angeordnet.
  • Der Graben 6 ist so ausgebildet, dass eine x-Richtung in 1 einer Breitenrichtung entspricht, eine y-Richtung einer Längsrichtung und eine z-Richtung einer Tiefenrichtung, und eine Mehrzahl der Gräben 6 ist in 1 in x-Richtung in Streifenform angeordnet, wobei die jeweiligen Gräben 6 parallel zueinander aneinandergereiht sind. Die Ecken des Bodens des Grabens 6 werden durch einen Verrundungsprozess abgerundet. Eine SiC-Schicht 7 vom p-Typ ist an einer Position einer jeden abgerundeten Ecke des Bodens des Grabens 6 ausgebildet.
  • Die SiC-Schicht 7 vom p-Typ ist nur in jeder Ecke des Bodens des Grabens 6 ausgebildet, und eine Querschnittsform der SiC-Schicht 7 vom p-Typ entlang einer Tiefenrichtung des Grabens 6 ist eine abgerundete Dreiecksform (Dreiecksform mit einer gerundeten Seite). Das heißt, die Querschnittsform der SiC-Schicht 7 vom p-Typ ist eine Dreiecksform mit zwei Seiten, welche in Kontakt mit der Seitenfläche bzw. dem Boden des Grabens sind, und mit einer Seite, welche mit einem Gateisolationsfilm 8 in Kontakt ist, der später beschrieben wird und sich im Graben 6 befindet. Diese eine Seite, welche in Kontakt mit dem Gateisolationsfilm 8 ist, ist gerundet. Weiterhin ist die Verunreinigungskonzentration vom p-Typ der SiC-Schicht 7 vom p-Typ auf 1 × 1017/cm3 oder höher gesetzt. Die SiC-Schicht 7 vom p-Typ enthält auch eine Verunreinigung vom n-Typ, da jedoch die Verunreinigungskonzentration vom p-Typ höher als die Verunreinigungskonzentration vom n-Typ ist, ist die SiC-Schicht 7 in einen p-Typ kompensiert.
  • Die SiC-Schichten 7 vom p-Typ sind in den jeweiligen Ecken des Bodens des Grabens 6 ausgebildet und voneinander in Breitenrichtung des Grabens 6 mit Ausnahme der beiden Enden des Grabens 6 voneinander beabstandet. Aus diesem Grund ist im Boden des Grabens 6 die n–-Driftschicht 2 nicht mit der SiC-Schicht 7 vom p-Typ bedeckt und liegt frei. Weiterhin sind die SiC-Schichten 7 vom p-Typ beabstandet vom Basisbereich 3 vom p-Typ, und die Driftschicht 2 vom n–-Typ liegt zwischen der SiC-Schicht 7 vom p-Typ und dem Basisbereich 3 vom p-Typ und ist an der Seitenfläche des Grabens 6 freiliegend.
  • Obgleich in 1 nicht gezeigt, kann eine SiC-Schicht 13 vom p-Typ (2(d)) teilweise an der Seitenfläche des Grabens 6 ausgebildet sein, wie nachfolgend beschrieben wird. In diesem Fall ist die SiC-Schicht 7 vom p-Typ auf das gleiche Potenzial wie der Basisbereich 3 vom p-Typ festgelegt. Wenn jedoch die SiC-Schicht 13 vom p-Typ nicht ausgebildet wird, ist die SiC-Schicht 7 vom p-Typ in einem Schwebezustand.
  • Weiterhin ist die Innenwandfläche des Grabens 6 mit dem Gateisolationsfilm 8 bedeckt, der aus einem Oxidfilm ist, und im Inneren des Grabens 6 ist eine Gateelektrode 9 eingebettet, die an einer Oberfläche des Gateisolationsfilms 8 ausgebildet und aus dotiertem Poly-Si ist. Der Gateisolationsfilm 8 wird durch thermische Oxidation der Innenwandfläche des Grabens 6 gebildet, und die Dicke des Gateisolationsfilms 8 beträgt ungefähr 100 nm an beiden Seiten der Seitenfläche und am Boden des Grabens 6. Die Grabengatestruktur hat den oben beschriebenen Aufbau.
  • Eine Sourceelektrode 11 und eine Gateverdrahtung (nicht gezeigt) sind über einem Isolationszwischenfilm 10 über den Sourcebereich 4 vom n+-Typ, eine Oberfläche der Kontaktschichten 5 vom p+-Typ und eine Oberfläche der Gateelektrode 9 hinweg ausgebildet. Die Sourceelektrode 11 und die Gateverdrahtung sind aus einer Mehrzahl von Metallen (beispielsweise Ni/Al), und ein Teil der Sourceelektrode 11 und der Gateverdrahtung in Kontakt mit SiC vom n-Typ (insbesondere mit dem Sourcebereich 4 vom n+-Typ oder der n-dotierten Gateelektrode 9) ist zumindest aus einem Metall, welches in ohmschen Kontakt mit dem SiC vom n-Typ gelangen kann. Ein Teil der Sourceelektrode 11 und der Gateverdrahtung in Kontakt mit SiC vom p-Typ (insbesondere der Kontaktschicht 5 vom p+-Typ oder der p-dotierten Gateelektrode 9) ist zumindest aus einem Metall, welches in ohmschen Kontakt mit dem SiC vom p-Typ gelangen kann. Die Sourceelektrode 11 und die Gateverdrahtung sind auf dem Isolationszwischenfilm 10 ausgebildet, um elektrisch isoliert zu sein. Die Sourceelektrode 11 gelangt in elektrischen Kontakt mit dem Sourcebereich 4 vom n+-Typ und der Kontaktschicht 5 vom p+-Typ, und die Gakteverdrahtung gelangt in elektrischen Kontakt mit der Gateelektrode 9 über Kontaktöffnungen im Isolationszwischenfilm 10.
  • Eine Drainelektrode 12, die elektrisch mit dem Substrat 1 vom n+-Typ verbunden ist, ist an der Rückseite des Substrats 1 vom n+-Typ ausgebildet. Mit dem obigen Aufbau ist der MOSFET mit der Inversionstyp-Grabengatestruktur vom n-Kanal-Typ konfiguriert.
  • Der MOSFET mit der obigen Grabengatestruktur vom Inversionstyp arbeitet wie folgt. Zunächst wird in einem Zustand, in dem eine Gatespannung an der Gateelektrode 9 anliegt, keine Inversionsschicht im Basisbereich 3 vom p-Typ gebildet. Selbst wenn daher eine positive Spannung an die Drainelektrode 12 angelegt wird, können keine Elektronen den Basisbereich 3 vom p-Typ ausgehend vom Sourcebereich 4 vom n-Typ erreichen, und zwischen der Sourceelektrode 11 und der Drainelektrode 12 fließt kein Strom.
  • Nachfolgend wird in einem Aus-Zustand (Gatespannung = 0 V, Drainspannung = 650 V, Sourcespannung = 0 V) selbst dann, wenn eine Spannung an die Drainelektrode 12 angelegt wird, eine Gegenspannung erzeugt. Daher breitet sich eine Verarmungsschicht zwischen dem Basisbereich 3 vom p-Typ und der Driftschicht 2 vom n–-Typ aus. Da in dieser Situation eine Konzentration des Basisbereichs 3 vom p-Typ höher als diejenige der Driftschicht 2 vom n–-Typ ist, breitet sich die Mehrheit der Verarmungsschicht in der Richtung der Driftschicht 2 vom n–-Typ aus. Da sich die Verarmungsschicht weiter ausbreitet als eine, wenn die Driftschicht 0 V beträgt, dehnt sich ein Bereich, der als Isolator dient, weiter aus. Im Ergebnis fließt zwischen der Sourceelektrode 11 und der Drainelektrode 12 kein Strom.
  • Da weiterhin die Gatespannung 0 V beträgt, liegt auch ein elektrisches Feld zwischen Drain und Gate an. Aus diesem Grund kann ein elektrisches Feld auch am Boden des Gateisolationsfilms 8 konzentriert werden. Da jedoch die SiC-Schichten 7 vom p-Typ am Boden des Grabens 6 ausgebildet sind, weitet sich die Verarmungsschicht in dem pn-Übergang zwischen der SiC-Schicht 7 vom p-Typ und der Driftschicht 2 vom n–-Typ erheblich in Richtung Driftschicht 2 vom n–-Typ aus, und die Hochspannung aufgrund des Einflusses der Drainspannung kann kaum in den Gateisolationsfilm 8 eindringen. Mit der obigen Konfiguration kann die elektrische Feldkonzentration innerhalb des Gateisolationsfilms 8 und insbesondere die elektrische Feldkonzentration am Boden des Grabens 6 in dem Gateisolationsfilm 8 verringert werden, so dass man in der Lage ist, Durchbrüche des Gateisolationsfilms 8 einzuschränken.
  • Demgegenüber wird in einem Ein-Zustand (Gatespannung = 20 V, Drainspannung = 1 V, Sourcespannung = 0 V), da die Gatespannung von 20 V an der Gateelektrode 9 anliegt, ein Kanal in einer Oberfläche des Basisbereichs 3 vom p-Typ gebildet, der in Kontakt mit dem Graben 6 ist. Aus diesem Grund erreichen implantierte Elektronen von der Sourceelektrode 11 die Driftschicht 2 vom n–-Typ, nachdem sie durch den Kanal gelaufen sind, der vom Sourcebereich 4 vom n+-Typ zum Basisbereich 3 vom p-Typ gebildet wurde. Mit dem obigen Aufbau kann ein Strom zwischen der Sourceelektrode 11 und der Drainelektrode 12 fließen.
  • Bei dem MOSFET mit der obigen Grabengatestruktur ist, obgleich die SiC-Schicht 7 vom p-Typ potenzialfrei/schwebend sein kann, die SiC-Schicht 7 vom p-Typ nur in den Ecken am Boden des Grabens 6 ausgebildet. Aus diesem Grund ist die Ausbildungsfläche im Vergleich zu einem Aufbau schmal, bei dem die SiC-Schicht 7 vom p-Typ über den gesamten Boden des Grabens 6 hinweg ausgebildet ist. Aus diesem Grund ist eine Verschlechterung der Schaltcharakteristik relativ gering und Verschlechterungen der Schaltcharakteristik lassen sich unterdrücken. Insbesondere wenn die SiC-Schicht 13 vom p-Typ an der Seitenfläche des Grabens 6 ausgebildet ist, wie später beschrieben wird, dient die SiC-Schicht 13 vom p-Typ als eine Verbindungsschicht, und die SiC-Schicht 7 vom p-Typ erlangt über die SiC-Schicht 13 vom p-Typ das gleiche Potenzial wie der Basisbereich 3 vom p-Typ. Aus diesem Grund kann die SiC-Schicht 7 vom p-Typ daran gehindert werden, in einem Schwebezustand zu sein, und eine Verschlechterung der Schaltcharakteristik kann weiter unterdrückt werden.
  • Nachfolgend wird anhand von 2 ein Herstellungsverfahren für den MOSFET mit der Grabengatestruktur gemäß 1 beschrieben.
  • [In (a) von Fig. 2 dargestellter Prozess]
  • Zunächst wird ein Epitaxialsubstrat bereitet, in welchem die Driftschicht 2 vom n–-Typ aus SiC mit einer Verunreinigungskonzentration vom n-Typ, beispielsweise Stickstoff, von beispielsweise 3.0 × 1015 bis 2.0 × 1016/cm3 und einer Dicke von ungefähr 15 μm epitaxial auf der Oberfläche des Substrats 1 vom n+-Typ aufwächst, welches beispielsweise eine Verunreinigungskonzentration vom n-Typ wie Stickstoff von beispielsweise 1.0 × 1019/cm3 und eine Dicke von ungefähr 300 μm hat. Dann wird der Basisbereich 3 vom p-Typ mit einer Verunreinigungskonzentration vom p-Typ, beispielsweise Bor oder Aluminium, von beispielsweise 1.0 × 1016 bis 2.0 × 1019/cm3 und einer Dicke von ungefähr 2.0 μm auf dem Oberflächenschichtabschnitt der Driftschicht 2 vom n–-Typ durch Ionenimplantation einer Verunreinigung vom p-Typ, beispielsweise Bor oder Aluminium, ausgebildet.
  • [In (b) von Fig. 2 dargestellter Prozess]
  • Nachfolgend wird eine Maske (nicht gezeigt) aus beispielsweise LTO auf dem Basisbereich 3 vom p-Typ ausgebildet, und danach wird die Maske in einem Bereich geöffnet, wo der Sourcebereich 4 vom n+-Typ auszubilden ist (fotolithografischer Prozess). Danach wird eine Verunreinigung vom n-Typ (beispielsweise Stickstoff) ionenimplantiert.
  • Weiterhin wird die vorher verwendete Maske entfernt, eine weitere Maske (nicht gezeigt) wird erneut ausgebildet und die Maske wird in einem Bereich geöffnet, wo die Kontaktschicht 5 vom p+-Typ auszubilden ist (fotolithografischer Prozess). Danach wird eine Verunreinigung vom p-Typ (beispielsweise Bor oder Aluminium) ionenimplantiert.
  • Dann wird mit der Aktivierung der implantierten Ionen der Sourcebereich 4 vom n+-Typ, der eine Verunreinigungskonzentration (Oberflächenkonzentration) vom n-Typ, beispielsweise Stickstoff, von beispielsweise 1.0 × 1021/cm3 und eine Dicke von ungefähr 0.3 μm hat, gebildet und werden die Kontaktschichten 5 vom p+-Typ, welche eine Verunreinigungskonzentration vom p-Typ (Oberflächenkonzentration), beispielsweise Bor oder Aluminium, von beispielsweise 1.0 × 1021/cm3 und eine Dicke von ungefähr 0.3 μm haben, gebildet. Danach wird die Maske entfernt
  • [In (c) von Fig. 2 dargestellter Prozess]
  • Nachdem eine nicht gezeigte Ätzmaske auf dem Basisbereich 3 vom p-Typ, dem Sourcebereich 4 vom n+-Typ und der Kontaktschicht 5 vom p+-Typ ausgebildet wurde, wird die Ätzmaske in einem Bereich geöffnet, wo der Graben 6 zu bilden ist. Danach wird unter Verwendung der Ätzmaske ein Grabenätzprozess durchgeführt, um den Graben 6 zu bilden. Danach wird die Ätzmaske entfernt.
  • [In (d) von Fig. 2 dargestellter Prozess]
  • Ein Wasserstoffätzen, gemischt mit TMA (Trimethylaluminium) wird durchgeführt, um Schäden durch das Grabenätzen zu entfernen. Beispielsweise erfolgt das Wasserstoffätzen mittels einer Hitzebehandlung in einer Dekompressions-Wasserstoffatmosphäre bei 1600°C oder mehr, beispielsweise in einer Hochtemperaturwasserstoffatmosphäre von beispielsweise 1625°C und 2.7 × 104 Pa (200 Torr) unter Zumischen von TMA für ungefähr fünf Minuten, um die Entfernung von Schäden durch das Grabenätzen durchzuführen. Durch den obigen Prozess wird der Abrundungsprozess durchgeführt, und die Ecken der Öffnung des Grabens 6, die Ecken am Boden des Grabens 6 und vorstehende Abschnitte an der Seitenfläche des Grabens 6 werden abgerundet. Weiterhin haftet in dieser Situation das Ätzgas erneut an der Innenwandfläche des Grabens 6 an, so dass die SiC-Schicht 7 epitaxial wächst. In der SiC-Schicht 7 wird Stickstoff, welcher im Reaktionsofen, der zum Ätzen verwendet wird, verbleibt, als Verunreinigung vom n-Typ genommen. Gleichzeitig wird Aluminium aus dem TMA als Verunreinigung vom p-Typ genommen. Aus diesem Grund wird auf der Grundlage der Konzentrationen von Stickstoff und Aluminium bestimmt, ob die SiC-Schicht 7 vom n-Typ oder vom p-Typ wird.
  • Auf der obigen Grundlage wird bei der vorliegenden Ausführungsform der Zumischbetrag von TMA so eingestellt, dass die Konzentration von Aluminium, d. h. der Verunreinigungskonzentration vom p-Typ, höher als die Konzentration von Stickstoff wird, also der Verunreinigungskonzentration vom n-Typ. Im Ergebnis wird die SiC-Schicht 7 kompensiert, um in den p-Typ umgewandelt zu werden. Genauer gesagt, da die Verunreinigungskonzentration vom n-Typ in der SiC-Schicht 7 unter der Annahme, dass Reststickstoff genommen wird, 1 × 1016 bis 1 × 1017/cm3 beträgt, wird der Zumischbetrag von TMA so eingestellt, dass die Verunreinigungskonzentration vom p-Typ innerhalb der SiC-Schicht 7 1 × 1017/cm3 oder höher wird. Mit obigem Prozess kann durch das Wasserstoffätzen die SiC-Schicht 7 vom p-Typ in den Ecken des Bodens des Grabens 6 gebildet werden.
  • Auch kann die SiC-Schicht 13 an der Seitenfläche des Grabens 6 aufgrund einer Unebenheit der Seitenfläche des Grabens 6, die zum Zeitpunkt des Grabenätzens gebildet worden ist, auch an der Innenwandfläche des Grabens 6 durch die Hitzebehandlung beim Wasserstoffätzen geebnet werden. Da die SiC-Schicht 13 auf ähnliche Weise wie die SiC-Schicht 7 vom p-Typ gebildet wird, wird die SiC-Schicht 13 zu einem p-Typ mit einer Verunreinigungskonzentration vom p-Typ von 1 × 1017/cm3 oder höher, wie die SiC-Schicht 7 vom p-Typ. Wenn eine solche SiC-Schicht 13 vom p-Typ gebildet wird, arbeitet die SiC-Schicht 13 als ein Verbindungsabschnitt, und die SiC-Schicht 7 vom p-Typ wird teilweise über die SiC-Schicht 13 mit dem Basisbereich 3 vom p-Typ verbunden. Im Ergebnis gelangt die SiC-Schicht 7 vom p-Typ nicht in den Schwebezustand und wird auf das gleiche Potenzial wie der Basisbereich 3 vom p-Typ festgelegt. Da weiterhin die SiC-Schicht 13 nicht zu einem n-Typ, sondern zu einem p-Typ wird, ergibt sich keine Ausbildung eines Kanalpfads, der den Drainleckstrom erhöhen würde.
  • Wie oben beschrieben, wird in dem bei diesem Prozess durchgeführten Wasserstoffätzen die Hitzebehandlung bei einer Hochtemperatur von 1600°C oder mehr durchgeführt. Aus diesem Grund werden die Ecken der Öffnung des Grabens 6, die Ecken am Boden des Grabens 6 und vorstehende Abschnitte an der Seitenfläche des Grabens 6 effektiv geätzt. Mit dem obigen Prozess wachsen die SiC-Schichten 7 und 13 vom p-Typ epitaxial an den zurückspringenden Abschnitten des Grabens auf, d. h. an den Ecken von dem Boden und zurückspringenden Abschnitten der Seitenfläche. Weiterhin wird die Ebene eingeebnet und die Ecken werden abgerundet. Da die Unebenheiten der Seitenfläche des Grabens 6 verringert werden, kann die Kanalmobilität verbessert werden, und der Gateisolationsfilm 8 kann daran gehindert werden, an den Ecken des Grabens 6 auszudünnen. Die Lebensdauer des Gateisolationsfilms 8 kann verbessert werden und die Zuverlässigkeit kann verbessert werden.
  • Da das Wasserstoffätzen bei der obigen Hochtemperatur durchgeführt wird, kann das Wasserstoffätzen durchgeführt werden, während es als das Aktivierungstempern der Abschnitte dient, welche durch Ionenimplantation konfiguriert wurden, beispielsweise dem Sourcebereich 4 vom n+-Typ und der Kontaktschicht 5 vom p+-Typ. Bei dem obigen Prozess kann das Aktivierungstempern, d. h. ein Prozess alleine zum Aufheben von Schäden aufgrund der Ionenimplantation, weggelassen werden und der Herstellungsprozess kann vereinfacht werden. Da es in diesem Fall auch keine Notwendigkeit gibt, die Hitzebehandlung vor dem Grabenätzen durchzuführen, lässt sich eine Unebenheit der Seitenfläche des Grabens 6 aufgrund des Einflusses unebener Oberflächen, die zum Zeitpunkt der Hitzebehandlung freigelegt werden, verringern.
  • [In (e) von Fig. 2 dargestellter Prozess]
  • Der Ausbildungsprozess für den Gateisolationsfilm wird durch thermische Oxidation durchgeführt, um damit den Gateisolationsfilm 8 auf der gesamten Oberfläche des Substrats einschließlich des Inneren des Grabens 6 zu bilden. Genauer gesagt, der Gateisolationsfilm 8 wird durch die Gateoxidation (thermische Oxidation) mittels eines pyrogenen Verfahrens in Nassatmosphäre gebildet. Nachfolgend wird eine Polysiliziumschicht, die mit einer n-Typ-Verunreinigung dotiert ist, in ungefähr 440 nm Dicke auf der Oberfläche des Gateisolationsfilms 8 beispielsweise bei einer Temperatur von 600°C ausgebildet, und danach wird ein Rückätzprozess oder dergleichen durchgeführt, um somit den Gateisolationsfilm 8 und die Gateelektrode 9 innerhalb des Grabens 6 zu belassen.
  • Weiterhin wird, nachdem der Isolationszwischenschichtfilm 10 gebildet worden ist, der Isolationszwischenschichtfilm 10 gemustert, um die Kontaktöffnungen zu bilden, welche mit dem Sourcebereich 4 vom n+-Typ und der Kontaktschicht 5 vom p+-Typ verbunden sind. Weiterhin wird die Kontaktöffnung in Verbindung mit der Gateelektrode 9 in einem anderen Querschnitt gebildet. Nachfolgend wird, nachdem ein Elektrodenmaterialfilm ausgebildet worden ist, um in die Kontaktöffnungen eingebettet zu sein, das Elektrodenmaterial gemustert, um die Sourceelektrode 11 und die Gateverdrahtung zu bilden.
  • Danach wird, obgleich nicht gezeigt, die Drainelektrode 12 an der Rückseite des Substrats 1 vom n+-Typ gebildet, um den MOSFET gemäß 1 fertigzustellen.
  • Wie oben beschrieben, ist bei der SiC-Halbleitervorrichtung der vorliegenden Ausführungsform die SiC-Schicht 7 vom p-Typ in den Ecken des Bodens des Grabens 6 ausgebildet. Aus diesem Grund erstreckt sich, selbst wenn das elektrische Feld zwischen Drain und Gate anliegt, wenn der MOSFET aus ist, die Verarmungsschicht im pn-Übergang zwischen der SiC-Schicht 7 vom p-Typ und der Driftschicht 2 vom n–-Typ stark in Richtung der Driftschicht 2 vom n–-Typ. Im Ergebnis tritt die Hochspannung, die durch einen Einfluss der Drainspannung verursacht wird, so gut wie nicht in den Gateisolationsfilm 8 ein. Mit der obigen Ausgestaltung kann die elektrische Feldkonzentration innerhalb des Gateisolationsfilms 8, insbesondere die elektrische Feldkonzentration im Boden des Grabens 6 im Gateisolationsfilm 8, verringert werden, so dass man in der Lage ist, einen Durchbruch des Gateisolationsfilms 8 zu beschränken.
  • In dem MOSFET mit der obigen Grabengatestruktur ist, obgleich die SiC-Schicht 7 vom p-Typ in einen Schwebezustand gelangen kann, die SiC-Schicht 7 vom p-Typ nur in den Ecken am Boden des Grabens 6 ausgebildet. Der Ausbildungsbereich der SiC-Schicht 7 vom p-Typ ist im Vergleich zu einem Aufbau, bei dem die SiC-Schicht 7 vom p-Typ über den gesamten Boden des Grabens 6 hinweg ausgebildet ist, gering. Aus diesem Grund ist eine Verschlechterung der Schaltcharakteristik relativ niedrig und eine Verschlechterung der Schaltcharakteristik kann unterdrückt werden. Insbesondere wenn die SiC-Schicht 13 vom p-Typ an der Seitenfläche des Grabens 6 ausgebildet ist, gelangt die SiC-Schicht 7 vom p-Typ durch die SiC-Schicht 13 vom p-Typ auf das identische Potenzial wie der Basisbereich 3 vom p-Typ. Aus diesem Grund kann die SiC-Schicht 7 vom p-Typ daran gehindert werden, in einen Schwebezustand zu geraten, und eine Verschlechterung der Schaltcharakteristik kann weiter unterdrückt werden.
  • Wenn die SiC-Schicht 13 vom p-Typ gebildet wird, besteht die Möglichkeit, dass eine Schwellenwertspannung des MOSFET durch einen Einfluss der SiC-Schicht 13 vom p-Typ verringert wird. Aus diesem Grund ist es bevorzugt, wenn die Verunreinigungskonzentration vom p-Typ der SiC-Schicht 13 höher gesetzt wird als die Verunreinigungskonzentration vom p-Typ des Basisbereichs 3 vom p-Typ. Mit der obigen Einstellung lässt sich das Problem begrenzen, dass die Schwellenwertspannung teilweise verringert wird, so dass eine Sub-shred-Charakteristik verschlechtert wird und das Ein/Aus-Stromverhältnis verschlechtert wird.
  • (Zweite Ausführungsform)
  • Eine zweite Ausführungsform der vorliegenden Erfindung wird beschrieben. In der vorliegenden Ausführungsform ist die Form des Grabens 6 gegenüber der ersten Ausführungsform verändert. Der verbleibende Aufbau ist ähnlich zu demjenigen der ersten Ausführungsform, und daher werden nur Teile unterschiedlich zur ersten Ausführungsform beschrieben.
  • Wie in 3 gezeigt, ist bei der vorliegenden Ausführungsform der Graben 6 in Dreiecksform ausgebildet, das heißt, der Boden hat keine flache Oberfläche, sondern eine spitz zulaufende schräge Form. Die SiC-Schicht 7 vom p-Typ, welche in einer abgerundeten Dreiecksform (Dreiecksform mit einer abgerundeten Seite) im Querschnitt ausgebildet ist, ist in der Ecke des Bodens des Grabens 6 ausgebildet, also im Fall der vorliegenden Ausführungsform dem spitzen Endabschnitt des Grabens 6. Auch bei dem obigen Aufbau ermöglicht das Vorhandensein der SiC-Schicht 7 vom p-Typ, die in der Ecke des Bodens des Grabens 6 ausgebildet ist, dass die elektrische Feldkonzentration am Boden des Grabens 6 verringert wird, wenn der MOSFET ausgeschaltet ist. Im Ergebnis kann der Gateisolationsfilm 8 an einem Durchbruch gehindert werden.
  • Weiterhin ist auch bei dem Aufbau, bei dem die SiC-Schicht 7 vom p-Typ am gesamten Boden des Grabens 6 ausgebildet ist, da der Boden des Grabens 6 an sich nicht die flache Fläche bildet, sondern die zugespitzte Form hat, eine Fläche, wo die SiC-Schicht 7 vom p-Typ ist, klein. Aus diesem Grund ist eine Verschlechterung der Schaltcharakteristik relativ gering und die Verschlechterung der Schaltcharakteristik lässt sich unterdrücken.
  • Wie in (a) bis (e) von 4 gezeigt, ist ein Verfahren zur Herstellung des MOSFET gemäß der vorliegenden Ausführungsform im Wesentlichen ähnlich zu demjenigen des MOSFET gemäß der ersten Ausführungsform, jedoch ist die Grabenätzbedingung bei Ausbildung des Grabens 6 geändert. Beispielsweise ist die Breite des Grabens 6 verschmälert und das Ende des Grabens 6 ist zugespitzt. Auch mit obigem Aufbau kann gemäß (d) von 4 die SiC-Schicht 13 vom p-Typ an der Seitenfläche des Grabens 6 gebildet werden. Mit der Ausbildung der SiC-Schicht 13 vom p-Typ kann, da die SiC-Schicht 7 vom p-Typ nicht im Schwebezustand ist, eine Verschlechterung der Schaltcharakteristik weiter unterdrückt werden.
  • (Andere Ausführungsformen)
  • In den obigen jeweiligen Ausführungsformen ist zum Zweck der Ausbildung der SiC-Schichten 7 und 13 vom p-Typ zum Zeitpunkt des Wasserstoffätzens das TMA als Dotiergas vom p-Typ hinzugemischt. Alternativ kann ein anderes Dotiergas vom p-Typ zugemischt werden. Beispielsweise kann als Dotiergas vom p-Typ B2H6 (Diboran) verwendet werden. Wenn TMA verwendet wird, lässt sich TMA aufgrund der Nichtgiftigkeit des Gases problemlos handhaben. Obgleich der Dampfdruck niedrig ist, kann, wenn die Konzentration niedrig ist, Gas verwendet werden, bei dem Wasserstoff und TMA miteinander gemischt sind. Wenn im Gegensatz hierzu B2H6 verwendet wird, ist, da B2H6 bei Raumtemperatur ein Gas ist, eine Bläschenvorrichtung, die bei der Verwendung von TMA üblicherweise zum Einsatz kommt, unnötig. Das Dotiergas vom p-Typ kann abhängig davon, welcher der obigen Vorteile priorisiert wird oder ob Bor oder Aluminium als Verunreinigung vom p-Typ verwendet wird, geeignet gewählt werden.
  • Weiterhin wird in den obigen jeweiligen Ausführungsformen die Verunreinigung vom p-Typ in den Oberflächenschichtabschnitt der Driftschicht 2 vom n–-Typ ionenimplantiert, um den Basisbereich 3 vom p-Typ zu bilden, und die Verunreinigung vom n-Typ wird in den Oberflächenschichtabschnitt des Basisbereichs 3 vom p-Typ ionenimplantiert, um den Sourcebereich 4 vom n+-Typ zu bilden. Im Gegensatz hierzu kann der Basisbereich 3 vom p-Typ auf der Oberfläche der Driftschicht 2 vom n–-Typ durch epitaxiales Wachstum gebildet werden, oder der Sourcebereich 4 vom n+-Typ kann auf der Oberfläche des Basisbereichs 3 vom p-Typ durch epitaxiales Wachstum gebildet werden. Alternativ kann als Halbleitersubstrat von Anfang an ein Dreifach-Epitaxialsubstrat verwendet werden, bei dem die Driftschicht 2 vom n–-Typ, der Basisbereich 3 vom p-Typ und der Sourcebereich 4 vom n+-Typ epitaxial auf der Oberfläche des Substrats 1 vom n+-Typ aufwachsen.
  • Weiterhin ist in den obigen jeweiligen Ausführungsformen der MOSFET vom n-Kanal-Typ, bei dem der erste Leitfähigkeitstyp der n-Typ ist und der zweite Leitfähigkeitstyp der p-Typ ist, als Beispiel beschrieben. Alternativ kann die vorliegende Erfindung bei einem MOSFET vom p-Kanal-Typ angewendet werden, bei dem der Leitfähigkeitstyp der jeweiligen Komponenten umgekehrt ist. Weiterhin wurde in der obigen Beschreibung ein MOSFET mit der Grabengatestruktur als ein Beispiel beschrieben. Die vorliegende Erfindung kann auch bei einem IGBT mit der gleichen Grabengatestruktur angewendet werden. In dem IGBT wird nur der Leitfähigkeitstyp vom Substrat 1 vom n-Typ zum p-Typ gegenüber den obigen jeweiligen Ausführungsformen geändert, und die verbleibenden Ausbauten und das Herstellungsverfahren sind ähnlich wie bei den oben beschriebenen Ausführungsformen.
  • Weiterhin wurden in den obigen jeweiligen Ausführungsformen Beispiele beschrieben, bei denen die vorliegende Erfindung angewendet wird. Jedoch kann das Design geeignet geändert werden. Beispielsweise stellt in den obigen Ausführungsformen der durch thermische Oxidation gebildete Oxidfilm ein Beispiel für den Gateisolationsfilm 8 dar. Alternativ kann in dem Gateisolationsfilm 8 ein Oxidfilm oder ein Nitridfilm enthalten sein, der unabhängig von einer thermischen Oxidation ist. Auch kann der Vorgang zur Ausbildung der Drainelektrode 12 durchgeführt werden, bevor die Sourceelektrode 11 gebildet wird.
  • Die vorliegende Erfindung wurde in Übereinstimmung mit den Ausführungsformen beschrieben. Es versteht sich jedoch, dass die vorliegende Erfindung nicht auf diese Ausführungsformen und deren Aufbauten beschränkt ist. Die vorliegende Erfindung beinhaltet verschiedene Modifikationen und Modifikationen innerhalb des Äquivalenzbereichs. Zusätzlich liegen verschiedene Kombinationen und Ausgestaltungen sowie andere Kombinationen und Ausgestaltungen mit nur einem Element, mehr als einem Element oder weniger als einem Element ebenfalls im Rahmen der vorliegenden Erfindung und des konzeptuellen Umfangs.

Claims (10)

  1. Eine Siliziumcarbid-Halbleitervorrichtung, dadurch gekennzeichnet, dass sie aufweist: ein Substrat (1) eines ersten oder zweiten Leitfähigkeitstyps, welches aus Siliziumcarbid gefertigt ist; eine Driftschicht (2), die auf dem Substrat angeordnet ist und aus einem Siliziumcarbid eines ersten Leitfähigkeitstyps gefertigt ist, mit geringerer Verunreinigungskonzentration als das Substrat; einen Basisbereich (3), der auf der Driftschicht angeordnet ist und aus einem Siliziumcarbid eines zweiten Leitfähigkeitstyps gefertigt ist; einen Sourcebereich (4), der auf dem Basisbereich angeordnet ist und aus einem Siliziumcarbid eines ersten Leitfähigkeitstyps gefertigt ist, mit höherer Verunreinigungskonzentration als die Driftschicht; einen Kontaktbereich (5), der mit dem Basisbereich verbunden ist und aus einem Siliziumcarbid eines zweiten Leitfähigkeitstyps gefertigt ist, mit höherer Verunreinigungskonzentration als die Basisschicht; einen Graben (6), der sich von einer Oberfläche des Sourcebereichs aus zu einer Position tiefer als der Basisbereich erstreckt; eine Schicht (7) eines zweiten Leitfähigkeitstyps, die in einer Ecke eines Bodens des Grabens angeordnet ist, aus Siliziumcarbid eines zweiten Leitfähigkeitstyps gefertigt ist und in einem Querschnitt entlang einer Tiefenrichtung des Grabens gesehen eine abgerundete Dreiecksform hat; einen Gateisolationsfilm (8), der an einer Innenwandfläche des Grabens auf der Schicht des zweiten Leitfähigkeitstyps angeordnet ist; eine Gateelektrode (9), die innerhalb des Grabens auf dem Gateisolationsfilm angeordnet ist; eine Sourceelektrode (11), welche über den Sourcebereich und den Kontaktbereich elektrisch mit dem Basisbereich verbunden ist; und eine Drainelektrode (12), die an einer Rückseite des Substrats angeordnet ist, wobei die Siliziumcarbid-Halbleitervorrichtung mit einem Halbleiterschaltelement mit einem Schaltelement des Inversionstyps versehen ist, welches einen Inversionstyp-Kanalbereich an einem Oberflächenabschnitt des Basisbereichs an einer Seitenfläche des Grabens liegend bildet, indem eine an die Gateelektrode angelegte Spannung gesteuert wird, und einen Stromfluss zwischen der Sourceelektrode und der Drainelektrode durch den Sourcebereich und die Driftschicht erlaubt.
  2. Die Siliziumcarbid-Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der Graben in einer Richtung eine Längsrichtung definiert und einen Boden mit einer bestimmten Breite hat, und die Schicht des zweiten Leitfähigkeitstyps in der Ecke eines jeden der Seiten des Grabens in Breitenrichtung angeordnet und voneinander in Breitenrichtung gesehen beabstandet angeordnet ist.
  3. Die Siliziumcarbid-Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der Graben in einer Richtung eine Längsrichtung definiert und eine Dreiecksform mit einem zugespitzten Boden hat, und die Schicht des zweiten Leitfähigkeitstyps an dem Spitzenende des Grabens angeordnet ist.
  4. Die Siliziumcarbid-Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass wenigstens ein Teil der Seitenfläche des Grabens mit einer Verbindungsschicht (13) aus einem Siliziumcarbid eines zweiten Leitfähigkeitstyps versehen ist und der Basisbereich und die Schicht des zweiten Leitfähigkeitstyps über die Verbindungsschicht miteinander verbunden sind.
  5. Die Siliziumcarbid-Halbleitervorrichtung nach Anspruch 4, dadurch gekennzeichnet, dass eine Verunreinigungskonzentration der Schicht des zweiten Leitfähigkeitstyps und eine Verunreinigungskonzentration der Verbindungsschicht einander gleich sind und 1 × 1017/cm3 oder mehr betragen.
  6. Die Siliziumcarbid-Halbleitervorrichtung nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass die Verunreinigungskonzentration der Verbindungsschicht höher als eine Verunreinigungskonzentration des Basisbereichs ist.
  7. Ein Verfahren zur Herstellung der Siliziumcarbid-Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass es aufweist: einen Grabenätzschritt des Ausbildens des Grabens bis zu einer Position tiefer als der Basisbereich ausgehend von der Oberfläche des Sourcebereichs, und nach dem Grabenätzschritt einen Schritt des Durchführens einer Hitzebehandlung unter einer Wasserstoffatmosphäre, gemischt mit einem Dotiergas eines zweiten Leitfähigkeitstyps, um die Innenwandfläche des Grabens einer Wasserstoffätzung zu unterwerfen und um die Schicht des zweiten Leitfähigkeitstyps in der Ecke des Bodens des Grabens durch epitaxiales Wachstum unter Verwendung des Dotiergases des zweiten Leitfähigkeitstyps zu bilden.
  8. Das Verfahren zur Herstellung der Siliziumcarbid-Halbleitervorrichtung nach Anspruch 7, dadurch gekennzeichnet, dass es weiterhin einen Aktivierungstemperschritt des Aktivierens einer Ionenimplantationsschicht einschließlich der Kontaktschicht aufweist, wobei der Aktivierungstemperschritt gleichzeitig mit der Hitzebehandlung zur Durchführung des Wasserstoffätzens durchgeführt wird.
  9. Das Verfahren zur Herstellung der Siliziumcarbid-Halbleitervorrichtung nach Anspruch 7 oder 8, dadurch gekennzeichnet, dass als Dotierungsgas des zweiten Leitfähigkeitstyps ein TMA verwendet wird.
  10. Das Verfahren zur Herstellung der Siliziumcarbid-Halbleitervorrichtung nach Anspruch 7 oder 8, dadurch gekennzeichnet, dass als Dotierungsgas des zweiten Leitfähigkeitstyps ein B2H6 verwendet wird.
DE112013002125.0T 2012-04-19 2013-04-17 Siliziumcarbid-Halbleitervorrichtung und Herstellungsverfahren hierfür Active DE112013002125B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP2012095517 2012-04-19
JP2012095517 2012-04-19
JP2012095517A JP5884617B2 (ja) 2012-04-19 2012-04-19 炭化珪素半導体装置およびその製造方法
PCT/JP2013/002594 WO2013157259A1 (ja) 2012-04-19 2013-04-17 炭化珪素半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
DE112013002125T5 true DE112013002125T5 (de) 2014-12-31
DE112013002125B4 DE112013002125B4 (de) 2016-12-15

Family

ID=49383229

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112013002125.0T Active DE112013002125B4 (de) 2012-04-19 2013-04-17 Siliziumcarbid-Halbleitervorrichtung und Herstellungsverfahren hierfür

Country Status (6)

Country Link
US (1) US9673288B2 (de)
JP (1) JP5884617B2 (de)
KR (1) KR101613930B1 (de)
CN (1) CN104247026B (de)
DE (1) DE112013002125B4 (de)
WO (1) WO2013157259A1 (de)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5751213B2 (ja) 2012-06-14 2015-07-22 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6131689B2 (ja) * 2013-04-16 2017-05-24 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6237408B2 (ja) 2014-03-28 2017-11-29 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US9954054B2 (en) 2014-06-30 2018-04-24 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method for manufacturing the same
CN104538290B (zh) * 2014-12-31 2018-01-30 中国科学院半导体研究所 一种h2微刻蚀进行碳化硅离子激活的方法
JP6485299B2 (ja) * 2015-06-05 2019-03-20 豊田合成株式会社 半導体装置およびその製造方法ならびに電力変換装置
US10453952B2 (en) 2015-09-09 2019-10-22 Sumitomo Electric Industries, Ltd. Semiconductor device
US9773777B2 (en) * 2016-01-08 2017-09-26 Texas Instruments Incorporated Low dynamic resistance low capacitance diodes
JP6485383B2 (ja) * 2016-02-23 2019-03-20 株式会社デンソー 化合物半導体装置およびその製造方法
JP6651894B2 (ja) * 2016-02-23 2020-02-19 株式会社デンソー 化合物半導体装置およびその製造方法
JP6848316B2 (ja) * 2016-10-05 2021-03-24 富士電機株式会社 半導体装置および半導体装置の製造方法
CN106876470A (zh) * 2017-03-23 2017-06-20 深圳基本半导体有限公司 一种沟槽栅金属氧化物场效应晶体管及其制造方法
KR102311797B1 (ko) * 2017-07-10 2021-10-08 한국전기연구원 두꺼운 트렌치바닥을 갖는 트렌치 게이트형 탄화규소 모스펫 제조방법
CN107658260A (zh) * 2017-08-08 2018-02-02 全球能源互联网研究院有限公司 在基板上形成绝缘沟槽的方法及半导体器件
CN107658340B (zh) * 2017-09-02 2019-05-21 西安交通大学 一种双沟槽的低导通电阻、小栅电荷的碳化硅mosfet器件与制备方法
KR102365375B1 (ko) * 2017-09-26 2022-02-18 한국전기연구원 둥근 트렌치 코너를 갖는 트렌치 게이트형 모스펫 제조방법
JP6750590B2 (ja) * 2017-09-27 2020-09-02 株式会社デンソー 炭化珪素半導体装置
TWI729538B (zh) * 2018-11-21 2021-06-01 大陸商上海瀚薪科技有限公司 一種整合箝制電壓箝位電路的碳化矽半導體元件
JP2020096080A (ja) * 2018-12-12 2020-06-18 トヨタ自動車株式会社 半導体装置の製造方法
JP7331783B2 (ja) * 2020-05-29 2023-08-23 豊田合成株式会社 半導体装置の製造方法
CN113964196B (zh) * 2021-10-20 2023-01-20 重庆平创半导体研究院有限责任公司 一种耗尽型功率半导体结构、串联结构和加工工艺
CN115425089A (zh) * 2022-11-07 2022-12-02 广东芯聚能半导体有限公司 半导体结构及其制备方法
CN116190432B (zh) * 2023-04-20 2023-07-25 湖北九峰山实验室 SiC功率器件及其制备方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2753155B2 (ja) * 1990-06-13 1998-05-18 株式会社東芝 縦型ｍｏｓトランジスタとその製造方法
US6031265A (en) 1997-10-16 2000-02-29 Magepower Semiconductor Corp. Enhancing DMOS device ruggedness by reducing transistor parasitic resistance and by inducing breakdown near gate runners and termination area
US6342709B1 (en) * 1997-12-10 2002-01-29 The Kansai Electric Power Co., Inc. Insulated gate semiconductor device
JPH11233391A (ja) 1998-02-12 1999-08-27 Nippon Telegr & Teleph Corp <Ntt> 結晶基板とそれを用いた半導体装置およびその製法
JP4738562B2 (ja) 2000-03-15 2011-08-03 三菱電機株式会社 半導体装置の製造方法
JP3800047B2 (ja) 2001-07-18 2006-07-19 日産自動車株式会社 電界効果トランジスタ
KR100767078B1 (ko) 2003-10-08 2007-10-15 도요다 지도샤 가부시끼가이샤 절연 게이트형 반도체 장치 및 그 제조 방법
SE527205C2 (sv) * 2004-04-14 2006-01-17 Denso Corp Förfarande för tillverkning av halvledaranordning med kanal i halvledarsubstrat av kiselkarbid
JP4487656B2 (ja) * 2004-04-14 2010-06-23 株式会社デンソー 半導体装置の製造方法
JP4404709B2 (ja) 2004-07-12 2010-01-27 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP2006351744A (ja) 2005-06-15 2006-12-28 Fuji Electric Holdings Co Ltd 炭化珪素半導体装置の製造方法
JP5017865B2 (ja) 2006-01-17 2012-09-05 富士電機株式会社 半導体装置
JP4453671B2 (ja) * 2006-03-08 2010-04-21 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
US20080038890A1 (en) 2006-08-10 2008-02-14 General Electric Company Method for improved trench protection in vertical umosfet devices
JP4450241B2 (ja) * 2007-03-20 2010-04-14 株式会社デンソー 炭化珪素半導体装置の製造方法
JP5401826B2 (ja) 2007-09-06 2014-01-29 トヨタ自動車株式会社 半導体装置
JP5444608B2 (ja) * 2007-11-07 2014-03-19 富士電機株式会社 半導体装置
JP2009283540A (ja) * 2008-05-20 2009-12-03 Denso Corp 炭化珪素半導体装置およびその製造方法
JP4877286B2 (ja) 2008-07-08 2012-02-15 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US8415671B2 (en) * 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
JP5621340B2 (ja) 2010-06-16 2014-11-12 株式会社デンソー 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP5500002B2 (ja) * 2010-08-31 2014-05-21 株式会社デンソー 炭化珪素半導体装置の製造方法
JPWO2012060206A1 (ja) * 2010-11-04 2014-05-12 住友電気工業株式会社 半導体装置およびその製造方法
JP5790573B2 (ja) * 2012-04-03 2015-10-07 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5751213B2 (ja) 2012-06-14 2015-07-22 株式会社デンソー 炭化珪素半導体装置およびその製造方法

Also Published As

Publication number Publication date
JP5884617B2 (ja) 2016-03-15
WO2013157259A1 (ja) 2013-10-24
US20150048382A1 (en) 2015-02-19
KR101613930B1 (ko) 2016-04-20
CN104247026A (zh) 2014-12-24
CN104247026B (zh) 2017-02-22
JP2013222932A (ja) 2013-10-28
DE112013002125B4 (de) 2016-12-15
US9673288B2 (en) 2017-06-06
KR20140139090A (ko) 2014-12-04

Similar Documents

Publication Publication Date Title
DE112013002125B4 (de) Siliziumcarbid-Halbleitervorrichtung und Herstellungsverfahren hierfür
DE102008000660B4 (de) Siliziumkarbid-Halbleitervorrichtung
DE112016003510B4 (de) HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG
DE102008055689B4 (de) Siliziumkarbid-Halbleitervorrichtung und Herstellungsverfahren hierfür
DE102013007685B4 (de) Siliziumkarbid-halbleiterbauelement und verfahren zu dessen herstellung
DE102011082289B4 (de) Verfahren zur Herstellung einer SiC-Halbleitervorrichtung
DE112013007772B3 (de) Halbleitervorrichtung
DE102013103099B4 (de) Feldeffekt-Halbleitervorrichtung mit verringerten Spannungen und Verfahren zu ihrer Herstellung
DE112004002310B4 (de) Trench-Metalloxid-Halbleiter-Feldeffekttransistor mit geschlossenen Zellen und Verfahren zum Herstellen
DE112011101254B4 (de) Leistungshalbleiterbauteile und Verfahren zu deren Herstellung
DE102010036818B4 (de) Bipolarhalbleiterbauelement und Herstellungsverfahren
DE112017000949B4 (de) Verfahren zum herstellen einer verbindungshalbleitervorrichtung undverbindungshalbleitervorrichtung
DE112013006303B4 (de) Siliciumcarbid-Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE102007029121B3 (de) Verfahren zur Herstellung eines Halbleiterbauelements, sowie Halbleiterbauelement
DE112016002613B4 (de) Leistungs-Halbleiterbauelement
DE112016004718B4 (de) Halbleitereinheit
DE102014107325A1 (de) Halbleiterbauelement
DE112015004374T5 (de) Halbleitervorrichtung
DE112012000755T5 (de) Siliciumcarbid-Halbleitervorrichtung und Verfahren zu deren Fertigung
DE112009005320T5 (de) Leistungshalbleiterbauteil
DE102009041474A1 (de) Aufbauten und Verfahren zum Ausbilden von Trenchfeldeffekttransistoren mit hoher Dichte
DE102011080841A1 (de) Verfahren zur Fertigung einer Siliciumcarbid-Halbleitervorrichtung
DE112017002379T5 (de) Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung
DE102012108302A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung der Halbleitervorrichtung
DE102015109538B3 (de) Transistor mit verbessertem Lawinendurchbruchsverhalten und Verfahren zur Herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed

Effective date: 20141020

R016 Response to examination communication
R018 Grant decision by examination section/examining division
R084 Declaration of willingness to licence
R020 Patent grant now final