JP2753155B2 - 縦型mosトランジスタとその製造方法 - Google Patents
縦型mosトランジスタとその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【0001】
【産業上の利用分野】本発明は縦型MOSトランジスタ
とその製造方法に関し、特に、オン抵抗を下げると共に
ゲート電極のコーナーでの耐圧を上げることのできる縦
型MOSトランジスタとその製造方法に関するものであ
る。
とその製造方法に関し、特に、オン抵抗を下げると共に
ゲート電極のコーナーでの耐圧を上げることのできる縦
型MOSトランジスタとその製造方法に関するものであ
る。
【0002】
【従来の技術】縦型MOSトランジスタは、高い駆動能
力を備え、かつ基板上の占有面積が少なく高集積度が得
やすいという点で、今後とも期待できるデバイスの一つ
である。図12に従来の縦型MOSトランジスタの一例
を示す。これは特開平1−192174号に記載されて
いるものである。
力を備え、かつ基板上の占有面積が少なく高集積度が得
やすいという点で、今後とも期待できるデバイスの一つ
である。図12に従来の縦型MOSトランジスタの一例
を示す。これは特開平1−192174号に記載されて
いるものである。
【0003】この従来の縦型MOSトランジスタは、n
+ 型の半導体基板101上にエピタキシャル成長によっ
て形成されたn- 型の不純物半導体から成るドレイン領
域103と、上記ドレイン領域103内に設けられたP
型の不純物半導体から成るチャネル領域105と、上記
チャネル領域105の上方に形成されたn+ 型の不純物
半導体から成るソース領域107と、上記ソース領域1
07、チャネル領域105およびドレイン領域103を
貫いて形成されたトレンチ123内にゲート絶縁膜10
9を介して設けられたゲート電極117と、上記ゲート
電極117上に絶縁膜121を介して設けられたソース
電極119とを有している。
+ 型の半導体基板101上にエピタキシャル成長によっ
て形成されたn- 型の不純物半導体から成るドレイン領
域103と、上記ドレイン領域103内に設けられたP
型の不純物半導体から成るチャネル領域105と、上記
チャネル領域105の上方に形成されたn+ 型の不純物
半導体から成るソース領域107と、上記ソース領域1
07、チャネル領域105およびドレイン領域103を
貫いて形成されたトレンチ123内にゲート絶縁膜10
9を介して設けられたゲート電極117と、上記ゲート
電極117上に絶縁膜121を介して設けられたソース
電極119とを有している。
【0004】そして、上記トレンチ123内のゲート絶
縁膜109は、トレンチ123の底面で厚いゲート絶縁
膜129となっている。
縁膜109は、トレンチ123の底面で厚いゲート絶縁
膜129となっている。
【0005】上記構成の縦型MOSトランジスタは、セ
ル密度すなわち集積度を上げてオン抵抗を小さくするた
めに有利である。ここで、上記トレンチ123の底面で
ゲート絶縁膜が厚くなっているが、これは、トレンチの
深さと、オン抵抗および耐圧との関係による。すなわ
ち、トレンチ深さを深くするとオン抵抗は減少するが耐
圧は低下する。従って、オン抵抗を下げるためにトレン
チを深くした場合、耐圧が低下してしまい、その低下し
た耐圧を所定値(例えば60V系を保証する値)まで向
上させるためトレンチ底面でのゲート絶縁膜129を厚
くしているものである。
ル密度すなわち集積度を上げてオン抵抗を小さくするた
めに有利である。ここで、上記トレンチ123の底面で
ゲート絶縁膜が厚くなっているが、これは、トレンチの
深さと、オン抵抗および耐圧との関係による。すなわ
ち、トレンチ深さを深くするとオン抵抗は減少するが耐
圧は低下する。従って、オン抵抗を下げるためにトレン
チを深くした場合、耐圧が低下してしまい、その低下し
た耐圧を所定値(例えば60V系を保証する値)まで向
上させるためトレンチ底面でのゲート絶縁膜129を厚
くしているものである。
【0006】この従来の縦型MOSトランジスタの製造
方法は、図13に示す如くに行われる。先ず、ソース領
域107、チャネル領域105およびドレイン領域10
3を貫いて形成されたトレンチ123の表面に酸化膜1
25と窒化膜127を形成し、窒化膜127はトレンチ
123の側面のみを残して除去する(図13A)。次ぎ
に、全体の熱酸化を行いトレンチ123の底部の酸化膜
を厚くし、トレンチ123の底面で厚いゲート絶縁膜1
29(LOCOS)を得る(図13B)。その上で、ポリシリ
コンを埋め込みゲート電極117を形成し、ソース電極
119等の必要な配線を行う(図13C)。上述した縦
型MOSトランジスタの構成は、前述した如くに耐圧を
向上させるべくトレンチ123の底面において厚いゲー
ト酸化膜129を得ているためゲート電極の一部に電界
が集中することを防止するのに有利である。すなわち、
ゲート絶縁膜が底部でも薄いと、図14に示した等電界
面から分かる様に、ゲート電極117のコーナーすなわ
ち、トレンチ123のコーナーで電界が集中して耐圧が
低下してしまうのである。図12に示した従来例は、上
述したトレンチのコーナーでの電界集中を防止する様に
したものであるが、以下に述べる如きの欠点があった。
方法は、図13に示す如くに行われる。先ず、ソース領
域107、チャネル領域105およびドレイン領域10
3を貫いて形成されたトレンチ123の表面に酸化膜1
25と窒化膜127を形成し、窒化膜127はトレンチ
123の側面のみを残して除去する(図13A)。次ぎ
に、全体の熱酸化を行いトレンチ123の底部の酸化膜
を厚くし、トレンチ123の底面で厚いゲート絶縁膜1
29(LOCOS)を得る(図13B)。その上で、ポリシリ
コンを埋め込みゲート電極117を形成し、ソース電極
119等の必要な配線を行う(図13C)。上述した縦
型MOSトランジスタの構成は、前述した如くに耐圧を
向上させるべくトレンチ123の底面において厚いゲー
ト酸化膜129を得ているためゲート電極の一部に電界
が集中することを防止するのに有利である。すなわち、
ゲート絶縁膜が底部でも薄いと、図14に示した等電界
面から分かる様に、ゲート電極117のコーナーすなわ
ち、トレンチ123のコーナーで電界が集中して耐圧が
低下してしまうのである。図12に示した従来例は、上
述したトレンチのコーナーでの電界集中を防止する様に
したものであるが、以下に述べる如きの欠点があった。
【0007】
【発明が解決しようとする課題】すなわち、図17に拡
大して示す如くに、熱酸化によってトレンチ123の底
面の酸化膜を厚くする工程(図13B)で、トレンチ1
23のコーナーにおける酸化膜131がバーズピーク構
造となるが、この時、前記トレンチ123の側面の窒化
膜127を押し上げ、トレンチコーナーにおける酸化膜
131に応力が加わり、転移を起こし、上記コーナー部
において電気的パスが起こり易くなり、耐圧が下ってし
まうという問題があった。すなわち、上記トレンチ12
3のコーナーでの電界の集中という問題が依然として残
っているものであった。
大して示す如くに、熱酸化によってトレンチ123の底
面の酸化膜を厚くする工程(図13B)で、トレンチ1
23のコーナーにおける酸化膜131がバーズピーク構
造となるが、この時、前記トレンチ123の側面の窒化
膜127を押し上げ、トレンチコーナーにおける酸化膜
131に応力が加わり、転移を起こし、上記コーナー部
において電気的パスが起こり易くなり、耐圧が下ってし
まうという問題があった。すなわち、上記トレンチ12
3のコーナーでの電界の集中という問題が依然として残
っているものであった。
【0008】また、従来技術では、窒化膜127をトレ
ンチ側面のみに形成しなければならず、引用例の製造法
の場合、これはRIEによって水平面に形成された膜を
除去することで、側面の膜のみを残すことになっている
が、この方法は実際上極めて困難である。というのは、
RIEの選択性はさほど高くないうえに、トレンチ側面
が正確に垂直にはなっていないため、特別な工夫なしに
は、トレンチ側面の窒化膜もエッチングされてしまうも
のであった。従って、その製造において歩留まりが低下
したり、出来上がったMOSトランジスタの信頼性が低
下したりするものであった。
ンチ側面のみに形成しなければならず、引用例の製造法
の場合、これはRIEによって水平面に形成された膜を
除去することで、側面の膜のみを残すことになっている
が、この方法は実際上極めて困難である。というのは、
RIEの選択性はさほど高くないうえに、トレンチ側面
が正確に垂直にはなっていないため、特別な工夫なしに
は、トレンチ側面の窒化膜もエッチングされてしまうも
のであった。従って、その製造において歩留まりが低下
したり、出来上がったMOSトランジスタの信頼性が低
下したりするものであった。
【0009】また、トレンチ側面が傾斜した構造となっ
ているV型トレンチにはトレンチ側面の窒化膜が完全に
エッチングされてしまうため適用できない等の不都合が
あった。
ているV型トレンチにはトレンチ側面の窒化膜が完全に
エッチングされてしまうため適用できない等の不都合が
あった。
【0010】本発明は、上述の如き問題点を解決するた
めになされたもので、その目的は十分な耐圧を得ると共
に、オン抵抗を下げることができる縦型MOSトランジ
スタとその製造方法を提供することである。
めになされたもので、その目的は十分な耐圧を得ると共
に、オン抵抗を下げることができる縦型MOSトランジ
スタとその製造方法を提供することである。
【0011】本発明の他の目的は、トレンチのコーナー
における電界の集中を防止することができる縦型MOS
トランジスタとその製造方法を提供することである本発
明のさらに他の目的は、高い歩留まりで信頼性の高い縦
型MOSトランジスタを製造することができる製造方法
を提供することである。
における電界の集中を防止することができる縦型MOS
トランジスタとその製造方法を提供することである本発
明のさらに他の目的は、高い歩留まりで信頼性の高い縦
型MOSトランジスタを製造することができる製造方法
を提供することである。
【0012】
【課題を解決するための手段】上記目的を達成する為
に、本発明の第1の特徴は、縦型MOSトランジスタに
して、半導体基板と、前記半導体基板の表面に設けられ
た第1の不純物領域と、前記第1の不純物領域の下方に
形成され、これとは反対の導電型をもった第2の不純物
領域と、前記半導体基板の表面から前記第1および第2
の不純物領域を貫いて、少なくとも前記第2の不純物領
域の底部よりも深く形成されたトレンチと、前記トレン
チの底部に第1のゲート絶縁膜を介して形成され、後記
主ゲート電極とほぼ同電位となるフローティングゲート
電極と、前記フローティングゲート電極の上部にキャパ
シタンス用絶縁膜を介して形成され、前記第1および第
2の不純物領域に第2のゲート絶縁膜を挟んで隣接する
主ゲート電極と、を具備し、上記第1のゲート絶縁膜が
上記第2のゲート絶縁膜より厚く構成されていることで
ある。
に、本発明の第1の特徴は、縦型MOSトランジスタに
して、半導体基板と、前記半導体基板の表面に設けられ
た第1の不純物領域と、前記第1の不純物領域の下方に
形成され、これとは反対の導電型をもった第2の不純物
領域と、前記半導体基板の表面から前記第1および第2
の不純物領域を貫いて、少なくとも前記第2の不純物領
域の底部よりも深く形成されたトレンチと、前記トレン
チの底部に第1のゲート絶縁膜を介して形成され、後記
主ゲート電極とほぼ同電位となるフローティングゲート
電極と、前記フローティングゲート電極の上部にキャパ
シタンス用絶縁膜を介して形成され、前記第1および第
2の不純物領域に第2のゲート絶縁膜を挟んで隣接する
主ゲート電極と、を具備し、上記第1のゲート絶縁膜が
上記第2のゲート絶縁膜より厚く構成されていることで
ある。
【0013】本発明の第2の特徴は、縦型MOSトラン
ジスタの製造方法にして、半導体基板の表面に第1の不
純物領域と、この第1の不純物領域の下方に位置しこれ
とは反対の導電型をもった第2の不純物領域とを形成す
る工程と、前記半導体基板の表面から前記第1および第
2の不純物領域を貫いて、少なくとも前記第2の不純物
領域の底部よりも深く延びたトレンチを形成する工程
と、上記トレンチ内に比較的厚い第1の絶縁膜を形成
し、その第1の絶縁膜の形成されたトレンチ内に導電性
物質を埋め込み、上記トレンチ内において、上記埋め込
まれた導電性物質の前もって決められた第1の位置より
も上部および第1の絶縁膜の前もって決められた第2の
位置よりも上部を除去することによって、比較的厚い第
1のゲート絶縁膜および第1のゲート電極を形成する工
程と、上記トレンチ内の第1のゲート電極の上部および
トレンチの上側部に上記比較的厚い第1のゲート絶縁膜
よりも薄い第2の絶縁膜を形成し、その第2の絶縁膜の
上部に導電性物質を形成することによって、比較的薄い
第2のゲート絶縁膜および第2のゲート電極を形成する
工程とを具備することである。
ジスタの製造方法にして、半導体基板の表面に第1の不
純物領域と、この第1の不純物領域の下方に位置しこれ
とは反対の導電型をもった第2の不純物領域とを形成す
る工程と、前記半導体基板の表面から前記第1および第
2の不純物領域を貫いて、少なくとも前記第2の不純物
領域の底部よりも深く延びたトレンチを形成する工程
と、上記トレンチ内に比較的厚い第1の絶縁膜を形成
し、その第1の絶縁膜の形成されたトレンチ内に導電性
物質を埋め込み、上記トレンチ内において、上記埋め込
まれた導電性物質の前もって決められた第1の位置より
も上部および第1の絶縁膜の前もって決められた第2の
位置よりも上部を除去することによって、比較的厚い第
1のゲート絶縁膜および第1のゲート電極を形成する工
程と、上記トレンチ内の第1のゲート電極の上部および
トレンチの上側部に上記比較的厚い第1のゲート絶縁膜
よりも薄い第2の絶縁膜を形成し、その第2の絶縁膜の
上部に導電性物質を形成することによって、比較的薄い
第2のゲート絶縁膜および第2のゲート電極を形成する
工程とを具備することである。
【0014】
【0015】ここで、前記トレンチは、前記半導体基板
に達するまでの深さで形成することも可能であり、それ
により、UMOSFETにおいて優れたオン抵抗および
耐圧を得ることができる。
に達するまでの深さで形成することも可能であり、それ
により、UMOSFETにおいて優れたオン抵抗および
耐圧を得ることができる。
【0016】また、第1のゲート電極(フローティング
ゲート電極)と第2のゲート電極(主ゲート電極)とを
メタル配線により電気的に接続することも可能であり、
それにより、第1のゲート電極(フローティングゲート
電極)と第2のゲート電極(主ゲート電極)を確実に同
電位とすることができる。
ゲート電極)と第2のゲート電極(主ゲート電極)とを
メタル配線により電気的に接続することも可能であり、
それにより、第1のゲート電極(フローティングゲート
電極)と第2のゲート電極(主ゲート電極)を確実に同
電位とすることができる。
【0017】
【作用】上記構成によれば、ゲート電極を、電位がほぼ
同じとなる、第1のゲート電極(フローティングゲート
電極)と第2のゲート電極(主ゲート電極)とから構成
し、それにより、LOCOS分離技術を用いることな
く、ゲート絶縁膜が上記トレンチの底面とそれに連続し
た側面の一部とにおいて厚くなっている構成としたた
め、特にトレンチのコーナーでの耐圧が著しく向上し、
トレンチ深さを深くしてオン抵抗を下げても、電界の集
中という問題が防止でき、パンチスルー等も防止できる
ものである。
同じとなる、第1のゲート電極(フローティングゲート
電極)と第2のゲート電極(主ゲート電極)とから構成
し、それにより、LOCOS分離技術を用いることな
く、ゲート絶縁膜が上記トレンチの底面とそれに連続し
た側面の一部とにおいて厚くなっている構成としたた
め、特にトレンチのコーナーでの耐圧が著しく向上し、
トレンチ深さを深くしてオン抵抗を下げても、電界の集
中という問題が防止でき、パンチスルー等も防止できる
ものである。
【0018】これは、特に、60V系品種のパワーMO
S低耐圧品に適用する場合に有効となる。
S低耐圧品に適用する場合に有効となる。
【0019】
【実施例】図1に、本発明に従う縦型MOSトランジス
タの一実施例の断面図を示す。このトランジスタはn+
型単結晶シリコン基板1と、この半導体基板上にエピタ
キッシャル成長したn- 型の不純物半導体からなるドレ
イン領域3と、この不純物半導体領域3内に設けられた
p型の不純物半導体からなる深さ方向の厚みが1.5ミ
クロンのチャネル領域5と、その上方に形成されたn+
型の不純物半導体からなる深さ方向の厚みが0.5ミク
ロンのソース領域7と、これらを貫いて形成されたトレ
ンチ23と、このトレンチ23内部に比較的厚い第1の
ゲート絶縁膜9を介して上記ソース領域7の上部にまで
伸びる様に形成されたフローティングゲート電極すなわ
ち第1のゲート電極11と、このフローティングゲート
電極11およびフローティングゲート電極11の約上半
分とトレンチ23の側壁との間においてキャパシタンス
用絶縁膜13を介して形成され、前記チャネル領域5と
ソース領域7に比較的薄い第2のゲート絶縁膜15によ
って絶縁されて隣接する主ゲート電極すなわち第2のゲ
ート電極17とからなっている。ここで、第1のゲート
絶縁膜9の厚みは0.5〜1.5ミクロン、例えば0.
8ミクロンであり、第2のゲート絶縁膜15の厚みはこ
れよりもずっと薄く300〜1000オングストロー
ム、例えば500オングストロームに選ばれている。一
般には、第1のゲート絶縁膜9は第2のゲート絶縁膜1
5より、10倍以上又は2000オングストローム以上
厚くするのが好ましい。また、ここで、上記第1のゲー
ト絶縁膜9の上端はドレイン領域3の内部にあって前記
第1のゲート電極11の下端から上方へ所定距離Xおい
た位置となっている。この場合、所定距離Xは3μmと
なっている。
タの一実施例の断面図を示す。このトランジスタはn+
型単結晶シリコン基板1と、この半導体基板上にエピタ
キッシャル成長したn- 型の不純物半導体からなるドレ
イン領域3と、この不純物半導体領域3内に設けられた
p型の不純物半導体からなる深さ方向の厚みが1.5ミ
クロンのチャネル領域5と、その上方に形成されたn+
型の不純物半導体からなる深さ方向の厚みが0.5ミク
ロンのソース領域7と、これらを貫いて形成されたトレ
ンチ23と、このトレンチ23内部に比較的厚い第1の
ゲート絶縁膜9を介して上記ソース領域7の上部にまで
伸びる様に形成されたフローティングゲート電極すなわ
ち第1のゲート電極11と、このフローティングゲート
電極11およびフローティングゲート電極11の約上半
分とトレンチ23の側壁との間においてキャパシタンス
用絶縁膜13を介して形成され、前記チャネル領域5と
ソース領域7に比較的薄い第2のゲート絶縁膜15によ
って絶縁されて隣接する主ゲート電極すなわち第2のゲ
ート電極17とからなっている。ここで、第1のゲート
絶縁膜9の厚みは0.5〜1.5ミクロン、例えば0.
8ミクロンであり、第2のゲート絶縁膜15の厚みはこ
れよりもずっと薄く300〜1000オングストロー
ム、例えば500オングストロームに選ばれている。一
般には、第1のゲート絶縁膜9は第2のゲート絶縁膜1
5より、10倍以上又は2000オングストローム以上
厚くするのが好ましい。また、ここで、上記第1のゲー
ト絶縁膜9の上端はドレイン領域3の内部にあって前記
第1のゲート電極11の下端から上方へ所定距離Xおい
た位置となっている。この場合、所定距離Xは3μmと
なっている。
【0020】ソース領域7にはソース電極19が、又主
ゲート電極17にはゲート制御電極21が接続される様
に形成されており、ゲート電極17に正の制御電圧を加
えることによって、チャネルが形成されソース電極19
と基板1が電気的に接続される。このトランジスタの等
価回路図を模式的に図2に示す。
ゲート電極17にはゲート制御電極21が接続される様
に形成されており、ゲート電極17に正の制御電圧を加
えることによって、チャネルが形成されソース電極19
と基板1が電気的に接続される。このトランジスタの等
価回路図を模式的に図2に示す。
【0021】フローティングゲート電極11は、ゲート
電極17と基板1との間に、夫々キャパシタC1 ,C2
を介して接続されている。キャパシタC1 およびキャパ
シタC2 は、夫々第1のゲート絶縁膜9と第2のゲート
絶縁膜15を横切って形成されるので、これらの厚みが
反映してC1 《C2 となっている。従って、フローティ
ングゲート電極11の電位は主ゲート電位17の電位に
近い値となり、このトランジスタの駆動に於いてはやは
りチャネルの形成に寄与する。
電極17と基板1との間に、夫々キャパシタC1 ,C2
を介して接続されている。キャパシタC1 およびキャパ
シタC2 は、夫々第1のゲート絶縁膜9と第2のゲート
絶縁膜15を横切って形成されるので、これらの厚みが
反映してC1 《C2 となっている。従って、フローティ
ングゲート電極11の電位は主ゲート電位17の電位に
近い値となり、このトランジスタの駆動に於いてはやは
りチャネルの形成に寄与する。
【0022】そして、この実施例では、第1のゲート絶
縁膜9がトレンチ23の底面およびそれに連続した側面
の一部で厚くなっているため、トレンチコーナーでの耐
圧が著しく向上する。
縁膜9がトレンチ23の底面およびそれに連続した側面
の一部で厚くなっているため、トレンチコーナーでの耐
圧が著しく向上する。
【0023】次に、図3A〜図5Cを参照しつつ、この
トランジスタの製造工程を説明する。
トランジスタの製造工程を説明する。
【0024】先ず、図3Aに示したようにn+ 型単結晶
シリコン半導体基板1の表面にn- 型シリコン半導体層
3をエピタキッシャル成長させる。この層3内に、通常
の拡散技術を用いて、p+ 型半導体領域5とn+ 型半導
体領域7を形成する。夫々深さ方向の厚みは0.5ミク
ロン、1.5ミクロンである。この二つの領域5,7を
貫いて、半導体層3内の一部に達するトレンチ23をR
IE等の異方性エッチングを用いて幅2ミクロン、深さ
3.0ミクロンまで形成する(図3B)。次に、図3C
に示した様に、トレンチ23の内部を含めて、熱酸化に
よって、厚い(約8000オングストローム)酸化シリ
コン膜25を形成する。次に、トレンチ23の内部にL
P・CVD法によりポリシリコン27を埋め込み、エッ
チバックによってソース領域7の上端の位置までを残し
てその上部を除去する(図4A)。これにより、第1の
ゲート電極すなわちフローティングゲート電極11が形
成される。
シリコン半導体基板1の表面にn- 型シリコン半導体層
3をエピタキッシャル成長させる。この層3内に、通常
の拡散技術を用いて、p+ 型半導体領域5とn+ 型半導
体領域7を形成する。夫々深さ方向の厚みは0.5ミク
ロン、1.5ミクロンである。この二つの領域5,7を
貫いて、半導体層3内の一部に達するトレンチ23をR
IE等の異方性エッチングを用いて幅2ミクロン、深さ
3.0ミクロンまで形成する(図3B)。次に、図3C
に示した様に、トレンチ23の内部を含めて、熱酸化に
よって、厚い(約8000オングストローム)酸化シリ
コン膜25を形成する。次に、トレンチ23の内部にL
P・CVD法によりポリシリコン27を埋め込み、エッ
チバックによってソース領域7の上端の位置までを残し
てその上部を除去する(図4A)。これにより、第1の
ゲート電極すなわちフローティングゲート電極11が形
成される。
【0025】次に、酸化シリコン膜25を、ドレイン領
域3の内部の所定位置より下の部分を残してその上部を
除去する(図4B)。これにより、比較的に厚い第1の
ゲート絶縁膜(約8000オングストローム)9が形成
される。これは、フッ化アンモニウムを用いたウエット
エッチングで行う。
域3の内部の所定位置より下の部分を残してその上部を
除去する(図4B)。これにより、比較的に厚い第1の
ゲート絶縁膜(約8000オングストローム)9が形成
される。これは、フッ化アンモニウムを用いたウエット
エッチングで行う。
【0026】次に、ポリシリコン11の露出している部
分を含めトレンチ23の内面と、ソース領域7の表面を
熱酸化して薄い酸化シリコン膜29(約500オングス
トローム)を形成する(図4C)。これにより、キャパ
シタンス用絶縁膜13および薄い第2のゲート絶縁膜1
5(約500オングストローム)が形成される。
分を含めトレンチ23の内面と、ソース領域7の表面を
熱酸化して薄い酸化シリコン膜29(約500オングス
トローム)を形成する(図4C)。これにより、キャパ
シタンス用絶縁膜13および薄い第2のゲート絶縁膜1
5(約500オングストローム)が形成される。
【0027】トレンチ23の内部も含め、全体にポリシ
リコン膜31をLP・CVDで5000オングストロー
ム形成し、表面を熱酸化し酸化シリコン膜33を0.1
ミクロン形成する(図5A)。この上に再度、ポリシリ
コン膜35を1ミクロン形成し(図5B)、トレンチ内
の部分を除いてエッチングで除去する。この際、酸化シ
リコン膜33の存在によって、ポリシリコン膜31はそ
のまま残る。この酸化シリコン膜33を従来のフォトリ
ソグラフィでパターニングして、これをマスクにポリシ
リコン膜31をパターンニングする(図5C)。これに
より、第2のゲート電極17が形成される。これに、従
来の方法にて、ゲート制御電極21とソース電極19を
形成して、トランジスタが完成する(図1)。
リコン膜31をLP・CVDで5000オングストロー
ム形成し、表面を熱酸化し酸化シリコン膜33を0.1
ミクロン形成する(図5A)。この上に再度、ポリシリ
コン膜35を1ミクロン形成し(図5B)、トレンチ内
の部分を除いてエッチングで除去する。この際、酸化シ
リコン膜33の存在によって、ポリシリコン膜31はそ
のまま残る。この酸化シリコン膜33を従来のフォトリ
ソグラフィでパターニングして、これをマスクにポリシ
リコン膜31をパターンニングする(図5C)。これに
より、第2のゲート電極17が形成される。これに、従
来の方法にて、ゲート制御電極21とソース電極19を
形成して、トランジスタが完成する(図1)。
【0028】なお、上記の説明は好ましい実施例につい
て行ったもので、当業者であれば夫々の対応例に応じて
一部を変えたり、追加することは容易に為しえることは
言うまでもない。例えば、上述した第1実施例の場合、
第1のゲート電極11と第2のゲート電極17との間に
キャパシタンスが形成されていたが、製造後に上記第1
のゲート電極と第2のゲート電極とを電気的に接続する
こともできる。すなわち、上記第1のゲート電極にコン
タクト電極を設け、メタル配線によって第2のゲート電
極と上記コンタクト電極とを接続することによって達成
できるものである。
て行ったもので、当業者であれば夫々の対応例に応じて
一部を変えたり、追加することは容易に為しえることは
言うまでもない。例えば、上述した第1実施例の場合、
第1のゲート電極11と第2のゲート電極17との間に
キャパシタンスが形成されていたが、製造後に上記第1
のゲート電極と第2のゲート電極とを電気的に接続する
こともできる。すなわち、上記第1のゲート電極にコン
タクト電極を設け、メタル配線によって第2のゲート電
極と上記コンタクト電極とを接続することによって達成
できるものである。
【0029】また、図3B〜図4Bに示す製造工程にお
いて、トレンチ23の深さ、ポリシリコン27、すなわ
ち第1のゲート電極11の上端の位置、および第1のゲ
ート絶縁膜9の上端の位置は、対応例に応じてさまざま
に変えることができる。すなわち、図6および図7の概
略図に示す如くに、トレンチの深さをn- 型のドレイン
領域3を貫いて、n+ 型のシリコン基板1に達する様に
しても良い。この図6および図7の変形例の条件とし
て、第1のゲート絶縁膜9の上端の位置は上記基板1の
上端から1ミクロンより大きい値とする。この変形例の
場合、RA積(オン抵抗)を小さく、耐圧を向上させる
ためUMOSFETのゲート酸化膜厚を部分的にかえた
構造を考える。そして、第2ゲート酸化膜とトレンチ深
さをパラメータに、Vds耐圧、RA積、Cgs(ゲー
ト・ドレイン)容量を求める。パラメータ範囲として
は、第2ゲート酸化膜厚が2000オングストローム,
3000オングストローム,4000オングストローム
のときのトレンチ深さは10.5umとする。また、ト
レンチ深さはVds耐圧80Vから得られる第2ゲート
酸化膜厚を使って8um,10um,12umとする。
そして、上記条件において、この図6および図7に示す
変形例と図8に示す従来の縦型MOSトランジスタの概
略デバイス構造とのオン抵抗および耐圧を実験比較した
場合の結果を図9〜図12に示す。
いて、トレンチ23の深さ、ポリシリコン27、すなわ
ち第1のゲート電極11の上端の位置、および第1のゲ
ート絶縁膜9の上端の位置は、対応例に応じてさまざま
に変えることができる。すなわち、図6および図7の概
略図に示す如くに、トレンチの深さをn- 型のドレイン
領域3を貫いて、n+ 型のシリコン基板1に達する様に
しても良い。この図6および図7の変形例の条件とし
て、第1のゲート絶縁膜9の上端の位置は上記基板1の
上端から1ミクロンより大きい値とする。この変形例の
場合、RA積(オン抵抗)を小さく、耐圧を向上させる
ためUMOSFETのゲート酸化膜厚を部分的にかえた
構造を考える。そして、第2ゲート酸化膜とトレンチ深
さをパラメータに、Vds耐圧、RA積、Cgs(ゲー
ト・ドレイン)容量を求める。パラメータ範囲として
は、第2ゲート酸化膜厚が2000オングストローム,
3000オングストローム,4000オングストローム
のときのトレンチ深さは10.5umとする。また、ト
レンチ深さはVds耐圧80Vから得られる第2ゲート
酸化膜厚を使って8um,10um,12umとする。
そして、上記条件において、この図6および図7に示す
変形例と図8に示す従来の縦型MOSトランジスタの概
略デバイス構造とのオン抵抗および耐圧を実験比較した
場合の結果を図9〜図12に示す。
【0030】また、他の例として、図13に示す如く
に、第1実施例を変形して、第1ゲート電極11の上端
の位置を低くし、さらに第1のゲート絶縁膜9の上端の
位置を上げる様に構成することもできる。
に、第1実施例を変形して、第1ゲート電極11の上端
の位置を低くし、さらに第1のゲート絶縁膜9の上端の
位置を上げる様に構成することもできる。
【0031】また、図3A〜図5Cに示した製法は、実
質的にそのままV型トレンチを持ったトランジスタにも
応用可能である。
質的にそのままV型トレンチを持ったトランジスタにも
応用可能である。
【0032】
【発明の効果】上述の如くに本発明によれば、LOCO
S分離技術を用いることなく、ゲート絶縁膜が上記トレ
ンチの底面とそれに連続した側面の一部とにおいて厚く
なっている構造とすることができるので、特にトレンチ
のコーナーでの耐圧が著しく向上し、トレンチ深さを深
くしてオン抵抗を下げても、電界の集中と言う問題が防
止でき、パンチスルー等も防止できるものである。
S分離技術を用いることなく、ゲート絶縁膜が上記トレ
ンチの底面とそれに連続した側面の一部とにおいて厚く
なっている構造とすることができるので、特にトレンチ
のコーナーでの耐圧が著しく向上し、トレンチ深さを深
くしてオン抵抗を下げても、電界の集中と言う問題が防
止でき、パンチスルー等も防止できるものである。
【0033】これは、特に、60V系品種のパワーMO
S低耐圧品に適用する場合に有効となる。
S低耐圧品に適用する場合に有効となる。
【図1】本発明に従う縦型MOSトランジスタの一実施
例の断面図である。
例の断面図である。
【図2】図1に示す縦型MOSトランジスタの等価回路
図である。
図である。
【図3】図1に示す縦型MOSトランジスタの製造工程
図である。
図である。
【図4】図1に示す縦型MOSトランジスタの製造工程
図である。
図である。
【図5】図1に示す縦型MOSトランジスタの製造工程
図である。
図である。
【図6】図1に示す実施例の変形例の概略構成図であ
る。
る。
【図7】図1に示す実施例の変形例の概略構成図であ
る。
る。
【図8】従来の縦型MOSトランジスタの概略構成図で
ある。
ある。
【図9】図6および図7に示す変形例と図8に示す従来
例との実験比較結果を示す図である。
例との実験比較結果を示す図である。
【図10】図6および図7に示す変形例と図8に示す従
来例との実験比較結果を示す図である。
来例との実験比較結果を示す図である。
【図11】図6および図7に示す変形例と図8に示す従
来例との実験比較結果を示す図である。
来例との実験比較結果を示す図である。
【図12】図6および図7に示す変形例と図8に示す従
来例との実験比較結果を示す図である。
来例との実験比較結果を示す図である。
【図13】図1に示す実施例のさらに他の変形例の構成
図てある。
図てある。
【図14】従来の縦型MOSトランジスタの断面図であ
る。
る。
【図15】図14に示す従来の縦型MOSトランジスタ
の製造工程を示す図である。
の製造工程を示す図である。
【図16】図14に示す従来の縦型MOSトランジスタ
のトレンチコーナーでの電界の集中を説明する図であ
る。
のトレンチコーナーでの電界の集中を説明する図であ
る。
【図17】図15に示す従来の縦型MOSトランジスタ
の製造工程における問題点を説明する図である。
の製造工程における問題点を説明する図である。
1 シリコン基板 3 ドレイン領域 5 チャンネル領域 7 ソース領域 9 第1のゲート絶縁膜 11 フローティングゲート電極 15 第2のゲート絶縁膜 17 第2のゲート電極 19 ソース電極 21 ゲート制御電極
フロントページの続き (72)発明者 柳谷 諭 神奈川県川崎市幸区小向東芝町1 株式 会社東芝 多摩川工場内 (56)参考文献 特開 昭61−234066(JP,A) 特開 昭60−167373(JP,A) 特開 平2−51279(JP,A)
Claims (9)
- 【請求項1】縦型MOSトランジスタにして、 半導体基板と、 前記半導体基板の表面に設けられた第1の不純物領域
と、 前記第1の不純物領域の下方に形成され、これとは反対
の導電型をもった第2の不純物領域と、 前記半導体基板の表面から前記第1および第2の不純物
領域を貫いて、少なくとも前記第2の不純物領域の底部
よりも深く形成されたトレンチと、 前記トレンチの底部に第1のゲート絶縁膜を介して形成
され、後記主ゲート電極とほぼ同電位となるフローティ
ングゲート電極と、 前記フローティングゲート電極の上部にキャパシタンス
用絶縁膜を介して形成され、前記第1および第2の不純
物領域に第2のゲート絶縁膜を挟んで隣接する主ゲート
電極と、を具備し、 上記第1のゲート絶縁膜が上記第2のゲート絶縁膜より
厚く構成されていることを特徴とする縦型MOSトラン
ジスタ。 - 【請求項2】 前記トレンチが、前記半導体基板に達す
るまでの深さで形成されていることを特徴とする請求項
1記載の縦型MOSトランジスタ。 - 【請求項3】 前記第1のゲート電極と第2のゲート電
極とが電気的に接続されていることを特徴とする請求項
1記載の縦型MOSトランジスタ。 - 【請求項4】 縦型MOSトランジスタの製造方法にし
て、 半導体基板の表面に第1の不純物領域と、この第1の不
純物領域の下方に位置しこれとは反対の導電型をもった
第2の不純物領域とを形成する工程と、 前記半導体基板の表面から前記第1および第2の不純物
領域を貫いて、少なくとも前記第2の不純物領域の底部
よりも深く延びたトレンチを形成する工程と、 上記トレンチ内に比較的厚い第1の絶縁膜を形成し、そ
の第1の絶縁膜の形成されたトレンチ内に導電性物質を
埋め込み、上記トレンチ内において、上記埋め込まれた
導電性物質の前もって決められた第1の位置よりも上部
および第1の絶縁膜の前もって決められた第2の位置よ
りも上部を除去することによって、比較的厚い第1のゲ
ート絶縁膜および第1のゲート電極を形成する工程と、 上記トレンチ内の第1のゲート電極の上部およびトレン
チの上側部に上記比較的厚い第1のゲート絶縁膜よりも
薄い第2の絶縁膜を形成し、その第2の絶縁膜の上部に
導電性物質を形成することによって、比較的薄い第2の
ゲート絶縁膜および第2のゲート電極を形成する工程と
を具備することを特徴とする縦型MOSトランジスタの
製造方法。 - 【請求項5】 前記埋め込まれた導電性物質の前もって
決められた第1の位置が、ほぼ前記第1の不純物領域の
上面と一致することを特徴とする請求項4記載の縦型M
OSトランジスタの製造方法。 - 【請求項6】 前記第1の絶縁膜の前もって決められた
第2の位置が、前記第2の不純物領域より下端位置と前
記第1のゲート電極の下端から上方へ所定距離おいた位
置との間であることを特徴とする請求項5記載の縦型M
OSトランジスタの製造方法。 - 【請求項7】 前記トレンチが、前記半導体基板に達す
るまでの深さで形成されていることを特徴とする請求項
5記載の縦型MOSトランジスタの製造方法。 - 【請求項8】 前記第1のゲート電極と第2のゲート電
極との間にキャパシタンス用絶縁膜が形成されているこ
とを特徴とする請求項5記載の縦型MOSトランジスタ
の製造方法。 - 【請求項9】 前記第1のゲート電極と第2のゲート電
極とが電気的に接続されていることを特徴とする請求項
5記載の縦型MOSトランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3141834A JP2753155B2 (ja) | 1990-06-13 | 1991-06-13 | 縦型mosトランジスタとその製造方法 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2-152652 | 1990-06-13 | ||
JP15265290 | 1990-06-13 | ||
JP3141834A JP2753155B2 (ja) | 1990-06-13 | 1991-06-13 | 縦型mosトランジスタとその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04229662A JPH04229662A (ja) | 1992-08-19 |
JP2753155B2 true JP2753155B2 (ja) | 1998-05-18 |
Family
ID=26474001
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3141834A Expired - Fee Related JP2753155B2 (ja) | 1990-06-13 | 1991-06-13 | 縦型mosトランジスタとその製造方法 |
Country Status (1)
Country | Link |
---|---|
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---|---|---|---|---|
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JP4528460B2 (ja) * | 2000-06-30 | 2010-08-18 | 株式会社東芝 | 半導体素子 |
US6870220B2 (en) * | 2002-08-23 | 2005-03-22 | Fairchild Semiconductor Corporation | Method and apparatus for improved MOS gating to reduce miller capacitance and switching losses |
JP4955222B2 (ja) | 2005-05-20 | 2012-06-20 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP4817827B2 (ja) * | 2005-12-09 | 2011-11-16 | 株式会社東芝 | 半導体装置 |
JP2011055017A (ja) * | 2010-12-17 | 2011-03-17 | Toshiba Corp | 半導体装置 |
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