JP5018757B2 - パラレル−シリアル変換器及びデータ受信システム - Google Patents

Description

本願開示は、一般にパルス技術及び電気通信に関し、詳しくはパラレル−シリアル変換器及びパラレル−シリアル変換器を備えたデータ受信システムに関する。

ＣＭＯＳ半導体の微細加工技術の進歩に伴い、半導体装置の高速化及び高集積化が進んでいる。現在ＣＭＯＳ半導体においても、化合物半導体やＢｉ−ＣＭＯＳの領域と考えられてきた数十ＧＨｚの信号を取り扱うことが可能となってきている。その反面、高速化に伴い内蔵回路の動作速度に対するマージンが減少することとなっている。例えば、フリップフロップが正常動作するためには、入力クロックと入力データとがセットアップタイム及びホールドタイムの制約を満たす必要がある。半導体の微細加工により半導体の動作速度を高速化できるが、その反面、特性のばらつきが増大してしまうという問題がある。従って、微細化によりセットアップ・ホールドタイムが減少してフリップフロップの動作速度は向上するが、データとクロックのタイミングのゆらぎが大きくなり安定した高速動作を確保することが困難になるという問題が生じる。

ＣＭＯＳ集積回路プロセスの微細化による高速化に伴い回路の動作周波数が向上し、特に高速インターフェイスで用いられるフリップフロップ回路は、数十ＧＨｚという高速クロックにて動作する。フリップフロップがデータを正しくサンプルするためには、セットアップタイム及びホールドタイムの制約を満たす必要がある。セットアップタイムやホールドタイムを確保できずに、データ取り込みタイミングを規定するクロック信号のエッジにデータの変化点が近づきすぎると、データ値を正しくサンプルできなくなってしまう。

図１は高速パラレル−シリアル変換器の構成の一例を示す図である。図１のパラレル−シリアル変換器は、非特許文献１等に開示されるものであり、複数のフリップフロップ１０−１乃至１０−５、選択回路１１、フリップフロップ１２、分周回路１３、及びバッファ１４を含む。このパラレル−シリアル変換器により、入力端子から供給される２ビットのデータｉｄ０及びｉｄ１を、データレートが２倍の１ビットのデータｏｄａｔａに変換する。

図２は、図１のパラレル−シリアル変換器のタイミングチャートを示す図である。図２において、データｉｄ１とｉｄ０とを２ビット纏めてデータｉｄ［１：０］として示している。図１に示されるように、クロック信号ｃｌｏｃｋがフリップフロップ１２に供給されると共に分周回路１３に供給される。分周回路１３が、クロック信号ｃｌｏｃｋを１／２に分周することにより分周クロック信号ｄｉｖ−ｃｌｏｃｋを生成する。図２のデータｉｄ０ａは、分周クロック信号ｄｉｖ−ｃｌｏｃｋに基づきデータｉｄ０をフリップフロップ１０−１乃至１０−３で順次ラッチすることにより、分周クロックの１サイクル分遅らせたラッチ出力である。またデータｉｄ１ａは、分周クロック信号ｄｉｖ−ｃｌｏｃｋに基づきデータｉｄ１をフリップフロップ１０−４乃至１０−５で順次ラッチすることにより、分周クロックの半サイクル分遅らせたラッチ出力である。データｉｄ０ａとｉｄ１ａとは、互いに１８０°位相がずれることになる。図２において、例えばデータｉｄ１ａの有効データ“３”は、データｉｄ［１：０］の“［３：２］”として示す２ビットのうちｉｄ１側の１ビットに相当する。また例えばデータｉｄ０ａの有効データ“２”は、データｉｄ［１：０］の“［３：２］”として示す２ビットのうちｉｄ０側の１ビットに相当する。

図１の選択回路１１は、分周クロック信号ｄｉｖ−ｃｌｏｃｋに基づきデータｉｄ０ａ及びデータｉｄ１ａを交互に選択し、選択データをデータｄとして出力する。このデータｄの遷移タイミングは、分周クロック信号ｄｉｖ−ｃｌｏｃｋを数多くの素子に供給するために高い駆動力で駆動するバッファ１４における遅延、及び選択回路１１における切替動作に伴う遅延等に依存する。従って、これらの遅延が製造プロセス、温度、電源電圧等のばらつきにより変動すると、データｄには図２に“ｄｅｌａｙ変動”として示すようなタイミング変動が含まれることになる。

このタイミングのばらつきを含むデータｄを、フリップフロップ１２がクロック信号ＦＦ−ｃｌｏｃｋに同期して取り込む（ラッチする）。このクロック信号ＦＦ−ｃｌｏｃｋは、クロック信号ｃｌｏｃｋであってよく、或いはクロック信号ｃｌｏｃｋを図１に点線で示すバッファ挿入により適宜タイミング調整した後の信号であってもよい。フリップフロップ１２の入力信号は、セットアップタイム及びホールドタイムの制約を満たす必要がある。しかしながらデータｄのタイミングは上記のようにばらつくので、十分にセットアップタイム及びホールドタイムの制約を満たせない可能性がある。特にフリップフロップが高い動作周波数で動作するシステムでは、フリップフロップが取込むべき１ビットの持続時間が短く、セットアップタイム及びホールドタイムに対する制約が厳しくなる。また微細化の影響で遅延時間のばらつきが増加すると、点線で示すバッファ挿入によるクロックの遅延調整が困難となる。
Behzad Razavia著，"Design of Integrated Circuits for Optical Communications,"International Edition 2003，（シンガポール），マグローヒル・エジュケーション（McGraw-HillEducation），２００３年，ｐ．３３３−３３９

以上を鑑みると、信号タイミングが変動しても適切なタイミングでフリップフロップにデータを取り込むことが可能なパラレル−シリアル変換器が望まれる。

データ信号を受信する複数のデータ端子と、前記複数のデータ端子からのデータ信号を選択する選択回路と、クロック信号に基づいて前記選択回路の出力をラッチする第１ラッチ回路とを有するパラレル−シリアル変換器は、複数の信号を選択して出力するレプリカ選択回路と、前記レプリカ選択回路の出力を前記クロック信号に基づいてラッチする第２のラッチ回路と、前記クロック信号に基づいて前記第２のラッチ回路にラッチした前記レプリカ選択回路の出力に基づいて、前記選択回路の選択動作を制御するタイミング信号を生成するタイミング信号生成回路とを備えることを特徴とする。

また別の側面によれば、複数の第１データ信号から一の第１データ信号を選択して、クロック信号に同期して動作するラッチ回路に出力するパラレル−シリアル変換器は、複数の第２データ信号から一の第２データ信号を選択して出力するレプリカ選択回路と、前記レプリカ選択回路の出力を前記クロック信号に基づいてラッチする第２のラッチ回路とを備え、前記クロック信号に基づいて前記第２のラッチ回路にラッチした前記レプリカ選択回路の出力とクロック信号とに基づいて前記第１データ信号を選択するタイミングの位相を調整することを特徴とする。

またデータ受信システムは、外部からのデータ信号を受信するインターフェイス回路と、前記インターフェイス回路を介して前記データ信号を受信する内部回路とを備え、前記インターフェイス回路は、パラレル−シルアル変換器を備え、前記パラレル−シリアル変換器は、データ信号を受信する複数のデータ端子と、前記複数のデータ端子からのデータ信号を選択する選択回路と、クロック信号に基づいて前記選択回路の出力をラッチする第１ラッチ回路と、複数の信号を選択して出力するレプリカ選択回路と、前記レプリカ選択回路の出力を前記クロック信号に基づいてラッチする第２のラッチ回路と、前記クロック信号に基づいて前記第２のラッチ回路にラッチした前記レプリカ選択回路の出力に基づいて、前記選択回路の選択動作を制御するタイミング信号を生成するタイミング信号生成回路とを備えることを特徴とする。

本願開示の少なくとも１つの実施例によれば、プロセス、温度、電源電圧に変動があっても、最適なタイミング関係を満たすクロック信号とデータとをデータ受信用のフリップフロップに供給可能である。従って、製品の歩留りの向上が期待できる。また温度及び電源電圧の変動に対応した動的な自動制御が可能となる。更には、従来技術の構成のように遅延量調整用のバッファを挿入する必要がなくなり、消費電力と占有面積とを抑えることができる。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
図３は、高速パラレル−シリアル変換器の第１の実施例の構成を示す図である。図３のパラレル−シリアル変換器は、フリップフロップ２０−１乃至２０−５、選択回路２１、フリップフロップ２２、分周回路２３、バッファ２４、フリップフロップ２５及び２６、カウンタ２７、デコーダ２８、任意位相生成回路２９、及び選択回路３０を含む。このパラレル−シリアル変換器により、入力端子から供給される２ビットのデータｉｄ０及びｉｄ１を、データレートが２倍の１ビットのデータｏｄａｔａに変換する。このデータｏｄａｔａは、内部回路１００に供給される。上記パラレル−シリアル変換器と内部回路１００とで、データ受信システムを構成する。

クロック信号ｃｌｏｃｋがフリップフロップ２２及び２５に供給されると共に分周回路２３に供給される。分周回路２３が、クロック信号ｃｌｏｃｋを１／２に分周することにより分周クロック信号を生成する。任意位相生成回路２９は位相補間回路であり、互いに位相が異なる多相の分周クロック信号から、所望の位相の分周クロック信号ｄｉｖ−ｃｌｏｃｋを生成する。バッファ２４は、数多くの素子に分周クロック信号ｄｉｖ−ｃｌｏｃｋを供給できるように、分周クロック信号ｄｉｖ−ｃｌｏｃｋを十分な駆動力で駆動するために設けられる。

分周クロック信号ｄｉｖ−ｃｌｏｃｋに基づきデータｉｄ０をフリップフロップ２０−１乃至２０−３で順次ラッチすることにより、分周クロックの１サイクル分遅らせたラッチ出力であるデータｉｄ０ａを生成する。また分周クロック信号ｄｉｖ−ｃｌｏｃｋに基づきデータｉｄ１をフリップフロップ２０−４乃至２０−５で順次ラッチすることにより、分周クロックの半サイクル分遅らせたラッチ出力であるデータｉｄ１ａを生成する。これにより、データｉｄ０ａとｉｄ１ａとは、互いに１８０°位相がずれることになる。

選択回路２１は、分周クロック信号ｄｉｖ−ｃｌｏｃｋに基づきデータｉｄ０ａ及びデータｉｄ１ａを交互に選択し、選択データをデータｄとして出力する。フリップフロップ２２は、クロック信号ｃｌｏｃｋの立ち上がりエッジに同期してデータｄを取り込む（ラッチする）。フリップフロップ２２の出力データｏｄａｔａが、パラレル−シリアル変換後のシリアル出力データとなる。

選択回路３０は、選択回路２１と同一の回路構成を有し、同一の選択制御信号に基づいて動作するレプリカ選択回路である。この選択制御信号とは、選択回路の選択動作を制御するタイミング信号であり、図３の構成においては分周クロック信号ｄｉｖ−ｃｌｏｃｋである。なお選択回路２１及び３０は、選択制御信号が０の時に図示する“０”側の入力を選択し、選択制御信号が１の時に図示する“１”側の入力を選択する。選択回路３０は、固定のデータ“０”と固定のデータ“１”とを受け取り、分周クロック信号ｄｉｖ−ｃｌｏｃｋに基づきデータ“０”及びデータ“１”を交互に選択し、選択データをデータｒｅｐ−ｄａｔａとして出力する。フリップフロップ２５は、クロック信号ｃｌｏｃｋの立ち下りエッジに同期してデータｒｅｐ−ｄａｔａを取り込む（ラッチする）。

フリップフロップ２６は、クロック信号ｃｌｏｃｋの１／２の周波数を有する分周回路２３が生成する分周クロック信号ｐｈ−ｆｆ−ｃｌｏｃｋに同期して、フリップフロップ２５のラッチ出力ｐｈを取り込む。フリップフロップ２６のラッチ出力はデータｄｉｆとしてカウンタ２７に供給される。カウンタ２７は、分周回路２３が生成する分周クロック信号に同期してカウントアップ又はカウントダウン動作を行なう。例えば、カウンタ２７は、データｄｉｆが１の時には分周クロック信号に同期してカウントアップする（例えば分周クロック信号の各パルスの立ち上がりに応答して＋１だけカウンタ値を増加する）。また例えば、カウンタ２７は、データｄｉｆが０の時には分周クロック信号に同期してカウントダウンする（例えば分周クロック信号の各パルスの立ち上がりに応答して−１だけカウンタ値を減少する）。デコーダ２８は、カウンタ２７のカウンタ値出力をデコードして、適切なコード（例えばサーモメータコード）に変換する。任意位相生成回路２９は、デコーダ２８が出力するコードに基づいて、分周回路２３の分周クロック信号から所望の位相を有する分周クロック信号ｄｉｖ−ｃｌｏｃｋを生成する。この実施例の任意位相生成回路２９は、互いに位相が異なる多相の分周クロック信号を前記コードに応じて重み付けして重ね合わせることにより、所望の位相を有する分周クロック信号ｄｉｖ−ｃｌｏｃｋを生成する。

上記説明のように図３のパラレル−シリアル変換器では、選択回路２１が複数のデータ端子により受信されるデータ信号ｉｄ０及びｉｄ１を選択し、この選択回路２１の出力をクロック信号ｃｌｏｃｋに基づいてフリップフロップ２２によりラッチする。また複数の信号（固定信号“０”及び“１”）を選択して出力するレプリカ選択回路３０を設け、このレプリカ選択回路３０の出力をクロック信号ｃｌｏｃｋに基づいてフリップフロップ２５によりラッチする。このラッチしたレプリカ選択回路３０の出力に基づいて、フリップフロップ２５及び２６、カウンタ２７、デコーダ２８、及び任意位相生成回路２９から構成される回路部分が、選択回路２１及び３０の選択動作を制御するタイミング信号を生成する。この構成により、レプリカ選択回路３０の選択データ出力とクロック信号ｃｌｏｃｋとのタイミング関係に基づいて、選択回路２１及び３０の選択動作のタイミングを制御する。これにより、選択回路２１が選択して出力するデータｄの遷移タイミングとクロック信号ｃｌｏｃｋのエッジタイミングとが適切なタイミング関係となるように、選択回路２１及び３０の選択動作タイミングを調整することができる。

図４は、図３のパラレル−シリアル変換器の動作を説明するためのタイミング図である。図４は、クロック信号ｃｌｏｃｋの立ち上がりエッジのタイミングが、パラレル−シリアル変換のシリアルデータとしてラッチすべきデータｄに対して遅い場合を示している。図４に示されるように、分周クロック信号ｄｉｖ−ｃｌｏｃｋのＨＩＧＨ／ＬＯＷに同期してデータｄが得られる。またレプリカ選択回路からのデータｒｅｐ−ｄａｔａも分周クロック信号ｄｉｖ−ｃｌｏｃｋのＨＩＧＨ／ＬＯＷに同期しており、データｄと同一の遷移タイミングを有する。データｄは、クロック信号ｃｌｏｃｋの立ち上がりエッジでサンプル（ラッチ）される。データｄのデータ中心に対して、クロック信号ｃｌｏｃｋの立ち上がりエッジは遅いタイミングとなっている。またデータｒｅｐ−ｄａｔａは、クロック信号ｃｌｏｃｋの立ち下がりエッジでサンプル（ラッチ）される。データｒｅｐ−ｄａｔａをクロック信号ｃｌｏｃｋの立ち下がりエッジでサンプルして得られるデータが、図４にデータｐｈとして示される図３のフリップフロップ２５のラッチ出力である。このデータｐｈは値“０”及び値“１”を交互にとるデータであるが、クロック信号ｃｌｏｃｋの１／２分周信号である分周クロック信号ｐｈ−ｆｆ−ｃｌｏｃｋの立ち上がりエッジによりサンプル（ラッチ）することにより、値“０”の固定値信号ｄｉｆになる。

図５は、図３のパラレル−シリアル変換器の動作を説明するためのタイミング図である。図５は、クロック信号ｃｌｏｃｋの立ち上がりエッジのタイミングが、パラレル−シリアル変換のシリアルデータとしてラッチすべきデータｄに対して早い場合を示している。図５では、データｄのデータ中心に対して、クロック信号ｃｌｏｃｋの立ち上がりエッジは早いタイミングとなっている。図４の場合と同様に、データｒｅｐ−ｄａｔａをクロック信号ｃｌｏｃｋの立ち下がりエッジでサンプルして得られるデータが、データｐｈとして示される。このデータｐｈは値“０”及び値“１”を交互にとるデータであるが、クロック信号ｃｌｏｃｋの１／２分周信号である分周クロック信号ｐｈ−ｆｆ−ｃｌｏｃｋの立ち上がりエッジによりサンプル（ラッチ）することにより、値“１”の固定値信号ｄｉｆになる。

図６は、図３のパラレル−シリアル変換器の動作を説明するためのタイミング図である。図６は、クロック信号ｃｌｏｃｋの立ち上がりエッジのタイミングが、パラレル−シリアル変換のシリアルデータとしてラッチすべきデータｄに対して適切なタイミングである場合を示している。図６では、データｄのデータ中心に対して、クロック信号ｃｌｏｃｋの立ち上がりエッジは丁度よいタイミング（データ中心に一致するタイミング）となっている。図３及び図４の場合と同様にデータｒｅｐ−ｄａｔａをクロック信号ｃｌｏｃｋの立ち下がりエッジでサンプルして得られるデータが、データｐｈとして示される。図３及び図４の場合とは異なり、このデータｐｈは値“０”及び値“１”を交互にとるデータとはならず、値“０”と値“１”とが略同確率でランダムに現れるデータとなる。これはクロック信号ｃｌｏｃｋの立ち下がりエッジのタイミング（サンプルタイミング）が、データｒｅｐ−ｄａｔａの遷移タイミングに一致しているためである。サンプルタイミングに対する遷移のタイミングの僅かな変動や、サンプルタイミングにおける信号レベルの僅かな変動に影響されて、データｐｈの値は“０”及び“１”からなる予測可能なビットパターンとはならない。従って、クロック信号ｃｌｏｃｋの１／２分周信号である分周クロック信号ｐｈ−ｆｆ−ｃｌｏｃｋの立ち上がりエッジによりデータｐｈをサンプル（ラッチ）しても、サンプル値を示すデータｄｉｆは値“０”と値“１”とが略同確率でランダムに現れるデータとなる。

前述のようにカウンタ２７は、データｄｉｆが０の時には分周クロック信号に同期してカウントダウンし、データｄｉｆが１の時には分周クロック信号に同期してカウントアップする。従って、図４に示すようにクロック信号ｃｌｏｃｋの立ち上がりエッジのタイミングが、ラッチすべきデータｄに対して遅い場合には、カウンタ２７のカウント値は減少していく。また図５に示すようにクロック信号ｃｌｏｃｋの立ち上がりエッジのタイミングが、ラッチすべきデータｄに対して早い場合には、カウンタ２７のカウント値は増加していく。従って、カウント値が小さい場合には任意位相生成回路２９が生成する分周クロック信号ｄｉｖ−ｃｌｏｃｋの位相を遅らせて、データｄの遷移タイミングを遅くすればよい。またカウント値が大きい場合には任意位相生成回路２９が生成する分周クロック信号ｄｉｖ−ｃｌｏｃｋの位相を進ませて、データｄの遷移タイミングを早くすればよい。このように制御することにより、データｄの遷移タイミングに対してクロック信号ｃｌｏｃｋの立ち上がりエッジのタイミングが適正なタイミング（即ちデータ中心に略一致するタイミング）になると、図６に示すようなデータｄｉｆが得られる。即ち、データｄｉｆは値“０”と値“１”とが略同確率でランダムに現れるデータとなり、カウンタ２７のカウンタ値は細かく上下しながらも略一定の値となり、データｄの遷移タイミングは一定タイミングに落ち着く。

図７は、デコーダ２８の入出力関係を示す図である。図７に示すテーブルは、カウンタ２７の出力するカウント値を入力として、デコーダ２８が出力するサーモメータコードの上位２ビットと下位９ビットを示している。２つの隣り合うカウント値に対応する２つのコード間でのビット変化数が最大でも２ビットであるように、サーモメータコードが各カウント値に対して割り当てられている。このように割り当てられたサーモメータコードを用いることにより、次段の任意位相生成回路２９での信号処理を安定して容易に実行することができる。

図８は、任意位相生成回路２９の構成の一例を示す図である。任意位相生成回路２９は位相補間回路であり、ＤＡＣ（デジタル−アナログ変換器）４２、ミキサ回路４１、及びバッファ４３を含む。ＤＡＣ４２は、デコーダ２８が出力するサーモメータコードの上位２ビットと下位９ビットとを受け取り、サーモメータコードをデジタル−アナログ変換することにより、カウント値に応じた４つのアナログ電圧信号を生成する。これら４つのアナログ電圧信号の電圧値は、異なる位相を有する多相分周クロック信号をそれぞれ重み付けして重ね合わせる際の重みを表す値であり、ミキサ回路４１に供給される。ミキサ回路４１は、４つのアナログ電圧信号の電圧値に応じて多相分周クロック信号ＩＮＡ、ＩＮＡＸ、ＩＮＢ、ＩＮＢＸを重み付して重ね合わせることにより、所望の位相を有する出力クロック信号を生成する。この出力クロック信号は、バッファ４３により整形されて、分周クロック信号ＯＵＴ及びその反転信号ＯＵＴＸとなる。この分周クロック信号ＯＵＴの駆動力を図３のバッファ２４により大きくした信号が、分周クロック信号ｄｉｖ−ｃｌｏｃｋである。なお分周クロック信号ＩＮＡの位相を０°とすると、分周クロック信号ＩＮＡＸはＩＮＡに対して１８０°の位相を有する。また分周クロック信号ＩＮＢはＩＮＡに対して９０°の位相を有し、分周クロック信号ＩＮＢＸはＩＮＡに対して２７０°の位相を有する。

図９は、ミキサ回路４１の回路構成の一例を示す図である。ミキサ回路４１は、ＮＭＯＳトランジスタ５１−１乃至５１−４、ＮＭＯＳトランジスタ５２−１乃至５２−４、電流源５３−１乃至５３−４、及び抵抗素子Ｒ１及びＲ２を含む。ＮＭＯＳトランジスタ５１−１及び５２−１のゲートには、互いに反転する分周クロック信号ＩＮＡ及びＩＮＡＸが印加される。このＮＭＯＳトランジスタ５１−１及び５２−１を流れる電流量を、電流源５３−１により制御し、ＤＡＣ４２からの第１のアナログ電圧信号に応じた電流量Ｉａに設定する。これにより出力クロック信号中の０°の位相成分を調整する。ＮＭＯＳトランジスタ５１−２及び５２−２のゲートには、互いに反転する分周クロック信号ＩＮＢ及びＩＮＢＸが印加される。このＮＭＯＳトランジスタ５１−２及び５２−２を流れる電流量を、電流源５３−２により制御し、ＤＡＣ４２からの第２のアナログ電圧信号に応じた電流量Ｉｂに設定する。これにより出力クロック信号中の９０°の位相成分を調整する。同様に、ＮＭＯＳトランジスタ５１−３及び５２−３を流れる電流量を、電流源５３−３により制御し、ＤＡＣ４２からの第３のアナログ電圧信号に応じた電流量Ｉｃに設定する。これにより出力クロック信号中の１８０°の位相成分を調整する。更に、ＮＭＯＳトランジスタ５１−４及び５２−４を流れる電流量を、電流源５３−４により制御し、ＤＡＣ４２からの第４のアナログ電圧信号に応じた電流量Ｉｄに設定する。これにより出力クロック信号中の２７０°の位相成分を調整する。

図１０は、カウンタ値、サーモメータコードの上位２ビット及び下位９ビット、及び位相との関係を模式的に示す図である。図１０に示すように、サーモメータコードの上位２ビットは、位相平面での象限の位置を表している。またサーモメータコードの下位９ビットは、位相平面での単位円上の位置（位相）を表している。カウント値が０，１，２，・・・と大きくなるにつれ、位相が−３６０°，−３６０°＋（９０／１６）°，−３６０°＋２×（９０／１６）°，・・・と徐々に進んで行く。

図１１は、図３のパラレル−シリアル変換器の動作によりサーモメータコードが収束する様子を示す図である。図１１は実際に行なった計算機シミュレーションの結果ではあるが、収束の様子を例示するタイミングチャートと考えればよい。横軸は時間をナノ秒単位で示してある。図１１の縦方向には、サーモメータコードの上位２ビット及び下位９ビットの波形を上から順番に並べてある。０ナノ秒で動作開始し５００ナノ秒までの間は、カウント値が上昇して図７のカウント値０から１９に対応するサーモメータコードが現れている。その後カウント値１９に対応するサーモメータコード“１０００１１１１１１１”とカウント値２０に対応するサーモメータコード“１０００１１１１１１０”との間で細かく行き来する状態となり、サーモメータコード即ちカウント値が収束している。

なお細かい位相変動を避けるために、カウンタ２７のカウント値の上位ビットのみを用いて、位相制御を実行するようにしてもよい。例えば、カウンタ２７のカウントが８ビットだとして、その上位６ビットのみをデコーダ２８に供給するような構成としてよい。この場合、図７のテーブルに示すカウント値として示す値は、この上位６ビットの示す値と言うことになる。

図１２は、高速パラレル−シリアル変換器の第２の実施例の構成を示す図である。図１２において、図３と同一の構成要素は同一の番号で参照し、その説明は省略する。図１２のパラレル−シリアル変換器は、図３の構成のカウンタ２７、デコーダ２８、及び任意位相生成回路２９の代わりに、パルス生成回路３１、チャージポンプ３２、ローパスフィルタ（ＬＰＦ）３３、及び任意位相生成回路３４を含む。パルス生成回路３１は、フリップフロップ２６からのデータｄｉｆの“１”／“０”に応じて、周波数アップを指示するパルス信号ＵＰのＨＩＧＨパルス又は周波数ダウンを指示するパルス信号ＤＯＷＮのＨＩＧＨパルスを生成する。チャージポンプ３２は、パルス信号ＵＰのＨＩＧＨパルスに応答して内部容量素子に蓄積する電荷量を増加させ、パルス信号ＤＯＷＮのＬＯＷパルスに応答して内部容量素子に蓄積する電荷量を減少させる。チャージポンプ３２は、内部容量素子の蓄積電荷に応じた電圧を電圧信号としてローパスフィルタ３３に供給する。ローパスフィルタ３３は、供給された電圧信号から細かな変動成分を除去した電圧信号を生成し、この電圧信号を任意位相生成回路３４に供給する。任意位相生成回路３４は、電圧制御発振器（ＶＣＯ：Voltage-Controlled Oscillator）であり、ローパスフィルタ３３の出力電圧に応じた周波数で発振する。任意位相生成回路３４の出力発振信号が、バッファ２４を介してクロック信号ｄｉｖ−ｃｌｏｃｋとして選択回路２１及び３０並びにフリップフロップ２０−１乃至２０−５に供給される。

図１３は、パルス生成回路３１の回路構成の一例を示す図である。パルス生成回路３１は、フリップフロップ６１乃至６４、ＡＮＤ回路６５乃至６７、及びインバータ６８を含む。フリップフロップ６１乃至６４の各々は、クロック端子入力の立ち上がりに応答して状態が反転するトグル・フリップフロップとして動作する。フリップフロップ６１のクロック入力端子には分周クロック信号ｐｈ−ｆｆ−ｃｌｏｃｋが入力される。フリップフロップ６２のクロック入力端子にはフリップフロップ６１の出力ａが接続される。フリップフロップ６３のクロック入力端子にはフリップフロップ６２の出力ｂが接続される。フリップフロップ６４のクロック入力端子にはフリップフロップ６３の出力ｃが接続される。フリップフロップ６１乃至６４のそれぞれの出力ａ乃至ｄ及び分周クロック信号ｐｈ−ｆｆ−ｃｌｏｃｋは、ＡＮＤ回路６５に供給される。

図１４は、図１３のパルス生成回路３１の動作を示すタイミングチャートである。信号ｅはＡＮＤ回路６５の出力であり、ＡＮＤ回路６５の入力ａ、ｂ、ｃ、ｄ、及びｐｈ−ｆｆ−ｃｌｏｃｋが全てＨＩＧＨになったときにＨＩＧＨとなる。これにより信号ｅは、分周クロック信号ｐｈ−ｆｆ−ｃｌｏｃｋの１６サイクルに一度ＨＩＧＨになるパルス信号となる。パルス信号ＵＰはＡＮＤ回路６７の出力であり、フリップフロップ２６の出力データｄｉｆと信号ｅとのＡＮＤを取った信号である。またパルス信号ＤＯＷＮはＡＮＤ回路６６の出力であり、フリップフロップ２６の出力データｄｉｆの反転信号と信号ｅとのＡＮＤを取った信号である。

このようにしてパルス生成回路３１は、データｄｉｆが０の時にはパルス信号ＤＯＷＮにＨＩＧＨパルスを生成し、データｄｉｆが１の時にはパルス信号ＵＰにＨＩＧＨパルスを生成する。従って、図４に示すようにクロック信号ｃｌｏｃｋの立ち上がりエッジのタイミングが、ラッチすべきデータｄに対して遅い場合には、パルス信号ＤＯＷＮによりチャージポンプ３２の出力電圧は減少していく。また図５に示すようにクロック信号ｃｌｏｃｋの立ち上がりエッジのタイミングが、ラッチすべきデータｄに対して早い場合には、パルス信号ＵＰによりチャージポンプ３２の出力電圧は増加していく。従って、図４に示す状態の場合には任意位相生成回路３４の入力電圧が下がり、クロック信号ｄｉｖ−ｃｌｏｃｋの位相が遅れ、データｄの遷移タイミングが遅くなる。また図５に示す状態の場合には、任意位相生成回路３４の入力電圧が上がり、クロック信号ｄｉｖ−ｃｌｏｃｋの位相が進み、データｄの遷移タイミングが早くなる。このように制御することにより、データｄの遷移タイミングに対してクロック信号ｃｌｏｃｋの立ち上がりエッジのタイミングが適正なタイミング（即ちデータ中心に略一致するタイミング）になると、図６に示すようなデータｄｉｆが得られる。即ち、データｄｉｆは値“０”と値“１”とが略同確率でランダムに現れるデータとなり、データｄの遷移タイミングは一定タイミングに落ち着くことになる。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

なお本発明は以下の内容を含むものである。
（付記１）
データ信号を受信する複数のデータ端子と、
前記複数のデータ端子からのデータ信号を選択する選択回路と、
クロック信号に基づいて前記選択回路の出力をラッチする第１ラッチ回路と
を有するパラレル−シリアル変換器において、
複数の信号を選択して出力するレプリカ選択回路と、
前記クロック信号に基づいてラッチした前記レプリカ選択回路の出力に基づいて、前記選択回路の選択動作を制御するタイミング信号を生成するタイミング信号生成回路と
を備えることを特徴とするパラレル−シリアル変換器。
（付記２）
前記タイミング信号は、前記レプリカ選択回路に供給されること
を特徴とする付記１に記載のパラレル−シリアル変換器。
（付記３）
前記複数の信号は固定値であること
を特徴とする付記１又は付記２に記載のパラレル−シリアル変換器。
（付記４）
前記クロック信号を分周する分周回路を備え、
前記分周回路から出力される分周クロック信号を前記タイミング信号生成回路に供給すること
を特徴とする付記１、付記２又は付記３に記載のパラレル−シリアル変換器。
（付記５）
前記タイミング信号生成回路は、
前記レプリカ選択回路の出力信号に応じてカウント動作をするカウンタと、
前記カウンタ信号の出力に基づいて複数の前記分周クロック信号を重み付けするための重み付け信号を出力するＤＡＣと、
前記重み付け信号により重み付けした前記複数の分周クロック信号を重ね合わせることにより前記タイミング信号を生成する回路と
を備えることを特徴とする付記４に記載のパラレル−シリアル変換回路。
（付記６）
前記複数のデータ端子から供給されるデータ信号のそれぞれをラッチする複数の第２ラッチ回路を備えること
を特徴とする付記１、付記２、付記３又は付記４に記載のパラレル−シリアル変換器。
（付記７）
前記タイミング信号生成回路は、
前記分周クロック信号に基づいてパルス信号を生成するパルス生成回路と、
前記パルス信号に基づいて前記タイミング信号を生成するＶＣＯと、
を備えることを特徴とする付記４に記載のパラレル−シリアル変換回路。
（付記８）
前記レプリカ選択回路の出力をラッチして、前記タイミング信号生成回路に出力する第３ラッチ回路を備えること
を特徴とする付記１乃至付記７の何れか一に記載のパラレル−シリアル変換回路。
（付記９）
複数の第１データ信号から一の第１データ信号を選択して、クロック信号に同期して動作するラッチ回路に出力するパラレル−シリアル変換器において、
複数の第２データ信号から一の第２データ信号を選択して出力するレプリカ選択回路を備え、
前記クロック信号に基づいてラッチした前記レプリカ選択回路の出力とクロック信号とに基づいて前記第１データ信号を選択するタイミングの位相を調整すること
を特徴するパラレル−シリアル変換器。
（付記１０）
前記複数の第２データ信号は、固定値であること
を特徴とする付記９に記載のパラレル−シリアル変換器。
（付記１１）
前記タイミングの位相の調整は、前記クロック信号を分周した分周クロックに基づいて行われること
を特徴とする付記９又は付記１０に記載のパラレル−シリアル変換器。
（付記１２）
前記レプリカ回路の出力信号に基づいて前記分周クロック信号の重み付けを行い、前記重み付けされた分周クロック信号に基づいて、前記第１データ信号を選択すること
を特徴とする付記１１に記載のパラレル−シリアル変換回路。
（付記１３）
前記分周クロック信号に基づいてパルス信号を生成し、前記パルス信号に基づいて前記第１データ信号を選択するタイミングの位相を調整すること
を特徴とする付記１１に記載のパラレル−シリアル変換回路。
（付記１４）
外部からのデータ信号を受信するインターフェイス回路と、
前記インターフェイス回路を介して前記データ信号を受信する内部回路と、
を備え、
前記インターフェイス回路は、パラレル−シルアル変換器を備え、
前記パラレル−シリアル変換器は、
データ信号を受信する複数のデータ端子と、
前記複数のデータ端子からのデータ信号を選択する選択回路と、
クロック信号に基づいて前記選択回路の出力をラッチする第１ラッチ回路と
複数の信号を選択して出力するレプリカ選択回路と、
前記クロック信号に基づいてラッチした前記レプリカ選択回路の出力に基づいて、前記選択回路の選択動作を制御するタイミング信号を生成するタイミング信号生成回路と
を備えること
を特徴とするデータ受信システム。
（付記１５）
前記タイミング信号は、前記レプリカ選択回路に供給されること
を特徴とする付記１４に記載のデータ受信システム。
（付記１６）
前記複数の信号は固定値であること
を特徴とする付記１４又は付記１５に記載のデータ受信システム。

高速パラレル−シリアル変換器の構成の一例を示す図である。 図１のパラレル−シリアル変換器のタイミングチャートを示す図である。 高速パラレル−シリアル変換器の第１の実施例の構成を示す図である。 図３のパラレル−シリアル変換器の動作を説明するためのタイミング図である。 図３のパラレル−シリアル変換器の動作を説明するためのタイミング図である。 図３のパラレル−シリアル変換器の動作を説明するためのタイミング図である。 デコーダの入出力関係を示す図である。 任意位相生成回路の構成の一例を示す図である。 ミキサ回路の回路構成の一例を示す図である。 カウンタ値、サーモメータコード、及び位相との関係を模式的に示す図である。 図３のパラレル−シリアル変換器の動作によりサーモメータコードが収束する様子を示す図である。 高速パラレル−シリアル変換器の第２の実施例の構成を示す図である。 パルス生成回路の回路構成の一例を示す図である。 図１３のパルス生成回路の動作を示すタイミングチャートである。

符号の説明

２０−１乃至２０−５ フリップフロップ
２１ 選択回路
２２ フリップフロップ
２３ 分周回路
２４ バッファ
２５，２６ フリップフロップ
２７ カウンタ
２８ デコーダ
２９ 任意位相生成回路
３０ 選択回路

Claims (10)

1. データ信号を受信する複数のデータ端子と、
   前記複数のデータ端子からのデータ信号を選択する選択回路と、
   クロック信号に基づいて前記選択回路の出力をラッチする第１ラッチ回路と
   を有するパラレル−シリアル変換器において、
   複数の信号を選択して出力するレプリカ選択回路と、
   前記レプリカ選択回路の出力を前記クロック信号に基づいてラッチする第２のラッチ回路と、
   前記クロック信号に基づいて前記第２のラッチ回路にラッチした前記レプリカ選択回路の出力に基づいて、前記選択回路の選択動作を制御するタイミング信号を生成するタイミング信号生成回路と
   を備えることを特徴とするパラレル−シリアル変換器。
2. データ信号を受信する複数のデータ端子と、
   前記複数のデータ端子からのデータ信号を選択する選択回路と、
   クロック信号に基づいて前記選択回路の出力をラッチする第１ラッチ回路と
   を有するパラレル−シリアル変換器において、
   複数の信号を選択して出力するレプリカ選択回路と、
   前記クロック信号に基づいてラッチした前記レプリカ選択回路の出力に基づいて、前記選択回路の選択動作を制御するタイミング信号を生成するタイミング信号生成回路と
   を含み、前記タイミング信号は、前記レプリカ選択回路に供給されること
   を特徴とするパラレル−シリアル変換器。
3. 前記複数の信号は固定値であること
   を特徴とする請求項１又は請求項２に記載のパラレル−シリアル変換器。
4. 前記クロック信号を分周する分周回路を備え、
   前記分周回路から出力される分周クロック信号を前記タイミング信号生成回路に供給すること
   を特徴とする請求項１、請求項２又は請求項３に記載のパラレル−シリアル変換器。
5. 前記タイミング信号生成回路は、
   前記レプリカ選択回路の出力信号に応じてカウント動作をするカウンタと、
   前記カウンタ信号の出力に基づいて複数の前記分周クロック信号を重み付けするための重み付け信号を出力するＤＡＣと、
   前記重み付け信号により重み付けした前記複数の分周クロック信号を重ね合わせることにより前記タイミング信号を生成する回路と
   を備えることを特徴とする請求項４に記載のパラレル−シリアル変換回路。
6. 前記複数のデータ端子から供給されるデータ信号のそれぞれをラッチする複数の第２ラッチ回路を備えること
   を特徴とする請求項１、請求項２、請求項３又は請求項４に記載のパラレル−シリアル変換器。
7. 前記タイミング信号生成回路は、
   前記分周クロック信号に基づいてパルス信号を生成するパルス生成回路と、
   前記パルス信号に基づいて前記タイミング信号を生成するＶＣＯと、
   を備えることを特徴とする請求項４に記載のパラレル−シリアル変換回路。
8. 前記レプリカ選択回路の出力をラッチして、前記タイミング信号生成回路に出力する第３ラッチ回路を備えること
   を特徴とする請求項１乃至請求項７の何れか一に記載のパラレル−シリアル変換回路。
9. 複数の第１データ信号から一の第１データ信号を選択して、クロック信号に同期して動作するラッチ回路に出力するパラレル−シリアル変換器において、
   複数の第２データ信号から一の第２データ信号を選択して出力するレプリカ選択回路と、
   前記レプリカ選択回路の出力を前記クロック信号に基づいてラッチする第２のラッチ回路と
   を備え、
   前記クロック信号に基づいて前記第２のラッチ回路にラッチした前記レプリカ選択回路の出力とクロック信号とに基づいて前記第１データ信号を選択するタイミングの位相を調整すること
   を特徴するパラレル−シリアル変換器。
10. 外部からのデータ信号を受信するインターフェイス回路と、
    前記インターフェイス回路を介して前記データ信号を受信する内部回路と、
    を備え、
    前記インターフェイス回路は、パラレル−シルアル変換器を備え、
    前記パラレル−シリアル変換器は、
    データ信号を受信する複数のデータ端子と、
    前記複数のデータ端子からのデータ信号を選択する選択回路と、
    クロック信号に基づいて前記選択回路の出力をラッチする第１ラッチ回路と
    複数の信号を選択して出力するレプリカ選択回路と、
    前記レプリカ選択回路の出力を前記クロック信号に基づいてラッチする第２のラッチ回路と、
    前記クロック信号に基づいて前記第２のラッチ回路にラッチした前記レプリカ選択回路の出力に基づいて、前記選択回路の選択動作を制御するタイミング信号を生成するタイミング信号生成回路と
    を備えること
    を特徴とするデータ受信システム。

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