DE3730080A1 - Dynamischer direktzugriffsspeicher und verfahren zum zugreifen auf ausgewaehlte speicherzellen in demselben - Google Patents

Dynamischer direktzugriffsspeicher und verfahren zum zugreifen auf ausgewaehlte speicherzellen in demselben

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DE3730080A1
DE3730080A1 DE19873730080 DE3730080A DE3730080A1 DE 3730080 A1 DE3730080 A1 DE 3730080A1 DE 19873730080 DE19873730080 DE 19873730080 DE 3730080 A DE3730080 A DE 3730080A DE 3730080 A1 DE3730080 A1 DE 3730080A1
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Description

Die Erfindung bezieht sich auf einen Direktzugriffsspeicher, insbesondere auf einen Direktzugriffsspeicher mit ausgewählt aktivierten Unter-Matrizen und insbesondere auf eine Verbesserung eines Teilaktivierungssystemes, in dem eine Speicherzellenmatrix in eine Mehrzahl von Unter-Matrizen unterteilt ist, und nur eine Unter-Matrix aktiviert wird, die eine auszuwählende Wortleitung oder eine auszuwählende Speicherzelle aufweist.
Da die Kapazität eines dynamischen Direktzugriffsspeichers (im folgenden als DRAM bezeichnet) vergrößert worden ist, ist der Lade- und Entlade-Strom in einer Speicherzellenmatrix gestiegen. Somit ist die Rate des Lade- und Entlade-Stromes in der Speicherzellenmatrix in einem gesamten Stromverbrauch des DRAMs erhöht, dieses verursacht eine Schwierigkeit bei der Verringerung der verbrauchten Leistung des DRAMs. Damit der Lade- und Entlade- Strom verringert wird, sind verschiedene Systeme zum teilweisen Aktivieren der Speicherzellenmatrix vorgeschlagen.
Fig. 1 ist ein Diagramm, das schematisch die gesamte Struktur eines herkömmlichen DRAMs eines Teilaktivierungssystemes einer Speicherzellenmatrix zeigt, dies ist zum Beispiel offenbart in "Nikkei Microdevice", März 1986, Seiten 97-108.
In Fig. 1 ist gezeigt, daß eine Speicherzellenmatrix in zwei Unter-Matrizen A und B unterteilt ist. Die Unter-Matrizen A und B haben die gleiche Struktur, jede weist eine Mehrzahl von Speicherzellen MC, die in einer Matrix von Zeilen und Spalten angeordnet ist, eine Mehrzahl von Wortleitungen zum Auswählen einer einzigen Zeile aus einer Mehrzahl von Speicherzellen und eine Mehrzahl von Bit-Leitungen zum Auswählen einer einzigen Spalte aus einer Mehrzahl von Speicherzellen auf. Zur Vereinfachung sind in der in Fig. 1 gezeigten Unter-Matrix A zwei Wortleitungen WLA 1 und WLA 2, vier Bit-Leitungen BLA 1, , BLA 2 und und vier Speicherzellen, die an den Kreuzungs- oder Schnittpunkten der Wortleitungen und der Bit-Leitungen vorgesehen sind, gezeigt. Die Bit-Leitungen BLA 1 und sind gepaart, und die Bit-Leitungen BLA 2 und sind gepaart.
Die Unter-Matrix A ist mit einem Vorladungs- und Ausgleichsblock 90 a zum Vorladen von jeder Bit-Leitung auf eine Spannung V BL , einer Gruppe 91 a von Leseverstärkern zum Erfassen und Verstärken der Potentialdifferenz zwischen jedem Paar von Bit-Leitungen, einem auf ein Ausgangssignal eines Spaltendecodierers 92 reagierenden Spalten-Gateblock 93 a zum Verbinden eines Paares von Bit- Leitungen mit Dateneingangs-/-ausgangsbussen I/O, und einem auf ein Zeilenadreßsignal reagierenden Zeilendecodierer 94 a zum Auswählen einer einzelnen Wortleitung verbunden.
Der Vorladungs- und Ausgleichsblock 90 a reagiert auf ein Ausgleichssignal Φ EQ von einem Ausgleichssignalgenerator 100 zum Übertragen der Spannung V BL von einem V BL -Generator 101 auf jede Bit-Leitung und zum elektrischen Miteinanderverbinden der Bit-Leitungen eines jeden Paares von Bit-Leitungen, so daß das Potential auf den Bit-Leitungen eines jeden Paares von Bit-Leitungen ausgeglichen wird.
Die Gruppe 91 a von Leseverstärkern weist Leseverstärker SA 1, SA 2, . . . auf, von denen jeder für ein entsprechendes Paar von Bit-Leitungen vorgesehen ist. Jeder der Leseverstärker wird als Reaktion auf Leseverstärkeraktivierungssignale Φ SAP und Φ SAN von einem Leseverstärkeraktivierungssignalgenerator 103 a aktiviert, so daß er die Potentialdifferenz zwischen jedem Paar von Bit- Leitungen, die damit verbunden sind, erfaßt und verstärkt.
Der Spalten-Gateblock 93 a weist Übertragungsgates Q 1, Q 2, Q 3, Q 4, . . . auf, von denen jedes entsprechend für eine Bit-Leitung vorgesehen ist. Ein Paar von Übertragungs-Gates wird als Reaktion auf ein decodiertes Spaltenadreßsignal von dem Spaltendecodierer 92 eingeschaltet, so daß ein Paar von Bit-Leitungen ausgewählt wird und mit den Dateneingangs-/-ausgangsbussen I/O und verbunden wird.
Der Zeilendecodierer 94 a decodiert ein internes Adreßsignal von einem Adreßpuffer 105 zum Auswählen einer einzelnen Wortleitung, so daß ein Wortleitungstreibersignal WLA von einem Wortleitungsauswahltreiber 106 a zu der ausgewählten Wortleitung übertragen wird.
Auf die gleiche Weise sind in Verbindung mit der Unter-Matrix B ein Vorladungs- und Ausgleichsblock 90 b, der freigegeben wird als Reaktion auf das Ausgleichssignal Φ EQ , zum Vorladen und Ausgleichen der Bit-Leitungen von jedem Paar von Bit-Leitungen auf die Spannung V BL , eine Gruppe 91 b von Leseverstärkern, die als Reaktion auf Leseverstärkeraktivierungssignale Φ SBP und Φ SBN von einem Leseverstärkeraktivierungssignalgenerator 103 b aktiviert wird, zum Erfassen und Verstärken der Potentialdifferenz zwischen jedem Paar von Bit-Leitungen, ein Spalten-Gateblock 93 b, der auf ein Ausgangssignal des Spaltendecodierers 92 reagiert, zum Verbinden eines Paares von Bit-Leitungen mit den Datenein­ gangs-/-ausgangsbussen I/O und und ein Zeilendecodierer 94 b, der auf ein internes Adreßsignal reagiert, zum Auswählen einer einzelnen Wortleitung und Übertragen eines Wortleitungstreibersignales WLB, das von einem Wortleitungsauswahltreiber 106 b auf die ausgewählte Wortleitung angelegt wird, vorgesehen.
Die umgebende Verschaltung weist einen auf ein externes Zeilen­ adreßtaktpulssignal Ext. reagierenden RAS-Puffer 104 zum Erzeugen eines internen Zeilenadreßtaktpulssignales , das als Basistakt für die Speichertätigkeit dient, einen auf das externe Adreßsignal Ext. reagierenden Adreßpuffer 105 zum Erzeugen eines komplementären internen Adreßsignales, einen Wortleitungs­ auswahltreiber 106 a, der auf eine in dem internen Adreßsignal von dem Adreßpuffer 105 und in dem Signal von der RAS-Puffer 104 enthaltene Blockauswahladresse Ai reagiert, zum Erzeugen des Wortleitungstreibersignales WLA, einen auf das Blockauswahladreßsignal Ai von dem Adreßpuffer 105 reagierenden Leseverstärker­ aktivierungssignalgenerator 103 a zum Erzeugen der Leseverstärker­ aktivierungssignale Φ SAP und Φ SAN , einen auf die Blockauswahladresse von dem Adreßpuffer 105 und das Signal von dem RAS-Puffer 104 reagierenden Wortleitungsauswahltreiber 106 b zum Erzeugen des Wortleitungstreibersignales WLB, einen auf eine Blockauswahladresse von dem Adreßpuffer 105 reagierenden Lese­ verstärkeraktivierungssignalgenerator 103 b zum Erzeugen der Leseverstärkeraktivierungssignale Φ SBN und Φ SBP , einen auf das Signal von dem RAS-Puffer 104 reagierenden Ausgleichssignalgenerator zum Erzeugen des Ausgleichssignales Φ EQ und einen V BL -Generator 101 zum Erzeugen der Vorladungsspannung V BL auf.
Zum Ein- und Ausgeben von Daten sind ein Dateneingangspuffer 110 zum Übertragen von Eingangsdaten D IN , die extern an die Datenein­ gangs-/-ausgangsbussen I/O und angelegt sind, ein Vorverstärker 111 zum Verstärken der Daten auf den Eingangs-/Ausgangsbussen I/O und und ein Datenausgangspuffer 112 zum Übertragen von Daten nach außen, die von dem Vorverstärker 111 angelegt sind, vorgesehen.
Der oben beschriebene Schaltkreis ist auf einem Halbleiterchip 200 integriert. Zur Vereinfachung der Darstellung ist ein Weg der Adreßsignale, die zu den Reihendecodierern 94 a und 94 b und zu dem Spaltendecodierer 92 von dem Adreßpuffer 105 übertragen sind, nicht in Fig. 1 gezeigt.
Fig. 2 ist ein Diagramm, das in mehr Einzelheiten eine Struktur eines Bit-Leitungsabschnittes des in Fig. 1 gezeigten DRAMs zeigt, es entspricht einem Block, der durch die gestrichelten Linien in Fig. 1 abgegrenzt ist. Obwohl speziell eine Struktur der Unter-Matrix A in Fig. 2 abgebildet ist, ist eine Struktur der Unter-Matrix B die gleiche wie die in der Unter-Matrix A. Im folgenden wird eine Struktur des Bit-Leitungsabschnittes unter Bezugnahme auf Fig. 2 beschrieben.
Der Vorladungs- und Ausgleichsblock 90 a weist n-Kanal-MOS-Transistoren 11 a, 12 a und 13 a, die für das Paar von Bit-Leitungen BLA 1 und vorgesehen sind, und n-Kanal-MOS-Transistoren 21 a, 22 a und 23 a, die für das Paar von Bit-Leitungen BLA 2 und vorgesehen sind, auf.
Die MOS-Transistoren 11 a und 12 a werden als Reaktion auf das Ausgleichssignal Φ EQ zum Übertragen der von dem V BL -Generator 101 an die Bit-Leitung BLA 1 bzw. angelegte Spannung eingeschaltet. Der MOS-Transistor 13 a wird als Reaktion auf das Ausgleichssignal Φ EQ eingeschaltet zum elektrischen Miteinanderverbinden der gepaarten Bit-Leitungen BLA 1 und und gleicht die Potentiale auf den Bit-Leitungen BLA 1 und aus.
Die MOS-Transistoren 21 a und 22 a werden als Reaktion auf das Aus­ gleichssignal Φ EQ eingeschaltet zum Übertragen der Spannung V BL zu den Bit-Leitungen BLA 2 bzw. . Der MOS-Transistor 23 a wird als Reaktion auf das Ausgleichssignal Φ EQ eingeschaltet zum elektrischen Miteinanderverbinden der Bit-Leitungen BLA 2 und und gleicht die Potentiale auf den Bit-Leitungen BLA 2 und aus.
Die Gruppe 91 a von Leseverstärkern weist n-Kanal-MOS-Transistoren 14 a und 15 a und p-Kanal-MOS-Transistoren 16 a und 17 a, die für die gepaarten Bit-Leitungen BLA 1 und vorgesehen sind, und n-Kanal-MOS-Transistoren 24 a und 24 b und p-Kanal-MOS-Transistoren 26 a und 27 a, die für die gepaarten Bit-Leitungen BLA 2 und vorgesehen sind, auf.
Die über Kreuz verbundenen MOS-Transistoren 14 a und 15 a werden als Reaktion auf das Leseverstärkeraktivierungssignal Φ SAN aktiviert zum Erniedrigen des Potentiales auf einer Bit-Leitung mit niedrigerem Potential von den gepaarten Bit-Leitungen BLA 1 und auf einen Massepotentialpegel. Die kreuzweise verbundenen MOS-Transistoren 16 a und 17 a werden als Reaktion auf das Lesever­ stärkeraktivierungssignal Φ SAP aktiviert zum Erhöhen des Potentiales auf einer Bit-Leitung mit höherem Potential der gepaarten Bit-Leitungen BLA 1 und auf einen Spannungsversorgungspotentialpegel.
Auf die gleiche Weise werden die über Kreuz verbundenen MOS-Transistoren 24 a und 24 b als Reaktion auf das Leseverstärkeraktivierungssignal Φ SAN aktiviert zum Verringern des Potentiales auf einer Bit-Leitung mit niedrigerem Potential der gepaarten Bit­ Leitungen BLA 2 und auf den Massepotentialpegel. Die über Kreuz verbundenen MOS-Transistoren 26 a und 27 a werden als Reaktion auf das Leseverstärkeraktivierungssignal Φ SAP aktiviert zum Erhöhen des Potentiales auf einer Bit-Leitung mit höherem Potential der gepaarten Bit-Leitungen BLA 2 und auf den Spannungs­ versorgungspotentialpegel.
Der Spalten-Gateblock 93 a weist Übertragungsgates Q 1, Q 2, Q 3 und Q 4 auf. Die Übertragungsgates Q 1 und Q 2 werden als Reaktion auf das Ausgangssignal des Spaltendecodierers 92 eingeschaltet zum Verbinden der Bit-Leitungen BLA 1 und mit den Dateneingangs-/ -ausgangsbussen I/O bzw. . Die Übertragungsgates Q 3 und Q 4 werden als Reaktion auf das Ausgangssignal des Spaltendecodierers 92 eingeschaltet zum Verbinden der Bit-Leitungen BLA 2 und mit den Dateneingangs-/-ausgangsbussen I/O bzw. . Als Resultat wird ein Paar von Bit-Leitungen durch das Ausgangssignal des Spaltendecodierers 92 ausgewählt und mit den Dateneingangs-/-aus­ gangsbussen I/O und verbunden.
Die Unter-Matrix A weist eine Mehrzahl von Speicherzellen auf, die matrix-förmig angeordnet sind. In Fig. 2 ist nur eine Speicherzelle MC, die mit einer Wortleitung WL und einer Bit-Leitung BLA 2 verbunden ist, gezeigt. Da diese Bit-Leitung eine gefaltete Bit-Leitungsstruktur aufweist, ist nur eine einzige Speicherzelle an einem der Kreuzungspunkte eines Paares von Bit-Leitungen und einer einzelnen Wortleitung vorgesehen. Die Speicherzelle MC weist einen Kondensator C zum Speichern von Information in der Form von Ladungen und ein Übertragungsgate Q auf, das auf das Potential auf der Wortleitung zum Verbinden des Kondensators C mit der Bit-Leitung reagiert.
Die Unter-Matrix B weist die gleiche Struktur wie die der Unter- Matrix A auf. In Fig. 2 sind nur die Übertragungsgates Q 5, Q 6, Q 7 und Q 8 in dem Spalten-Gateblock 93 b speziell gezeigt.
Fig. 3 ist ein Wellenformdiagramm, das den Betrieb zu dem Zeitpunkt der Tätigkeit des Erfassens des in Fig. 1 und 2 gezeigten DRAMs zeigt. Unter Bezugnahme auf die Fig. 1 bis 3 wird jetzt die Tätigkeit des konventionellen DRAMs beschrieben.
Wenn das externe Taktsignal Ext. fällt, wird ein aktiver Betriebszyklus des DRAMs gestartet. Wenn das externe Taktsignal Ext. fällt, fällt ebenfalls das interne Signal von dem RAS-Puffer 104. Das Ausgleichssignal Φ EQ von dem Ausgleichssignalgenerator 100 fällt als Reaktion auf das Fallen des internen Signales , so daß die Ausgleichstransistoren 13 a, 13 b 23 a und 23 b und die Übertragungstransistoren 11 a, 11 b, 12 a, 12 b, 21 a, 21 b, 22 a und 22 b abgeschaltet werden. Als Resultat wird das Vorladen von jeder Bit-Leitung beendet, und die Bit-Leitungen in jedem Paar von Bit-Leitungen werden elektrisch getrennt. Vorladen und Ausgleichen sind in beiden Blöcken zu der gleichen Zeit beendet.
Der Adreßpuffer 105 verriegelt ein externes Adreßsignal Ext. Add als Reaktion auf das Fallen des Signales und überträgt dasselbe zu den Zeilendecodierern 94 a und 94 b. Der Wortleitungsaus­ wahltreiber 106 a wird dann durch die von dem Adreßpuffer 105 angelegte Blockauswahladresse aktiviert, so daß das Wortleitungstreibersignal WLA als Reaktion auf das Fallen des Signales erzeugt wird. Da der Wortleitungsauswahltreiber 106 b nicht durch die Blockauswahladresse zu dieser Zeit aktiviert wird, bleibt das Wortleitungstreibersignal WLB auf einem "L"-Pegel. Der Zeilendecodierer 94 a wählt eine einzelne Wortleitung WL durch ein Zeilenadreßsignal aus und überträgt das Wortleitungstreibersignal WLA zu der ausgewählten Wortleitung WL. Daher steigt das Potential auf der ausgewählten Wortleitung WL, so daß in der Speicherzelle MC gespeicherte Information zu der Bit-Leitung BLA (oder ) übertragen wird. Als Resultat erscheint die Potentialdifferenz, die der in der Speicherzelle MC gespeicherten Information entspricht, zwischen den Bit-Leitungen BLA und . Der Lesever­ stärkeraktivierungssignalgenerator 103 a wird dann durch die Blockauswahladresse Ai aktiviert, so daß das Leseverstärkeraktivierungssignal Φ SAP steigt und das Leseverstärkeraktivierungssignal Φ SAN fällt, wodurch jeder Leseverstärker in der Gruppe 93 a von Leseverstärkern aktiviert wird. Als ein Resultat wird die Potentialdifferenz zwischen jedem Paar von Bit-Leitungen verstärkt, so daß das Potential auf jeder Bit-Leitung ein Spannungsversorgungspotential, nämlich einen Vcc-Pegel, oder ein Massepotential, nämlich einen Vss-Pegel, erreicht. Da der Leseverstärkeraktivie­ rungssignalgenerator 103 b in der Unter-Matrix B zu dem Zeitpunkt nicht durch die Blockauswahladresse aktiviert wird, wird die Nachweistätigkeit nicht in der Unter-Matrix B durchgeführt. Der Spaltendecodierer 92 wählt ein Paar von Bit-Leitungen durch ein von dem Adreßpuffer 105 angelegtes Spaltenadreßsignal aus. Dann wird ein mit dem ausgewählten Paar von Bit-Leitungen verbundenes Übertragungsgate eingeschaltet, so daß das Potential auf dem ausgewählten Paar von Bit-Leitungen zu den Eingangs-/Ausgangsbussen I/O und übertragen wird. Die zu den Dateneingangs-/-ausgangs­ bussen I/O und übertragenen Daten werden als Ausgangsdaten D OUT nach außen durch den Vorverstärker 111 und den Ausgangspuffer 112 gesandt. Dann steigt das externe Taktsignal Ext. . Folglich steigt das interne Taktsignal so, daß ein Betriebszyklus vollendet wird, das Potential auf der ausgewählten Wortleitung fällt. Nachdem daher die Tätigkeit zum Wiederherstellen der verstärkten Signalspannung auf jedem Paar von Bit-Leitungen zu den originalen Speicherzellen beendet ist, steigt das Ausgangssignal Φ EQ auf den "H"-Pegel, so daß die Vorladungs- und Aus­ gleichstätigkeit wiederum durchgeführt wird. Als Resultat wird das Potential auf jeder Bit-Leitung so aufgeladen, daß es das Potential V BL (=½ Vcc) ist. Da ein Paar von Bit-Leitungen in der zugegriffenen Unter-Matrix auf einen mittleren Potentialpegel zwischen dem "H"-(=Vcc)-Pegel und dem "L"-(=Vss)-Pegel zu der Zeit ausgeglichen ist, muß die Spannung V BL eines Ausgangssignales des V BL -Generators 101 ebenfalls auf den gleichen mittleren Potential-Pegel, nämlich ½ Vcc, gesetzt werden.
In dem DRAM des oben beschriebenen teilweisen Aktivierungssystemes wird das Potential auf einem Paar von Bit-Leitungen, die in einer Unter-Matrix enthalten sind, auf die nicht zugegriffen wird, durch einen Leckstrom, der in jeder Bit-Leitung erzeugt wird, erniedrigt, wenn nur auf eine der Unter-Matrizen kontinuierlich zugegriffen wird. Zum Ausgleichen der Erniedrigung in dem Ausgleichs-/Vorladungspotential auf dem Paar von Bit-Leitungen wird ein V BL -Generator zum Erzeugen der Bit-Leitungs-Ladungsspannung V BL benötigt. Selbst wenn jedoch solch ein V BL -Generator vorgesehen ist, wird das Vorladungs-/Ausgleichspotential auf jedem Paar von Bit-Leitungen, die in einer Unter-Matrix enthalten sind, auf die nicht zugegriffen wird, durch den Leckstrom erniedrigt, wenn nur auf eine der Unter-Matrizen kontinuierlich zugegriffen wird (siehe Fig. 3).
Weiterhin wird eine Spannungsversorgung des DRAMs als Spannungsversorgung des V BL -Generators benutzt. Wenn daher die Abhängigkeit des V BL -Generators von der Versorgungsspannung nicht optimiert ist, wird die Ladungsspannung V BL durch die Variation der Versorgungsspannung Vcc beeinflußt, so daß das Vorladungspotential auf der Bit-Leitung von dem optimalen Wert für die Nachweistätigkeit abweicht. Als Resultat wird der Betriebsspielraum des Leseverstärkers verringert, so daß Information nicht präzise ausgelesen werden kann.
Zusätzlich ist die Ladungsspannung V BL auf den halben Wert der Leistungsversorgungsspannung Vcc gesetzt. Es ist jedoch schwierig, eine Schaltung zum genauen Erzeugen der Spannung ½ Vcc zu erreichen.
Ein DRAM, der eine Mehrzahl von unterteilten Blöcken einer Speichermatrix aufweist und ein Viertel der unterteilten Blöcke während jedes RAS-Betriebszyklusses aktiviert, ist von T. Furuyama u. a. unter dem Titel "An Experimental 4Mb CMOS DRAM", IEEE, International Solid-State Circuits Conference Digest of Technical Papers, 1986, Seiten 272-273 beschrieben. Obwohl der DRAM nach dem Stand der Technik teilweise eine Speichermatrix aktiviert, wird die Spannung V BL zum Vorladen/Ausgleichen von jedem Paar von Bit-Leitungen benutzt, so daß ein V BL -Generator benötigt wird.
Ein System zum Vorladen/Ausgleichen von jedem Paar von Bit-Leitungen ohne Benutzung des V BL -Generators ist von A. Mohsen u. a. unter dem Titel "The Design an Performance of CMOS 25K Bit DRAM Device", IEEE Journal of Solid-State Circuits, Bd. SC-19, Nr. 5, Oktober 1984, Seiten 610-618 beschrieben. In diesem Stand der Technik ist ein DRAM-System beschrieben, bei dem jede Bit-Leitung auf dem Spannungsversorgungspotentialpegel Vcc oder auf dem Massepotentialpegel Vss bei einem normalen Vorladungszyklus gehalten wird, und bei dem jedes Paar von Bit-Leitungen am Anfang eines aktiven Zyklusses ausgeglichen wird. Der DRAM nach dem Stand der Technik hält aktiv Bit-Leitungen auf dem Spannungsversorgungspotentialpegel Vcc oder auf dem Massepotentialpegel Vss und gleicht jedes Paar von Bit-Leitungen am Anfang eines aktiven Zyklusses aus. Daher ist die Schaltungsstruktur kompliziert.
Es ist daher Aufgabe der Erfindung, die Nachteile eines herkömmlichen DRAMs in einem teilweise aktivierten System zu verhindern und einen DRAM in einem teilweise aktivierten System zu schaffen, in dem das Vorladungs-/Ausgleichspotential auf einer Bit-Leitung nicht verringert wird, bei einer einfachen Schaltungsstruktur ohne Benutzung eines V BL -Generators.
Der erfindungsgemäße DRAM ist so angepaßt, daß ein Paar von Bit- Leitungen, die in einer Unter-Matrix mit einer auszuwählenden Wortleitung (oder Speicherzelle) enthalten ist, ausgeglichen wird und daß ein Leseverstärker, der mit dem Paar von in der Unter-Matrix enthaltenen Bit-Leitungen verbunden ist, inaktiv gesetzt wird, nachdem ein Taktsignal fällt, und der inaktive Leseverstärker wird aktiv gesetzt, nachdem das Potential auf der ausgewählten Wortleitung steigt, während ein Leseverstärker, der in einer Matrix ohne Auszuwählen der Wortleitung enthalten ist, unabhängig von einem Betriebszyklus aktiv bleibt.
In dem System des teilweise Aktivierens der Speicherzellenmatrix in dem DRAM nach der Erfindung werden alle Leseverstärker aktiv gesetzt, bevor das Taktsignal fällt, so daß das Potential auf einer Bit-Leitung auf einem "H"- oder "L"-Potentialpegel in dem vorherigen Zyklus gehalten wird, und es werden nur Paare von Bit- Leitungen in einer Unter-Matrix mit einer ausgewählten Wortleitung durch die Leseverstärker und Ausgleichstransistoren vor dem Steigen des Potentiales auf der Wortleitung ausgeglichen, nachdem das Taktsignal fällt, so daß das Potential auf den Bit-Leitungen genau auf einen mittleren Pegel zwischen den "H"- und "L"- Pegel gesetzt wird, und ein V BL -Generator zum Aufladen der Bit- Leitung auf das Vorladungs-/Ausgleichspotential wird nicht benötigt.
Weitere Merkmale und Zweckmäßigkeiten des erfindungsgemäßen dynamischen Direktzugriffsspeichers ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigt
Fig. 1 ein Diagramm, das schematisch die gesamt Struktur eines konventionellen DRAMs zeigt;
Fig. 2 ein Diagramm, das in mehr Einzelheiten eine Struktur eines Bit-Leitungsabschnittes eines konventionellen DRAMs des teilweise aktivierenden Systemes zeigt;
Fig. 3 ein Wellenformdiagramm, das die Tätigkeit zu dem Zeitpunkt des Erfassens des konventionellen DRAMs eines teilweise aktivierenden Systemes zeigt;
Fig. 4 ein Diagramm, das die Struktur eines Hauptabschnittes einer erfindungsgemäßen Ausführungsform eines DRAMs vom teilweise aktivierenden System zeigt;
Fig. 5 ein Blockdiagramm, das eine Struktur eines Haupt­ steuersignalgenerators zeigt, wie er in einer erfindungsgemäßen Ausführungsform des DRAMs benutzt wird; und
Fig. 6 ein Wellenformdiagramm, das den Betrieb einer erfindungsgemäßen Ausführungsform eines DRAMs mit einem teilweise aktivierenden System zeigt.
Fig. 4 ist ein Diagramm, das eine Struktur eines Hauptabschnittes eines DRAMs vom partiellen, aktivierenden System gemäß einer Ausführungsform der Erfindung zeigt, er entspricht einer Struktur des konventionellen DRAMs von einem partiellen, aktivierenden System, wie er in Fig. 2 gezeigt ist.
Bezugnehmend nun auf Fig. 4: eine Speichermatrix ist in Unter- Matrizen A und B unterteilt. Jede der Unter-Matrizen A und B weist eine Mehrzahl von Wortleitungen, eine Mehrzahl von Bit- Leitungen und eine Mehrzahl von Speicherzellen auf, die in einer Matrix von Zeilen und Spalten angeordnet sind. Zur Vereinfachung der Abbildung sind nur zwei Paare von Bit-Leitungen (d. h. vier Bit-Leitungen) BLA 1, , BLA 2 und und eine mit einer Wortleitung WL und der Bit-Leitung BLA 2 verbundenen Speicherzelle in Fig. 4 gezeigt.
Im Zusammenhang mit der Unter-Matrix A ist ein Ausgleichsblock 90 a, der als Reaktion auf ein Ausgleichssignal Φ EQA aktiviert wird, zum Ausgleichen des Potentiales auf jedem Paar von Bit-Leitungen, eine Gruppe 91 a von Leseverstärkern, die als Reaktion auf Leseverstärkeraktivierungssignale Φ SAP und Φ SAN aktiviert werden, zum Erfassen und Verstärken der Potentialdifferenz zwischen jedem Paar von Bit-Leitungen und ein Spaltenauswahlgateblock 93 a, der auf ein Ausgangssignal eines Spaltendecodierers 92 reagiert, zum Verbinden eines Paares von Bit-Leitungen mit Dateneingangs-/-aus­ gangsbussen I/O und vorgesehen.
Der Ausgleichsblock 90 a weist n-Kanal-MOS-Tansistoren 13 a, 23 a, . . . auf, von denen jeder entsprechend zu jedem Paar von Bit- Leitungen vorgesehen ist. Die MOS-Transistoren 13 a, 23 a, . . . werden als Reaktion auf das Ausgleichssignal Φ EQA eingeschaltet zum elektrischen Miteinanderverbinden der Bit-Leitungen BLA 1 und BLA 2 und von jedem Paar von Bit-Leitungen und zum Ausgleichen des Potentiales auf jedem Paar von Bit-Leitungen. Die Gruppe 91 a von Leseverstärkern weist einen p-MOS-Leseverstärker und einen n-MOS-Leseverstärker auf, die jeder entsprechend zu jedem Paar von Bit-Leitungen vorgesehen sind.
Die dem Paar von Bit-Leitungen BLA 1 und entsprechenden Leseverstärker weisen einen p-MOS-Leseverstärker, der über Kreuz miteinander verbundene p-Kanal-MOS-Transistoren 16 a und 17 a zum Erhöhen des Potentiales auf einer Bit-Leitung mit höherem Potential des Paares von Bit-Leitungen BLA 1 und auf einen Spannungs­ versorgungspotentialpegel Vcc als Reaktion auf das Leseverstär­ keraktivierungssignal Φ SAP aufweist, und einen n-MOS-Leseverstärker, der über Kreuz miteinander verbundene n-Kanal-MOS-Transistoren 14 a und 15 a, die als Reaktion auf das Leseverstärkeraktivierungssignal Φ SAN aktiviert werden, zum Verringern des Potentiales auf einer Bit-Leitung mit niedrigerem Potential des Paares von Bit-Leitungen BLA 1 und auf einen Massepotentialpegel Vss aufweist, auf.
Der dem Paar von Bit-Leitungen BLA 2 und entsprechende Leseverstärker weist einen p-MOS-Leseverstärker mit über Kreuz miteinander verbundenen p-Kanal-MOS-Transistoren 26 a und 27 a, die als Reaktion auf das Leseverstärkeraktivierungssignal Φ SAP aktiviert werden, zum Erhöhen des Potentiales von einer Bit-Leitung mit einem höheren Potential von dem Paar von Bit-Leitungen BLA 2 und auf den Spannungsversorgungspotentialpegel Vcc und einen n-MOS-Leseverstärker mit über Kreuz miteinander verbundenen n-Kanal-MOS-Transistoren 24 a und 25 a, der als Reaktion auf das Leseverstärkeraktivierungssignal Φ SAN aktiviert wird, zum Erniedrigen des Potentiales auf einer Bit-Leitung mit niedrigerem Potential auf den Massepotentialpegel Vss auf.
Der Spaltenauswahlgateblock 93 a weist Übertragungsgates Q 1, Q 2, Q 3 und Q 4 auf, die für die Bit-Leitungen BLA 1, , BLA 2 bzw. vorgesehen sind. Die Übertragungsgates Q 1 und Q 2 werden als Reaktion auf das Ausgangssignal (decodiertes Spaltenadreßsignal) des Spaltendecodierers 92 zum Verbinden der Bit-Leitungen BLA 1 und mit den Dateneingangs-/-ausgangsbussen I/O bzw. ein­ geschaltet. Die Übertragungsgates Q 3 und Q 4 werden als Reaktion auf das Ausgangssignal des Spaltendecodierers 92 zum Verbinden der Bit-Leitungen BLA 2 und mit den Dateneingangs-/-ausgangs­ bussen I/O bzw. eingeschaltet.
Auf die gleiche Weise sind im Zusammenhang mit der Unter-Matrix B ein Ausgleichsblock 90 b, der als Reaktion auf das Ausgleichssignal Φ EQB aktiviert wird, zum Ausgleichen des Potentiales auf jedem Paar von Bit-Leitungen, eine Gruppe 91 b von Leseverstärkern, die als Reaktion auf das Leseverstärkeraktivierungssignal Φ SBP und Φ SBN aktiviert wird, zum Erfassen und Verstärken der Potentialdifferenz zwischen jedem Paar von Bit-Leitungen, und ein Spaltenauswahlgateblock 93 b, der auf das Ausgangssignal des Spaltendecodierers 92 reagiert, zum Verbinden eines Paares von Bit- Leitungen mit den Dateneingangs-/-ausgangsbussen I/O und vorgesehen. In Fig. 4 sind nur Übertragungsgates Q 5, Q 6, Q 7 und Q 8 in dem Spaltenauswahlgateblock 93 b dargestellt. Die Gruppe 91 b von Leseverstärkern, der Ausgleichsblock 90 b und die Unter-Matrix B haben jedoch die gleiche Struktur wie die der Gruppe 91 a von Leseverstärkern, des Ausgleichsblockes 90 a bzw. der Unter-Matrix A. Zusätzlich sind auf die gleiche Weise wie bei dem Paar von Bit-Leitungen BLA 1 und ein Ausgleichstransistor, ein Leseverstärker und ein Spaltenauswahlgatetransistor für ein Paar von Bit-Leitungen (nicht abgebildet) vorgesehen.
Wie in Fig. 4 gesehen werden kann, ist ein Vorladungstransistor zum Vorladen einer Bit-Leitung auf ½ Vcc (=V BL ) nicht vorgesehen, und daher wird die Vorladungsspannung V BL nicht erzeugt, im Gegensatz zu der Struktur des in Fig. 2 gezeigten konventionellen DRAMs.
In der in Fig. 4 gezeigten Struktur sind die Zeiten des Erzeugens der Steuersignale Φ SAP , Φ SAN , Φ SBP , Φ SBN , Φ EQP und Φ EQA unterschiedlich zu denen eines konventionellen DRAMs.
Fig. 5 ist ein Blockdiagramm, das die Struktur eines jeden Steuersignalgenerators des erfindungsgemäßen DRAMs zeigt.
Bezugnehmend auf Fig. 5: Im Zusammenhang mit der Unter-Matrix A ist ein Ausgleichssignalgenerator 52 a, der auf eine Blockauswahladresse Ai von einem Adreßpuffer 105 und ein internes Taktsignal von einem RAS-Puffer 104 reagiert, zum Erzeugen eines Aus­ gleichssignales Φ EQA , ein Wortleitungsauswahlsignalgenerator 50 a, der auf die Blockauswahladresse Ai von dem Adreßpuffer 105, auf das interne Taktsignal von dem RAS-Puffer 104 und das Ausgleichssignal Φ EQA , von dem Ausgleichssignalgenerator 52 a reagiert, zum Erzeugen eines Wortleitungsauswahlsignales WLA und eine Leseverstärkeraktivierungsschaltung 51 a, die auf das interne Taktsignal von dem RAS-Puffer 104, das Wortleitungsauswahlsignal WLA von dem Wortleitungsauswahlsignalgenerator 50 a und die Blockauswahladresse Ai reagiert, zum Erzeugen der Leseverstärker­ aktivierungssignale Φ SAP und Φ SAN , vorgesehen.
Wenn die Blockauswahladresse Ai die Unter-Matrix A bezeichnet, setzt der Ausgleichssignalgenerator 52 a das Ausgleichssignal Φ EQA aktiv (d. h. auf einen "H"-Pegel) als Reaktion auf das Fallen des internen Taktsignales RAS und legt es an den Ausgleichsblock 90 a an.
Das Signal WLA von dem Wortleitungsauswahlsignalgenerator 50 a steigt als Reaktion auf das Fallen des Ausgleichssignales Φ EQA und fällt als Reaktion auf das Steigen des internen Taktsignales RAS. Das Signal WLA wird zu der ausgewählten Wortleitung WL in der Unter-Matrix A durch einen Zeilendecodierer (nicht gezeigt) übertragen.
Die Leseverstärkeraktivierungsschaltung 51 a wird als Reaktion auf die Blockauswahladresse Ai aktiviert zum Erzeugen eines Leseverstärkeraktivierungssignales Φ SAN , das auf einem "H"-Pegel bleibt, bis eine vorbestimmte Zeitdauer abgelaufen ist von dem Fallen des -Signales an als Reaktion auf das Steigen des Wortleitungsaus­ wahlsignales WLA, und zum Erzeugen eines Leseverstärkeraktivie­ rungssignales Φ SAP , das auf einem "L"-Pegel bleibt, bis eine vorbestimmte Zeitdauer von demFallen des RAS-Signales als Reaktion auf das Steigen des Wortleitungsauswahlsignales WLA abgelaufen ist. Diese Aktvierungssignale Φ SAN und Φ SAP werden der Gruppe 91 a von Leseverstärkern zugeführt. Nur wenn auf die Unter-Matrix A zugegriffen wird, wird also jeder Leseverstärker in der Gruppe 91 a von Leseverstärkern inaktiv gesetzt von dem Zeitpunkt an, an dem jedes Paar von Bit-Leitungen ausgeglichen ist, bis zu dem Zeitpunkt, an dem die Lesetätigkeit von jedem Paar von Bit-Leitungen begonnen wird, und sie werden aktiv gesetzt während der anderen Zeitdauer.
Auf die gleiche Weise sind im Zusammenhang mit der Unter-Matrix B ein Wortleitungsauswahlsignalgenerator 50 b zum Erzeugen des Wortleitungsauswahlsignales WLB, eine Leseverstärkeraktivierungsschaltung 51 b zum Erzeugen der Leseverstärkeraktivierungssignale Φ SBP und Φ SBN und ein Ausgleichssignalgenerator 52 b zum Erzeugen des Ausgleichssignales Φ EQB vorgesehen. Der Zeitpunkt des Erzeugens von jedem Steuersignal ist der gleiche wie der Zeitpunkt zum Erzeugen eines jeden Steuersignales in den entsprechenden Schaltkreisen, die für die Unter-Matrix A vorgesehen sind. Genauer gesagt, nur wenn eine Blockauswahladresse Ai von dem Adreßpuffer 105 die Unter-Matrix B bezeichnet, werden die Leseverstärker in der Unter-Matrix B inaktiv gesetzt und das Wortleitungsauswahlsignal WLB zu der ausgewählten Wortleitung übertragen. Wenn und falls auf die Unter-Matrix B nicht zugegriffen wird, bleibt das Ausgleichssignal Φ EQB auf dem "L"-Pegel, das Leseverstärkeraktivierungssignal Φ SBN bleibt auf dem "L"-Pegel, das Aktivierungssignal Φ SBP bleibt auf dem "H"-Pegel, und das Auswahlsignal WLB bleibt auf dem "L"-Pegel. Zu der Zeit werden nur die Leseverstär­ keraktivierungssignale Φ SBN und Φ SBP aktiviert.
Fig. 6 ist ein Wellenformdiagramm, das die Tätigkeit zu dem Zeitpunkt des Lesens des DRAMs eines partiellen Aktivierungssystemes nach einer Ausführungsform der Erfindung zeigt.
Bezugnehmend auf Fig. 4 bis 6 wird jetzt eine Beschreibung der Lesetätigkeit des erfindungsgemäßen DRAMs gegeben.
Bevor ein neuer Betriebszyklus begonnen wird (das Taktsignal RAS ist auf dem "H"-Pegel), sind die Leseverstärkeraktivierungssignale Φ SAP und Φ SBP auf dem "H"-Pegel, die Leseverstärkeraktivierungssignale Φ SAN und Φ SBN sind auf dem "L"-Pegel, und somit sind alle Leseverstärker in den Gruppen 91 a und 91 b von Leseverstärkern aktiviert. Somit hält jede Bit-Leitung das Potential (das Spannungsversorgungspotential Vcc oder das Massepotential Vss), das während des vorigen Betriebszyklusses erfaßt und verstärkt worden war.
Wenn das interne Taktsignal als Reaktion auf das Fallen des externen Taktsignales Ext. fällt, wird ein neuer Betriebszyklus begonnen. Das Taktsignal stellt in dem Adreßpuffer 105 den Zeitpunkt der Taktimpulse des externen Adreßsignales Ext. Add zur Verfügung. Die Blockauswahladressen Ai und und das Zeilenadreßsignal werden von dem Adreßpuffer 105 erzeugt. Wenn die Blockauswahladressen Ai und die Unter-Matrix A bezeichnen, wird die Ausgleichsschaltung 52 a durch die Blockauswahladresse Ai aktiviert, so daß das Ausgleichssignal Φ EQA auf den "H"-Pegel als Reaktion auf das Fallen des Taktsignales steigt. Zu der gleichen Zeit werden die Leseverstärkeraktivierungssignale Φ SAP und Φ SAN von der Leseverstärkeraktivierungsschaltung 51 a inaktiv gesetzt, d. h., das Signal Φ SAP nimmt den "L"-Pegel und das Signal Φ SAN nimmt den "H"-Pegel an. Daher sind die Paare von Bit-Leitungen BLA 1 und und BLA 2 und in der Unter-Matrix A elektrisch durch die Übertragungsgates 13 a und 23 a in dem Ausgleichsblock 90 a verbunden, und die Bit-Leitungen BLA 1, , BLA 2 und in den Paaren von Bit-Leitungen sind ausgeglichen auf einem mittleren Potentialpegel ½ Vcc zwischen dem Spannungsversor­ gungspotentialpegel Vcc und dem Massepotentialpegel Vss.
Da andererseits die Blockauswahladresse die Unter-Matrix B nicht bezeichnet, ist der Ausgleichssignalgenerator 52 b inaktiv. Zusätzlich werden beide Leseverstärkeraktivierungssignale Φ SBP und Φ SBN von der Leseverstärkeraktivierungsschaltung 51 b aktiviert. Jede Bit-Leitung in der Unter-Matrix B hält den "H"-(=Vcc) oder den "L"-(=Vss)-Pegel, der während des vorigen Betriebszyklusses erfaßt und verstärkt worden war.
Wenn das Ausgleichssignal Φ EQA dann fällt, wird das Wortleitungsauswahlsignal WLA, das auf den "H"-Pegel als Reaktion auf das Fallen von RAS steigt, von dem Wortleitungsauswahlsignalgenerator 50 a erzeugt. Das Wortleitungsauswahlsignal WLA wird zu einer durch eine Zeilenadresse durch einen Zeilendecodierer bezeichneten einzelnen Wortleitung übertragen. Daher erscheint die Potentialdifferenz, die der in den Speicherzellen, die mit der ausgewählten Wortleitung verbunden sind, enthaltenen Information entspricht, auf jedem Paar von Bit-Leitungen. Wenn das Wortleitungsauswahlsignal WLA steigt, werden die Leseverstärkeraktivierungssignale Φ SAN und Φ SAP inaktiv gesetzt, d. h., das Aktivierungssignal Φ SAN wird auf den "L"-Pegel geändert, und das Aktivierungssignal Φ SAP wird auf den "H"-Pegel geändert, nachdem eine vorbestimmte Zeitdauer von dem Ansteigen von WLA vergangen ist. Jeder Leseverstärker der Gruppe 91 a wird wieder aktiviert, so daß die Potentialdifferenz zwischen jedem Paar von Bit-Leitungen in der Unter-Matrix A erfaßt und verstärkt wird. Danach wird ein Paar von Bit-Leitungen in der Unter-Matrix A als Reaktion auf das decodierte Spaltenadreßsignal von dem Spaltendecodierer 92 ausgewählt, so daß die in dem ausgewählten Paar von Bit-Leitungen gespeicherte Information durch das Spaltenauswahlgate 93 a und die Dateneingangs-/-ausgangsbusse I/O und ausgelesen wird. Zu der gleichen Zeit wird die verstärkte Signalspannung in jedem Paar von Bit-Leitungen neu in die ursprüngliche Speicherzelle geschrieben. Dann fällt das Wortleitungsauswahlsignal WLA, und das Potential auf der ausgewählten Wortleitung fällt als Reaktion auf das Steigen des internen Taktsignales RAS. Dann ist ein Betriebszyklus beendet. Zu der Zeit werden in beiden Unter-Matrizen A und B alle Leseverstärkeraktivierungssignale Φ SAP , Φ SAN , Φ SBN und Φ SBP aktiviert, und die Bit-Leitungen in der Speicherzellenmatrix sind entweder auf dem "H"-Pegel oder "L"-Pegel.
Wenn ein Zugriff auf die Speicherzelle in der Unter-Matrix B gemacht wird, wird jedes Paar von Bit-Leitungen in der Unter-Matrix B ausgeglichen, wird jeder Leseverstärker in der Gruppe 91 b von Leseverstärkern inaktiviert, steigt das Potential auf der ausgewählten Wortleitung, wird die Potentialdifferenz zwischen jedem Paar von Bit-Leitungen erfaßt und verstärkt und wird die verstärkte Signalspannung wieder in die entsprechenden ursprünglichen Speicherzellen als Reaktion auf die Blockauswahladresse von dem Adreßpuffer 105 geschrieben, zu der gleichen Zeit wie die Zeit des Zugriffes auf die oben beschriebene Unter-Matrix A.
Obwohl in dem oben beschriebenen Ausführungsbeispiel der Betrieb zum teilweise Aktivieren einer Speicherzellenmatrix, die in zwei Unter-Matrizen A und B unterteilt ist, beispielhaft beschrieben ist, kann die Speicherzellenmatrix in eine Mehrzahl von Unter- Matrizen wie vier oder acht Unter-Matrizen unterteilt werden, in diesem Fall kann der gleiche Effekt wie in der oben beschriebenen Ausführungsform erzielt werden.
Da, wie vorangehend beschrieben worden ist, ein Paar von Bit-Leitungen zu dem Beginn eines aktiven Zyklus (unmittelbar vor dem Steigen des Potentiales auf einer Wortleitung) nur in bezug auf eine Unter-Matrix, die eine auszuwählende Wortleitung (oder Speicherzelle) aufweist, ausgeglichen wird und das während des vorigen Zyklusses erfaßte und verstärkte Potential in jeder Bit-Leitung selbst in dem aktiven (Betriebs-)Zyklus in bezug auf eine Unter-Matrix, die keine ausgewählte Wortleitung aufweist, gehalten wird, kann das mittlere Potential auf der Bit-Leitung, das als Referenzpotential für die in der Speicherzelle gespeicherten Informationen dient, genau eingestellt werden, und eine Konstant- Spannungs-Schaltung zum Ausgleichen/Vorladen der Bit-Leitung ist nicht erforderlich, so daß die Bit-Struktur vereinfacht ist und eine genaue Meßtätigkeit der Information der Speicherzelle durchgeführt werden kann.

Claims (14)

1. Dynamischer Direktzugriffsspeicher mit
einer Speichermatrix (A, B) zum Speichern von Information mit einer Mehrzahl von Speicherzellen (MC), die in einer Matrix von Zeilen und Spalten angeordnet sind;
einer Mehrzahl von Wortleitungen (WL), die jeweils die in der Spaltenrichtung ausgerichteten Speicherzellen (MC) miteinander verbinden;
einer Mehrzahl von Paaren von Bit-Leitungen (BLA 1, , BLA 2, ), die mit den in der Zeilenrichtung ausgerichteten Speicherzellen (MC) verbunden sind und eine gefaltete Bit-Leitungsstruktur haben;
einer Mehrzahl von Leseverstärkern (91 a, 91 b), die mit den entsprechenden Paaren von Bit-Leitungen (BLA 1, , BLA 2, ) verbunden sind zum Erfassen und Verstärken der Potentialdifferenz zwischen den Paaren von Bit-Leitungen (BLA 1, , BLA 2, ) und
einer Ausgleichseinrichtung (90 a, 90 b, 13 a, 23 a), die mit jedem der Paare von Bit-Leitungen (BLA 1, , BLA 2, ) zum Ausgleichen der Potentiale auf den Bit-Leitungen (BLA 1, , BLA 2, ) verbunden ist,
wobei die Speicherzellen-Matrix (A, B) in eine Mehrzahl von Unter-Matrizen (A), (B) unterteilt ist;
gekennzeichnet durch:
eine Wortleitungsauswahlsignalerzeugungseinrichtung (50 a, 50 b) zum Erzeugen eines Signales (WLA, WLB) zum Auswählen einer einzelnen Wortleitung aus der Mehrzahl von Wortleitungen (WL);
eine auf das Wortleitungsauswahlsignal (WLA, WLB) reagierende erste Aktivierungseinrichtung (52 a, 52 b) zum Aktivieren der Ausgleichseinrichtung (90 a, 90 b, 13 a, 23 a), die nur in einer Unter- Matrix (A), (B) enthalten ist, die eine während einer vorbestimmten ersten Zeitdauer auszuwählende Wortleitung (WLA, WLB) aufweist zum Ermöglichen, daß die Bit-Leitungspaare durch den Leseverstärker (91 a, 91 b) auf ein vorbestimmtes Potential aufgeladen werden;
eine auf das Wortleitungsauswahlsignal (WLA, WLB) reagierende erste Inaktivierungseinrichtung (52 a, 52 b) zum Inaktivieren der Leseverstärker (91 a, 91 b), die nur in der Unter-Matrix (A), (B) enthalten sind, die während einer vorbestimmten zweiten Zeitdauer die ausgewählte Wortleitung (WLA, WLB) aufweist;
eine auf das Wortleitungsauswahlsignal (WLA, WLB) reagierende zweite Aktivierungseinrichtung (52 a, 52 b) zum Aktivieren der ausgewählten Wortleitung und zum Auslesen von Information, die in den mit der Wortleitung verbundenen Speicherzellen (MC) gespeichert ist, auf die Bit-Leitungen, die mit den Speicherzellen (MC) verbunden sind, nachdem die Leseverstärker (91 a, 91 b) durch die Inaktivierungseinrichtung (52 a, 52 b) inaktiv gesetzt sind; und
eine auf das Wortleitungsauswahlsignal (WLA, WLB) reagierende dritte Aktivierungseinrichtung (52 a, 52 b) zum Aktivieren der Leseverstärker (91 a, 91 b) und zum Halten eines Zustandes, der durch die Leseverstärker (91 a, 91 b) erfaßt ist, nachdem die in den Speicherzellen (MC) gespeicherte Information auf die Bit- Leitungen durch die zweite Aktivierungseinrichtung (52 a, 52 b) ausgelesen ist.
2. Dynamischer Direktzugriffsspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Wortleitungsauswahlsignal­ erzeugungseinrichtung (50 a, 50 b) eine Einrichtung (52 a, 52 b) zum Erzeugen des Wortleitungsauswahlsignales (WLA, WLB) nach Beendigung der vorbestimmten ersten Zeitdauer aufweist.
3. Dynamischer Direktzugriffsspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste Aktivierungseinrichtung (52 a, 52 b) eine Einrichtung (52 a, 52 b), die auf ein Speicherzu­ griffsanforderungssignal (Ext. ) und ein Speicherzellen­ adressiersignal (Ext. Add) reagiert, zum Erzeugen eines Ausgleichseinrichtungssteuersignales zum Freigeben der Ausgleichseinrichtung (90 a, 90 b, 13 a, 23 a), die nur in der Unter-Matrix (A), (B) enthalten ist, die eine auszuwählende Wortleitung aufweist.
4. Dynamischer Direktzugriffsspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste Aktivierungseinrichtung (52 a, 52 b) eine Einrichtung (52 a, 52 b), die auf ein Speicherzu­ griffsanforderungssignal (Ext. ) und ein Speicherzellen­ adressiersignal (Ext. Add) reagiert zum Inaktivieren der Lese­ verstärker (91 a, 91 b), die nur in der Unter-Matrix (A), (B) enthalten sind, die die ausgewählte Wortleitung aufweist.
5. Dynamischer Direktzugriffsspeicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die zweite Aktivierungseinrichtung (52 a, 52 b) eine auf die Ausgleichseinrichtung (90 a, 90 b, 13 a, 23 a) reagierende Einrichtung (52 a, 52 b) zum Auslesen der gespeicherten Information aufweist.
6. Dynamischer Direktzugriffsspeicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die dritte Aktivierungseinrichtung (52 a, 52 b) eine auf die Wortleitungsauswahlsignalerzeugungseinrichtung (50 a, 50 b) reagierende Einrichtung (52 a, 52 b) zum Aktivieren der Leseverstärker (91 a, 91 b) aufweist.
7. Verfahren zum Zugreifen auf ausgewählte Speicherzellen und zum Aufladen von ausgewählten Bit-Leitungspaaren auf ein vorgewähltes Potential in einem dynamischen Zugriffsspeicher mit
einer Speicherzellenmatrix mit einer Mehrzahl von Speicherzellen, die in einer Matrix von Zeilen und Spalten angeordnet sind zum Speichern von Information,
einer Mehrzahl von Wortleitungen, die jeweils die in der Spaltenrichtung ausgerichteten Speicherzellen miteinander verbinden,
einer Mehrzahl von Paaren von Bit-Leitungen, die mit den in der Zeilenrichtung ausgerichteten Speicherzellen verbunden sind und eine gefaltete Bit-Leitungsstruktur haben,
einer Mehrzahl von Leseverstärkern, die mit den entsprechenden Paaren von Bit-Leitungen verbunden sind, zum Erfassen und Verstärken der Potentialdifferenz zwischen den Paaren von Bit-Leitungen und
einer Ausgleichseinrichtung, die mit jedem der Paare von Bit- Leitungen zum Ausgleichen der Potentiale auf den Bit-Leitungen verbunden ist,
wobei die Speicherzellenmatrix in eine Mehrzahl von Unter- Matrizen unterteilt ist,
gekennzeichnet durch
Erzeugen eines Signales ( Φ EQA , Φ EQB ) als Reaktion auf ein Wortleitungsauswahlsignal (WLA, WLB) während einer vorbestimmten ersten Zeitdauer zum Ausgleichen von Bit- Leitungspaaren nur in einer Unter-Matrix, die eine auszuwählende Wortleitung aufweist, wobei die Bit-Leitungspaare in den verbleibenden Unter-Matrizen auf ein vorbestimmtes Potential durch die Leseverstärker geladen werden;
Inaktivieren der Leseverstärker, die nur in der Unter-Matrix enthalten sind, die die ausgewählte Wortleitung enthält, als Reaktion auf das Wortleitungsauswahlsignal (WLA, WLB) während einer vorbestimmten zweiten Zeitdauer;
Aktivieren der ausgewählten Wortleitung und Auslesen der Information in den Speicherzellen, die mit der ausgewählten Wortleitung verbunden sind, auf die Bit-Leitungen, die mit den Speicherzellen verbunden sind, nachdem die Leseverstärker inaktiviert sind, als Reaktion auf das Wortleitungsauswahlsignal (WLA, WLB), und
Aktivieren der Leseverstärker und Halten eines Zustandes, der durch die Leseverstärker erfaßt wird, nachdem die in den Speicherzellen gespeicherte Information ausgelesen ist.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die vorbestimmte erste Zeitdauer beendet ist, bevor die ausgewählte Wortleitung aktiviert wird.
9. Verfahren nach Anspruch 7 oder 8, gekennzeichnet durch Erzeugen eines Speicherzugriffsanforderungssignales (Ext. ) und eines Speicherzellenadressiersignales (Ext. Add),
wobei der Schritt des Ausgleichens ausgeführt wird als Reaktion auf das Speicherzugriffsanforderungssignal (Ext. ) und das Speicherzellenadressiersignal (Ext. Add).
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß der Schritt des Ausgleichens Lesen des Speicherzellenadressiersignales (Ext. Add) und Bestimmen der Unter-Matrix, die die zu wählende Wortleitung aufweist, in Übereinstimmung mit dem Speicherzellenadressiersignal (Ext. Add) aufweist.
11. Verfahren nach Anspruch 7 oder 8, gekennzeichnet durch Erzeugen eines Speicherzugriffsanforderungssignales (Ext. ) und eines Speicherzellenadressiersignales (Ext. Add),
wobei der Schritt des Inaktivierens der Leseverstärker als Reaktion auf das Speicherzugriffsanforderungssignal (Ext. ) und das Speicherzellenadressiersignal (Ext. Add) ausgeführt wird.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß der Schritt des Inaktivierens der Leseverstärker
Lesen der Speicherzellenadressiersignale (Ext. Add) und
Inaktivieren der Leseverstärker, die nur in der die ausgewählte Wortleitung aufweisenden Unter-Matrix enthalten sind, in Übereinstimmung mit dem Speicherzellenadressiersignal (Ext. Add) aufweist.
13. Verfahren nach einem der Ansprüche 7 bis 12, dadurch gekennzeichnet, daß der Schritt des Aktivierens der ausgewählten Wortleitung und Auslesens der gespeicherten Information als Reaktion auf das Gleichsetzen der Bit-Leitungspaare ausgeführt wird.
14. Verfahren nach einem der Ansprüche 7 bis 13, dadurch gekennzeichnet, daß der Schritt des Aktivierens der Leseverstärker als Reaktion der Auswahl der Wortleitung ausgeführt wird.
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