DE102006004848A1

DE102006004848A1 - Verfahren und Vorrichtung zum Variieren eines aktiven Arbeitszyklus einer Wortleitung

Info

Publication number: DE102006004848A1
Application number: DE102006004848A
Authority: DE
Inventors: Klaus Nierle
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2005-02-02
Filing date: 2006-02-02
Publication date: 2006-10-05
Also published as: CN1838308B; CN1838308A; US7072234B1

Abstract

Ein Halbleiterspeicher wird geschaffen, der mindestens in einem Prüfmodus betrieben werden kann. Ein solcher Halbleiterspeicher umfasst eine Speichermatrix, welche eine Vielzahl von Speicherzellen aufweist, auf die über eine Vielzahl jeweiliger Wortleitungen und eine Vielzahl jeweiliger Bitleitungen zugegriffen werden kann. Ein Zeilendekodierertreiber kann betrieben werden, um zu einem ersten Zeitpunkt, der in Bezug zu einem ersten Signal festgelegt wird, eine Wortleitung aus der Vielzahl von Wortleitungen zu aktivieren und um die Wortleitung zu einem zweiten Zeitpunkt, der in Bezug zu einem zweiten Signal festgelegt wird, zu deaktivieren. Der Halbleiterspeicher umfasst ferner eine Vorladeschaltung, die betrieben werden kann, um die Bitleitung zu einem dritten Zeitpunkt vorzuladen, wobei der dritte Zeitpunkt nicht vor dem zweiten Zeitpunkt liegt. Eine Schaltung zur Verzögerung mit variabler Dauer kann betrieben werden, um das zweite Signal zu einer verzögerten Taktzeit nach dem ersten Signal und verzögert in Bezug zu dem ersten Signal auszugeben, wobei die verzögerte Taktzeit eine steuerbar variable Dauer aufweist.

Description

Technisches Gebiet
Die vorliegende Erfindung betrifft integrierte Halbleiterschaltungen und das Prüfen davon.
Hintergrund
Die Produktionsprüfung integrierter Halbleiterschaltungen, die hier auch als „Chips" bezeichnet werden, erfordert, dass nicht nur Bauelemente, die komplett versagen, sondern auch Bauelemente, die unzuverlässig arbeiten, d.h., deren Betrieb kurz vor dem Versagen steht, identifiziert und behandelt werden. Es ist üblich, unzuverlässige Bauelemente offline zu nehmen und durch Bauelemente zu ersetzen, welche die Prüfung bestehen, um zu vermeiden, dass die unzuverlässigen Bauelemente später versagen und dann eine kostspieligere Reparatur erforderlich machen. Alternativ dazu kann zugelassen werden, dass unzuverlässige Bauelemente Teil der Betriebskonfiguration bleiben, sofern der Chip auf angemessene Weise gekennzeichnet und die Unzuverlässigkeit seiner Bauelemente nachfolgenden Nutzern gegenüber, die den unzuverlässigen Chip in weitere Vorrichtungen integrieren, ausgewiesen wird. Anders ausgedrückt: Einige Chips, die unter bestimmten, eingeschränkten Bedingungen, beispielsweise bei weniger häufiger Benutzung, kürzerer Lebensdauer, kürzerer Einschaltzeit pro Tag oder bei besser geregelten Temperaturen, zufrieden stellend arbeiten, aber außerhalb solcher Bedingungen wahrscheinlich versagen würden, können dennoch eingesetzt werden, sofern sie als unzuverlässig gekennzeichnet werden und ihre Verwendung auf solche Einsatzgebiete eingeschränkt wird.
Halbleiterspeicher weisen spezielle Bauelemente auf, die Schwankungen der Betriebseigenschaften unterliegen, welche etwa von unvermeidlichen Ungleichmäßigkeiten bei der Verarbeitung der Bauelemente herrühren. Dies trifft besonders auf dynamische Direktzugriffsspeicher („DRAMs") zu, da beim Design von DRAMs eine Neigung dazu besteht, die Optimierung der Schaltungsdichte und der Kosten in den Vordergrund zu stellen. Solche Schwankungen können dazu führen, dass einige aus den Millionen (oder sogar Milliarden) von Speicherzellen eines DRAMs zum Zeitpunkt der Produktionsprüfung entweder versagen oder zu diesem Zeitpunkt unzuverlässig arbeiten. Unglücklicherweise können unzuverlässig arbeitende Speicherzellen in den Vorrichtungen, in welche die Chips später integriert werden, größeren Schaden anrichten als diejenigen, die bei der Anfangsprüfung komplett versagen. Häufig versagt die unzuverlässig arbeitende Speicherzelle im weiteren Verlaufe während der erwarteten Lebensdauer des DRAMs komplett. Die heutigen Erwartungen an die Langzeitzuverlässigkeit und an die Leistung von Vorrichtungen sind jedoch mit Fehlfunktionen von Speicherzellen, die im weiteren Verlaufe während der Nutzlebensdauer der Vorrichtung auftreten, nicht zu vereinen. Selbst wenn nur eine der unzuverlässigen Speicherzellen im weiteren Verlaufe versagt, werden die Zuverlässigkeit und die Leistung des DRAMs auf Weisen beeinträchtigt, die für den Endkunden nicht akzeptabel sind.
Daher müssen unzuverlässig arbeitende Speicherzellen genauso wie fehlerhafte Speicherzellen bereits zum Zeitpunkt der Produktionsprüfung aus der Konfiguration entfernt werden, um die Langzeitzuverlässigkeit und Nutzbarkeit des Chips sicherzustellen. Unzuverlässig arbeitende Speicherzellen und fehlerhafte Speicherzellen werden für gewöhnlich durch redundante Speicherzellen ersetzt, die auf dem Chip bereitstehen. Auf diese Weise kann der DRAM von externen Vorrichtungen weiterhin als eine intakte Einheit adressiert werden, die das Speichern und Abrufen von Daten über einen zusammenhängenden Adressraum hinweg anbietet.
Andererseits zeigt manchmal eine große Anzahl der Speicherzellen eines DRAM-Chips denselben Unzuverlässigkeitsgrad. Falls der Unzuverlässigkeitsgrad nicht zu extrem ist, wenn beispielsweise das Auffrischintervall auf 64 ms statt auf 128 ms eingestellt werden muss, kann eine solche Unzuverlässigkeit als akzeptabel betrachtet werden, sofern der betreffende Chip gekennzeichnet und für einen speziellen Zweck eingesetzt wird, der nicht als „einsatzkritisch" eingestuft wird. In einem solchen Fall macht die große Anzahl unzuverlässiger Speicherzellen einen Ersatz durch redundante Speicherzellen unpraktisch oder unmöglich, jedoch wird der Unzuverlässigkeitsgrad als für den speziellen Einsatzzweck des Chips akzeptabel eingestuft. In einem dritten Falle sind sowohl die Anzahl der unzuverlässigen Speicherzellen als auch ihr Unzuverlässigkeitsgrad so groß, dass es unpraktikabel ist, den Chip zu reparieren oder als unzuverlässig arbeitenden Chip einzusetzen. In diesem Falle wird der Chip zur Aussortierung gekennzeichnet.
Das Problem besteht natürlich darin, wie unzuverlässig arbeitende Speicherzellen dergestalt zu identifizieren und zu kennzeichnen sind, dass eine fundierte Entscheidung darüber getroffen werden kann, ob die unzuverlässigen Speicherzellen repariert und durch erfolgreich geprüfte redundante Zellen ersetzt werden sollen, anstatt als unzuverlässiger Chip gekennzeichnet und verkauft oder andernfalls aussortiert zu werden.
Es ist ermittelt worden, dass Einzelbitfehler die vorherrschendste Defektart bei DRAMs sind. Auf Ersatz durch redundante Zellen basierende DRAM-Designs lassen für gewöhnlich ein Vorherrschen von bis ca. 1 % Einzelbitfehlern zu. Einzelbitfehler ergeben sich häufig infolge von Schwankungen beim Herstellungsprozess, die entweder die Kapazität des Speicherkondensatorelements der DRAM-Zelle beeinträchtigen oder dazu führen, dass der Leckstrom aus der DRAM-Zelle Grenzwerte überschreitet. Während sich derartige Fehlfunktionen häufig bei der Produktionsprüfung unter Standardbetriebsbedingungen manifestieren, sind strengere Prüfbedingungen erforderlich, um unzuverlässige DRAM-Zellen zu untersuchen.
Viele DRAMs weisen Speicherzellen bzw. „DRAM-Zellen" mit nur einem Kondensator und einem Transistor auf, wobei der Transistor als Durchgangsgate-Bauelement oder „Durchgangsgate-Transistor" zum Steuern des Auslesens und Beschreibens der DRAM-Zelle benutzt wird.
Bei einer DRAM-Zelle wird ein Datum als Ladung auf dem Speicherkondensator gespeichert. Der Durchgangsgate-Transistor wird angeschaltet, um das Datum in die DRAM-Zelle zu schreiben und um das in der DRAM-Zelle gespeicherte Datum auszulesen. Da das Datum als Ladung auf einem Kondensator gespeichert wird, neigt es dazu, aufgrund einer kleinen Strommenge, die unvermeidlich aus dem Kondensator als „Leckstrom" abfließt, mit der Zeit schwächer zu werden. Aus diesem Grunde erfordern DRAM-Zellen ein periodisches Auffrischen, um die gespeicherte Ladung in der DRAM-Zelle wiederherzustellen, d.h. sie auf einen gewünschten Pegel zum Aufrechterhalten des Signalspielraums „wiederaufzuladen". Jedoch können nicht alle DRAM-Zellen eines DRAMs eine gegebene Ladungsmenge über das gleiche Zeitintervall hinweg speichern. Einige DRAM-Zellen, die relativ hohe Leckströme aufweisen, müssen in kürzeren Intervallen aufgefrischt werden als andere DRAM-Zellen. Die Identifikation und Kennzeichnung dieser Zellen mit höheren Leckströmen ist es, die zum Zeitpunkt der Produktionsprüfung besser durchgeführt werden muss.

Einen besonders vielversprechenden Weg zum Durchführen einer solchen Prüfung von DRAM-Zellen stellt das Durchführen einer „Schreibfenster"-Prüfung dar. Eine „Schreibfenster"-Prüfung trachtet danach, unzuverlässige Speicherzellen eines DRAMs zu identifizieren und zu kennzeichnen, indem die elektrischen Betriebsbedingungen zum Auslesen und Beschreiben von Speicherzellen bis zu einem Punkt variiert werden, der die Fähigkeit der Speicherzellen zum Beibehalten gespeicherter Daten zwischen aufeinanderfolgenden Auffrischintervallen besonders belastet.

Bei einer „Schreibfenster"-Prüfung wird das zum Schreiben eines Datums in eine Speicherzelle zugeteilte Zeitintervall verkürzt. Dies führt dazu, dass in dem Kondensatorelement der Speicherzelle eine kleinere Ladungsmenge als bei Normalbetrieb gespeichert wird. Wenn die Speicherzelle dann nach Ablauf des Auffrischintervalls (oder einer längeren, vorgegebenen Zeitspanne) ausgelesen wird, gibt die von der Speicherzelle gezeigte Genauigkeit – oder deren Abwesenheit – beim Beibehalten des gespeicherten Datums an, ob die Speicherzelle unter den durch das verkürzte Schreibintervall definierten belasteten Betriebsbedingungen besteht oder versagt.

Bei der Durchführung einer solchen „Schreibfenster"-Prüfung ist es erstrebenswert, die Prüfung mit einem Bereich von verkürzten Schreibintervallen durchzuführen, um Ergebnisse mit einer wünschenswerten Granularität zu erhalten. Bislang war es nicht möglich, unter Verwendung verfügbarerer externer Prüfvorrichtungen zum Prüfen moderner DRAM-Chips einen wünschenswerten Granularitätsgrad zu erzielen. Die Probleme bei dem Versuch, eine solche Prüfung durchzuführen, lassen sich am besten anhand der in 1 gezeigten Anordnung eines DRAMs nach Stand der Technik und eines in 2 angegebenen, veranschaulichenden Impulsplans nach Stand der Technik veranschaulichen.

1 veranschaulicht eine interne Anordnung eines DRAMs 100, welcher eine DRAM-Matrix 102 umfasst, die Speicherzellen aufweist, welche an den Schnittpunkten von Wortleitungen 104 und Bitleitungen 106 angeordnet sind. Die Wortleitungen der DRAM-Matrix 102 werden von der Wortleitungstreiber-Schaltungsanordnung (WL DRV, engl. „wordline driver") 108, aus welcher durch die Zeilendekodierer-Schaltungsanordnung (ROW DEC, engl. „row decoder") 110 ein bestimmter Treiber ausgewählt wird, betrieben (auf sie wird „zugegriffen"). Auf einer Wortleitung der Matrix 102, auf die zugegriffen wird, werden Daten über die Bitleitungen 106 aus den Speicherzellen ausgelesen oder in die Speicherzellen geschrieben und dabei von einer Leseverstärker- und Vorladeschaltungsanordnung (SA/PCHG, engl. „sense amplifier/precharge") 112 zwischengespeichert bzw. getrieben. Die SA/PCHG 112 besitzt außerdem die Funktion, die Bitleitungen zwischen Zugriffen auf Wortleitungen vorzuladen, d.h., sie auf eine vorgegebene Spannung zurückzusetzen. Auf diese Weise weisen Signale, die aus den Speicherzellen ausgelesen oder in diese geschrieben werden, wenn auf Wortleitungen zugegriffen wird, vorhersagbare Übergänge auf. Die SA/PCHG 112 tauscht über eine zweite Leseverstärker-Schaltungsanordnung (SSA, engl. „second sense amplifier") 116 Lese- oder Schreibdaten mit einer externen Daten eingabe-/-ausgabeschnittstelle 114 des DRAMs 100 aus. Die SSA 116 besitzt die Funktion, eine für gewöhnlich begrenzte Menge aus Datenbits auf einer ausgewählten Spalte oder Menge von Spalten mit der SA/PCHG 112 zu transferieren, wobei die begrenzte Menge aus Datenbits von einer Spaltenadresse (COL ADDR, engl. „column address") festgelegt wird, die einem Spaltendekodierer (COL DEC, engl. „column decoder") 118 zugeführt wird. Auf ähnliche Art legt eine Zeilenadresse (ROW ADDR, engl. „row address"), die dem Zeilendekodierer 110 zugeführt wird, die spezielle Wortleitung fest, auf die während eines gegebenen Speicherzugriffszyklus zugegriffen werden soll. Die Spaltenadresse und die Zeilenadresse werden für gewöhnlich von einem Adressbus oder einer Adresssteuerschnittstelle bereitgestellt, welche r) eine Spaltenvordekodierer-Schaltungsanordnung und eine Zeilenvordekodierer-Schaltungsanordnung umfassen kann; diese sind in das in 1 als Adresssteuerelement 120 bezeichnete Element aufgenommen.

Ein Controller 122 generiert viele der Steuersignale, die benötigt werden, um den DRAM zu betreiben, einschließlich eines Spaltenadressen-Abtast (CAS, engl. „column address strobe")-Signals, das den Betrieb des Spaltendekodierers 118 zeitlich abstimmt, und eines Zeilenadressen-Abtast (RAS, engl. „row address strobe")-Signals, das den Betrieb des Zeilendekodierers 110 zeitlich abstimmt. Für gewöhnlich steuert der Controller 122 außerdem den Betrieb des DRAMs 100, um die Speicherzellen der DRAM-Matrix 102 aufzufrischen, indem er dem Adresssteuerelement 120 eine Anzahl „y" von Steuersignalleitungen bereitstellt, um zu steuern, welche Adressen der DRAM-Matrix 102 zum Auffrischen vorgelegt werden, sowie die Taktung und Steuerung der Vorlage von Adressen zum Lesen, Schreiben und Auffrischen der DRAM-Matrix 102. Zusätzlich dazu kann der Controller 122 auch ein automatisches Vorlade taktsignal („APCHG", engl. „autoprecharge timing signal") bereitstellen, welches bezüglich des Anfangs eines DRAM-Lese- oder -Schreibzyklus zeitlich abgestimmt ist (zum Beispiel bezüglich des RAS-Signals oder des WL_EN-Signals, welche der Controller generiert, um die Wortleitungsdekodier- und -treiberoperationen zeitlich abzustimmen). Ein solches automatisches Vorladetaktsignal stimmt den Anfang des Bitleitungs-Vorladeintervalls dergestalt zeitlich ab, dass es allgemein oder eng mit der Zeit zusammenfällt, zu der die Wortleitung, auf welche zugegriffen worden ist, deaktiviert wird. Zum Beispiel ist das automatische Vorladetaktsignal dazu ausgelegt, mit dem Vorladen der Bitleitung zu derselben Zeit zu beginnen, zu der die Wortleitung, auf welche zugegriffen worden ist, deaktiviert, d.h. „abgewählt", wird, wie etwa durch Deaktivieren des WL_EN-Signals. Zusätzlich zu dem automatischen Vorladetaktsignal gibt der Controller 122 ein Auswahl- (SEL, engl. „select") Signal aus, um zwischen einem externen Vorladetaktsignal (PCHG) und dem automatischen Vorladetaktsignal (APCHG), das von dem Controller 122 generiert wird, auszuwählen. Bei Verwendung der automatischen Vorladetaktung beginnt die Bitleitungs-Vorladeoperation nach Ablauf eines festgelegten Zeitintervalls nach der Aktivierung einer betreffenden Wortleitung mittels des WL_EN-Signals. Im Unterschied dazu ist das externe Vorladesignal (PCHG), das von einer externen Schaltungsanordnung, d.h., einer externen Prüfvorrichtung, her eingeht, nicht derartig eingeschränkt. Das externe Vorladesignal PCHG kann dergestalt zeitlich abgestimmt werden, dass es zu unterschiedlichen Zeiten Übergänge aufweist, ganz in Abhängigkeit von den Fähigkeiten der externen Prüfvorrichtung und der Wiedergabetreue des Signalkanals von der Prüfvorrichtung in den DRAM 100 auf dem Chip. Jedoch besteht ein Problem darin, dass das Herbeiführen von Übergängen von PCHG zu gewünschten Taktzeiten unüberwindliche Herausforderungen mit sich bringt, wie im Folgenden deutlich werden wird.

2 wird nun beschrieben als ein Beispiel für die Schwierigkeiten, die auftreten, wenn versucht wird, Schreibfensterprüfungen mittels verfügbarer externer Prüfvorrichtungen durchzuführen. Bei einer Art, eine Schreibfensterprüfung durchzuführen, wird ein Datum auf einem Logikpegel, z.B. logisch „niedrig" bzw. logisch „0", „stark" in eine Speicherzelle geschrieben. Anschließend wird in dieselbe Speicherzelle ein Datum mit entgegengesetztem Logikpegel, z.B. Logikpegel „hoch" bzw. logisch „1", geschrieben. Daraufhin lässt man das vorgeschriebene Intervall zum Auffrischen der Speicherzelle verstreichen, und anschließend wird die Speicherzelle ausgelesen. Das schwache Schreiben der „1" lässt sich durchführen, indem der aktive Arbeitszyklus der Wortleitung für diese Schreiboperation verkürzt wird. Die Kurve 150 aus 2 veranschaulicht einen Spannungspegel auf einer Wortleitung der in 1 gezeigten DRAM-Matrix 100 nach Stand der Technik. Wenn der Spannungspegel auf der Wortleitung niedrig ist, ist die Wortleitung nicht aktiv, so dass die an diese Wortleitung angeschlossenen Durchgangsgatetransistoren der Speicherzellen ausgeschaltet sind und zu dieser Zeit nicht auf die Speicherzellen zugegriffen wird. Wenn andererseits der Spannungspegel auf der Wortleitung hoch ist, ist die Wortleitung aktiviert, so dass die daran angeschlossenen Durchgangsgatetransistoren der Speicherzellen angeschaltet sind und dann auf diese Speicherzellen zugegriffen wird. Zu der Zeit, zu welcher der Wortleitungs-Spannungspegel hoch ist, beginnt Ladung, die auf Kondensatoren der Speicherzellen gespeichert ist, aus den Kondensatoren auf die an jede der Speicherzellen angeschlossenen Bitleitungen zu fließen.

Während des normalen Betriebs geht die Spannung auf der Wortleitung zur Zeit 152 von dem niedrigen, inaktiven L-Pegel auf den hohen, aktiven H-Pegel über. Nachdem die Wortleitung aktiviert wurde, können die an diese Wortleitung angeschlossenen Speicherzellen ausgelesen, beschrieben und aufgefrischt werden, wobei die Ausleseoperation das Zwischenspeichern und Ausgeben der gelesenen Daten an die SSA 116 (und weiter zu der Daten-E/A-Schnittstelle 114 (1)) sowie das Auffrischen aller an die Wortleitung angeschlossenen Speicherzellen kombiniert. Zu einer späteren Zeit 154 geht die Wortleitung wieder von dem hohen Spannungspegel auf den niedrigen Spannungspegel über. Zu dieser Zeit wird der Zugriff auf die Speicherzellen blockiert, und die auf deren Kondensatoren gespeicherte Ladung wird bis zum nächsten Wortleitungszugriff beibehalten. Hieran schließt sich mindestens ein minimales Zeitintervall 156 an, das benötigt wird, um die Bitleitungen des DRAMs 100 vor der nächsten Aktivierung derselben Wortleitung vorzuladen. Während eines solchen „Vorladeintervalls" 156 werden die Spannungen auf Bitleitungen, auf die nicht zugegriffen wird, auf eine vorgegebene Spannung zurückgesetzt.

Anschließend wird zur Zeit 158 der DRAM dergestalt angesteuert, eine „0" in eine Speicherzelle zu schreiben. Bevorzugt wird die „0" „stark" in die Speicherzelle geschrieben, d.h., auf eine Weise geschrieben, die normalerweise dazu führt, dass die auf dem Kondensator gespeicherte Spannung den gewünschten Logikpegel erreicht. Wie in 2 gezeigt, geht die Wortleitung zur Zeit 158 auf den aktiven hohen Spannungspegel über, und in eine Speicherzelle, auf die von der aktivierten Wortleitung zugegriffen wird, wird eine „0" geschrieben. Nachdem die „0" geschrieben wurde, ist zur Zeit 160 der Spannungspegel auf der Wortleitung wieder auf den niedrigen Spannungspegel abgesenkt. Um die Speicherzelle „stark" zu be schreiben, kann nach der anfänglichen Schreiboperation die Schreiboperation, die durch das Zeitintervall zwischen den Zeiten 154 und 160 dargestellt wird, ein- oder mehrmals mit dem gleichen Logikpegel „0" wiederholt werden.

Anschließend wird zu einer späteren Zeit 162 während des Betriebs die Speicherzelle mit logisch „1", d.h. dem hohen Pegel, beschrieben. Jedoch wird diesmal die Wortleitung bei der Schreiboperation nur für ein verkürztes Zeitintervall, das zur Zeit 163 endet, aktiviert, so dass die „1" nur schwach in die Speicherzelle geschrieben wird. Dann wird die Wortleitung, auf die zugegriffen wurde, wieder deaktiviert. Um die Speicherzelle unter einer voll belasteten Bedingung zu prüfen, wird die Wortleitung daraufhin über eine Zeitspanne, die mindestens so lang ist wie das Auffrischintervall t_R, zu Zwecken der Veranschaulichung 128 ms, auf niedrig gehalten, bevor wieder auf sie zugegriffen wird. Die inaktive Zeitspanne lässt zu, dass über Leckströme auf allen Leckpfaden, die möglicherweise vorhanden sind, Ladung aus dem Kondensator der Speicherzelle entweicht. Danach wird die Wortleitung zur Zeit 164 wieder aktiviert, und der Inhalt der Speicherzelle wird aus dieser ausgelesen.

Bei bestandenem Prüfergebnis der Speicherzelle bleibt der Wert des aus der Speicherzelle gelesenen Datums zu dieser Zeit ungeachtet der belasteten Bedingungen, unter denen die „1" anfangs in die Speicherzelle geschrieben wurde, und des langen Zeitintervalls, das vor dem erneuten Auslesen der Speicherzelle verstrichen ist, gleich „1". Falls es sich jedoch um eine Speicherzelle handelt, die unter Normalbedingungen unzuverlässig arbeitet oder versagt, könnte der Wert in der Speicherzelle stattdessen beim Auslesen als eine „0" erscheinen. Auf diese Weise wird die unzuverlässige oder feh lerhafte Speicherzelle durch die Schreibfensterprüfung identifiziert.

Jedoch besteht, wie obenstehend angemerkt, ein Ziel der Prüfung darin, die belasteten Bedingungen, unter denen Speicherzellen versagen, mit hinreichender Granularität zu ermitteln. Diese Zielvorgabe wird von verfügbaren externen Prüfvorrichtungen nicht erfüllt. Die Kurve 170 veranschaulicht eine Wellenform, die an einen Zeitdemultiplexer 124 des DRAMs 100 (1) eingegeben wird, um die Taktzeiten zu steuern, zu denen die Wortleitungen des DRAMs 100 aktiviert werden, und die Taktzeiten, zu denen ein Vorladesteuersignal PCHG an SA/PCHG 112 angelegt wird, um die Wortleitungen zwischen den einzelnen Aktivierungen vorzuladen. Es wird auf 2 Bezug genommen. Die Periode t0 der Wellenform zwischen der ansteigenden Flanke des WL_EN (engl. wordline enable, Wortleitungsfreigabe)-Signals und des PCHG (engl. external precharge timing signal, externes Vorladetaktsignal) definiert die Zeitspanne, über welche die Wortleitung aktiv gehalten wird.

Unglücklicherweise ist die Qualität der Signalwellenform 170, die von der externen Prüfvorrichtung an den DRAM 100 eingegeben wird, gering, was entweder der externen Prüfvorrichtung oder der Qualität der Schnittstelle zum Chip oder beidem zuzuschreiben ist. Daher ist es ausgeschlossen, dass diese Anordnung bei der Schreibfensterprüfung eine angemessene Granularität liefert. Der Impuls 172 der Wellenform 170 veranschaulicht diesen Punkt. Die Signalwellenform, die am Demultiplexer 124 (1) ankommt, weist eine Anstiegszeit oder „Übergangszeit" t_T von ungefähr 20 ns und einen Jitter t_J von ca. 10 ns auf. Die Übergangszeit t_T und der Jitter t_J führen dazu, dass die Signalflanken und die Dauer des WL_EN-Signals unpräzise sind. Es ist wünschenswert, die Dauer des Wortlei tungsaktivierungsintervalls t_W über einen Bereich von 20 bis 30 ns hinweg in 1-ns-Schritten zu variieren, aber der große Jitter und die lange Übergangszeit gemäß der in 1 gezeigten Anordnung nach Stand der Technik schließen das Durchführen einer solchen Prüfung aus.

Dementsprechend sind eine neue DRAM-Schaltung und ein neues Verfahren erwünscht, die dazu in der Lage sind, eine Schreibfensterprüfung mit besserer Granularität zu schaffen als bislang gemäß Stand der Technik verfügbar.

Kurzdarstellung der Erfindung

Daher wird gemäß einem Gesichtspunkt der Erfindung ein Verfahren zum Variieren einer Dauer eines aktiven Arbeitszyklus einer Wortleitung eines Halbleiterspeichers bereitgestellt. Bei einem solchen Verfahren wird eine variable automatische Vorladetaktzeit auf einen ersten Wert eingestellt. Danach wird die Wortleitung zu einem ersten Zeitpunkt aktiviert, wonach die Wortleitung zu einem zweiten Zeitpunkt, der mindestens teilweise von dem ersten Wert festgelegt wird, automatisch vorgeladen wird, wobei die Dauer des aktiven Arbeitszyklus der Wortleitung durch die Dauer der Zeit zwischen dem ersten und dem zweiten Zeitpunkt definiert wird.

Gemäß einem weiteren Gesichtspunkt der Erfindung wird ein Verfahren zum Prüfen einer Speicherzelle innerhalb eines Halbleiterspeichers, der eine Prüfmodusschnittstelle aufweist, bereitgestellt. Ein solches Verfahren umfasst das Aktivieren der Prüfmodusschnittstelle des Halbleiterspeichers und danach das Eingeben von Informationen durch die Prüfmodusschnittstelle, um eine variable automatische Vorladetaktzeit auf einen ersten Wert einzustellen. Die automatische Vorladetaktzeit wird zwischen einem Start eines Aktivierungsintervalls einer Wortleitung und einem Start eines Vorladeintervalls gemessen.

Eine an die Speicherzelle angeschlossene Bitleitung wird dann auf einen ersten Logikpegel geschaltet. Dem Halbleiterspeicher wird ein externes Vorladesignal zugeführt, und die Wortleitung wird aktiviert, um die Speicherzelle gemäß dem ersten Logikpegel zu beschreiben, wobei ein Endpunkt des aktiven Arbeitszyklus der Wortleitung mindestens teilweise von dem externen Vorladesignal festgelegt wird.

Danach wird ein Signal bereitgestellt, um die automatische Vorladetaktung auszuwählen, und die Bitleitung wird auf einen zweiten Logikpegel umgeschaltet. Die Wortleitung wirt aktiviert, um die Speicherzelle gemäß dem zweiten Logikpegel zu beschreiben, wobei die Dauer des Aktivierungsintervalls der Wortleitung von dem ersten Wert festgelegt wird. Dann wird der Inhalt der Speicherzelle ausgelesen, um zu ermitteln, ob die Speicherzelle den zweiten Logikpegel erfolgreich beibehält.

Gemäß einem weiteren Gesichtspunkt der Erfindung wird ein Halbleiterspeicher bereitgestellt, der in mindestens einem Prüfmodus betrieben werden kann. Ein solcher Halbleiterspeicher umfasst eine Speichermatrix, wobei die Speichermatrix eine Vielzahl von Speicherzellen aufweist, auf die über eine Vielzahl jeweiliger Wortleitungen und eine Vielzahl jeweiliger Bitleitungen zugegriffen werden kann. Ein Zeilendekodierertreiber kann betrieben werden, um zu einem ersten Zeitpunkt, der in Bezug zu einem ersten Signal festgelegt wird, eine Wortleitung aus der Vielzahl von Wortleitungen zu aktivieren und um die Wortleitung zu einem zweiten Zeitpunkt, der in Bezug zu einem zweiten Signal festgelegt wird, zu deaktivieren.

Der Halbleiterspeicher umfasst ferner eine Vorladeschaltung, die betrieben werden kann, um die Bitleitung zu einem dritten Zeitpunkt vorzuladen, wobei der dritte Zeitpunkt nicht vor dem zweiten Zeitpunkt liegt. Eine Schaltung zur Verzögerung mit variabler Dauer kann betrieben werden, um das zweite Signal zu einer verzögerten Taktzeit nach dem ersten Signal auszugeben, wobei die verzögerte Taktzeit in Bezug zu dem ersten Signal verzögert wird und eine steuerbar variable Dauer aufweist.

Kurze Beschreibung der Zeichnungen
Um ein umfassenderes Verständnis der vorliegenden Erfindung und ihrer Vorteile zu erlangen, wird nun auf die folgende Beschreibung im Zusammenspiel mit der beigefügten Zeichnung Bezug genommen. Es zeigen:
1 eine Draufsicht, die einen internen Aufbau eines dynamischen Direktzugriffspeichers („DRAM") gemäß Stand der Technik veranschaulicht,
2 einen Impulsplan, der eine „Schreibfenster"-Prüfung eines DRAMs veranschaulicht, die gemäß Stand der Technik durchgeführt wird,
3 ein schematisches Blockdiagramm, das einen internen Aufbau eines dynamischen Direktzugriffspeicher („DRAM") gemäß einer Ausführungsform der Erfindung veranschaulicht,
4 ein schematisches Blockdiagramm, das eine interne Struktur eines programmierbaren Verzögerungsbauelements gemäß einer Ausführungsform der Erfindung veranschaulicht,
5 ein Flussdiagramm, das ein Verfahren zum Durchführen einer Schreibfensterprüfung gemäß einer Ausführungsform der Erfindung veranschaulicht, und
6 einen Impulsplan, der eine „Schreibfenster"-Prüfung eines DRAMs gemäß einer Ausführungsform der Erfindung veranschaulicht.
Detaillierte Beschreibung veranschaulichender Ausführungsformen
Es werden somit hier eine neue DRAM-Schaltung und ein neues Verfahren bereitgestellt, die dazu in der Lage sind, das Durchführen von „Schreibfenster"-Prüfungen durch Variieren der Taktzeiten, zu denen im DRAM das automatische Vorladen durchgeführt wird, zu ermöglichen. Da der Beginn des automatischen Vorladezyklus durch interne Abläufe in der hierin offenbarten DRAM-Schaltung zeitlich abgestimmt wird, kann er viel präziser und mit viel besserer Granularität gesteuert werden als in der oben als Hintergrund der Erfindung beschriebenen Anordnung.
Die Ausführungsformen der Erfindung werden nun anhand von 3 bis 6 beschrieben. 3 veranschaulicht einen DRAM 200 gemäß einer Ausführungsform der Erfindung. Wie in 3 gezeigt wird, wird eine Prüfmodusschnittstelle 230 des Chips benutzt, um Daten (TM_DATA) zu empfangen, wenn der Prüfmodusbetrieb des DRAMs 200 durch das Signal TM_EN freigegeben wird. Die Prüfmodusschnittstelle 230 ist bevorzugt kei ne dedizierte Schnittstelle, sondern ist eigentlich zum Empfangen und Zwischenspeichern von Abtastdaten zur Verwendung in verschiedenen Schaltungen des Chips verfügbar, unabhängig davon, welche Funktion diese haben und wo sie sich auf dem Chip befinden. Prüfmodusschnittstellen werden üblicherweise bei einigen Arten von integrierten Schaltungen bereitgestellt, insbesondere bei Logikchips, und dienen dazu, Probleme zu diagnostizieren und Schaltungen zu reparieren und/oder zu modifizieren, wenn gewünscht wird, permanente oder semipermanente Änderungen an einem Chip zu bewirken. Zum Beispiel werden Prüfmodusschnittstellen manchmal benutzt, um Rücksetzungen durchzuführen und um Elemente in die Betriebskonfiguration eines Chips hinein- oder daraus herauszukonfigurieren. Somit kann die in 3 gezeigte Prüfmodusschnittstelle 230 zu weiteren Zwecken benutzt werden, die über das hier ausdrücklich Beschriebene hinausgehen. Die Ausgabe der Prüfmodusschnittstelle 230 ist ein Satz von Abtastdaten (SD_IN, engl. „scan data input"), die an ein programmierbares Verzögerungsbauelement („PDD", engl. „programmable delay device") 232 eingegeben werden, zusammen mit einem Abtastdatentakt (SD_CLK, engl. „scan data clock") zum zeitlichen Abstimmen des Zwischenspeicherns der Abtastdaten in das PDD. Wenn SD_CLK aktiv ist, zwischenspeichert es die Abtastdaten (SD_IN) in das PDD 232, welches daraufhin benutzt wird, um die Zeitdauer zwischen der Aktivierung der Wortleitung und ihrer Deaktivierung bei Beginn des automatischen Vorladens im DRAM 200 zu steuern. Andere Elemente des DRAMs 200, ROW DEC, WL DRV, Matrix, SA/PCHG 212, SSA, COL DEC und Daten-E/A-Bauelement funktionieren auf die oben für die entsprechenden Elemente des DRAMs 100 nach Stand der Technik beschriebene Weise.
Wie weiter in 3 gezeigt ist, handelt es sich bei der Eingabe für das PDD 212 um ein Wortleitungsfreigabe (WL_EN, engl. „wordline enable")-Signal, das von einem Controller 222 des DRAMs 200 ausgegeben wird. Der Controller 222 funktioniert im Wesentlichen wie oben in Bezug auf 1 und 2 beschrieben, außer dass der Controller 222 dazu in der Lage ist, ein automatisches Vorladefreigabe (AP_EN, engl. „autoprecharge enable")-Signal zum Steuern des Multiplexers 225 zu generieren.
4 ist ein schematisches Blockdiagramm, das einen internen Aufbau des PDD 232 veranschaulicht. Das PDD 232 generiert ein automatisches Vorladetaktsignal („APCHG", engl. „autoprecharge timing"), das dergestalt zeitlich abgestimmt ist, dass es nach Ablauf eines gewählten Verzögerungsintervalls in Bezug zu dem Wortleitungsfreigabe (WL_EN)-Signal, das von dem Controller 222 an das PDD eingegeben wird, einen Übergang vollzieht. Wie in 4 gezeigt, umfasst das PDD 232 eine Abtastdatenschnittstelle 240 einschließlich eines seriellen Eingaberegisters (Schieberegisters), welches dazu in der Lage ist, parallel zu einem Verzögerungscontroller 242 Steuersignale aufrechtzuerhalten und auszugeben. Bei dieser veranschaulichenden Ausführungsform hält die Abtastdatenschnittstelle 240 kodierte Verzögerungsdaten, die eine Dauer eines variablen Anteils einer Verzögerung darstellen, aufrecht und gibt sie aus. Der Verzögerungscontroller 242 seinerseits dekodiert die von der Abtastdatenschnittstelle 240 ausgegebenen, kodierten Verzögerungsdaten in Signale zum Betreiben der Schalter 250 bis 253, welche die Dauer der Gesamtverzögerung zwischen der aktiven Flanke des WL_EN-Signals und der Aktivierung des APCHG-Signals programmierbar steuern. Zur einfacheren Veranschaulichung sind in 4 vier Schalter 250 bis 253 zum Auswählen der wählbaren Verzögerungselemente 260 ab gebildet. Die Anzahl der wählbaren Verzögerungselemente 260 dient jedoch nur der Veranschaulichung und muss nicht vier oder irgendeine andere bestimmte Anzahl betragen.
Veranschaulichend wird jedes wählbare Verzögerungselement 260 durch eine Kette implementiert, die eine gerade Anzahl von Inverterbauelementen, z.B. sechs Inverter, enthält und auf demselben Chip wie der DRAM 200 hergestellt ist. Diese Ketten aus Inverterelementen werden als granulare, wählbare Verzögerungselemente 260 in einer Reihe solcher Elemente zum Generieren des APCHG-Signals benutzt. Auf eine solche Weise wird eine präzise gesteuerte Verzögerung erzielt, indem das WL_EN-Signal durch einen gewählten Anteil der Reihe wählbarer Verzögerungselemente geleitet wird. Bei einer Ausführungsform implementieren alle wählbaren Verzögerungselemente eine Verzögerung von gleicher Zeitdauer. Bei einer weiteren Ausführungsform implementieren die wählbaren Verzögerungselemente Verzögerungen, die unterschiedlichen Zeitdauern entsprechen. Zum Beispiel produzieren bei einer Ausführungsform einige der wählbaren Verzögerungselemente eine Verzögerung von einer Einheitszeitdauer, z.B. 0,5 ns, wohingegen andere Verzögerungselemente längere Verzögerungsintervalle, z.B. 1 ns, 2 ns, 3 ns, 4 ns oder längere Verzögerungsintervalle implementieren. Bei einer speziellen Ausführungsform implementieren die Verzögerungselemente nur Verzögerungsintervalle, die um ganzzahlige Potenzen eines Exponenten variieren. Zum Beispiel können die Verzögerungselemente Verzögerungsintervalle implementieren, die nur um ganzzahlige Zweierpotenzen variieren, z.B., um eine Reihe von Verzögerungen mit folgenden Verzögerungsintervallen zu implementieren: ... 2^–2 (1/4), 2^–1 (1/2), 2⁰ (1), 2¹ (2), 2² (4), ... Indem Verzögerungselemente ausgewählt werden, welche die gleichen oder unterschiedliche Verzögerungsintervalle aufweisen, kann eine ge samte gewählte Verzögerung erzielt werden, indem das Signal durch die Reihe aus gewählten Verzögerungselementen geleitet wird. Bei den Schaltern 250 bis 253 handelt es sich um doppelt wirkende Schalter, die benutzt werden, um auszuwählen, ob die Eingabe an einen bestimmten der Schalter 250 bis 253 an einen ersten Ausgang und nach weiterer Isolationspufferung und Signalformung durch das Isolationselement 266 und den Zwischenspeicher 268 weiter zum Ausgang des PDD 232 geleitet wird. Alternativ dazu wird die Eingabe an das nächste wählbare Verzögerungselement 260 in der Reihe aus wählbaren Verzögerungselementen weitergeleitet.
Es wird nun anhand des in 5 abgebildeten Flussdiagramms sowie weiterhin anhand von 3 ein Verfahren zum Durchführen einer „Schreibfenster"-Prüfung gemäß einer Ausführungsform der Erfindung beschrieben. Bei dieser Ausführungsform wird die Taktung einer automatischen Vorladeoperation des DRAMs 200 gemäß der Prüfmodusschnittstelle 230 und dem programmierbaren Verzögerungsbauelement 232, die in 3 gezeigt werden, gesteuert. Die Steuerung darüber, ob der Vorladezyklus von einem externen Vorladesignal (PCHG) oder durch automatisches Vorladen zeitlich abgestimmt wird, erfolgt zum Beispiel über ein Signal AP_EN, das von dem Controller 222 ausgegeben wird, jedoch kann bei einer Ausführungsform eine solche Steuerung auch direkt durch ein externes Signal, das an den Chip eingegeben wird, bewirkt werden. Die in 5 gezeigte Reihenfolge, in welcher Operationen ausgeführt werden, ist veranschaulichend, unter Berücksichtigung von nur wenigen Operationen, die in einer gegebenen Abfolge ausgeführt werden müssen, um das Verfahren durchzuführen.
So wird in Block 310 der Prüfmodusbetrieb des Chips aufgenommen, indem der Prüfmodusschnittstelle 230 das TM_EN-Signal präsentiert wird. Die automatische Vorlageverzögerung wird dann dadurch gesetzt (Block 320), dass der Prüfmodusschnittstelle 230 TM_DATA bereitgestellt werden, welche ihrerseits als Abtastdaten-Eingangssignal SD_IN an das PDD 232 weitergeleitet wird. Die an das PDD 232 eingegebenen Abtastdaten werden gemäß dem Abtastdatentakt SD_CLK zeitlich abgestimmt und benutzt, um eine gewählte Verzögerungstaktzeit zu programmieren, um das APCHG-Signal zu aktivieren, um den automatischen Vorladezyklus zu beginnen. Wie durch Block 330 angegeben, wird der Prüfmodusbetrieb nach Einstellen des automatischen Vorladeverzögerungsintervalls verlassen, um das Ausführen normaler Lese-, Schreib- und Auffrischoperationen des DRAMs zuzulassen.
Daraufhin wird der Controller 222 des DRAMs benutzt, um eine Reihe von Schreib- und Leseoperationen auszuführen, die zusammen die Schreibfensterprüfung darstellen, um die Fähigkeit einzelner Speicherzellen der DRAM-Matrix zu prüfen, ein gespeichertes Datum über ein gegebenes Zeitintervall hinweg beizubehalten.
Die in dem Flussdiagramm abgebildeten Operationen lassen sich am Besten anhand des in 6 bereitgestellten Impulsplans verstehen. So wird zur Zeit 452, die mit der ansteigenden Flanke 472 des von dem Controller 222 (3) ausgegebenen WL_EN-Signals zusammenfällt, eine Wortleitung des DRAMs 200 aktiviert, und dann können Speicherzellen, die an diese Wortleitung angeschlossen sind, ausgelesen, beschrieben oder aufgefrischt werden. Zu einer späteren Zeit 454, die mit der aktiven Flanke 474 eines externen Vorladesignals („PCHG") zusammenfällt, bewirkt die WL_DRV-Schaltungsanordnung 223 (3), dass die Spannung auf der Wortleitung wieder von dem hohen Spannungspegel auf den niedrigen Spannungspegel übergeht, so dass zu dieser Zeit der Zugriff auf die Speicherzellen blockiert und die auf den Kondensatoren der Speicherzellen gespeicherte Ladung bis zum nächsten Zugriff auf die Wortleitung beibehalten wird. Hieran schließt sich mindestens ein minimales Zeitintervall t_P an, das benötigt wird, um die Bitleitungen des DRAMs 200 vor der nächsten Aktivierung derselben Wortleitung vorzuladen. Während eines solchen „Vorladeintervalls" werden die Spannungen auf Bitleitungen, auf die nicht zugegriffen worden ist, auf eine vorgegebene Spannung zurückgesetzt.
Anschließend wird zur Zeit 458, die mit der nächsten aktiven Flanke 478 von WL_EN zusammenfällt, der DRAM dergestalt gesteuert, dass eine „0" in eine Speicherzelle geschrieben wird. Bevorzugt wird die „0" „stark" in die Speicherzelle geschrieben, d.h., auf eine Weise, die normalerweise dazu führt, dass die auf dem Kondensator gespeicherte Spannung den gewünschten Logikpegel erreicht. Wie in 6 gezeigt, wird die Wortleitung aktiviert, und in eine Speicherzelle, auf die von der aktivierten Wortleitung zugegriffen wird, wird eine „0" geschrieben. Nachdem die „0" geschrieben worden ist, wird zur Zeit 460 der Spannungspegel auf der Wortleitung wieder auf den niedrigen Spannungspegel abgesenkt. Um die Speicherzelle „stark" zu beschreiben, kann nach der ersten Schreiboperation die Schreiboperation, die durch das Zeitintervall zwischen den Zeiten 454 und 460 dargestellt wird, ein- oder mehrmals mit dem gleichen Logikpegel „0" wiederholt werden.
Danach wird das automatische Vorladetaktungsmerkmal des DRAMs 200 freigegeben, indem dem DRAM das AP_EN-Signal präsentiert wird, was dann zur Steuerung der SA/PCHG-Schaltungsanordnung 254 des DRAMs das APCHG-Taktsignal, das von dem PDD 232 ausgegeben wird, auswählt. Nachdem AP_EN aktiv ist, löst die nächste ansteigende Flanke 480 des nächsten WL_EN-Taktsignals dementsprechend ein verzögertes Signal APCHG aus, das die Deaktivierung der Wortleitung und das Vorladen der Bitleitungen zeitlich auf eine automatische Vorladetaktzeit abstimmt. Die automatische Vorladetaktzeit wird gemäß dem programmierten Verzögerungsintervall festgelegt, das zuvor, wie anhand der Blöcke 310 bis 330 aus 5 beschrieben, eingestellt wurde. Somit ist die zeitliche Abstimmung der Aktivierung der Wortleitung und der Vorladeoperation des DRAMs nun bereit, das „schwache" Schreiben der „1" in eine Speicherstelle auf die zugegriffen wird und in welche zuvor die „0" „stark" geschrieben wurde, auszuführen.
Dementsprechend wird dies in Block 360 getan, indem das Daten-E/A-Element 252 des DRAMs 200 dergestalt eingestellt wird, dass es eine „1" in den DRAM schreibt, und dann die Wortleitung aktiviert wird (Block 370) und die Wortleitung nur für ein verkürztes Zeitintervall t_W aktiv gehalten wird. Dieses Zeitintervall t_W wird von der automatischen Vorladetaktzeit bestimmt, die zuvor gemäß dem oben (anhand der Blöcke 310 bis 330) beschriebenen Verfahren eingestellt wurde.
Dann wird in Block 380 die Wortleitung, auf die zugegriffen worden ist, wieder deaktiviert, wenn die aktive Flanke des APCHG-Signals auftritt. Um die Speicherzelle unter einer voll belasteten Bedingung zu prüfen, wird die Wortleitung daraufhin über eine Zeitspanne, die mindestens so lang ist wie das Auffrischintervall t_R, zu Zwecken der Veranschaulichung 128 ms, auf niedrig gehalten, bevor wieder auf sie zugegriffen wird, wobei die inaktive Zeitspanne zulässt, dass über alle Leckpfade, die möglicherweise vorhanden sind, Ladung aus dem Kondensator der Speicherzelle entweicht.
Anschießend wird zur Zeit 464 die Wortleitung erneut gemäß der aktiven Flanke 484 des WL_EN-Signals aktiviert, und zu dieser Zeit wird der Inhalt der Speicherzelle (Block 390). Bei Erfüllung der Prüfungskriterien durch die Speicherzelle bleibt der Wert des aus der Speicherzelle gelesenen Datums zu dieser Zeit ungeachtet der belasteten Bedingungen, unter denen die „1" anfangs in die Speicherzelle geschrieben wurde, und des langen Zeitintervalls, das vor dem erneuten Auslesen der Speicherzelle verstrichen ist, gleich „1". Falls es sich jedoch um eine Speicherzelle handelt, die unter Normalbedingungen unzuverlässig arbeitet oder versagt, kann der Wert, der aus der Speicherzelle gelesen wird, stattdessen gleich „0" sein. In dem Fall, dass das Auslesen der fraglichen Speicherzelle keine „1" liefert, wird die Adresse der Stelle der fehlerhaften Speicherzelle aufgezeichnet, beispielsweise, indem die aktuelle Adresse über eine externe Schnittstelle an außerhalb des Chips angeordnete Vorrichtungen ausgegeben wird. Zusätzlich werden auch die Bedingungen aufgezeichnet, unter denen die Speicherzelle versagt.
Es ist wünschenswert, dass alle Speicherzellen des DRAMs gemäß dem oben anhand von 3 beschriebenen Verfahren geprüft werden. Es ist wichtig, anzumerken, dass das Verändern der Verzögerung der automatischen Vorladetaktzeit zu einer bestimmten Zeit durchgeführt werden und die starke „0" in alle Speicherzellen einer unter der Steuerung des Controllers 222 befindlichen DRAM-Matrix gespeichert werden kann.
Anschließend wird bei diesem bevorzugten Verfahren die automatische Vorladetaktung dann durch das AP_EN-Signal freigegeben, und dann wird eine schwache „1" in alle Speicherzellen der DRAM-Matrix geschrieben. Die automatische Vorladetaktung wird wieder abgeschaltet, indem AP_EN deaktiviert wird, so dass das Beenden und die Dauer künftiger Wortleitungs-Aktivierungsintervalle von einem externen Vorladesignal PCHG zeitlich abgestimmt werden, und diese Wortleitungs-Aktivierungsintervalle haben die Dauer t₀.
Als Nächstes wird das Zeitintervall t_R verlängert, mittels desssen nach Ablauf einer bestimmten Haltezeitdauer t_R wieder auf jede der Wortleitungen der Matrix zugegriffen wird. Ein solches Aktivierungsintervall der Wortleitungen ist jetzt das gleiche Intervall wie das Standard-Auffrischintervall, mit dem der DRAM normalerweise aufgefrischt wird, oder optional ist es von diesem verschieden. Danach wird zur Zeit 464, ausgelöst durch die aktive Flanke 484 des WL_EN-Signals, jede Speicherzelle des DRAMs ausgelesen, und zwar in der Reihenfolge, in der die Zellen zuletzt beschrieben wurden, damit für alle Speicherzellen des Chips mit konstanter Haltedauer geprüft wird.
Das obige Verfahren, das unter Verwendung einer automatischen Vorladeverzögerungstaktung ausgeführt wurde, wird bevorzugt für verschiedene Schreibfensterdauern ausgeführt, um den DRAM zu charakterisieren. Jedes Mal wird durch Präsentieren von Daten und Setzen des TM_EN-Signals an der Prüfmodusschnittstelle 230 (3) eine andere automatische Vorladetaktzeit eingestellt. Durch Ausführen einer solchen Schreibfensterprüfung unter unterschiedlichen Bedingungen können genügend Informationen betreffs der Qualität von Speicherzellen des DRAMs gesammelt werden, um den DRAM wie folgt zu kennzeichnen: a) als reparabel, wobei die Stellen bestimmter fehlerhafter oder unzuverlässiger Speicherzellen zur Reparatur identifiziert werden können, b) als benutzbar für einen nicht einsatzkritischen Zweck, möglicherweise vorbehaltlich einer späteren Reparatur, oder andernfalls c) als nicht reparabel und nicht benutzbar, so dass der DRAM aussortiert werden sollte.
Es wird nun ein weiterer Nutzen beschrieben, der durch die Erfindung möglich gemacht wird. Wie oben angegeben wird die Schreibfensterprüfung gemäß 5 und 6 fast vollständig mittels Signalen durchgeführt, d.h., mittels des WL_EN-Signals, des APCHG und unter Verwendung von Auffrisch-Taktsignalen, die von dem Controller 222 des DRAMs generiert werden. Somit stützt sich das Verfahren dieser Ausführungsform der Erfindung, im Unterschied zu den unter Hintergrund behandelten Verfahren nach Stand der Technik, in viel stärkerem Maße auf Signale, die intern innerhalb der einzelnen DRAMs generiert werden. Als Folge davon muss die externe Schnittstelle nicht so lang blockiert werden, um Signale an den und von dem Speicher zu übermitteln. Der Chip kann sogar eine Vielzahl der oben anhand von 3 gezeigten und beschriebenen DRAM-Bauelemente 200 aufweisen, von denen jedes einen eigenen unabhängigen oder semiunabhängigen Controller 222 aufweisen kann. Folglich lässt sich beim Prüfen der Speicherzellen des Chips insofern ein hoher Parallelitätsgrad erzielen, als mehrere gesteuerte Sektionen des DRAMs oder mehrere DRAMs des Chips gleichzeitig geprüft werden können, obwohl der Chip nur eine externe Schnittstelle aufweist, da sich das hier beschriebene Verfahren auf intern zeitlich abgestimmte Signale stützt.
Obwohl die Erfindung hier anhand bestimmter Ausführungsformen beschrieben worden ist, versteht sich, dass diese Ausführungsformen lediglich veranschaulichend für die Grundsätze und Anwendungsfälle der vorliegenden Erfindung stehen. Es versteht sich daher, dass zahlreiche Abwandlungen an den veranschaulichenden Ausführungsformen vorgenommen werden können, und dass andere Anordnungen erdacht werden können, ohne vom Gedanken und vom Schutzumfang der vorliegenden Erfindung, die durch die beigefügten Ansprüche definiert werden, abzuweichen.

Claims

Verfahren zum Variieren einer Dauer eines aktiven Arbeitszyklus einer Wortleitung eines Halbleiterspeichers, umfassend: – Einstellen einer variablen automatischen Vorladetaktzeit auf einen ersten Wert, – Aktivieren der Wortleitung zu einem ersten Zeitpunkt; und – automatisches Vorladen der Wortleitung zu einem zweiten Zeitpunkt, der mindestens teilweise von dem ersten Wert festgelegt wird, wobei die Dauer des aktiven Arbeitszyklus der Wortleitung durch die Dauer der Zeit zwischen dem ersten und dem zweiten Zeitpunkt definiert wird.
Verfahren nach Anspruch 1, wobei der zweite Zeitpunkt gänzlich von dem ersten Wert festgelegt wird.
Verfahren nach Anspruch 1 oder 2, wobei die Dauer des aktiven Arbeitszyklus der Wortleitung gleich dem ersten Wert ist.
Verfahren nach einem der Ansprüche 1 bis 3, wobei die variable automatische Vorladetaktzeit eingestellt wird, indem Informationen durch eine Prüfmodusschnittstelle des Halbleiterspeichers eingegeben werden.
Verfahren nach Anspruch 4, wobei die Informationen über einen Prüfmodusbetrieb des Halbleiterspeichers eingegeben werden.
Verfahren zum Prüfen einer Speicherzelle innerhalb eines Halbleiterspeichers, der eine Prüfmodusschnittstelle aufweist, umfassend: – Aktivieren der Prüfmodusschnittstelle des Halbleiterspeichers, – Eingeben von Informationen durch die Prüfmodusschnittstelle, um eine variable automatische Vorladetaktzeit, die zwischen einem Start eines Aktivierungsintervalls einer Wortleitung und einem Start eines Vorladeintervalls gemessen wird, auf einen ersten Wert einzustellen, – Schalten einer an die Speicherzelle angeschlossenen Bitleitung auf einen ersten Logikpegel, – Bereitstellen eines externen Vorladesignals an den Halbleiterspeicher, – Aktivieren der Wortleitung, um die Speicherzelle gemäß dem ersten Logikpegel zu beschreiben, wobei ein Endpunkt des aktiven Arbeitszyklus der Wortleitung mindestens teilweise von dem externen Vorladesignal festgelegt wird, – Bereitstellen eines Signals zum Auswählen der automatischen Vorladetaktung, – Schalten der Bitleitung auf einen zweiten Logikpegel, – Aktivieren der Wortleitung, um die Speicherzelle gemäß dem zweiten Logikpegel zu beschreiben, wobei die Dauer des Aktivierungsintervalls der Wortleitung von dem ersten Wert festgelegt wird; und – Auslesen des Inhalts der Speicherzelle, um zu ermitteln, ob die Speicherzelle den zweiten Logikpegel erfolgreich beibehält.
Verfahren nach Anspruch 6, wobei der Leseschritt durchgeführt wird, nachdem nach dem Beschreiben der Speicherzelle gemäß dem zweiten Logikpegel ein vorgegebenes Zeitintervall abgelaufen ist.
Verfahren nach Anspruch 7, wobei das vorgegebene Zeitintervall ein minimales Haltezeitintervall zum Beibehalten des gespeicherten Inhalts der Speicherzelle vor dem Auffrischen der Speicherzelle umfasst.
Verfahren nach einem der Ansprüche 6 bis 8, wobei der Halbleiterspeicher einen dynamischen Direktzugriffsspeicher umfasst und die Speicherzelle ein kapazitives Speicherelement umfasst.
Halbleiterspeicher, der in mindestens einem Prüfmodus betrieben werden kann, umfassend: – eine Speichermatrix, welche eine Vielzahl von Speicherzellen aufweist, auf die über eine Vielzahl jeweiliger Wortleitungen und eine Vielzahl jeweiliger Bitleitungen zugegriffen werden kann, – einen Zeilendekodierertreiber, der betrieben werden kann, um zu einem ersten Zeitpunkt, der in Bezug zu einem ersten Signal festgelegt wird, eine (Zahlwort) Wortleitung aus der Vielzahl von Wortleitungen zu aktivieren und um die Wortleitung zu einem zweiten Zeitpunkt, der in Bezug zu einem zweiten Signal festgelegt wird, zu deaktivieren, – eine Vorladeschaltung, die betrieben werden kann, um zu einem dritten Zeitpunkt eine (Zahlwort) aus der Vielzahl von Bitleitungen vorzuladen, wobei der dritte Zeitpunkt nicht vor dem zweiten Zeitpunkt liegt, und – eine Schaltung zur Verzögerung mit variabler Dauer, die betrieben werden kann, um zu einer verzögerten Taktzeit das zweite Signal auszugeben, das in Bezug zu dem ersten Signal verzögert wird und nach dem ersten Signal auftritt, wobei die verzögerte Taktzeit eine steuerbar variable Dauer aufweist.
Halbleiterspeicher nach Anspruch 10, wobei die steuerbar variable Zeitdauer festgelegt wird, indem das erste Signal verzögert wird.
Halbleiterspeicher nach Anspruch 10 oder 11, wobei die Schaltung zur Verzögerung mit variabler Dauer eine Reihe aus wählbaren Verzögerungselementen umfasst.
Halbleiterspeicher nach einem der Ansprüche 10 bis 12, ferner umfassend eine Prüfmodusschnittstelle, die betrieben werden kann, um ein Steuersignal zu empfangen und Steuerinformationen auf Basis des Steuersignals bereitzustellen, um die Dauer der verzögerten Taktzeit der Schaltung zur Verzögerung mit variabler Dauer zu variieren.
Halbleiterspeicher nach einem der Ansprüche 10 bis 13, wobei die Dauer des Aktivierungsintervalls der Wortleitung, welche durch das Intervall zwischen dem Aktivieren der Wort leitung und dem Deaktivieren der Wortleitung definiert ist, gleich der verzögerten Taktzeit ist.
Halbleiterspeicher nach Anspruch 14, wobei die verzögerte Taktzeit eine automatische Vorladetaktzeit ist.
Halbleiterspeicher nach einem der Ansprüche 10 bis 15, ferner umfassend einen Controller, der betrieben werden kann, um Steuerinformationen an die Schaltung zur Verzögerung mit variabler Dauer bereitzustellen, um die Dauer der verzögerten Taktzeit steuerbar zu variieren.
Halbleiterspeicher nach einem der Ansprüche 10 bis 16, ferner umfassend einen Auffrisch-Controller, der betrieben werden kann, um eine Operation zu steuern, die eine Speicherzelle, auf welche von der Wortleitung zugegriffen werden kann, zu einer Auffrisch-Taktzeit nach einer gegebenen Deaktivierung der Wortleitung auffrischt.
Halbleiterspeicher nach einem der Ansprüche 10 bis 17, wobei die Speicherzelle ein kapazitives Speicherelement umfasst und die Auffrisch-Taktzeit ein minimales Haltezeitintervall zum Beibehalten des gespeicherten Inhalts der Speicherzelle vor dem Auffrischen der Speicherzelle umfasst.
Halbleiterspeicher nach Anspruch 18, ferner umfassend eine Leseverstärkerschaltung (SA), die an die Bitleitung angeschlossen ist und betrieben werden kann, um während eines ersten Aktivierungsintervalls der Wortleitung ein erstes Logikpegelsignal auf der Bitleitung an die Speicherzelle zu treiben, wobei das erste Aktivierungsintervall in Bezug zu dem ersten und dem zweiten Taktsignal zeitlich abgestimmt ist, wobei die SA-Schaltung ferner betrieben werden kann, um während eines zweiten Aktivierungsintervalls der Wortleitung, das auf das erste Aktivierungsintervall folgt, den Inhalt der Speicherzelle auszulesen.
Halbleiterspeicher nach Anspruch 19, wobei das zweite Aktivierungsintervall eine längere Dauer als das erste Aktivierungsintervall aufweist.