JPS60224276A - Ｍｉｓ型電界効果トランジスタの製造方法 - Google Patents
Ｍｉｓ型電界効果トランジスタの製造方法Info
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- JPS60224276A JPS60224276A JP59079506A JP7950684A JPS60224276A JP S60224276 A JPS60224276 A JP S60224276A JP 59079506 A JP59079506 A JP 59079506A JP 7950684 A JP7950684 A JP 7950684A JP S60224276 A JPS60224276 A JP S60224276A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＭＩ ８ （Ｍｅｔａｌ−Ｉｎｓｕｌ ａｔｅ
ｒ−８ｅｍｉ −ｃｏｎｄｕｃｔｏｒ ）型電界効果ト
ランジスタ（以降はＭＩ８ ＦＥＴと称する）の製造方
法に関し、特にポリシリコンをゲート電極に用いた自己
整合型のＭＩＳ ＦＥＴのソース、ドレイン、ゲート各
電極のシリサイドを使った低抵抗化に関する。
ｒ−８ｅｍｉ −ｃｏｎｄｕｃｔｏｒ ）型電界効果ト
ランジスタ（以降はＭＩ８ ＦＥＴと称する）の製造方
法に関し、特にポリシリコンをゲート電極に用いた自己
整合型のＭＩＳ ＦＥＴのソース、ドレイン、ゲート各
電極のシリサイドを使った低抵抗化に関する。
（従来技術とその問題点）
従来高性能ＭＩ８ ＦＥＴにおいては、ゲート電極とソ
ース・ドレイン電極が自己整合的に形成できるため、ポ
リシリコンをゲート電極材料として使用したものが一般
的である。この構造では、ソース、ドレイン、ゲート各
電極の抵抗が素子のダイナミ、りな特性に対して問題と
なる。一般的なプロセス工程ではソース、ドレイン電極
のシート抵抗はｎ の場合十数Ω／口、ｐ で１００Ω
／口前後、ポリシリコンはｎ＋で加〜（資）Ω／口、ｐ
で２００〜３００Ω／口程度とな６゜この抵抗を下げ
る一方法として各電極をシリサイド化して低抵抗化をは
かることが行われている。シリサイド化に関してはこれ
を均一に行うために、高融点金属を付着後高融点金属−
シリコン界面に不純物をイオン注入した後、低温で熱処
理してノリサイド化するＩＴＭ法（ｉｏｎ ｉｍｐｌａ
ｎｔａｔｉｏｎ ｔｈｒｏｕｇｈ ｍｅｔａｌｆｉ１ｍ
法）が良い。ＩＴＭ法は例えばＢ 、 Ｎａｇａｓａｗ
ａｅｔａｌ、 −Ａ Ｓｅｌｆ−Ａｌｉｇｒｅｄ Ｍｏ
−８目１ｃｉｄ。
ース・ドレイン電極が自己整合的に形成できるため、ポ
リシリコンをゲート電極材料として使用したものが一般
的である。この構造では、ソース、ドレイン、ゲート各
電極の抵抗が素子のダイナミ、りな特性に対して問題と
なる。一般的なプロセス工程ではソース、ドレイン電極
のシート抵抗はｎ の場合十数Ω／口、ｐ で１００Ω
／口前後、ポリシリコンはｎ＋で加〜（資）Ω／口、ｐ
で２００〜３００Ω／口程度とな６゜この抵抗を下げ
る一方法として各電極をシリサイド化して低抵抗化をは
かることが行われている。シリサイド化に関してはこれ
を均一に行うために、高融点金属を付着後高融点金属−
シリコン界面に不純物をイオン注入した後、低温で熱処
理してノリサイド化するＩＴＭ法（ｉｏｎ ｉｍｐｌａ
ｎｔａｔｉｏｎ ｔｈｒｏｕｇｈ ｍｅｔａｌｆｉ１ｍ
法）が良い。ＩＴＭ法は例えばＢ 、 Ｎａｇａｓａｗ
ａｅｔａｌ、 −Ａ Ｓｅｌｆ−Ａｌｉｇｒｅｄ Ｍｏ
−８目１ｃｉｄ。
Ｆｏｒｍａｔｉｏｎ ＪＪＡＰ ＶＯＩ ２２．／！６
１ 、 Ｊａｎ１９８３ＰＰＬ５７〜Ｌ５９に記載され
ている。
１ 、 Ｊａｎ１９８３ＰＰＬ５７〜Ｌ５９に記載され
ている。
この方法では例えばシリコン（８ｉ ）上面にチタン（
Ｔｉ）を厚さ約４００１蒸着し、８ｉイオンを８０Ｋｅ
Ｖで５ＸＩＱｃｍ イオン注入し約５５０℃で２０分程
度熱処理してシリサイド化することにより約１０Ω／口
程度のシート抵抗が得られ、この後残ったチタンをエッ
チ除去しさらに８００℃程度の熱処理をすることにより
約３Ω／日程度まで低下する。
Ｔｉ）を厚さ約４００１蒸着し、８ｉイオンを８０Ｋｅ
Ｖで５ＸＩＱｃｍ イオン注入し約５５０℃で２０分程
度熱処理してシリサイド化することにより約１０Ω／口
程度のシート抵抗が得られ、この後残ったチタンをエッ
チ除去しさらに８００℃程度の熱処理をすることにより
約３Ω／日程度まで低下する。
このＩＴＭ法ではゲートポリシリコンの側壁を垂直に近
い形状にするとメタルが付いていても注入イオンによる
界面混合がなく、低温の熱処理ではシリサイド化しにく
いためゲート電極と、ソース・ドレイン電極が自己整合
的にシリサイド化できることが特徴である。しかしＳｉ
イオン、Ａｒイオンなど比較的軽いイオンで界面混合す
る時は充分な混合が行えず、多少高い温度の熱処理が必
要となる。このためゲートポリ８ｉの側壁においてもシ
リサイド化が発生しゲート電極、ソース・ドレイン電極
間の短絡が起る。これを防ぐためゲート側壁に酸化膜、
窒化膜などの絶綽物を形成することが行われる。この絶
縁物をサイド・ウオールと称する。サイドウオールにシ
リコン窒化膜を用いた工程の例を第１図（ａ）〜（ｅ）
をこ示す模式的断面図を用いて説明する。同図（ａ）は
通常のポリ・シリコンゲート自己整合型ＭＩ８ ＦＥＴ
の製造工程により、ゲート電極、ソース・ドレイン拡散
層を形成したトランジスタの断面図であり、ｌは単結晶
シリコン基板、２はソース・ドレイン拡散層、３はゲー
ト酸化膜、４はゲートポリシリコン電極を示す。この試
料に対し、全面を薄く熱酸化した後ＯＶＤ法により窒化
膜１１を付ける（同図Φ））。この例ではゲートルＩＪ
Ｓｉの厚さが５００ＯＡ、熱酸化膜が２００Ｘ、シリコ
ン酸化膜が５０ＯＡである。
い形状にするとメタルが付いていても注入イオンによる
界面混合がなく、低温の熱処理ではシリサイド化しにく
いためゲート電極と、ソース・ドレイン電極が自己整合
的にシリサイド化できることが特徴である。しかしＳｉ
イオン、Ａｒイオンなど比較的軽いイオンで界面混合す
る時は充分な混合が行えず、多少高い温度の熱処理が必
要となる。このためゲートポリ８ｉの側壁においてもシ
リサイド化が発生しゲート電極、ソース・ドレイン電極
間の短絡が起る。これを防ぐためゲート側壁に酸化膜、
窒化膜などの絶綽物を形成することが行われる。この絶
縁物をサイド・ウオールと称する。サイドウオールにシ
リコン窒化膜を用いた工程の例を第１図（ａ）〜（ｅ）
をこ示す模式的断面図を用いて説明する。同図（ａ）は
通常のポリ・シリコンゲート自己整合型ＭＩ８ ＦＥＴ
の製造工程により、ゲート電極、ソース・ドレイン拡散
層を形成したトランジスタの断面図であり、ｌは単結晶
シリコン基板、２はソース・ドレイン拡散層、３はゲー
ト酸化膜、４はゲートポリシリコン電極を示す。この試
料に対し、全面を薄く熱酸化した後ＯＶＤ法により窒化
膜１１を付ける（同図Φ））。この例ではゲートルＩＪ
Ｓｉの厚さが５００ＯＡ、熱酸化膜が２００Ｘ、シリコ
ン酸化膜が５０ＯＡである。
次いで異方性ドライエッチにより前述した窒化膜と酸化
膜を付着した厚さ分だけエッチすることにより同図（Ｃ
）に示すようにポリシリコンの側壁にのみ窒化膜と酸化
膜を残す。この工程は、その制御性が非常に困難である
。この後表面にＴｉ２１を厚さ約４００Ｘ真空蒸着法に
より蒸着し８ｉイオンを８０ＫｅＶのエネルギーで５×
１０ｃＩＩＬ イオン注入する（同図（ｄ））。しかる
後Ｈ！雰囲気中で５５０℃２０分間のアニールを行い、
次いで未反応のＴｉを工。
膜を付着した厚さ分だけエッチすることにより同図（Ｃ
）に示すようにポリシリコンの側壁にのみ窒化膜と酸化
膜を残す。この工程は、その制御性が非常に困難である
。この後表面にＴｉ２１を厚さ約４００Ｘ真空蒸着法に
より蒸着し８ｉイオンを８０ＫｅＶのエネルギーで５×
１０ｃＩＩＬ イオン注入する（同図（ｄ））。しかる
後Ｈ！雰囲気中で５５０℃２０分間のアニールを行い、
次いで未反応のＴｉを工。
チング除去する。同図（ｅ）はこの状態の断面を示し、
図中３１がゲート・ポリシリコン上のシリサイド、３２
はソース・ドレイン電極上のシリサイドを示す。
図中３１がゲート・ポリシリコン上のシリサイド、３２
はソース・ドレイン電極上のシリサイドを示す。
この工程ではゲート・ポリシリコンの側壁に絶縁物を付
着させた状態でシリサイド化することが重要であるが前
述したごと（、その工程の制御性が悪く、完成した素子
の歩留りを落す原因となっている。シリコン窒化ｉｌｌ
を厚く付けることでサイドウオールを確実齋こ残すこと
は可能であるが、この場合窒化膜の応力による歪が原因
で素子の特性が劣化してしまう。酸化Ｍｆ、にらば厚く
付けることは可能であるが、シリサイド化を均−ｔこ行
うため−こメタル蒸着前ｌこ表面を緩衝フッ酸でエツチ
ングすると、サイド・ウオールもとれてしまう場合があ
り素子作成上の再現性が良くナク、耐圧もばらつく。
着させた状態でシリサイド化することが重要であるが前
述したごと（、その工程の制御性が悪く、完成した素子
の歩留りを落す原因となっている。シリコン窒化ｉｌｌ
を厚く付けることでサイドウオールを確実齋こ残すこと
は可能であるが、この場合窒化膜の応力による歪が原因
で素子の特性が劣化してしまう。酸化Ｍｆ、にらば厚く
付けることは可能であるが、シリサイド化を均−ｔこ行
うため−こメタル蒸着前ｌこ表面を緩衝フッ酸でエツチ
ングすると、サイド・ウオールもとれてしまう場合があ
り素子作成上の再現性が良くナク、耐圧もばらつく。
（発明の目的）
本発明はゲート電極とソース・ドレイン電極間の短絡や
耐圧のばらつきを防止し、高信頼、高性能ｑＭＩ８ Ｆ
ＥＴを高歩留りで得る方法を提供することを目的とする
。
耐圧のばらつきを防止し、高信頼、高性能ｑＭＩ８ Ｆ
ＥＴを高歩留りで得る方法を提供することを目的とする
。
（発明の構成）
本発明Ｉこよればポリシリコンをゲート電極に用いたＭ
ＩＳ型電界効果トランジスタの製造方法において通常の
方法でソース・ドレイン電極を形成した後全面に酸化膜
を形成し、その上に窒化膜を付着せしめ、その上に酸化
膜を付着せしめ、次いで上面より異方性エツチングを行
なって前記各被膜をポリシリコンゲート側壁のみに残る
ようにし、その後等方性エツチングによりシリコン窒化
膜上のシリコン酸化膜のみをエッチ除去し、全面に高融
点金属を付着せしめ、上面より非ドーパントイ接触部分
をシリサイド化することを特徴とす゛るＭＩ８ ＦＥＴ
の製造方法を得る。
ＩＳ型電界効果トランジスタの製造方法において通常の
方法でソース・ドレイン電極を形成した後全面に酸化膜
を形成し、その上に窒化膜を付着せしめ、その上に酸化
膜を付着せしめ、次いで上面より異方性エツチングを行
なって前記各被膜をポリシリコンゲート側壁のみに残る
ようにし、その後等方性エツチングによりシリコン窒化
膜上のシリコン酸化膜のみをエッチ除去し、全面に高融
点金属を付着せしめ、上面より非ドーパントイ接触部分
をシリサイド化することを特徴とす゛るＭＩ８ ＦＥＴ
の製造方法を得る。
（実施例）
次に第２図に示す実施例に基づいて本発明の詳細な説明
する。第２図（ａ）〜（ｅ）は実施例の工程を説明する
ための模式的断面図であり、同図＜ａ＞は従来と同様の
工程でゲート電極４、ソース・ドレイン電極２を自己整
合的に形成したＭＩｆＳ Ｆ′ＢＴの断面で、図中１は
単結晶シリコン基板、３はゲート酸化膜を示す。この例
ではポリシリコンの厚さは約５００ＯＡである。この試
料を熱酸化し厚さ約３０ＯＡの酸化膜を全面Ｉこ形成し
、次いで減圧ＯＶＤ法によりシリコン窒化膜１１を厚さ
約５００Ａ全面に付着させ、この上に減圧ＯＶＤ法によ
りシリコン酸化膜１２を厚さ約５０００ ！付着する（
同図（ｂ））。
する。第２図（ａ）〜（ｅ）は実施例の工程を説明する
ための模式的断面図であり、同図＜ａ＞は従来と同様の
工程でゲート電極４、ソース・ドレイン電極２を自己整
合的に形成したＭＩｆＳ Ｆ′ＢＴの断面で、図中１は
単結晶シリコン基板、３はゲート酸化膜を示す。この例
ではポリシリコンの厚さは約５００ＯＡである。この試
料を熱酸化し厚さ約３０ＯＡの酸化膜を全面Ｉこ形成し
、次いで減圧ＯＶＤ法によりシリコン窒化膜１１を厚さ
約５００Ａ全面に付着させ、この上に減圧ＯＶＤ法によ
りシリコン酸化膜１２を厚さ約５０００ ！付着する（
同図（ｂ））。
（れを上面より異方性ドライエ、チングすることにより
同図（Ｃ）のようにサイドウオールを形成せしめる。こ
の時酸化膜１２はかなり厚いためかなりオーバエ、チし
てもサイド・ウオールを形成することは可能で、従来に
比較してこの工程の制御性は非常に向上した。次いで緩
衝フッ酸により、酸化膜をエツチングする。この後上面
に真空蒸着法曇こよりＴｉ２１を厚さ約４００Ｘ付着す
る（同図（ｄ））。
同図（Ｃ）のようにサイドウオールを形成せしめる。こ
の時酸化膜１２はかなり厚いためかなりオーバエ、チし
てもサイド・ウオールを形成することは可能で、従来に
比較してこの工程の制御性は非常に向上した。次いで緩
衝フッ酸により、酸化膜をエツチングする。この後上面
に真空蒸着法曇こよりＴｉ２１を厚さ約４００Ｘ付着す
る（同図（ｄ））。
この時サイド・ウオールを形成するシリコン窒化膜１１
は垂直に近いためサイドζこ付着するＴｉの厚さは非常
に薄くなる。次いでＳｉイオンを加速エネルギー８０Ｋ
ｅＶで５ＸＩＱｃｍ イオン注入シ、Ｈ１中５５０℃で
２０分熱処理しシリサイド化し、未反応のＴｉをエッチ
除去する（同図（ｅ））。この熱処理温度はあまり低い
とシリサイド化しないし、あまり高いと側壁へシリサイ
ドが異常−このひ出してしすうので４００〜９００℃の
範囲が良い。
は垂直に近いためサイドζこ付着するＴｉの厚さは非常
に薄くなる。次いでＳｉイオンを加速エネルギー８０Ｋ
ｅＶで５ＸＩＱｃｍ イオン注入シ、Ｈ１中５５０℃で
２０分熱処理しシリサイド化し、未反応のＴｉをエッチ
除去する（同図（ｅ））。この熱処理温度はあまり低い
とシリサイド化しないし、あまり高いと側壁へシリサイ
ドが異常−このひ出してしすうので４００〜９００℃の
範囲が良い。
以上の実施例に示した膜厚以外にも本発明は有効であり
、また金属も他の高融点金属、例えばＭｏ。
、また金属も他の高融点金属、例えばＭｏ。
Ｗ、Ｐｔなどでも良く、さらに基板はバルクＳｉのみで
なく、シリコンを用いた他の基板例えばＳ ０８ （８
ｉ１１ｃｏｎ Ｏｎ ５ａｐｐｈｉｒｅ ）基板を用い
た場合にも適用可能である。
なく、シリコンを用いた他の基板例えばＳ ０８ （８
ｉ１１ｃｏｎ Ｏｎ ５ａｐｐｈｉｒｅ ）基板を用い
た場合にも適用可能である。
（発明の効果）
この工程によると、ゲート・ポリシリコン側壁に窒化膜
のサイドウオールを確実に形成することができて耐圧の
ばらつきが少なくなる。またそれだけでなく、サイドに
付着する高融点金属の厚さが薄くなることによりシリサ
イド形成時にサイドへのシリサイドの異常なのび出しを
防ぐことができ、さらに、ゲート下のチャネル部とソー
ス・ドレイン電極のシリサイド層とが自己整合的に一定
の距離へたてて形成できる。このためデー１−ｍ１極と
ソース・ドレイン電極の短絡を確実に防止でき、シリサ
イド化によりゲート電極、ソース・ドレイン電極の抵抗
は下がり高性能、高信頼ＭＩ８ ＦＥＴが歩留りよ（得
られる。
のサイドウオールを確実に形成することができて耐圧の
ばらつきが少なくなる。またそれだけでなく、サイドに
付着する高融点金属の厚さが薄くなることによりシリサ
イド形成時にサイドへのシリサイドの異常なのび出しを
防ぐことができ、さらに、ゲート下のチャネル部とソー
ス・ドレイン電極のシリサイド層とが自己整合的に一定
の距離へたてて形成できる。このためデー１−ｍ１極と
ソース・ドレイン電極の短絡を確実に防止でき、シリサ
イド化によりゲート電極、ソース・ドレイン電極の抵抗
は下がり高性能、高信頼ＭＩ８ ＦＥＴが歩留りよ（得
られる。
第１図（ａ）〜（ｅ）はＭＩＳＦＥＴに従来行われてい
るＩＴＭ法によるシリサイド化を行う時の工程を示す模
式的断面図である。 第２図（ａ）〜（ｅ）は本発明によるＩＴＭ法シリサイ
ド化工程の実施例を示す模式的断面図である。 図中１はシリコン基板、２はソース・ドレイン電極、３
はゲート酸化膜、４はゲート・ポリシリ：＋ンｔｔｉ、
ＩＮ’；ｔｏＶＤ＠ｆこよる窒化膜、１２はＯＶＤ法に
よる酸化膜、２１は高融点金属であり本例ではチタン（
Ｔｉ）、３１はゲート電極のシリサイド層、３２はソー
ス・ドレイン電極のシリサイド層をそれぞれ示す。
るＩＴＭ法によるシリサイド化を行う時の工程を示す模
式的断面図である。 第２図（ａ）〜（ｅ）は本発明によるＩＴＭ法シリサイ
ド化工程の実施例を示す模式的断面図である。 図中１はシリコン基板、２はソース・ドレイン電極、３
はゲート酸化膜、４はゲート・ポリシリ：＋ンｔｔｉ、
ＩＮ’；ｔｏＶＤ＠ｆこよる窒化膜、１２はＯＶＤ法に
よる酸化膜、２１は高融点金属であり本例ではチタン（
Ｔｉ）、３１はゲート電極のシリサイド層、３２はソー
ス・ドレイン電極のシリサイド層をそれぞれ示す。
Claims (1)
- ポリシリコンをゲート電極に用いたＭＩＳ型電界効果ト
ランジスタの製造方法において、ゲート電極およびソー
ス・ドレイン拡散層を形成した後全面にシリコン酸化膜
を形成し、その上にシリコン窒化膜を付着せしめ、その
上にシリコン酸化膜を付着せしめ、次いで上面より異方
性エツチングを行なって前記各被膜をポリシリコンゲー
ト側壁のみに残るようにし、その後等方性エッチングに
よりシリコン窒化膜上のシリコン酸化膜のみをエッチ除
去し、全面に高融点金属を付着せしめ、上面より非ドー
パントイオンをイオン注入して高融点金属とシリコンの
界面を混合し、次いで熱処理して高融点金属とシリコン
の接触部分をシリサイド化することを特徴とするＭＩＳ
型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59079506A JPS60224276A (ja) | 1984-04-20 | 1984-04-20 | Ｍｉｓ型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59079506A JPS60224276A (ja) | 1984-04-20 | 1984-04-20 | Ｍｉｓ型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60224276A true JPS60224276A (ja) | 1985-11-08 |
Family
ID=13691825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59079506A Pending JPS60224276A (ja) | 1984-04-20 | 1984-04-20 | Ｍｉｓ型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60224276A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100429886B1 (ko) * | 2002-05-15 | 2004-05-03 | 삼성전자주식회사 | 균일한 실리사이드 접합을 갖는 집적 회로 반도체 소자 및그 제조방법 |
-
1984
- 1984-04-20 JP JP59079506A patent/JPS60224276A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100429886B1 (ko) * | 2002-05-15 | 2004-05-03 | 삼성전자주식회사 | 균일한 실리사이드 접합을 갖는 집적 회로 반도체 소자 및그 제조방법 |
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