DE102006055334A1 - Feldeffekttransistor und Verfahren zu dessen Herstellung - Google Patents

Feldeffekttransistor und Verfahren zu dessen Herstellung Download PDF

Info

Publication number
DE102006055334A1
DE102006055334A1 DE102006055334A DE102006055334A DE102006055334A1 DE 102006055334 A1 DE102006055334 A1 DE 102006055334A1 DE 102006055334 A DE102006055334 A DE 102006055334A DE 102006055334 A DE102006055334 A DE 102006055334A DE 102006055334 A1 DE102006055334 A1 DE 102006055334A1
Authority
DE
Germany
Prior art keywords
layer
conductive layer
gate
conductive
spacer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102006055334A
Other languages
English (en)
Inventor
Dirk Dr. Manger
Till Dr. Schlösser
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qimonda AG
Original Assignee
Qimonda AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qimonda AG filed Critical Qimonda AG
Publication of DE102006055334A1 publication Critical patent/DE102006055334A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/2815—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects part or whole of the electrode is a sidewall spacer or made by a similar technique, e.g. transformation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Ein Feldeffekttransistor, der in einer Halbleitervorrichtung angeordnet ist, umfasst ein erstes und ein zweites dotiertes Source-/Drain-Gebiet, wobei die beiden Source-/Drain-Gebiete innerhalb eines Halbleitersubstrats auf beiden Seiten einer Gate-Elektrode und eines Kanalbereichs, der innerhalb des Substrats zwischen beiden dotierten Source-/Drain-Gebieten unterhalb der Gate-Elektrode ausgebildet ist, angeordet sind. Eine Gate-Oxidschicht wird auf dem Halbleitersubstrat ausgebildet. Die Gate-Elektrode kontaktiert eine Oberfläche der Gate-Oxidschicht und weist weiterhin zumindest eine erste und eine zweite leitfähige Schicht auf, wobei die erste und die zweite leitfähige Schicht aus Materialien mit im Vergleich zueinander unterschiedlicher Austrittsarbeit gebildet sind. Die erste leitfähige Schicht kontaktiert die Gate-Oxidschicht innerhalb eines ersten Bereichs der Oberfläche und die zweite leitfähige Schicht kontaktiert die Gate-Oxidschicht innerhalb eines zweiten Gebiets der Oberfläche. Die erste leitfähige Schicht ist ferner leitend mit der zweiten leitfähigen Schicht verbunden.

Description

  • Hintergrund der Erfindung
  • 1. Gebiet der Erfindung:
  • Die Erfindung betrifft einen in einem oder auf einem Halbleitersubstrat ausgebildeten Feldeffekttransistor und ein Verfahren zum Herstellen eines Feldeffekttransistors. Die Erfindung betrifft insbesondere Feldeffekttransistoren, die in integrierten Schaltkreisen mit kleinem Rasterabstand und/oder in DRAM-Speichervorrichtungen vorgesehen sind.
  • 2. Beschreibung des verwandten Standes der Technik:
  • Auf dem Gebiet der Herstellung von Halbleitervorrichtungen, insbesondere DRAM-Vorrichtungen (Dynamic Random Access Memory), werden Rasterabstände und Linienbreiten kontinuierlich verringert, um den Integrationsgrad der Vorrichtungen zu verbessern. Hinsichtlich der generell mit den Halbleitervorrichtungen hergestellten Feldeffekttransistoren bringt diese Abnahme der Abmessungen mehrere Probleme mit sich, wenn man die beizubehaltenden elektrischen Eigenschaften betrachtet. Beim Eintritt in einen Sub-Mikrometer-Linienbreitenbereich tragen Leckstromeffekte zwischen Gate, Source, Drain und/oder der Wanne erheblich zu Unzulänglichkeiten bei, die einem integrierten Schaltkreis innewohnen.
  • Dementsprechend sind diese Effekte beim Design eines integrierten Schaltkreises in Form von Anpassungen entsprechender Versorgungsspannungen, Beibehalten minimaler lateraler Abmes sungen oder Schichtdicken (beispielsweise des Gate-Oxids) oder durch Anwenden geeigneter Dotierungsniveaus, beispielsweise in Bezug auf die Komponenten eines jeweiligen Transistors zu berücksichtigen. Jedoch wird die Verkleinerung der Abmessungen unvermeidbar an physikalische Grenzen führen, da der maximal erlaubte Leckstrom weiter verringert werden wird. Im Falle von DRAM-Speichern, in denen Ströme oder Ladungen, die in eine leitfähige Füllung eines Speicherknotens eingeschlossen werden, zum Speichern der Information verwendet werden, erfordern unerwünschte Stromverluste einen häufigeren Wiederauffrischungsvorgang des gespeicherten Stroms, wodurch dem infolge des Shrinking-Prozesses entsprechenden Gewinn an Geschwindigkeit entgegengewirkt wird.
  • Verschiedene auf Leckströme bezogene Mechanismen sind bekannt und gut untersucht: junction leakage, gate induced drain leckage (GIDL), drain-induced barrier lowering (DIBL), etc.
  • "Junction leakage" hat seinen Ursprung in der Diffusion von Minoritätsleitungsträgern und dem Drift nahe von Rändern von Verarmungsbereichen (die in diesem Dokument auch als Kanalbereich bezeichnet werden) eines Transistors. Die Erzeugung von Electron-Loch-Paaren kannn weiterhin für diese Art von Leckstrom verantwortlich sein. Zusätzlich kann im Falle von hochdotierten Source-/Drain-Gebieten Band-zu-Band-Tunneln auftreten.
  • Das "Gate-Induced Drain Leakage (GIDL)" hat seinen Ursprung in starken Feldern, die unter bestimmten Umständen nahe des Drain auftreten. Im Falle beispielsweise eines n-Kanal-Feldeffekttransistors (N-MOSFET) kann die Gate-Spannung vorgespannt werden, um den Transistor ausreichend unterhalb der Schwellspannung (Transistor ausgeschaltet, bei 0,0 Volt oder darunter) zu betreiben. Als Folge reichern sich in dem Verarmungsflächenbereich unter der Gate-Elektrode benachbart zur Gate-Oxidschicht Löcher an; dadurch wird ein Kanalgebiet gebildet, das nun als hochdotiertes p-Typ-Gebiet mit moderat dotierter p-Typ-Wanne (Substrat) agiert, während sowohl das Substrat als auch der Kanal dasselbe Vorspannungspotential halten. Ein starkes Feld wird dann erzeugt, falls der n-Typ-Drain-Bereich gleichzeitig an die Versorgungsspannung angeschlossen wird. Minoritätsladungsträger und Band-zu-Band-Tunnel führen dann zu einem Strom von dem n-Typ-Drain zur p-Typ-Wanne (Substrat).
  • Dass "Drain-induced barrier lowering (DIBL)" tritt auf, wenn eine hohe Drain-Spannung an einen Transistor mit einem besonders kurzen Kanal angelegt wird. Das Profil des Spannungspotentials entlang des Kanals wird beeinflusst und Ladungsträger werden von dem Source-Bereich in Richtung der Kanaloberfläche benachbart zur Gate-Oxidschicht injiziert. Die Kanalbreite ist verringert, was wieder die effektive Schwellenspannung des Feldeffekttransistors beeinflussen kann.
  • Das "Gate-induced drain leakage" (GIDL) beschränkt hauptsächlich die minimale Dicke der Gate-Oxidschicht und die Spannungsversorgung an Source/Drain, während das "Drain-induced barrier lowering" (DIBL) die Kanalbreite beschränkt.
  • Hinsichtlich des "Gate-induced drain leakage" (GIDL) wurde in der US-Patentanmeldung Nr. 2003/0094651 A1, von Hynix Semiconductor Inc., ein Feldeffekttransistor vorgeschlagen, der eine Haupt-Gateelektrode aufweist, die durch eine Hilfselektrode unterstützt wird, welche als Spacer benachbart an einen Oxidfilm ausgebildet ist, der beide Elektroden jeweils voneinander isoliert. Die Hauptelektrode kontaktiert ein auf ei nem Substrat angeordnetes Gate-Oxid, während die Hilfselektrode den Oxidfilm kontaktiert, der zwischen der Hilfselektrode und jedem der Source-/Drain-Bereiche des Transistors angeordnet ist. Beide Elektroden werden jeweils unabhängig mit ihren eigenen Spannungsquellen versorgt.
  • Im Betrieb, wenn die Haupt-Gate-Elektrode auf ein Wiederauffrischen eines DRAMs auf 0,0 Volt vorgespannt wird, wird die Hilfselektrode gleichzeitig mit derselben Spannung wie der darunterliegende Source-/Drain-Bereich versorgt, um das Auftreten eines GIDL-Stroms zu unterdrücken.
    •
  • Zusammenfassung der Erfindung:
  • Es ist eine Aufgabe der Erfindung, die elektrischen Eigenschaften eines NMOS oder PMOS-Feldeffekttransistors zu verbessern. Es ist insbesondere eine Aufgabe, Leckströme zwischen Source/Drain, Gate und Wanne/Substrat eines in einer Halbleitervorrichtung ausgebildeten Transistors zu verringern.
  • Diese und andere Aufgaben werden durch einen in einem Halbleitersubstrat angeordneten Feldeffekttransistor gelöst, der folgendes aufweist: ein erstes und ein zweites Source-/Drain-Gebiete, wobei die beiden Gebiete innerhalb des Substrats auf beiden Seiten einer Gate-Elektrode angeordnet sind; ein Kanalgebiet, das innerhalb des Substrats zwischen beiden dotierten Source-/Drain-Gebieten unterhalb der Gate-Elektrode ausgebildet sind; eine auf dem Halbleitersubstrat ausgebildete Gate-Oxidschicht; eine Gate-Elektrode, die eine Oberfläche der Gate-Oxidschicht kontaktiert und die weiterhin zumindest eine erste und eine zweite leitfähige Schicht umfasst, wobei die erste und die leitfähige Schicht aus Materialien mit von einander unterschiedlicher Austrittsarbeit gebildet sind, wobei
    • a) die erste leitfähige Schicht der Gate-Elektrode innerhalb eines ersten Bereichs der Oberfläche die Gate-Elektrode kontaktiert,
    • b) die zweite leitfähige Schicht die Gate-Oxidschicht innerhalb eines zweiten Bereichs der Oberfläche kontaktiert und
    • c) die erste leitfähige Schicht ferner leitfähig mit der zweiten leitfähigen Schicht verbunden ist.
  • Ein Feldeffekttransistor (FET) wird bereitgestellt, der ein n-Kanal-MOSFET oder ein p-Kanal-MOSFET sein kann. Der Transistor weist eine Gate-Elektrode, ein erstes und ein zweites Source-/Drain-Gebiet, ein zwischen den Source-/Drain-Gebieten angeordnetes Kanalgebiet und eine Gate-Dielektrikumsschicht, die gemäß einer Ausführungsform ein Gate-Oxid ist, auf.
  • Die Gate-Elektrode weist eine erste leitfähige Schicht sowie eine zweite leitfähige Schicht auf. Beide leitfähigen Schichten kontaktieren gleichzeitig in jeweiligen ersten und zweiten Bereichen eine Oberfläche dieser Schicht. Beide Bereiche, der erste und der zweite Bereich, überlappen vorzugsweise mit dem Kanalgebiet, um während des Betriebs seine elektrischen Eigenschaften zu beeinflussen.
  • Das für jeweils die erste und die zweite leitfähige Schicht ausgewählte Material unterscheidet sich jeweils dadurch, dass die Austrittsarbeit (Work Function), d. h. die Entfernen eines Elektrons aus dem Material ins Vakuum erforderliche Energiedifferenz, für beide Schichten nicht dieselbe ist. Dementsprechend beziehen sich die für die Schichten ausgewählten Materialien auf verschiedene chemische Elemente oder Verbindungen oder andernfalls auf ähnliche Elemente oder Verbindun gen, die jedoch, beispielsweise durch eine unterschiedliche Art der Dotierung etc., verändert worden sind, um unterschiedliche Leitereigenschaften zu erhalten.
  • Weiterhin sind die erste und die zweite leitfähige Schicht (elektrisch) leitend miteinander verbunden. Diese Verbindung ist dauerhaft, d. h. die leitfähige Verbindung zwischen beiden Schichten wird nicht nur mit Hilfe eines entfernten Schaltkreises zu bestimmten Gelegenheiten erhalten. Stattdessen wird die Verwendung innerhalb desselben Transistors mit Hilfe eines direkten oder indirekten Kontaktes zwischen beiden Schichten hergestellt. Gemäß einer Ausführungsform wird die leitfähige Verbindung mittels einer dritten leitfähigen Schicht hergestellt, die oben auf einer der ersten oder zweiten leitfähigen Schichten angeordnet sein kann. Die dritte Schicht kann dieselbe oder eine ähnliche chemische Zusammensetzung wie eine der ersten oder zweiten leitfähigen Schichten besitzen.
  • Als Folge dieser Anordnung wird der Gate-Kontaktbereich oben auf der Gate-Dielektrikumsschicht durch zwei unterschiedliche leitfähige Schichten gebildet, die – wenn sie, da sie leitend verbunden sind, an dieselbe Strom- oder Spannungsversorgung angeschlossen sind – unterschiedliche Austrittsarbeiten bei demselben Spannungspotential aufweisen. Dieser geteilte Gate-Kontaktbereich beeinflusst die elektrischen Eigenschaften an der Oberfläche des Kanalgebiets auf der entgegen gesetzten Seite der Gate-Dielektrikumsschicht nachteilig. Jedoch das Veränderung der Austrittsarbeit wirkt auf den Verarmungsbereich darunter so, als wenn das Spannungspotential derselben Schicht verändert worden wäre. Als Ergebnis ändert sich das Profil der Verarmungs- oder Anreicherungs-Charakteristik entlang der Längsrichtung des Kanalgebiets gemäß der Austritts arbeit des Materials, das für die zwei leitfähigen Schichten jeweils gewählt wurde.
  • In einer Ausführungsform wird n-dotiertes oder p-dotiertes Polysilizium für die erste Schicht verwendet. In einer weiteren Ausführungsform kann die zweite leitfähige Schicht ein Material sein, das aus der Gruppe der so genannten mid-gap-Materialien ausgewählt ist. Diese Materialien kennzeichnen sich durch moderate Werte der Austrittsarbeit. Ebenfalls, da keine klare Definition verfügbar ist, kann die Bandbreite der für diese spezifische Ausführungsform vorgesehene Austrittsarbeiten einen Minimalwert von 4,4 eV und einen Maximalwert von 4,9 eV besitzen. Es wird festgehalten, dass die Erfindung nicht auf irgendeinen solcher hierin oder in anderer Literatur angegebener Bereiche beschränkt ist.
  • Gemäß einer anderen Definition von mid-gap-Materialien ist die Austrittsarbeit der mid-gap-Materialien größer als die von Materialien, die stark n-dotiertem Polysilizium ähnlich sind, und ist kleiner als die Materialien, die stark p-dotiertem Polysilizium ähnlich sind.
  • Beispiele geeigneter mid-gap-Materialen sind Wolfram (W), Titannitrid (TiN), Wolframsilizid (WSix), mit einer Stickstoffimplantation versehenes Molybdän (Mo(N)), Tantalnitrid. Jedoch wird festgehalten, dass die Erfindung nicht darauf beschränkt ist.
  • Gemäß einer anderen Ausführungsform ist die zweite leitfähige Schicht als ein vertikaler Spacer an einer Seitenwand eines Gate-Stapels ausgebildet, der die erste leitfähige Schicht umfasst. Die Wirkung ist, dass die zweite leitfähige Schicht eine verringerte Grundfläche in Bezug auf ihren Bereich der Gate-Kontaktfläche besitzt und die Gesamteigenschaften durch die erste leitfähige Schicht, die eine größere Grundfläche besitzt, dominiert werden. Ein geeignetes Material kann daher gewählt werden, um die Schwellspannung festzulegen. Nichtsdestotrotz ist der vertikale Spacer der zweiten leitfähigen Schicht nahe der Drain-Wanne-Verbindung angeordnet; ihre Austrittsarbeit kann gemäß dem spezifischen Design so gewählt sein, dass sie insbesondere in diesem Bereich Leckeffekte verringert, trotz ihrer kleinen Grundfläche. Das Auftreten starker Felder nahe der Verbindungen kann daher gemildert werden. Ein weiterer Vorteil des vertikalen Spacers besteht darin, dass durch seine kleine Grundfläche die Abmessung der Gate-Elektrode nicht beträchtlich vergrößert ist.
  • Sofern eine horizontale Schicht in dem Gate-Stapel in Bezug auf die erste leitfähige Schicht ausgebildet wird und ein vertikaler Spacer an der Seitenwand des Gate-Stapels in Bezug auf die zweite leitfähige Schicht ausgebildet wird, und insofern ein n- oder p-dotiertes Polysilizium sowie ein mid-gap-Material für die jeweiligen leitfähigen Schichten gewählt wird, beziehen sich vorteilhafte Ausführungsformen der Erfindung auf beide Möglichkeiten, dass das mid-gap-Material entweder für die erste oder die zweite leitfähige Schicht gewählt wird.
  • Die Erfindung wird insbesondere mit Bezug auf die DRAM-Speichervorrichtungen vorteilhaft. Hierbei besteht ein spezieller Bedarf für eine weitere Miniaturisierung. Weiterhin wurde herausgefunden, dass ein Drain-Bereich nur auf einer einzigen Seite des Transistors – dem mit der Bitleitung verbundenen Drain – an Leckströmen leidet.
  • Gemäß einer Ausführungsform der Erfindung wird ein einseitiger vertikaler leitfähiger Spacer bezüglich dieses Drain-Gebietes angeordnet, das derjenige Bereich ist, der an eine Spannungsversorgung, beispielsweise an eine Bitleitung angeschlossen ist.
  • Der entgegengesetzte Source-Bereich kann – gemäß noch einer weiteren Ausführungsform – an den Speicherknoten angeschlossen sein. Der Speicherknoten kann gemäß dieser Ausführungsform in einem Speicherkondensator oder in einem Stapelkondensator angeordnet sein.
  • Die Aufgaben werden weiterhin gelöst durch ein Verfahren zum Herstellen eines Feldeffekttransistors in einem Halbleitersubstrat, das die folgenden Schritte aufweist: Bereitstellen eines Halbleitersubstrats; Abscheiden einer Gate-Dielektrikumsschicht auf das Halbleitersubstrat; Ausbilden einer ersten leitfähigen Schicht aus einem Material, das eine erste Austrittsarbeit besitzt, auf die Gate-Dielektrikumsschicht; Abscheiden einer isolierenden Deckschicht; Ätzen der ersten leitfähigen Schicht und der isolierenden Deckschicht, um einen Gate-Stapels auf der Gate-Dielektrikumsschicht zu bilden; Abscheiden einer zweiten leitfähigen Schicht aus einem Material, das eine zweite Austrittsarbeit, die von der ersten Austrittsarbeit verschieden ist, besitzt, auf einer Seitenwand des geätzten Gate-Stapels und auf der Gate-Dielektrikumsschicht, um einen leitfähigen vertikalen Spacer zu bilden, wobei der Spacer und der Gate-Stapel eine Gate-Elektrode bilden; Implantieren des Halbleitersubstrats, wo es nicht durch den Gate-Stapel und den vertikalen leitfähigen Spacer abgeschirmt ist, um erste und zweite Source-/Drain-Gebiete auszubilden.
  • Weitere vorteilhafte Aspekte und Ausführungsformen werden aus den beigefügten Ansprüchen verständlich.
  • Kurze Beschreibung der Figuren:
  • Andere Aufgaben und viele der zugehörigen Vorteile von Ausführungsformen der vorliegenden Erfindung werden rasch geschätzt und besser verständlich werden in Bezug auf die folgende, detailliertere Beschreibung bevorzugter Ausführungsformen in Verbindung mit den begleitenden Zeichnungen. Merkmale, die inhaltlich oder funktionell gleich oder ähnlich sind, werden mit denselben Bezugszeichen angegeben werden.
    •
  • Die 1 bis 4 zeigen Seitenansichten eines MOSFET gemäß verschiedener Ausführungsformen der vorliegenden Erfindung,
  • 5 zeigt ein Flussdiagramm, das die Schritte eines Verfahrens zur Herstellung eines MOSFET gemäß einer Ausführungsform der Erfindung darstellt,
  • die 6 bis 7 zeigen Einzelheiten des Schrittes 92 in 5 gemäß weiteren alternativen Ausführungsformen der vorliegenden Erfindung.
  • Detaillierte Beschreibung von Ausführungsformen der Erfindung:
  • 1 zeigt eine erste Ausführungsform eines erfindungsgemäßen MOSFET 2. Eine Gate-Elektrode 4 ist auf einer Gate-Dielektrikumsschicht 22 angeordnet, die ein Gate-Oxid sein kann. Andere dielektrische Materialien wie etwa ein Nitrid können ebenfalls geeignet sein. Die Gate-Dielektrikumsschicht 22 besitzt gemäß dieser Ausführungsform eine Dicke von bei spielsweise 10 nm und wird durch Oxidation einer Oberfläche des Halbleitersubstrats 24, die aus einkristallinem Silizium besteht, hergestellt.
  • Die Gate-Elektrode 4 weist einen Gate-Stapel mit einer Folge von Schichten 10, 14, 16; – von unten nach oben – n-dotiertes Polysilizium (erste leitfähige Schicht 10), Wolframsilizid (dritte leitfähige Schicht 14) und Siliziumnitrid (isolierende Deckschicht 16) auf. Die erste leitfähige Schicht 10 aus Polysilizium bildet die eigentliche Gate-Elektrode, während die dritte leitfähige Schicht 14 aus Wolframsilizid einen Leiter mit niedrigem Ohmschen Widerstand darstellt, die weiterhin beispielsweise als Wortleitung in einem DRAM dienen können. Der dritte Leiter 14 ist an eine Spannungsversorgung 500 angeschlossen, die selektiv Pegel eines Spannungspotentials bereitstellt. Der Gate-Stapel besitzt Seitenwände 38. Ein Teil der Seitenwände 38, der neben der untersten, ersten leitfähigen Schicht 10 aus Polysilizium angeordnet ist, ist mit einer Seitenwandoxidationsschicht 18 bedeckt. Weiterhin ist benachbart zu beiden Seitenwänden 38 des Gate-Stapels ein vertikaler Spacer angeordnet, der aus einer zweiten leitfähigen Schicht 12 aus einem Material mittlerer Bandlücke (mid-gap-Material) wie etwa Wolfram oder Wolframsilizid gebildet ist. Ein Nitrid-Liner 20 bedeckt die vertikalen Spacer auf beiden Seiten der Gate-Elektrode 4. wie durch den Pfeil 50 angedeutet, besteht eine elektrische Verbindung zwischen der ersten 10 und den zweiten leitfähigen Schichten 12 über die dritte leitfähige Schicht 14.
  • Die erste leitfähige Schicht 10 aus Polysilizium ist entsprechend einer Austrittsarbeit von 4,1 eV dotiert und die zweite leitfähige Schicht ist aus Wolfram oder Wolframsilizid. Sie besitzt eine Austrittsarbeit von 4,6 eV beziehungsweise 4,7 eV – gegenüber dem Vakuum.
  • Die Gate-Elektrode 4 besitzt eine Device-Länge von 90 nm, wovon 65 bis 70 nm durch die Ausdehnung der ersten leitfähigen Schicht 10 zustande kommen und jeweils 10 nm sich aus den beiden vertikalen Spacern auf beiden Seiten des Gate-Stapels ergeben. Eine Oberfläche beziehungsweise ein Gate-Kontaktbereich ist in einen ersten Bereich 40, der durch die Grundfläche der ersten leitfähigen Schicht 10 vorgegeben ist, und in einen zweiten Bereich (Bereiche) 42, der (die) durch die Grundfläche der zweiten leitfähigen Schicht 12, d. h. durch die in 1 dargestellten vertikalen Spacer vorgegeben ist (sind), unterteilt. Es wird angemerkt, dass die Erfindung nicht auf die gemäß dieser Ausführungsform vorgegebenen Abmessungen beschränkt ist.
  • Innerhalb des Substrats wird ein erster und ein zweiter, hoch n-dotierter Source-/Drain-Bereich 28 jeweils durch Implantieren ausgebildet. n-dotierte LDD-Bereiche (lightly n-doped drain) fangen starke Feldgradienten bezüglich eines p-Typ-Kanalbereichs (Wanne) und bezüglich der Source-/Drain-Gebiete 28 auf.
  • Die Verringerung des Feldgradienten durch die LDD-Bereiche wird infolge der zweiten leitfähigen Schicht weiterhin durch die Bereiche 42 unterstützt. Da die Austrittsarbeit in diesem Falle größer ist, wird die Anreicherung von Löchern nahe der Oberfläche des Verarmungs- oder Kanalbereichs 26 reduziert, wenn die Spannung der Gate-Elektrode 4 nahe der Junction-Ränder des Verarmungsgebietes auf 0,0 Volt oder darunter gefallen ist.
  • Source-/Drain-Gebiete 28 werden gelegentlich – und abhängig von dem Design des Schaltkreises – mit leitfähigen Kontakten verbunden sein, die hier der Einfachheit halber und zur Darstellung der Prinzipien der erfindungsgemäßen Ausführungsformen nicht dargestellt sind.
  • Nun wird auf 2 Bezug genommen, die eine zweite alternative Ausführungsform eines MOSFET darstellt, wobei die Gate-Elektrode eine erste leitfähige Schicht 102 aus p-dotiertem Polysilizium aufweist, die sich in vertikaler Richtung bis zur isolierenden Deckschicht 16 erstreckt. In diesem Beispiel ist der Gate-Stapel ausschließlich aus der ersten Schicht 102 gebildet, d. h. es ist keine dritte leitfähige Schicht erforderlich. Vertikale Spacer werden durch eine zweite leitfähige Schicht 122 benachbart zu den Seitenwänden 38 des Gate-Stapels ausgebildet. Die zweite leitfähige Schicht 122 ist zweiseitig bezüglich der Gate-Elektrode 4 angeordnet, d. h. jeder einzelne Spacer ist auf einer der Seitenwände 38 des Gate-Stapels ausgebildet. Weiterhin enthält die zweite leitfähige Schicht 122 beispielsweise Titannitrid (TiN) als mid-gap-Material oder Tantalnitrid (TaN), das eine Austrittsarbeit von ungefähr 4,0 eV besitzt.
  • Der in 2 dargestellte, aus einer einzigen Schicht bestehende Gate-Stapel besitzt eine Deckschicht 16, beispielsweise ein Siliziumnitrid, das sowohl die einzige erste leitfähige Schicht 102 als auch die zweiten leitfähigen Spacer 122 bedeckt. Dieses Merkmal der Deckschicht 16, die sich horizontal bis über die erste leitfähige Schicht 112 hinaus erstreckt, bietet den Vorteil, dass der jeweilige Überhang den vertikalen Spacerabschnitt während des Ätzens der zweiten leitfähigen Schicht 122 schützt; insbesondere wenn eine anisotrope Ätzung durchgeführt wird.
  • Der Überhang wird gebildet, indem zuerst die erste leitfähige Schicht 102 auf die Gate-Dielektrikumsschicht 22 abgeschieden wird und dann die isolierende Deckschicht 16 darüber (sofern weitere Schichten in dem Stapel vorhanden sind) oder unmittelbar oben auf der ersten leitfähigen Schicht 102 ausgebildet wird. Anschließend wird die anisotrope Ätzung durchgeführt, um den Stapel zu definieren. Anschließend wird eine isotrope Ätzung durchgeführt, um das Stapelmaterial der ersten leitfähigen Schicht unter der isolierenden Deckschicht 16 in horizontaler Richtung rückzuätzen, mit einer Selektivität des Ätzprozesses des Materials der leitfähigen Schicht gegenüber dem isolierenden Deckmaterial.
  • Die zweite leitfähige Schicht 122 wird weiterhin mit einem Nitridliner 202 bedeckt, gefolgt von einem Isolationsspacer 32 aus beispielsweise Siliziumdioxid.
  • 3 zeigt eine ähnliche dritte Ausführungsform wie die zweite, in 2 angedeutete, wobei jedoch die erste leitfähige Schicht 104, die horizontal in dem Gate-Stapel ausgebildet ist, ein mid-gap-Material ist, während das zweite leitfähige Material 124 aus dotiertem Polysilizium als vertikaler Spacer ausgebildet ist.
  • 4 zeigt eine vierte Ausführungsform, wobei die zweite leitfähige Schicht 126 als einseitiger vertikaler Spacer ausgebildet ist. In dieser Ausführungsform besteht die zweite leitfähige Schicht 126 als Molybdän, in das Stickstof implantiert worden ist (beispielsweise Mo(N)). Die erste leitfähige Schicht 106 enthält n-dotiertes Polysilizium. Nitridliner 204, 206 bedecken die linke Seitenwand 38 und den vertikalen Spacer.
  • Ebenfalls angedeutet ist die Verbindung eines ersten der Source-/Drain-Gebiete 28 mit einem Signalverstärker 75. Der Signalverstärker kann im Betrieb eine Spannung an das jeweilige Source-/Drain-Gebiet anlegen, wenn Informationen aus dem Speicherknoten ausgelesen oder in ihn eingeschrieben werden, wobei die Information durch Ladungsträger dargestellt wird.
  • 5 zeigt ein Flussdiagramm eines Verfahrens gemäß einer Ausführungsform der Erfindung. Ein Siliziumsubstrat 24 wird bereitgestellt (Schritt 80), wobei in einem ersten lithographischen Schritt (Schritt 82) ein aktives Gebiet ausgebildet wird, indem Gräben in das Substrat geätzt werden, die Gräben mit isolierendem Material (Shallow Trench Isolation, STI) gefüllt werden. Ein Gate-Oxid wird dann abgeschieden (Schritt 84).
  • Nacheinander werden Schichten 10, 14, 16 aus Polysilizium, Wolfram und Siliziumnitrid auf das Gate-Oxid abgeschieden (Schritt 86). Ein zweiter lithographischer Schritt (88) wird durchgeführt, um den Gate-Stapel mit einer gewünschten Breite von beispielsweise 65 bis 70 nm zu strukturieren. Lithographische Schritte, wie sie hier angeführt werden, können das Bedecken des Substrats mit einem Resist, das Belichten und das Entwickeln des Resists, das Entfernen entwickelter Bereiche des Resists und das Ätzen der gestapelten Schichten unter Verwendung des entwickelten Resists als Ätzmaske umfassen.
  • Falls Wolfram für die dritte leitfähige Schicht 14 und Polysilizium für die erste leitfähige Schicht 10 verwendet wird, kann zwischen der ersten und der dritten leitfähigen Schicht eine optionale Barriereschicht aus TiN oder WN mit einer Dicke von beispielsweise 4 bis 7 nm angeordnet werden.
  • Als nächstes wird der Polysiliziumbereich einer entstehenden Seitenwand 38 des Gate-Stapels oxidiert, um eine dünne Oxidationsschicht 18 (Schritt 90) zu erhalten. Benachbart zu den Seitenwänden 38 und auf der Oxidationsschicht 18 wird eine zweite leitfähige Schicht 12 aus beispielsweise einem mid-gap-Material wie etwa Wolfram oder Wolframsilizid (Schritt 92) gebildet, siehe auch 6, Schritt 922, worin eine alternative Ausführungsform dargestellt ist. Die zweite leitfähige Schicht 12, die so gebildet wurde, berührt weiterhin das Gate-Oxid, wodurch sie den Gate-Kontaktbereich erweitert. Hier ist die zweite leitfähige Schicht 12 leitend mit dem Gate-Stapel, beispielsweise mit der (dritten) Schicht 14 aus Wolfram verbunden. In dieser Ausführungsform wird die Seitenwandoxidation (Schritt 90) selektiv und lediglich bezüglich der (ersten) leitfähigen Schicht 10 durchgeführt.
  • In einer Ausführungsform wird diese Schicht 12 zuerst abgeschieden und dann einem anisotropen Ätzprozess ausgesetzt, wodurch nur Vertikalbereiche der Schicht 12 beibehalten werden; so ergeben sich vertikale Spacer.
  • In einer anderen Ausführungsform, die in 7 dargestellt ist, wird die zweite leitfähige Schicht 12 ausgebildet, indem zuerst eine Schicht aus (undotiertem) amorphen Silizium (Schritt 924) abgeschieden wird, gefolgt von einer anisotropen Rückätzung wie oben beschrieben. Dann wird ein Implantationsschritt von B, BF2 oder As (Schritt 926) unter Verwendung eines schrägen Implantationswinkels angewandt. Als Folge wird nur eine einzige Seite der Gate-Elektrode, d. h. nur einer der zwei Spacer mit einer Implantation versehen, während der andere Spacer durch die Deckschicht abgeschattet wird. Selektives Entfernen der nicht-implantierten Spacer mit Hilfe einer Ätzchemie, die NH4(OH) enthält, ergibt dann einen einseitigen Spacer.
    • 2
    MOSFET
    4
    Gate-Elektrode
    10, 102, 104, 106
    erste leitfähige Schicht
    12, 122, 124, 126
    zweite leitfähige Schicht
    14
    dritte leitfähige Schicht
    16
    Deckschicht
    18
    Seitenwandoxidationsschicht
    20, 202, 204, 206
    Nitrid-Liner
    22
    Gate-Dielektrikumsschicht
    24
    Halbleitersubstrat
    26
    Kanalgebiet; Verarmungsgebiet
    28
    Source-/Drain-Gebiete
    30
    LDD
    32, 322, 323
    Isolationsspacer
    38
    Seitenwand des Gate-Stapels
    40, 42
    Bereiche des Gate-Kontaktbereichs
    50
    elektrisch leitfähige Verbindung
    500
    Spannungsversorgung
    70
    Speicherknoten
    75
    Signalverstärker
    80 bis 100, 922, 924, 926
    Verfahrensschritte

Claims (40)

  1. Feldeffekttransistor, der in einem Halbleitersubstrat ausgebildet ist, mit: – einem ersten und einem zweiten Source-/Drain-Gebiet, wobei die beiden Source-/Drain-Gebiete innerhalb des Substrats auf beiden Seiten einer Gate-Elektrode angeordnet sind, – einem Kanalgebiet, das innerhalb des Substrats zwischen beiden dotierten Source-/Drain-Gebieten unterhalb der Gate-Elektrode ausgebildet ist, – einer Gate-Oxidschicht, die auf dem Halbleitersubstrat ausgebildet ist, – der Gate-Elektrode, die eine Oberfläche der Gate-Oxidschicht kontaktiert und die weiterhin mindestens eine erste und eine zweite leitfähige Schicht umfasst, wobei die erste und die zweite leitfähige Schicht aus Materialien mit unterschiedlicher Austrittsarbeit gebildet sind, – wobei a) die erste leitfähige Schicht der Gate-Elektrode die Gate-Oxidschicht innerhalb eines ersten Bereichs der Oberfläche kontaktiert, b) die zweite leitfähige Schicht die Gate-Oxidschicht innerhalb eines zweiten Bereichs der Oberfläche kontaktiert und c) die erste leitfähige Schicht ferner leitfähig mit der zweiten leitfähigen Schicht verbunden ist.
  2. Transistor nach Anspruch 1, wobei die erste leitfähige Schicht n-dotiertes oder p-dotiertes Polysilizium enthält.
  3. Transistor nach Anspruch 1 oder 2, wobei die zweite leitfähige Schicht ein Material mit einer Austrittsarbeit von größer als 4,0 eV und kleiner als 5,3 eV enthält.
  4. Transistor nach einem der Ansprüche 1 bis 3, wobei die zweite leitfähige Schicht ein Material mit einer Austrittsarbeit von größer als 4,4 eV und kleiner als 4,9 eV enthält.
  5. Transistor nach einem der Ansprüche 1 bis 4, wobei die zweite leitfähige Schicht ein Material mit einer Austrittsarbeit von größer als 4,5 eV und von kleiner als 4,8 eV enthält.
  6. Transistor nach einem der Ansprüche 1 bis 5, wobei die zweite leitfähige Schicht ein Material aus der Gruppe, die Wolfram, Titannitrid, Wolframsilizid, mit einer Stickstoffimplantation versehenes Molybdän, Tantalnitrid, Molybdän, Tantal, Molybdänsilizid und Ruthenium umfasst, enthält.
  7. Transistor nach einem der Ansprüche 1 bis 6, wobei die Gate-Elektrode weiterhin eine dritte leitfähige Schicht aufweist, die auf der ersten leitfähigen Schicht abgeschieden ist und eine elektrische Verbindung zwischen der ersten und der zweiten leitfähigen Schicht herstellt.
  8. Transistor nach Anspruch 7, wobei die Gate-Elektrode weiterhin ein Seitenwandoxid aufweist, das auf einer Seitenwand der ersten leitfähigen Schicht selektiv bezüglich der dritten leitfähigen Schicht aufgewachsen oder abgeschieden ist, um die erste und die zweite leitfähige Schicht zu trennen.
  9. Transistor nach Anspruch 7 oder 8, wobei die zweite leitfähige Schicht einen vertikalen Spacer bezüglich eines Gate-Stapels bildet, der zumindest aus den horizontal angeordneten Schichten, umfassend die erste leitfähige Schicht und die dritte leitfähige Schicht, gebildet ist.
  10. Transistor nach Anspruch 8, wobei die zweite leitfähige Schicht einen vertikalen Spacer bezüglich eines Gate-Stapels bildet, der zumindest aus den horizontal angeordneten Schichten, umfassend die erste leitfähige Schicht die zweite leitfähige Schicht, gebildet ist.
  11. Transistor nach einem der Ansprüche 1 bis 9, wobei der Gate-Stapel weiterhin eine isolierende Deckschicht aufweist.
  12. Transistor nach einem der Anspruch 10, wobei der Gate-Stapel weiterhin eine isolierende Deckschicht aufweist.
  13. Transistor nach einem der Ansprüche 1 bis 11, wobei die isolierende Deckschicht einen Überhang aufweist, so dass die Deckschicht den Gate-Stapel und den Spacer bezüglich eines anisotropen Ätzprozesses bedeckt.
  14. Transistor nach einem der Anspruch 12, wobei die isolierende Deckschicht einen Überhang aufweist, so dass die Deckschicht den Gate-Stapel und den Spacer bezüglich eines anisotropen Ätzprozesses bedeckt.
  15. Feldeffekttransistor, der auf einem Halbleitersubstrat ausgebildet ist, mit: – einem ersten und einem zweiten hochdotierten Source-/Drain-Gebiet, wobei die beiden Source-/Drain-Gebiete innerhalb des Substrats auf beiden Seiten einer Gate-Elektrode ausgebildet sind, – einem Kanalgebiet, der innerhalb des Halbleitersubstrats zwischen den hochdotierten Source-/Drain-Gebieten und unterhalb der Gate-Elektrode angeordnet ist, – einer Gate-Dielektrikumsschicht, die auf dem Halbleitersubstrat angeordnet ist, – der Gate-Elektrode, die eine Oberfläche der Gate-Dielektrikumsschicht kontaktiert und die weiterhin eine erste Schicht aus n-dotiertem oder p-dotiertem Polysilizium und mindestens eine zweite Schicht aus einem leitfähigen Material, das eine Austrittsarbeit von größer als 4,0 eV und kleiner als 5,3 eV besitzt, aufweist, – wobei a) die erste Schicht die Gate-Dielektrikumsschicht innerhalb eines ersten Bereichs der Oberfläche kontaktiert, b) die zweite Schicht die Gate-Dielektrikumsschicht innerhalb eines zweiten Bereichs der Oberfläche kontaktiert und c) die erste Schicht ferner leitend mit der zweiten Schicht verbunden ist.
  16. Transistor nach Anspruch 15, wobei die Gate-Elektrode einen Gate-Stapel von Schichten, die aufeinander in horizontaler Richtung verlaufen, aufweist, wobei der Gate-Stapel die erste Schicht aus n-dotiertem oder p-dotiertem Polysilizium, eine dritte Schicht aus einem Metall oder einem Metallsilizid, die auf die erste Schicht abgeschieden ist, und eine isolierende Deckschicht, die auf der dritten Schicht abgeschieden ist, aufweist.
  17. Transistor nach Anspruch 16, wobei das Metall der dritten Schicht Wolfram ist oder das Metallsilizid der dritten Schicht Wolframsilizid ist, und wobei die isolierende Deckschicht ein Siliziumnitrid enthält.
  18. Transistor nach einem der Ansprüche 15 bis 17, wobei die zweite Schicht, die die Oberfläche der Gate-Dielektrikumsschicht kontaktiert, ein Spacer ist, der vertikal an einer Seitenwand der Gate-Elektrode angeordnet ist.
  19. Feldeffekttransistor, der auf einem Halbleitersubstrat ausgebildet ist, aufweisend: – ein erstes oder ein zweites hochdotiertes Source-/Drain-Gebiet, wobei die beiden Source-/Drain-Gebiete innerhalb des Substrats auf beiden Seiten einer Gate-Elektrode angeordnet sind, – ein Kanalgebiet, das innerhalb des Substrats zwischen den hochdotierten Source-/Drain-Gebieten und unterhalb der Gate-Elektrode angeordnet ist, – eine Gate-Dielektrikumsschicht, die auf dem Halbleitersubstrat angeordnet ist, – die Gate-Elektrode, die eine Oberfläche der Gate-Dielektrikumsschicht kontaktiert und die weiterhin eine erste Schicht aus n-dotiertem oder p-dotiertem Polysilizium und mindestens eine zweite Schicht aus einem leitfähigen Material mittelgroßer Bandlücke, das eine Austrittsarbeit von größer als 4,0 eV und kleiner als 5,3 eV besitzt, aufweist, – wobei a) die erste Schicht als horizontale Schicht gebildet ist, die die Gate-Dielektrikumsschicht innerhalb eines ersten Bereichs des Substrats kontaktiert, b) die zweite Schicht als vertikaler Spacer ausgebildet ist, der die Gate-Dielektrikumsschicht innerhalb eines zweiten Bereichs der Oberfläche kontaktiert, und c) die erste Schicht ferner leitend mit der zweiten Schicht verbunden ist.
  20. Transistor nach Anspruch 19, weiterhin aufweisend eine dritte leitfähige Schicht aus Wolfram oder Wolframsilizid, die auf der ersten Schicht aus n-dotiertem oder p-dotiertem Polysilizium abgeschieden ist.
  21. Transistor nach Anspruch 19 oder 20, weiterhin aufweisend ein Seitenwandoxid, das auf eine vertikale Seitenwand der ersten horizontalen Schicht benachbart zum vertikalen Spacer der zweiten Schicht abgeschieden oder aufgewachsen ist, so dass die erste Schicht einzig über die dritte leitfähige Schicht leitend mit der zweiten Schicht verbunden ist.
  22. Transistor nach einem der Ansprüche 19 bis 21, weiterhin aufweisend jeweils ein niedrig dotiertes Source-Gebiet und ein niedrig dotiertes Drain-Gebiet benachbart zur Gate-Dielektrikumsschicht, zum Kanalbereich und zum ersten oder zweiten Source-/Drain-Gebiet.
  23. Transistor nach einem der Ansprüche 19 bis 22, wobei die zweite Schicht aus einem leitfähigen Material mittelgroßer Bandlücke als ein einseitig angeordneter vertikaler Spacer vorgesehen ist, so dass der Transistor ein asymmetrisches Profil besitzt.
  24. DRAM-Speicherzelle, aufweisend: – einen asymmetrischen Feldeffekttransistor nach Anspruch 23, – einen Speicherknoten mit einer Kondensatorelektrode, die leitend mit einem der ersten oder zweiten Source-/Drain-Gebiete des asymmetrischen Transistors verbunden ist.
  25. Verfahren zum Herstellen eines Feldeffekttransistors in einem Halbleitersubstrat, aufweisend die Schritte: – Bereitstellen eines Halbleitersubstrats, – Abscheiden einer Gate-Dielektrikumsschicht auf das Halbleitersubstrat, – Ausbilden einer ersten leitfähigen Schicht aus einem Material, das eine erste Austrittsarbeit besitzt, auf die Gate-Dielektrikumsschicht, – Ätzen der ersten leitfähigen Schicht zum Ausbilden eines Gate-Stapels auf der Gate-Dielektrikumsschicht, – Ausbilden einer zweiten leitfähigen Schicht aus einem Material mit einer zweiten Austrittsarbeit, die von der ersten Austrittsarbeit verschieden ist, auf einer Seitenwand des geätzten Gate-Stapels zum Ausbilden eines leitfähigen vertikalen Spacers, wobei der Spacer und der Gate-Stapel eine Gate-Elektrode bilden, – Dotieren des Halbleitersubstrats auf beiden Seiten der Gate-Elektrode zum Ausbilden erster und zweiter Source-/Drain-Gebiete.
  26. Verfahren nach Anspruch 25, weiterhin umfassend: – Ausbilden einer isolierenden Deckschicht über der ersten leitfähigen Schicht vor dem Ätzen der ersten leitfähigen Schicht, – Ausbilden eines Gate-Stapels auf der Gate-Dielektrikumsschicht durch Ätzen der isolierenden Deckschicht und zumindest der ersten leitfähigen Schicht.
  27. Verfahren nach Anspruch 25 oder 26, weiterhin umfassend: – Durchführen eines isotropen Ätzschrittes des Gate-Stapels mit einer Selektivität gegenüber zumindest der ersten leitfähigen Schicht in der Weise, dass die isolierende Deckschicht oberhalb der ersten Schicht einen Überhang gegenüber dem Gate-Stapel bildet, wobei der Ätzschritt nach dem Ätzen der isolierenden Deckschicht und zumindest der ersten leitfähigen Schicht durchgeführt wird.
  28. Verfahren nach einem der Ansprüche 25 bis 27, weiterhin umfassend den Schritt des Ausbildens eines Isolationsspacers auf einer Seitenwand der Gate-Elektrode benachbart zum verti kalen leitfähigen Spacer, und Ätzen der Gate-Dielektrikumsschicht selektiv zu den Isolationsspacer.
  29. Verfahren nach einem der Ansprüche 25 bis 28, weiterhin umfassend den Schritt des Abscheidens einer dritten leitfähigen Schicht nach dem Schritt des Ausbildens der ersten leitfähigen Schicht und vor dem Schritt des Abscheidens einer isolierenden Deckschicht, wobei der Schritt des Ätzens der ersten leitfähigen Schicht und der isolierenden Deckschicht das Ätzen der dritten leitfähigen Schicht umfaßt.
  30. Verfahren nach einem der Ansprüche 25 bis 29, wobei der Schritt des Ausbildens der ersten leitfähigen Schicht das Abscheiden einer Schicht aus Polysilizium und gleichzeitiges oder nachfolgendes n-Dotieren oder p-Dotieren der Schicht mit Dotierstoffen umfasst.
  31. Verfahren nach einem der Ansprüche 25 bis 30, wobei der Schritt des Ausbildens der zweiten leitfähigen Schicht das Auswählen eines Materials mit einer Austrittsarbeit von größer als 4,0 eV und kleiner als 5,3 eV umfasst.
  32. Verfahren nach einem der Ansprüche 25 bis 31, wobei der Schritt des Ausbildens der zweiten leitfähigen Schicht das Auswählen eines Materials mit einer Austrittsarbeit von größer als 4,4 eV und kleiner als 4,9 eV umfasst.
  33. Verfahren nach einem der Ansprüche 25 bis 32, wobei der Schritt des Ausbildens der zweiten leitfähigen Schicht das Auswählen eines Materials mit einer Austrittsarbeit von größer als 4,5 eV und kleiner als 4,8 eV umfasst.
  34. Verfahren nach einem der Ansprüche 25 bis 33, wobei der Schritt des Ausbildens der zweiten leitfähigen Schicht das Auswählen eines Materials aus der Gruppe bestehend aus Wolfram, Wolframsilizid, Titannitrid, Tantalnitrid, mit einer Stickstoffimplantation versehenem Molybdän, Molybdän, Tantal, Ruthenium, Molybdänsilizid umfasst.
  35. Verfahren zum Ausbilden eines Feldeffekttransistors in einem Halbleitersubstrat, mit den Schritten: – Bereitstellen eines Halbleitersubstrats, – Abscheiden einer Gate-Oxidschicht auf das Halbleitersubstrat, – Ausbilden einer ersten leitfähigen Schicht aus einem Material, das eine Austrittsarbeit von größer als 4,0 eV und kleiner als 5,3 eV besitzt, auf die Gate-Dielektrikumsschicht, – Ätzen der ersten leitfähigen Schicht zum Ausbilden eines Gate-Stapels auf der Gate-Dielektrikumsschicht, – Ausbilden einer zweiten leitfähigen Schicht aus n-dotiertem oder p-dotiertem Polysilizium auf einer Seitenwand des geätzten Gate-Stapels und auf der Gate-Oxidschicht zum Ausbilden eines leitfähigen vertikalen Spacers, wobei der Spacer und der Gate-Stick eine Gate-Elektrode des Transistors bilden, – Implantieren des Halbleitersubstrats dort, wo es nicht durch den Gate-Stapel und den vertikalen leitfähigen Spacer abgeschirmt ist, zum Ausbilden erster und zweiter Source-/Drain-Gebiete.
  36. Verfahren nach Anspruch 35, wobei der Schritt des Ausbildens der ersten leitfähigen Schicht das Ausbilden eines Materials aus der Gruppe bestehend aus Wolfram, Wolframsilizid, Titannitrid, Tantalnitrid, mit einer Stickstoffimplantation versehenem Molybdän, Molybdän, Tantal, Ruthenium, Molybdänsilizid umfasst.
  37. Verfahren zum Ausbilden eines Feldeffekttransistors in einem Halbleitersubstrat, mit den Schritten: – Bereitstellen des Halbleitersubstrats, – Abscheiden einer Gate-Dielektrikumsschicht auf das Halbleitersubstrat, – Ausbilden einer ersten leitfähigen Schicht aus einem Material, das eine erste Austrittsarbeit besitzt, auf die Gate-Dielektrikumsschicht, – Ätzen der ersten leitfähigen Schicht zum Ausbilden eines Gate-Stapels, der zwei entgegengesetzte Seitenwände besitzt, auf der Gate-Dielektrikumsschicht, – Abscheiden einer zweiten leitfähigen Schicht aus einem Material, das eine zweite Austrittsarbeit besitzt, auf den Gate-Stapel und auf die Gate-Dielektrikumsschicht zum Ausbilden jeweils eines leitfähigen vertikalen Spacers auf beiden entgegengesetzten Seitenwänden des Gate-Stapels, wobei die Spacer und der Gate-Stapel eine Gate-Elektrode bilden, – Entfernen eines leitfähigen vertikalen Spacers, der auf einer der beiden entgegengesetzten Seitenwände des Gate-Stapels angeordnet ist, zum Ausbilden einer asymmetrischen Gate-Elektrode, – Einbringen einer Implantation in das Halbleitersubstrat dort, wo es nicht durch den Gate-Stapel und durch den vertikalen leitfähigen Spacer abgeschirmt ist, zum Ausbilden erster und zweiter Source-/Drain-Gebiete.
  38. Verfahren nach Anspruch 37, weiterhin umfassend den Schritt des Bereitstellens einer isolierenden Deckschicht o ben auf dem Gate-Stapel oder oben auf dem Gate-Stapel und dem leitfähigen vertikalen Spacer.
  39. Verfahren nach Anspruch 37 oder 38, wobei der eine vertikale Spacer entfernt wird, indem die Gate-Elektrode unter einem schrägem Winkel mit Dotierstoffen in der Weise implantiert wird, dass einer der Spacer implantiert wird und der andere Spacer durch die isolierende Deckschicht abgeschattet wird, und indem der implantierte Spacer selektiv gegenüber dem abgeschatteten Spacer geätzt wird.
  40. Verfahren nach einem der Ansprüche 37 bis 39, wobei der leitfähige vertikale Spacer entfernt wird, indem die Gate-Elektrode unter einem schrägem Winkel mit Dotierstoffen in der Weise implantiert wird, dass einer der Spacer implantiert wird und der andere Spacer durch die isolierende Deckschicht abgeschattet wird, und indem der abgeschattete Spacer selektiv gegenüber dem implantierten Spacer entfernt wird.
DE102006055334A 2005-11-23 2006-11-23 Feldeffekttransistor und Verfahren zu dessen Herstellung Withdrawn DE102006055334A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/287,151 US20070114616A1 (en) 2005-11-23 2005-11-23 Field effect transistor and method of manufacturing the same
US11/287,151 2005-11-23

Publications (1)

Publication Number Publication Date
DE102006055334A1 true DE102006055334A1 (de) 2007-05-31

Family

ID=38037962

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102006055334A Withdrawn DE102006055334A1 (de) 2005-11-23 2006-11-23 Feldeffekttransistor und Verfahren zu dessen Herstellung

Country Status (6)

Country Link
US (1) US20070114616A1 (de)
JP (1) JP2007150311A (de)
KR (1) KR20070054586A (de)
CN (1) CN1971946A (de)
DE (1) DE102006055334A1 (de)
TW (1) TW200721486A (de)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080029827A1 (en) * 2006-08-04 2008-02-07 Ibrahim Ban Double gate transistor, method of manufacturing same, and system containing same
US20080308870A1 (en) * 2007-06-15 2008-12-18 Qimonda Ag Integrated circuit with a split function gate
KR101374323B1 (ko) * 2008-01-07 2014-03-17 삼성전자주식회사 반도체 소자 및 그 제조방법
WO2011068694A2 (en) 2009-12-04 2011-06-09 Rambus Inc. Dram sense amplifier that supports low memory-cell capacitance
US8513773B2 (en) * 2011-02-02 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Capacitor and semiconductor device including dielectric and N-type semiconductor
US9349849B2 (en) * 2012-03-28 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device including the semiconductor device
US10985254B2 (en) * 2019-06-28 2021-04-20 Nanya Technology Corporation Semiconductor device and method of manufacturing the same
CN113921387B (zh) * 2020-07-10 2024-06-28 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构
EP3965143B1 (de) * 2020-07-10 2023-10-18 Changxin Memory Technologies, Inc. Herstellungsverfahren für halbleiterstruktur und halbleiterstruktur
CN116507122B (zh) * 2023-06-25 2023-11-07 长鑫存储技术有限公司 半导体结构及其形成方法、存储器

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4714519A (en) * 1987-03-30 1987-12-22 Motorola, Inc. Method for fabricating MOS transistors having gates with different work functions
US5091763A (en) * 1990-12-19 1992-02-25 Intel Corporation Self-aligned overlap MOSFET and method of fabrication
US6225669B1 (en) * 1998-09-30 2001-05-01 Advanced Micro Devices, Inc. Non-uniform gate/dielectric field effect transistor
US6187657B1 (en) * 1999-03-24 2001-02-13 Advanced Micro Devices, Inc. Dual material gate MOSFET technique
US20020197810A1 (en) * 2001-06-21 2002-12-26 International Business Machines Corporation Mosfet having a variable gate oxide thickness and a variable gate work function, and a method for making the same
KR100436287B1 (ko) * 2001-11-17 2004-06-16 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 및 그 제조 방법
US6967143B2 (en) * 2003-04-30 2005-11-22 Freescale Semiconductor, Inc. Semiconductor fabrication process with asymmetrical conductive spacers
US7285829B2 (en) * 2004-03-31 2007-10-23 Intel Corporation Semiconductor device having a laterally modulated gate workfunction and method of fabrication

Also Published As

Publication number Publication date
CN1971946A (zh) 2007-05-30
JP2007150311A (ja) 2007-06-14
TW200721486A (en) 2007-06-01
US20070114616A1 (en) 2007-05-24
KR20070054586A (ko) 2007-05-29

Similar Documents

Publication Publication Date Title
DE102006055334A1 (de) Feldeffekttransistor und Verfahren zu dessen Herstellung
DE10320239B4 (de) DRAM-Speicherzelle und Verfahren zum Herstellen einer solchen DRAM-Speicherzelle
DE102013101113B4 (de) Leistungs-MOS-Transistor und Verfahren zu dessen Herstellung
DE4212829C2 (de) Verfahren zur Herstellung von Metall-Oxid-Halbleiter-Feldeffekttransistoren
DE102008045037B4 (de) Statischer RAM-Zellenaufbau und Mehrfachkontaktschema zum Anschluss von Doppelkanaltransistoren
DE102007060694B4 (de) Speichervorrichtung, Speicher, integrierte Speicherstruktur mit an gegenüberliegenden Seiten des Kanalbereichs eines Halbleiterstegs angeordneten Gatestrukturen und Herstellungsverfahren
DE69119820T2 (de) Halbleiteranordnung mit verringten zeitabhängigen dielektrischen Fehlern
DE102007018760B4 (de) Verfahren zur Herstellung einer Transistorvorrichtung und Transistorvorrichtung mit vertieftem Gate
DE102008028519A1 (de) Integrierter Schaltkreis mit Feldeffekttransistor mit bezüglich der Austrittsarbeit mehrteiliger Gateelektrode
DE10259745A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE102014112283A1 (de) Integrierter Transistor
DE10296953T5 (de) Doppelgatetransistor und Herstellungsverfahren
DE102004009597A1 (de) Verfahren zur Herstellung einer Halbleiterbaugruppe
DE102009046245A1 (de) Metallgateelektrodenstrukturen mit großem ε, die durch eine separate Abtragung von Platzhaltermaterialien in Transistoren unterschiedlicher Leitfähigkeitsart hergestellt sind
DE102016105520B4 (de) Bildung eines Übergangs mit symmetrischer Erweiterung mit einem Abstandshalter mit niedrigem K und zweifacher epitaxialer Prozess in einer FinFET-Einheit
DE102005030875A1 (de) Halbleiterprodukt und Verfahren zur Herstellung eines Halbleiterprodukts
DE4332074A1 (de) Halbleiterspeichereinrichtung und Verfahren zu ihrer Herstellung
DE112004001922T5 (de) Flash-Architektur mit abgesenktem Kanal für geringere Kurzkanaleffekte
DE102008030853A1 (de) Dreidimensionaler Transistor mit einer Doppelkanal-Konfiguration
DE102018100297A1 (de) FinFET-Bauelemente mit eingebetteten Luftspalten und ihre Fertigung
DE10330070A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE102017124081A1 (de) Leckstromreduzierungsverfahren und damit verbundene Strukturen
DE10046945A1 (de) Verfahren zum Herstellen einer nichtflüchtigen Halbleiterspeichervorrichtung und nichtflüchtige Halbleiterspeichervorrichtung
DE102010002455A1 (de) Feldeffekttransistoren für Flash-Speicher mit einem selbstjustierten Ladungsspeichergebiet
DE10321457B4 (de) Verfahren zur Herstellung integrierter Schaltungen mit gleichförmigen Silizidsperrschichten

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8139 Disposal/non-payment of the annual fee