CN1482669A - 制造集成电路装置的方法和用该方法制造的集成电路装置 - Google Patents

制造集成电路装置的方法和用该方法制造的集成电路装置 Download PDF

Info

Publication number
CN1482669A
CN1482669A CNA031360408A CN03136040A CN1482669A CN 1482669 A CN1482669 A CN 1482669A CN A031360408 A CNA031360408 A CN A031360408A CN 03136040 A CN03136040 A CN 03136040A CN 1482669 A CN1482669 A CN 1482669A
Authority
CN
China
Prior art keywords
grid
integrated circuit
drain region
barrier layer
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA031360408A
Other languages
English (en)
Other versions
CN100499074C (zh
Inventor
张世明
秦教英
吴容哲
金炫昌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1482669A publication Critical patent/CN1482669A/zh
Application granted granted Critical
Publication of CN100499074C publication Critical patent/CN100499074C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783—Raised source or drain electrodes self aligned with the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

具有侧壁的栅形成在集成电路衬底上。在栅的侧壁上形成阻挡层间隔。阻挡层间隔的一部分从栅的侧壁突出，露出面向集成电路衬底的阻挡层间隔的下表面。在从栅的侧壁突出的阻挡层间隔的所述部分上形成硅化物层。也提供了相关的装置。

Description

制造集成电路装置的方法和 用该方法制造的集成电路装置
相关申请
本申请涉及2002年5月15提交的韩国专利申请No.2002-0026785并要求其优先权，本说明书参引该申请。
技术领域
本发明涉及制造集成电路装置的方法和相关的集成电路装置；特别涉及，制造集成电路装置的硅化物方法(silicide method)和相关的集成电路装置。
背景技术
随着集成电路装置集成化程度的增加，源和漏区更多地形成在浅结区，以稳定晶体管特性。另外，在源和漏区可以形成带有低电阻的触点，以有利于晶体管的高速工作。
在浅结中形成源/漏区的现有技术方法可以包括，使用选择性外延层生长法(SEG)，通过在浅源/漏区上形成硅外延层，形成不深入延伸到衬底的源/漏区，并提升源/漏区的高度。另外，形成带有低电阻的源/漏区的现有技术方法可以包括，在源/漏区上沉积钛(Ti)、钴(Co)、和/或镍(Ni)金属，进行固态反应并形成低电阻硅化物层。
下面将参照图1-3进一步说明用SEG方法制造集成电路装置的现有技术方法和上述的硅化物层。图1-3是现有技术集成电路装置的制造中处理步骤的剖视图。如图1所示，在集成电路衬底10上形成栅叠层图形(pattern)20。栅叠层图形20包括栅绝缘层12、栅电极14和16、和封盖(capping)层18。例如栅绝缘层12包括一种氧化物，栅电极14和16包括多晶硅和硅化钨。例如，封盖层包括氮化物。
在集成电路衬底10上形成低浓度杂质区22，与栅叠层图形20对齐。在栅叠层图形20的两侧壁上形成栅间隔(spacer)24。通过各向异性腐蚀集成电路衬底10表面上形成的氮化物层形成栅间隔24。
在集成电路衬底10上形成高浓度杂质区26，与栅间隔24对齐。因此，源/漏区包括低浓度杂质区22和高浓度杂质区26。用SEG方法，在源/漏区的高浓度杂质区26上形成硅外延层28。一般情况是，使用SEG方法产生一个小面30，在这个小面中，硅外延层28比结的其他部分生长得较薄。
如图2所示，在具有栅间隔24和硅外延层28的集成电路衬底10的表面上形成金属层32。也就是说，在栅间隔24、硅外延层28和封盖层18上形成金属层32。金属层32是用钛钴镍等金属形成。
如图3所示，进行硅化(silicidation)处理，其中热处理硅外延层28和金属层32。通过这个处理，在高浓度杂质区26上形成的硅外延层28变成硅化物层34，但是在封盖层18和栅间隔24上的金属层32不转变成硅化物层。通过进行湿腐蚀除去金属层32。
根据就图1-3说明的制造现有技术集成电路装置的方法，由于在与栅间隔24相邻的各区中的小面30，在高浓度杂质区26上用SEG方法生长的硅外延层28一般不具有在高浓度杂质区26上的均匀的厚度。因此，在源/漏区的边缘区域附近的硅外延层28的较薄部分下，硅化物层会靠近高浓度杂质区的边缘形成，并过分向高浓度杂质区/衬底延伸。例如，因为硅化物层过分向衬底10穿透，硅化物结(图3的36)可能不均匀，这会引起该装置具有弱的结泄漏电流(leakagecurrent)特性。
发明内容
本发明的实施例提供制造集成电路装置的方法，它包括在集成电路衬底上形成具有侧壁的栅。阻挡层间隔形成在栅的侧壁上。一部分阻挡层间隔从栅的侧壁突出，露出面向集成电路衬底的阻挡层间隔的下表面。在从栅侧壁突出的阻挡层间隔的部分上形成硅化物层。
在本发明的一些实施例中，源和漏区形成在集成电路衬底上。硅化物可以形成在源和漏区上，并向源和漏区延伸。硅化物层可以与源和漏区形成平面结。源和漏区可以包括在限定源和漏区的栅两侧上的轻度掺杂导电型区和在轻度掺杂源和漏区中的重掺杂区。
本发明的另一些实施例中，在阻挡层间隔形成前，可以在集成电路衬底的源和漏区上形成绝缘层。在形成阻挡层间隔后，可以从阻挡层间隔下将一部分绝缘层除去。从栅侧壁突出的一部分阻挡层间隔可以延伸到绝缘层端部外，且一部分源和漏区能够露出。在源和漏区的露出部分上可以形成硅化物层。
在本发明再一些实施例中，提供形成阻挡层间隔的方法。可以在栅的侧壁上形成间隔。阻挡层可以形成在所述间隔、栅和绝缘层上。可以在阻挡层上形成牺牲层。可以将一部分牺牲层除去，露出一部分阻挡层，形成(provide)栅牺牲间隔。可以除去阻挡层露出的部分，形成阻挡层间隔，并露出一部分源和漏区。
在本发明一些实施例中，提供形成所述硅化物层的方法。可以在所述源和漏区露出部分和阻挡层间隔上形成硅外延层。在所述硅外延层和阻挡层间隔上可以形成金属层。可以热处理所述金属层形成硅化物层。
在本发明另一些实施例中，提供形成栅的方法。可以形成栅叠层图形(pattern)，它包括在集成电路衬底上的栅绝缘层、在绝缘层上的第一栅电极、在第一栅电极上的第二栅电极和在第二栅电极上的封盖(capping)层。在本发明某些实施例中，所述集成电路装置可以是动态随机存储器(DRAM)装置。
虽然上面主要就制造集成电路装置的方法说明了本发明，但是也提供了集成电路装置。
附图说明
图1-3是示出了现有技术集成电路装置制造中的处理步骤的剖视图；
图4-11是示出了根据本发明实施例在集成电路装置的制造中的处理步骤的剖视图；和
图12-20是示出了根据本发明另一些实施例在集成电路装置制造中的处理步骤剖视图。
具体实施方式
下面参照示出本发明实施例的附图进一步说明本发明。但是，本发明可以不同的形式实施，不应理解本发明限制在这些实施例中；提供这些实施例只是为了完全彻底将本发明公开，以向本领域普通技术人员传达本发明的概念。在附图中，在层表示为在另一层上时，它可能是直接在另一层上，或也许存在中间***层，相反，在层表示为直接在另一层上时，则不存在中间***层。各图中相同的标记表示相同的元件。
下面参照图4-20说明本发明实施例。本发明实施例提供具有阻挡层间隔的集成电路装置，所述阻挡层间隔包括伸到绝缘层端部外的悬壁部分，这个悬臂部分露出阻挡层间隔的下表面和一部分源和漏区。这个悬臂部分的形成可以防止，如在上面所述的，源/漏区的边缘附近的硅化物的形成。因此，根据本发明实施例的集成电路可以形成具有改进的结泄漏电流特性的集成电路装置。
图4-11是在本发明实施例中间制造步骤当中的本发明实施例集成电路装置的剖视图。见图4，在集成电路衬底100上形成栅叠层图形110。栅叠层图形110可以包括栅绝缘层102、栅电极104和106、和封盖层108。例如栅绝缘层102可以包括氧化物，栅电极104和106可以分别包括多晶硅和硅化钨。例如，封盖层108可以包括氮化物。虽然本发明实施例是就具有栅叠层图形的栅说明的，但是本发明的实施方式不限于这个配置。应理解，在不偏离本发明教导的情况下也可以形成其他的常规栅。
绝缘层112可以形成在集成电路衬底100的表面上。例如，绝缘层112可以是氧化物。在这些实施例中，具有栅叠层图形110的集成电路衬底100被氧化形成氧化物层。所述氧化物层可以防止，在形成栅叠层图形110时腐蚀引起的损坏的可能性。在集成电路衬底100的氧化时，薄氧化物层(未示出)也可以形成在栅电极104和106的侧壁上。
在集成电路衬底100上形成低浓度杂质区114，与栅叠层图形110对齐。这个低浓度杂质区114可以是源/漏区。在NMOS晶体管中，低浓度杂质区可以是n型杂质区，在PMOS晶体管中，它可以是p型杂质区。栅间隔116形成在栅叠层图形110的侧壁上。例如，可以在集成电路衬底100的表面上形成绝缘层112后，通过各向异性腐蚀形成栅间隔116。应理解，在不偏离本发明教导的情况下也可以形成其它常规栅间隔。
见图5，阻挡层118和牺牲层120形成在，包括栅叠层图形110和栅间隔116的集成电路衬底100的表面上。也就是说，阻挡层118和牺牲层120在集成电路衬底100的表面上顺序形成。阻挡层118和牺牲层120。例如，阻挡层118可以是氮化物层，牺牲层120可以是氧化物层。在后来的处理中，牺牲层120被腐蚀形成栅牺牲间隔。牺牲层120的厚度可以在随后的离子注入处理中确定高浓度杂质区的大小。
见图6，例如通过各向异性腐蚀牺牲层120，栅牺牲间隔120a形成在栅间隔116的上部上的阻挡层118上。即，牺牲层120被各向异性腐蚀成为在栅间隔116的上部上的栅牺牲间隔120a。
见图7，例如通过腐蚀在绝缘层112上的阻挡层118形成阻挡层间隔118a以便与栅牺牲间隔120a对齐。例如，通过离子注入杂质在集成电路衬底100中形成高浓度杂质区以便与栅牺牲间隔120a和阻挡层间隔118a对齐。高浓度杂质区是源/漏区的一部分，在NMOS晶体管中它可以是n+杂质区，在PMOS晶体管中是P+杂质区。这里所说的“p+”或“n+”是指，比在相同或另一层的相邻或其他区域中或衬底中存在的更高载体(carrier)浓度限定的区域。结果，源/漏区包括轻度掺杂的漏(LDD)结构，它由低浓度杂质区114(轻掺杂部分)和高浓度杂质区112(重掺杂区)构成。在一些实施例中，源/漏极形成LDD结构，但是本发明不限于这样的配置。能够不形成低浓度杂质区114而形成晶体管。
见图8，栅牺牲间隔120a被除去。例如可以通过湿腐蚀或形成硅外延层的清洁处理将其除去。在栅牺牲间隔120a被除去的情况下，对栅牺牲间隔120a的下部中在集成电路衬底100上形成的绝缘层112进行腐蚀。绝缘层112被腐蚀以形成露出阻挡层间隔118a下表面的绝缘层图形112a(硅化物阻挡层)。绝缘层图形112a例如可以是氧化物层图形。绝缘层112的腐蚀还可以露出高浓度杂质区122的表面。
因此，如图8所示，阻挡层间隔118a的下部，在栅间隔116下的绝缘层图形112a上，从栅间隔116侧面突出。而且，阻挡层间隔118a的下表面露出，因此形成偏离124。即，阻挡层间隔118a形成在栅叠层图形110和栅间隔116上，并具有在集成电路衬底100的平面方向的从栅间隔116的下部突出的偏离124。阻挡层间隔118a的偏离124是阻挡层间隔118a的悬臂部分。偏离124或悬臂部分的存在会降低硅化物层被形成的太靠近在栅间隔116下的高浓度杂质区122的可能性和/或太深入到衬底100的可能性，并可增加在随后的处理中形成均匀结的可能性。
见图9，例如用选择性外延生长(SEG)法，在露出的高浓度杂质区122形成硅外延层126。这个硅外延层126可以形成得足够厚，以基本盖住偏离124。如图所示，硅外延层126形成向着栅间隔116边缘的小面。
见图10，在具有阻挡层间隔118a的集成电路衬底100的表面上形成金属层128。这个金属层128形成在阻挡层间隔118a和硅外延层126上。金属层128可以是钴、镍、钛等。
见图11，例如通过热处理金属层128进行硅化处理。在高浓度杂质区122上形成的硅外延层126变成硅化物层130。当硅化处理时，偏离124会降低硅化物层130形成得太靠近在栅间隔116下的高浓度杂质区122边缘的可能性和/或太深入到衬底100的可能性，这能够形成形成均匀的硅化物结132。在一些实施例中，金属层128是薄的，在这些实施例中，在硅化处理中仅部分硅外延层126会形成硅化物层130。在阻挡层间隔118a上形成的金属层128可能不变成硅化物层，可以在随后处理中通过进行湿腐蚀将其除去。
如图11所示，在低浓度杂质区114和高浓度杂质区122之间的边界可以在间隔116的外表面和接触栅侧壁的间隔116的内表面之间。又如图11所示，绝缘层图形112a(硅化物阻挡层)的端部从栅110延伸到源和/或漏区的低浓度杂质区114和高浓度杂质区122之间的边界外。阻挡层间隔118a的悬臂部分位于绝缘层图形112a上，以致阻挡层间隔118a的悬臂部分的下表面，向着衬底100露出。
硅化物层130形成在高浓度杂质区122上，延伸到高浓度杂质区122中。绝缘层图形112a和阻挡层间隔118a的存在可以形成硅化物层130，如图11所示，它不向着栅110延伸到低浓度杂质区114和高浓度杂质区122之间的边界外。而且硅化物层130也不比低浓度杂质区114更向衬底延伸。因此，可以根据本发明实施例形成硅化物层130，它不延伸到靠近低浓度杂质区114和高浓度杂质区122之间的边界，也不向衬底100中延伸太深。而且，可形成具有与源和漏区具有均匀结的硅化物层130。
下面就图12-20说明本发明的实施例。图12-20是根据本发明的其他实施例中间制造步骤当中本发明集成电路装置的剖视图。见图12，集成电路衬底200分成第一区和第二区。第一区可以是形成例如动态随机存储器(DRAM)装置的存储单元的单元区。第二区是核心/***电路区。单元区可以是NMOS晶体管，核心/***电路区可以是NMOS晶体管和/或PMOS晶体管。即，在核心/***电路区可以形成NMOS或PMOS，或这两者。
如图12所示，栅叠层图形210形成在分成单元区和核心/***电路区的集成电路衬底200上。栅叠层图形210由栅绝缘层202、栅电极204和206、和封盖层208构成。栅绝缘层202可以包括例如氧化物，栅电极204和206可以分别包括例如多晶硅204和硅化钨206。封盖层208可以包括例如氮化物。虽然本发明实施例是就具有栅叠层图形的栅说明的，但是本发明的实施方式不限于这种配置。在不偏离本发明教导情况下也可以适用其他的常规栅。
绝缘层212可以形成在集成电路衬底200的表面上。例如，绝缘层212可以是氧化物层。在这些实施例中，氧化物层是通过氧化具有栅叠层图形210的集成电路衬底200形成的。绝缘层212会降低腐蚀引起的损坏。在氧化集成电路衬底200时，也可能在栅电极204和206的两侧壁上形成薄氧化物层(未示出)，但是为简便起见这在图中未示出。
在具有单元区和核心/***电路区的集成电路衬底200上形成低浓度杂质区214与栅叠层图形对齐。低浓度杂质区214可以是源/漏区。在单元区中低浓度杂质区214形成为n型杂质区。在单元区和核心/***电路区中，在NMOS晶体管的情况下，低浓度杂质区214形成为n型杂质区，在PMOS的情况下，形成为p型杂质区。
在单元区和核心/***电路区中，栅叠层图形210的两侧壁上形成栅间隔216。在具有栅叠层图形210的集成电路衬底200的表面上形成氮化物层后，例如，进行各向异性腐蚀形成栅间隔216。应理解，不偏离本发明教导也可以形成其它常规栅间隔。
见图13，阻挡层218和牺牲层220形成在具有栅叠层图形210和栅间隔216的集成电路衬底200表面上。即，阻挡层218和牺牲层220形成在具有单元区和核心/***电路的集成电路衬底200表面上。例如，阻挡层218可以是例如氮化物层，牺牲层220可以是例如氧化物层。在单元区中的阻挡层218，在随后的自对准触点处理中，可以起腐蚀停止层的作用，并且在核心/***电路区中形成的牺牲层220的厚度可以在随后的离子注入处理中帮助确定高浓度区的大小。
见图14，例如通过各向异性腐蚀牺牲层220，在栅间隔216的上部的阻挡层218上形成栅牺牲间隔220a。因此，栅间隔216、阻挡层218和栅牺牲间隔220a顺序形成在单元和核心/***电路区中栅叠层图形210的侧壁上。
见图15，形成光敏抗蚀剂图形222盖住单元区，并在随后的处理中形成在核心/***电路区中的高浓度杂质区。例如用常规光刻处理形成光敏抗蚀剂图形222。
见图16，例如通过各向异性腐蚀在核心/***电路区的绝缘层上形成的阻挡层218，形成阻挡层间隔218a对准栅牺牲间隔220a。在核心/***电路区中，绝缘层212留在栅牺牲间隔216的两侧上的集成电路衬底200上。
用单元区的光致抗蚀剂图形222作为离子注入掩模，在核心/***电路区中，例如通过注入杂质形成高浓度杂质区224与阻挡层间隔218a和栅牺牲间隔220a对齐。如前所述，高浓度杂质区224形成为n+杂质区或p+杂质区。结果，形成LDD结构的源/漏区，它由低浓度杂质区214(轻掺杂部分)和高浓度杂质区224(重掺杂部分)构成。应理解，虽然在所述实施例中，LDD结构的源/漏区形成在核心/***电路区中，但是也可以在不形成低浓度杂质区214的情况下形成晶体管。
见图17，在核心/***电路区中的栅牺牲间隔220a被除去。例如通过进行湿腐蚀或用形成硅外延层的随后清洁处理将其除去。在核心/***电路区中的栅牺牲间隔220a被除去时，腐蚀在集成电路衬底200上的绝缘层212，形成绝缘层图形212a(硅化物阻挡层)，它露出阻挡层间隔218a的下表面。在核心/***电路区中露出高浓度杂质区224的表面。
因此，阻挡层间隔218a的下部从在两个栅间隔216下的绝缘层图形212a上的栅间隔216的侧表面突出，形成露出阻挡层间隔218a的下表面的偏离226。即，阻挡层间隔218a形成在栅叠层图形210和栅间隔216上，它具有在集成电路衬底200的平面方向从栅间隔216下突出的偏离226。这个阻挡层间隔218a的偏离226是阻挡层间隔218a的悬臂部分。偏离216的存在会降低硅化物层形成得太靠近栅间隔216下的高浓度杂质区的边缘和/或向衬底太深入的的可能性，并能增加硅化物结均匀的可能性。
除去用作离子注入掩模的光致抗蚀剂图形222，并通过湿腐蚀除去在单元区组中的栅牺牲间隔220a。在单元区中，集成电路衬底200的整个表面变成被阻挡层218盖住。阻挡层218形成在栅叠层图形210之间的情况下，在随后的用于形成中间绝缘层的随后处理中，这个集成电路装置会具有优良的剥离(peeling)特性。核心/***电路区中，带有偏离216的阻挡层间隔218a形成在栅间隔上，并露出高浓度杂质区224。
见图18，通过SEG法，在核心/***电路区中露出的高浓度杂质区224上选择地形成硅外延层228。硅外延层228形成得足够厚盖住偏离216。在核心/***电路区中形成硅外延层228，但是不在单元区形成，因为单元区被阻挡层218盖住。硅外延层228形成朝向栅间隔216边缘的小面。
见图19，金属层230形成在单元和核心/***电路区的表面上。在单元区金属层230形成在阻挡层218上，在核心/***电路区金属层230形成在阻挡层间隔218a和硅外延区228上。例如，可以用钴、镍、钛等形成这个金属层230。
见图20，例如通过热处理在单元和核心/***电路区中形成的金属层230进行硅化处理。在核心/***电路区的高浓度杂质区224上形成的硅外延区228变成硅化物层234。在硅化时，偏离236的存在会降低硅化物层234形成得过分靠近在栅间隔216下的高浓度杂质区的边缘和/或向衬底过分深入的可能性，因此硅化物结均匀。在一些实施例中，如果金属层230薄，则在硅化处理中仅部分硅外延层228会变成硅化物层。
形成在的源和核心/***电路区中的阻挡层218和阻挡层间隔218a上的金属层230，可能不变成硅化物层。在随后处理中，通过湿腐蚀可将不形成硅化物层的金属层230除去。如上所述，本发明实施例可在不增加需要的光掩模数目的情况下，在核心/***电路区中选择地形成硅外延层228和硅化物层234，但是在单元区中不形成。
就如图4-20所述的，本发明实施例能够形成具有阻挡层间隔的集成电路装置，所述阻挡层间隔延伸在氧化物层的端部外并露出一部分源和漏区(偏离)。这些偏离的形成，如上所述，能够防止在源/漏区边缘附近形成硅化物。因此，本发明集成电路可以提供改进了结泄漏电流特性的集成电路装置。
另外，在应用到DRAM装置时，根据本发明实施例，在不增加光掩模数目的情况下，可在核心/***电路区选择地形成硅外延层和硅化物层，而在单元区不形成。
在附图和说明书中公开了本发明典型优选实施例，用了特定术语，但是它们仅是普通说明性的含义，而不是为了限定目的，本发明的范围由随附的权利要求限定。

Claims (61)

1.一种制造集成电路装置的方法，其特征在于包括步骤：
在集成电路衬底上形成栅，该栅具有侧壁；
在栅的侧壁上形成阻挡层间隔，阻挡层间隔的一部分从栅的侧壁突出，露出面向集成电路衬底的阻挡层间隔的下表面；以及
在从栅的侧壁突出的所述阻挡层间隔的所述部分上形成硅化物层。
2.根据权利要求1的方法，还包括：在集成电路衬底中形成源和漏区，其中形成硅化物层的步骤还包括在源和漏区上形成硅化物层，使得硅化物层延伸到源和漏区中。
3.根据权利要求2的方法，其中，形成硅化物层的步骤还包括形成与源和漏区形成平面结的硅化物层。
4.根据权利要求2的方法，其中，形成源和漏区的步骤包括：
在限定源和漏区的栅的两侧上形成轻度掺杂的导电型区；和
向轻度掺杂的源和漏区注入重掺杂的离子，以形成源和漏区的重掺杂部分。
5.根据权利要求2的方法，其中，
先在集成电路衬底的源和漏区上形成绝缘层，然后形成阻挡层间隔；和
形成阻挡层间隔后，从所述阻挡层间隔下除去一部分绝缘层，使得从栅的侧壁突出的阻挡层间隔的部分延伸到绝缘层的端部之外，并露出一部分源和漏区，其中形成硅化物层的步骤还包括在源和漏区的露出部分上形成硅化物层。
6.根据权利要求5的方法，其中，形成阻挡层间隔的步骤包括：
在栅的侧壁上形成间隔；
在间隔、栅和绝缘层上形成阻挡层；
在阻挡层上形成牺牲层；
除去一部分牺牲层，露出一部分阻挡层，以形成栅牺牲间隔；和
除去阻挡层的露出部分，以形成阻挡层间隔并露出一部分源和漏区。
7.根据权利要求6的方法，其中，形成硅化物层的步骤包括：
在源和漏区的露出部分和阻挡层间隔上形成硅外延层；
在硅外延层和阻挡层间隔上形成金属层；和
对金属层进行热处理，以形成硅化物层。
8.根据权利要求1的方法，其中，形成栅的步骤包括：
形成栅叠层图形，它包括在集成电路衬底上的栅绝缘层、在绝缘层上的第一栅电极、在第一栅电极上的第二栅电极、和在第二栅电极上的封盖层。
9.根据权利要求1的方法，其中，集成电路装置包括动态随机存储器(DRAM)装置。
10.一种集成电路装置，其特征在于包括：
集成电路衬底：
在集成电路衬底上的栅，所述栅具有侧壁；
在栅侧壁上的阻挡层间隔，阻挡层间隔的一部分从栅的侧壁突出，露出面向集成电路衬底的阻挡层间隔的下表面；和
在从栅的侧壁突出的阻挡层间隔的所述部分上的硅化物层。
11.根据权利要求10的集成电路装置，还包括在集成电路衬底上的源和漏区，其中所述硅化物层位于源和漏区上，使得硅化物层延伸到所述源和漏区中。
12.根据权利要求11的集成电路装置，其中，所述硅化物层还包括：具有与源和漏区形成平面结的硅化物层。
13.根据权利要求11的集成电路装置，其中，所述源和漏区还包括轻掺杂的导电型部分和重掺杂的导电型部分。
14.根据权利要求11的集成电路装置，还包括在集成电路衬底的所述源和漏区上的绝缘层，所述绝缘层露出一部分源和漏区，其中所述硅化物层在所述源和漏区的露出部分上，并且从栅的侧壁突出的阻挡层间隔的所述部分延伸到所述绝缘层的端部之外。
15.根据权利要求10的集成电路装置，其中，所述栅包括栅叠层图形，它包括在所述集成电路衬底上的栅绝缘层、在所述绝缘层上的第一栅电极、在所述第一栅电极上的第二栅电极、和在所述第二栅电极上的封盖层。
16.根据权利要求10的集成电路装置，其中，所述集成电路装置包括动态随机存储器(DRAM)装置。
17.一种制造集成电路装置的方法，其特征在于包括步骤：
在集成电路衬底上形成栅，所述栅具有侧壁；
在集成电路衬底上形成源和漏区；
在一部分集成电路衬底上形成绝缘层；
在栅的所述侧壁和绝缘层上形成阻挡层间隔；
从所述阻挡层间隔下除去一部分绝缘层，使得所述阻挡层间隔延伸到绝缘层端部之外，露出阻挡层间隔的下表面和一部分源和漏区；和
在所述源和漏区的露出部分上形成硅化物层。
18.根据权利要求17的方法，其中，形成硅化物层的步骤还包括：形成延伸到源和漏区中并与源和漏区形成平面结的硅化物层。
19.根据权利要求17的方法，其中，形成所述源和漏区的步骤包括：
在限定所述源和漏区的栅的两侧上形成轻掺杂的导电型区；和
向所述轻度掺杂的源和漏区注入重掺杂的离子，以形成所述源和漏区的重掺杂部分。
20.根据权利要求19的方法，其中，形成硅化物层的步骤还包括：形成延伸到源和漏区的重掺杂部分而不延伸到源和漏区的轻掺杂部分的硅化物层。
21.根据权利要求17的方法，其中，形成栅的步骤包括：形成栅叠层图形，该栅叠层图形包括在所述集成电路衬底上的栅绝缘层、在所述绝缘层上的第一栅电极、在所述第一栅电极上的第二栅电极、和在所述第二栅电极上的封盖层。
22.根据权利要求17的方法，其中，形成所述阻挡层间隔的步骤还包括：
在所述栅的侧壁上形成间隔；
在所述间隔、栅和绝缘层上形成阻挡层；
在阻挡层上形成牺牲层；
除去一部分牺牲层，露出所述阻挡层的一部分，以形成栅牺牲间隔；和
除去所述阻挡层的露出部分以形成阻挡层间隔，并露出所述源和漏区的一部分。
23.根据权利要求22的方法，其中，形成所述硅化物层的步骤包括：
在源和漏区的露出部分和阻挡层间隔上形成硅外延层；
在硅外延层和阻挡层间隔上形成金属层；和
对所述金属层进行热处理以形成硅化物层。
24.根据权利要求17的方法，其中，所述集成电路装置包括动态随机存储器(DRAM)装置。
25.一种集成电路装置，其特征在于包括：
在集成电路衬底上的栅，所述栅具有侧壁；
在所述集成电路衬底上的源和漏区；
在所述集成电路衬底的一部分上的绝缘层；
在栅的侧壁和绝缘层上的阻挡层间隔，其延伸到绝缘层端部之外，露出所述阻挡层间隔的下表面和源和漏区的一部分；和
在所述源和漏区的露出部分上的硅化物层。
26.根据权利要求25的集成电路装置，其中，所述硅化物层延伸到所述源和漏区中，并具有与所述源和漏区的均匀结。
27.根据权利要求25的集成电路装置，其中，所述源和漏区包括轻掺杂的导电型部分和重掺杂的导电型部分。
28.根据权利要求27的集成电路装置，其中，所述硅化物层延伸到源和漏区的重掺杂的部分，而不延伸到轻掺杂的部分。
29.根据权利要求25的集成电路装置，其中，所述栅包括栅叠层图形，该栅叠层图形包括在所述集成电路衬底上的栅绝缘层、在所述绝缘层上的第一栅电极、在所述第一栅电极上的第二栅电极、和在所述第二栅电极上的封盖层。
30.根据权利要求25的集成电路装置，其中，所述集成电路装置包括动态随机存储器(DRAM)装置。
31.一种制造集成电路装置的方法，其特征在于包括：
在集成电路衬底上形成栅，所述栅具有侧壁；以及
在栅的侧壁上形成阻挡层间隔，所述阻挡层间隔具有悬臂部分，它从栅的侧壁延伸出来并露出面向集成电路衬底的阻挡层间隔的下表面。
32.根据权利要求31的方法，还包括：在阻挡层间隔的悬臂部分下形成硅化物层，它接触阻挡层的露出的下表面。
33.根据权利要求32的方法，其中，形成硅化物层的步骤还包括：在阻挡层间隔悬臂部分、与下表面相反的上表面上形成硅化物层。
34.根据权利要求33的方法，还包括：
在栅的侧壁上形成间隔，其中所述阻挡层间隔形成在所述间隔的外表面上；和
在所述集成电路衬底上形成源和漏区，所述源和漏区具有轻掺杂部分和重掺杂部分，
其中，轻掺杂部分从栅外侧延伸到栅下面，重掺杂部分比轻掺杂部分延伸到衬底更深，所述重掺杂部分从所述栅外侧延伸到轻掺杂和重掺杂部分的边界，并且轻掺杂部分和重掺杂部分的边界延伸到所述间隔的上表面和接触间隔的内表面的所述栅的侧壁之间处。
35.根据权利要求34的方法，其中，形成所述硅化物层的步骤还包括：形成延伸到所述源和漏区而不延伸到在源和漏区的重掺杂部分和轻掺杂部分之间的边界之上的硅化物层。
36.根据权利要求35的方法，其中，形成所述硅化物层的步骤还包括：形成所述硅化物层，使得该硅化物层延伸到所述衬底中不比源和漏区的轻掺杂部分更深，并与所述源和漏区形成均匀的结。
37.根据权利要求36的方法，其中，
首先在所述集成电路衬底的源和漏区上形成绝缘层，然后形成阻挡层间隔；和
形成阻挡层间隔后，除去所述绝缘层的一部分，使得阻挡层间隔的悬臂部分延伸到绝缘层端部之外。
38.根据权利要求37的方法，其中，绝缘层的端部从所述栅延伸到源和漏区的轻掺杂和重掺杂部分之间的边界之外。
39.根据权利要求38的方法，其中，形成所述硅化物层的步骤还包括：形成硅化物层，使得所述硅化物层不朝向栅延伸到所述绝缘层的端部之外。
40.根据权利要求31的方法，其中，所述集成电路装置包括动态随机存储器(DRAM)装置。
41.一种集成电路装置，其特征在于包括：
集成电路衬底；
在所述集成电路衬底上的栅，该栅具有侧壁；和
在所述栅侧壁上的阻挡层间隔，所述阻挡层间隔具有悬臂部分，所述悬臂部分从所述栅的侧壁延伸，并露出面向所述集成电路衬底的阻挡层间隔的下表面。
42.根据权利要求41的集成电路装置，还包括在阻挡层间隔的所述悬臂部分下的硅化物层，其接触所述阻挡层露出的下表面。
43.根据权利要求42的集成电路装置，其中，所述硅化物层在阻挡层间隔的所述悬臂部分的上表面上。
44.根据权利要求43的集成电路装置，还包括：
在栅的侧壁上的间隔，其中所述阻挡层间隔位于所述间隔的外表面上；和
在栅的两侧的集成电路衬底中的源和漏区，所述源和漏区包括轻掺杂部分和重掺杂部分，
其中，轻掺杂部分从栅外侧延伸到栅下面，重掺杂部分比轻掺杂部分延伸到衬底中更深，所述重掺杂部分从所述栅外侧延伸到轻掺杂和重掺杂部分的边界，并且轻掺杂部分和重掺杂部分的边界延伸到所述间隔上表面和接触间隔的内表面的所述栅的侧壁之间。
45.根据权利要求44的集成电路装置，其中，所述硅化物层延伸到源和漏区中而不延伸到源和漏区的重掺杂部分和轻掺杂部分之间的边界之外。
46.根据权利要求45的集成电路装置，其中，所述硅化物层延伸到所述衬底中不比源和漏区的轻掺杂部分更深，并且与所述源和漏区形成均匀的结。
47.根据权利要求46的集成电路装置，还包括在所述集成电路衬底的源和漏区上的绝缘层，所述阻挡层间隔的悬臂部分延伸到所述绝缘层的端部之外。
48.根据权利要求47的集成电路装置，其中，所述绝缘层的端部从所述栅延伸到所述源和漏区的轻掺杂部分和重掺杂部分之间的边界之外。
49.根据权利要求48的集成电路装置，其中，放置硅化物，使得硅化物不向着所述栅延伸到绝缘层端部之外。
50.一种制造集成电路装置的方法，其特征在于包括：
形成硅化物阻挡层，其端部从栅延伸到源和/或漏区的轻掺杂部分和重掺杂部分之间的边界之外，防止在其下面的硅化。
51.根据权利要求50的方法，还包括：
在集成电路衬底上形成栅，所述栅具有侧壁；和
在所述栅的侧壁上形成阻挡层间隔，所述阻挡层间隔具有悬臂部分，它从所述栅的侧壁在所述硅化物阻挡层上延伸出来。
52.根据权利要求51的方法，其中，形成阻挡层间隔的步骤还包括：在所述硅化物阻挡层上形成阻挡层间隔，使得所述悬臂部分延伸到所述硅化物阻挡层端部之外，露出面向衬底的阻挡层间隔的悬臂部分的下表面。
53.根据权利要求52的方法，还包括：在所述阻挡层间隔的悬臂部分下的集成电路衬底上形成硅化物层，使得所述硅化物层接触阻挡层间隔的悬臂部分的下表面。
54.根据权利要求53的方法，其中，形成所述硅化物层的步骤还包括：在所述阻挡层间隔的悬臂部分的上表面上形成所述硅化物层。
55.根据权利要求54的方法，其中，形成所述硅化物层的步骤还包括：形成所述硅化物层，它延伸到所述源和/或漏区中并具有向所述栅延伸的端部，而不延伸超过在所述源和/或漏区的轻掺杂部分和重掺杂部分之间的边界。
56.一种集成电路装置，其特征在于包括：
在集成电路衬底上的栅；
在栅的两侧的源和/或漏区，所述源和/或漏区具有轻掺杂部分和重掺杂部分；和
具有端部的硅化物阻挡层，所述端部从所述栅延伸到源和/或漏区的轻掺杂部分和重掺杂部分之间的边界之外，防止在其下的硅化。
57.根据权利要求56的集成电路装置，其中，所述栅包括侧壁，所述集成电路装置还包括在所述栅的侧壁上的阻挡层间隔，所述阻挡层间隔具有悬臂部分，它从所述栅的侧壁在所述硅化物阻挡层上延伸。
58.根据权利要求57的集成电路装置，其中，所述阻挡层间隔的悬臂部分延伸到硅化物阻挡层的端部之外，露出面向所述衬底的阻挡层间隔的悬臂部分的下表面。
59.根据权利要求58的集成电路装置，还包括在阻挡层间隔的悬臂部分下的所述集成电路衬底上的硅化物层，接触所述阻挡层间隔的悬臂部分的下表面。
60.根据权利要求59的集成电路装置，其中，所述硅化物层在所述阻挡层间隔的悬臂部分的上表面上延伸。
61.根据权利要求60的集成电路装置，其中，所述硅化物层延伸到所述源和/或漏区，并具有向所述栅延伸但不延伸超过在源和/或漏区的轻掺杂部分和重掺杂部分之间边界的端部。
CNB031360408A 2002-05-15 2003-05-15 制造集成电路装置的方法和用该方法制造的集成电路装置 Expired - Lifetime CN100499074C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR26785/2002 2002-05-15
KR10-2002-0026785A KR100429886B1 (ko) 2002-05-15 2002-05-15 균일한 실리사이드 접합을 갖는 집적 회로 반도체 소자 및그 제조방법

Publications (2)

Publication Number Publication Date
CN1482669A true CN1482669A (zh) 2004-03-17
CN100499074C CN100499074C (zh) 2009-06-10

Family

ID=29398524

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB031360408A Expired - Lifetime CN100499074C (zh) 2002-05-15 2003-05-15 制造集成电路装置的方法和用该方法制造的集成电路装置

Country Status (5)

Country Link
US (3) US6974752B2 (zh)
JP (1) JP4515717B2 (zh)
KR (1) KR100429886B1 (zh)
CN (1) CN100499074C (zh)
DE (1) DE10321457B4 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109427793A (zh) * 2017-08-25 2019-03-05 亿而得微电子股份有限公司 低电压差的电子写入抹除式可复写只读存储器及操作方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7638400B2 (en) * 2004-04-07 2009-12-29 United Microelectronics Corp. Method for fabricating semiconductor device
KR100654000B1 (ko) * 2005-10-31 2006-12-06 주식회사 하이닉스반도체 금속실리사이드막을 갖는 반도체소자의 제조방법
US20070212833A1 (en) * 2006-03-13 2007-09-13 Macronix International Co., Ltd. Methods for making a nonvolatile memory device comprising a shunt silicon layer
JP2008047720A (ja) * 2006-08-17 2008-02-28 Elpida Memory Inc 半導体装置の製造方法
US7790622B2 (en) 2007-07-14 2010-09-07 Samsung Electronics Co., Ltd. Methods for removing gate sidewall spacers in CMOS semiconductor fabrication processes
US20100173466A1 (en) * 2009-01-08 2010-07-08 Ching-Hwa Tey Method for fabricating a semiconductor device
KR20130006899A (ko) * 2011-06-27 2013-01-18 삼성전자주식회사 상변화 메모리 장치 및 이의 제조 방법
KR101725446B1 (ko) * 2011-08-24 2017-04-12 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9941388B2 (en) * 2014-06-19 2018-04-10 Globalfoundries Inc. Method and structure for protecting gates during epitaxial growth
MY188715A (en) 2014-09-26 2021-12-25 Intel Corp Selective gate spacers for semiconductor devices
US11049939B2 (en) * 2015-08-03 2021-06-29 Semiwise Limited Reduced local threshold voltage variation MOSFET using multiple layers of epi for improved device operation
TWI704648B (zh) * 2019-11-20 2020-09-11 華邦電子股份有限公司 記憶體裝置的製造方法
US11373696B1 (en) 2021-02-19 2022-06-28 Nif/T, Llc FFT-dram

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60224276A (ja) * 1984-04-20 1985-11-08 Nec Corp Ｍｉｓ型電界効果トランジスタの製造方法
JPH05326552A (ja) * 1992-03-19 1993-12-10 Oki Electric Ind Co Ltd 半導体素子およびその製造方法
US5783475A (en) 1995-11-13 1998-07-21 Motorola, Inc. Method of forming a spacer
JPH09325037A (ja) 1996-06-05 1997-12-16 Matsushita Electric Ind Co Ltd 走行位置表示装置
US5668024A (en) * 1996-07-17 1997-09-16 Taiwan Semiconductor Manufacturing Company CMOS device structure with reduced risk of salicide bridging and reduced resistance via use of a ultra shallow, junction extension, ion implantation process
US5814537A (en) * 1996-12-18 1998-09-29 Sharp Microelectronics Technology,Inc. Method of forming transistor electrodes from directionally deposited silicide
US6188114B1 (en) * 1998-12-01 2001-02-13 Advanced Micro Devices, Inc. Method of forming an insulated-gate field-effect transistor with metal spacers
JP2000269500A (ja) * 1999-03-19 2000-09-29 Toshiba Corp 半導体装置の製造方法
JP2001196549A (ja) * 2000-01-11 2001-07-19 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
KR100361533B1 (en) * 2001-03-29 2002-11-23 Hynix Semiconductor Inc Method for fabricating semiconductor device
KR100416377B1 (ko) * 2001-06-02 2004-01-31 삼성전자주식회사 ㄴ 자형 스페이서를 이용하는 반도체 트랜지스터 및 그제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109427793A (zh) * 2017-08-25 2019-03-05 亿而得微电子股份有限公司 低电压差的电子写入抹除式可复写只读存储器及操作方法
CN109427793B (zh) * 2017-08-25 2020-08-21 亿而得微电子股份有限公司 低电压差的电子写入抹除式可复写只读存储器及操作方法

Also Published As

Publication number Publication date
JP4515717B2 (ja) 2010-08-04
US7329927B2 (en) 2008-02-12
DE10321457A1 (de) 2003-11-27
US6974752B2 (en) 2005-12-13
US7737512B2 (en) 2010-06-15
CN100499074C (zh) 2009-06-10
KR20030088797A (ko) 2003-11-20
US20030214000A1 (en) 2003-11-20
JP2003332575A (ja) 2003-11-21
DE10321457B4 (de) 2008-04-17
US20080001235A1 (en) 2008-01-03
US20050255653A1 (en) 2005-11-17
KR100429886B1 (ko) 2004-05-03

Similar Documents

Publication Publication Date Title
US7385274B2 (en) High-voltage metal-oxide-semiconductor devices and method of making the same
US7737512B2 (en) Integrated circuit devices having uniform silicide junctions
US10096488B2 (en) FinFET semiconductor structures and methods of fabricating same
CN1728385A (zh) 沟槽应变抬升源/漏结构及其制造方法
EP0771021A2 (en) Transistor fabrication method
CN1845337A (zh) 具有长栅极和致密节距的场效应晶体管设计及其制造方法
US20050048754A1 (en) Processing method for increasing packaging density of an integrated circuit
US7211859B2 (en) Semiconductor device and manufacturing method thereof
US7390711B2 (en) MOS transistor and manufacturing method thereof
US20060121656A1 (en) Methods of manufacturing semiconductor devices
KR20030013624A (ko) 노치부가 있는 게이트 전극을 갖춘 반도체 소자 및 그제조 방법
US7208384B2 (en) Transistors and manufacturing methods thereof
KR20050071020A (ko) 모스 전계효과 트랜지스터의 제조 방법
KR100529618B1 (ko) 반도체 소자 및 그의 제조 방법
KR100486084B1 (ko) 엘디디형 씨모스 트랜지스터 제조 방법
JP2005005372A (ja) Ｍｏｓトランジスタ及びその製造方法
JP4828790B2 (ja) Ｍｏｓｆｅｔ型半導体装置の製造方法
KR20040058796A (ko) 반도체 소자 및 그 제조 방법
KR100531537B1 (ko) 반도체소자의 제조방법
KR20100074479A (ko) 반도체 소자 및 그 제조 방법
KR19980066418A (ko) 셀 영역 및 주변영역의 퍼포먼스를 개선한 반도체 장치의 제조방법
KR20050023874A (ko) 반도체소자의 트랜지스터 및 그 형성방법
KR20000041953A (ko) 반도체 소자의 제조방법
KR20050069412A (ko) 실리사이드 형성 방법
KR20080032980A (ko) 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term

Granted publication date: 20090610

CX01 Expiry of patent term