DE10256985B4

DE10256985B4 - Verfahren zur Herstellung eines Leistungshalbleiterbauelements

Info

Publication number: DE10256985B4
Application number: DE10256985A
Authority: DE
Inventors: Mikimasa Suzuki; Chikage Noritake
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-12-12
Filing date: 2002-12-05
Publication date: 2013-01-10
Anticipated expiration: 2022-12-06
Also published as: CN1426093A; CN1267970C; DE10256985A1; US7148125B2; US20030119281A1

Abstract

Verfahren zur Herstellung eines Halbleiterbauelements (16), in welchem eine Halbleiterelementeschicht (2) auf einer Halbleiterschicht (201) befindlich ist, welche eine niedrige Störstellenkonzentration besitzt, mit den Schritten: Bilden eines Halbleiterwafers (1), welcher eine Halbleiterschicht (201), die eine niedrige Störstellenkonzentration besitzt, und eine Halbleiterelementeschicht (2) enthält, die auf der Halbleiterschicht (201) befindlich ist, wobei der Wafer (1) eine erste Oberfläche (1a) besitzt, an deren Seite die Halbleiterelementeschicht (2) befindlich ist, wobei der Wafer (1) eine zweite Oberfläche (1b) aufweist, welche der ersten Oberfläche (1a) gegenüberliegt und an deren Seite die Halbleiterschicht (201) befindlich ist; Glattschleifen des Wafers (1) von der zweiten Oberfläche (1b) aus auf eine vorbestimmte Dicke; und Ätzen des Wafers (1) auf eine vorbestimmte Dicke von der zweiten Oberfläche (1b) aus, während ein Rand des Wafers (1) gegen ein Ätzmittel (7) maskiert ist, zur Bildung eines Umschlags (10) an dem Rand; und Bilden einer Schicht (48) mit...

Description

Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung eines Leistungshalbleiterbauelements. Mit diesem Verfahren wird der Einschaltwiderstand des Bauelements verbessert.
Es wurde eine Vielzahl von Methoden zur Verringerung des Einschaltwiderstands eines Leistungsbauelements vorgeschlagen. Bei den Verfahren wird der Widerstandswert der in dem Bauelement enthaltenen Halbleiterschicht verringert. Beispielsweise offenbart die JP-B-2513055 , welche dem US-Patent Nr. 5,242,862 entspricht, ein Verfahren zur Herstellung eines vertikalen Leistungshalbleiterelements. Das Verfahren enthält die folgenden Schritte. Zuerst werden eine Bauelementeschicht, welche MOSFETs enthält, und eine Vorderseitenberflächenelektrode auf der Vorderseitenoberfläche eines Halbleiterwafers gebildet. Danach wird der Wafer von der Rückseitenoberfläche her glatt geschliffen, welche der Vorderseitenoberfläche gegenüberliegt, so daß der Wafer eine Dicke von 200 bis 450 μm besitzt. Als nächstes wird eine Rückseitenoberflächenelektrode auf der Rückseitenoberfläche des Wafers gebildet. Die in dem Leistungsbauelement enthaltene Halbleiterschicht wird durch Schleifen dünner gemacht, so daß der Widerstand der Halbleiterschicht erhöht wird. Als Ergebnis wird der Einschaltwiderstand des Leistungsbauelements verringert.
Jedoch erhöht sich mit dem Verfahren entsprechend der Veröffentlichung die Zerbrechlichkeit des Wafers drastisch, wenn der Wafer auf eine Dicke von weniger als 200 μm geschliffen wird. Als Ergebnis verringert sich der Ertrag des Leistungsbauelements infolge des Waferbruchs während des Schleifens oder wenn ein Haftfilm, welcher auf den Wafer geklebt ist, von dem Wafer abgezogen wird. Daher ist es im Wesentlichen unmöglich, den Wafer durch das Verfahren entsprechend der Veröffentlichung dünner als 200 μm zu machen. D. h., es ist im Wesentlichen unmöglich, den Einschaltwiderstand des Bauelements durch das Verfahren entsprechend der Veröffentlichkeit drastisch zu verringern.
Demgegenüber offenbart die JP-A-5-121384 ein Verfahren, bei welchem die obige Schwierigkeit überwunden werden kann. Bei dem Verfahren wird ein Halbleiterwafer lediglich in seinem mittleren Bereich von der Rückseitenoberfläche aus unter Verwendung einer Poliermaschine dünner gemacht, welche einen Schleifstein mit einem Durchmesser enthält, der kleiner als der derjenige des Wafers ist, und es wird ein Umschlag an dem Rand des Wafers nach dem Polieren gebildet. Der Wafer wird an dem Rand nicht dünner gemacht, so daß der Umschlag die ursprüngliche Dicke des Wafers besitzt, um den Wafer zu verstärken. Daher ist es möglich, den Wafer dünner als 200 μm zu machen.
Mit dem in der JP-A-5-121384 offenbarten Verfahren wird jedoch der Wafer an seiner polierten Rückseite beschädigt. Dementsprechend ist der Kontaktwiderstand zwischen der Rückseite und einer Rückseitenelektrode, welche auf der Rückseite gebildet wird, relativ hoch. Darüber hinaus ist es im Wesentlichen unmöglich, einen Balken bzw. Ausleger in dem mittleren Bereich zum Verstärken des mittleren Bereichs zu bilden, da der Wafer mit dem Schleifstein poliert wird, welcher einen Durchmesser besitzt, der kleiner als derjenige des Wafers ist. Wenn ein Wafer mit einem relativ großen Durchmesser poliert werden muß, kann als Ergebnis der Wafer zerbrechen oder sich verziehen. Daher ist in dem Fall das in der JP-A-5-121384 offenbarte Verfahren wenig wirksam.
Die US 6124179 A offenbart das Ätzen eines mittleren Abschnitts zwischen diskreten Halbleiterbauelementen derart, dass dazwischen ein isolierender Graben gebildet wird. Dabei wird nicht nahezu die gesamte Oberfläche einer Seite des Wafers geätzt sondern lediglich Teile davon (zur Bildung der Gräben). Des Weiteren wird entsprechend der Druckschrift an dem Rand des Wafers kein Umschlag gebildet.
Die US 4898804 A offenbart die Maskierung und das Ätzen lediglich des Rands eines diskreten Halbleiterbauelements zur Bildung einer Öffnung. Nahezu die gesamte Fläche eines Wafers wird auch hier nicht geätzt, ferner wird am Rand des Wafers kein Umschlag gebildet.
Die DE 4024576 A1 offenbart eine Vorrichtung zum einseitigen Ätzen eines Wafers, wobei jedoch nicht das Ätzen nahezu der gesamten Oberfläche einer Seite bzw. die Ausbildung eines Umschlags am Rand des Wafers beschrieben wird.
Die WO 01/78120 A1 offenbart das Ätzen eines Teils eines Substrats zur Ausbildung eines Durchgangslochs. Auch hier wird weder das Ätzen nahezu der gesamten Fläche einer Seite eines Halbleiterwafers noch die Ausbildung eines Umschlags an den Ring des Wafers offenbart.
Aus der Druckschrift JP 2000124166 A ist ein Verfahren zur Herstellung eines Halbleiterbauelements mit den Schritten bekannt: Bilden eines Halbleiterwafers mit einer Halbleiterschicht und einer Halbleiterelementeschicht an einer der beiden Oberflächen der Halbleiterschicht, Glattschleifen des Wafers auf der zweiten (der Halbleiterelementeschicht gegenüberliegenden) Oberfläche der Halbleiterschicht und Ätzen des Wafers von der zweiten Oberfläche aus unter Bildung eines Umschlags am Rand des Wafers durch Anwendung einer Maske.
Aufgabe der vorliegenden Erfindung ist es, ein aus der JP 2000124166 A bekanntes Verfahren zur Herstellung eines Halbleiterbauelements derart weiterzuentwickeln, dass das Halbleiterbauelement einen niedrigen Einschaltwiderstand besitzt, wobei insbesondere dann, wenn der Wafer einen großen Durchmesser besitzt, verhindert wird, dass der Wafer bricht oder sich verzieht.
Die Lösung der Aufgabe erfolgt durch ein Verfahren zur Herstellung eines Halbleiterbauelements gemäß Anspruch 1. Vorteilhafte Ausgestaltungen ergeben sich aus den Unteransprüchen
Bei der vorliegenden Erfindung wird ein Halbleiterbauelement, in welchem eine Halbleiterelementeschicht auf einer Halbleiterschicht befindlich ist, die eine relativ niedrige Störstellenkonzentration besitzt, unter Verwendung der folgenden Schritte hergestellt. Zuerst wird ein Halbleiterwafer gebildet, welcher eine Halbleiterschicht, die eine relativ niedrige Störstellenkonzentration besitzt, und eine Halbleiterelementeschicht enthält, welche auf der Halbleiterschicht befindlich ist. Der Wafer besitzt eine erste Oberfläche an der Seite, an welcher die Halbleiterelementeschicht befindlich ist. Der Wafer besitzt eine zweite Oberfläche, welche der ersten Oberfläche gegenüberliegt und an der Seite der Halbleiterschicht befindlich ist. Danach wird der Wafer gleichmäßig von der zweiten Oberfläche aus auf eine vorbestimmte Dicke geschliffen. Als nächstes wird der Wafer auf eine vorbestimmte Dicke von der zweiten Oberfläche aus geätzt, während der Rand des Wafers gegenüber dem Ätzmittel zur Bildung eines Umschlags an dem Rand maskiert ist. Danach wird eine Schicht einer hohen Störstellenkonzentration, welche eine Störstellenkonzentration besitzt, die größer als diejenige der Halbleiterschicht ist, auf der zweiten Oberfläche gebildet.
Die vorliegende Erfindung wird in der nachfolgenden Beschreibung unter Bezugnahme auf die Zeichnung erläutert, wobei die zweite und dritte Ausführungsform den Gegenstand der vorliegenden Erfindung betreffen, während das erste Beispiel lediglich deren Erläuterung dient.
1A bis 1D zeigen schematische Querschnittsansichten, welche Herstellungsschritte eines Leistungshalbleiterbauelements unter Verwendung des Verfahrens des ersten Beispiels darstellt;
2 zeigt eine schematische Querschnittsansicht, welche einen Herstellungsschritt des Leistungshalbleiterbauelements unter Verwendung des Verfahrens des ersten Beispiels darstellt;
3 zeigt eine schematische Querschnittsansicht, welche einen Herstellungsschritt des Leistungshalbleiterbauelements unter Verwendung des Verfahrens des ersten Beispiels darstellt;
4 zeigt eine schematische Querschnittsansicht, welche einen Herstellungsschritt des Leistungshalbleiterbauelements unter Verwendung des Verfahrens des ersten Beispiels darstellt;
5 zeigt eine schematische Querschnittsansicht, welche einen Herstellungsschritt des Leistungshalbleiterbauelements unter Verwendung des Verfahrens des ersten Beispiels darstellt;
6 zeigt eine schematische Querschnittsansicht, welche einen Herstellungsschritt des Leistungshalbleiterbauelements unter Verwendung des Verfahrens des ersten Beispiels darstellt;
7A zeigt eine schematische Draufsicht auf einen Halbleiterwafer, nachdem der Wafer in Halbleiterchips getrennt worden ist, und 7B zeigt eine schematische Querschnittsansicht des Wafers entlang der Linie VIIB-VIIB;
8 zeigt eine schematische Querschnittsansicht eines Ätztopfes;
9 zeigt eine schematische Querschnittsansicht einer Ätzvorrichtung;
10 zeigt eine partiell vergrößerte Querschnittsansicht des Ätztopfes;
11 zeigt eine partiell vergrößerte Ansicht eines Leistungshalbleiterbauelements des ersten Beispiels;
12 zeigt einen Graphen, welcher die Korrelation zwischen dem Kontaktwiderstand, welcher der Widerstand zwischen der Rückseite eines Halbleiterwafers und einer auf der Rückseite gebildeten Elektrode ist, und dem Verfahren zum Dünnermachen des Wafers darstellt.
13 zeigt eine partiell vergrößerte Ansicht eines Leistungshalbleiterbauelements der zweiten Ausführungsform;
14 zeigt eine Draufsicht auf einen Halbleiterwafer, welcher Balken bzw. Ausleger an seinem mittleren Bereich zusätzlich zu einem Umschlag an seinem Rand besitzt;
15 zeigt eine Draufsicht auf einen Halbleiterwafer, welcher gitterähnliche Balken bzw. Ausleger besitzt;
16A bis 16C zeigen partielle Querschnittsansichten von modifizierten Versionen des Leistungshalbleiterbauelements von 13;
17A bis 17F zeigen schematische Querschnittsansichten, welche einen Herstellungsprozeß eines Leistungshalbleiterbauelements unter Verwendung des Verfahrens der dritten Ausführungsform der vorliegenden Erfindung darstellen;
18 zeigt eine partiell vergrößerte Ansicht des Querschnitts in dem Kreis XVIII von 17C;
19A bis 19J zeigen schematische Querschnittsansichten, welche Schritte beim Ätzen des Halbleiterwafers darstellen;
20 zeigt eine schematische Querschnittsansicht, welche eine beim Ätzen eines Halbleiterwafers zu überwindende Schwierigkeit darstellt;
21A bis 21C zeigen schematische Querschnittsansichten, welche jeweils die Form eines Endes eines Halbleiterwafers vor dem Schleifen, nach dem Schleifen oder nachdem ein Polyimidumschlag gebildet worden ist, zeigen;
22 zeigt eine schematische Querschnittsansicht, welche einen Effekt des Verfahrens der dritten Ausführungsform beim Ätzen eines Halbleiterwafers darstellt;
23 zeigt eine schematische Querschnittsansicht, welche einen Zustand darstellt, bei welchem ein Halbleiterwafer mit einem deionisierten Wasser nach dem Ätzen gespült wird;
24A bis 24E zeigen schematische Querschnittsansichten, welche einen Herstellungsprozeß eines Leistungshalbleiterbauelements darstellen, das eine herkömmliche Metallelektrode und eine Passivierungsschicht besitzt;
25 zeigt einen Graphen, welcher die Korrelation zwischen einer Waferbruchrate und einer Waferdicke darstellt;
26 zeigt einen Graphen, welcher die Korrelation zwischen der Waferbruchrate und einer Kombination eines Passivierungsfilms, eines Polyimidumschlags und eines Aluminiumlegierungsfilms darstellt; und
27A bis 27F zeigen schematische Querschnittsansichten, welche einen anderen Herstellungsprozeß eines Leistungshalbleiterbauelements unter Verwendung des Verfahrens der dritten Ausführungsform der vorliegenden Erfindung darstellen.
Die vorliegende Erfindung wird detailliert unter Bezugnahme auf ein erstes erläuterndes Beispiel und mehrere erfindungsgemäßen Ausführungsformen beschrieben.
Erstes Beispiel
Wie in 1A dargestellt enthält ein Halbleiterwafer 1 eine Halbleiterschicht 200, welche vom n⁺-Typ oder vom p⁺-Typ ist und eine relativ hohe Störstellenkonzentration besitzt, und eine Halbleiterelementeschicht 2, welche auf der Halbleiterschicht 200 befindlich ist. Die Halbleiterelementeschicht 2 enthält Halbleiterelemente. Der Halbleiterwafer 1 besitzt eine erste Oberfläche 1a bzw. eine Vorderseitenoberfläche 1a und eine zweite Oberfläche 1b bzw. eine Rückseitenoberfläche 1b, welche der Vorderseitenoberfläche 1a gegenüberliegt. Der Wafer 1 besitzt eine Dicke von 625 μm.
Wie in 2 dargestellt wird der Wafer 1 mit einem Schleifstein 3 von der Rückseitenoberfläche 1b aus glatt derart geschliffen, daß der Wafer 1 eine Dicke von beispielsweise 250 μm besitzt. Beim Schleifen wird die gesamte Rückseitenoberfläche 1b auf eine vorbestimmte Dicke dünner gemacht. Nach dem Schleifen besitzt der Wafer eine in 1B dargestellte Querschnittsstruktur. Danach wird wie in 3 dargestellt ein Haftband 13 auf die Hinterseitenoberfläche 1b geklebt, und eine Mehrzahl von Schneidegräben 6, von denen jeder eine vorbestimmte Tiefe von der Vorderseitenoberfläche 1a aus besitzt, wird in der Elementeschicht 2 unter Verwendung einer Schneidevorrichtung 5 gebildet.
Als nächstes wird wie in 4 dargestellt ein Schutzteil 4 oder ein Haftband 4 auf die Vorderseitenoberfläche 1a geklebt, und der Wafer 1 wird an eine vorbestimmte Position in einem Ätztopf 8 derart platziert, daß die Rückseitenoberfläche 1b einem Ätzmittel 7 während des Ätzens des Wafers 1 mit Ausnahme des Rands der Rückseitenoberfläche 1b ausgesetzt wird, welcher durch eine Dichtung 9 maskiert ist. Danach wird der Wafer 1 von der Rückseitenoberfläche 1b aus durch das Ätzmittel 7 geätzt, bis die Dicke des Wafers 1 an dem geätzten Bereich zu 100 μm wird. Die Dicke des Wafers 1 an dem geätzten Bereich ist größer als die Tiefe der Schneidegräben nach dem Ätzen. Mit dem Ätzen wird wie in 1C dargestellt ein Umschlag 10 an dem Rand des Wafers 1 gebildet, da der Rand durch die Dichtung 9 während des Ätzens maskiert ist. Zur selben Zeit wird eine Aussparung 11, welche durch den Umschlag 10 definiert wird, in dem Wafer 1 gebildet.
Darauffolgend wird wie in 1D dargestellt eine Rückseitenoberflächenelektrode 12 bzw. eine Drainelektrode 12 auf der gesamten Rückseitenoberfläche 1b durch Auftragen eines Metalls unter Verwendung von Vakuumbedampfung, Zerstäubung, CVD, usw. gebildet. Danach werden wie in 5 dargestellt der Wafer 1 und das Haftband derart getragen, daß die Vorderseitenoberfläche 1a nach unten liegt, und der Wafer 1 wird durch eine Brechrolle (break roller) 14 für ein Abbiegen bzw. Abknicken unter Druck gesetzt. Mit der Abbiegedeformierung bricht der Wafer 1 entlang den Schneidegräben 6 und trennt sich in eine Mehrzahl von Halbleiterbauelementen 15 bzw. Halbleiterchips 15. Schließlich wird wie in 6 dargestellt jeder Chip 15 von dem in 7 dargestellten Wafer 1 aufgenommen und an einem vorbestimmten Platz angebracht.
Der in 4 schematisch dargestellte Ätzschritt wird detailliert beschrieben. Wie in 8 dargestellt enthält ein Ätztopf 8 einen plattenförmigen Topfsockel 20 und einen zylinderförmigen Topfring 21. Der Wafer 1 wird auf dem oberen Teil des Topfsockels 20 platziert, und der Topfring 21 wird auf dem oberen Teil des Wafers 1 derart platziert, daß der Wafer 1 die Öffnung des Topfrings 21 verschließt. Der mittlere Bereich des Topfsockels 20 ist eine Stufe zum Halten des Wafers 1. Eine ringförmige Aussparung 22 ist an dem Rand des Topfsockels 20 um die Stufe herum befindlich. Ein Vorsprung 23 des Topfrings 21 ist in die ringförmige Aussparung 22 eingepaßt. Die ringförmige Aussparung 22 wird zum Ausrichten des Topfrings 21 verwendet. Eine untere Dichtungsfläche S1, welche eben und ringförmig ausgebildet ist, ist auf dem Topfsockel 20 um die ringförmige Aussparung 22 herum wie in 8 dargestellt befindlich. Eine ringförmige Aussparung 24 ist in der unteren Dichtungsfläche S1 befindlich, um als Vakuumtasche zu wirken.
Eine ringförmige innere Dichtung 9 ist in der inneren Oberfläche des unteren Teils des Topfrings 21 befestigt. Die innere Dichtung 9 verhindert, daß das Ätzmittel 7 aus einem Ätzbad leckt, welches durch den Topfring 21 und den auf dem Topfsockel 20 angebrachten Wafer 1 gebildet wird. Des weiteren ist eine obere Dichtungsfläche S2, welche eben und ringförmig ausgebildet ist, auf einem Flansch des unteren Teils des Topfrings 21 wie in 8 dargestellt befindlich. Eine ringförmige Aussparung 25 ist in der oberen Dichtungsfläche S2 befindlich, um als Vakuumtasche zu wirken. Eine kreisförmige äußere Dichtung 26, welche einen X-förmigen Querschnitt wie in 8 dargestellt besitzt, ist zwischen der unteren Dichtungsfläche S1 und der oberen Dichtungsfläche S2 platziert. Durch Herauspumpen von Luft aus den ringförmigen Aussparungen 24, 25 unter Verwendung einer Vakuumpumpe schrumpft die äußere Dichtung 26, um den Topfsockel 20 und den Topfring 21 festzulegen, während es der inneren Dichtung 9 ermöglicht wird, eine Lücke zwischen dem Topfring 21 und dem Wafer 1 zu verschließen.
Der Ätztopf 8 von 8 wird in ein Topfätzsystem wie in 9 dargestellt gesetzt. Danach wird das Ätzmittel 7 dem Ätztopf 8 zugeführt. Die innere Dichtung 9 verschließt nicht nur die Lücke zwischen dem Topfring 21 und dem Wafer 1 gegenüber dem Ätzmittel 7, sondern maskiert ebenfalls den Rand des Wafers 1 vor dem Ätzmittel 7. Wenn der Ätztopf mit dem Ätzmittel 7 gefüllt ist, berührt daher das Ätzmittel 7 nicht den Rand des Wafers 1 auf der Rückseitenoberfläche 1b.
Insbesondere wird der Ätztopf 8 auf einer Topfstufe 27 angebracht, und die obere Öffnung des Ätztopfes 8 wird mit einem Deckel 28 verschlossen. Eine Rührstange 29 wird von dem Deckel 28 unter Abdichtung mit einem Dichtungsmaterial 30 gehalten. Die Rührstange 29 wird von einem Motor 31 angetrieben, um das Ätzmittel 7 umzurühren. Ein Heizgerät 32 zum Erwärmen des Ätzmittels 7 wird ebenfalls von dem Deckel 28 gehalten, welcher mit einem Dichtungsmaterial 33 abgedichtet ist. Ein Temperatursensor 34 zur Messung der Temperatur des Ätzmittels 7 wird ebenfalls von dem Deckel 28 getragen, welcher mit einem Dichtungsmittel 35 abgedichtet ist. Während des Ätzens durch das Topfätzsystem von 9 wird das Ätzmittel 7 kontinuierlich von der Rührstange 29 umgerührt, während das Heizgerät 32 von einem Temperaturkontroller 36 elektrisch gesteuert wird, um die Temperatur des Ätzmittels 7 auf einer vorbestimmten Temperatur zu halten, welche von dem Temperatursensor 34 abgetastet wird.
Des weiteren enthält der Deckel 28 einen Durchgang 37 für deionisiertes Wasser (DIW), so daß deionisiertes Wasser dem Ätztopf 8 zugeführt werden kann, welches entlang der inneren Wand des Topfrings 21 herabfällt. Der Deckel 28 enthält ebenfalls eine Abflußöffnung 38 zum Ablassen von überschüssigem Wasser, wodurch das überschüssige Wasser aus dem Ätztopf 8 abfließt bzw. überläuft. Wie in 9 dargestellt enthält der Topfsockel 20 einen Dickesensor 39 zur Messung der Dicke des Wafers 1 an dem Boden der Aussparung 11, und es wird der Verlauf des Ätzens überwacht, um den Ätzendpunkt wie in 10 dargestellt zu erfassen. Der Dickesensor 39 mißt die Dicke des Wafers 1 an dem Boden der Aussparung 11 auf der Grundlage des auf der Vorderseitenoberfläche 1a reflektierten ersten Lichts und des auf der Rückseitenoberfläche 1b reflektierten zweiten Lichts.
Wenn eine vorbestimmte Dicke weggeätzt worden ist und die Dicke des Wafers 1 an dem Boden der Aussparung 11 einen vorherbestimmten Wert annimmt, wird deionisiertes Wasser dem Ätztopf 8 durch den Durchgang 37 zugeführt, um das Ätzmittel 7 zu verdünnen und abzukühlen und den Ätzprozeß zu stoppen. Überschüssiges Wasser fließt aus der Ablaßöffnung 38 heraus. Danach stoppt die Vakuumpumpe mit dem Auspumpen von Luft aus den ringförmigen Aussparungen 24, 25, und die ringförmigen Aussparungen 24, 25 werden wieder auf den athmosphärischen Druck gebracht. Danach werden der Deckel 28 und der Topfring 21 entfernt. Auf dieser Stufe besitzt der geätzte Siliziumwafer 1 die in 1C dargestellte Querschnittsstruktur.
Bei dem oben beschriebenen Verfahren wird wie oben beschrieben ein Wafer mit einem Schleifstein dünner gemacht, welcher einen Durchmesser besitzt, der kleiner als derjenige des Wafers ist, so daß der verdünnte Bereich nicht kreisförmig sein muß, um die maximale Anzahl von Chips zu liefern. Als Ergebnis wird die Größe des verdünnten Bereichs nicht durch die Ausrichtungsebene des Wafers begrenzt. Demgegenüber wird mit dem Ätzsystem von 9 der Umschlag 10 durch Maskieren des Rands der Rückseitenoberfläche 1b mit der Dichtung 9 gegenüber dem Ätzmittel 7 gebildet, wenn der Wafer 1 von der Rückseitenoberfläche 1b aus geätzt wird. Daher ist es möglich, den Umschlag 10 übereinstimmend mit dem Umriß des Wafers 1 zu bilden. D. h., wie in 7A dargestellt kann der Umschlag 10 derart gebildet werden, daß er an der Ausrichtungsebene des Wafers 1 linear und an dem Rest des Rands des Wafers bogenförmig wird. Somit wird mit dem Ätzsystem von 9 die Größe eines Wafers im Vergleich mit dem angeregten Verfahren effizienter verwendet.
Obwohl die Dicke des Wafers 1 an der Aussparung 100 etwa bis zu 100 μm beträgt, besitzt der Wafer 1 den Umschlag 10, wobei die Dicke des Wafers an dem Rand etwa 250 μm beträgt. Daher wird verhindert, daß der Wafer 1 bricht oder sich verbiegt. Als Ergebnis ist es möglich, einen Wafer mit einem relativ großen Durchmesser zur Herstellung eines Leistungshalbleiterbauelements unter Verwendung des Ätzsystems von 9 zu verwenden. Darüber hinaus ist die Zykluszeit des in 2 dargestellten Schleifschritts im allgemeinen kürzer als diejenige des in 4 dargestellten Ätzschritts, so daß die Kombination des Schleifschritts und des Ätzschritts den Herstellungsprozeß der Halbleiterchips 15 im Vergleich mit dem Fall verkürzt, bei welchem der Ätzschritt alleine angewandt wird.
Wie in 4 dargestellt, wird der Wafer 1 auf eine vorbestimmte Position in dem Ätztopf 8 mit einem auf die Vorderseitenoberfläche 1a geklebten Haftband 4 platziert. Daher wird sogar dann, wenn der Boden der Aussparung 11 die Schneidegräben 6 erreicht und der Wafer 1 während des Ätzschritts bricht, verhindert, daß der Wafer 1 abgetrennt wird, da der Wafer 1 von dem Haftband 4 getragen wird.
Wie in 10 dargestellt wird der Prozeß des Ätzens überwacht, um den Ätzendpunkt unter Verwendung des Dickesensors 39 zu erfassen, so daß der Wafer 1 genauer als in dem Fall geätzt werden kann, bei welchem der Ätzendpunkt auf der Grundlage der Ätzrate bestimmt wird.
Wie in 11 dargestellt enthält jeder Halbleiterchip 15, welcher ein Leistungsbauelement eines Vertikaltyps ist, eine Halbleiterelementeschicht 2. Die Halbleiterelementeschicht 2 ist auf einer Oberfläche einer Halbleiterschicht 200 befindlich, welche vom n⁺-Typ oder vom p⁺-Typ ist. Jede Halbleiterelementeschicht 2 enthält eine n^–-Typ Driftschicht 40, welche durch epitaxiales Aufwachsen auf der Oberfläche der Halbleiterschicht 200 gebildet wird. In einer Oberfläche der n^–-Typ Driftschicht 40 ist eine p-Typ Basisschicht 41 befindlich. In einer Oberfläche der p-Typ Basisschicht 41 ist ein n⁺-Typ Sourcegebiet 42 befindlich. Jeder Halbleiterchip 15 besitzt einen Graben 43, welcher sich vertikal von einer Oberfläche des Sourcegebiets 42 auf die Driftschicht 40 durch das Sourcegebiet 42 und das Basisgebiet 41 wie in 11 dargestellt erstreckt. Ein Gateisolierfilm 44 ist auf der Oberfläche befindlich, welche den Graben 43 definiert. Eine aus dotiertem polykristallinem Silizium gebildete Gateelektrode 45 ist auf dem Gateisolierfilm 44 in dem Graben 43 befindlich.
Die Gateelektrode 45, die Basisschicht 41 und das Sourcegebiet 42 sind von einem Zwischenschichtisolierfilm 46 bedeckt, welcher aus Borphosphorsilikatglas (BPSG) gebildet ist. Durch ein in dem Zwischenschichtisolierfilm 46 gebildetes Kontaktloch 46a befindet sich eine Sourceelektrode 47 in einem elektrischen Kontakt mit der Basisschicht 41 und dem Sourcegebiet 42. Obwohl nicht veranschaulicht. sind ein Gatemetallfilm, welcher sich in einem elektrischen Kontakt mit der Gateelektrode 45 befindet, und ein Oberflächenschutzfilm, welcher aus einem Polyimidharz gebildet ist, in der Vorderseitenoberfläche 1a befindlich. Die Drainelektrode 12 ist auf der Rückseitenoberfläche 1b befindlich. Die Drainelektrode 12 wird nach dem Schritt des Ätzens entsprechend 1C gebildet.
Der Wafer 1 wird viel dicker an dem Umschlag 10 als an dem Boden der Aussparung 11 in dem in 4 dargestellten Ätzverfahren, so daß verhindert wird, daß der Wafer 1 verbiegt oder bricht, wenn der Wafer 1 dünner gemacht wird. Daher ist es unter Verwendung des in 4 dargestellten Ätzverfahrens möglich, einen Wafer drastisch dünn zu machen, während verhindert wird, daß der Wafer bei den Schritten nach dem Ätzen bricht oder verbiegt. Darüber hinaus wird der ansonsten hohe Kontaktwiderstand zwischen der Halbleiterschicht 200 und der Drainelektrode 12 durch Dünnermachen des Wafers 1 unter Verwendung des in 4 dargestellten Ätzverfahrens wie unten erklärt verringert. Als Ergebnis ist es möglich, ein Leistungsbauelement eines Vertikaltyps zu schaffen, welches einen drastisch niedrigen Einschaltwiderstand besitzt.
Wie in 12 dargestellt, hängt der Kontaktwiderstand zwischen einer Halbleiterschicht und einer Drainelektrode von dem Verfahren zum Dünnermachen eines Wafers ab. Für die Messung der Kontaktwiderstände entsprechend 12 wurden n-Typ Wafer mit einem spezifischen Widerstand von 0,001 bis 0,006 Ω·cm als Halbleiterschicht verwendet, und es wurde Titan (Ti) für die Drainelektrode verwendet. Die verwendeten Verfahren zum Dünnermachen sind: (I) lediglich Schleifen, (II) Schleifen und Ätzen mit einem Ätzmittel nach dem Schleifen, welches Fluorwasserstoffsäure und Stickstoff- bzw. Salpetersäure enthält, und (III) Schleifen und Ätzen mit einem Ätzmittel nach dem Schleifen, welches Fluorwasserstoffsäure, Stickstoff- bzw. Salpetersäure und Schwefelsäure enthält.
Wie in 12 dargestellt liefert das Verfahren (I), welches lediglich Schleifen beinhaltet, einen Kontaktwiderstand, der größer als bei den Verfahren (II), (III) ist, welche Ätzen beinhalten. Wenn ein Halbleiterwafer geschliffen wird, wird eine beschädigte Schicht, welche aus amorphem Silizium gebildet wird und eine Dicke von Hunderten von Nanometern besitzt, auf der geschliffenen Oberfläche gebildet. D. h., das Kristallgitter des Wafers ist in der beschädigten Schicht zerstört, so daß ein Stromfluß durch die beschädigte Schicht an der Schnittstelle zwischen einer Halbleiterschicht und einer Drainelektrode behindert wird. Daher ist der Kontaktwiderstand zwischen der Halbleiterschicht und der Drainelektrode bei dem Verfahren (I) erhöht, welches lediglich das Ätzen beinhaltet. Demgegenüber wird die beschädigte Schicht durch Ätzen in dem Verfahren (II), (III) eliminiert, welche das Ätzen beinhalten, so daß die Drainelektrode auf dem kristallinen Silizium ohne beschädigte Schicht gebildet wird. Daher wird der Kontaktwiderstand zwischen der Siliziumschicht und der Drainelektrode durch Kombinieren des Schleifens und des Ätzens verringert.
Wenn darüber hinaus ein Siliziumwafer unter Verwendung eines Schleifsteins mit einer Rauhheit von #2000 geschliffen wird, wird die Rauhheit Ra der geschliffenen Oberfläche in etwa zu 10 nm. Wenn demgegenüber ein Siliziumwafer unter Verwendung des Ätzmittels geätzt wird, welches Fluorwasserstoffsäure, Stickstoff- bzw. Salpetersäure und Schwefelsäure enthält, wird die Rauhheit Ra der geätzten Oberfläche in etwa zu 150 nm. D. h., die Rauhheit Ra kann durch Kombinieren des Ätzens mit dem Schleifen erhöht werden. Wenn sich die Rauhheit Ra erhöht, vergrößert sich die tatsächliche Kontaktfläche zwischen der Halbleiterschicht und der Drainelektrode. Daher erhöht sich gleichzeitig die Adhäsionskraft zwischen der Halbleiterschicht und der Drainelektrode durch Kombinieren des Ätzens mit dem Schleifen.
Nebenbei bemerkt, das in 9 dargestellte Topfätzsystem, welches den Ätztopf 8 enthält, wird nicht notwendigerweise zum Ätzen des Wafers 1 verwendet, um den Umschlag 10 an dessen Rand zu bilden. Anstelle des in 9 dargestellten Topfätzsystems können andere Ätzsysteme wie ein Spinätzsystem verwendet werden, so lange wie die Ätzsysteme zum Ätzen des Wafers 1 zur Bildung des Umschlags 10 an dessen Rand geeignet sind.
Zweite Ausführungsform
Ein in 13 dargestellter Halbleiterchip 16 ist ein Leistungsbauelement eines Vertikaltyps und unterscheidet sich von dem Halbleiterchip 15 von 11 in den folgenden Gesichtspunkten. Die Halbleiterschicht 200 entsprechend 11 besitzt eine relativ hohe Störstellenkonzentration. Andererseits ist die Halbleiterschicht 201 von 13 vom n^–-Typ und besitzt eine relativ geringe Störstellenkonzentration. Obwohl nicht veranschaulicht wird die Halbleiterschicht 201 von 13 unter Verwendung des Czochralski-Verfahrens (CZ-Verfahrens) gebildet. In der Rückseitenoberfläche 1b der Halbleiterschicht 201 von 13 ist eine Schicht 48 mit hoher Störstellenkonzentration bzw. eine n⁺-Typ Driftschicht 48 befindlich, welche eine Störstellenkonzentration besitzt, die höher als diejenige der Halbleiterschicht 201 ist.
Der Halbleiterchip 16 von 13 wird auf dieselbe Weise wie der Halbleiterchip 15 von 11 mit Ausnahme der n⁺-Typ Driftschicht 48 gebildet. Zuerst wird ein Halbleiterwafer 1 bereitgestellt bzw. präpariert. Der Wafer 1 enthält eine Halbleiterschicht 201, welche vom n^–-Typ ist und unter Verwendung des CZ-Verfahrens gebildet wird, und eine Halbleiterelementeschicht 2, welche auf der Halbleiterschicht 201 befindlich ist. Der Wafer besitzt eine Vorderseitenoberfläche 1a, an deren Seite die Halbleiterelementeschicht 2 befindlich ist, und eine Rückseitenoberfläche 1b, welche der Vorderseitenoberfläche 1a gegenüberliegt und an deren Seite die Halbleiterschicht 201 befindlich ist. Danach wird auf dieselbe Weise wie in 2 dargestellt der Wafer mit einem Schleifstein 3 von der Rückseitenoberfläche 1b geschliffen. Danach wird auf dieselbe Weise wie in 3 dargestellt ein Haftband 13 auf die Rückseitenoberfläche 1b geklebt, und es wird eine Mehrzahl von Schneidegräben 6, welche jeweils eine vorbestimmte Tiefe von der Vorderseitenoberfläche 1a aus besitzen, in der Elementeschicht 2 unter Verwendung einer Schneidevorrichtung 5 gebildet.
Als nächstes wird auf dieselbe Weise wie in 4 dargestellt ein Haftband 4 auf die Vorderseitenoberfläche 1a geklebt, und der Wafer 1 wird an einer vorbestimmten Position in dem Ätztopf 8 derart platziert, daß die Rückseitenoberfläche 1b einem Ätzmittel 7 während des Ätzens des Wafers 1 mit Ausnahme des Rands der Rückseitenoberfläche 1b, welcher durch eine Dichtung 7 maskiert ist, ausgesetzt ist. Danach wird der Wafer 1 von der Rückseitenoberfläche 1b aus durch das Ätzmittel 7 zur Bildung eines Umschlags 10 an dem Rand des Wafers 1 geätzt, wo der Wafer 1 während des Ätzens maskiert ist. Mit dem Ätzen wird eine Aussparung 11, welche durch den Umschlag 10 definiert wird, in dem Wafer 1 gebildet.
Danach wird wie in 13 dargestellt eine n⁺-Typ Driftschicht 48, welche eine relativ hohe Störstellenkonzentration besitzt, in der Rückseitenoberfläche 1b gebildet. Darauffolgend wird eine Drainelektrode 12 auf der gesamten Rückseitenoberfläche 1b durch Auftragen eines Metalls unter Verwendung von Vakuumbedampfung, Zerstäubung, CVD, usw. aufgetragen. Danach werden wie in 5 dargestellt der Wafer 1 und das auf der Vorderseitenoberfläche 1a befindliche Haftband 4 derart getragen, daß die Vorderseitenoberfläche 1a nach unten liegt, und der Wafer 1 wird von einer Brechrolle 14 zur Verbiegung unter Druck gesetzt. Mit der Biegedeformierung bricht der Wafer 1 entlang der Schneidegräben 6 und trennt sich in eine Mehrzahl von Halbleiterbauelementen 16 bzw. Halbleiterchips 16. Schließlich wird wie in 6 dargestellt jeder Chip von dem Haftband 4 aufgenommen und auf einem vorbestimmten Platz angebracht.
Bei dem Herstellungsprozeß des Halbleiterchips 16 von 13 wird eine p-Typ Basisschicht 11 direkt unter Verwendung eines epitaxialen Aufwachsens auf der Halbleiterschicht 201 gebildet, welche vom n^–-Typ ist und eine relativ geringe Störstellenkonzentration besitzt. Demgegenüber werden in dem Halbleiterprozeß des Halbleiterchips 15 von 11 die n^–-Typ Driftschicht 40 und die p-Typ Basisschicht 41 unter Verwendung eines epitaxialen Aufwachsens auf der Halbleiterschicht 200 gebildet. Daher sind die Herstellungskosten des Halbleiterchips 16 von 13 geringer als diejenigen des Halbleiterchips 15 von 11. Darüber hinaus ist in dem Halbleiterchip 16 von 13 die n⁺-Typ Driftschicht 48, welche eine relativ hohe Störstellenkonzentration besitzt, zwischen der Halbleiterschicht 201, welche eine relativ geringe Störstellenkonzentration besitzt, und der Drainelektrode 12 befindlich. Daher wird der ansonsten hohe Kontaktwiderstand zwischen dem n^–-Typ Wafer 201 und der Drainelektrode 12 durch die n⁺-Typ Driftschicht 48 verringert.
Wenn die n⁺-Driftschicht 48 auf der Rückseitenoberfläche 1b des Wafers 1 nach dem Schleifen ohne das Ätzen gebildet wurde, würde eine beschädigte Schicht, welche in der Rückseitenoberfläche 1b gebildet wird, wenn der Wafer 1 geschliffen wird, die Beweglichkeit der Ladungsträger in der n⁺-Typ Driftschicht 48 verringern. Als Ergebnis würde der Kontaktwiderstand zwischen der n⁺-Typ Driftschicht 48 und der Drainelektrode 12 relativ hoch werden, obwohl die n⁺-Typ Driftschicht 48 den ansonsten hohen Kontaktwiderstand zwischen der Waferschicht 201 und der Drainelektrode 12 verringert.
Jedoch wird der Wafer 1 durch Ätzen auf dieselbe Weise wie in dem Schritt von 4 dünner gemacht. Daher wird die beschädigte Schicht in der Rückseitenoberfläche 1b durch das Ätzen eliminiert, und die n⁺-Typ Driftschicht 48 besitzt eine relativ hohe Qualität. Als Ergebnis wird der ansonsten hohe Kontaktwiderstand zwischen der Waferschicht 201 und der Drainelektrode 12 durch die n⁺-Typ Driftschicht 48 wirksam verringert.
Bei dem Ätzen der Rückseitenoberfläche 1b vor der Bildung der n⁺-Typ Driftschicht 48 wird es bevorzugt, daß die Rückseitenoberfläche 1b geätzt wird, um eine kleine Oberflächenrauhheit aufzuweisen, die ausreicht, um eine Spiegeloberfläche zu sein. Der Grund dafür besteht darin, daß die n⁺-Typ Driftschicht 48 homogen bezüglich der Störstellenkonzentration gebildet wird und der Kontaktwiderstand zwischen der n⁺-Typ Driftschicht 48 und der Drainelektrode 12 homogen wird, wenn die Störstellen implantiert werden und in die Rückseitenoberfläche 1b diffundieren, welche eine Spiegeloberfläche ist. Die Rückseitenoberfläche 1b kann unter Verwendung eines Ätzmittels, welches Stickstoff- bzw. Salpetersäure, Fluorwasserstoffsäure, Schwefelsäure und Phosphorsäure enthält, geätzt werden, um eine Spiegeloberfläche zu werden.
Die obigen Verfahren zur Herstellung der Halbleiterchips 15, 16 von 11 und 13 können wie folgt modifiziert werden.
Wenn bei den obigen Verfahren jeder Wafer 1 in dem Ätztopf 8 geätzt wird, wird jede Rückseitenoberfläche 1b durch die Dichtung 9 mit Ausnahme des Rands jeder Rückseitenoberfläche 1b derart maskiert, daß jeder Wafer 1 einen Umschlag 10 und eine Aussparung 11 wie in 1C dargestellt besitzt. Jedoch kann jede Rückseitenoberfläche 1b bezüglich anderer Formen unter Verwendung einer Dichtung und eines bekannten Maskierungsmaterials maskiert werden. Beispielsweise können wie in 14 dargestellt Balken 50 in jeder Aussparung 11 durch Maskieren jeder Rückseitenoberfläche 1b über Kreuz gebildet werden. Der dünne Boden jeder Aussparung 11 wird mit den Balken 50 verstärkt, so daß verhindert wird, daß jeder Wafer 1 verbiegt oder bricht, wobei die Balken 50 zusätzlich zu einem Umschlag 10 gebildet werden. Mit den Balken 50 wird es leichter, die Größe jedes Wafers 1 zu erhöhen, um die Produktivität der Halbleiterchips 15, 16 zu verbessern. Die Balken 50 können in einer Form des Netzes wie in 15 dargestellt gebildet werden.
Bei dem Ätzen unter Verwendung des in 9 dargestellten Topfätzsystems wird der Prozeß des Ätzens überwacht, um genau den Ätzendpunkt wie in 10 dargestellt zu erfassen. Jedoch kann der Ätzendpunkt auf der Grundlage der Ätzrate jedes Wafers 1 bestimmt werden, wenn die Anforderung an die Dicke der Chips 15, 16 es gestattet.
Bei dem in 2 dargestellten Schleifverfahren wird jeder Wafer 1 auf 250 μm dünn gemacht. Jedoch ist die Dicke nicht auf 250 μm begrenzt, und jeder Wafer 1 kann auf irgendeine Dicke dünn gemacht werden, so lange wie jeder Wafer 1 einem Verbiegen oder Brechen entrinnt, wenn eine Kraft auf jeden Wafer 1 bei den Herstellungsschritten der Chips 15, 16 einschließlich dem Ätzen aufgebracht wird.
Bei dem Ätzen unter Verwendung des in 9 dargestellten Topfätzsystems wird jeder Wafer 1 auf eine Dicke von 100 μm an dem Boden der Aussparung 11 geätzt. Jedoch kann jeder Wafer 1 auf irgendeine Dicke geätzt werden, so lange wie jeder Wafer 1 einem Brechen entrinnen kann, wenn der Wafer 1 in den Herstellungsschritten behandelt wird, beispielsweise wenn der Wafer 1 aus dem Ätztopf 8 entfernt wird. Jedoch ist die Dicke vorzugsweise kleiner als 200 μm.
Bei dem Herstellungsprozeß der Halbleiterchips 15, 16 sind die in 2 und 3 dargestellten Schritte in der Reihenfolge austauschbar. D. h., jeder Wafer 1 kann mit dem Schleifstein 3 von der Rückseitenoberfläche 1b her derart geschliffen werden, daß der Wafer 1 eine vorbestimmte Dicke besitzt, nachdem die Schneidegräben 6, von denen jeder eine vorbestimmte Tiefe von der Vorderseitenoberfläche 1a aus besitzt, gebildet worden sind. In jeder Reihenfolge wird jeder Wafer 1 gleichmäßig durch das Schleifen dünner gemacht, so daß der Wafer 1 durch das Ätzen unter Verwendung des in 9 dargestellten Topfätzsystems leicht weiter dünn gemacht werden kann.
Bei dem in 5 dargestellten Verfahren bricht jeder Wafer 1 entlang der Schneidegräben 6, welche unter Verwendung der Schneidevorrichtung 5 wie in 3 dargestellt gebildet werden, und wird in eine Mehrzahl von Halbeiterchips 15, 16 dadurch getrennt, daß der Wafer 1 unter Verwendung der Brechkugel 14 unter Druck gesetzt wird. Jedoch kann jeder Wafer 1 in eine Mehrzahl von Halbleiterchips 15, 16 unter Verwendung der in 3 dargestellten Schneidevorrichtung 5 anstatt der in 5 dargestellten Brechkugel 14 ohne Bildung der in 3 dargestellten Schneidegräben 6 getrennt werden. In dem Fall kann jeder Wafer 1 in eine Mehrzahl von Halbleiterchips 15, 16 durch Schneiden des Wafers von der Vorderseitenoberfläche 1a aus unter Verwendung der Schneidevorrichtung 5 getrennt werden.
Die in 11 und 13 dargestellten Halbleiterchips 15, 16 sind n-Kanal MOSFETs. Jedoch können die Verfahren zur Herstellung der Halbleiterchips 15, 16 auf einen vertikalen Bipolartransistor, einen vertikalen IGBT, usw. angewandt werden.
Bei dem Herstellungsprozeß des Halbleiterchips 16 von 13 wird die n⁺-Typ Driftschicht 48 in der Rückseitenoberfläche 1b des Wafers 1 zur Verringerung des Kontaktwiderstands zwischen der Halbleiterschicht 201 und der Drainelektrode 12 gebildet. Jedoch ist die zur Verringerung des Kontaktwiderstands gebildete Schicht nicht auf die n⁺-Typ Driftschicht 48 beschränkt. Wie in 16A dargestellt kann eine p⁺-Typ Drainschicht 49, welche vom p⁺-Typ ist und eine hohe Störstellenkonzentration besitzt, in der Rückseitenoberfläche 1b der Halbleiterschicht 201 anstelle der n⁺-Typ Driftschicht 48 gebildet werden.
Alternativ können wie in 16B und 16C dargestellt die n⁺-Typ Driftschicht 48 und die p⁺-Typ Drainschicht 49 in Kombination gebildet werden. In 16B sind die n⁺-Typ Driftschicht 48 und die p⁺-Typ Drainschicht 49 aufgeschichtet. In 16C sind die n⁺-Driftschicht 48 und die p⁺-Typ Drainschicht 49 zwischen der Halbleiterschicht 201 und der Drainelektrode 12 befindlich.
In dem Herstellungsprozeß des Halbleiterchips 16 von 13 wird ein Wafer verwendet, welcher unter Verwendung der Czochralski-Methode (CZ-Methode) hergestellt wird. Jedoch kann stattdessen ein Wafer verwendet werden, welcher unter Verwendung eines Schwebezonenverfahrens (FZ-Verfahren, floating zone method) gebildet wird.
In den Halbleiterchips 15, 16 können jeder Leitfähigkeitstyp der n^–-Typ Driftschichten 40, der p-Typ Basisschichten 41, der n⁺-Typ Sourcegebiete 42, der Halbleiterschichten 200, 201 und der n⁺-Typ Driftschicht 48 entgegengesetzt sein.
Bei dem Herstellungsprozeß des Halbleiterchips 15 von 11 wird die n^–-Typ Driftschift 40 auf der Halbleiterschicht 200 durch epitaxiales Aufwachsen gebildet, welche eine relativ hohe Störstellenkonzentration besitzt. Stattdessen können die Schichten 40, 200 durch Eindiffundieren von n⁺-Typ oder p⁺-Typ Störstellen in einen n^–-Typ Wafer gebildet werden.
Dritte Ausführungsform
Bezüglich des Ätzverfahrens, welches das in 9 dargestellte Topfätzsystem verwendet, offenbart die JP-A-2000-124166 ein Verfahren zum Dünnermachen eines Wafers auf 5 bis 100 μm unter Verwendung eines Topfätzsystems und einer wässrigen KOH-Lösung nach einem vorläufigen Dünnermachen des Wafers auf etwa 300 μm unter Verwendung einer Rückseitenoberflächenschleifmaschine. Alternativ offenbart die JP-A-2000-91307 ein Verfahren zum Ätzen eines Siliziumwafers unter Verwendung von beispielsweise einer 22 gew.-%igen wässrigen Lösung von Tetramethylamoniumhydroxid (TMAH).
Bei dem Ätzverfahren unter Verwendung des in 9 dargestellten Topfätzsystems wird der Umschlag 10 an jedem Rand der Wafer 1 des ersten Beispiels und der zweiten Ausführungsform wie in 7A und 7B dargestellt durch Maskieren des Rands mit der Dichtung 9 während des Ätzens gebildet. Obwohl die Dicke jedes Wafers 1 am Boden der Aussparung 11 etwa 100 μm beträgt, wird daher jeder Wafer 1 durch den Umschlag 10 an seinem Rand verstärkt, an welchem jeder Wafer 1 eine Dicke von 250 μm besitzt. Somit wird verhindert, daß die Wafer 1 brechen oder verbiegen. Jedoch wird des weiteren sicher verhindert, daß die Wafer 1 während der in 17A bis 17F dargestellten Bearbeitungsschritte brechen.
Beispielsweise wird ein vertikaler Leistungs-MOSFET 15 eines Grabengatetyps entsprechend 11 unter Verwendung der in 17A bis 17B dargestellten Schritte wie folgt hergestellt. Wie in 17A dargestellt wird ein Halbleiterwafer 101, welcher eine Dicke von 625 μm besitzt und eine Mehrzahl von Halbleiterelementegebieten 210 und eine Halbleiterschicht 200 enthält, unter Verwendung bekannter Halbleiterherstellungsverfahren gebildet. Der Wafer 101 besitzt eine Vorderseitenoberfläche 1a und eine Rückseitenoberfläche 1b, welche gegenüber der Vorderseitenoberfläche 1b liegt. Insbesondere wird jedes Gebiet wie folgt gebildet. Zuerst werden eine n^–-Typ Driftschicht 40 und eine p-Typ Basisschicht 41 durch epitaxiales Aufwachsen auf der Oberfläche der Halbleiterschicht 200 gebildet. Danach wird ein n⁺-Typ Sourcegebiet 42 in einer Oberfläche der p-Typ Basisschicht 41 jedes Gebiets 210 gebildet.
Ein Graben 43 wird sich vertikal von einer Vorderseitenoberfläche des Sourcegebiets 42 bis zu der Driftschicht 40 durch das Sourcegebiet 42 und die Basisschicht 41 erstreckend gebildet. Danach wird ein Gateisolierfilm 44 auf der Oberfläche gebildet, welche den Graben 43 definiert, und es wird eine aus dotiertem polykristallinen Silizium gebildete Gateelektrode 45 auf dem Gateisolierfilm 44 in dem Graben 43 gebildet. Es wird ein Zwischenschichtisolierfilm 46 gebildet, und es wird ein Kontaktloch 46a in dem Zwischenschichtisolierfilm 46 gebildet.
Danach werden wie in 17B dargestellt eine Sourceelektrode 47, welche einen Ti/TiN-Film 220 als Sperr- bzw. Grenzschichtmetall enthält, der einen Titanfilm und einen Titannitridfilm aufweist, und ein Verstärkungsfilm 230 oder ein Aluminiumlegierungsfilm 230 auf jedem Gebiet 210 wie folgt gebildet. Zuerst werden eine Titanschicht und eine Titannitridschicht durch Zerstäubung mit einer Gesamtdicke von 300 nm gebildet. Danach wird eine Aluminiumlegierungsschicht mit einer Dicke von 5 μm auf der Titannitridschicht gebildet. Beispielsweise kann eine Legierung, welche Aluminium und Silizium enthält, oder eine andere Legierung, welche Aluminium, Silizium und Kupfer enthält, als der Aluminiumlegierungsfilm 230 gebildet werden. Als nächstes werden jeder Ti/TiN-Film 220 und jeder Aluminiumlegierungsfilm 230 gleichzeitig aus den Titan-, Titannitrid- und Aluminiumlegierungsschichten unter Verwendung von Photolithographie und Ätzen strukturiert. Danach werden jeder Ti/TiN-Film 220 und jeder Aluminiumlegierungsfilm 230 bei etwa 450°C in einer reduzierenden Atmosphäre gesintert.
Darauffolgend wird wie in 17C dargestellt ein anderer Verstärkungsfilm 240 bzw. ein Polyimidfilm 240, welcher ebenfalls als Passivierungsfilm wirkt, auf jeder Sourceelektrode 47 wie folgt gebildet. Zuerst wird eine Polyimidschicht mit einer Dicke von 10 μm durch Aufschichten von flüssigem Polyimid unter Verwendung einer Spinbeschichtungsanlage gebildet. Danach wird die Polyimidschicht unter Verwendung von Photolithographie und Ätzen strukturiert. Danach wird jeder Polyimidfilm 240 durch Aushärten der strukturierten Polyimidschicht bei etwa 350°C fertiggestellt, um die strukturierte Polyimidschicht vollständig zu imidisieren. Wie später beschrieben wird der Wafer 1 durch den Aluminiumlegierungsfilm 230 mit einer Dicke von 5 μm und dem Polyimidfilm 240 mit einer Dicke von 10 μm verstärkt.
Wenn der Polyimidfilm 240 gebildet wird, wird ein Stopperfilm 250 oder ein dicker Polyimidumschlag 250 an dem Rand des Wafers 101 um die Gebiete 210 herum wie folgt gebildet. Zuerst wird wie in 18 dargestellt das vorgehärtete flüssige Polyimid mit einer Bürste bzw. einem Pinsel auf den Rand in dem Bereich innerhalb von 5 mm von dem Umfangsrand des Wafers 101 aus aufgetragen. Danach wird der Polyimidumschlag 250 durch Härten des vorgehärteten flüssigen Polyimids bei 350°C fertiggestellt. Der Polyimidumschlag 250 ist dick genug, um als Stopper in der Horizontalrichtung von 18 wie später beschrieben zu wirken.
Danach wird wie in 17D beschrieben der Wafer 101, dessen Halbleiterteil 200, 210 eine Dicke von 625 μm besitzt, mit einem Schleifmittel von der Rückseitenoberfläche 1b her derart geschliffen, daß das Halbleiterteil 200, 210 eine Dicke von 250 μm besitzt. Vor dem Schleifen wird der Wafer mit einer dicken Haftschicht auf der Vorderseitenoberfläche 1a zum Schutze der Vorderseitenoberfläche 1a bedeckt. Der Haftfilm ist dick genug, um zu verhindern, daß der Wafer 101 infolge der durch den Polyimidumschlag 250 hergerufenen Unebenheit, welche an dem Rand des Wafers 101 auf der Vorderseitenoberfläche 1a befindlich ist, während des Schleifens bricht.
Als nächstes wird wie in 17E dargestellt der Wafer 101 von der Rückseitenoberfläche 1b her geätzt, bis die Dicke des Halbleiterteils 200, 210 an dem geätzten Bereich zu 100 μm wird oder bis das Halbleiterteil 200, 210 um 150 μm weggeätzt ist. TMAH wird als Ätzmittel verwendet. Die Schritte des Ätzens werden detailliert erläutert. Zuerst wird wie in 19A dargestellt eine ringförmige Dichtung 320 zwischen einem zylindrischen ersten Teil 300 und einem ringförmigen zweiten Teil 310 platziert, und die ersten und zweiten Teile 300, 310 werden zusammen unter Verwendung von äußeren Schraubengewinden und entsprechenden inneren Schraubengewinden 330 befestigt, welche in dem zweiten Teil 310 befindlich sind, um die Dichtung 320 zwischen den Teilen 300, 310 festzuklemmen.
Danach wird wie in 19B dargestellt der Wafer 101 auf der Dichtung 320 derart platziert, daß die Rückseitenoberfläche 1b der Dichtung 320 an dem Rand der Rückseitenoberfläche 1b gegenüberliegt. Als nächstes wird wie in 19C dargestellt ein drittes Teil 340 an dem zweiten Teil 310 befestigt, um den Wafer 101 zwischen der Dichtung 320 und dem dritten Teil 340 festzumachen. Danach wird der Druck in dem Raum zwischen den ersten und zweiten Teilen 300, 310 durch einen Druckverringerungsdurchgang 350 derart verringert, daß die ersten und zweiten Teile 300, 310 aneinander haften und der Wafer 101 und die Dichtung 320 ohne eine Lücke in Kontakt gelangen, welche ein Ätzmittelleck hervorrufen könnte.
Darauffolgend wird wie in 19D dargestellt die Anordnung von 19C auf den Kopf gestellt und mit einem Ätzmittel 360 gefüllt. Danach wird wie in 19E dargestellt die mit dem Ätzmittel 360 gefüllte Anordnung mit einem vierten Teil 370 bedeckt. Das vierte Teil 370 enthält ein Heizgerät 380 und eine Rührstange 390, und es wird das Ätzmittel 360 mit dem Heizgerät 380 und der Rührstange 390 erwärmt bzw. gerührt, während der Wafer 101 geätzt wird. Nach einer vorbestimmten Ätzperiode wird das vierte Teil 370 aus der Anordung von 19E wie in 19F dargestellt entfernt. Das Ätzmittel 360 fließt wie in 19G dargestellt ab. Danach wird die Anordnung von 19G auf den Kopf gestellt, und es wird das dritte Teil 340 aus der Anordnung von 19G wie in 19H dargestellt entfernt.
Als nächstes wird wie in 19I dargestellt der Wafer 101 partiell leicht von der Rückseitenoberfläche 1b weggestoßen. Danach wird der Wafer 101 wie in 19J dargestellt von einer Pinzette am Rand erfaßt, wo der Wafer 1 von der Dichtung 320 maskiert ist und relativ dick ist, und von der Anordnung von 19H aufgenommen. Wenn jedoch wie in 20 dargestellt der Polyimidumschlag 250 nicht gebildet worden ist, würde der Rand des Wafers 101 leicht in die Lücke zwischen den ersten und zweiten Teilen 300, 310 eindringen und der Wafer 101 würde leicht brechen, wenn er aufgenommen wird.
Wie in 21A dargestellt besitzt der Wafer 101 ursprünglich an seinem Ende einen abgeschrägten Rand, so daß der Rand einen relativ großen Winkel vor dem Schleifschritt von 19D besitzt. Wenn der Wafer 101 ohne das Schleifen geätzt wurde, würde daher die obige Schwierigkeit sogar dann nicht hervorgerufen werden, wenn der Polyimidumschlag 250 nicht gebildet worden wäre. In dem Fall jedoch verringert sich die Produktivität, da die Ätzrate des Wafers 101 mit etwa 0,8 μm/min gering ist, sogar wenn eine wässrige Lösung von TMAH mit einer Konzentration von 22% als Ätzmittel verwendet wird. Daher ist das Schleifen vom Standpunkt der Produktivität aus betrachtet praktisch unvermeidlich.
Wie in 21B dargestellt würde der Rand des Wafers 101 nach dem Schleifen scharf werden, wenn der Polyimidumschlag 250 nicht gebildet worden ist, und der Rand des Wafers 101 würde leicht in die Lücke zwischen den ersten und zweiten Teilen 300, 310 wie in 20 dargestellt eindringen. Jedoch wird der Polyimidumschlag 250 an dem Rand des Wafers 110 in dem Schritt von 17C gebildet, so daß der Rand einen relativ großen Winkel besitzt und der Wafer 110 an seinem Ende nach dem Schleifen wie in 21C dargestellt relativ dick ist. Daher dringt der Rand des Wafers 101 wie in 22 dargestellt nicht in die Lücke zwischen den ersten und zweiten Teilen 300, 310 ein, da der Polyimidumschlag 250 als Stopper wirkt. Somit wird verhindert, daß der Wafer 101 bricht, wenn er aufgenommen wird.
Der Wafer 101 wird in einen Waferträger 400 platziert, nachdem der Wafer 1 wie in 19J dargestellt aufgenommen worden ist, und der Wafer 101 wird mit deionisiertem Wasser (DIW) wie in 23 dargestellt abgespült. Zu dieser Zeit wird der Wafer 1 durch den Fluß des deionisierten Wassers unter Druck gesetzt und deformiert. Jedoch ist der Wafer 101 durch den Aluminiumlegierungsfilm 230, welcher elastisch ist und eine Dicke von 5 μm besitzt, und den Polyimidfilm 240 verstärkt, welcher elastisch ist und eine Dicke von 10 μm besitzt. Daher wird verhindert, daß der Wafer 101 bricht, wenn er während des Abspülens von dem Fluß des deionisierten Wassers deformiert wird.
Demgegenüber wird ein vertikaler Leistungs-MOSFET eines Grabengatetyps, welcher eine herkömmliche Metallelektrode und einen Passivierungsfilm besitzt, unter Verwendung der in 24A bis 24E dargestellten Herstellungssschritte hergestellt. Zuerst wird wie in 24A dargestellt ein Halbleiterwafer 102 gebildet, welcher eine Mehrzahl von Halbleiterelementegebieten 201 und eine Halbleiterschicht 200 enthält. Danach werden eine Titanschicht und eine Titannitridschicht mit einer Gesamtdicke von 300 mm gebildet, und es wird eine Aluminiumlegierungsschicht mit einer Dicke von 2 μm auf der Titannitridschicht gebildet.
Als nächstes werden wie in 24B dargestellt jeder Ti/TiN-Film 500 und jeder Aluminiumlegierungsfilm 510 aus den Titan-, Titannitrid- und Aluminiumlegierungsschichten unter Verwendung von Photolithographie und Ätzen gleichzeitig strukturiert. Danach wird jeder Ti/TiN-Film 500 und jeder Aluminiumlegierungsfilm 510 bei etwa 450°C in einer reduzierenden Atmosphäre gesintert. Danach wird eine Siliziumnitridschicht mit einer Dicke von 1,5 μm durch CVD gebildet, und es wird ein Passivierungsfilm 520 bzw. ein Siliziumnitridfilm 520 aus der Siliziumnitridschicht auf jedem Aluminiumlegierungsfilm 510 unter Verwendung von Photolithographie und Ätzen wie in 24C dargestellt strukturiert. Danach wird der Wafer 102 wie in 24D und 24E dargestellt mit einer Schleifvorrichtung geschliffen und geätzt.
Im Vergleich mit dem Wafer 102 von 24E ist der Wafer 101 von 17E mit dem Aluminiumlegierungsfilm 230, welcher dicker als der Aluminiumlegierungsfilm 510 ist, und dem Polyimidfilm 240 verstärkt. Daher ist der Wafer 101 von 17E weniger zerbrechlich als der Wafer 102 von 24E.
Der Polyimidfilm 240 kann auf den Einritzlinien zwischen zwei zueinander benachbarten Halbleiterelementegebieten 210 gebildet werden. Wenn jedoch der Wafer 110 zertrennt wird, neigen die zertrennten Chips dazu, voller Unebenheiten zu sein, da das Trennsägeblatt mit dem Polyimidharz des Polyimidfilms 240 verschmutzt ist. Daher muß sich in dem Fall um die Unebenheiten gekümmert werden.
Nach dem in 23 dargestellten Spülschritt wird die Rückseitenoberfläche 1b des Wafers 101 beispielsweise durch umgekehrte Zerstäubung gereinigt. Danach werden wie in 17F dargestellt eine Titanschicht, eine Nickelschicht und eine Goldschicht jeweils in einer vorbestimmten Dicke auf der Rückseitenoberfläche 1a in dieser Reihenfolge zur Bildung einer Ti/Ni/Au-Schicht 12 aufgetragen. Ein Teil der Ti/Ni/Au-Schicht 12 wird eine Rückseitenoberflächenelektrode 12 bzw. eine Drainelektrode 12 des Bauelements von 11. Wie in 17E dargestellt besitzt der Wafer 101 einen Umschlag 10 mit einer Dicke von 250 μm an seinem Rand, so daß der Wafer 101, dessen geätzter Bereich eine Dicke von etwa bis zu 100 μm besitzt, sich kaum verbiegt.
Als Ergebnis wird verhindert, daß der Wafer 101 von dem Lastarm auskommt, welcher den Wafer 101 während des Auftrageschritts trägt. Des weiteren wird verhindert, daß der Wafer 101 einen anderen Wafer 101 berührt, wenn der Wafer 101 in einen Waferträger geladen wird, welche benachbart zueinander sind. Darüber hinaus wird der Polyimidumschlag 250 nicht nachteilig beeinflußt, wenn der Wafer 101 gespült wird oder wenn die Ti/Ni/Au-Schicht 12 gebildet wird.
Nach dem in 17 dargestellten Auftrageschritt wird der Wafer 101 in einzelne Chips 15 getrennt, um dünne Leistungsbauelemente fertigzustellen, deren Dicke bis zu etwa 100 μm betragen.
Wie in 25 dargestellt brechen Wafer leicht, die dünner als 300 mm sind. Jedoch können die Wafer wie in 26 dargestellt unter Verwendung eines Verstärkungsfilm oder eines Stopperfilms weniger leicht brechen. In 26 werden Waferbrechraten für sechs Kombinationen des Verstärkungsfilms und des Stopperfilms dargestellt; (I) ein Siliziumnitridfilm und ein Aluminiumlegierungsfilm haben jeweils Dicken von 1 μm und 900 nm ohne einen Polyimidumschlag, (II) ein Polyimidfilm und ein Aluminiumlegierungsfilm haben jeweils Dicken von 2 μm und 900 nm ohne einen Polyimidumschlag, (III) ein Polyimidfilm und ein Aluminiumlegierungsfilm haben jeweils Dicken von 2 μm und 5 μm ohne einen Polyimidumschlag, (IV) ein Polyimidfilm und ein Aluminiumlegierungsfilm besitzen jeweils Dicken von 10 μm und 5 μm ohne einen Polyimidumschlag, (V) ein Polyimidfilm und ein Aluminiumlegierungsfilm besitzen jeweils Dicken von 10 μm und 5 μm und einen Polyimidumschlag und (VI) ein Polyimidfilm und ein Aluminiumlegierungsfilm besitzen jeweils Dicken von 10 μm und 900 nm und einen Polyimidumschlag.
Ein Vergleich der Kombination (I) mit der Kombination (II) liefert die Schlußfolgerung, daß der Polyimidfilm mit einer Dicke von 2 μm besser als der Siliziumnitridfilm mit einer Dicke von 1 μm verhindern kann, daß Wafer brechen. Ein Vergleich der Kombination (II) mit der Kombination (III) liefert die Schlußfolgerung, daß Wafer weniger leicht brechen, wenn der Aluminiumlegierungsfilm dünner wird. Ein Vergleich der Kombination (III) mit der Kombination (IV) liefert die Schlußfolgerung, daß die Wafer weniger leicht brechen, wenn der Polyimidfilm dicker wird. Ein Vergleich der Kombination (IV) mit der Kombination (V) liefert die Schlußfolgerung, daß Wafer weniger leicht mit dem Polyimidumschlag brechen. Ein Vergleich der Kombination (V) mit der Kombination (VI) liefert die Schlußfolgerung, daß Wafer weniger leicht brechen, wenn der Aluminiumlegierungsfilm dicker wird, in Kombination mit einem Polyimidumschlag.
Der in 17A bis 17F dargestellte Herstellungsprozeß kann wie in 27A bis 27F dargestellt modifiziert werden, entsprechend denen ein Polyimidumschlag 250 nicht gebildet wird und welche 17A bis 17F entsprechen. Zuerst wird wie in 27A dargestellt ein Halbleiterwafer 103, welcher eine Mehrzahl von Halbleiterelementegebieten 210 und eine Halbleiterschicht 200 enthält, auf dieselbe Weise wie bezüglich des Schritts von 17A beschrieben gebildet. Danach werden wie in 27B dargestellt Ti/TiN-Filme 600, welche eine Gesamtdicke von 300 nm besitzen, und Verstärkungsfilme 610 bzw. Aluminiumlegierungsfilme 610, welche eine Dicke von 5 μm besitzen, auf dieselbe Weise wie bezüglich des Schritts von 17B beschrieben gebildet.
Darauffolgend wird wie in 27C dargestellt ein Verstärkungsfilm 620 bzw. ein Polyimidfilm 620, welcher ebenfalls als Passivierungsfilm wirkt, auf dieselbe Weise wie bezüglich dem Polyimidfilm 240 von 17C beschrieben gebildet. Bei dem in 27A bis 27F dargestellten Herstellungsprozeß wird kein dicker Polyimidumschlag 250 an dem Rand des Wafers 103 um die Gebiete 210 gebildet. Diesbezüglich unterscheidet sich der in 27A bis 27F dargestellte Herstellungsprozeß von demjenigen, der durch 17A bis 17F dargestellt wird. Danach wird wie in 27D und 27E dargestellt der Wafer 103 mit einer Schleifvorrichtung geschliffen und auf dieselbe Weise wie bezüglich der Schritte von 17D und 17E beschrieben geätzt. Schließlich wird wie in 27F dargestellt eine Ti/Ni/Au-Schicht 12 auf dieselbe Weise wie bezüglich des Schritts von 17F beschrieben gebildet.
Der durch 17A bis 17F dargestellte Herstellungsprozeß kann wie folgt weiter modifiziert werden. In dem Schritt von 17B wird der Aluminiumlegierungsfilm 230 mit einer Dicke von 5 μm auf jedem Gebiet 210 gebildet Jedoch kann der Aluminiumlegierungsfilm 230 eine Dicke von mehr als 5 μm besitzen. Anstelle des Aluminiumlegierungsfilms 230 kann ein im Wesentlichen aus reinem Aluminium gebildeter Film verwendet werden. In dem Schritt von 17C wird der Polyimidfilm 240 mit einer Dicke von 10 μm gebildet. Jedoch kann der Polyimidfilm 240 eine Dicke von mehr als 10 μm besitzen. In dem durch 17A bis 17F dargestellten Herstellungsprozeß werden sowohl der Aluminiumlegierungsfilm 230 als auch der Polyimidfilm 240 gebildet. Jedoch kann lediglich einer von ihnen gebildet werden. Darüber hinaus kann der Polyimidumschlag 250 ohne Bildung des Aluminiumlegierungsfilms 230 und des Polyimidfilms 240 gebildet werden.
Vorstehend wurde ein Verfahren zur Herstellung eines Leistungshalbleiterbauelements offenbart. Ein Halbleiterbauelement, welches einen relativ geringen Einschaltwiderstand besitzt, wird unter Verwendung der folgenden Schritte hergestellt. Zuerst wird ein Halbleiterwafer, welcher eine Halbleiterschicht und eine Halbleiterelementeschicht enthält, die auf der Halbleiterschicht befindlich ist, gebildet. Danach wird der Wafer glatt auf eine vorbestimmte Dicke von der Seite aus geschliffen, an welcher die Halbleiterschicht befindlich ist. Als nächstes wird der Wafer auf eine vorbestimmte Dicke von der Seite aus geätzt, an welcher die Halbleiterschicht befindlich ist, während der Rand des Wafers gegenüber dem Ätzmittel zur Bildung eines Umschlags an dem Rand maskiert wird. Der Wafer wird durh den Umschlag an dem Rand verstärkt, und es wird deshalb sogar dann, wenn der Wafer relativ groß ist, verhindert, daß der Wafer in den späteren Schritten bricht oder verbiegt, nachdem der Wafer durch Ätzen dünner gemacht worden ist.

Claims

Verfahren zur Herstellung eines Halbleiterbauelements (16), in welchem eine Halbleiterelementeschicht (2) auf einer Halbleiterschicht (201) befindlich ist, welche eine niedrige Störstellenkonzentration besitzt, mit den Schritten: Bilden eines Halbleiterwafers (1), welcher eine Halbleiterschicht (201), die eine niedrige Störstellenkonzentration besitzt, und eine Halbleiterelementeschicht (2) enthält, die auf der Halbleiterschicht (201) befindlich ist, wobei der Wafer (1) eine erste Oberfläche (1a) besitzt, an deren Seite die Halbleiterelementeschicht (2) befindlich ist, wobei der Wafer (1) eine zweite Oberfläche (1b) aufweist, welche der ersten Oberfläche (1a) gegenüberliegt und an deren Seite die Halbleiterschicht (201) befindlich ist; Glattschleifen des Wafers (1) von der zweiten Oberfläche (1b) aus auf eine vorbestimmte Dicke; und Ätzen des Wafers (1) auf eine vorbestimmte Dicke von der zweiten Oberfläche (1b) aus, während ein Rand des Wafers (1) gegen ein Ätzmittel (7) maskiert ist, zur Bildung eines Umschlags (10) an dem Rand; und Bilden einer Schicht (48) mit einer hohen Störstellenkonzentration, welche eine Störstellenkonzentration besitzt, die größer als die diejenige der Halbleiterschicht (201) ist, an der zweiten Oberfläche (1b).
Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Wafer (1) geätzt wird, während ein Bereich innerhalb des Rands partiell maskiert ist, um einen Balken (50) in dem Bereich zu bilden.
Verfahren nach Anspruche 1 oder 2, dadurch gekennzeichnet, daß die Rauheit der zweiten Oberfläche (1b) nach dem Ätzen auf der Grundlage der Zusammensetzung des Ätzmittels (7), welches beim Ätzen verwendet wird, gesteuert wird.
Verfahren nach einem der Ansprüche 1 bis 3, gekennzeichnet durch einen Schritt des Bildens einer Elektrode auf der zweiten Oberfläche (1b).
Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Wafer (1) geätzt wird, während die erste Oberfläche (1a) mit einem Schutzteil (4) geschützt ist.
Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die vorbestimmte Dicke beim Ätzen kleiner als 200 μm ist.
Verfahren nach Anspruch 1, gekennzeichnet durch die Schritte Bilden des Halbleiterwafers (101, 103), welcher die Halbleiterschicht (200) und ein Halbleiterelementegebiet (210) enthält, das auf der Halbleiterschicht (200) befindlich ist, wobei der Wafer (101, 103) die erste Oberfläche (1a) besitzt, an deren Seite das Halbleiterelementegebiet (210) befindlich ist, wobei der Wafer (101, 103) die zweite Oberfläche (1b) besitzt, die der ersten Oberfläche (1a) gegenüberliegt und an deren Seite die Halbleiterschicht (200) befindlich ist; Bilden eines Stopperfilms (250) an einem Rand des Wafers (101, 103) auf der ersten Oberfläche (1a); Setzen des Wafers (101, 103) in eine Ätzvorrichtung (300, 310, 320, 340) derart, daß eine Rückseitenoberfläche (1b) einer Dichtung (320) an einem Rand des Wafers (101, 103) gegenüberliegt; und Ätzen des Wafers (101, 103) auf eine vorbestimmte Dicke von der zweiten Oberfläche (1b) aus, während der Wafer (101, 103) gegenüber einem Ätzmittel (7) mit der Dichtung (320) zur Bildung des Umschlags (10) partiell maskiert ist, zur Bildung des Umschlags (10).
Verfahren nach Anspruch 7, gekennzeichnet durch die Schritte Bilden eines Halbleiterwafers (101, 103), welcher eine Halbleiterschicht (200) und ein Halbleiterelementegebiet (210) enthält, das auf der Halbleiterschicht (200) befindlich ist, wobei der Wafer (101, 103) eine erste Oberfläche (1a) besitzt, an deren Seite das Halbleiterelementegebiet (210) befindlich ist, wobei der Wafer (101, 103) eine zweite Oberfläche (1b) besitzt, die der ersten Oberfläche (1a) gegenüberliegt und an deren Seite die Halbleiterschicht (200) befindlich ist; Bilden eines Verstärkungsfilms (230, 240), welcher den Wafer (101, 103) verstärkt, auf der ersten Oberfläche (1a); Bilden eines Stopperfilms (250) an einem Rand des Wafers (101, 103) auf der ersten Oberfläche (1a); Setzen des Wafers (101, 103) in eine Ätzvorrichtung (300, 310, 320, 340) derart, daß die Rückseitenoberfläche (1b) einer Dichtung (320) an einem Rand des Wafers (101, 103) gegenüberliegt; und Ätzen des Wafers (101, 103) auf eine vorbestimmte Dicke von der zweiten Oberfläche (1b) aus, während der Wafer (101, 103) gegenüber einem Ätzmittel (7) mit der Dichtung (320) partiell maskiert ist, zur Bildung eines Umschlags (10).
Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß der Verstärkungsfilm (230, 240) unter Verwendung eines Films gebildet wird, der aus der Gruppe bestehend aus einem Metallfilm (230) und einem Harzfilm (240) gewählt wird.
Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß der Metallfilm (230) mit einer Dicke von 5 μm oder mehr unter Verwendung eines Films gebildet wird, der aus der Gruppe bestehend aus einem Aluminiumfilm und einem Aluminiumlegierungsfilm (230) gewählt wird.
Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß der Harzfilm (240) mit einer Dicke von 10 μm oder mehr unter Verwendung eines Polyimidfilms (240) gebildet wird.
Verfahren nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß der Stopperfilm (250) durch Auftragen von Polyimid mit einer Bürste gebildet wird.