DE102011101457B4 - Verfahren zur Herstellung einer Halbleiteranordnung, insbesondere eines IGBTs - Google Patents

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Abstract

Verfahren zur Herstellung einer Halbleiteranordnung mit den folgenden Schritten: bei einem Siliciumwafer des ersten Leitfähigkeitstyps, bei dem die Orientierung der Ebene einer ersten Hauptfläche die Ebene (100) ist, einem Schritt des Ausbildens einer Thermodiffusionsschicht des zweiten Leitfähigkeittyps von der Seite der ersten Hauptfläche her zu der Innenseite des Siliciumwafers hin unter Verwendung einer ersten Maske, die auf jeder Seite einer ersten Mittellinie an Stellen, die Vereinzelungslinien in der Richtung <110> sein sollen, in der gleichen Breite geöffnet ist; einem Schritt des Reduzierens der Dicke des Siliciumwafers von der Seite einer zweiten Hauptfläche her; einem Schritt des Ausbildens, auf der zweiten Hauptfläche, einer zweiten Maske, die so geöffnet ist, dass sie auf jeder Seite einer zweiten Mittellinie, die eine Projektion der ersten Mittellinie auf der zweiten Hauptfläche des Siliciumwafers mit reduzierter Dicke ist, die gleiche Breite hat; einem Schritt des Ausbildens einer Vertiefung, die von der zweiten Hauptfläche her bis an die Thermodiffusionsschicht heranreicht, unter Verwendung der zweiten Maske durch anisotropes Ätzen mit einer alkalischen Lösung; einem Schritt des Durchführens einer ersten Ionenimplantation mit einer Störstelle des zweiten Leitfähigkeitstyps in Seitenwandflächen der Vertiefung unter Verwendung der zweiten Maske; einem Schritt des Entfernens der zweiten Maske und des Durchführens einer zweiten Ionenimplantation mit der Störstelle des zweiten Leitfähigkeitstyps in die zweite Hauptfläche und die Seitenwandflächen der Vertiefung und einem Schritt des Durchführens eines Ausheilverfahrens zur Aktivierung der Störstelle, die mittels der ersten Ionenimplantation und der zweiten Ionenimplantation eingebaut worden ist, und des Ausbildens einer in der Vertiefung befindlichen Diffusionsschicht und einer Kollektorschicht.

Description

  • Gebiet der Erfindung
  • 1. Hintergrund der Erfindung
  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer Halbleiteranordnung, wie etwa eines rückwärts sperrenden IGBT (IGBT: insulated gate bipolar transistor; Bipolartransistor mit isoliertem Gate). Insbesondere betrifft die Erfindung ein Herstellungsverfahren, mit dem eine Trennschicht eines rückwärts sperrenden IGBT hergestellt wird.
  • 2. Stand der Technik
  • Die 18(a) bis 18(c), die ein bekanntes Verfahren zur Herstellung eines rückwärts sperrenden IGBT zeigen, sind Schnittansichten der Schritte zur Herstellung der Hauptteile, die in der Reihenfolge der Schritte dargestellt sind. Hier ist ein rückwärts sperrender IGBT mit einer Sperrspannung von 1200 V als ein Beispiel dargestellt.
  • In 18(a) wird eine Vorderseite 92 eines Siliciumwafers 91a (nachstehend einfach als „der Wafer 91a” bezeichnet) mit einer Dicke in der Größenordnung von etwa 400 μm mit einer Maske 95 bedeckt, die Öffnungen 96 hat. Anschließend wird eine Störstellenquelle (zum Beispiel eine Bor-Quelle) auf die Maske 95 aufgebracht, und es wird eine Langzeitdiffusion in der Größenordnung von 300 Stunden bei hohen Temperaturen von zum Beispiel 1300°C durchgeführt. Auf Grund der Langzeitdiffusion wird die Störstelle durch die Öffnungen 96 in den Wafer 91a eingebaut, und es entstehen Thermodiffusionsschichten 97 mit eine Dicke von mehr als 200 μm.
  • Dann wird in 18(b) eine Oberflächenstruktur 98 eines rückwärts sperrenden Planar-Gate-IGBT auf der Vorderseite 92 des Wafers 91a ausgebildet. Wie in 19 gezeigt ist, besteht die Oberflächenstruktur 98 aus einer p-Wannen-Schicht 101, einer n-Emitter-Schicht 102, einer Gate-Isolierschicht 103, einer Gate-Elektrode 104, einer Isolier-Zwischenschicht 105, einer Emitter-Elektrode 106 und einer Oberflächenschutzschicht 107 aus Polyimid oder dergleichen. 19 ist eine Detailansicht des Teils E von 18(b). Außerdem ist die Oberflächenschutzschicht 107 nicht in 18(b) gezeigt.
  • Dann wird in 18(c) die Oberseite der Oberflächenstruktur 98 mit einem Resist 99 bedeckt, um die Oberflächenstruktur 98 zu schützen. Anschließend wird eine Rückseite 93a des Wafers 91a um etwa 200 μm abgeschliffen, sodass sie die Thermodiffusionsschicht 97 erreicht, und es entsteht ein dünnerer Wafer 91. Auf diese Weise sind die Thermodiffusionsschichten 97 von der Vorderseite zur Rückseite zusammenhängend, und es entstehen Trennschichten 100 des rückwärts sperrenden IGBT.
  • Darüber hinaus ist in JP A 2001-185 727 A (27) dargestellt, dass nach der Herstellung einer p-Diffusionsschicht auf der Vorderseite und der Herstellung einer p-Kollektorschicht auf der Rückseite Vertiefungen mit einem mechanischen und chemischen Verfahren so von der Rückseite her ausgebildet werden, dass sie in Kontakt mit der p-Diffusionsschicht auf der Vorderseite kommen, und die p-Diffusionsschicht wird an den Seitenwänden der Vertiefungen ausgebildet und als eine Trennschicht verwendet. In diesem Fall werden die p-Kollektorschicht und die p-Diffusionsschicht, die an den Seitenwänden der Vertiefungen ausgebildet werden, getrennt ausgebildet.
  • Darüber hinaus ist in JP A 2006-303 410 A (1) und in WO 2009-139417 (1) dargestellt, dass, nachdem Trennvertiefungen von der Rückseite her so ausgebildet worden sind, dass sie in Kontakt mit einer Diffusionsschicht auf der Vorderseite kommen, eine p-Diffusionsschicht in den Vertiefungen gleichzeitig mit einer p-Kollektorschicht auf der Rückseite ausgebildet wird.
  • Darüber hinaus ist in JP A 2005-939 72 A (2) dargestellt, dass nach dem Ausbilden einer p-Kollektorschicht Vertiefungen so ausgebildet werden, dass sie in Kontakt mit der p-Kollektorschicht kommen. Es wird beschrieben, dass eine p-Diffusionsschicht an den Seitenwänden der Vertiefungen ausgebildet wird und als eine Trennschicht verwendet wird. In diesem Fall werden eine dünne p-Schicht, die die Kollektorschicht bildet, und eine dicke p-Schicht, die an den Seitenwänden der Vertiefungen ausgebildet wird, einzeln hergestellt.
  • Darüber hinaus ist in JP A 2004-336 008 A (1) dargestellt, dass nach der Ausbildung einer p-Kollektorschicht Vertiefungen ausgebildet werden, eine Störstelle von den Vertiefungen her diffundiert wird und diese Diffusionsschicht mit der p-Kollektorschicht verbunden wird und als eine Trennschicht verwendet wird. Die Trennschicht wird weiter zu der Innenseite des Chips hin als die Vereinzelungslinie ausgebildet.
  • Darüber hinaus wird in JP A 2009-177 039 A (7) eine Ionenimplantation in die Rückseite durchgeführt, sodass eine p-Kollektorschicht entsteht, und dann wird der Wafer in Chips zertrennt. Es wird beschrieben, dass die Chips zusammengestapelt werden und eine Ionenimplantation in eine ihrer Seitenflächen durchgeführt wird, sodass eine Trennschicht entsteht.
  • Aus der US 5 023 191 A ist ferner ein IGBT und ein zugehöriges Herstellungsverfahren bekannt.
  • Da bei dem bekannten Herstellungsverfahren, das in den 18(a) bis 18(c) gezeigt ist, die Trennschichten 100 nur mittels Thermodiffusion einer Störstelle von der Vorderseite 92 her ausgebildet werden, ist es schwierig, dicke Trennschichten herzustellen und die Sperrspannung der Anordnung zu erhöhen. Wie vorstehend dargelegt worden ist, ist in der 1200-V-Klasse die Dicke des Wafers 91 in der Größenordnung von 200 μm, und um dicke Trennschichten 100 herzustellen, ist eine Langzeitdiffusion in der Größenordnung von 300 Stunden bei hohen Temperaturen von etwa 1300°C erforderlich. Wenn eine Langzeit-Thermodiffusion dieser Art bei hohen Temperaturen durchgeführt wird, gelangt Sauerstoff in den hochohmigen Wafer, der für eine Erhöhung der Sperrspannung notwendig ist. Der Sauerstoff wird zu einem Donator und dadurch sinkt der Widerstand, was zu Nachteilen führt, wie etwa einer Abnahme der Sperrspannung des rückwärts sperrenden IGBT.
  • Da außerdem eine lange Zeit in der Größenordnung von 300 Stunden (ungefähr zwei Wochen) für nur einen thermischen Prozess benötigt wird, ist der Durchsatz extrem schlecht, was zu einer Abnahme der Produktivität führt. Nachstehend werden die Probleme bei den vorgenannten Dokumenten JP 2001-185 727 A (27), JP 2006-303 410 A (1), WO 2009/139 417 A1 (1), JP 2005-93 972 A (2), JP 2004-336008 A (1) und JP 2009-177 039 A (7) dargelegt.
  • Da bei JP A 2001-185 727 A (27) die Herstellung der Vertiefungen mit einem mechanischen und einem chemischen Verfahren erfolgt, gibt es keinen Hinweis auf ein anisotropes Ätzen, bei dem die Kristallorientierung genutzt wird.
  • Da bei JP A 2006-303 410 A (1) und WO 2009-139 417 A1 (1) die p-Diffusionsschicht der Vertiefungen und die p-Kollektorschicht gleichzeitig ausgebildet werden, ist es nicht möglich, die Störstellenkonzentration der Vertiefungs-Diffusionsschicht und die Störstellenkonzentration der p-Kollektorschicht zu optimieren. Wenn zum Beispiel die Störstellenkonzentration der Vertiefungs-Diffusionsschicht optimiert wird, verschlechtert sich der Kompromiss zwischen der Einschaltspannung und dem Schaltverlust. Und wenn die Störstellenkonzentration der p-Kollektorschicht optimiert wird, ist es schwierig, die Sperrspannung zu gewährleisten. Da die Vertiefungen von der Rückseite her zur Nähe der Vorderseite hin ausgebildet werden, ist die mechanische Festigkeit des Wafers gering, und er kann bei der Bearbeitung zerbrechen.
  • Da bei JP A 2005-939 72 A (2) tiefe Vertiefungen von der Vorderseite her ausgebildet werden und dabei bis an die p-Kollektorschicht auf der Rückseite heranreichen, ist die mechanische Festigkeit des Wafers gering, und er kann bei der Bearbeitung zerbrechen.
  • Da bei JP A 2004-336 008 A (1) die Vereinzelungslinien auf der Außenseite der Trennschicht liegen, nimmt die Größe der Chips zu, und die Kosten der Chips steigen an.
  • Da bei JP A 2009-177 039 A (7) die Chips nach dem Zertrennen gestapelt werden und eine Ionenimplantation in eine ihrer Seitenflächen durchgeführt wird, kann es passieren, dass die Oberflächen der Chips zerkratzt werden, was zu einer Abnahme der Leistung der Anordnung führt.
  • Darüber hinaus gibt es bei JP 2001-185 727 A (27) bis JP 2009-177 039 A (7) keine Beschreibung des folgenden Inhalts: „Vertiefungen werden durch anisotropes Ätzen mit einer alkalischen Lösung von der Rückseite her so ausgebildet, dass sie in Kontakt mit den Thermodiffusionsschichten kommen, die von der Vorderseite her ausgebildet worden sind. Anschließend werden die Thermodiffusionsschichten auf den Innenwänden der Vertiefungen ausgebildet, und Trennschichten werden von den Thermodiffusionsschichten und den Diffusionsschichten in den Vertiefungen her ausgebildet. Darüber hinaus werden eine Ionenimplantation zum Ausbilden der Diffusionsschichten in den Vertiefungen und eine Ionenimplantation zum Ausbilden der Kollektorschicht auf der Rückseite getrennt durchgeführt.”
  • Kurze Darstellung der Erfindung
  • Ziel der Erfindung ist es, ein Verfahren zur Herstellung einer Halbleiteranordnung zur Verfügung zu stellen, mit dem die vorstehend dargelegten Probleme gelöst werden, die Festigkeit des Wafers gewährleistet wird, die Leistung der Anordnung verbessert werden kann und es möglich ist, die Dauer der Thermodiffusion beim Herstellen der Thermodiffusionsschichten zu verkürzen, die die Trennschichten bilden.
  • Um dieses Ziel zu erreichen, weist bei einem ersten Aspekt der Erfindung ein Verfahren zur Herstellung einer Halbleiteranordnung die folgenden Schritte auf: bei einem Siliciumwafer des ersten Leitfähigkeitstyps, bei dem die Orientierung der Ebene einer ersten Hauptfläche die Ebene (100) ist, einen Schritt des Ausbildens einer Thermodiffusionsschicht des zweiten Leitfähigkeittyps von der Seite der ersten Hauptfläche her zu der Innenseite des Siliciumwafers hin unter Verwendung einer ersten Maske, die auf jeder Seite einer ersten Mittellinie an Stellen, die Vereinzelungslinien in der Richtung <110> sein sollen, in der gleichen Breite geöffnet ist; einen Schritt des Reduzierens der Dicke des Siliciumwafers von der Seite einer zweiten Hauptfläche her; einen Schritt des Ausbildens, auf der zweiten Hauptfläche, einer zweiten Maske, die so geöffnet ist, dass sie auf jeder Seite einer zweiten Mittellinie, die eine Projektion der ersten Mittellinie auf der zweiten Hauptfläche des Siliciumwafers mit reduzierter Dicke ist, die gleiche Breite hat; einen Schritt des Ausbildens einer Vertiefung, die von der zweiten Hauptfläche her bis an die Thermodiffusionsschicht heranreicht, unter Verwendung der zweiten Maske durch anisotropes Ätzen mit einer alkalischen Lösung; einen Schritt des Durchführens einer ersten Ionenimplantation mit einer Störstelle des zweiten Leitfähigkeitstyps in Seitenwandflächen der Vertiefung unter Verwendung der zweiten Maske; einen Schritt des Entfernens der zweiten Maske und des Durchführens einer zweiten Ionenimplantation mit der Störstelle des zweiten Leitfähigkeitstyps in die zweite Hauptfläche und die Seitenwandflächen der Vertiefung; und einen Schritt des Durchführens eines Ausheilverfahrens zur Aktivierung der Störstelle, die mittels der ersten Ionenimplantation und der zweiten Ionenimplantation eingebaut worden ist, und des Ausbildens einer in der Vertiefung befindlichen Diffusionsschicht und einer Kollektorschicht.
  • Bei einem zweiten Aspekt der Erfindung weist ein Verfahren zur Herstellung einer Halbleiteranordnung die folgenden Schritte auf: bei einem Siliciumwafer des ersten Leitfähigkeitstyps, bei dem die Orientierung der Ebene einer ersten Hauptfläche die Ebene (100) ist, einen Schritt des Ausbildens einer Thermodiffusionsschicht des zweiten Leitfähigkeittyps von der Seite der ersten Hauptfläche her zu der Innenseite des Siliciumwafers hin unter Verwendung einer ersten Maske, die auf jeder Seite einer ersten Mittellinie an Stellen, die Vereinzelungslinien in der Richtung <110> sein sollen, in der gleichen Breite geöffnet ist; einen Schritt des Reduzierens der Dicke des Siliciumwafers von der Seite einer zweiten Hauptfläche her; einen Schritt des Durchführens einer ersten Ionenimplantation mit einer Störstelle des zweiten Leitfähigkeitstyps in die zweite Hauptfläche des Siliciumwafers mit reduzierter Dicke; einen Schritt des Ausbildens, auf der zweiten Hauptfläche, einer zweiten Maske, die so geöffnet ist, dass sie auf jeder Seite einer zweiten Mittellinie, die eine Projektion der ersten Mittellinie auf der zweiten Hauptfläche ist, die gleiche Breite hat; einen Schritt des Ausbildens einer Vertiefung, die von der zweiten Hauptfläche her bis an die Thermodiffusionsschicht heranreicht, unter Verwendung der zweiten Maske durch anisotropes Ätzen mit einer alkalischen Lösung; einen Schritt des Durchführens einer zweiten Ionenimplantation mit der Störstelle des zweiten Leitfähigkeitstyps in Seitenwandflächen der Vertiefung unter Verwendung der zweiten Maske; und einen Schritt des Durchführens eines Ausheilverfahrens zur Aktivierung der Störstelle, die mittels der ersten Ionenimplantation und der zweiten Ionenimplantation eingebaut worden ist, und des Ausbildens einer in der Vertiefung befindlichen Diffusionsschicht und einer Kollektorschicht.
  • Bei einem dritten Aspekt der Erfindung weist ein Verfahren zur Herstellung einer Halbleiteranordnung die folgenden Schritte auf: bei einem Siliciumwafer des ersten Leitfähigkeitstyps, bei dem die Orientierung der Ebene einer ersten Hauptfläche die Ebene (100) ist, einen Schritt des Ausbildens einer Thermodiffusionsschicht des zweiten Leitfähigkeittyps von der Seite der ersten Hauptfläche her zu der Innenseite des Siliciumwafers hin unter Verwendung einer ersten Maske, die auf jeder Seite einer ersten Mittellinie an Stellen, die Vereinzelungslinien in der Richtung <100> sein sollen, in der gleichen Breite geöffnet ist;
    einen Schritt des Reduzierens der Dicke des Siliciumwafers von der Seite einer zweiten Hauptfläche her; einen Schritt des Projizierens der ersten Mittellinie auf die zweite Hauptfläche des Siliciumwafers mit reduzierter Dicke und des Ausbildens, auf der zweiten Hauptfläche, einer zweiten Maske, die so geöffnet ist, dass sie auf jeder Seite einer projizierten zweiten Mittellinie die gleiche Breite hat; einen Schritt des Ausbildens einer Vertiefung, die von der zweiten Hauptfläche her bis an die Thermodiffusionsschicht heranreicht, unter Verwendung der zweiten Maske durch anisotropes Ätzen mit einer alkalischen Lösung; einen Schritt des Durchführens einer ersten Ionenimplantation mit einer Störstelle des zweiten Leitfähigkeitstyps in Seitenwandflächen der Vertiefung unter Verwendung der zweiten Maske; einen Schritt des Entfernens der zweiten Maske und des Durchführens einer zweiten Ionenimplantation mit der Störstelle des zweiten Leitfähigkeitstyps in die zweite Hauptfläche und die Seitenwandflächen der Vertiefung; und einen Schritt des Durchführens eines Ausheilverfahrens zur Aktivierung der Störstelle, die mittels der ersten Ionenimplantation und der zweiten Ionenimplantation eingebaut worden ist, und des Ausbildens einer in der Vertiefung befindlichen Diffusionsschicht und einer Kollektorschicht.
  • Bei einem vierten Aspekt der Erfindung weist ein Verfahren zur Herstellung einer Halbleiteranordnung die folgenden Schritte auf: bei einem Siliciumwafer des ersten Leitfähigkeitstyps, bei dem die Orientierung der Ebene einer ersten Hauptfläche die Ebene (100) ist, einen Schritt des Ausbildens einer Thermodiffusionsschicht des zweiten Leitfähigkeittyps von der Seite der ersten Hauptfläche her zu der Innenseite des Siliciumwafers hin unter Verwendung einer ersten Maske, die auf jeder Seite einer ersten Mittellinie an Stellen, die Vereinzelungslinien in der Richtung <100> sein sollen, in der gleichen Breite geöffnet ist; einen Schritt des Reduzierens der Dicke des Siliciumwafers von der Seite einer zweiten Hauptfläche her; einen Schritt des Durchführens einer ersten Ionenimplantation mit einer Störstelle des zweiten Leitfähigkeitstyps in die zweite Hauptfläche des Siliciumwafers mit reduzierter Dicke; einen Schritt des Ausbildens, auf der zweiten Hauptfläche, einer zweiten Maske, die so geöffnet ist, dass sie auf jeder Seite einer zweiten Mittellinie, die eine Projektion der ersten Mittellinie auf der zweiten Hauptfläche ist, die gleiche Breite hat; einen Schritt des Ausbildens einer Vertiefung, die von der zweiten Hauptfläche her bis an die Thermodiffusionsschicht heranreicht, unter Verwendung der zweiten Maske durch anisotropes Ätzen mit einer alkalischen Lösung; einen Schritt des Durchführens einer zweiten Ionenimplantation mit der Störstelle des zweiten Leitfähigkeitstyps in die Seitenwandflächen der Vertiefung unter Verwendung der zweiten Maske; und einen Schritt des Durchführens eines Ausheilverfahrens zur Aktivierung der Störstelle, die mittels der ersten Ionenimplantation und der zweiten Ionenimplantation eingebaut worden ist, und des Ausbildens einer in der Vertiefung befindlichen Diffusionsschicht und einer Kollektorschicht.
  • Bei einem fünften Aspekt der Erfindung weist bei dem ersten oder zweiten Aspekt der Erfindung das Verfahren zur Herstellung einer Halbleiteranordnung die folgenden Schritte auf: nach dem Ausbilden der Thermodiffusionsschicht einen Schritt des Ausbildens einer Wannenschicht des zweiten Leitfähigkeitstyps in einer Vorderseiten-Oberflächenschicht eines Siliciumsubstrats des ersten Leitfähigkeitstyps, das ein Teil des Siliciumwafers ist, der von den Stellen umgeben ist, die die Vereinzelungslinien sein sollen; einen Schritt des Ausbildens einer Emitterschicht des ersten Leitfähigkeitstyps auf einer Oberflächenschicht der Wannenschicht; einen Schritt des Ausbildens einer Gate-Elektrode über eine Gate-Isolierschicht auf der Wannenschicht hinweg, die zwischen das Siliciumsubstrat und die Emitterschicht geschichtet ist; einen Schritt des Ausbildens einer Isolier-Zwischenschicht über die Oberseite der Gate-Elektrode und die Oberseite der Emitterschicht hinweg; einen Schritt des Ausbildens einer Emitter-Elektrode, die mit der Emitterschicht und der Wannenschicht elektrisch verbunden ist, auf der Isolier-Zwischenschicht; nach dem Ausbilden einer Oberflächenstruktur mit einem Schritt, der einen Schritt des Ausbildens einer Oberflächenschutzschicht auf der Emitter-Elektrode umfasst, einen Schritt des Ausbildens der in der Vertiefung befindlichen Diffusionsschicht und der Kollektorschicht auf einer Rückseite des Siliciumsubstrats; einen Schritt des Ausbildens einer Kollektorelektrode über die Oberseite der in der Vertiefung befindlichen Diffusionsschicht und die Oberseite der Kollektorschicht hinweg; und einen Schritt des Schneidens und Vereinzelns der Thermodiffusionsschicht entlang den Stellen, die die Vereinzelungslinien sind.
  • Bei einem sechsten Aspekt der Erfindung weist bei dem dritten oder vierten Aspekt der Erfindung das Verfahren zur Herstellung einer Halbleiteranordnung die folgenden Schritte auf: nach dem Ausbilden der Thermodiffusionsschicht einen Schritt des Ausbildens einer Wannenschicht des zweiten Leitfähigkeitstyps in einer Vorderseiten-Oberflächenschicht eines Siliciumsubstrats des ersten Leitfähigkeitstyps, das ein Teil des Siliciumwafers ist, der von den Stellen umgeben ist, die die Vereinzelungslinien sein sollen; einen Schritt des Ausbildens, von der Vorderseite des Siliciumsubstrats her, eines Grabens, der durch die Wannenschicht hindurchgeht und eine Öffnung hat, deren Längsrichtung parallel zu der Richtung der Stellen ist, die die Vereinzelungslinien sein sollen; einen Schritt des Ausbildens einer Emitterschicht des ersten Leitfähigkeitstyps, die in Kontakt mit Seitenwänden des Grabens ist, auf der Oberflächenschicht der Wannenschicht; einen Schritt des Ausbildens einer Gate-Isolierschicht auf Innenwänden des Grabens und des anschließenden Ausbildens einer Gate-Elektrode in einer Weise, dass sie das Innere des Grabens ausfüllt; einen Schritt des Ausbildens einer Isolier-Zwischenschicht über die Oberseite der Gate-Elektrode und die Oberseite der Emitterschicht hinweg; einen Schritt des Ausbildens einer Emitter-Elektrode, die mit der Emitterschicht und der Wannenschicht elektrisch verbunden ist, auf der Isolier-Zwischenschicht; nach dem Ausbilden einer Oberflächenstruktur mit einem Schritt, der einen Schritt des Ausbildens einer Oberflächenschutzschicht auf der Emitter-Elektrode umfasst, einen Schritt des Ausbildens der in der Vertiefung befindlichen Diffusionsschicht und der Kollektorschicht auf einer Rückseite des Siliciumsubstrats; einen Schritt des Ausbildens einer Kollektorelektrode über die Oberseite der in der Vertiefung befindlichen Diffusionsschicht und die Oberseite der Kollektorschicht hinweg; und einen Schritt des Schneidens und Vereinzelns der Thermodiffusionsschicht entlang den Stellen, die die Vereinzelungslinien sind.
  • Bei einem siebenten Aspekt der Erfindung sind bei dem ersten oder dritten Aspekt der Erfindung vorzugsweise die Beschleunigungsspannung und die Dosis der ersten Ionenimplantation jeweils größer als die Beschleunigungsspannung und die Dosis der zweiten Ionenimplantation.
  • Bei einem achten Aspekt der Erfindung sind bei dem zweiten oder vierten Aspekt der Erfindung vorzugsweise die Beschleunigungsspannung und die Dosis der zweiten Ionenimplantation jeweils größer als die Beschleunigungsspannung und die Dosis der ersten Ionenimplantation.
  • Bei einem neunten Aspekt der Erfindung wird bei dem ersten Aspekt der Erfindung die erste Ionenimplantation vorzugsweise mit Bor bei einer Beschleunigungsspannung von 60 keV bis 180 keV und einer Dosis von 5 × 1013 cm–2 bis 5 × 1015 cm–2 durchgeführt und die zweite Ionenimplantation wird vorzugsweise mit Bor bei einer Beschleunigungsspannung von 40 keV bis 150 keV und einer Dosis von 1 × 1013 cm–2 bis 1 × 1015 cm–2 durchgeführt.
  • Bei einem zehnten Aspekt der Erfindung wird bei dem zweiten Aspekt der Erfindung die zweite Ionenimplantation vorzugsweise mit Bor bei einer Beschleunigungsspannung von 60 keV bis 180 keV und einer Dosis von 5 × 1013 cm–2 bis 5 × 1015 cm–2 durchgeführt und die erste Ionenimplantation wird vorzugsweise mit Bor bei einer Beschleunigungsspannung von 40 keV bis 150 keV und einer Dosis von 1 × 1013 cm–2 bis 1 × 1015 cm–2 durchgeführt.
  • Bei einem elften Aspekt der Erfindung wird bei dem dritten Aspekt der Erfindung die erste Ionenimplantation vorzugsweise mit Bor bei einer Beschleunigungsspannung von 80 keV bis 200 keV und einer Dosis von 5 × 1013 cm–2 bis 5 × 1015 cm–2 durchgeführt und die zweite Ionenimplantation wird vorzugsweise mit Bor bei einer Beschleunigungsspannung von 40 keV bis 150 keV und einer Dosis von 1 × 1013 cm–2 bis 1 × 1015 cm–2 durchgeführt.
  • Bei einem zwölften Aspekt der Erfindung wird bei dem vierten Aspekt der Erfindung die zweite Ionenimplantation vorzugsweise mit Bor bei einer Beschleunigungsspannung von 80 keV bis 200 keV und einer Dosis von 5 × 1013 cm–2 bis 5 × 1015 cm–2 durchgeführt und die erste Ionenimplantation wird vorzugsweise mit Bor bei einer Beschleunigungsspannung von 40 keV bis 150 keV und einer Dosis von 1 × 1013 cm–2 bis 1 × 1015 cm–2 durchgeführt.
  • Bei einem dreizehnten Aspekt der Erfindung ist bei dem ersten bis vierten Aspekt der Erfindung das Ausheilverfahren vorzugsweise eine Laser-Ausheilung oder eine Ausheilung im Ofen.
  • Bei einem vierzehnten Aspekt der Erfindung werden bei dem ersten oder dritten Aspekt der Erfindung bei der ersten Ionenimplantation Ionen vorzugsweise diagonal implantiert.
  • Bei einem fünfzehnten Aspekt der Erfindung werden bei dem zweiten oder vierten Aspekt der Erfindung bei der zweiten Ionenimplantation Ionen vorzugsweise diagonal implantiert.
  • Bei einem sechzehnten Aspekt der Erfindung besteht bei einem der ersten bis vierten Aspekte der Erfindung eine Trennschicht vorzugsweise aus der Thermodiffusionsschicht und der in der Vertiefung befindlichen Diffusionsschicht.
  • Bei einem siebzehnten Aspekt der Erfindung wird bei dem ersten, dritten, siebenten, neunten und elften Aspekt der Erfindung in dem Schritt des Ausbildens der Vertiefung durch anisotropes Ätzen mit einer alkalischen Lösung das Ätzen vorzugsweise so durchgeführt, dass die Breite der Öffnung der Vertiefung größer als die Breite der Öffnung der zweiten Maske ist.
  • Erfindungsgemäß ist es durch Verbinden der Thermodiffusionsschicht, die von der Vorderseite her ausgebildet wird, mit der in der Vertiefung befindlichen Diffusionsschicht, die von der Rückseite her ausgebildet wird, sodass die Trennschicht entsteht, möglich, die Thermodiffusionsschicht flach auszubilden und die Dauer der Thermodiffusion wesentlich zu verkürzen.
  • Durch getrenntes Durchführen der Ionenimplantation zur Herstellung der in der Vertiefung befindlichen Diffusionsschicht und der Ionenimplantation zur Herstellung der Kollektorschicht ist es möglich, einen optimalen Wert für den Kompromiss zwischen der Einschaltspannung und dem Schaltverlust unter Gewährleistung der Sperrspannung zu wählen.
  • Durch Wählen der Richtung <100> für die Vereinzelungslinien und durch Anordnen in einer Weise, dass die peripheren Enden der Chips in die Richtung <100> zeigen, ist es möglich, die Seitenwandflächen des Grabens, die das Graben-Gate bilden, in die Ebene (100) zu legen, die nur wenige Grenzflächenzustände hat. Durch Ausbilden eines Kanals in der Ebene (100) kann die Elektronenbeweglichkeit erhöht werden. Dadurch kann die Leistung des IGBT verbessert werden.
  • Wenn die Richtung der Vertiefungen, die von der Rückseite des Wafers her ausgebildet werden, die Richtung <100> ist, schneiden sie sich mit der Spaltungsrichtung in einem Winkel von 45°. Aus diesem Grund ist das Auftreten einer Spaltung unwahrscheinlich, und die mechanische Festigkeit des Wafers kann erhöht werden. Dadurch können Bruch und Aussplittern von Wafern bei der Bearbeitung im Fertigungsprozess verringert werden und die Ausbeute kann verbessert werden.
  • Kurze Beschreibung der Zeichnungen
  • Die 1(a) bis 1(c) sind Schnittansichten der Schritte zur Fertigung der Hauptteile einer Halbleiteranordnung eines ersten Arbeitsbeispiels der Erfindung.
  • Die 2(d) bis 2(f), die sich an die 1(a) bis 1(c) anschließen, sind Schnittansichten der Schritte zur Fertigung der Hauptteile der Halbleiteranordnung des ersten Arbeitsbeispiels.
  • Die 3(g) bis 3(i), die sich an die 2(d) bis 2(1) anschließen, sind Schnittansichten der Schritte zur Fertigung der Hauptteile der Halbleiteranordnung des ersten Arbeitsbeispiels.
  • 4(j), die sich an die 3(g) bis 3(i) anschließt, ist eine Schnittansicht der Schritte zur Fertigung der Hauptteile der Halbleiteranordnung des ersten Arbeitsbeispiels.
  • Die 5(a) bis 5(c) sind Diagramme, die einen Wafer des ersten Arbeitsbeispiels zeigen, wobei 5(a) eine Draufsicht des Wafers von 1(a) ist, 5(b) eine Schnittansicht von 5(a) ist und 5(c) eine vergrößerte Ansicht eines Teils A von 5(b) ist.
  • Die 6(a) und 6(b) sind Darstellungen einer Oberflächenstruktur 8 und einer Sperrspannungsstruktur, wobei 6(a) eine Schnittansicht der Oberflächenstruktur ist und 6(b) eine Schnittansicht der Sperrspannungsstruktur ist. 6(a) ist eine Teilansicht eines Teils B von 1(c).
  • 7 ist eine perspektivische Darstellung der Hauptteile eines Wafers 1, in dem eine konisch zulaufende Vertiefung 12 ausgebildet ist.
  • 8 ist eine Profildarstellung nach der Aktivierung von ionenimplantiertem Bor durch Laser-Ausheilung.
  • Die 9(a) bis 9(c), die ein Verfahren zur Herstellung einer Halbleiteranordnung eines zweiten Arbeitsbeispiels der Erfindung zeigen, sind Schnittansichten von Schritten zur Fertigung der Hauptteile, die in der Reihenfolge der Schritte dargestellt sind.
  • Die 10(a) bis 10(c) sind Schnittansichten von Schritten zur Fertigung der Hauptteile einer Halbleiteranordnung eines dritten Arbeitsbeispiels der Erfindung.
  • Die 11(d) bis 11(f), die sich an die 10(a) bis 10(c) anschließen, sind Schnittansichten der Schritte zur Fertigung der Hauptteile der Halbleiteranordnung des dritten Arbeitsbeispiels.
  • Die 12(g) bis 12(i), die sich an die 11(d) bis 11(f) anschließen, sind Schnittansichten der Schritte zur Fertigung der Hauptteile der Halbleiteranordnung des dritten Arbeitsbeispiels.
  • 13(j), die sich an die 12(g) bis 12(i) anschließt, ist eine Schnittansicht der Schritte zur Fertigung der Hauptteile der Halbleiteranordnung des dritten Arbeitsbeispiels.
  • Die 14(a) bis 14(c) sind Darstellungen, die einen Wafer des dritten Arbeitsbeispiels zeigen, wobei 14(a) eine Draufsicht eines Wafers von 10(a) ist, 14(b) eine Schnittansicht von 14(a) ist und 14(c) eine vergrößerte Ansicht eines Teils C von 14(b) ist.
  • Die 15(a) bis 15(c) sind Darstellungen einer Oberflächenstruktur 58, einer Sperrspannungsstruktur und eines Grabens 88, wobei 15(a) eine Schnittansicht der Oberflächenstruktur ist, 15(b) eine Schnittansicht der Sperrspannungsstruktur ist und 15(c) eine perspektivische Darstellung des Grabens ist.
  • 16 ist eine perspektivische Darstellung der Hauptteile eines Wafers 51, bei dem eine konisch zulaufende Vertiefung 62 ausgebildet ist.
  • Die 17(a) bis 17(c), die Schritte eines Verfahren zur Herstellung einer Halbleiteranordnung eines vierten Arbeitsbeispiels der Erfindung zeigen, sind Schnittansichten von Schritten zur Fertigung der Hauptteile, die in der Reihenfolge der Schritte dargestellt sind.
  • Die 18(a) bis 18(c), die ein bekanntes Verfahren zur Herstellung eines rückwärts sperrenden IGBT zeigen, sind Schnittansichten von Schritten zur Fertigung der Hauptteile, die in der Reihenfolge der Schritte dargestellt sind. 19 ist eine Teilansicht eines Teils E von 18(b).
  • Detaillierte Beschreibung der Ausführungsformen
  • Eine Ausführungsform der Erfindung wird anhand der folgenden Arbeitsbeispiele beschrieben.
  • Arbeitsbeispiel 1
  • Die 1(a) bis 4(j), die ein Verfahren zur Herstellung einer Halbleiteranordnung eines ersten Arbeitsbeispiels der Erfindung zeigen, sind Schnittansichten der Schritte zur Herstellung der Hauptteile, die in der Reihenfolge der Schritte gezeigt sind. Das ist ein Beispiel für einen rückwärts sperrenden IGBT mit einer Planar-Gate-Struktur.
  • Zunächst wird in 1(a) ein Wafer 1a mit einer Dicke in der Größenordnung von zum Beispiel 400 μm hergestellt, wobei die Richtungen einer Orientierungsfläche (OF) 25 in der Ebene (100) die Richtungen <110> sind, wie es in den 5(a) bis 5(c) gezeigt ist. Da die Richtungen der OF 25 mit den Richtungen von Vereinzelungslinien 26 übereinstimmen, wenn Chips aus dem Wafer 1a vereinzelt werden, sind die Richtungen der Vereinzelungslinien 26 ebenfalls die Richtungen <110>.
  • 5(a) ist eine Draufsicht des Wafers von 1(a), 5(b) ist eine Schnittansicht von 5(a), und 5(c) ist eine vergrößerte Ansicht eines Teils A von 5(b). Außerdem umfasst die Folge der Schnittansichten der Schritte Schnittansichten, die 5(c) entsprechen.
  • Anschließend werden in 1(b) unter Verwendung einer Maske 5, auf der eine Struktur mit Öffnungen 6 an Stellen ausgebildet ist, die die Vereinzelungslinien 26 sein sollen, Borionen durch die Öffnungen 26 der Maske 5 implantiert. Dann wird das Bor bis in eine Tiefe in der Größenordnung von zum Beispiel 85 μm thermisch diffundiert, sodass Thermodiffusionsschichten 7 entstehen, die ein Teil von Trennschichten 30 werden. Die Tiefe der Thermodiffusionsschichten 7 ist ein Beispiel für den Fall, dass die Sperrspannung 1200 V beträgt, aber die Tiefe ändert sich entsprechend der Sperrspannung der Anordnung. Die Öffnungen 6 werden so ausgebildet, dass Mittellinien 4 der Vereinzelungslinien 26 Mittellinien 4 der Öffnungen 26 sind. Dadurch werden die Öffnungen 6 mit der gleichen Breite auf jeder Seite der Mittellinien 4 ausgebildet. Die Diffusionstiefe des Bors ist gleich der, oder größer als die, Dicke (Waferdicke) des Siliciums in einer Restschicht beim Ausbilden von Vertiefungen durch alkalisches Ätzen in einem nachfolgenden Schritt. Bei einem Wafer mit einer Größe von 6 Zoll oder mehr beträgt die Dicke der Restschicht, die bearbeitet werden kann, 50 μm oder mehr. Aus diesem Grund beträgt die Diffusionstiefe des Bors 50 μm oder mehr.
  • Beim Implantieren der Ionen wird als die Maske 5 zum Beispiel eine Schicht aus einem thermischen Oxid, eine Oxidschicht, die unter Verwendung der chemischen Gasphasenabscheidung (CVD) hergestellt wird, oder ein Resist verwendet.
  • Dann wird in 1(c) die Maske 5 entfernt, und nachdem eine Oberflächenstruktur 8 eines rückwärts sperrenden Planar-Gate-IGBT auf einer Vorderseite 2 des Wafers 1a ausgebildet worden ist, wird ein Resist 9 (zum Beispiel ein Negativresist) auf die Oberflächenstruktur 8 aufgebracht. Wie in den 6(a) und 6(b) gezeigt ist, besteht die Oberflächenstruktur 8 aus einer p-Wannen-Schicht 31, einer n-Emitter-Schicht 32, einer Gate-Isolierschicht 33, einer Gate-Elektrode 34, einer Isolier-Zwischenschicht 35, einer Emitter-Elektrode 36 und einer Oberflächenschutzschicht 37 aus Polyimid oder dergleichen. Darüber hinaus bildet eine Diffusionsschicht 38 einen Teil einer Sperrspannungsstruktur. 6(a) ist eine Teilansicht eines Teils B von 1(c), und 6(b) ist eine Teilansicht eines Teils C von 1(c). Die Oberflächenschutzschicht 37 und die Diffusionsschicht 38 sind in 1(c) nicht dargestellt.
  • Anschließend wird in 2(d) durch Schleifen einer Rückseite 3a des Wafers 1a und Ätzen der Rückseite 3a mit einem Säuregemisch die Dicke des Wafers 1a reduziert (der Wafer wird gedünnt), sodass ein Wafer 1 mit einer glatten Rückseite 3 erhalten wird. Durch Ätzen der Rückseite mit einem Säuregemisch nach dem Schleifen werden Bearbeitungsspannungen in der Rückseite 3 entfernt, die beim Schleifen der Rückseite 3 entstehen. Da der rückwärts sperrende IGBT ein NPT-IGBT (non-punch through IGBT; Nichtdurchgreif-IGBT) ist, beträgt die Dicke des Wafers 1 ungefähr 200 μm, sodass der IGBT auf eine Sperrspannung von zum Beispiel 1200 V ansprechen kann. Natürlich ändert sich die Dicke entsprechend der Sperrspannung der Anordnung.
  • Dann wird in 2(e) ein Resist mit der Rückseite 3 des Wafers 1 nach oben aufgebracht. Anschließend wird unter Verwendung eines Geräts zur doppelseitigen Belichtung die Struktur (die Öffnungen 6 der Maske 5) auf der Vorderseite 2, auf der die Thermodiffusionsschichten 7 ausgebildet sind, so auf die Rückseite 3 übertragen, dass die Strukturen justiert werden. Die Struktur, die auf die Rückseite 3 übertragen wird, ist eine Struktur, die eine Projektion der Struktur der Vorderseite 2 ist. Das Resist wird mit der projizierten Struktur der Rückseite 3 strukturiert, sodass eine Maske 10 entsteht, in der Öffnungen 11 ausgebildet sind. Die Mittellinien 4 der Öffnungen 6 zur Herstellung der Thermodiffusionsschichten 7 stimmen mit den Mittellinien 4 der Öffnungen 11 überein, die auf der Rückseite 3 ausgebildet sind. Die Öffnungen 11 werden auf jeder Seite der Mittellinie 4 mit der gleichen Breite ausgebildet. Außerdem stimmen auch die Mittellinien 4 der Öffnungen 6 zur Herstellung der Thermodiffusionsschichten 7 mit den Mittellinien 4 der Vereinzelungslinien 26 überein. Das heißt, die Mittellinien 4, die in den Zeichnungen gezeigt sind, sind die Mittellinien der Vereinzelungslinien 26, der Öffnungen 6 bzw. der Öffnungen 11.
  • Anschließend wird in 2(f) unter Verwendung der Maske 10 ein anisotropes Ätzen mit einer alkalischen Lösung durchgeführt, sodass konisch zulaufende Vertiefungen 12 in der Rückseite 3 des Wafers 1 entstehen. Als die alkalische Ätzlösung wird zum Beispiel eine 10-%ige wässrige TMAH-Lösung (TMAH: Tetramethylammoniumhydroxid) verwendet. Die Temperatur der Lösung beträgt beim Ätzen etwa 85°C. Bei dem alkalischen Ätzen werden die Vertiefungen 12 (V-Vertiefungen), die konisch zulaufende Seitenwandflächen 13 haben, mit der Ebene (111) als eine Ätzstopp-Ebene ausgebildet. Ein Kegelwinkel θ1 der Seitenwandflächen 13 der konisch zulaufenden Vertiefungen 12 beträgt 54,7° (der Kegelwinkel θ1 ist der stumpfe Winkel an den Stellen, an denen die Oberfläche des Wafers 1 und die Seitenwandflächen 13 aufeinander treffen). Durch das Ätzen der Seiten sind Öffnungsweiten 12a der Vertiefungen 12 größer als die Weiten der Öffnungen 11 der Maske 10. Dadurch entsteht über den Öffnungsweiten 12a der Vertiefungen 12 ein Überhang 15 der Maske 10. Für die Maske 5 wird ein Negativresist verwendet, sodass die Oberflächenstruktur 8 auf der Vorderseite 2 des Wafers 1, wo die Vertiefungen 12 nicht geätzt werden sollen, nicht alkalisch geätzt wird. Durch Verwenden des Negativresists wird die Oberflächenstruktur 8 geschützt, die auf dem Wafer 1 ausgebildet wird. 7 ist eine perspektivische Darstellung eines Hauptteils des Wafers 1, in dem die konisch zulaufenden Vertiefungen 12 ausgebildet werden. Die Seitenwandflächen 13 der Vertiefungen 12 sind im Wesentlichen ebene Flächen. Kanten, an den die Seitenwandflächen 13 einander schneiden, sind in einem kleinen Bereich mehrflächig, und die Richtung ihrer Ebene ist nicht die Richtung der Ebene (111). Die Richtungen der Ebenen der Seitenwandflächen 13 sind jedoch alle als (111) dargestellt.
  • Nun wird in 3(g) unter Verwendung der Maske 10 eine Ionenimplantation 16 von Bor 17 mit einer Beschleunigungsspannung von 120 keV und einer Dosis von 5 × 1014 cm–2 in die Innenwandflächen (die Seitenwandflächen 13 und Bodenflächen 14) der Vertiefungen 12 durchgeführt. Die Ionenimplantation 16 wird senkrecht zu der Rückseite 3 durchgeführt. Wenn hingegen eine Ionenimplantation diagonal zu der Rückseite 3 durchgeführt wird, kommt die Richtung der Ionenimplantation in Bezug auf die Seitenwandflächen der Vertiefungen der senkrechten Richtung nahe, und es ist möglich, den Bereich der Ionenimplantation zu steuern, was bedeutet, dass die Behebung von Defekten in einem nachfolgenden Ausheilschritt einfach ist. Als Bedingungen für die Ionenimplantation 16 sind Bereiche von 60 keV bis 180 keV für die Beschleunigungsspannung und von 5 × 1013 cm–2 bis 5 × 1015 cm–2 für die Dosis am besten.
  • Bei einer Beschleunigungsspannung von weniger als 60 keV ist die Ionenimplantation zu schwach. Und bei einer Beschleunigungsspannung von mehr als 180 keV werden die Seitenwandflächen 13 der Vertiefungen 12 stark beschädigt, und es ist schwierig, die Kristallinität in einem Ausheilverfahren wiederherzustellen. Darüber hinaus ist bei einer Dosis von weniger als 5 × 1013 cm–2 die Störstellenkonzentration von in den Vertiefungen befindlichen Diffusionsschichten 21, die an den Seitenwandflächen 13 der Vertiefungen 12 ausgebildet werden, zu gering, und es ist schwierig, die Sperrspannung zu gewährleisten. Wenn hingegen die Dosis größer als 5 × 1015 cm–2 wird, nimmt die Dauer der Ionenimplantation zu, und da die implantierte Oberfläche rau wird, wodurch der Sperrableitstrom zunimmt, ist es schwierig, die Kristallinität in einem Ausheilverfahren wiederherzustellen. Daher sollten unter dem Aspekt der Sperrspannung der Anordnung die optimalen Werte für die Beschleunigungsspannung und die Dosis in den vorgenannten Bereichen liegen.
  • Da alles außer den Vertiefungen 12 von der Maske 10 bedeckt wird, kann die Ionenimplantation 16 in den Vertiefungen 12 nur selektiv durchgeführt werden. Wie in 8 gezeigt ist, werden die Dosis und die Implantationstiefe des Bors 17, das in die Seitenwandflächen 13 der konisch zulaufenden Vertiefungen 12 (V-Vertiefungen) implantiert wird, gegenüber denen des Bors verringert, das in eine ebene Fläche implantiert wird, die senkrecht zu der Richtung der Ionenimplantation verläuft. 8 ist ein Profil-Diagramm nach der Aktivierung des ionenimplantierten Bors durch Laser-Ausheilung. Das Profil wurde durch Messen unter Verwendung von SIMS nach dem Implantieren von Borionen in einer Dosis von 5 × 1015 cm–2 und Aktivierung durch Laser-Ausheilung erhalten. Bei der ebenen Fläche beträgt die Spitzenkonzentration 4 × 1019 cm–3 in einer Tiefe von etwa 0,4 μm von der Oberfläche, und eine Übergangstiefe Xj beträgt etwa 0,85 μm. Hingegen beträgt bei der V-Vertiefung die Spitzenkonzentration 1 × 1019 cm–3 in einer Tiefe von etwa 0,3 μm von der Oberfläche und die Übergangstiefe Xj beträgt etwa 0,7 μm, das heißt, die Werte sind jeweils kleiner als bei der ebenen Fläche. Aber auch bei der V-Vertiefung sind die Dosis und die Tiefe für die Herstellung der Trennschichten 30 des rückwärts sperrenden IGBT ausreichend. Auf diese Weise ist es möglich, eine ausreichende Störstellenkonzentration auch in den konisch zulaufenden Vertiefungen 12 zu gewährleisten.
  • Nun wird in 3(h) nach der Lackentfernung durch Plasma-Einwirkung und dem Entfernen der Maske 10 und dem Reinigen der Rückseite 3 des Wafers 1 eine Ionenimplantation 18 mit Bor 19 mit einer Beschleunigungsspannung von 80 keV und einer Dosis von 1 × 1014 cm–2 über die gesamte Rückseite 3 des Wafers 1 durchgeführt, um eine IGBT-Kollektorschicht 22 auszubilden. Die Ionenimplantation 18 wird mit einem Neigungswinkel von 7° in Bezug auf die Rückseite 3 durchgeführt. Als Bedingungen für die Ionenimplantation 18 sind Bereiche von 40 keV bis 150 keV für die Beschleunigungsspannung und von 1 × 1013 cm–2 bis 1 × 1015 cm–2 für die Dosis am besten. Bei einer Beschleunigungsspannung von weniger als 40 keV ist die Ionenimplantation zu schwach. Und bei einer Beschleunigungsspannung von mehr als 150 keV wird die implantierte Fläche stark beschädigt, und sie kann durch Ausheilen möglicherweise nicht wiederhergestellt werden. Darüber hinaus wird bei einer Dosis von weniger als 1 × 1013 cm–2 die Implantation von Löchern von der Kollektorschicht 22 zu einer Driftschicht 24 verringert und die Einschaltspannung nimmt zu. Wenn hingegen die Dosis größer als 1 × 1015 cm–2 wird, nimmt die Implantation von Löchern zu und auch der Schaltverlust steigt. Dadurch verschlechtert sich der Kompromiss zwischen der Einschaltspannung und dem Schaltverlust, wenn von den vorgenannten Bereichen abgewichen wird. Unter dem Aspekt des Kompromisses zwischen der Einschaltspannung und dem Schaltverlust der Anordnung sollten daher die optimalen Werte für die Beschleunigungsspannung und die Dosis in den vorgenannten Bereichen festgelegt werden.
  • Die Ionenimplantation 18 zur Herstellung der Kollektorschicht 22 wird außerdem gleichzeitig in die Seitenwandflächen 13 der Vertiefungen 12 durchgeführt. Jedoch ist die Dosis bei der vorhergehenden Durchführung der Ionenimplantation 16 unter Verwendung der Maske 10 entscheidend.
  • Nun wird in 3(i) ein Ausheilverfahren durchgeführt, um das Bor 17 und das Bor 19 zu aktivieren, die durch die Ionenimplantationen 16 und 18 implantiert worden sind. Das Ausheilverfahren wird unter Verwendung einer Laser-Ausheilung 20 durchgeführt, bei der die Rückseite 3 des Wafers 1 abgetastet wird und mit einem Laserstrahl bestrahlt wird. Durch die Laser-Ausheilung 20 werden das Bor 17 und das Bor 19 aktiviert und die in den Vertiefungen befindlichen Diffusionsschichten 21 und die Kollektorschicht 22 werden ausgebildet. Anstatt der Laser-Ausheilung 20 kann auch ein Ausheilverfahren in einem Ofen (Ausheilung im Ofen; nicht dargestellt) durchgeführt werden. Der Ausheilungsschritt bewirkt auch eine Behebung von Kristallbaufehlern, die durch die Ionenimplantation verursacht worden sind. Hierbei ist eine Bedingung für die Laser-Ausheilung 20, dass die Laserleistung so gewählt wird, dass das Bor 17 und das Bor 19 aktiviert werden und die Kristallbaufehler, die von den Ionenimplantationen 16 und 18 verursacht worden sind, ausreichend behoben werden können. Da bereits eine Metallelektrode (die Emitter-Elektrode 36) an der Oberfläche des IGBT ausgebildet ist, ist es bei der nicht dargestellten Ausheilung im Ofen ausreichend, die Bedingungen so zu wählen, dass das Bor 17 und das Bor 19 aktiviert werden, zum Beispiel 400°C oder weniger.
  • Nun wird in 4(j) das Resist 9 (das Negativresist) auf der Vorderseite 2 unter Verwendung einer Ablöseflüssigkeit entfernt. Bei einer Ausheilung im Ofen wird das Resist jedoch nach der Ionenimplantation 18 unter Verwendung einer Ablöseflüssigkeit entfernt. Dann wird die Rückseite 3 des Wafers 1 mit Fluorwasserstoffsäure (HF) gereinigt, die natürliche Oxidschicht wird entfernt, und durch Zerstäubung wird eine Rückseiten-Elektrode 23 (eine Kollektorelektrode) ausgebildet. Anschließend wird eine Metallglühung durchgeführt, der Wafer 1 wird von der Vorderseite her entlang den Vereinzelungslinien 26, die sich in den Trennschichten 30 befinden, zerschnitten, sodass der Wafer 1 vereinzelt wird, und der rückwärts sperrende IGBT wird erhalten. 4(j) ist mit der Oberflächenstruktur 8 nach oben dargestellt. Die Trennschichten 30 bestehen aus den Thermodiffusionsschichten 7, die durch Thermodiffusion von der Vorderseite 2 her ausgebildet werden, und den in den Vertiefungen befindlichen Diffusionsschichten 21, die in den Seitenwandflächen 13 der Vertiefungen 12 von der Rückseite 3 her ausgebildet werden.
  • Wie vorstehend dargelegt worden ist, werden bei der Herstellung der Trennschichten 30 des rückwärts sperrenden IGBT die Vertiefungen 12 unter Verwendung der Maske 10 von der Rückseite 3 des Wafers 1 her geätzt. Anschließend wird die Ionenimplantation 16 des Bors 17 zur Herstellung der hochdichten, in den Vertiefungen befindlichen Diffusionsschichten 21 an den Seitenwandflächen 13 der Vertiefungen 12 unter Verwendung der Maske 10 durchgeführt. Dann wird zur Herstellung der Kollektorschicht 22 die Maske 10 entfernt, die Ionenimplantation 18 des Bors 19 wird über die gesamte Rückseite 3 des Wafers 1 durchgeführt, und die Laser-Ausheilung 20 wird durchgeführt. Dadurch, dass in dieser Weise die Ionenimplantation 16 zur Herstellung der in den Vertiefungen befindlichen Diffusionsschichten 21 getrennt von der Ionenimplantation 18 zur Herstellung der Kollektorschicht 22 durchgeführt wird, ist es möglich, die Störstellenkonzentration der in den Vertiefungen befindlichen Diffusionsschichten 21 zu erhöhen und das Rückwärtssperrvermögen des rückwärts sperrenden IGBT zu verbessern. Außerdem kann durch Einstellen der Konzentration der Kollektorschicht 22 auf einen optimalen Wert ein optimaler Wert für den Kompromiss zwischen der Einschaltspannung und dem Schaltverlust des rückwärts sperrenden IGBT erzielt werden. Das Verfahren, die Ionenimplantationen 16 und 18 in dieser Weise zu verschiedenen Zeitpunkten durchzuführen, ist äußerst effektiv.
  • Wenn eine in 3(g) gezeigte diagonale Ionenimplantation 16a, bei der Störstellen diagonal in die Rückseite 3 des Wafers 1 implantiert werden, als die Ionenimplantation in die Seitenwandflächen 13 der Vertiefungen 12 verwendet wird, ist die Richtung der Ionenimplantation in die Seitenwandflächen 13 der Vertiefungen 12, die die implantierten Flächen sind, fast senkrecht. Aus diesem Grund ist es möglich, die Implantationsmenge zu erhöhen. Insbesondere ist die diagonale Ionenimplantation 16a dann effektiv, wenn der Überhang 15 groß ist, der in dem Resist der Maske 10 beim alkalischen Ätzen entsteht.
  • Im Arbeitsbeispiel 1 wird die Ionenimplantation 16 in die Seitenwandflächen 13 der Vertiefungen 12 unter Wiederverwendung der Maske 10 durchgeführt, die bei der Ausbildung der Vertiefungen 12 verwendet worden ist, nach der die Maske 10 entfernt worden ist, und die Ionenimplantation 18 wird über die gesamte Rückseite 3 durchgeführt, aber die Reihenfolge der Bearbeitung kann auch umgekehrt werden, wie es im Arbeitsbeispiel 2 der Fall ist.
  • Arbeitsbeispiel 2
  • Die 9(a) bis 9(c), die ein Verfahren zur Herstellung einer Halbleiteranordnung eines zweiten Arbeitsbeispiels der Erfindung zeigen, sind Schnittansichten von Schritten zur Fertigung der Hauptteile, die in der Reihenfolge der Schritte dargestellt sind. Nachstehend werden die Punkte beschrieben, die von dem Arbeitsbeispiel 1 abweichen. Von 1(a) bis 2(d) wird die Fertigung mit den gleichen Schritten wie im Arbeitsbeispiel 1 durchgeführt.
  • In 9(a) wird nach dem Schritt von 2(d) die Ionenimplantation 18 mit einer Beschleunigungsspannung von 80 keV und einer Dosis von 1 × 1014 cm–2 durchgeführt, um die Kollektorschicht 22 auszubilden. Die Ionenimplantation 18 wird mit einem Neigungswinkel von 7° in Bezug auf die Rückseite 3 durchgeführt. Was die Bedingungen für die Ionenimplantation 18 anbelangt, so wird sie vorzugsweise mit Bor 19 bei einer Beschleunigungsspannung von 40 keV bis 150 keV und einer Dosis von 1 × 1013 cm–2 bis 1 × 1015 cm–2 über die gesamte Rückseite 3 durchgeführt.
  • Dann wird in 9(b) ein Resist auf der gesamten Rückseite 3 aufgebracht. Anschließend wird unter Verwendung eines Geräts zur doppelseitigen Belichtung eine Justierung der Vorder- und Rückseite durchgeführt, und das Resist wird an den Stellen geöffnet, die den Vereinzelungslinien 26 entsprechen, wodurch die Maske 10 entsteht. Unter Verwendung der Maske 10 werden die konisch zulaufenden Vertiefungen 12 durch alkalisches Ätzen ausgebildet. Die Justierung der Vorder- und Rückseite erfolgt dadurch, dass die Mittellinien 4 der Öffnungen 6 der Maske 5, die bei der Herstellung der Thermodiffusionsschichten 7 der Vorderseite 2 verwendet wird, mit den Mittellinien 4 der Öffnungen 11 der Maske 10 abgeglichen werden, die bei der Ausbildung der Vertiefungen 12 der Rückseite 3 verwendet wird.
  • Dann wird in 9(c) die Ionenimplantation 16 des Bors 17 in den Vertiefungen 12 durchgeführt. Die Ionenimplantation wird unter den folgenden Bedingungen durchgeführt: Beschleunigungsspannung: 60 keV bis 190 keV, Dosis: 5 × 1013 cm–2 bis 5 × 1015 cm–2. In den nachfolgenden Schritten wird in der gleichen Weise wie im Arbeitsbeispiel 1 die Maske 10 entfernt, und es wird eine Ausheilung (die Laser-Ausheilung 20), bei der das Bor 17 und das Bor 19 aktiviert werden, durchgeführt, wodurch die Rückseiten-Elektrode 23 entsteht. Auch auf diese Weise kann ein rückwärts sperrender IGBT mit einer ausreichenden Sperrspannung in Rückwärtsrichtung erhalten werden. Da es einen Schatten unter dem Überhang 15 gibt, der durch das alkalische Ätzen bei der Ionenimplantation 16 in die Seitenwandflächen 13 der Vertiefungen 12 entsteht, ist die diagonale Ionenimplantation 16a effektiv.
  • Bei dem Arbeitsbeispiel 1 und dem Arbeitsbeispiel 2 kann die Dauer der Thermodiffusion zum Herstellen der Thermodiffusionsschichten 7 durch Ausbilden der Vertiefungen 12 von der Rückseite 3 des Wafers 1 aus wesentlich reduziert werden. Und da die Störstellenkonzentration der Kollektorschicht 22 und die Störstellenkonzentration der in den Vertiefungen befindlichen Diffusionsschichten 21 einzeln ermittelt werden, können sie jeweils optimiert werden.
  • Da jedoch die Richtung der Vertiefungen 12 in dem Arbeitsbeispiel 1 und dem Arbeitsbeispiel 2 die Richtung der Spaltung (die Richtung <110>) ist, nimmt die Festigkeit des Wafers 1 ab, und bei der Bearbeitung kann es zum Bruch oder Aussplittern kommen. Und da die Ebene (100), die nur wenige Grenzflächenzustände hat, nicht als eine Grabenfläche in einer Trench-Gate-Anordnung (zum Beispiel einem rückwärts sperrenden Trench-Gate-IGBT) verwendet werden kann, ist keine Herstellung möglich.
  • Nachstehend wird ein Verfahren beschrieben, mit dem die Festigkeit des Wafers 1 gewährleistet werden kann und eine Trench-Gate-Anordnung hergestellt werden kann.
  • Arbeitsbeispiel 3
  • Die 10(a) bis 13(j), die ein Verfahren zur Herstellung einer Halbleiteranordnung in einem dritten Arbeitsbeispiel der Erfindung zeigen, sind Schnittansichten von Schritten zur Fertigung der Hauptteile einer Halbleiteranordnung, die in der Reihenfolge der Schritte dargestellt sind. Hierbei handelt es sich um ein Beispiel für einen rückwärts sperrenden IGBT mit einer Trench-Gate-Struktur.
  • In 10(a) wird ein Wafer 51a mit einer Dicke von beispielsweise etwa 400 μm hergestellt, wobei die Richtungen einer Orientierungsfläche 75 in der Ebene (100) die Richtungen <100> sind, wie es in den 14(a) bis 14(c) gezeigt ist. Diese Kristallorientierung wird so gewählt, dass beim Umwandeln der Gate-Struktur des IGBT in eine Trench-Gate-Struktur die Längsrichtung des Grabens senkrecht oder parallel zu den Richtungen der Orientierungsfläche 75 verlaufen kann. Durch Wählen dieser Richtungen (Orientierung) kann als die Ebene, in der ein Kanal ausgebildet wird, die Ebene (100) verwendet werden, die nur wenige Grenzflächenzustände hat. Mit der Ebene (100) kann die Elektronenbeweglichkeit erhöht werden und der Kanalwiderstand kann verringert werden. Und da die Richtungen der Orientierungsfläche 75 mit den Richtungen der Vereinzelungslinien 76 übereinstimmen, wenn Chips aus dem Wafer 51a vereinzelt werden, sind die Richtungen der Vereinzelungslinien 76 ebenfalls die Richtungen <100>. Bei dem Wafer 51a mit der Ebene (100) sind alle Ebenen-Orientierungen, die senkrecht zu den Richtungen sind, die senkrecht oder parallel zu der Orientierungsfläche 75 mit den Richtungen <100> sind, Ebenen, die der Ebene (100) entsprechen. Die Richtungen der Vereinzelungslinien 76 in der Richtung <100>, schneiden Spaltungsrichtungen 77 in der Richtung <110> in einem Winkel von 45° [θ3 von 14(a)]. Aus diesem Grund ist es unwahrscheinlich, dass der Wafer 51a bricht, und er hat eine hohe mechanische Festigkeit. 14(a) ist eine Draufsicht des Wafers von 10(a), 14(b) ist eine Schnittansicht von 14(a), und 14(c) ist eine vergrößerte Darstellung eines Teils D von 14(b). Die Schnittansichten der Schritte sind Schnittansichten, die 14(c) entsprechen.
  • Wie in 10(b) gezeigt ist, werden dann Öffnungen 56 so ausgebildet, dass Mittellinien 54 der Vereinzelungslinien 76 Mittellinien 54 der Öffnungen 56 sind. Dadurch werden die Öffnungen 56 so ausgebildet, dass sie die gleiche Breite auf jeder Seite der Mittellinien 54 haben. Unter Verwendung einer Maske 55, in der eine Struktur mit den Öffnungen 56 ausgebildet ist, werden Borionen implantiert. Anschließend wird das Bor bis zu einer Tiefe von zum Beispiel etwa 85 μm thermisch diffundiert, wodurch Thermodiffusionsschichten 57 entstehen, die ein Teil von Trennschichten 80 werden. Die Tiefe der Thermodiffusionsschichten 57 ist ein Beispiel für den Fall, dass die Sperrspannung 1200 V beträgt, aber die Tiefe ändert sich mit der Sperrspannung der Anordnung. Die Diffusionstiefe des Bors ist die Dicke (Waferdicke) des Siliciums in einer Restschicht beim Ausbilden von Vertiefungen 62 durch alkalisches Ätzen in einem nachfolgenden Schritt. Die Dicke der Restschicht wird so gewählt, dass sie gleich der oder größer als die Dicke ist, die bearbeitet werden kann, ohne dass der Wafer bricht. Die Dicke der Restschicht, die bearbeitet werden kann, beträgt bei einem Wafer mit einer Größe von 6 Zoll oder mehr mindestens 50 μm. Aus diesem Grund beträgt die Diffusionstiefe des Bors mindestens 50 μm. Beim Implantieren der Ionen wird eine Oxidschicht oder ein Resist als die Maske 55 verwendet. Als die Oxidschicht kann zum Beispiel eine CVD-Schicht verwendet werden. Da in 5(a) die Spaltungsrichtungen 27 die gleichen Richtungen wie die der Vertiefungen 12 des Wafers 1a sind, wird die Festigkeit des Wafers 1a durch Ätzen der Vertiefungen 12 verringert. Und da der Winkel θ3, in dem sich die Spaltungsrichtungen 77 und die Richtungen der Vertiefungen 62 (die Richtungen der Vereinzelungslinien) in 14(a) schneiden, 45° beträgt, ist die Festigkeit des Wafers 51a gewährleistet.
  • Dann wird in 10(c) die Maske 55 entfernt, es wird eine Oberflächenstruktur 58 einer Trench-Gate-IGBT-Anordnung ausgebildet, und auf die Oberflächenstruktur 58 wird ein Resist 59 aufgebracht. Wie in 15(a) gezeigt ist, besteht die Oberflächenstruktur 58 aus einer p-Wannen-Schicht 81, einer n-Emitter-Schicht 82, einer Gate-Isolierschicht 83, die in einem Graben 88 ausgebildet ist, einer Gate-Elektrode 84, die den Graben 88 füllt, einer Isolier-Zwischenschicht 85, einer Emitter-Elektrode 86 und einer Oberflächenschutzschicht 87 aus Polyimid oder dergleichen. Außerdem bildet eine Diffusionsschicht 91 einen Teil einer Sperrspannungsstruktur. 15(a) ist eine Teilansicht eines Teils E von 10(c), 15(b) ist eine Teilansicht eines Teils F von 10(c), und 15(c) ist eine perspektivische Darstellung des Grabens. Die Oberflächenschutzschicht 87 und die Diffusionsschicht 91 sind in 10(c) nicht dargestellt.
  • Dadurch, dass die Orientierungsfläche 75 des Wafers 51a in den Richtungen <100> liegt und dass der Graben 88 in seiner Längsrichtung senkrecht oder parallel zu diesen Richtungen ausgebildet wird, ist eine Seitenwandfläche 88a des Grabens 88, die das Gate ist, die Ebene (100). Wie in 15(c) gezeigt ist, ist die Seitenwandfläche 88a des Grabens 88, das heißt, die Fläche, in der ein Kanal 89 ausgebildet ist, die Ebene (100), die nur wenige Grenzflächenzustände hat, und das bedeutet, dass die Beweglichkeit der Elektronen, die sich in dem Kanal 89 bewegen, erhöht werden kann. Dadurch kann der Kanalwiderstand verringert werden, und die Einschaltspannung des rückwärts sperrenden IGBT kann verringert werden.
  • Nun wird in 11(d) die Dicke des Wafers 51a durch Schleifen einer Rückseite 53a des Wafers 51a und durch Ätzen der Rückseite 53a mit einem Säuregemisch reduziert (der Wafer wird gedünnt), sodass ein Wafer 51 mit einer glatten Rückseite 53 entsteht. Durch das Ätzen mit dem Säuregemisch werden Bearbeitungsspannungen auf der Rückseite 53 beseitigt, die beim Schleifen der Rückseite entstehen. Da der rückwärts sperrende IGBT ein NPT-IGBT ist, beträgt die Dicke des Wafers 51 ungefähr 200 μm, eine Dicke, mit der auf eine Sperrspannung von zum Beispiel 1200 V angesprochen werden kann. Natürlich ändert sich bei einer anderen Sperrspannung der Anordnung auch die Dicke.
  • Dann wird in 11(e) ein Resist mit der Rückseite 53 des Wafers 51 nach oben aufgebracht. Anschließend wird unter Verwendung eines Geräts zur doppelseitigen Belichtung die Struktur (die Öffnungen 56 der Maske 55) der Vorderseite 52, in der die Thermodiffusionsschichten 57 ausgebildet sind, so auf die Rückseite 53 übertragen, dass die Strukturen justiert werden. Die auf die Rückseite 53 übertragene Struktur ist eine Struktur, die eine Projektion der Struktur der Vorderseite 52 ist. Das Resist wird mit der projizierten Struktur der Rückseite 53 strukturiert, sodass eine Maske 60 entsteht, in der Öffnungen 61 ausgebildet sind. Die Mittellinien 54 der Öffnungen 56 zur Ausbildung der Thermodiffusionsschichten 57 stimmen mit den Mittellinien 54 der Öffnungen 61 überein, die in der Rückseite 53 ausgebildet sind. Die Öffnungen 61 werden so ausgebildet, dass sie die gleiche Breite auf jeder Seite der Mittellinien 54 haben. Außerdem stimmen die Mittellinien 54 der Öffnungen 56, mit denen die Thermodiffusionsschichten 57 ausgebildet werden, mit den Mittellinien 54 der Vereinzelungslinien 76 überein. Das heißt, die Mittellinien 54, die in den Zeichnungen gezeigt sind, sind die Mittellinien der Vereinzelungslinien 76, der Öffnungen 56 bzw. der Öffnungen 61.
  • Dann werden in 11(f) unter Verwendung der Maske 60 konisch zulaufende Vertiefungen 62 in dem Wafer 51 durch anisotropes Ätzen mit einer alkalischen Lösung ausgebildet. Das Ätzen wird bei einer Lösungstemperatur von 85°C unter Verwendung von zum Beispiel einer 10%igen wässrigen TMAH-Lösung als die alkalische Ätzlösung durchgeführt. Durch das alkalische Ätzen werden normalerweise konisch zulaufende Vertiefungen 62 mit der Ebene (111) als eine Ätzstopp-Ebene erhalten. Auf Grund der Beziehung zwischen der Orientierung der Ebene des Wafers 51 und der Orientierung der Ätzmaske beträgt ein Neigungswinkel θ2 von Seitenwandflächen 63 der Vertiefungen 62 hier ungefähr 47° bis 52°. Außerdem sind durch das Ätzen der Seiten Öffnungsweiten 62a der Vertiefungen 62 größer als die Weiten der Öffnungen 61 der Maske 60. Aus diesem Grund bildet sich über den Öffnungsweiten 62a der Vertiefungen 62 ein Überhang 65 der Maske 60. Wie in 16 gezeigt ist, werden die Seitenwandflächen 63 der Vertiefungen 62 so ausgebildet, dass sich die Ebenen (111) schneiden, und in den Seitenwandflächen 63 der Vertiefungen 62 entstehen winzige Unregelmäßigkeiten in der Größenordnung von einigen Mikrometern. Aus diesem Grund muss die Beschleunigungsspannung bei der Ionenimplantation um einen bestimmten Betrag größer als im Arbeitsbeispiel 1 eingestellt werden.
  • Um dann in den Vertiefungen befindliche Diffusionsschichten 71 auszubilden, wird in 12(g) eine Ionenimplantation 66 mit Bor 67 bei einer Beschleunigungsspannung von 150 keV und einer Dosis von 5 × 1014 cm–2 in die Seitenwandflächen 63 der Vertiefungen 62 unter Verwendung der Maske 60 durchgeführt. Die Ionenimplantation 66 erfolgt senkrecht zu der Rückseite 53. Es ist besser, eine diagonale Ionenimplantation zu verwenden. Da der Bereich der Ionenimplantation gesteuert werden kann, ist die Defektbehebung in einem nachfolgenden Ausheilungsschritt einfach. Die Ionenimplantation 66 wird am besten unter den folgenden Bedingungen durchgeführt: Beschleunigungsspannung: 80 keV bis 200 keV, Dosis: 5 × 1013 bis 5 × 1015 cm–2. Bei einer Beschleunigungsspannung von weniger als 80 keV ist die Implantation zu schwach. Bei einer Beschleunigungsspannung von mehr als 200 keV werden die Seitenwandflächen 63 der Vertiefungen 62 stark beschädigt, und bei der Ausheilung ist es schwierig, die Kristallinität wiederherzustellen. Und wenn die Dosis kleiner als 5 × 1013 cm–2 ist, ist die Störstellenkonzentration der in den Vertiefungen befindlichen Diffusionsschichten 71, die in den Seitenwandflächen 63 der Vertiefungen 62 ausgebildet sind, zu schwach, und es ist schwierig, die Sperrspannung zu gewährleisten. Wenn die Dosis größer als 5 × 1015 cm–2 ist, verlängert sich die Dauer der Ionenimplantation, und dadurch, dass die implantierte Fläche rau wird, ist es ist schwierig, die Kristallinität bei der Ausheilung wiederherzustellen, was bedeutet, dass der Sperrableitstrom zunimmt. Daher sollten unter dem Aspekt der Sperrspannung der Anordnung die optimalen Werte für die Beschleunigungsspannung und die Dosis in den vorgenannten Bereichen festgelegt werden.
  • In diesem Schritt ist es möglich, die Ionenimplantation 66 selektiv nur in den Vertiefungen 62 durchzuführen. Die Dosis und die Implantationstiefe des Bors 67, das in die Seitenwandflächen 63 der konisch zulaufenden Vertiefungen 62 implantiert wird, werden jeweils im Vergleich zu denen des Bors reduziert, das in eine ebene Fläche implantiert wird, die senkrecht zu der Richtung der Ionenimplantation ist. Durch Implantieren mit einer hohen Beschleunigungsspannung ist es jedoch möglich, die Borionen 67 mit einer ausreichenden Dosis und bis in eine ausreichende Diffusionstiefe auch dann zu implantieren, wenn die Seitenwandflächen 63 der Vertiefungen 62 diagonal sind und Unregelmäßigkeiten haben. Da Unregelmäßigkeiten in den Seitenwandflächen 63 der Vertiefungen 62 entstehen, ist die Beschleunigungsspannung bei der Ionenimplantation 66 etwas höher als im Arbeitsbeispiel 1.
  • Dann wird in 12(h) die Maske 60 abgelöst und entfernt, und die Rückseite 53 des Wafers 51 wird gereinigt. Anschließend wird eine Ionenimplantation 68 mit Bor 69 bei einer Beschleunigungsspannung von 80 keV und einer Dosis von 1 × 1014 cm–2 über die gesamte Rückseite 53 des Wafers 51 durchgeführt, um eine Kollektorschicht 72 auszubilden. Die Ionenimplantation 68 erfolgt mit einem Neigungswinkel von 7° in Bezug auf die Rückseite 53. Die Ionenimplantation 68 wird am besten unter den folgenden Bedingungen durchgeführt: Beschleunigungsspannung: 40 keV bis 150 keV, Dosis: 1 × 1013 bis 1 × 1015 cm–2. Bei einer Beschleunigungsspannung von weniger als 40 keV ist die Implantation zu schwach. Bei einer Beschleunigungsspannung von mehr als 150 keV wird die implantierte Fläche stark beschädigt, und sie kann möglicherweise nicht durch Ausheilung wiederhergestellt werden. Und wenn die Dosis kleiner als 1 × 1013 cm–2 ist, verringert sich die Implantation von Löchern aus der Kollektorschicht 72 in eine Driftschicht 74 und die Einschaltspannung steigt. Wenn die Dosis größer als 1 × 1015 cm–2 ist, nimmt die Implantation von Löchern zu und der Schaltverlust nimmt ebenfalls zu. Dadurch verschlechtert sich der Kompromiss zwischen der Einschaltspannung und dem Schaltverlust, wenn von den vorgenannten Bereichen abgewichen wird. Daher sollten unter dem Aspekt des Kompromisses zwischen der Einschaltspannung und dem Schaltverlust der Anordnung die Beschleunigungsspannung und die Dosis in den vorgenannten Bereichen festgelegt werden.
  • Die Ionenimplantation 68 wird gleichzeitig in die Kollektorschicht 72 und die Seitenwandflächen 63 der Vertiefungen 62 durchgeführt, und die Dosis bei der vorhergehenden Durchführung der Ionenimplantation 66 ist die dominante Dosis.
  • Dann wird in 12(i) ein Ausheilungsprozess durchgeführt, um das ionenimplantierte Bor 67 und 69 zu aktivieren, sodass die in den Vertiefungen befindlichen Diffusionsschichten 71 und die Kollektorschicht 72 entstehen. Hier wird der Ausheilungsprozess durch eine Laser-Ausheilung 70 durchgeführt, bei der die Rückseite 53 des Wafers 51 mit einem Laserstrahl abgetastet und bestrahlt wird. Stattdessen kann jedoch auch ein nicht dargestellter Ausheilungsprozess in einem Ofen durchgeführt werden. Der Ausheilungsschritt hat auch den Effekt, dass er eine Behebung von Kristallfehlern bewirkt, die von der Ionenimplantation verursacht worden sind. Als eine Bedingung für die Laser-Ausheilung 70 wird die Laserleistung hierbei so gewählt, dass das Bor 67 und das Bor 69 aktiviert werden und die Kristallfehler, die von der Ionenimplantation verursacht worden sind, ausreichend behoben werden können. Bei dem Ausheilungsprozess im Ofen reicht es außerdem aus, die Bedingungen so zu wählen, dass das Bor 67 und das Bor 69 zum Beispiel bei 400°C oder weniger aktiviert werden, da bereits eine Metallelektrode (die Emitter-Elektrode 86) in der Oberflächenstruktur 58 des rückwärts sperrenden IGBT ausgebildet ist.
  • Dann wird in 13(j) das Resist 59 (das Negativresist) der Vorderseite 52 unter Verwendung einer Ablöseflüssigkeit entfernt. Bei der Ausheilung im Ofen wird jedoch das Resist unter Verwendung einer Ablöseflüssigkeit erst nach der Ionenimplantation 68 entfernt. Anschließend wird die Rückseite 53 des Wafers 51 mit Fluorwasserstoffsäure gereinigt, die natürliche Oxidschicht wird entfernt, und durch Zerstäuben wird eine nicht dargestellte Rückseiten-Elektrode 73 (eine Kollektorelektrode) ausgebildet. Danach wird das Metall geglüht, der Wafer 51 wird entlang den Vereinzelungslinien 76, die sich in den Trennschichten 80 befinden, zerschnitten, wodurch der Wafer 51 vereinzelt wird und der rückwärts sperrende IGBT erhalten wird. 13(j) ist mit der Oberflächenstruktur 58 nach oben gezeichnet. Die Trennschichten 80 bestehen aus den Thermodiffusionsschichten, die durch Thermodiffusion von der Vorderseite 52 her ausgebildet werden, und den in den Vertiefungen befindlichen Diffusionsschichten 71, die mit den Thermodiffusionsschichten 57 verbunden sind, die durch die Ionenimplantationen 66 und 68 in die Seitenwandflächen 63 der Vertiefungen 62 von der Rückseite 53 her und durch die Laser-Ausheilung 70 ausgebildet werden.
  • Wie vorstehend dargelegt worden ist, werden die Vertiefungen 62 bei der Herstellung der Trennschichten 60 von der Rückseite 53 des Wafers 51 her mit der Maske 60 als Maske geätzt. Dann wird die Ionenimplantation 66 mit dem Bor 67 zur Herstellung der in den Vertiefungen befindlichen hochdichten Diffusionsschichten 71 an den Seitenwandflächen 63 der Vertiefungen 62 mit der Maske 60 als Maske durchgeführt. Um die Kollektorschicht 72 auszubilden, wird anschließend das Resist 60 entfernt und die Ionenimplantation 68 mit dem Bor 69 wird über die gesamte Rückseite 53 des Wafers 51 durchgeführt. Dann werden die Trennschichten 80, die aus den Thermodiffusionsschichten 57 und den in den Vertiefungen befindlichen Diffusionsschichten 71 bestehen, durch Durchführen der Laser-Ausheilung 70 ausgebildet. Durch Trennen der Ionenimplantation 66 zur Ausbildung der in den Vertiefungen befindlichen Diffusionsschichten 71 von der Ionenimplantation 68 zur Ausbildung der Kollektorschicht 72 kann die Störstellenkonzentration der in den Vertiefungen befindlichen Diffusionsschichten 71 erhöht werden und das Sperrvermögen des rückwärts sperrenden IGBT in der Rückwärtsrichtung kann gewährleistet werden. Durch Einstellen der Konzentration der Kollektorschicht 72 auf einen optimalen Wert kann ein optimaler Wert für den Kompromiss zwischen der Einschaltspannung und dem Schaltverlust des rückwärts sperrenden IGBT erzielt werden. Ein Prozess, bei dem die Ionenimplantationen 66 und 68 in dieser Weise zu verschiedenen Zeitpunkten durchgeführt werden, ist äußerst effektiv.
  • Auch wenn die Seitenwandflächen 63 der Vertiefungen 62 unregelmäßig sind, entsteht durch Erhöhen der Beschleunigungsspannung bei der Ionenimplantation 66 eine Störstellenschicht mit einer ausreichend hohen Konzentration in den Seitenwandflächen 63 der Vertiefungen 62. Dadurch kann das Sperrvermögen des rückwärts sperrenden IGBT in der Rückwärtsrichtung erhöht werden.
  • Wenn eine diagonale Ionenimplantation 66a als die Ionenimplantation in die Seitenwandflächen 63 der Vertiefungen 62 verwendet wird, kommt die Richtung der Ionenimplantation in Bezug auf die implantierten Flächen der Senkrechten nahe, und das bedeutet, dass die Implantationsmenge erhöht werden kann. Insbesondere ist die diagonale Ionenimplantation 66a dann effektiv, wenn der Überhang 65 groß ist, der in dem Resist der Maske 60 beim Durchführen des alkalischen Ätzens entsteht.
  • Durch Veranlassen, dass die Orientierungen der Ebene des Wafers 51 in der Ebene (100) liegen und dass die Orientierungsfläche 75 in den Richtungen <100> liegt, kann ein Trench-Gate hergestellt werden und die Leistung des rückwärts sperrenden IGBT kann verbessert werden.
  • Durch Veranlassen, dass die Orientierungsfläche 75 in den Richtungen <100> liegt, kann außerdem die mechanische Festigkeit des Wafers 51 erhöht werden und Bruch und Aussplittern bei der Bearbeitung können vermieden werden.
  • Im Arbeitsbeispiel 3 wird die Ionenimplantation 66 in die Seitenwandflächen 63 der Vertiefungen 62 unter Wiederverwendung der Maske 60 durchgeführt, die bei der Ausbildung der Vertiefungen 62 verwendet worden ist, und anschließend wird die Maske 60 entfernt, und die Ionenimplantation 68 wird über die gesamte Rückseite 53 durchgeführt, aber die Reihenfolge der Bearbeitung kann, wie im Arbeitsbeispiel 4, auch umgekehrt werden.
  • Arbeitsbeispiel 4
  • Die 17(a) bis 17(c), die Schritte zur Herstellung einer Halbleiteranordnung eines vierten Arbeitsbeispiels der Erfindung zeigen, sind Schnittansichten von Schritten zur Fertigung der Hauptteile, die in der Reihenfolge der Schritte dargestellt sind. Nachstehend werden die Punkte beschrieben, die von dem Arbeitsbeispiel 3 abweichen. Von 10(a) bis 11(d) wird die Fertigung mit den gleichen Schritten wie im Arbeitsbeispiel 3 durchgeführt.
  • Nach dem Schritt von 11(d) wird in 17(a) die Ionenimplantation 68 mit einer Beschleunigungsspannung von 80 keV und einer Dosis von 1 × 1014 cm–2 durchgeführt, um die Kollektorschicht 72 auszubilden. Die Ionenimplantation 68 wird mit einem Neigungswinkel von 7° in Bezug auf die Rückseite 53 durchgeführt. Was die Bedingungen für die Ionenimplantation 68 betrifft, so wird diese vorzugsweise über die gesamte Rückseite 53 mit einer Beschleunigungsspannung von 40 keV bis 150 keV und einer Dosis von 1 × 1013 cm–2 bis 1 × 1015 cm–2 durchgeführt.
  • Dann wird in 17(b) ein Resist auf der gesamten Rückseite 53 aufgebracht. Dann erfolgt eine Justierung der Vorder- und Rückseite, und das Resist wird an den Stellen geöffnet, die den Vereinzelungslinien 76 entsprechen, sodass die Maske 60 entsteht. Unter Verwendung der Maske 60 werden die konisch zulaufenden Vertiefungen 62 durch alkalisches Ätzen ausgebildet. Die Justierung der Vorder- und Rückseite wird unter Verwendung eines Geräts zur doppelseitigen Belichtung dadurch durchgeführt, dass die Mittellinien 54 der Öffnungen 56 der Maske 55, die bei der Herstellung der Thermodiffusionsschichten 57 der Vorderseite 52 verwendet wird, mit den Mittellinien 54 der Öffnungen 61 der Maske 60 abgeglichen werden, die bei der Ausbildung der Vertiefungen 62 in der Rückseite 53 verwendet wird.
  • Dann wird in 17(c) unter Verwendung der Maske 60 die Ionenimplantation 66 des Bors 67 in den Vertiefungen 62 mit einer Beschleunigungsspannung von 150 keV und einer Dosis von 5 × 1014 cm–2 durchgeführt. Die Ionenimplantation 66 wird senkrecht zu der Rückseite 53 durchgeführt. Es ist besser, eine diagonale Implantation durchzuführen. Da der Bereich der Ionenimplantation gesteuert werden kann, ist die Defektbehebung in einem nachfolgenden Ausheilungsschritt einfach. Die Ionenimplantation 66 wird am besten unter den folgenden Bedingungen durchgeführt: Beschleunigungsspannung: 80 keV bis 200 keV, Dosis: 5 × 1013 bis 5 × 1015 cm–2. In den nachfolgenden Schritten wird in der gleichen Weise wie im Arbeitsbeispiel 3 die Maske 60 entfernt und es wird eine Ausheilung (die Laser-Ausheilung 70), bei der das Bor 67 und das Bor 69 aktiviert werden, durchgeführt, sodass die Rückseiten-Elektrode 73 entsteht. Auch auf diese Weise kann ein rückwärts sperrender IGBT mit einer ausreichenden Sperrspannung in Rückwärtsrichtung erhalten werden. Da es einen Schatten unter dem Überhang 65 gibt, der durch das alkalische Ätzen bei der Ionenimplantation 66 in die Seitenwandflächen 53 der Vertiefungen 62 entsteht, ist die diagonale Ionenimplantation 66a effektiv. Auf diese Weise kann ein rückwärts sperrender IGBT mit einer ausreichenden Sperrspannung in Rückwärtsrichtung erhalten werden.
  • Da in dem Arbeitsbeispiel 1 und dem Arbeitsbeispiel 3 die Ionenimplantationen 18 und 68 über die gesamten Rückseiten 3 und 53 durchgeführt werden, werden die Ionenimplantationen 18 und 68 auch dann über die gesamten Rückseiten 3 und 53 durchgeführt, wenn die Überhänge 15 und 65 der Masken 10 und 60 vorhanden sind. Aus diesem Grund werden die in den Vertiefungen befindlichen Diffusionsschichten 21 und 71 und die Kollektorschichten 22 und 72 miteinander verbunden ausgebildet. Da hingegen bei dem Arbeitsbeispiel 2 und dem Arbeitsbeispiel 4 die Vertiefungen in den Masken 10 und 60 erst nach der Durchführung der Ionenimplantationen 18 und 68 über die gesamten Rückseiten 3 und 53 ausgebildet werden und die Ionenimplantationen 16 und 66 in die Vertiefungen 12 und 62 unter Verwendung der Masken 10 und 60 durchgeführt werden, besteht die Gefahr, dass es an den oberen Endteilen der Seitenwandflächen 13 und 63 der Vertiefungen 12 und 62 unter den Überhängen 15 und 65 Stellen gibt, an denen es keine Ionenimplantationen 16 und 66 gibt. Dadurch sind die in den Vertiefungen befindlichen Diffusionsschichten 21 und 71 und die Kollektorschichten 22 und 72 nicht mehr miteinander verbunden, und an diesen Stellen kommt es zu einer Abnahme der Sperrspannung. Aus diesem Grund werden die Herstellungsverfahren des Arbeitsbeispiels 1 und des Arbeitsbeispiels 3 gegenüber den Herstellungsverfahren des Arbeitsbeispiels 2 und des Arbeitsbeispiels 4 bevorzugt.

Claims (17)

  1. Verfahren zur Herstellung einer Halbleiteranordnung mit den folgenden Schritten: bei einem Siliciumwafer des ersten Leitfähigkeitstyps, bei dem die Orientierung der Ebene einer ersten Hauptfläche die Ebene (100) ist, einem Schritt des Ausbildens einer Thermodiffusionsschicht des zweiten Leitfähigkeittyps von der Seite der ersten Hauptfläche her zu der Innenseite des Siliciumwafers hin unter Verwendung einer ersten Maske, die auf jeder Seite einer ersten Mittellinie an Stellen, die Vereinzelungslinien in der Richtung <110> sein sollen, in der gleichen Breite geöffnet ist; einem Schritt des Reduzierens der Dicke des Siliciumwafers von der Seite einer zweiten Hauptfläche her; einem Schritt des Ausbildens, auf der zweiten Hauptfläche, einer zweiten Maske, die so geöffnet ist, dass sie auf jeder Seite einer zweiten Mittellinie, die eine Projektion der ersten Mittellinie auf der zweiten Hauptfläche des Siliciumwafers mit reduzierter Dicke ist, die gleiche Breite hat; einem Schritt des Ausbildens einer Vertiefung, die von der zweiten Hauptfläche her bis an die Thermodiffusionsschicht heranreicht, unter Verwendung der zweiten Maske durch anisotropes Ätzen mit einer alkalischen Lösung; einem Schritt des Durchführens einer ersten Ionenimplantation mit einer Störstelle des zweiten Leitfähigkeitstyps in Seitenwandflächen der Vertiefung unter Verwendung der zweiten Maske; einem Schritt des Entfernens der zweiten Maske und des Durchführens einer zweiten Ionenimplantation mit der Störstelle des zweiten Leitfähigkeitstyps in die zweite Hauptfläche und die Seitenwandflächen der Vertiefung und einem Schritt des Durchführens eines Ausheilverfahrens zur Aktivierung der Störstelle, die mittels der ersten Ionenimplantation und der zweiten Ionenimplantation eingebaut worden ist, und des Ausbildens einer in der Vertiefung befindlichen Diffusionsschicht und einer Kollektorschicht.
  2. Verfahren zur Herstellung einer Halbleiteranordnung mit den folgenden Schritten: bei einem Siliciumwafer des ersten Leitfähigkeitstyps, bei dem die Orientierung der Ebene einer ersten Hauptfläche die Ebene (100) ist, einem Schritt des Ausbildens einer Thermodiffusionsschicht des zweiten Leitfähigkeittyps von der Seite der ersten Hauptfläche her zu der Innenseite des Siliciumwafers hin unter Verwendung einer ersten Maske, die auf jeder Seite einer ersten Mittellinie an Stellen, die Vereinzelungslinien in der Richtung <110> sein sollen, in der gleichen Breite geöffnet ist; einem Schritt des Reduzierens der Dicke des Siliciumwafers von der Seite einer zweiten Hauptfläche her; einem Schritt des Durchführens einer ersten Ionenimplantation mit einer Störstelle des zweiten Leitfähigkeitstyps in die zweite Hauptfläche des Siliciumwafers mit reduzierter Dicke; einem Schritt des Ausbildens, auf der zweiten Hauptfläche, einer zweiten Maske, die so geöffnet ist, dass sie auf jeder Seite einer zweiten Mittellinie, die eine Projektion der ersten Mittellinie auf der zweiten Hauptfläche ist, die gleiche Breite hat; einem Schritt des Ausbildens einer Vertiefung, die von der zweiten Hauptfläche her bis an die Thermodiffusionsschicht heranreicht, unter Verwendung der zweiten Maske durch anisotropes Ätzen mit einer alkalischen Lösung; einem Schritt des Durchführens einer zweiten Ionenimplantation mit der Störstelle des zweiten Leitfähigkeitstyps in Seitenwandflächen der Vertiefung unter Verwendung der zweiten Maske und einem Schritt des Durchführens eines Ausheilverfahrens zur Aktivierung der Störstelle, die mittels der ersten Ionenimplantation und der zweiten Ionenimplantation eingebaut worden ist, und des Ausbildens einer in der Vertiefung befindlichen Diffusionsschicht und einer Kollektorschicht.
  3. Verfahren zur Herstellung einer Halbleiteranordnung mit den folgenden Schritten: bei einem Siliciumwafer des ersten Leitfähigkeitstyps, bei dem die Orientierung der Ebene einer ersten Hauptfläche die Ebene (100) ist, einem Schritt des Ausbildens einer Thermodiffusionsschicht des zweiten Leitfähigkeittyps von der Seite der ersten Hauptfläche her zu der Innenseite des Siliciumwafers hin unter Verwendung einer ersten Maske, die auf jeder Seite einer ersten Mittellinie an Stellen, die Vereinzelungslinien in der Richtung <100> sein sollen, in der gleichen Breite geöffnet ist; einem Schritt des Reduzierens der Dicke des Siliciumwafers von der Seite einer zweiten Hauptfläche her; einem Schritt des Projizierens der ersten Mittellinie auf die zweite Hauptfläche des Siliciumwafers mit reduzierter Dicke und des Ausbildens, auf der zweiten Hauptfläche, einer zweiten Maske, die so geöffnet ist, dass sie auf jeder Seite einer projizierten zweiten Mittellinie die gleiche Breite hat; einem Schritt des Ausbildens einer Vertiefung, die von der zweiten Hauptfläche her bis an die Thermodiffusionsschicht heranreicht, unter Verwendung der zweiten Maske durch anisotropes Ätzen mit einer alkalischen Lösung; einem Schritt des Durchführens einer ersten Ionenimplantation mit einer Störstelle des zweiten Leitfähigkeitstyps in Seitenwandflächen der Vertiefung unter Verwendung der zweiten Maske; einem Schritt des Entfernens der zweiten Maske und des Durchführens einer zweiten Ionenimplantation mit der Störstelle des zweiten Leitfähigkeitstyps in die zweite Hauptfläche und die Seitenwandflächen der Vertiefung und einem Schritt des Durchführens eines Ausheilverfahrens zur Aktivierung der Störstelle, die mittels der ersten Ionenimplantation und der zweiten Ionenimplantation eingebaut worden ist, und des Ausbildens einer in der Vertiefung befindlichen Diffusionsschicht und einer Kollektorschicht.
  4. Verfahren zur Herstellung einer Halbleiteranordnung mit den folgenden Schritten: bei einem Siliciumwafer des ersten Leitfähigkeitstyps, bei dem die Orientierung der Ebene einer ersten Hauptfläche die Ebene (100) ist, einem Schritt des Ausbildens einer Thermodiffusionsschicht des zweiten Leitfähigkeittyps von der Seite der ersten Hauptfläche her zu der Innenseite des Siliciumwafers hin unter Verwendung einer ersten Maske, die auf jeder Seite einer ersten Mittellinie an Stellen, die Vereinzelungslinien in der Richtung <100> sein sollen, in der gleichen Breite geöffnet ist; einem Schritt des Reduzierens der Dicke des Siliciumwafers von der Seite einer zweiten Hauptfläche her; einem Schritt des Durchführens einer ersten Ionenimplantation mit einer Störstelle des zweiten Leitfähigkeitstyps in die zweite Hauptfläche des Siliciumwafers mit reduzierter Dicke; einem Schritt des Ausbildens, auf der zweiten Hauptfläche, einer zweiten Maske, die so geöffnet ist, dass sie auf jeder Seite einer zweiten Mittellinie, die eine Projektion der ersten Mittellinie auf der zweiten Hauptfläche ist, die gleiche Breite hat; einem Schritt des Ausbildens einer Vertiefung, die von der zweiten Hauptfläche her bis an die Thermodiffusionsschicht heranreicht, unter Verwendung der zweiten Maske durch anisotropes Ätzen mit einer alkalischen Losung; einem Schritt des Durchführens einer zweiten Ionenimplantation mit der Störstelle des zweiten Leitfähigkeitstyps in die Seitenwandflächen der Vertiefung unter Verwendung der zweiten Maske und einem Schritt des Durchführens eines Ausheilverfahrens zur Aktivierung der Störstelle, die mittels der ersten Ionenimplantation und der zweiten Ionenimplantation eingebaut worden ist, und des Ausbildens einer in der Vertiefung befindlichen Diffusionsschicht und einer Kollektorschicht.
  5. Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 1 oder 2, mit den folgenden Schritten: nach dem Ausbilden der Thermodiffusionsschicht einem Schritt des Ausbildens einer Wannenschicht des zweiten Leitfähigkeitstyps in einer Vorderseiten-Oberflächenschicht eines Siliciumsubstrats des ersten Leitfähigkeitstyps, das ein Teil des Siliciumwafers ist, der von den Stellen umgeben ist, die die Vereinzelungslinien sein sollen; einem Schritt des Ausbildens einer Emitterschicht des ersten Leitfähigkeitstyps auf einer Oberflächenschicht der Wannenschicht; einem Schritt des Ausbildens einer Gate-Elektrode über eine Gate-Isolierschicht auf der Wannenschicht hinweg, die zwischen das Siliciumsubstrat und die Emitterschicht geschichtet ist; einem Schritt des Ausbildens einer Isolier-Zwischenschicht über die Oberseite der Gate-Elektrode und die Oberseite der Emitterschicht hinweg; einem Schritt des Ausbildens einer Emitter-Elektrode, die mit der Emitterschicht und der Wannenschicht elektrisch verbunden ist, auf der Isolier-Zwischenschicht; nach dem Ausbilden einer Oberflächenstruktur mit einem Schritt, der einen Schritt des Ausbildens einer Oberflächenschutzschicht auf der Emitter-Elektrode umfasst, einem Schritt des Ausbildens der in der Vertiefung befindlichen Diffusionsschicht und der Kollektorschicht auf einer Rückseite des Siliciumsubstrats; einem Schritt des Ausbildens einer Kollektorelektrode über die Oberseite der in der Vertiefung befindlichen Diffusionsschicht und die Oberseite der Kollektorschicht hinweg und einem Schritt des Schneidens und Vereinzelns der Thermodiffusionsschicht entlang den Stellen, die die Vereinzelungslinien sind.
  6. Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 3 oder 4, mit den folgenden Schritten: nach dem Ausbilden der Thermodiffusionsschicht einem Schritt des Ausbildens einer Wannenschicht des zweiten Leitfähigkeitstyps in einer Vorderseiten-Oberflächenschicht eines Siliciumsubstrats des ersten Leitfähigkeitstyps, das ein Teil des Siliciumwafers ist, der von den Stellen umgeben ist, die die Vereinzelungslinien sein sollen; einem Schritt des Ausbildens, von der Vorderseite des Siliciumsubstrats her, eines Grabens, der durch die Wannenschicht hindurchgeht und eine Öffnung hat, deren Längsrichtung parallel zu der Richtung der Stellen ist, die die Vereinzelungslinien sein sollen; einem Schritt des Ausbildens einer Emitterschicht des ersten Leitfähigkeitstyps, die in Kontakt mit Seitenwänden des Grabens ist, auf der Oberflächenschicht der Wannenschicht; einem Schritt des Ausbildens einer Gate-Isolierschicht auf Innenwänden des Grabens und des anschließenden Ausbildens einer Gate-Elektrode in einer Weise, dass sie das Innere des Grabens ausfüllt; einem Schritt des Ausbildens einer Isolier-Zwischenschicht über die Oberseite der Gate-Elektrode und die Oberseite der Emitterschicht hinweg; einem Schritt des Ausbildens einer Emitter-Elektrode, die mit der Emitterschicht und der Wannenschicht elektrisch verbunden ist, auf der Isolier-Zwischenschicht; nach dem Ausbilden einer Oberflächenstruktur mit einem Schritt, der einen Schritt des Ausbildens einer Oberflächenschutzschicht auf der Emitter-Elektrode umfasst, einem Schritt des Ausbildens der in der Vertiefung befindlichen Diffusionsschicht und der Kollektorschicht auf einer Rückseite des Siliciumsubstrats; einem Schritt des Ausbildens einer Kollektorelektrode über die Oberseite der in der Vertiefung befindlichen Diffusionsschicht und die Oberseite der Kollektorschicht hinweg und einem Schritt des Schneidens und Vereinzelns der Thermodiffusionsschicht entlang den Stellen, die die Vereinzelungslinien sind.
  7. Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 1 oder 3, dadurch gekennzeichnet, dass die Beschleunigungsspannung und die Dosis der ersten Ionenimplantation jeweils größer als die Beschleunigungsspannung und die Dosis der zweiten Ionenimplantation sind.
  8. Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 2 oder 4, dadurch gekennzeichnet, dass die Beschleunigungsspannung und die Dosis der zweiten Ionenimplantation jeweils größer als die Beschleunigungsspannung und die Dosis der ersten Ionenimplantation sind.
  9. Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, dass die erste Ionenimplantation mit Bor bei einer Beschleunigungsspannung von 60 keV bis 180 keV und einer Dosis von 5 × 1013 cm–2 bis 5 × 1015 cm–2 durchgeführt wird und die zweite Ionenimplantation mit Bor bei einer Beschleunigungsspannung von 40 keV bis 150 keV und einer Dosis von 1 × 1013 cm–2 bis 1 × 1015 cm–2 durchgeführt wird.
  10. Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 2 oder 4, dadurch gekennzeichnet, dass die zweite Ionenimplantation mit Bor bei einer Beschleunigungsspannung von 60 keV bis 180 keV und einer Dosis von 5 × 1013 cm–2 bis 5 × 1015 cm–2 durchgeführt wird und die erste Ionenimplantation mit Bor bei einer Beschleunigungsspannung von 40 keV bis 150 keV und einer Dosis von 1 × 1013 cm–2 bis 1 × 1015 cm–2 durchgeführt wird.
  11. Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 3, dadurch gekennzeichnet, dass die erste Ionenimplantation mit Bor bei einer Beschleunigungsspannung von 80 keV bis 200 keV und einer Dosis von 5 × 1013 cm–2 bis 5 × 1015 cm–2 durchgeführt wird und die zweite Ionenimplantation mit Bor bei einer Beschleunigungsspannung von 40 keV bis 150 keV und einer Dosis von 1 × 1013 cm–2 bis 1 × 1015 cm–2 durchgeführt wird.
  12. Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 4, dadurch gekennzeichnet, dass die zweite Ionenimplantation mit Bor bei einer Beschleunigungsspannung von 80 keV bis 200 keV und einer Dosis von 5 × 1013 cm–2 bis 5 × 1015 cm–2 durchgeführt wird und die erste Ionenimplantation mit Bor bei einer Beschleunigungsspannung von 40 keV bis 150 keV und einer Dosis von 1 × 1013 cm–2 bis 1 × 1015 cm–2 durchgeführt wird.
  13. Verfahren zur Herstellung einer Halbleiteranordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass das Ausheilverfahren eine Laser-Ausheilung oder eine Ausheilung im Ofen ist
  14. Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 1 oder 3, dadurch gekennzeichnet, dass bei der ersten Ionenimplantation Ionen diagonal in Bezug auf die zweite Hauptfläche implantiert werden.
  15. Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 2 oder 4, dadurch gekennzeichnet, dass bei der zweiten Ionenimplantation Ionen diagonal in Bezug auf die zweite Hauptfläche implantiert werden.
  16. Verfahren zur Herstellung einer Halbleiteranordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass eine Trennschicht aus der Thermodiffusionsschicht und der in der Vertiefung befindlichen Diffusionsschicht besteht.
  17. Verfahren zur Herstellung einer Halbleiteranordnung nach einem der Ansprüche 1, 3, 7, 9 oder 11, dadurch gekennzeichnet, dass in dem Schritt des Ausbildens der Vertiefung durch anisotropes Ätzen mit einer alkalischen Lösung das Ätzen so durchgeführt wird, dass die Breite der Öffnung der Vertiefung größer als die Breite der Öffnung der zweiten Maske ist.
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