JP3821621B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、メモリ回路を有する半導体集積回路に関する。
【０００２】
【従来の技術】
近年、メモリ回路をロジック回路と共に１チップに集積して特定のシステムを構成するいわゆるメモリ混載ロジックＬＳＩ（システムＬＳＩ）が注目されている。メモリ混載ロジックＬＳＩではこれまで別々のチップに形成されていたメモリ機能とロジック機能を１チップ化するため、システムの高性能化、低消費電力化、小型化（部品数の削減）が図られる。
【０００３】
現在、メモリ混載ロジックＬＳＩの開発の方向は大別して二つある。一つは、カスタム・ロジックにカスタム・メモリを混載するカスタムＬＳＩである。もう一つは、セミカスタムＬＳＩであるＡＳＩＣに、機能ブロックとして設計されたメモリ回路（メモリマクロ）を混載するものである。特に後者のＡＳＩＣは、短いＴＡＴでユーザーの多様な要求に応えられるものとして注目されている。そしてこの様なＡＳＩＣに混載するメモリマクロとして、構成変更可能なメモリマクロ（リコンフィギャラブル・メモリマクロ）も開発されている。
【０００４】
【発明が解決しようとする課題】
ＡＳＩＣに混載される構成変更可能なメモリマクロは、多くの用途や製品にそれぞれ異なる構成として使用されるから、製品個別の構成でテストを行うと、製品毎にテストプログラムが異なり、テストコストが増大する。
また、１チップに複数のメモリマクロを搭載するメモリ混載ロジックＬＳＩでは、複数のメモリマクロに対して別々にアドレス空間を割り当てなければならず、これら複数のメモリマクロを一括してテストすることができない。
【０００５】
この発明は、メモリ回路を可逆的に構成変更可能として、メモリ回路のテストコスト削減や性能切り換えを可能としたＬＳＩを提供することを目的としている。
【０００６】
【課題を解決するための手段】
この発明の一態様に係る半導体集積回路は、ロウアドレス及びカラムアドレスによってアドレスが構成されロウ及びカラムの大きさが変更可能なメモリ回路と、ロウ及びカラムの大きさが異なる複数通りのメモリ回路に対して共通のテストプログラムを適用するために、前記ロウアドレス及び前記カラムアドレスについて外部アドレスと前記メモリ回路の内部アドレスとの割り当てを切り換え、ロウ及びカラムの大きさのいずれか一方を前記複数通りのメモリ回路に共通する大きさに揃えるように変更する構成変更回路とを有することを特徴とする。
また、この発明の他の態様に係る半導体集積回路は、ロウアドレス及びカラムアドレスによってアドレスが構成され、ロウ及びカラムの大きさが異なる構成である少なくとも２つ以上のメモリ回路と、前記少なくとも２つ以上のメモリ回路に対して共通のテストプログラムを適用するために、前記ロウアドレス及び前記カラムアドレスについて外部アドレスと前記メモリ回路の内部アドレスとの割り当てを切り換え、前記少なくとも２つ以上のメモリ回路のロウ又はカラム大きさのいずれか一方を揃える構成変更回路とを有することを特徴とする。
【０００７】
この発明によると、メモリ回路を構成変更可能とすることにより、例えば多くの用途や製品にそれぞれ異なる構成として使用されるメモリ回路を、共通の構成でテストを行うことが可能になり、テストコストの削減が図られる。
また、１チップに複数のメモリ回路を搭載するＬＳＩでは、同様にメモリ回路の構成を変更可能とすることにより、これら複数のメモリ回路に対して一連のアドレス空間を割り当てて一括してテストするということが可能になる。
【０００８】
この発明において、構成変更回路は例えば、構成情報信号により制御されて外部ロウアドレスと固定電位とを切り換える第１のマルチプレクサ群を用いて構成されて、異なる２種の内部ロウアドレスを発生するロウアドレス切り換え回路と、構成情報信号により制御されて外部カラムアドレスと固定電位とを切り換える第２のマルチプレクサ群を用いて構成されて、異なる２種の内部カラムアドレスを発生するカラムアドレス切り換え回路とを備えて構成される。
【０００９】
また、１チップに複数のメモリ回路を搭載するＬＳＩにおいては、構成変更回路は例えば、テストモードにおいて、複数のメモリ回路について、外部アドレスのインクリメントにより連続的にアクセスされるように内部アドレスを割り当てるものとすることにより、テストが容易になる。
【００１０】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１（ａ）（ｂ）は、この発明の一実施の形態によるメモリ混載ＬＳＩにおけるメモリマクロ１の概略構成とそのアドレス割り付けを示し、図２（ａ）（ｂ）は同じメモリマクロ１について他の概略構成とそのアドレス割り付けを示している。図１（ａ）（ｂ）では、外部から入力される構成情報信号ＣＯＮＦが“０”であり、図２（ａ）（ｂ）では構成情報信号ＣＯＮＦが“１”である。メモリマクロ１はこの実施の形態の場合６４ｋビットの容量であり、これが図１（ａ）（ｂ）では４ｋロウ×１６カラムとして構成され、図２（ａ）（ｂ）では１ｋロウ×６４カラムとして構成されている。この構成の相違は、構成情報信号ＣＯＮＦの“０”，“１”により切り換えられる。
【００１１】
メモリマクロ１はこの実施の形態の場合ＤＲＡＭである。メモリマクロ１は、ワード線ＷＬとカラム選択線ＣＳＬの各交点位置にメモリセルＭＣが配置されたメモリセルアレイ２と、ワード線選択を行うロウデコーダ３、カラム選択線の選択を行うカラムデコーダ４（４ａ，４ｂ）とを有し、入力されるロウアドレスＲＡ［０：１１］とカラムアドレスＣＡ［０：５］により対応したメモリセルＭＣへのデータ書き込み又は読み出しが可能となっている。
【００１２】
ロウアドレスＲＡ［０：１１］とカラムアドレスＣＡ［０：３］の入力部にはそれぞれ構成情報信号ＣＯＮＦが入る構成変更回路５ａ，５ｂが設けられている。これらの構成変更回路５ａ，５ｂではそれぞれロウアドレスＲＡ［０：１１］，カラムアドレスＣＡ［０：５］の全てを使用するか否かを決定している。図１（ａ）（ｂ）の場合には、構成情報信号ＣＯＮＦ＝“０”により、ロウ側の構成変更回路５ａでは外部から供給されるロウアドレスＲＡ［０：１１］が全て有効とされて内部ロウアドレスＲＡＩＮＴ［０：１１］となり、これがロウデコーダ３に与えられる。ロウデコーダ３は、内部ロウアドレスＲＡＩＮＴ［０：１１］に対応してワード線ＷＬを活性化する。この例では、内部ロウアドレスが１２ビットであり、１本／４ｋ本のワード線活性化がなされる。
【００１３】
このとき、カラム側の構成変更回路５ｂでは、構成情報信号ＣＯＮＦ＝“０”により、カラムアドレスＣＡ［０：５］の上位２ビットが無視されて内部カラムアドレスＣＡＩＮＴ［０：３］となり、これが一方のカラムデコーダ４ａに供給される。このカラムデコーダ４ａは、内部カラムアドレスＣＡＩＮＴ［０：３］に対応したカラム選択線ＣＳＬを活性化する。もう一方のカラムデコーダ４ｂは、図のｘ方向を全てロウアドレスに割り振らない場合に必要とされる、内部カラムアドレスＣＡ［４：５］に対応するものである。図１（ａ）（ｂ）の例では内部カラムアドレスＣＡ［４：５］は無効であって、カラムデコーダ４ｂは使用されない。
【００１４】
図２（ａ）（ｂ）の場合は、構成情報信号ＣＯＮＦ＝“１”により、ロウ側の構成変更回路５ａではロウアドレスＲＡ［０：１１］の上位２ビットを無効にして内部ロウアドレスＲＡＩＮＴ［０：９］を発生して、これがロウデコーダ３に供給される。このときロウデコーダ３により、１本／１ｋ本のワード線活性化がなされる。一方、カラム側の構成変更回路５ｂでは、カラムアドレスＣＡ［０：５］が全て有効とされて内部カラムアドレスＣＡＩＮＴ［０：５］が発生される。この内部カラムアドレスＣＡＩＮＴ［０：５］の下位４ビットが一方のカラムデコーダ４ａに送られ、上位２ビットは他方のカラムデコーダ４ｂに送られる。即ち、カラムデコーダ４ａは内部カラムアドレスＣＡＩＮＴ［０：３］に対応するカラム選択線ＣＳＬを活性化し、カラムデコーダ４ｂは内部カラムアドレスＣＡＩＮＴ［４：５］に対応するカラム選択線ＣＳＬを活性化する。
【００１５】
以上のようにこの実施の形態の場合、メモリマクロ１は、構成情報信号がＣＯＮＦ＝“０”である図１（ａ）（ｂ）では、４ｋロウ×１６カラム構成として、ロウアドレスＲＡ［０：１１］とカラムアドレスＣＡ［０：３］が使用される。また構成情報信号がＣＯＮＦ＝“１”である図２（ａ）（ｂ）では１ｋロウ×６４カラム構成として、ロウアドレスＲＡ［０：９］とカラムアドレスＣＡ［０：５］が使用される。この様に、メモリマクロ１を構成情報信号により異なる構成としてアクセスできるようにすることにより、メモリマクロ１が異なるＬＳＩ製品で異なる構成として使用される場合に、それらのマクロ１を共通の構成としてテストを容易にすることができる。
【００１６】
具体的に、メモリマクロ構成が異なる製品を同一メモリマクロ構成としてテストする場合の好ましい態様としては、ロウアドレスの大きさの異なるメモリマクロを全て、ロウの最小単位である１ｋロウ構成に変更することである。即ち、図２（ａ）（ｂ）の構成が実際の製品上の構成であるとして、図１（ａ）（ｂ）を複数製品について共通のテストを行うための構成とする。
【００１７】
図３は、この実施の形態において、図１（ａ）（ｂ）の構成と図２（ａ）（ｂ）の構成の変更を可能とするロウ側の構成変更回路５ａおよぴロウデコーダ３の部分の具体的な構成を示す。この構成変更回路５ａは、マルチプレクサを用いて構成されたロウアドレス切り換え回路である。即ち上位２ビットのロウアドレスＲＡ［１０：１１］の有効又は無効を決定して相補的内部ロウアドレスＲＡＩＮＴｔ［１０：１１］，ＲＡＩＮＴｃ［１０：１１］を得るための４個のマルチプレクサ５１（５１ａ〜５１ｄ）と２個のインバータ５２ａ，５２ｂを有する。
【００１８】
これらのマルチプレクサ５１は、構成情報信号ＣＯＮＦが入るスイッチ端子Ｓにより、第１の入力端子０と第２の入力端子１を切り替えて出力端子Ｏに接続する機能を有する。マルチプレクサ５１ａ，５１ｃの第１の入力端子０にはそれぞれロウアドレスＲＡ［１１］，ＲＡ［１０］が入り、マルチプレクサ５１ｂ，５１ｄの第１の入力端子０にはそれぞれインバータ５２ａ，５２ｂによりロウアドレスＲＡ［１１］，ＲＡ［１０］の反転信号が入る。マルチプレクサ５１ａ〜５１ｄの第２の入力端子１には、Ｖｃｃが入る。
【００１９】
ロウデコーダ３は、１ｋロウの選択に用いられるＡＮＤゲートＧ０〜Ｇ３と、１ｋロウ内選択を行うデコード部ＲＤ０〜ＲＤ３とを有する。ＡＮＤゲートＧ０〜Ｇ３は、内部ロウアドレスＲＡＩＮＴｔ［１０：１１］，ＲＡＩＮＴｃ［１０：１１］の全ての組み合わせが入り、その一致検出により１ｋロウの選択信号１ＫＲ ＳＥＬ［０］〜１ＫＲ ＳＥＬ［３］を出力するものである。
下位のロウアドレスＲＡ［０：９］は構成変更回路５ａをスルーして、直接ロウデコーダ３の１ｋロウ内選択を行うデコード部ＲＤ０〜ＲＤ３に入る。従ってデコード部ＲＤ０〜ＲＤ３に入力されている１ｋロウ選択信号１ｋＲ ＳＥＬ［０：３］が活性化されていれば、対応する１ｋロウブロック２０〜２３の中のＲＡ［０：９］に対応するワード線が活性化される。
【００２０】
即ち、構成情報信号ＣＯＮＦが“０”であり、従ってスイッチ端子Ｓが“Ｌ”の場合、マルチプレクサ５１ａによりロウアドレスＲＡ［１１］が内部ロウアドレスＲＡＩＮＴｔとなり、マルチプレクサ５１ｂによりその反転した内部ロウアドレスＲＡＩＮＴｃが得られる。同様に、マルチプレクサ５１ｃ，５１ｄにより、ロウアドレスＲＡ［１０］に対応した相補的内部ロウアドレスＲＡＩＮＴｔ，ＲＡＩＮＴｃが得られる。
【００２１】
例えば、ロウアドレスＲＡ［１０］＝Ｈ，ロウアドレスＲＡ［１１］＝Ｌとする。このとき、内部ロウアドレスは、ＲＡＩＮＴｔ［１０］＝Ｈ，ＲＡＩＮＴｃ［１０］＝Ｌ，ＲＡＩＮＴｔ［１１］＝Ｌ，ＲＡＩＮＴｃ［１１］＝Ｈとなる。これにより、ＡＮＤゲートＧ１の出力がＨになり、他のＡＮＤゲートＧ０，Ｇ２，Ｇ３の出力はＬになる。従って、選択信号１ＫＲ ＳＥＬ［１］のみがＨに活性化され、デコード回路ＲＤ１により１ｋロウずつのブロック２０〜２３のうち、ブロック２１内の１本のワード線が活性化される。即ち、構成情報信号ＣＯＮＦが“０”のときは、メモリセルアレイ２では外部ロウアドレスＲＡ［１０：１１］に対応した１ｋロウブロックが活性化されるため、４ｋロウの構成として動作する。
【００２２】
構成情報信号ＣＯＮＦが“１”のときは、マルチプレクサ５１の出力は全てＶｃｃ固定となり、ロウアドレスＲＡ［１０：１１］は無効となる。このとき、内部ロウアドレスＲＡＩＮＴｔ［１０：１１］，ＲＡＩＮＴｃ［１０：１１］は全てＨとなり、ＡＮＤゲートＧ０〜Ｇ３の全てにＨが入るから、選択信号１ＫＲ ＳＥＬ［０］〜１ＫＲ ＳＥＬ［３］の全てがＨ、従って全ての１ｋロウブロック２０〜２３が活性になる。つまりメモリセルアレイ２の全１ｋロウブロックで同時にワード線ＷＬが活性化され、１ｋロウの構成として動作する。
【００２３】
図４は、図１（ａ）（ｂ）の構成と図２（ａ）（ｂ）の構成の変更を可能とするカラム側の構成変更回路５ｂおよぴカラムデコーダ４ｂの部分の具体的な構成を示す。この構成変更回路５ｂは、やはりマルチプレクサを用いて構成されたカラム後レス切り換え回路であり、上位２ビットのカラムアドレスＣＡ［４：５］の有効又は無効を決定して相補的内部カラムアドレスＣＡＩＮＴｔ［４：５］，ＣＡＩＮＴｃ［４：５］を得るための４個のマルチプレクサ５３（５３ａ〜５３ｄ）と２個のインバータ５４ａ，５４ｂを有する。
【００２４】
これらのマルチプレクサ５３ａ〜５３ｄは、構成情報信号ＣＯＮＦが入るスイッチ端子Ｓにより、第１の入力端子０と第２の入力端子１を切り替えて出力端子Ｏに接続する機能を有する。マルチプレクサ５３ａ，５３ｃの第１の入力端子０にはそれぞれカラムアドレスＣＡ［５］，ＣＡ［４］が入り、マルチプレクサ５３ｂ，５３ｄの第１の入力端子０にはそれぞれインバータ５４ａ，５４ｂによりカラムアドレスＣＡ［５］，ＣＡ［４］の反転信号が入る。マルチプレクサ５３ａ〜５３ｄの第２の入力端子１には、Ｖｃｃが入る。
【００２５】
カラムデコーダ４ｂは、１ｋロウブロックの選択に用いられるＡＮＤゲートＧ１０〜Ｇ１３を有する。ＡＮＤゲートＧ１０〜Ｇ１３は、内部カラムアドレスＣＡＩＮＴｔ［４：５］，ＣＡＩＮＴｃ［４：５］の全ての組み合わせが入り、その一致検出により１ｋロウの選択信号１ＫＣ ＳＥＬ［０］〜１ＫＣ ＳＥＬ［３］を出力するものである。
下位のカラムアドレスＣＡ［０：３］は構成変更回路５ｂをスルーして、直接もう一つのカラムデコーダ４ａに入る。従って、入力されている１ｋロウブロック選択信号１ＫＣ ＳＥＬ［０：３］が活性化されていれば、対応する１ｋロウブロック２０〜２３の中のＣＡ［０：３］に対応したカラム選択線が活性化される。
【００２６】
図４の動作は次の通りである。構成情報信号ＣＯＮＦが“０”であり、従ってスイッチ端子Ｓが“Ｌ”の場合、マルチプレクサ５３ａによりカラムアドレスＣＡ［５］が内部カラムアドレスＣＡＩＮＴｔとなり、マルチプレクサ５３ｂによりその反転した内部カラムアドレスＣＡＩＮＴｃが得られる。同様に、マルチプレクサ５３ｃ，５３ｄにより、カラムアドレスＣＡ［４］に対応した相補的内部カラムアドレスＣＡＩＮＴｔ，ＣＡＩＮＴｃが得られる。
【００２７】
例えば、カラムアドレスＣＡ［４］＝Ｈ，カラムアドレスＣＡ［５］＝Ｌとする。このとき、内部カラムアドレスは、ＣＡＩＮＴｔ［４］＝Ｈ，ＣＡＩＮＴｃ［４］＝Ｌ，ＣＡＩＮＴｔ［５１＝Ｌ，ＣＡＩＮＴｃ［５］＝Ｈとなる。これにより、ＡＮＤゲートＧ１１の出力がＨになり、他のＡＮＤゲートＧ１０，Ｇ１２，Ｇ１３の出力はＬになる。従って、選択信号１ＫＣ ＳＥＬ［１］のみがＨに活性化され、メモリセルアレイ２では１ｋロウブロック２０〜２３のうちブロック２１内で１本のカラム選択線ＣＳＬが活性化される。即ち、外部カラムアドレスＣＡ［４：５］に対応した１ｋロウブロックが活性化されるため、６４カラム構成として動作する。
【００２８】
構成情報信号ＣＯＮＦが“１”のときは、マルチプレクサ５３の出力は全てＶｃｃ固定となり、カラムアドレスＣＡ［４：５］は無効となる。このとき、内部カラムアドレスＣＡＩＮＴｔ［４：５］，ＣＡＩＮＴｃ［４：５］は全てＨとなり、ＡＮＤゲートＧ１０〜Ｇ１３の全てにＨが入るから、選択信号１ＫＣ ＳＥＬ［０］〜１ＫＣ ＳＥＬ［３］の全てがＨ、従って全ての１ｋロウブロック２０〜２３が活性になる。つまりメモリセルアレイ２の全１ｋロウブロックで同時にカラム選択線ＣＳＬが活性化され、１６カラムの構成として動作する。
【００２９】
なお、図３及び図４に用いられるマルチプレクサ５１，５３は例えば、図５のように構成される。即ち、入力０端子と入力１端子がそれぞれ一つの入力端子に接続され、スイッチ端子ｓの入力とこれをインバータＩ１で反転したデータが他の一つの入力端子に入るＡＮＤゲートＧ５１，Ｇ５２と、これらのＡＮＤゲートＧ５１，Ｇ５２の出力が入るＮＯＲゲートＧ５３と、このＮＯＲゲートＧ５３の出力を反転して出力とするインバータＩ２とを有する。これにより、スイッチ端子ｓに“Ｈ”が入力されると、入力０端子が出力端子に接続され、スイッチ端子ｓに“Ｌ”が入力されると、入力１端子が出力端子に接続されるという接続切り替えが行われる。
【００３０】
以上のようにこの実施の形態によると、構成情報信号ＣＯＮＦの“０”，“１”により、６４ｋのメモリマクロをロウとカラムの大きさの比が異なる構成として切り替えることができる。これにより、メモリ混載ＬＳＩのメモリマクロのテストにおいて、製品上の構成に依存するテストについては製品上の構成である４ｋロウ×１６カラム構成のままテストを行い、構成に依存しないテストについては、メモリマクロを１ｋ×６４カラム構成に変更してテストを行うというように、テスト項目の分離ができる。従って、多くの製品のメモリマクロについて構成に依存しないテストを行う場合には、それらのメモリマクロを１ｋロウ構成にすることにより、テストプログラム等を共通化することができる。
【００３１】
より具体的に、複数のメモリマクロを取りあげて説明する。図６（ａ）〜（ｃ）はそれぞれ異なる製品上のメモリマクロを示している。図６（ａ）は、１ｋロウ×４ｋカラムの４Ｍメモリマクロであり、図６（ｂ）は、４ｋロウ×２ｋカラムの８Ｍメモリマクロであり、図６（ｃ）は、２ｋロウ×８ｋカラムの１６Ｍメモリマクロである。これらのメモリマクロについて製品構成に依存するテスト項目のテストを行う場合には、メモリマクロの構成変更はできないから、そのままテストする。製品構成に依存しないテスト項目については、これらのメモリマクロの構成を構成情報信号により、図６（ａ）〜（ｃ）のメモリマクロをそれぞれ図７（ａ）〜（ｃ）のように、ロウアドレスの大きさ１ｋロウに揃えた構成に変更する。
【００３２】
より具体的にいえば、図７（ａ）は図６（ａ）と同じで変更していない。図６（ｂ）の４ｋロウ×２ｋカラムの構成のメモリマクロは、図７（ｂ）のように１ｋロウ×８ｋカラムに変更し、図６（ｃ）の２ｋロウ×８ｋカラムの構成のメモリマクロは、図７（ｃ）のように１ｋロウ×１８ｋカラムに変更する。
この様に複数のメモリマクロについてロウの大きさを同じにすれば、テストプログラムやフェイルビットマップのテンプレート等を共通化することができ、従ってテストコストの削減ができる。
【００３３】
図８（ａ）〜（ｃ）は、それぞれ図６（ａ）〜（ｃ）のメモリマクロについてカラムの大きさを２ｋカラムに共通化した例である。この場合もテストプログラムやフェイルビットマップのテンプレート等を複数のメモリマクロのテストで共通化することができ、従ってテストコストの削減ができる。
【００３４】
［実施の形態２］
図９は、別の実施の形態のメモリ混載ＬＳＩにおいて、３つのメモリマクロＭ１〜Ｍ３が１チップ上に形成されている例を示している。この例では、メモリマクロＭ１は、４ｋロウ×１６カラム（＝６４ｋビット）であり、メモリマクロＭ２は、１ｋロウ×１６カラム（＝１６ｋビット）であるが、１カラム２Ｉ／Ｏとしている。メモリマクロＭ３は、１ｋロウ×１６カラム（＝１６ｋビット）である。各メモリマクロＭ１〜Ｍ３にはそれぞれ、図１のカラム側構成変更回路５ｂに対応する構成変更回路８１〜８３が設けられている。
【００３５】
図１０（ａ）は、図９の３つのメモリマクロＭ１〜Ｍ３を、あたかも一つのメモリマクロと見なして、外部アドレスのインクリメントにより連続アクセス可能としてテストする場合のアドレス割り当てを示している。図１０（ｂ）は通常のアクセスを行う場合の構成である。図１０（ａ）の構成とするためには、メモリマクロＭ１の構成変更回路８１では、先の実施の形態で説明したと同様に、構成情報信号ＣＯＮＦによって、４ｋロウ×１６カラム構成を、１ｋロウ×６４カラム構成に変更し、カラムアドレスＣＡとして０〜６３を割り当てる。メモリマクロＭ２の構成変更回路８２では、カラムアドレスＣＡを６４だけシフトし、且つ２Ｉ／Ｏ分をカラムアドレスに割り振るので、カラムアドレス６４〜９５を割り当てる。メモリマクロＭ３の構成変更回路８３では、カラムアドレスＣＡを６４＋３２だけシフトして、カラムアドレスＣＡ＝９６〜１１１を割り当てる。
【００３６】
図９におけるメモリマクロＭ２について、図１０（ａ）に示すように、カラムアドレスのシフトを行うに必要な回路構成を、図１１に例示する。図１１では、メモリマクロＭ２の１ｋロウ単位のメモリセルアレイ１１２とこれに対するカラムデコーダ１１１及びカラム側の構成変更回路１１０を示している。
【００３７】
構成変更回路１１０は、構成情報信号ＣＯＮＦにより制御されるマルチプレクサ１１０ａ〜１１０ｈにより構成されることは先の各実施の形態と同様である。図１０（ａ）に示すテスト用構成（これを構成Ａとする）とする場合には、カラムアドレスＣＡ［４：６］は、構成変更回路１１０により、相補的内部カラムアドレスＣＡＩＮＴＡｔ［４：６］，ＣＡＩＮＴＡｃ［４：６］に変換されてカラムデコーダ１１１に入力される。図１０（ｂ）に示す通常アクセス用構成（これを構成Ｂとする）とする場合には、カラムアドレスＣＡ［４］が相補的内部カラムアドレスＣＡＩＮＴＢｔ［４］，ＣＡＩＮＴＢｃ［４］に変換されてカラムデコーダ１１１に入力される。
【００３８】
カラムデコーダ１１１は基本的に構成Ａ用のデコード回路と構成Ｂ用のデコード回路のＯＲの論理をとることになる。具体的に図１１の場合、ＡＮＤゲート８−１０ａ，８−１１ａが構成Ｂ用のデコード回路である。このＡＮＤゲート８−１０ａ，８−１１ａの出力はＯＲゲート８−１０ｂ，８−１１ｂに入る。構成Ａ用には、アドレスが一つのためデコードゲートはなく、内部カラムアドレスが直接ＯＲゲート８−１０ｂ，８−１１ｂに入る。
【００３９】
ＡＮＤゲート８−１０ａには、内部カラムアドレスＣＡＩＮＴＡｔ［６］，ＣＡＩＮＴＡｃ［５］及びＣＡＩＮＴＡｔ［４］が入り、これらが全て“Ｈ”のとき、出力が“Ｈ”になる。このＡＮＤゲート８−１０ａの出力は内部カラムアドレスＣＡＩＮＴＢｔ［４］と共にＯＲゲート８−１０ｂに入り、このＯＲゲート８−１０ｂの出力が一方の１ｋロウを選択する選択信号１ＫＣ Ｓｅｌ［１］となる。ＡＮＤゲート８−１１ａには、内部カラムアドレスＣＡＩＮＴＡｔ［６］，ＣＡＩＮＴＡｃ［５］及びＣＡＩＮＴＡｃ［４］が入り、これらが全て“Ｈ”のとき、出力が“Ｈ”になる。このＡＮＤゲート８−１１ａの出力は内部カラムアドレスＣＡＩＮＴＢｃ［４］と共にＯＲゲート８−１１ｂに入り、このＯＲゲート８−１１ｂの出力が他方の１ｋロウを選択する選択信号１ＫＣ Ｓｅｌ［０］となる。
【００４０】
構成情報信号ＣＯＮＦが“０”のとき、マルチプレクサ１１０ｇ，１１０ｈでは、入力１端子（Ｖｃｃ）が出力ｏ端子に接続され、内部カラムアドレスＣＡＩＮＴＢｔ［４］，ＣＡＩＮＴＢｃ［４］は非活性状態“Ｌ”となる。従ってこれらの信号線で１ｋロウブロックが選択されることはない。またこのとき、マルチプレクサ１１０ａ〜１１０ｆでは、内部カラムアドレスＣＡＩＮＴＡｔ［４：６］，ＣＡＩＮＴＡｃ［４：６］が、カラムアドレスＣＡ［４：６］に応じて“Ｈ”，“Ｌ”となる。今の場合、カラムアドレスＣＡ［６］＝“１”、ＣＡ［５］＝“０”のとき、ＣＡ［４］の値に応じて、選択信号１ＫＣ Ｓｅｌ［０：１］のいずれかが活性化され、メモリセルアレイ１１２の一方の１ｋロウが活性化される。これは、図１０（ａ）に示すように、メモリマクロＭ２のカラムアドレス空間が６４〜９５に割り当てられたことを意味する。
【００４１】
構成情報信号ＣＯＮＦが“１”のときは、上と逆に、内部カラムアドレスＣＡＩＮＴＡｔ［４：６］，ＣＡＩＮＴＡｃ［４：６］は、入力されるカラムアドレスによらず全て“Ｌ”となる。また内部カラムアドレスＣＡＩＮＴＢｔ［４］，ＣＡＩＮＴＢｃ［４］は、入力カラムアドレスＣＡ［４］に応じて活性化され、選択信号１ＫＣ Ｓｅｌ［０：１］のいずれかが活性化されて、メモリセルアレイ１１２の一方の１ｋロウが活性化される。これはメモリマクロＭ２のカラムアドレスが、図１０（ｂ）に示すように、０〜３１に割り当てられたことを意味する。
【００４２】
以上のようにこの実施の形態によれば、カラムアドレスを割り振ることにより、メモリマクロＭ１〜Ｍ３を、１ｋロウ×１１２カラムの一つのメモリマクロと見なして、アドレスをインクリメントして連続アクセスしてテストを行うことができる。従ってメモリマクロＭ１〜Ｍ３をそれぞれ別々にアクセスしてテストを行う場合に比べて、テストの大幅な時間短縮が可能である。
なお図９の例では、メモリマクロＭ１〜Ｍ３が異なる場合を示したが、これらが同じ構成のものであってもこの発明の適用が妨げられるものではない。
【００４３】
［実施の形態３］
図１２は、図９の構成での例えばメモリマクロＭ２について、図１０（ａ）で説明したようにアドレスシフトを行うためのカラム側の構成変更回路の他の実施の形態である。図示のように、スタートアドレスを保持するレジスタ１２１と、減算回路１２２とを備えて、入力カラムアドレスＣＡ［０：５］からレジスタ１２１に保持されたスタートアドレスを減算する。マルチプレクサ１２３は、構成情報信号ＣＯＮＦの“１”，“０”に応じて、入力カラムアドレスＣＡ［０：５］又は減算回路１２２の出力のいずれかを内部カラムアドレスＣＡＩＮＴ［０：５］とする。
【００４４】
即ち、構成情報信号がＣＯＮＦ＝“０”のときは、カラムアドレスＣＡ［０：５］がそのまま内部カラムアドレスＣＡＩＮＴ［０：５］となり、通常のカラムアドレス空間として、０〜３１が割り当てられる。構成情報信号がＣＯＮＦ＝“１”のときは、メモリマクロのカラムアドレス空間としては、レジスタ１２１に保持されたスタートアドレスからのシフトされた値が割り当てられる。これにより先の実施の形態と同様に、テスト用の構成Ａと通常アクセス用の構成Ｂの選択が可能になる。
【００４５】
ここまでの実施の形態では、テストコスト削減を目的としてメモリマクロの構成変更を行うようにしたが、この発明はこれに限られない。例えば、必要なアクセス速度と消費電力との関係から、メモリ混載ＬＳＩの仕様として、搭載されたメモリマクロの構成変更ができるようにすることもこの発明に含まれる。例えば、図６（ａ）の１ｋロウ×４ｋカラムの構成と、図８（ａ）の２ｋロウ×２ｋカラムの構成とが構成情報信号ＣＯＮＦにより切り換え可能な仕様とする。
【００４６】
例えば、構成情報信号ＣＯＮＦ＝“０”により、１ｋロウ×４ｋカラムの構成とし、ＣＯＮＦ＝“１”により、２ｋロウ×２ｋカラムの構成とする。このとき、前者は、カラム数が多いためアクセス速度が速いが、その分消費電力が大きくなる。これに対して後者は、アクセス速度が遅いが低消費電力となる。この様にメモリマクロ性能を仕様として選択できるようにすることで、メモリ混載ＬＳＩの用途が広いものとなる。
【００４７】
【発明の効果】
以上述べたようにこの発明によれば、メモリ回路の構成を変更可能とすることにより、例えば多くの用途や製品にそれぞれ異なる構成として使用されるメモリ回路を、共通の構成でテストを行うことが可能になり、テストコストの削減が図られる。
また、１チップに複数のメモリ回路をＬＳＩでは、同様にメモリ回路の構成を変更可能とすることにより、これら複数のメモリ回路に対して一連のアドレス空間を割り当てて一括してテストするということが可能になる。
【図面の簡単な説明】
【図１】この発明の一実施の形態によるメモリ混載ＬＳＩにおけるメモリマクロの構成とそのアドレス割り付けを示す図である。
【図２】同実施の形態のメモリマクロについて他の構成とそのアドレス割り付けを示す図である。
【図３】同実施の形態のロウ側構成変更回路とロウデコーダ部の構成を示す図である。
【図４】同実施の形態のカラム側構成変更回路とカラムデコーダ部の構成を示す図である。
【図５】図３及び図４に用いられるマルチプレクサの構成を示す図である。
【図６】異なる製品上の３つのメモリマクロの構成例を示す図である。
【図７】同３つのメモリマクロの構成を変更した例を示す図である。
【図８】同３つのメモリマクロの構成を変更した他の例を示す図である。
【図９】別の実施の形態のメモリ混載ＬＳＩにおける３つのメモリマクロの構成を示す。
【図１０】同実施の形態のメモリマクロの構成変更の様子を示す図である。
【図１１】同実施の形態のカラム側構成変更回路とカラムデコーダの構成を示す図である
【図１２】他の実施の形態でのカラム側構成変更回路の構成を示す図である。
【符号の説明】
１…メモリマクロ、２…メモリセルアレイ、３…ロウデコーダ、４ａ，４ｂ…カラムデコーダ、５ａ，５ｂ…構成変更回路、５１ａ〜５１ｄ，５３ａ〜５３ｄ…マルチプレクサ。
【発明の属する技術分野】
この発明は、メモリ回路を有する半導体集積回路に関する。
【０００２】
【従来の技術】
近年、メモリ回路をロジック回路と共に１チップに集積して特定のシステムを構成するいわゆるメモリ混載ロジックＬＳＩ（システムＬＳＩ）が注目されている。メモリ混載ロジックＬＳＩではこれまで別々のチップに形成されていたメモリ機能とロジック機能を１チップ化するため、システムの高性能化、低消費電力化、小型化（部品数の削減）が図られる。
【０００３】
現在、メモリ混載ロジックＬＳＩの開発の方向は大別して二つある。一つは、カスタム・ロジックにカスタム・メモリを混載するカスタムＬＳＩである。もう一つは、セミカスタムＬＳＩであるＡＳＩＣに、機能ブロックとして設計されたメモリ回路（メモリマクロ）を混載するものである。特に後者のＡＳＩＣは、短いＴＡＴでユーザーの多様な要求に応えられるものとして注目されている。そしてこの様なＡＳＩＣに混載するメモリマクロとして、構成変更可能なメモリマクロ（リコンフィギャラブル・メモリマクロ）も開発されている。
【０００４】
【発明が解決しようとする課題】
ＡＳＩＣに混載される構成変更可能なメモリマクロは、多くの用途や製品にそれぞれ異なる構成として使用されるから、製品個別の構成でテストを行うと、製品毎にテストプログラムが異なり、テストコストが増大する。
また、１チップに複数のメモリマクロを搭載するメモリ混載ロジックＬＳＩでは、複数のメモリマクロに対して別々にアドレス空間を割り当てなければならず、これら複数のメモリマクロを一括してテストすることができない。
【０００５】
この発明は、メモリ回路を可逆的に構成変更可能として、メモリ回路のテストコスト削減や性能切り換えを可能としたＬＳＩを提供することを目的としている。
【０００６】
【課題を解決するための手段】
この発明の一態様に係る半導体集積回路は、ロウアドレス及びカラムアドレスによってアドレスが構成されロウ及びカラムの大きさが変更可能なメモリ回路と、ロウ及びカラムの大きさが異なる複数通りのメモリ回路に対して共通のテストプログラムを適用するために、前記ロウアドレス及び前記カラムアドレスについて外部アドレスと前記メモリ回路の内部アドレスとの割り当てを切り換え、ロウ及びカラムの大きさのいずれか一方を前記複数通りのメモリ回路に共通する大きさに揃えるように変更する構成変更回路とを有することを特徴とする。
また、この発明の他の態様に係る半導体集積回路は、ロウアドレス及びカラムアドレスによってアドレスが構成され、ロウ及びカラムの大きさが異なる構成である少なくとも２つ以上のメモリ回路と、前記少なくとも２つ以上のメモリ回路に対して共通のテストプログラムを適用するために、前記ロウアドレス及び前記カラムアドレスについて外部アドレスと前記メモリ回路の内部アドレスとの割り当てを切り換え、前記少なくとも２つ以上のメモリ回路のロウ又はカラム大きさのいずれか一方を揃える構成変更回路とを有することを特徴とする。
【０００７】
この発明によると、メモリ回路を構成変更可能とすることにより、例えば多くの用途や製品にそれぞれ異なる構成として使用されるメモリ回路を、共通の構成でテストを行うことが可能になり、テストコストの削減が図られる。
また、１チップに複数のメモリ回路を搭載するＬＳＩでは、同様にメモリ回路の構成を変更可能とすることにより、これら複数のメモリ回路に対して一連のアドレス空間を割り当てて一括してテストするということが可能になる。
【０００８】
この発明において、構成変更回路は例えば、構成情報信号により制御されて外部ロウアドレスと固定電位とを切り換える第１のマルチプレクサ群を用いて構成されて、異なる２種の内部ロウアドレスを発生するロウアドレス切り換え回路と、構成情報信号により制御されて外部カラムアドレスと固定電位とを切り換える第２のマルチプレクサ群を用いて構成されて、異なる２種の内部カラムアドレスを発生するカラムアドレス切り換え回路とを備えて構成される。
【０００９】
また、１チップに複数のメモリ回路を搭載するＬＳＩにおいては、構成変更回路は例えば、テストモードにおいて、複数のメモリ回路について、外部アドレスのインクリメントにより連続的にアクセスされるように内部アドレスを割り当てるものとすることにより、テストが容易になる。
【００１０】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１（ａ）（ｂ）は、この発明の一実施の形態によるメモリ混載ＬＳＩにおけるメモリマクロ１の概略構成とそのアドレス割り付けを示し、図２（ａ）（ｂ）は同じメモリマクロ１について他の概略構成とそのアドレス割り付けを示している。図１（ａ）（ｂ）では、外部から入力される構成情報信号ＣＯＮＦが“０”であり、図２（ａ）（ｂ）では構成情報信号ＣＯＮＦが“１”である。メモリマクロ１はこの実施の形態の場合６４ｋビットの容量であり、これが図１（ａ）（ｂ）では４ｋロウ×１６カラムとして構成され、図２（ａ）（ｂ）では１ｋロウ×６４カラムとして構成されている。この構成の相違は、構成情報信号ＣＯＮＦの“０”，“１”により切り換えられる。
【００１１】
メモリマクロ１はこの実施の形態の場合ＤＲＡＭである。メモリマクロ１は、ワード線ＷＬとカラム選択線ＣＳＬの各交点位置にメモリセルＭＣが配置されたメモリセルアレイ２と、ワード線選択を行うロウデコーダ３、カラム選択線の選択を行うカラムデコーダ４（４ａ，４ｂ）とを有し、入力されるロウアドレスＲＡ［０：１１］とカラムアドレスＣＡ［０：５］により対応したメモリセルＭＣへのデータ書き込み又は読み出しが可能となっている。
【００１２】
ロウアドレスＲＡ［０：１１］とカラムアドレスＣＡ［０：３］の入力部にはそれぞれ構成情報信号ＣＯＮＦが入る構成変更回路５ａ，５ｂが設けられている。これらの構成変更回路５ａ，５ｂではそれぞれロウアドレスＲＡ［０：１１］，カラムアドレスＣＡ［０：５］の全てを使用するか否かを決定している。図１（ａ）（ｂ）の場合には、構成情報信号ＣＯＮＦ＝“０”により、ロウ側の構成変更回路５ａでは外部から供給されるロウアドレスＲＡ［０：１１］が全て有効とされて内部ロウアドレスＲＡＩＮＴ［０：１１］となり、これがロウデコーダ３に与えられる。ロウデコーダ３は、内部ロウアドレスＲＡＩＮＴ［０：１１］に対応してワード線ＷＬを活性化する。この例では、内部ロウアドレスが１２ビットであり、１本／４ｋ本のワード線活性化がなされる。
【００１３】
このとき、カラム側の構成変更回路５ｂでは、構成情報信号ＣＯＮＦ＝“０”により、カラムアドレスＣＡ［０：５］の上位２ビットが無視されて内部カラムアドレスＣＡＩＮＴ［０：３］となり、これが一方のカラムデコーダ４ａに供給される。このカラムデコーダ４ａは、内部カラムアドレスＣＡＩＮＴ［０：３］に対応したカラム選択線ＣＳＬを活性化する。もう一方のカラムデコーダ４ｂは、図のｘ方向を全てロウアドレスに割り振らない場合に必要とされる、内部カラムアドレスＣＡ［４：５］に対応するものである。図１（ａ）（ｂ）の例では内部カラムアドレスＣＡ［４：５］は無効であって、カラムデコーダ４ｂは使用されない。
【００１４】
図２（ａ）（ｂ）の場合は、構成情報信号ＣＯＮＦ＝“１”により、ロウ側の構成変更回路５ａではロウアドレスＲＡ［０：１１］の上位２ビットを無効にして内部ロウアドレスＲＡＩＮＴ［０：９］を発生して、これがロウデコーダ３に供給される。このときロウデコーダ３により、１本／１ｋ本のワード線活性化がなされる。一方、カラム側の構成変更回路５ｂでは、カラムアドレスＣＡ［０：５］が全て有効とされて内部カラムアドレスＣＡＩＮＴ［０：５］が発生される。この内部カラムアドレスＣＡＩＮＴ［０：５］の下位４ビットが一方のカラムデコーダ４ａに送られ、上位２ビットは他方のカラムデコーダ４ｂに送られる。即ち、カラムデコーダ４ａは内部カラムアドレスＣＡＩＮＴ［０：３］に対応するカラム選択線ＣＳＬを活性化し、カラムデコーダ４ｂは内部カラムアドレスＣＡＩＮＴ［４：５］に対応するカラム選択線ＣＳＬを活性化する。
【００１５】
以上のようにこの実施の形態の場合、メモリマクロ１は、構成情報信号がＣＯＮＦ＝“０”である図１（ａ）（ｂ）では、４ｋロウ×１６カラム構成として、ロウアドレスＲＡ［０：１１］とカラムアドレスＣＡ［０：３］が使用される。また構成情報信号がＣＯＮＦ＝“１”である図２（ａ）（ｂ）では１ｋロウ×６４カラム構成として、ロウアドレスＲＡ［０：９］とカラムアドレスＣＡ［０：５］が使用される。この様に、メモリマクロ１を構成情報信号により異なる構成としてアクセスできるようにすることにより、メモリマクロ１が異なるＬＳＩ製品で異なる構成として使用される場合に、それらのマクロ１を共通の構成としてテストを容易にすることができる。
【００１６】
具体的に、メモリマクロ構成が異なる製品を同一メモリマクロ構成としてテストする場合の好ましい態様としては、ロウアドレスの大きさの異なるメモリマクロを全て、ロウの最小単位である１ｋロウ構成に変更することである。即ち、図２（ａ）（ｂ）の構成が実際の製品上の構成であるとして、図１（ａ）（ｂ）を複数製品について共通のテストを行うための構成とする。
【００１７】
図３は、この実施の形態において、図１（ａ）（ｂ）の構成と図２（ａ）（ｂ）の構成の変更を可能とするロウ側の構成変更回路５ａおよぴロウデコーダ３の部分の具体的な構成を示す。この構成変更回路５ａは、マルチプレクサを用いて構成されたロウアドレス切り換え回路である。即ち上位２ビットのロウアドレスＲＡ［１０：１１］の有効又は無効を決定して相補的内部ロウアドレスＲＡＩＮＴｔ［１０：１１］，ＲＡＩＮＴｃ［１０：１１］を得るための４個のマルチプレクサ５１（５１ａ〜５１ｄ）と２個のインバータ５２ａ，５２ｂを有する。
【００１８】
これらのマルチプレクサ５１は、構成情報信号ＣＯＮＦが入るスイッチ端子Ｓにより、第１の入力端子０と第２の入力端子１を切り替えて出力端子Ｏに接続する機能を有する。マルチプレクサ５１ａ，５１ｃの第１の入力端子０にはそれぞれロウアドレスＲＡ［１１］，ＲＡ［１０］が入り、マルチプレクサ５１ｂ，５１ｄの第１の入力端子０にはそれぞれインバータ５２ａ，５２ｂによりロウアドレスＲＡ［１１］，ＲＡ［１０］の反転信号が入る。マルチプレクサ５１ａ〜５１ｄの第２の入力端子１には、Ｖｃｃが入る。
【００１９】
ロウデコーダ３は、１ｋロウの選択に用いられるＡＮＤゲートＧ０〜Ｇ３と、１ｋロウ内選択を行うデコード部ＲＤ０〜ＲＤ３とを有する。ＡＮＤゲートＧ０〜Ｇ３は、内部ロウアドレスＲＡＩＮＴｔ［１０：１１］，ＲＡＩＮＴｃ［１０：１１］の全ての組み合わせが入り、その一致検出により１ｋロウの選択信号１ＫＲ ＳＥＬ［０］〜１ＫＲ ＳＥＬ［３］を出力するものである。
下位のロウアドレスＲＡ［０：９］は構成変更回路５ａをスルーして、直接ロウデコーダ３の１ｋロウ内選択を行うデコード部ＲＤ０〜ＲＤ３に入る。従ってデコード部ＲＤ０〜ＲＤ３に入力されている１ｋロウ選択信号１ｋＲ ＳＥＬ［０：３］が活性化されていれば、対応する１ｋロウブロック２０〜２３の中のＲＡ［０：９］に対応するワード線が活性化される。
【００２０】
即ち、構成情報信号ＣＯＮＦが“０”であり、従ってスイッチ端子Ｓが“Ｌ”の場合、マルチプレクサ５１ａによりロウアドレスＲＡ［１１］が内部ロウアドレスＲＡＩＮＴｔとなり、マルチプレクサ５１ｂによりその反転した内部ロウアドレスＲＡＩＮＴｃが得られる。同様に、マルチプレクサ５１ｃ，５１ｄにより、ロウアドレスＲＡ［１０］に対応した相補的内部ロウアドレスＲＡＩＮＴｔ，ＲＡＩＮＴｃが得られる。
【００２１】
例えば、ロウアドレスＲＡ［１０］＝Ｈ，ロウアドレスＲＡ［１１］＝Ｌとする。このとき、内部ロウアドレスは、ＲＡＩＮＴｔ［１０］＝Ｈ，ＲＡＩＮＴｃ［１０］＝Ｌ，ＲＡＩＮＴｔ［１１］＝Ｌ，ＲＡＩＮＴｃ［１１］＝Ｈとなる。これにより、ＡＮＤゲートＧ１の出力がＨになり、他のＡＮＤゲートＧ０，Ｇ２，Ｇ３の出力はＬになる。従って、選択信号１ＫＲ ＳＥＬ［１］のみがＨに活性化され、デコード回路ＲＤ１により１ｋロウずつのブロック２０〜２３のうち、ブロック２１内の１本のワード線が活性化される。即ち、構成情報信号ＣＯＮＦが“０”のときは、メモリセルアレイ２では外部ロウアドレスＲＡ［１０：１１］に対応した１ｋロウブロックが活性化されるため、４ｋロウの構成として動作する。
【００２２】
構成情報信号ＣＯＮＦが“１”のときは、マルチプレクサ５１の出力は全てＶｃｃ固定となり、ロウアドレスＲＡ［１０：１１］は無効となる。このとき、内部ロウアドレスＲＡＩＮＴｔ［１０：１１］，ＲＡＩＮＴｃ［１０：１１］は全てＨとなり、ＡＮＤゲートＧ０〜Ｇ３の全てにＨが入るから、選択信号１ＫＲ ＳＥＬ［０］〜１ＫＲ ＳＥＬ［３］の全てがＨ、従って全ての１ｋロウブロック２０〜２３が活性になる。つまりメモリセルアレイ２の全１ｋロウブロックで同時にワード線ＷＬが活性化され、１ｋロウの構成として動作する。
【００２３】
図４は、図１（ａ）（ｂ）の構成と図２（ａ）（ｂ）の構成の変更を可能とするカラム側の構成変更回路５ｂおよぴカラムデコーダ４ｂの部分の具体的な構成を示す。この構成変更回路５ｂは、やはりマルチプレクサを用いて構成されたカラム後レス切り換え回路であり、上位２ビットのカラムアドレスＣＡ［４：５］の有効又は無効を決定して相補的内部カラムアドレスＣＡＩＮＴｔ［４：５］，ＣＡＩＮＴｃ［４：５］を得るための４個のマルチプレクサ５３（５３ａ〜５３ｄ）と２個のインバータ５４ａ，５４ｂを有する。
【００２４】
これらのマルチプレクサ５３ａ〜５３ｄは、構成情報信号ＣＯＮＦが入るスイッチ端子Ｓにより、第１の入力端子０と第２の入力端子１を切り替えて出力端子Ｏに接続する機能を有する。マルチプレクサ５３ａ，５３ｃの第１の入力端子０にはそれぞれカラムアドレスＣＡ［５］，ＣＡ［４］が入り、マルチプレクサ５３ｂ，５３ｄの第１の入力端子０にはそれぞれインバータ５４ａ，５４ｂによりカラムアドレスＣＡ［５］，ＣＡ［４］の反転信号が入る。マルチプレクサ５３ａ〜５３ｄの第２の入力端子１には、Ｖｃｃが入る。
【００２５】
カラムデコーダ４ｂは、１ｋロウブロックの選択に用いられるＡＮＤゲートＧ１０〜Ｇ１３を有する。ＡＮＤゲートＧ１０〜Ｇ１３は、内部カラムアドレスＣＡＩＮＴｔ［４：５］，ＣＡＩＮＴｃ［４：５］の全ての組み合わせが入り、その一致検出により１ｋロウの選択信号１ＫＣ ＳＥＬ［０］〜１ＫＣ ＳＥＬ［３］を出力するものである。
下位のカラムアドレスＣＡ［０：３］は構成変更回路５ｂをスルーして、直接もう一つのカラムデコーダ４ａに入る。従って、入力されている１ｋロウブロック選択信号１ＫＣ ＳＥＬ［０：３］が活性化されていれば、対応する１ｋロウブロック２０〜２３の中のＣＡ［０：３］に対応したカラム選択線が活性化される。
【００２６】
図４の動作は次の通りである。構成情報信号ＣＯＮＦが“０”であり、従ってスイッチ端子Ｓが“Ｌ”の場合、マルチプレクサ５３ａによりカラムアドレスＣＡ［５］が内部カラムアドレスＣＡＩＮＴｔとなり、マルチプレクサ５３ｂによりその反転した内部カラムアドレスＣＡＩＮＴｃが得られる。同様に、マルチプレクサ５３ｃ，５３ｄにより、カラムアドレスＣＡ［４］に対応した相補的内部カラムアドレスＣＡＩＮＴｔ，ＣＡＩＮＴｃが得られる。
【００２７】
例えば、カラムアドレスＣＡ［４］＝Ｈ，カラムアドレスＣＡ［５］＝Ｌとする。このとき、内部カラムアドレスは、ＣＡＩＮＴｔ［４］＝Ｈ，ＣＡＩＮＴｃ［４］＝Ｌ，ＣＡＩＮＴｔ［５１＝Ｌ，ＣＡＩＮＴｃ［５］＝Ｈとなる。これにより、ＡＮＤゲートＧ１１の出力がＨになり、他のＡＮＤゲートＧ１０，Ｇ１２，Ｇ１３の出力はＬになる。従って、選択信号１ＫＣ ＳＥＬ［１］のみがＨに活性化され、メモリセルアレイ２では１ｋロウブロック２０〜２３のうちブロック２１内で１本のカラム選択線ＣＳＬが活性化される。即ち、外部カラムアドレスＣＡ［４：５］に対応した１ｋロウブロックが活性化されるため、６４カラム構成として動作する。
【００２８】
構成情報信号ＣＯＮＦが“１”のときは、マルチプレクサ５３の出力は全てＶｃｃ固定となり、カラムアドレスＣＡ［４：５］は無効となる。このとき、内部カラムアドレスＣＡＩＮＴｔ［４：５］，ＣＡＩＮＴｃ［４：５］は全てＨとなり、ＡＮＤゲートＧ１０〜Ｇ１３の全てにＨが入るから、選択信号１ＫＣ ＳＥＬ［０］〜１ＫＣ ＳＥＬ［３］の全てがＨ、従って全ての１ｋロウブロック２０〜２３が活性になる。つまりメモリセルアレイ２の全１ｋロウブロックで同時にカラム選択線ＣＳＬが活性化され、１６カラムの構成として動作する。
【００２９】
なお、図３及び図４に用いられるマルチプレクサ５１，５３は例えば、図５のように構成される。即ち、入力０端子と入力１端子がそれぞれ一つの入力端子に接続され、スイッチ端子ｓの入力とこれをインバータＩ１で反転したデータが他の一つの入力端子に入るＡＮＤゲートＧ５１，Ｇ５２と、これらのＡＮＤゲートＧ５１，Ｇ５２の出力が入るＮＯＲゲートＧ５３と、このＮＯＲゲートＧ５３の出力を反転して出力とするインバータＩ２とを有する。これにより、スイッチ端子ｓに“Ｈ”が入力されると、入力０端子が出力端子に接続され、スイッチ端子ｓに“Ｌ”が入力されると、入力１端子が出力端子に接続されるという接続切り替えが行われる。
【００３０】
以上のようにこの実施の形態によると、構成情報信号ＣＯＮＦの“０”，“１”により、６４ｋのメモリマクロをロウとカラムの大きさの比が異なる構成として切り替えることができる。これにより、メモリ混載ＬＳＩのメモリマクロのテストにおいて、製品上の構成に依存するテストについては製品上の構成である４ｋロウ×１６カラム構成のままテストを行い、構成に依存しないテストについては、メモリマクロを１ｋ×６４カラム構成に変更してテストを行うというように、テスト項目の分離ができる。従って、多くの製品のメモリマクロについて構成に依存しないテストを行う場合には、それらのメモリマクロを１ｋロウ構成にすることにより、テストプログラム等を共通化することができる。
【００３１】
より具体的に、複数のメモリマクロを取りあげて説明する。図６（ａ）〜（ｃ）はそれぞれ異なる製品上のメモリマクロを示している。図６（ａ）は、１ｋロウ×４ｋカラムの４Ｍメモリマクロであり、図６（ｂ）は、４ｋロウ×２ｋカラムの８Ｍメモリマクロであり、図６（ｃ）は、２ｋロウ×８ｋカラムの１６Ｍメモリマクロである。これらのメモリマクロについて製品構成に依存するテスト項目のテストを行う場合には、メモリマクロの構成変更はできないから、そのままテストする。製品構成に依存しないテスト項目については、これらのメモリマクロの構成を構成情報信号により、図６（ａ）〜（ｃ）のメモリマクロをそれぞれ図７（ａ）〜（ｃ）のように、ロウアドレスの大きさ１ｋロウに揃えた構成に変更する。
【００３２】
より具体的にいえば、図７（ａ）は図６（ａ）と同じで変更していない。図６（ｂ）の４ｋロウ×２ｋカラムの構成のメモリマクロは、図７（ｂ）のように１ｋロウ×８ｋカラムに変更し、図６（ｃ）の２ｋロウ×８ｋカラムの構成のメモリマクロは、図７（ｃ）のように１ｋロウ×１８ｋカラムに変更する。
この様に複数のメモリマクロについてロウの大きさを同じにすれば、テストプログラムやフェイルビットマップのテンプレート等を共通化することができ、従ってテストコストの削減ができる。
【００３３】
図８（ａ）〜（ｃ）は、それぞれ図６（ａ）〜（ｃ）のメモリマクロについてカラムの大きさを２ｋカラムに共通化した例である。この場合もテストプログラムやフェイルビットマップのテンプレート等を複数のメモリマクロのテストで共通化することができ、従ってテストコストの削減ができる。
【００３４】
［実施の形態２］
図９は、別の実施の形態のメモリ混載ＬＳＩにおいて、３つのメモリマクロＭ１〜Ｍ３が１チップ上に形成されている例を示している。この例では、メモリマクロＭ１は、４ｋロウ×１６カラム（＝６４ｋビット）であり、メモリマクロＭ２は、１ｋロウ×１６カラム（＝１６ｋビット）であるが、１カラム２Ｉ／Ｏとしている。メモリマクロＭ３は、１ｋロウ×１６カラム（＝１６ｋビット）である。各メモリマクロＭ１〜Ｍ３にはそれぞれ、図１のカラム側構成変更回路５ｂに対応する構成変更回路８１〜８３が設けられている。
【００３５】
図１０（ａ）は、図９の３つのメモリマクロＭ１〜Ｍ３を、あたかも一つのメモリマクロと見なして、外部アドレスのインクリメントにより連続アクセス可能としてテストする場合のアドレス割り当てを示している。図１０（ｂ）は通常のアクセスを行う場合の構成である。図１０（ａ）の構成とするためには、メモリマクロＭ１の構成変更回路８１では、先の実施の形態で説明したと同様に、構成情報信号ＣＯＮＦによって、４ｋロウ×１６カラム構成を、１ｋロウ×６４カラム構成に変更し、カラムアドレスＣＡとして０〜６３を割り当てる。メモリマクロＭ２の構成変更回路８２では、カラムアドレスＣＡを６４だけシフトし、且つ２Ｉ／Ｏ分をカラムアドレスに割り振るので、カラムアドレス６４〜９５を割り当てる。メモリマクロＭ３の構成変更回路８３では、カラムアドレスＣＡを６４＋３２だけシフトして、カラムアドレスＣＡ＝９６〜１１１を割り当てる。
【００３６】
図９におけるメモリマクロＭ２について、図１０（ａ）に示すように、カラムアドレスのシフトを行うに必要な回路構成を、図１１に例示する。図１１では、メモリマクロＭ２の１ｋロウ単位のメモリセルアレイ１１２とこれに対するカラムデコーダ１１１及びカラム側の構成変更回路１１０を示している。
【００３７】
構成変更回路１１０は、構成情報信号ＣＯＮＦにより制御されるマルチプレクサ１１０ａ〜１１０ｈにより構成されることは先の各実施の形態と同様である。図１０（ａ）に示すテスト用構成（これを構成Ａとする）とする場合には、カラムアドレスＣＡ［４：６］は、構成変更回路１１０により、相補的内部カラムアドレスＣＡＩＮＴＡｔ［４：６］，ＣＡＩＮＴＡｃ［４：６］に変換されてカラムデコーダ１１１に入力される。図１０（ｂ）に示す通常アクセス用構成（これを構成Ｂとする）とする場合には、カラムアドレスＣＡ［４］が相補的内部カラムアドレスＣＡＩＮＴＢｔ［４］，ＣＡＩＮＴＢｃ［４］に変換されてカラムデコーダ１１１に入力される。
【００３８】
カラムデコーダ１１１は基本的に構成Ａ用のデコード回路と構成Ｂ用のデコード回路のＯＲの論理をとることになる。具体的に図１１の場合、ＡＮＤゲート８−１０ａ，８−１１ａが構成Ｂ用のデコード回路である。このＡＮＤゲート８−１０ａ，８−１１ａの出力はＯＲゲート８−１０ｂ，８−１１ｂに入る。構成Ａ用には、アドレスが一つのためデコードゲートはなく、内部カラムアドレスが直接ＯＲゲート８−１０ｂ，８−１１ｂに入る。
【００３９】
ＡＮＤゲート８−１０ａには、内部カラムアドレスＣＡＩＮＴＡｔ［６］，ＣＡＩＮＴＡｃ［５］及びＣＡＩＮＴＡｔ［４］が入り、これらが全て“Ｈ”のとき、出力が“Ｈ”になる。このＡＮＤゲート８−１０ａの出力は内部カラムアドレスＣＡＩＮＴＢｔ［４］と共にＯＲゲート８−１０ｂに入り、このＯＲゲート８−１０ｂの出力が一方の１ｋロウを選択する選択信号１ＫＣ Ｓｅｌ［１］となる。ＡＮＤゲート８−１１ａには、内部カラムアドレスＣＡＩＮＴＡｔ［６］，ＣＡＩＮＴＡｃ［５］及びＣＡＩＮＴＡｃ［４］が入り、これらが全て“Ｈ”のとき、出力が“Ｈ”になる。このＡＮＤゲート８−１１ａの出力は内部カラムアドレスＣＡＩＮＴＢｃ［４］と共にＯＲゲート８−１１ｂに入り、このＯＲゲート８−１１ｂの出力が他方の１ｋロウを選択する選択信号１ＫＣ Ｓｅｌ［０］となる。
【００４０】
構成情報信号ＣＯＮＦが“０”のとき、マルチプレクサ１１０ｇ，１１０ｈでは、入力１端子（Ｖｃｃ）が出力ｏ端子に接続され、内部カラムアドレスＣＡＩＮＴＢｔ［４］，ＣＡＩＮＴＢｃ［４］は非活性状態“Ｌ”となる。従ってこれらの信号線で１ｋロウブロックが選択されることはない。またこのとき、マルチプレクサ１１０ａ〜１１０ｆでは、内部カラムアドレスＣＡＩＮＴＡｔ［４：６］，ＣＡＩＮＴＡｃ［４：６］が、カラムアドレスＣＡ［４：６］に応じて“Ｈ”，“Ｌ”となる。今の場合、カラムアドレスＣＡ［６］＝“１”、ＣＡ［５］＝“０”のとき、ＣＡ［４］の値に応じて、選択信号１ＫＣ Ｓｅｌ［０：１］のいずれかが活性化され、メモリセルアレイ１１２の一方の１ｋロウが活性化される。これは、図１０（ａ）に示すように、メモリマクロＭ２のカラムアドレス空間が６４〜９５に割り当てられたことを意味する。
【００４１】
構成情報信号ＣＯＮＦが“１”のときは、上と逆に、内部カラムアドレスＣＡＩＮＴＡｔ［４：６］，ＣＡＩＮＴＡｃ［４：６］は、入力されるカラムアドレスによらず全て“Ｌ”となる。また内部カラムアドレスＣＡＩＮＴＢｔ［４］，ＣＡＩＮＴＢｃ［４］は、入力カラムアドレスＣＡ［４］に応じて活性化され、選択信号１ＫＣ Ｓｅｌ［０：１］のいずれかが活性化されて、メモリセルアレイ１１２の一方の１ｋロウが活性化される。これはメモリマクロＭ２のカラムアドレスが、図１０（ｂ）に示すように、０〜３１に割り当てられたことを意味する。
【００４２】
以上のようにこの実施の形態によれば、カラムアドレスを割り振ることにより、メモリマクロＭ１〜Ｍ３を、１ｋロウ×１１２カラムの一つのメモリマクロと見なして、アドレスをインクリメントして連続アクセスしてテストを行うことができる。従ってメモリマクロＭ１〜Ｍ３をそれぞれ別々にアクセスしてテストを行う場合に比べて、テストの大幅な時間短縮が可能である。
なお図９の例では、メモリマクロＭ１〜Ｍ３が異なる場合を示したが、これらが同じ構成のものであってもこの発明の適用が妨げられるものではない。
【００４３】
［実施の形態３］
図１２は、図９の構成での例えばメモリマクロＭ２について、図１０（ａ）で説明したようにアドレスシフトを行うためのカラム側の構成変更回路の他の実施の形態である。図示のように、スタートアドレスを保持するレジスタ１２１と、減算回路１２２とを備えて、入力カラムアドレスＣＡ［０：５］からレジスタ１２１に保持されたスタートアドレスを減算する。マルチプレクサ１２３は、構成情報信号ＣＯＮＦの“１”，“０”に応じて、入力カラムアドレスＣＡ［０：５］又は減算回路１２２の出力のいずれかを内部カラムアドレスＣＡＩＮＴ［０：５］とする。
【００４４】
即ち、構成情報信号がＣＯＮＦ＝“０”のときは、カラムアドレスＣＡ［０：５］がそのまま内部カラムアドレスＣＡＩＮＴ［０：５］となり、通常のカラムアドレス空間として、０〜３１が割り当てられる。構成情報信号がＣＯＮＦ＝“１”のときは、メモリマクロのカラムアドレス空間としては、レジスタ１２１に保持されたスタートアドレスからのシフトされた値が割り当てられる。これにより先の実施の形態と同様に、テスト用の構成Ａと通常アクセス用の構成Ｂの選択が可能になる。
【００４５】
ここまでの実施の形態では、テストコスト削減を目的としてメモリマクロの構成変更を行うようにしたが、この発明はこれに限られない。例えば、必要なアクセス速度と消費電力との関係から、メモリ混載ＬＳＩの仕様として、搭載されたメモリマクロの構成変更ができるようにすることもこの発明に含まれる。例えば、図６（ａ）の１ｋロウ×４ｋカラムの構成と、図８（ａ）の２ｋロウ×２ｋカラムの構成とが構成情報信号ＣＯＮＦにより切り換え可能な仕様とする。
【００４６】
例えば、構成情報信号ＣＯＮＦ＝“０”により、１ｋロウ×４ｋカラムの構成とし、ＣＯＮＦ＝“１”により、２ｋロウ×２ｋカラムの構成とする。このとき、前者は、カラム数が多いためアクセス速度が速いが、その分消費電力が大きくなる。これに対して後者は、アクセス速度が遅いが低消費電力となる。この様にメモリマクロ性能を仕様として選択できるようにすることで、メモリ混載ＬＳＩの用途が広いものとなる。
【００４７】
【発明の効果】
以上述べたようにこの発明によれば、メモリ回路の構成を変更可能とすることにより、例えば多くの用途や製品にそれぞれ異なる構成として使用されるメモリ回路を、共通の構成でテストを行うことが可能になり、テストコストの削減が図られる。
また、１チップに複数のメモリ回路をＬＳＩでは、同様にメモリ回路の構成を変更可能とすることにより、これら複数のメモリ回路に対して一連のアドレス空間を割り当てて一括してテストするということが可能になる。
【図面の簡単な説明】
【図１】この発明の一実施の形態によるメモリ混載ＬＳＩにおけるメモリマクロの構成とそのアドレス割り付けを示す図である。
【図２】同実施の形態のメモリマクロについて他の構成とそのアドレス割り付けを示す図である。
【図３】同実施の形態のロウ側構成変更回路とロウデコーダ部の構成を示す図である。
【図４】同実施の形態のカラム側構成変更回路とカラムデコーダ部の構成を示す図である。
【図５】図３及び図４に用いられるマルチプレクサの構成を示す図である。
【図６】異なる製品上の３つのメモリマクロの構成例を示す図である。
【図７】同３つのメモリマクロの構成を変更した例を示す図である。
【図８】同３つのメモリマクロの構成を変更した他の例を示す図である。
【図９】別の実施の形態のメモリ混載ＬＳＩにおける３つのメモリマクロの構成を示す。
【図１０】同実施の形態のメモリマクロの構成変更の様子を示す図である。
【図１１】同実施の形態のカラム側構成変更回路とカラムデコーダの構成を示す図である
【図１２】他の実施の形態でのカラム側構成変更回路の構成を示す図である。
【符号の説明】
１…メモリマクロ、２…メモリセルアレイ、３…ロウデコーダ、４ａ，４ｂ…カラムデコーダ、５ａ，５ｂ…構成変更回路、５１ａ〜５１ｄ，５３ａ〜５３ｄ…マルチプレクサ。
Claims (5)
- ロウアドレス及びカラムアドレスによってアドレスが構成されロウ及びカラムの大きさが変更可能なメモリ回路と、
ロウ及びカラムの大きさが異なる複数通りのメモリ回路に対して共通のテストプログラムを適用するために、前記ロウアドレス及び前記カラムアドレスについて外部アドレスと前記メモリ回路の内部アドレスとの割り当てを切り換え、ロウ及びカラムの大きさのいずれか一方を前記複数通りのメモリ回路に共通する大きさに揃えるように変更する構成変更回路と
を有することを特徴とする半導体集積回路。 - ロウアドレス及びカラムアドレスによってアドレスが構成され、ロウ及びカラムの大きさが異なる構成である少なくとも２つ以上のメモリ回路と、
前記少なくとも２つ以上のメモリ回路に対して共通のテストプログラムを適用するために、前記ロウアドレス及び前記カラムアドレスについて外部アドレスと前記メモリ回路の内部アドレスとの割り当てを切り換え、前記少なくとも２つ以上のメモリ回路のロウ又はカラム大きさのいずれか一方を揃える構成変更回路と
を有することを特徴とする半導体集積回路。 - 前記構成変更回路は、
前記ロウアドレスの外部アドレスと固定電位とを切り換える第１のマルチプレクサ群を用いて構成されて、異なる２種の前記ロウアドレスの内部アドレスを発生するロウアドレス切り替え回路と、
前記カラムアドレスの外部アドレスと固定電位とを切り換える第２のマルチプレクサ群を用いて構成されて、異なる２種の前記カラムアドレスの内部アドレスを発生するカラムアドレス切り替え回路とを有する
ことを特徴とする請求項１又は２記載の半導体集積回路。 - 前記構成変更回路は、通常動作モードとテストモードにおいて外部アドレスと前記メモリ回路の内部アドレスとの割り当てを切り換えるものである
ことを特徴とする請求項１又は２記載の半導体集積回路。 - メモリ回路が複数個集積形成され、
前記構成変更回路は、テストモードにおいて、複数のメモリ回路について、外部アドレスのインクリメントにより連続的にアクセスされるように内部アドレスを割り当てるものである
ことを特徴とする請求項２記載の半導体集積回路。
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