TW574705B - Semiconductor memory device - Google Patents

Description

574705 五、發明說明（1) 【舍明所屬之技術領域】 t:明：關於半導體記憶裝置’特別係關於 之備用記憶單元的半導體記憶裝置為::ί η丰i:明為關於可正確檢測出不良位址程式：it 良的半V體記憶裝置。 飞之私式不 【先前技術】 圖24為顯示習知半導體記憶重 « ^«24t， 列之複數正當々斤β 3有仃列狀排 常陣列90 0之不Λ 正常陣列9〇0 ;含有供補救此正 902 .化昭内Γ良5己憶單元用的備用記憶單元的備用陣列 單元列二、正^卩Γ/止信號intAD而選擇正常陣列9 0 0之記憶 位址，#杏1列邊擇電路904;記憶著正常陣列90 0之不良 据田a = =部位址信號intAD指定不良位址之時’產生 元列的=t職E、’並且指定備用陣列902之備用記憶單 、 址私式電路9 0 6 ;以及依照備用位址程式雷 路90 6的輸出信號，將備用陣列9()2所對應的備用記憶 列驅動至選擇狀態的備用列選擇電路9 0 8。 心 f備用位址程式電路9 0 6中，當分別指定著備用陣列9〇2 =複數列備用記憶單元的不良位址在程式化之情況時，便 分別對應該等不良位址產生内部位址信號i n tAD是否指定 不良位址的信號，並藉由該等信號的OR而生備用列致能信 號SRE。分別對應不良位址配置著備用字線。 " 當備用列致能信號SRE被活化之時，便禁止正常列選擇 電路9 0 4的列選擇動作。所以，在正常陣列9 〇 〇中，當不良

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五、發明說明（2) έ己憶單元列被位址指定的情況時，備用陣列9 〇 2 tyt ^ 用呂 p 早元列便將被驅動至選擇狀態。不良的正常記憶 將被備用記憶單元列所取代，而等效的補救不良記情=歹1 列。藉此使不良記憶單元列被補救，便可改善產品^ ， 在備用陣列9 0 2中，除執行不良記憶單元列之補救的備 用列之外，亦設置有供利用取代正常陣列9 〇 〇中之不 憶單元行而進行補救的備用行。 u己 圖25為顯示譬如日本特開平丨號公報中所揭示 的不良位址程式電路構造圖。在此圖25所示不良位。不 電路9 0 6中，依照列位址位元RA〇〜RAn與互補列位址位王元^ /RA0〜/RAn，而執行不良位址是否被指定的特定。 在圖25中，此不良位址程式電路9〇6係包括有··於各自 極中接收列位址位元ra〇〜RAn的N通道M〇s電晶體T別〜 ;於各自間極中接收互補列位址位元/RAO〜/RAn的N通道 mos電晶體ZTRa〜ZTRn ;分別連接於各M〇s電晶體trq〜TRn 與判斷節點912之間的熔絲元件FU〇〜FUn ;分別連接於各 M0S電晶體ZTR0〜ZTRn與判斷節點912之間的熔絲元件ζρυ〇 〜ZFUn、，以及依照預充電指示信號zpR將判斷節點gig預充 電至電源電CVcc位準的p通道MqS電晶體91 ◦。#此判斷節 ”、、占912中輸出備用列致能信號SREi。刪電晶體丁〜丁心與 ZTR0〜ZTRn的各源極則連接於接地節點。 在圖2 5所不不良位址程式電路g 〇 6中，當指定不良位址 之二曰轉成Η位準之位元所對應的熔絲元件將隨雷射光等 的月匕里線而熔斷。譬如在不良位址當位址(ra〇…=

574705 五、發明說明（3) (100···01)之情況，熔絲元件 1?1|0與{?1111、及 ZFU1 至 ZFUn-1 將被炼斷。 當無不良位址存在的情況時，所有熔絲元件均將維持於 非熔斷狀態。 ' 分別對備用列配置著不良位址程式電路，在列選擇時， 若備用列致能信號SRE i被活化的話，所對應的備用列（字 線）將被驅動於選擇狀態。對正常列選擇電路9〗〇依照對各 備用列所配置的不良位址程式電路輸出信號別以之⑽，產 生備用列致能信號SRE。 在預充電循環中，列位址位元RA〇〜RAn及/RA〇〜/RAn將 均處於L位準，而判斷節點9丨2的放電路徑則被阻斷，判斷 節點91 2將經由M0S電晶體91 0而被預充電至電源電壓Vcc位

、在列選擇動作時，當不良列位址被指定到的情況時，| 為此Η位準之位址位元所對應的熔絲元件將被熔斷，因此 將不存在判斷節點912的放電路徑。所以，備用列致能 唬SREi將維持於Η位準，備用列選擇電路9〇8將被活化，Ό 選擇備用陣列90 2所對應的備用記憶單元列。 J

常列選擇電路904所供應的備用列致能信號sre， iir匕 位址之情況時便依照備用列致能信糊“ 另-方面’當指定到不同於不良位址之位址 *熔絲元件剛〜FUn與2剛〜ZFUn中，供應給 ^ 心之熔絲元件所設置m〇s傳輸閘的位址位元將轉成H位=狀

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所以，判斷節點9 1 2便將被放電於接地電壓位準， 列致能信號SREi將被驅動於L位準，正常列選擇電路9〇4 依照内部位址信號intAD而選擇正常記憶單元列。 致能信號SREi將處於非活化狀態，而備用列選擇 將維持於非活化狀態。 另外，預充電指示信號ZPR在待機週期時將被活化，並 將判斷節點912預充電至電源電壓Vcc位準，且在執行記憶 單元選擇的活動週期時，預充電指示信號zpR將處於H位〜 準，而M0S電晶體9 1 0則將維持於非導通狀態。

在不良位址進行程式化時，當完全執行熔絲元件熔斷的 情況時，備用列致能信號SRE(SREi )將對應是否指定著不 良，址，而轉成電源電壓Vcc位準、或接地電壓L位準，並 確實的將不良記憶單元取代為備用記憶單元，而執行不良 補救。 此外，當此炼絲元件FU(FU0〜FUn)或ZFU(ZFU0〜ZFUn) 的熔斷完全失敗的情況時，即便不良位址被指定到，因為 備用列致能信號SRE(SREi )將轉成L位準，而未選擇備用記 憶單元，因此便未執行不良列的備用記憶單元取代，而未 執行不良補救。此情況下，利用出廠前的產品測試便可檢 測出不良位址的程式不良。 但是’當溶絲元件熔斷執行不完全的情況時，介由不完 全熔斷的熔絲元件將流通著微小電流。 圖2 6為顯示不完全熔斷狀態之熔絲元件狀態的一例圖。 在圖26中，熔絲元件FUi並不完全熔斷，而呈部分連接的

574705 五、發明說明（5) 狀悲。在此狀怨下’若將Η位準的位址位元供應給所對應 之M0S電晶體TRi的話，將從判斷節點912朝接地節點流動 著微小電流I。 ^ 在不良位址指定時，便利用此微小電流I，使備用列致 能信號SRE(SREi )轉成中間電壓位準，並利用此電麼位 準，便產生備用列選擇電路9 0 8執行正常列選擇動作之情 況’以及正4列選擇電路9 0 4被活化而執行正常列選擇動 作的情況。在此情況下’因為混合著執行不良記憶單元補 救的情況’與未執行έ己憶單元補救的情況，因此在動作中 將產生間歇性不良。此間歇性不良的情況，因為不良係在 不良位址中產生的，因此同樣的藉由採用各種測試形式的 測試便可檢測出。 再者，當此備用列致能信號SRE處於中間電壓位準之情 況時，隨此電壓位準，備用列選擇電路9 〇 8與正常列選擇 電路9 0 4將均轉成活化狀態’而產生不良正常字線與備用 字線均被驅動至選擇狀態的多重選擇（字線多重選擇）現

圖27為顯示正常字線NWL與備用字線SPWL之記憶單元排 列的概略圖。在圖27中，在正常字線龍[與備用字線SPWL 交叉方向上，配置著位元線BLO, /BL0〜BLdi，/BLm。該等位 元線BL0，/BL0〜BLm，/BLm分別成對的配設著。對應著正常 字線NWL與位元線BL0，/BL1，…，/ BLm之交叉部而配置著正 常記憶單元NMC。此外，對應著備用字線spwl與位元線 BLO, /BL1，…，/BLm的交叉部配置著備用記憶單元SMC。

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574705 五、發明說明（6) +通常，在記憶單元陣列中，記憶單元MC呈行列狀排列 著’並將連接於正常字線上的記憶單元MC當作正常記憶單 元NMC使用，將連接於備用字線SPWL上的記憶單元當作‘備 用Z憶單元SMC使用。在此記憶單元陣列中，配置著連接 著備用記憶單元SMC與正常記憶單元nmc的圖案。 。。當此不良正常字線NWL具有與備用字線評叽相同的記憶 單兀連接配置之情況時，便可考慮使不良NWL與備用 SPWL呈同時被選擇到的狀態。此情況下，正常記憶單元 NMC與備用記憶單中所儲存的資料，從相同的位 上讀*。此外’當產生多重選擇的情況時，便;复 ，為辨識此種多重選擇的情況了，便產生必須對^ k = tlNMC與備用記憶單元3亂寫入邏輯。 ，況下’便必須在不良位址程式後二生的=丄 常字線肌形成選擇狀態的資料圖案，並將備用勺寫入將正 強制:的驅動於選擇狀態，❿寫入與 常y: 肌所寫入資料之邏輯位準相反的資料圖案/吊子線 在不良字線及所對應的備用字線之 連接圖案不同的情況下，在立 /便。己隱早兀之 接於位元線BL，而在另一字線：記憶單元將連 位元線/BL。所以，在產生多 將連接於互補 與備用記憶單元儲存著相[路i/擇：情况下’將對正常 時，因為將；出：準的資料，在資料讀出 、所寫入資料相同邏輯位準的資料，因此

574705 五 發明說明（7) 便無法檢測出多重選擇。 。。因此’當寫入各種資料型態並執行測試的情況時，因為 單僅檢測出多重選擇，因此便需記憶著不良位址，並將此 不良位址中所寫入的資料圖案、與使邏輯位準反轉的資料 圓案’寫入於備用字線SPWL中。換句話說，必須對備用字 線與所對應的不良正常字線，寫入相反邏輯位準的資料 =案 ^此多重選擇檢測之同時，一併執行將其他各種資 料圖，，存於記憶單元中，而檢測出記憶單元漏電流存在 之測試等之情況時，此資料圖案將受限制，且對測試資料 圖案將產生受限制的問題。 【發明内容】 ，毛明之目的在於提供一種可確實檢測出是否正確執 良位址程式的半導體記憶裝置。 生一目的在於提供一種可正確的檢測出是否產 生纟子f夕重選擇的半導體記憶裝置。 的ίΞ正導置係包括有"亍列狀排列 並連接於各之= 常記憶單元列而配置， 與正常記憶單元共有 二的複數正常字線；依 記憶單元；對應著備用記憶單^仃列狀排列的複數備用 對應列之備用1 m ° ’、、 1而配置，並連接於各自1 常字線位數備用字線；以及供將不= 位址程式電：二：t用產的^ 良位址式是否一致/不-致判斷^部位址與經程式化不 ° 之一致指示信號的電 $ 10頁 \\A312\2d-code\92-01\9H23706.ptd 574705 五、發明說明（8) 路。 本發明的半導體記憶裝置係更包括有：依照外部位址與 一致指示信號，供從複數正常字線與備用字線中選擇所對 應字線的字線選擇電路；以及供將外部位址與複數備用字 線之對應關係予以變更的位址變化電路。 、 【實施方式】 (實施形態1) 圖1為顯示本發明實施形態1的半導體記憶裴置之整體構 造概略圖。在圖i中，半導體記憶裝置係包括有：4組（記憶 體組）BK0〜BK3。此等記憶體組BK〇〜βΚ3相互獨立’且可 將内部記憶單元列驅動至選擇狀態。記憶體組BK〇〜M3係 分別包括有··呈行列狀排列正常記憶單元的正常記憶體陣 列NMA0〜NMA3 ;供補救正常記憶體陣列NMA〇〜NMAf之不良 記憶單元列的冗餘記憶體陣列RMA0〜RMA3 ;以及選擇咳等 正常記憶體陣列NMA0〜NMA3、與冗餘記憶體陣列RMA〇〜 RMA3位址指定列所對應之字線用的列選擇電路〜 RSK3。 列選擇電路RSK0〜RSK3係包括有：分別對應著正常記憶 體陣列NMA0〜NMA3而設置的正常列選擇電路；以及分對 應著冗餘記憶體陣列RMA0〜RMA3而配置的備用列選擇電 路。在冗餘記憶體陣列RMA0〜RMA3中，分別配置著複數列 的冗餘（備用）記憶單元。對應著該等複數冗餘記憶單元列 而配置著備用字線。列選擇電路RSK0〜RSK3係具備有在測 試動作模式時，將冗餘記憶體陣列RMA0〜RMA3之冗餘列

C:\2D-C0DE\92.01\9ll23706.ptd 第 11 頁 574705 五、發明說明（9) (備用字線）位址進行轉換的功能。 換句話說，在測|式勒你卩士 照外部位址而選擇備用字^ ^選擇備用字線之時，便依

間之對應關係變更為測試時：址與備用= 生多重選擇時便從位元^ ==予線選擇時’ U 半導體記憶裝置係更包=邏::Λ不同的資料。 CLK、與決定内部時脈俨有α接收來自外部的時脈信號 致能信號CKE的時脈緩二致盘能：：：⑷⑽…)的時脈 時脈俨轳η牛1 Λ 與來自時脈緩衝器1的内部 ^脈以时，接收來自外部的位址位元AQ〜m 〜 言號ba，而產生内部位址信號的位址 休I / 緩衝器1的内部信號同步，接收來自 部二 Ϊ ΐ 信號/CS，/RAS，/CAS，/WE &DQMU/L，而產生内 m控制信號緩衝器2;依照來自該等位址缓衝 衝器2的信m，將相對於所選擇之記憶體 =的内部控制信號，介由内部路徑5進行傳輸，且將來自 衝器3的内部位址信號，介由内部路徑5傳輸給記憶 〜BK3的控制電路4 ;以及執行該等記憶體組M〇〜 M3的選擇記憶體組與資料之授受的輸出入緩衝器6。 此半導體記憶裝置係為與時脈信號CLK同步進行動作的 同步式半導體記憶裝置，並依照時脈信號CLK邊緣的控制 信號/CS，/RAS，/CAS，/WE及DQMU/L狀態而決定内部動作。 此指號DQMU/L係對上位位元資料與下位位元資料的寫入 附加遮罩的資料遮罩指示信號，包含有：上位位元用資料 遮罩#號DQMU、以及下位位元遮罩指示信號dqml。

\\A312\2d-code\92-01\91123706.ptd 574705 五、發明說明（ίο) 從位址緩衝H3戶斤產生的内部位址信號，亦可利 電路4内所設置的預解碼器進行預解碼，並將此位址；： 石馬仏唬供應給記憶體組BK0〜BK3。此外，取代此 址緩衝器3的内部位址信號，亦可在内部路徑5的控|位 傳輸給記憶體組BK0〜BK3，並在記憶體組ΒΚ〇〜β 内部位址信號的預解碼與解碼。 f進行

圖2為顯示依照本發明實施形態丨之檢測出字 (多重選擇）的方法原理的概略圖。在圖2中，正重^擇 為不良字線，被取代為備用字線SPWL〇。此 I :線NWL 用字線SPWL1則供當利用取代其他的不良正 的備 補救時所用。首先，考岸隨熔蛘_彳 攻而進行 選擇的情況。此情況下’備用字細 子當線夕重

TJ, ： ： ί f ^SPWU 線NWL中產生夕重選擇的情況時，依照位 予 資料圖案DPT。將被寫入該等的備用字線sp : ’同； NWL中。 ’、正吊予線 另一方面，備用字線SPWL1將被 到 此備用字線SML1將儲存著資料 ，對 資料圖案DPT1。換句話褚，私财案- ”相反形式之

II 字線NWL與備用字線SPWL°〇中，蚀，=線配對儿P，在正常 NT(=ST0)與ST0。另外，斜’：存者同一邏輯位準的資料 資料NT與ST0、及邏輯位i、用字線SPWL1則儲存著該等 在執行此資料寫入之V，相反的資料STl。 址。此情況下，位址轉彳便執行位址轉換而指定列位 轉換僅對備用字線施行。當指定到不

574705 五、發明說明（Π) 良位址並選擇到備用字線SPWL〇之時，便取代備用字線 SPWL0，而改為選擇備用字線SPWL1。因為此時將產生多重 選擇’因此正常字線NWL亦將被選擇到。此情況下，便對 位元線配對BLP讀出資料NT與ST1。該等資料Ντ與灯】乃屬 於相反邏輯位準的資料，在位元線配對中將產生資料 的衝突’而隨感測放大器讀出不定資料。 f放大器所讀出的資料係不同於期待值。所謂隨 =所讀出㈣的狀g ’係指在除正常字細L 良忑It早凡之外的所有正常記憶單元中經 維持著對備用字線SPWL0與^叽！經常反 2備用字線spuo與正常字線NWL寫：同=;=的 條件下，採用各種資料圖案進行測 4式貝枓的 線SPWL0被分配到的位址以 “因為相關此備用字 產生多重選擇。 A 產生不良’因此便可判斷為 個ίί圖=生的情況時，因為“ 選=”時，亦仍可夂：：:以=間歇性多重 在此備用字線的位址指定 冰Γ 選擇。 間之對應關係的變更，係A ^ 外°卩位址與備用字線位址 可藉由不良位址程式電路字線構造的情況時， 而實現。在對不良正常字線：用線間之對應關係的切換 將不良位址程式電路的輪出=二枓寫入時，便強制性的 擇不良正常字線。在對傷用持於非活性狀態，並選 行位址轉換（不良位址程于綠進行資料寫入時，並未 飞電路的輸出轉換），而是 \\A312\2d-code\92-01\91123706.ptd 第14頁 574705 五、發明說明（12) 部位址，對備用字線進行資料寫入 位址轉換。 在貝抖碩出時則執行 換句話說，當通常的非階層字 線SPWL0與SPWL1中將分別配置 j構&之h況時，備用字 式電路。所以，此情況下，夕=存有不良位址的熔絲程 便是切換不良位址程式電路的：n::時，位址轉換 用字線SPWU指定時用字線SPWU ，而當備 XJ k释備用字绩 對不良正常字線便被要求儲存和反資：L〇匕情況下’ 因為記憶單元不良在隨粉4 i 、枓圖案的條件。通常 處產生的機率較高，記憶體陣列内聚集部分 可能性頗高。戶斤以，嬖如：：將同時變成不良狀態的 -如在此情況下，在偶鉍 數行位址中’因為將儲存著不同的資料圖φ，與奇 資料圖案。f備用子線㈣〇與则分㈣存著不同 造係當由主字線與副字線所構成 嫩時，便如後述詳細說明般，因為依主字線=造 ::良記憶早兀列的補因此便將對此副字線的位仃 在檢測出多重選擇時進行轉換。 ’ 另外，當在字線非階層構造中，備用字線僅配一 情況時，便對偶數位址與奇數位址依形成棋盤狀 之方式寫入資料，並在多重選擇檢測時，因為藉由對=二 字線執行偶數位址與奇數位址間的位址轉換，在備 選擇時，將從正常字線的記憶單元中’讀出不同於此二f

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— 字線中所儲存資料圖案的資料，因此便可檢測出多重選 擇。 士如上述’若依照本發明實施形態1，在多重選擇檢測 時’以轉換備用字線所分配到的位址的方式予以構成，藉 由對該等備用字線寫入相反資料圖案，便可輕易的檢測出 多重選擇。 士此外，、位址轉換亦可在資料寫入時執行，而在資料讀出 日可則未執行位址轉換。僅要在資料寫入時與資料讀出時， 對備用字線的位址對應關係不同的話便可。 (實施形態2 ) 圖3為顯示本發明實施形態2之半導體記憶裝置的重要部 分構造的概略圖。在圖3中，概略地圖示一個組中的記憶 體陣列構造。在圖3中，於正常記憶體陣列龍a中，配設著 主字線與副字線。在圖3中，代表性地圖示正常記憶體陣 列NMA中之一個正常主字線NMWL、以及對應此正常主字線 NMWL所配置的4條正常副字線NSWL0〜NSWL3。 分別對應著正常副字線NSWL0〜NSWL3配置著正常副字驅 動eNSWDO〜NSWD3。該等正常副字驅動器NSWD0〜NSWD3係 分別依照正常主字線NMWL上的信號、與來自正常副字線解 碼器11的副解碼信號NSD0〜NSD3CNSD0〜3)，分別將所對 應的正常副字線NSWL0〜NSWL3驅動於選擇狀態。正常副字 線解碼器1 1則將副字線位址SRA進行解碼，並產生副解碼 信號NSD0〜NSD3。 此外，正常主字線NMWL則將主字線位址MRA進行解碼

C-\2D-C0DE\92-01\91123706.ptd 第16頁 574705 五、發明說明（14) 並依照產生正常主字線選擇信號的正常主 輸出信號，驅動於選擇狀態。此正常主字衄t斋1 〇之 =:能信號NRE處於活化狀態時便執行解碼馬動了，？ 二吊列致J k _E處於非活化時’此解： 禁止，而正常主字線NMWL則保持非選擇狀態。f便將被 在冗餘記憶體陣列中，備用記憶單元將^行列 在此冗餘記憶體陣列RMA中，亦配置著階層 用字線。換句話說’配置著備用主字細n 的備 備用主字線SMWL而配置的4條備用副字線SSWL〇二^者此 分別對備用副字線SSWL〇 〜SSWL3配置著 SSWD0〜SSWD3。 叫子⑨動裔 代= 設計著:將經此備用主字線峨所取 二之不…主子線位址予以記憶的不良位址程式電路 ，以及依照來自此不良位址程式電路丨2 將；”字線_… 子線解馬1 3。不良位址程式電路丨2並依照主 與所記憶的不良位址而產生正常列致能信號nre，且、 給正常主字線解碼器丨〇。 徒供 備用主字線解碼器丨3係等效的驅動電路，且當來 位址程式電路1 2的備用列致能信號SREF被活化時，=良 對應的備用主字線SMWL驅動於選擇狀態。 等所 ^外二對備用副字線SSWL0〜SSWL3設計著：依照測 ，曰示彳5號TE而轉換副字線位址SRA的備用位址轉換敗 1 4，以及依照來自備用位址轉換電路丨4的備用位 而產 第17頁 \\A312\2d-code\92.01\91123706.ptd 574705

生備用副解碼信號SSD0〜SSD3 供田” A、 備用主字線SMWL之選擇時更3=:字線解碼器15。在 、评呀’便依照來自口 15的備帛副解碼信號SSD0〜SSD3 驅 ss〜刪中的任何者，並將所對應的備用 SSWL(SSWL1 〜SSWL3中之任何者）驅動於選擇狀態j 了線 一先前並未設置此備用副字線解碼器15，而共通的對正 副字，與備用副字線供應著來自i常副字線解碼器！ 1的副 解碼信號。所以，在主字線被取代的情況時，正 NSWL0〜NSWL3將分別被備用副字線SSWL〇 〜SSWL3所取代。 該等正常副字線NSWL0〜NSWL3所分配到的位址係與各備用 副字線SSWL0〜SSWL3所分別被分配到的位址相同。 在正常字線NWL與SMWL的交叉方向上配設著位\線配對 BLP。在此位元線配對BLP中’沿行方向依指定形式配置著 記憶單元。 圖4為顯示正常記憶體陣列與冗餘記憶體陣列中，記憶 單元的配置概略圖。在圖4中，記憶單元係以2位元的記憶 單元為單位呈行列狀排列著。在此正常記憶體陣列與冗餘 記憶體陣列中，連續的重複同一形式，並配置著記慎單 元。在圖4所示配置中，於行方向中，以4列為單位，重複 著同一形式而配置著記憶單元，於列方向上，每隔i行配 置著記憶單元。 在此連續重複同一形式而所配置的記憶單元中，將使用 於不良記憶單元補救的記憶單元當作備用記憶單元SMc使 用，而此外的其餘記憶單元則當作依照位址信號而存取的

574705 五、發明說明（16) 正常記憶單元NMC使用。所以，該等正常記憶單元NMC與備 用記憶單元SMC，在同一陣列區域中便依同一形式重複配 置且具有同一構造。 對應著記憶單元行配設著位元線配對BLP0與BLP1。位元 線配對BLP0係包含有位元線BL0與/BL0，而位元線配對 BLP1則包含有位元線BL1與/BL1。 對應著記憶單元的各列配置著副字線。在圖4中乃圖示 著正常副字線NSWL0〜NSWL3與備用副字線SSWL0〜SSWL3。 正常副字線NSWL0〜NSWL3係對應著正常主字線NMWL而配 置’備用副字線SSWL0〜SSWL3則對應著備用主字線SMWL而\ 配置。 各個記憶單元SMC與NMC係包括有：連接於所對應位元線 的位元線接點1 9、對應著所對應之副字線交叉部而形成的 記憶電晶體2 0、以及連接於記憶著資訊之電容器的記憶單 元接點2 1。換句話說，該等備用記憶單元SMC與正常記憶 單元NMC係具有1電晶體/1電容器型的記憶單元構造。位元 線接點1 9係在行方向上交互相隔二條副字線，相對於位元 線BL與/BL·而所形成的。針對一條位元線BL或/儿，每隔4 條副字線配置著位元線接點1 9。在列方向上，此位元線接 點1 9係將一條位元線隔開間隔而形成的。所以，對爽著位Ο 兀線配對其中一位兀線與副子線的交又部配置著記惊單 元。 當配置者此s己憶早元的情況時’正常副字線N § W L 0盤 NSWL1、及備用副字線SSWL0與SSWL1，便與所配置著的記

\\A312\2d-code\92-01\91123706.ptd 第19頁 574705 五、發明說明（17) 憶單元形式相同。此外，正常副字線NSWL2與NSWL3、及備 用副字線SSWL2與SSWL3，則與所連接的記憶單元形式相 同。 對位元線配對BLP0設置有：當活化時，便將位元線BL0與 /BL0預充電至中間電壓VBL且均等化的等化器BQ1 ;當活化 時，便檢測從位元線BL0與/BL0中所讀出的資料進行放大 的感測放大器SA0 ;以及依照來自行解碼器26的行選擇信 號CS0，將感測放大器SA0連接於内部資料線1〇與/丨〇上的 行選擇閘CSD0。 對位元線配對BLP1同樣的設置有：將位元線bli與/bli在· 活化時，便預充電至中間電壓VBL且均等化的等化器BQ1 ; 以及當活化時’便檢測從位元線BL 1與/BL1的電位差並進 行放大的感測放大态S A1。雖在圖4中並未明確的圖示，但 是鄰接感測放大器SA1設置有行選擇閘，並依照來自行解 碼器26的行選擇信號CSL1，使此感測放大器SA1'連接於其 他的内部資料線。 ’、

對正常副字線NSWL0〜NSWL3配置著副字驅動器電路“ 並對備用副字線SSWL0〜SSWL3設置著副字驅動器電路24 副字驅動器電路22係包括有圖3所示的正常副字驅動器 NSWD0〜NSWD3，副字驅動器電路24則包括 ； 副字驅動器SSWD0〜SSWD3。 π固《3尸/Γ7Γ備月 =顯示”所示不良位址程式電糾 在圖5中’不良位址程式電路”係包括有 收預解碼信號X0〜Xk _通道M〇s電晶體TQ '間=

574705 五、發明說明（18) 接於判斷節點25與該等N通道M〇S電晶體TQ0〜TQk之間的熔 絲元件FLO〜FLk ;在預充電指示信號ZSRp活化時便導通， 並將電源電壓Vcc傳輸給判斷節點25的？通道M〇s電晶體 26 ;將判斷節點25的信號予以反轉的反相器27a ;將反相 器27a的輸出信號予以反轉，並產生備用列致能信號SRE{r 的反相态2 7b ;依照反相器27a之輸出信號而選擇性的導 通，並在導通時，將電源電壓v c c傳輸給判斷節點2 5的p通 道M0S電晶體28 ;以及將判斷節點25上之信號予以反轉的3 段縱向連接反相器29a〜29c。從反相器29c輸出正常列致 能信號NRE。 M0S電晶體TQ0〜TQk之源極係分別連接於接地節點。 在此圖5所示不良位址程式電路丨2構造中，當不良位址 指定時，對應著轉成Η位準之預解碼信號的熔絲元件叮將 被熔斷。所以，在不良位址指定時，因為放電路徑被阻 斷，因此判斷節點25便維持於經M0S電晶體26預充電的電 源電壓Vcc位準，而備用列致能信號SREF則維持於η位準\ 此外’此時來自反相器29c的正常列致能信號NRE則將轉 I λ^Τ r\ M0S電晶體28乃為在活動週期時，使預充電指示信號 ZSRP轉成Η位準，且當M0S電晶體26呈截止狀態時，於^;声 位址指定時，防止判斷節點2 5變成浮置狀態而設置的。又 如圖5所示不良位址程式電路12構造般，當熔絲元件fl〇 〜FLk中至少其中一個熔絲元件不完全熔斷時，判斷節點 2 5的電壓位準便將經由漏電流而變化為中間電壓位準。· 此

\\A312\2d-code\92.〇l\91123706.ptd 574705 五、發明說明（19) 情況下，反相器27a的輸出信號亦將呈中間電壓位準。& 此狀態下，於活動週期中，即便M0S電晶體26呈截止狀 態，M0S電晶體28仍將呈導通狀態，並從電源節點將電流 供應給判斷節點2 5，俾使判斷節點2 5維持於中間電壓位& 準。 當反相器29a之輸出信號較低於反相器29b之輸入邏輯餘 限電壓時，備用列致能信號SREF便將維持於η位準。此 口 外，反相器29a與29b之輸出信號同樣的將轉成中間電麼位 準’且當反相器29b之輸出信號較低於反相器29c之輪入邏 輯臨限電壓時，正常列致能信號NRE便將維持於η位^。$ 以，此情況下，備用列致能信號SREF與正常列致能信號 NRE均將轉成Η位準，便將形成執行正常列與備用列弯 擇。 、 、k 再者，判斷節點25的電壓位準將隨漏電流而逐漸下降， 在活動週期開始之後，若備用列致能信號SREF降低至L位 準，士正常列致能信號NRE上升至Η位準的話，同樣的，備 用主字線與正常主字線均將被驅動於選擇狀態， 線的多重選擇。 〜 展王于

Xk另1卜良位址程式電路12亦可取代預解碼信號Χ〇〜 接收互補内部列位址位元r Α與/ r a。 圖6為：：匕所示備用主字線解碼器13構造一例圖。在 hrxtd幻卷用+ _㈣1113 # & :接收活動週期指示 ^RXTD與備用列致能信號SREF的娜 於節點32與接地節點之間，且各㈣中㈣予電串;^接

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kc的N通道M0S電晶體30與31 ;依照AND電路33的輸出信 號，而將節點32電連接於節點35的?^通道M〇s電晶體^ ;依 照預充電指示信號ZSRPP而將高電壓vpp傳輸給節點Μ的？ 通道M0S電晶體36 ;將節點35信號予以反轉的反相器38 ; 將反相器38之輸出信號^反轉，並輸出備用主字、線 信ffZSMWL的反相器39 ;以及當反相器38之輸出信號呈[位 準時便導通，且在導通時便將高電壓vpp傳輸給節點⑼的？ 通道M0S電晶體37。 預充電指示信號ZSRPP係振幅為高電壓vpp位準的信號， 如同預充電指示信號ZSRp的進行變化。 。〜 反=器38與39係其動作電源電壓為接收高電壓νρρ。備 用主字線選擇信號ZSMWL係在選擇時便設定於L位準，而在 非遠擇時則設定於高電壓vpp位準。此乃因為必須對選擇 副字線傳輸高電壓VPP的緣故所致。 、 在此圖6所示備用主字線解碼器1 3構造中，節點32因為 M0S電晶體30與31經常處於導通狀態，因此便將保持於接 地電壓位準^在預充電週期時，預充電指示信號zsRp將處 於L位準狀態，而節點35將經M〇s電晶體36而被預充電至高 電壓VPP，備用主字線選擇信號ZSMWl則將維持於高電壓门 VPP 〇 f預充電週期中，活動週期指示信號RXTD將處於L位準 狀態’AND電路33之輸出信號將處於l位準狀態，M〇S電晶 體34則^截止狀態。此外，反相器38的輸出信號將處於乙 位準狀態，Μ 0 S電晶體3 7則呈導通狀態。

\\A312\2d-code\92.〇l\9ll237〇6.ptd 第23頁 574705 五、發明說明（21) 當活動週期開始之時，預充電指示信號ZSRpp將轉成 電mpp的η位準’而M0S電晶體36將呈截止狀態。此外: 活動週期指示信號RXTD將轉為Η位準。當不良位址 到的情況時，備用列致能信號SREF將處於Η位準，Α〇電路 33輸出信號將轉成Η位準’ M0S電晶體34將呈導通狀能。 =、此，節點35將介由職電晶體34,3{)及31而放電心地節 二=目號將轉成高電細位準，mom 日日肢37將王截止狀怨。此外，來自反相器39 ，擇信號ZSMWL將轉成接地電遂位準的L位準，而備用= 線SMWL則將被驅動於選擇狀態。 子 ¥除不良位址以外的位址姑> 能快速俨垆i 到的情況時，備用列致 月匕极迷彳5號SREF將處於l位準狀態，md 將處於L位準，M0S電晶r 34將二二D電路33的輸出信號 Aσ Μ將維持於截止狀態，借用拿空 、/Η 6^ 3-則將：持於與預充電週期時相同的狀熊。 如圖6所不，當AND電路33之於山产咕本 〜、 MOS電晶體34便將被設定於截止月狀H處於L位準之時， 快速信號SREF在活動^ ^ $ 心斤以，備用列致能 在被放電至L位準之\，匕處於H位準’而節點35 信號SREF降低至L位準沾f精由漏電流使備用列致能快速 悲，而節點3 5則處机 將共隹持於截止狀 信號ZSMWL則維持於選^二置狀，備用主字線選擇 能信號NRE轉成^立準\擇f怨T位準。此時，若正常列致 化，而產生多重選擇。 正吊主字線選擇信號將被活 圖7為顯示圖3所示x # 例圖。在 所不正常主字線解碼器10構造 \\A3l2\2d-code\92-01\91123706. ptd 第24頁 574705

Γ接中地Λ常之主/，線解碼器10係包括有：串聯連接於節點4 2 日盆pm u A% ^ 逑接於電源郎點與節點42間， ^ 即點之間’且其閘極接收預解碼信號X j的？ 通、M〇S毛日日肢44 ’·接收活動週期指示信號”几與正常列 號的AND電路45 ;當AND電路“之輸出信號處於η V通，且導通時，將節點42電耦合於節點47之Ν 通迢M0S電曰曰曰體46，·當預充電週期指示信號^卿處於L位 準時便導通，i導通時便將高電壓vpp傳輸給節點47咐通 道M0S電晶體48a，·將節點47信號予以反轉的反相器…； 將反相杰4 9 a輸出“唬予以反轉而產生主字線選擇信號 ZNMWL的反相裔49b，以及將反相器49a輸出信號導通於[位 準，且在導通時便將高電壓vpp傳輸給節點47的？通道M〇s 電晶體48b。 正常主字線選擇信號ZMWL係在選擇時呈l位準，而在非 選擇時則轉成高電壓VPP位準。所以，反相器49a與49b便 將高電壓VPP當作動作電源電壓而接收。

在此圖7所示正常主字線解碼器丨〇構造中，於預充電週 期時’ AND電路45之輸出信號將處於l位準，m〇s電晶體46 則將處於截止狀態。此外，M〇s電晶體48a將隨預充電指示 信號ZSRPP而轉成導通狀態，節點47則將被預充電至高電 壓VPP位準。對應此，反相器49&之輸出信號將轉成l位 準’且M0S電晶體48b將轉成導通狀態。

-一_丨 I _ 五、發明說明（23) :活動週期開始的話’預充電扔。 電堊VPP位準，M〇S電晶體48a將轉號ZSRPfMf轉成高 動週期指示信號RXTD將轉成η位单截止狀態。此外，活 處於Η位準的話，AND電路45之卡^若正常列致能信號NRE 電晶體46將轉成導通狀態。若信號將轉成Η位準，M0S 位準的話，MOS電晶體43盘44便將^馬信號Xi與以均處於Η 晶體40與41則將轉成導通狀態，'轉成截止狀態’而M0S電 電壓位準’對應此，節點4 即點42將被驅動於接地 信號ZNMWL·將轉成w立準。 位準，而主字線選擇 此外，當預解碼信號“與。·中 時，MOS電晶體40與41中至 夕”中一者處於L位準 又MOS電晶體43與“中至少其；_ : : J f截止狀態， 以，節點42將轉成電源電射 ’ ^成¥通狀態。所 與汲極電壓均將轉成電源請：：準 態，具有將節點42與節點47予以電/ 地、導、狀曰 的功能。目而節點47將維持高電壓νρρ位^，而 晶體 擇信號ZNMWL將維持高電壓νρρ位準。 攻選 在此活動週期中，當正常列致能信號nre處於l位準之 二呈A二電二”,的，？信产將▲處於L位準，而M0S電晶體46 、 、 恶，主子線選擇信號ZNMWL·將如同預充電時， 維持於高電壓VPP位準。 再者，在活動週期時，預解碼信號將被未圖示的電路所 問鎖著，若正常列致能信號NRE從[位準上升至H位準的 活，MOS電晶體46將呈導通狀態，節點47便將依照預解碼 \\A312\2d-cocle\92-01\91123706.ptd 第26頁 574705 五、發明說明（24) 信號X i與X j而被放電於技从Φ厭/ 當此正常主？線選擇信號ZMWL纟感測放大器活化後被驅 ，於選擇狀態的情況時，便依照連接於制副字線的記憶 早：貝:料而確定位元線電位’雖將抑制受不良位元資料的 =良ί響，但是卻將產生消耗功率增加的問題。若在感測 1 ^ '舌化月'」，便使正f主字、線選擇信號ZMWL被驅動於選 擇狀怨的話，不良記憶單元的資料將對連接於備用副字線 上的記憶單元資料造成不良影響，而無法讀出正痛的資 料。此種多重選擇將利用下所詳述構造而檢測出。 圖8為顯示圖3所示備用位址轉換電路丨4構造之一例圖。 在圖8中，將合併圖示著備用副字線解碼器丨5的預解碼電 路1 5 A構造。

匕在圖8中，備用位址轉換電路14係包括有：接收測試模式 =不“號TE的反相器5 0 ;依照測試模式指示信號1£：與反相 的5 0之軚出佗號，將互補列位址位元/ R a 〇傳輸給節點π的 CMOS傳知閘5 1，依照測試模式指示信號丁£與反相器5 〇之輸 出信號，而與CMOS傳輸閘51互補式地導通，且在導通時， ，列位址位元RA0傳輸給節點託的“⑽傳輸閘52 ;依照測 ”式板式指示化號了£與反相器5 〇之輸出信號，而選擇性地導 通’且在導通時，將列位址位元“〇傳輸給節點57的“⑽ | 傳輸閘5 3 ;以及依照測試模式指示信號TE與反相器5 0之輸 | 出信號，而與CM0S傳輸閘53互補式地導通，且在導通時， 丨 將互補列位址位元/RA0傳輸給節點57的CMOS傳輸閘54。列

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位㈣元M0與/RAO係由圖！所示位址緩衝器3所產生的。 猎由此列位址位tlRAO以指定位址的偶數/奇數。當測試 拉式指不信號TE處於Η位準之時，CM〇s傳輸閘52與“便將 導通，並對節點55與57傳輸列位址位元“〇與/]^4〇。反 之，當測試模式指示信號以處於L位準之時，CM〇s傳輸閘 51與53便將導通，並對節點55與57傳輸列位址位元“ RA0。 ” 所以，藉由變更測試模式指示信號^之邏輯位準，被傳 輸此互補列位址位兀RA0與/RA0的節點將互換。藉由此列 位址位兀RA0與、/RA0的位置交換，便等效的執行列位址位 元RA0之邏輯位準之反轉操作。換句話說，藉由此位址位 兀RA0與/RA0的位置交換，便執行偶數位址與奇數位址的 交換。

備用副字線解碼器1 5之預解碼電路丨5A係包括有··接收節 點55之位元與位址位元/RA1wNAND電路6〇 ;將“〇電路6〇 之輸出信號予以反轉，並產生預解碼信號χ〇的反相器61 ; 接收節點57之位元與位址位元/RA1的“肋電路62 ;接收 NAND電路62之輸出信號並產生預解碼信號χι的反相器63 ; 接收列位址位元/RA0與RA1的NAND電路64 ;將NAND電路64 之輸出信號予以反轉，並產生預解碼信號χ2的反相器65 ; 接收列位址位元/RA0與RA1的NAND電路66 ;以及將NAND電 路66之輸出信號予以反轉，並產生預解碼信號χ3的反相器 6 7。利用5亥專預解碼信號X 〇〜X 3 ’可分別指定備用副字線 SSWL0 〜SSWL3 °

丨— 五、發明說明（26) 此圖8所示預解找$ 路6 0, 62, 64與66係分电別路二：^型預解碼電路，NAND電 準之時，便輪出L位準。 予的列位址位元均處於Η位 圖9為顯示備用副字 在圖9中，備用副字二^之解碼部構造概略圖。 ;預解碼信轉= 解碼信號SD0與ZSD0的 \號KXTD，而產生互補預 XI與活動週期指示信號 曰，碼态70a ;依照預解碼信號 與ZSSD1的備用副解〜哭’=產生備用副解碼信號SSD1 備用副解$哭7心.產生備用副解碼信號SSD2與ZSSD2的 示：二:：產生？ 副解碼器70d。 備用田1解碼信號SSD3與ZSSD3的備用 =用=碼信號SSD〇〜SSD3係振幅處☆高電壓vpp位準 於ΐ源带屙v互彳補盘備用副解碼信號ZSSD0〜ZSSD3係振幅處 合：椹、B: 土广考立準狀愁。備用副解碼信號SSD〇 〜SSD3係 =擇4 ’便處於高電壓VPP位準狀態，而在非選擇時則 a壓位準狀態。此外’互補備用副解碼信號 .〜SSD3係所對應副字線為選擇之時便處於接地電壓 位準’而所對應的副字線呈非選擇狀態之日寺’便處於電源 電壓V c c位準。 正#副子線解碼器1 1係具有如同圖8與圖9所示預解碼電 路1 5A與解碼部1 5β相同的構造，並依照從位址緩衝器所提 供的位址位元RA〇與RA1，而產生正常副字線解碼信號。對

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574705 五、發明說明（28) 準。 碼二’二字/線SWL便將依照主字線選擇信號ZMWL及副解 ^就SD與ZSD，而被驅動至高電壓vpp位準、或接地電壓 圖Η為顯示當測試模式指示信號TE處於L位準時的列位 位tlRAI與RA0、及備用副字線間的對應關係圖。在圖】】 ΓΜη’ςί測試模式指示信號TE1處於L位準之時’圖8所示 另I if閘51與53將呈導通狀態，而節點55與節點57便分 另被傳輸列位址位元^所以，當列位址位元 (RA^^AO)為^(^(^^(丨^及^^之時’便各預解 碼k唬X0’ XI，X2’ X3將分別被驅動至選擇狀態。該等預解 碼信號X0〜X3將分別對應於備用副字線SSWL〇 〜sswu，並 =由列位址位元1^1與1^0所示的位址，藉由依序增加而 備用副字線SSWL0〜SSWL3依序被選擇。 圖1 2為顯示當此測試模式指示信號了£處於η位準時的列 2址位元RA1與RA0、及備用副字線間之對應關係概略圖。 ¥測試模式指示信號ΤΕ處於η位準之時，圖8所示“⑽傳 閘52與54將呈導通狀態，i對節點55與節點57分別傳 列位址位元RA0與/RA0。所以，當列位址位元（RA1，RA〇)從 (〇,〇)依序增加一個而指定至（1，υ的情況時，預解碼信號 便依XI，ΧΟ, Χ3及Χ2的順序被驅動至選擇狀態。換句話說， 偶數位址將轉換為奇數位址，而奇數位址則轉換為偶數位 址。所以，相關副字線，備用副字線sswu，SSWL〇， SSWL3及SSWL2亦將依此順序而依序的被選擇。

η

\\A312\2d-code\92-01\91123706.ptd 第31頁 574705 五、發明說明（29) '~' 圖1 3為顯示此備用副字線SSWL0〜SSWL3與所對應正常副 子線N S W L 0〜N S W L 3間之列位址位元對應關係概略圖。在圖 1 3中，當測試模式指示信號TE處於L位準之時，正常副字 線NSWL0〜NSWL3將分別對應於備用副字線SSWL0 〜sswu。 此外，當將測試模式指示信號TE設定於Η位準之情況 時，備用副字線SSWL0將對應於正常副字線NSWL1，而備用 副字線SSWL1則將對應於正常副字線1^叽〇。此外，備用副 字線SSWL2與SSWL3將分別對應於正常副字線NSWL3與 NSWL2。 〆、 所以’當在偶數列位址與奇數列位址處，隨寫入在行方> 向上資料邏輯位準不同的棋盤狀資料，而產生多重選擇的 情況時’因為不同的資料圖案將由同一位元線上讀出，因 此感測放大器便無法執行讀出對應於期待值的資料。將利 用感測放大器而放大並經閂鎖之資料讀出於外部，並在與 期待值資料圖案進行比較之後，便可檢測出不良。 如圖14所示’備用副字線SSWL〇與％^!、及正常副字線 NSWL0與NSWL1乃其所連接記憶單元的配置形式相同，且正 常副字線NSWL0與NSWL3、及備用副字線SSWL2與SSWL3則其 所連接記憶單元的配置形式相同。所以，如圖丨4所示，當 對偶數列位址與奇數列位址寫入邏輯位準不同之資料的情餐 況時’於同一位元線上產生多重選擇之情況下，將讀出邏 輯位準不同的資料。 考慮如圖14所示般，正常副字線NSWL0與NSWL1，分別對 應於與位元線BL的交又部，而配置著正常記憶單元NMC，

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且f備用副字線SSWL0與SSWL1中，對應於與位元線BL的交 又4配置著備用記憶單元SMC的狀態。 、。對正常副字線NSWL0的正常記憶單元NMC寫入Η位準資 =’並在正常副字線NSWL1的連接正常記憶單元NMC中健存 著t位。準的資料。同樣的，在備用副字線ssWL〇的連接備用 °己單元SMC中儲存著Η位準資料，並於備用副字線sswu 的連接備用記憶單元SMC中儲存著l位準資料。 當產生多重選擇的情況時，於未執行位址轉換的情況 下’備用副字線SSWL0與正常副字線NsWL0將同時被選擇 =，此情況下，便將從位元線BL中讀出H位準資料。當正 常記憶單元MSC屬於非不良記憶單元的情況時，因為將從 位元線頃出與寫入資料相同的資料，並經感測放大器而感 、J放大，因此感測放大所放大並閂鎖的資料便將與期待 值資料相同，便無法在外部檢測出此多重選擇。 士另一方面，當測試模式指示信號7£：設定於Η位準之情況 時，備用副字線SSWL1與正常副字線NSWL0在產生多重選擇 $將同時被選擇到。所以，在此情況下，便將從位元線乩 中，由連接於正常副字線NSWL0上的記憶單元讀出Η位準資 料，而由連接於備用副字線SSWL1上的備用記憶單元SMC讀 出L位準資料。所以，在位元線BL上便將產生η位準資料盥 L位準資料的衝突，使讀出資料相抵消，所對應的感測放、 大器便無法正確的讀出記憶單元資料，而將產生讀出不良 現象。藉此，便將感測放大器所放大並問 = 外部，並利用與期待值資料進行比較之後，。:4 =

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574705 五、發明說明（31) 重選擇的產生。 圖1 5為顯示本發明實 方法流程圖。以下，夂听心 +導體記憶裝置的測試 法進行說明。 ‘、、' 圖15 ’針对此多重選擇的檢測方 模式指示信號丁£設^^，=^步驟中，|先將測試 數列位址與奇數列位址而、’ |、所有的列位址，就偶 準不同的棋盤狀形式，性二认至=在行方向上資料邏輯位 寫入資料㈣（步驟S1) 己ϋ陣列中之方式’依序 在此資料的寫入時’已經執 2位…常主字線將被備用主字線所；代良 备依照外部位址而存取並寫入資料的情況時，心/ 指定時，並不限於經常產雙 、不良位址 多重選擇之情況日4i 重、擇。§此種間歇性產生 夕重k擇之f月况柃稭由重複各種 便可檢測出多重選擇的產生。 ％八叩延仃測忒， 但是，確實的因為檢測出多重選擇，因 明般’強制性的將不良列位址所對應 = 狀態(：止冗餘取代）：並對不良列位址所對應的 執灯貝料之寫入。此日τ，當對備用副字線寫人 將正常副字線強制性的全部保持於非選擇狀態。 在步驟s」中，對所有的列位址寫人至少在行方向中形成 棋盤狀的貢料圖案之後，接著便將測試模式指示 定於Η位準。在此狀態下，便從所有的列位址中讀γ資料

\\A3]2\2d-code\92-01\91123706.ptd 第34頁 1· 574705

五、發明說明（32) (步驟S2)。在此步驟S2中，因為執行多重選擇的檢測，因 此僅依序變更列位址，而不良列位址所對應的正常主字線 則將被備用主字線所取代。 其次，將所讀出的資料圖案與期待值資料圖案進行比 較，並根據其比較結果，執行夕重選擇的判斷（步驟S 3)。 所以，在步驟S2中，當利用將測試模式指示信號μ設定 於Η位準，並執行位址轉換而讀出資料，藉此而在對不良 列位址進行存取時產生多重選擇的情況時，便將產生資料 衝突，而讀出與期待值資料圖案不同的資料圖案。所以， 譬如當不良列位址的不良記憶單元資料，與所對應的備用 記憶單元之記憶資料一致的情況下’因為在其餘的記憶單 元中亦將產生資料的不一致，因此便可確實的檢測出多重 選擇。 在圖1 5所示測試方法中，對所有的列位址（相對於不良 位址之包含正常副字線在内的所有副字線），寫入棋盤狀 形式資料，並檢測出多重選擇。此乃在此多重選擇檢測之 同時，亦將執行其他記憶單元漏電流測試等的緣故所致。 但是，當容許執行供多重選擇檢測用的專屬測試之情況 時，亦可僅對此不良位址所對應的正常與備用記憶單元， 並如圖1 6所示，寫入棋盤狀的資料圖案，且執行資料的讀〇 出，而執行多重選擇的檢測。 具體而吕，首先，如圖1 6所示，將測試模式指示信號τε 設定於L位準，並對補救對象的列位址依序寫入棋盤狀形 式（步驟S1 0 )。因為依主字線單位執行不良補救，因此便

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574705 五、發明說明（33) 將依序指定對應於此不良主字 寫入棋盤狀的資料圖案。同樣的，對備用=副字線，並 對應的備用副字線寫入資料。予線，亦對所 並指定不良位址而』行亦：二執行冗餘 *良正常副ϊ線，亦將儲;況時’對所對應的 即便當在資料寫入時並未强 時則產生多重選擇的情H f ’但於資料讀出 於選擇狀態的正常副$ $ ^ ^=料頃出時，對被驅動 便在此情況下，於同時被選當=^寫入。所以，即 的正常與備用記憶單元中 A 人肴用副字線所連接 料，因此便將讀出期=將：存！不同形式的資 測出此多重選擇。 值形式的貧料圖案，便可檢 將測ΐ枳式指示信號TE設定於H位準，並m 救對象的位址中依庠钱： 平並攸此補 出時便執行冗餘取代。复二；:步驟s 11)。在各個資料讀 (步驟S12) ’並根據此比、\’便與期待值形式進行比較 (步驟Sl3)。累此比較結果’判斷是否產生多重選擇 當判斷為產生多重设埋AA &、 + (步驟S14)，而且在牛啡、’月況％，便再度執行熔絲程式 川。此外，當在步結束之後’便再度回歸於步驟 便判斷為正確的執行炫 判斷產生多重選擇的情況時， 藉由僅對此補救,ΐ:程式’並完成此試驗步驟。 便可縮短多重選擇撿、、祕列位址檢測有無產生多重選擇， Μ所需的測試時間，而且因為存取對

\\A312\2d-code\92.〇l\91123706.ptd 第36頁 574705 五、發明說明（34) 象的位址數量較少，因此便可在有限時間内採用各種資料 圖案，確實的檢測出多重選擇。 再者，在上述測試方法中，亦可將測試模式指示信號丁E 設，於Η位準，而執行棋盤狀形式的資料寫入，其次再將 j喊杈式指不信號ΤΕ設定為L位準，再執行讀出資料。此 情況下，在產生多重選擇時，針對備用副字線，因為偶數 位址與奇數位址在資料寫入時與資料讀出時將進行互換， 因此便可正確的檢測出多重選擇之產生。 —再者，在上述說明中，採用對丨條主位元線配置著4條副 ，，的4道階層字線構造。但是，就丨條主字線配置著8條 田J子線的8道階層字線構造，亦可獲得相同的效果。 如上，，依照本發明實施形態2的話，將備用副字線位 址丄在貝料寫入時與資料讀出時，依照測試模式指示信號 變更，而對偶數位址與奇數位址寫人構成棋盤狀形式 的貢料圖t，便可正確的檢測出多重選擇，可檢測出不良 位址程式不良。 (實施形態3 ) 圖1 7為顯示本發明實施形態3之半導體記憶裝置的重要 :分構造的概略圖。在圖17中，纟自副字線解碼器82的副 ，=觸0〜SD3與挪〇〜ZSD3，將共通的供應給正常記 ί·思姐陣列NMA與冗餘記憶體陣列RMA。其中’ 圖示互補副解碼信號ZSD0〜ZSD3。 園（甲並未 對此副字線解碼器82供應著接收列位址位元^〇與rai (RA0，〗）的位址轉換電路8〇之輸出信號。此位址轉換電路 m 第37頁 \\A312\2d-code\92-01\9ll23706.ptd 574705 五、發明說明（35) 80將依照備用列強制信號STE，執行位址轉換動作。 備用列強制信號STE活化時（H位準時）便使備制 性的被選擇到。 子、银® 在正常記憶體陣列中，設古+右垃收$ 7,沾τ h〜L 接補備用列強制信號 ZSTE的正，主:線解碼器84。此正常主字線解碼器係當互 補備用列強制信號ZSTE處於L位準之時便禁止其解碼'動 作。反之，當互補備用列強制信號ZSTE處於Η位之 便將正常列致能信號NRE設定於經常活化狀態，正 線NMWL則不管不良位址的敍七4 ^ 能"…址的耘式如w ’均將被驅動於選擇狀 i擇=址所對應的正常主字線將被驅動於 f圖1 7所不構造中’位址轉換電路8〇 信號STE被活化，且備用副字線被選擇到的情田況備時用列才強執制 Ξ Γ止=Ϊ二補備用列強制信號Z S T E轉成Η位準之情 !8°便使備用列強制信咖呈L位準， 解ί ΐ8= ΪΓΓ依照圖17構造的話，便可將副字線 陵刻RMA μ叮奸L '吊5己憶豉陣列NMA與冗餘記憶體 陣列RMA上，1防止電路佔有面積的增加。 圖1 8為顯示產生此借田石丨* 一 備用列強制信號ZSTE與STE之部分的 有广接收測試模土二 1 8-中二備用列強制信號產生部係包括 AO電路92 :將、L :=信號T_與強制指示信號SRFRC的 AND電路92，將強制指示信細 以及接收反相器90輸出俨? ：：轉的反相“〇， AND雷玖Q4。…兩 唬與測试杈式指示信號TMOD的 攸。路92輸出備用列強制信號STE，而從

574705

五、發明說明（36) ' AND電路94輸出互補備用列強制信號ZSTE。 備用列強制信號產生部更包括有：接收丧ώ 丁 * 艾队水自不良位址程 式電路12之備用列致能快速信號ZSREFF、與Α〇電路94 輸出之互補備用列強制信號的閘電路95 ,·技此門+ A nc ，接收閘電路95之 輸出信號與來自AND電路92的備用列強制信號STE，並產生 備用列致能快速信號SREF的0R電路96 ;桩讲X # ^ “ 接收正常列致能快 速信號NREF、與AND電路92之輸出信號STE的閘電路97 ;以 及接收閘電路97之輸出信號與AND電路94之輸出作號’ ZSTE，並產生正常列致能信號NRE的0R電路98。° ^ 閘電路95係當互補備用列強制信號ZSTE處於[位準之 時’便當作緩衝電路而產生動作，並依照備用列致能快速 信號SREFF而產生輸出信號。此外，閘電路95係當互補備 用列強制信號ZSTE處於Η位準之時，便轉成禁能狀雖，並 輸出L位準的信號。 〜 閘電路97係當互補備用列強制信號STE處於L位準之時， 便當作緩衝電路而產生動作，並依照正常列致能快速信號 NREF而產生輸出信號。而閘電路97係當備用列強制信號 STE處於Η位準之時，便轉成禁能狀態，並將輸出信號固定 於L位準。 此來自0R電路96的備用列致能快速信號SREF乃在備用主 字線解碼器86内產生，並決定備用主字線SMWL的選擇/非 選擇°當備用主字線配置著複數條之情況時，此〇R電路96 所輸出的備用列致能快速信號SREF，將共通的供應給該等 複數備用主字線解碼器。

\\A312\2d-code\92-0i\9H23706.ptd 第39頁 574705

OK電路98亦可分別對應著正常主字線而設置，而且來I 此巧電路98的正常列致能信號觀，#可共通的供應給對 應者正常記憶體陣列NMA上所配置之對應著正常主字線而 配置的正常主字線解碼器8 4。 、另外，不良位址程式電路12之構造係如同圖5所示構 造’各個輸出信號僅改變編號而使用。 再者，位址轉換電路8 〇 取代測滅模式指示信號丁E STE。 號 之構造，乃如同圖8所示構造 ’而改為被賦予備用列強制信 方、本發明實施形態3的半導體記憶裝置之測試 憶裝置之動作進行：明：、圖19,針對圖17所示半導體記 4 t式指示信號TM〇D與強制設定信號SRF^ 式(步驟S20)。其中，亦可僅對相對於不良 的副子線，對偶數位址與奇數位址寫入 4 外’亦可取代此，針對包含不良列之；此 有列位址，執行棋盤狀形式的寫入。之田丨子線在内的所 藉由將測試模式指示信號TM〇D設定 示信號SRFRC設定於L位準，俾使AND為位準，將強制指

ZSTE轉成Η位準，使0R電路98所輸出之輸出信號 轉為Η位準，且不管不良位址之程 申列致能信號NRE 字線依照位址信號進行選擇。 ° ’均可將正常主 其次，將測試模式指示信號誦與強制設定信號剛c 574705 五、發明說明（38) 均設為Η位準。在此狀態下，and 制信號STE將轉為H位準，而〇R =92所輸出的備用列強 號SREF則將轉為11位準。所以，略96的備用列致能快速信 執行位址轉換操作，且對備用 主字線解碼器86便將 位址的交換並寫入資料。 予線執行偶數位址與奇數 在此備用副字線選擇時，AND雷 出信號處於L位準狀態’並使此使反=。的輸 此時1電物的輸出信號將不 =ZSTE轉獻位準。 出信號NREF之邏輯位準如冑，均將乂位址私式電路的輸 常列致能信號_則將被設定於^立以广位準狀態，而正 位址存取時，仍可確實的防止多重。’ P便在不良 能間昭5係、使此互補備用歹,】強制信號ZSTES於L位準狀 〜、"依…、不良位址程式電路的輪出彳士 出信號SREF產生變化。 頂出WSREFF ’使此輸 所以，便可確實的對備用副字 且將偶數位址與奇數位址互拖，偭1 =夕重込擇的現象， 料。 了数 互換便可寫入棋盤狀形式資 其次，將測試模式指示信號丁_設定於L位準。此 、電路92與94之輸出信號阳似咖均將轉成l ^ '。斤以，閘電路95與97便當作緩衝電路而進行動 , =電路96與98亦將當作緩衝電路而進行動作，備^列 能k號SREF與正常列致能信號删將分別依照不良位 式電路所輸出的信號SREFF與⑽肝而產生變化。此二 制設定信號SRFRC的狀態為任意。 $ \\A312\2d-code\92-01\91123706.ptd 第41頁 574705 五、發明說明（39) 在此狀態下’至少將# (執行冗餘取代），並執，救，象=列位址資料依序讀出 (步驟S22 )。然後，依昭^丁所^出一貧料與期待值資料的比較 案的比較結果，執行是否^續出貧料圖案與期待值資料圖 判斷結果，採取熔絲元件產生多重選擇的判斷，並依照此 S 2 3 )。 之在私式等所必須的措施（步驟 在此圖1 9所示動作時岸 位址的轉換。所以，至+ $ “況下，於資料寫入時便執行 正常記憶體陣列MA中寫;;^備用副字線SSWL0〜SSWL3，使 於奇數位址中，並使寫於T數位址中的資料圖案，寫入 偶數位址中。所以，I產；I數位址中的資料，被寫入於 同時選擇備用副字線^^ ’譬如即便 ^ f，i ^ itNSWLO t ^ # ¥ ；, ^ ； l JN^WL〇 5 ^ ^ 用副字線SSWL0中儲存著4 I ^ 3貝枓圖案，而在備 的執行多重選擇產生的者檢:數位址峨^ 再者，即便在此圖i 9所示動 a ^心、 當作多重選擇專屬的測試時库，^ ， b動作流程亦可 元漏電流測試等測試，同時對二二=可與其他的記憶單 試。其中，在步驟S22令Λ針y執有Λ /止空間進行測 副字線空間進行存取。 订良列位址取代的 從圖17至圖19所示構造中，副字線 :冗餘記憶體陣列專屬設置，便可降低電路佔：=備？ 外，電不良正常副字線亦可確實的驅動於 、私此 h “的對不良正常副字線所對應的俤用

574705 發明說明（40) __〜 資料圖案’即便間歇性產生多重選擇的 h况下，仍可確實的檢測出多重選擇。 置、擇的 ^者田、，'至《產生多重選擇的情況時 對不良正常副字線寫入資料。戶斤以，在此情^求；制 對不良列位址的資料寫入時，^ ^ ^ ^ ^ ^ ^ ^ 僅在 定於Η位準的話便可，並益拉///用列4擇信號㈣設 並無特別需要採用圖1 8所示構诰。 如上述，依照本發明之實施形態3的話，乃依至少 :用字線寫入資料時’便執行位址轉換的構田 子線解媽器由正常記憶體陣列與副冗餘記憶體陣列戶 有，而可降低電路佔有面積。 /、 (實施形態4) 圖20為顯示本發明實施形態4之位址轉換電路的構造 圖。.此圖20中所示位址轉換電路99係對應於之前圖3所示 備用位址轉換電路14、或圖17所示位址轉換電路80。 在圖2 0中，位址轉換電路9 9係包括有：接收測試模式指 示信號ΤΕ並產生互補測試模式指示信號ΖΤΕ的反相器丨〇〇 ; 依照互補測試模式指示信號TE與ZTE而選擇性導通，並在 導通時將列位址位元/RA1傳輸給節點105的CMOS傳輸閘 101 ;依照互補測試模式指示信號TE與ZTE而與CMOS傳輸閘 1 0 1互補的導通，並在導通時將列位址位元R A1傳輸給節點 1 05的CMOS傳輸閘1 02 ;依照互補測試模式指示信號TE與 ZTE而選擇性導通，並在導通時將列位址位元RA1傳輸給節 點1 06的CMOS傳輸閘1 03 ;以及依照互補測試模式指示信號 TE與ZTE而與CMOS傳輸閘103互補的導通，並在導通時將列

\\A312\2d-code\92-01\91123706.ptd 第 43 頁 574705

五、發明說明（41) 位址位元/ ]R A1傳輸給郎點1 0 6的C Μ 0 S傳輸閘1 q 4。 當測試模式指示信號ΤΕ處於L位準之時，CM〇s傳輸閘丨〇 j 與103便將導通，並對節點1〇5與1〇6分別傳輸列位址位元 /RA1與RA1。若測試模式指示信號TE轉成Η位準的話，CM〇s 傳輸閘102與104便將導通，並對節點1〇5與1〇6分別傳輸列 位址位元RA1與/RA1。換句話說，在此圖2〇所示位址轉換 電路9 9中，若測試模式指示信號了£轉成H位準的話，列位 址位元RA1與/RA1的位置將互換並傳輸。藉由此列位址位 元RA1與/RA1的位元位址交換，便等效的使位址位元rai的 邏輯位準反轉。 位址 此副解 或圖17 予的列 預解 與列位 接收節 解碼信 與列位 以及接 生預解 該等 線 SWL0

轉換電路99的輸出信號將傳輸給副解碼電路丨5〇。 碼電路1 50乃對應於圖3所示備用副字線解碼器丨5、 所示副字線解碼器82。在隨中，乃圖示著將被賦 位址位元進行預解碼的預解碼電路丨5〇A構造。 碼電路150A係包括有：接收節點1〇5上的位址位元、 址位元/RA0並產生預解碼信號χ〇的AND電路107 ; 點105上的位址位元、肖列位址位元ra〇，並產生預

號X1的AND電路108 ;接收節點m上的位址位元、 址位tl/RAO，並產生預解碼信號^的乂⑽電路丨〇9 ; 收節點106上的位址位元、肖列位址位元RA0，並產 碼信號X 3的A N D電路1 1 〇。 預=信號X0〜X3分別在選擇時，將分別指定副字 〜6 W L 3 0 依照副解碼電路1 5 0内的該等 預解碼信號X0〜X3，而產

574705 五、發明說明（42) 生副解碼信號的電路部分，乃如同圖9所示構造。 圖21為顯示當利用圖2〇所示位址轉換電路9g之情況下， 副字線NSWL0〜NSWL3及SSWL0〜SSWL3、與位址位元 (Rai，rao)間之對應關係模式圖。對正常副字線NSWL()〜 NSWL3，因為並未執行位址轉換，因此不管測試模式指示 乜號T E之L位準與Η位準如何，當列位址位元（r a 1，r a 〇 )為 (〇 ’ 〇 )，（ 0，1 )，（ 1，〇 )及（1，1 )之時，便分別指定正常副字線 NSWL0，NSWL1，NSWL2及NSWL3 。 當測試模式指示信號TE處於L位準之時，便對節點丨〇 5與 1〇6分別傳輸著列位址位元/RA1與“1。所以，此情況下了 預解碼信號X0〜X3係當分別指定10進位數位址〇〜3之時便 被選擇。換句話說，當測試模式指示信號冗處於L位準之 時，備用副字線SSWL0〜SSWL3與正常副字線NSWL0〜NSWL3 便將分別對應著。 若測試模式指示信號TE被設定於Η位準的話，對節點丨〇 5 便將傳輸位址位元RA1，並對節點1 〇6傳輸位址位元/RA1。 所以，此情況下，因為執行位址轉換，因此當列位址位元 (RA1，RA0)為（1，〇)，（1，1)，（〇, 0)及（〇,丨）之時，便分別選 擇備用副字線SSWLO, SSWL1，SSWL2 及SSWL3。 當測試模式指示信號TE處於L位準之時，將產生備用副 字線SSWL0與正常副字線NSWL0的多重選擇。若將測試模式 指不信號TE設定於Η位準的話，在備用副字線“乳^與正常 副字線NSWL2之間便將產生多重選擇。 正常副字線NSWL2與備用副字線SSWL()乃其連接記憶單元 \\A312\2d.code\92-01\91123706.ptd 第45頁 574705 五、發明說明（43) 的配置不同於圖4所示。所以，此情況下，對位址 (1^1，1^0) = (0，0)與（1，0)便依形成棋盤狀形式之方式執4于 資料的寫入。同樣的，對位址（RA1，RA0) = (0, 1 )與（1，；[)= 依形成棋盤狀形式之方式執行資料的寫入。 圖22為顯示此正常副字線NSWL0〜NSWL3及備用副字線 SSWL0〜SSWL3、與一行記憶單元連接的概略圖。在圖22 中，正常副字線NSWL0與NSWL1係分別在與位元線BL的交、 部處分別配置正常記憶單元NMC0與NMC1。此外，針對1 ^ 副字線NSWL2與NSWL3，則對應著與互補位元線/BL之交又^ 部，分別配置著正常記憶單元關(；2與NMC3。 、 所 備用副字線SSWL0〜SSWL3係依如同該等正常副字線 NSWL0〜NSWL3的記憶單元配置，連接著備用記憶單元 以，備用副字線SSWL0與SSWL1係對應著與位元線BL交又土 分別配置著備用記憶單元SMC0與SMC1，針對備用副字線 SSWL2與SSWL3，則對應著與位元線/BL交叉部分別配置〜 備用記憶單元SMC2與SMC3。 考 對正常記憶單元NMC0寫入Η位準資料，此外對正常 單元NMC2則從外部寫入L位準資料。互補位元線/乩乃了 出現與外部資料之邏輯位準相反的資料，因此對正二 單元NMC2貫際上係儲存著}]位準的資料。 μ 同樣的，對備用記憶單元SMC0從外部寫入Η位準 而對備用記憶單元SMC2則從外部寫入L位準資料。所以 即便在此情況下，對備用記憶單元憲2實際’ 位準的資料。 吨什者Η

574705 五、發明說明（44) 當測試模式指示信號TE呈L位準之時，便對備用副字線 SSWL0與NSWL0寫入相同的資料圖案，並對正常副字線 NSWL2與備用副字線SSWL2，儲存著與該等正常副字線 NSWL0與SSWL0的資料圖案，形成棋盤狀形式的資料圖案。 當將測試模式指示信號TE設定於η位準，並指定不良位 址的情況時，於指定到正常副字線以社〇的情況中，於此 情況下備用副字線SSWL2將被驅動於選擇狀態。此外，當 指定到正常副字線NSWL2之情況時，在選擇備用副字線^ SSWL0 。 若考慮當將測試模式指示信號ΤΕ設定為Η位準並讀出資 料的情況下，備用副字線SSWL0被選擇到的狀態。對此情 況，於產生多重選擇的情況下，正常副字線NSWL2將被選 擇到。所以，對位元線BL便讀出備用記憶單元SMC0所儲存 著Η位準資料，然後如圖2 3所示，使此位元線BL的電壓位 準’從中間電壓位準的預充電電壓開始上升。同樣的，在 互補位元線/BL中，將從正常記憶單元NMC2傳輸Η位準資料 互補位元線/BL的電壓位準亦將上升。 所以，因為位元線BL與/BL的電壓位準均將上升，因此 感測放大器便無法將此位元線BL與/BL所出現的電位差， 正確的進行差動放大，而出現不定資料情形。此後，藉由 在外部將期待值資料圖案與讀出資料圖案進行比較，便可 判斷是否產生多重選擇。 相關其他的備用副字線亦相同，對相鄰偶數位址依形成 棋盤狀形式之方式寫入資料圖案，且對相鄰奇數位址亦依

\\A312\2d-code\92-01\9l123706.ptd 第47頁 574705 五 發明說明（45) __ _ 形成棋盤狀形式之方式寫入資料圖案， /BL中便經常產生朝同一方向變化的電塵曰織此在位元線BL與 益將無法執行正確的感測動作，造成不支化’感測放大 資料圖案將被讀出於外部，因此可 I於期待值形式的 再者，此實施形態4的多重選擇檢測動夕重選擇。 J前：實施形態2與3中任-者。所以，在測試亦二^ 日可，亦可將測試模式指示信號TE設定於H位 4焉入 址執行資料的寫入。此外，亦可僅 > 並對列位 位址’執行資料的寫入/讀出。 所關％的列 再者，在此實施形態4 即便對非階層字線構造， 電路之輸出信號、與備用 可執行多重選擇的檢測。

中，亦不僅限於階層字線構造， =同樣的可利用將不良位址程式 子線間之對應關係進行切換，便 再者’副字線的數量不僅限於4條，亦可設計如8條。 一如上述，依照本發明實施形態4的話，依照測試模式指 不信號，而交換備用副字線的上位位址位元位置，便可改 變引起多重選擇的字線之組，且因為該等副字線所連接的 記憶單元之配置形式不同，因此經常產生多重選擇時，便 可使成對的位元線產生朝同一方向進行變化的電壓變化， 便可正確的檢測出多重選擇。 (其他適用例） 在上述說明中，乃例示著將DRAM (動態隨機存取記憶體） 為半導體記憶裝置之一例。但是，僅要藉由熔絲元件的程 式’將不良正常字線以備用字線取代，且該等正常記憶單

574705 五、發明說明（46) 元與備用記憶單元係依共有著行之方式配置的半導體記憶 裝置的話，便均適用於本發明。 如上述，依照本發明的話，依轉換備用字線位址而構 成，可對產生多重選擇的備用列與正常記憶單元列，寫入 不同的資料圖案，便可正確的檢測出不良位址的程式不 良。 【元件編號說明】 1 時 脈 緩 衝 器 2 控 制 信 號 緩 衝 器 3 位 址 緩 衝 器 4 控 制 電 路 5 内 部 路 徑 6 fm 出 入 緩 衝 器 10 正 常 主 字 線 解 碼 器 11 正 常 副 字 線 解 碼 器 12 不 良 位 址 程 式 電 路 13 備 用 主 字 線 解 碼 器 14 備 用 位 址 轉 換 電 路 15 備 用 副 字 線 解 碼 器 15A 預 解 碼 電 路 15B 解 碼 部 19 位 元 線 接 點 20 1己 憶 電 晶 體 21 記 憶 單 元 接 點

V:n

III \\A312\2d-code\92-01\91123706.ptd 第49頁 574705 五、發明說明（47) 22 副字驅動器電路 24 副字驅動器電路 25 判斷節點 26 P通道MOS電晶體（行解碼器） 27a 、 27b 反相器 28 P通道MOS電晶體 29a 〜29c 反相器 30、31 N通道MOS電晶體 32 節點 33 AND電路 34 N通道MOS電晶體 35 節點 36 > 37 P通道MOS電晶體 38 ^ 39 反相器 40、41 N通道MOS電晶體 42 節點 43 ^ 44 P通道MOS電晶體 45 AND電路 47 節點 48a 、 48b P通道MOS電晶體 49a 、 49b 反相器 50 反相器 51^52^ 53 CMOS傳輸閘 55 節點

\\A312\2d-code\92-01\91123706.ptd 第50頁 574705

五、發明說明（48) 57 節點 60 NAND電路 61 反相器 62 NAND電路 63 反相器 64 NAND電路 65 反相器 66 NAND電路 67 反相器 70a 、 70b 、70c、70d 備用副解碼器 72 P通道MOS電晶體 73 ^ 74 N通道MOS電晶體 80 位址轉換電路 82 副字線解碼 84 正常主字線解碼器 86 備用主字線解碼器 90 反相器 92 ^ 94 AND電路 95 閘電路 96 OR電路 97 閘電路 98 OR電路 99 位址轉換電路 100 反相器 第51頁 \\A312\2d-code\92-01\91123706.ptd 574705 五、發明說明（49) 1 0 1、1 0 2 、103 、 104 105 〜106 節點 107 > 108 ^ 109 110 AND電路 150 副解碼電路 150A 預解碼電路 900 正常陣列 902 備用陣列 904 正常列選擇電 906 不良位址程式 908 備用列選擇電 910 M0S電晶體（正 912 判斷節點 /BL 互補位元線 /CS，/RAS， /CAS，/WE，DQMU/L /RA0〜/RAn 互補列位址位 A0 〜A1 0 位址位元 AD0 位址信號 BA 記憶體組位址 ΒΚ0 〜BK3 記憶體組 BL 位元線 BLO,/BLO， 〜BLm，/BLm BL0, /BL0 位元線 BL1,/BL1 位元線 CMOS傳輸閘 AND電路 路 電路（備用位址程式電路） 路 常列選擇電路） 控制信號 元 信號 位元線

\\A312\2d-code\92-01\91123706.ptd 第52頁 574705

五、發明說明（50) BLP 位 元 線 配 對 BLP0 位 元 線 配 對 BLP1 位 元 線 配 對 BQ1 等 化 器 CLK 時 脈 信 號 CS0 行 選 擇 信 號 CSD0 行 選 擇 閘 CSL1 行 選 擇 信 號 DPT0 資 料 圖 案 DPT1 資 料 圖 案 DQML 下 位 位 元 遮 罩 指 示 信 號 DQMU 上 位 位 元 用 資 料 遮 罩 信 號 FL 熔 絲 元 件 FLO ~FLk 熔 絲 元 件 FUO 〜FUn 熔 絲 元 件 FUO 〜FUn，ZFUO 〜ZFUn 炫 絲 元 件 I 微 小 電 流 i n t AD 内 部 位 址 信 號 10,/10 内 部 資 料 線 MC 記 憶 單 元 MRA 主 字 線 位 址 MSC 正 常 記 憶 單 元 NMA 正 常 記 憶 體 陣 列 NMAO 〜NMA3 正 常 記 憶 體 陣 列 第53頁 \\A312\2d-code\92-01\91123706.ptd 574705

五、發明說明（51) NMC 正 常 記 憶 單 元 NMCO,NMC1 正 常 記 憶 單 元 NMC2,NMC3 正 常 記 憶 單 元 NMWL 正 常 主 字 線 NRE 正 常 列 致 能 信 號 NREF 正 常 列致 能 快 速 信 號 NSD0 〜NSD3 副 解 碼 信 號 NSWD 正 常 副 字 驅 動 器 NSWD0 〜NSWD3 正 常 副 字 驅 動 器 NSWLO -NSWL3 正 常 副 字 線 NT,ST1 資 料 NWL 正 常 字 線 NWL1 正 常 字 線 RA 位 址 RA,/RA 互 補 内 部 列 位 址 位 元 RAO 〜RAn 列 位 址 位 元 RMA 冗 餘 記 憶 體 陣 列 RMAO 〜RMA3 冗 餘 記 憶 體 陣 列 RSKO 〜RSK3 列 選 擇 電 路 RXTD 活 動 週 期 指 示 信 號 SAO,SA1 感 測 放 大 器 SD 副 解 碼 信 號 SDO,ZSDO 互 補 預 解 碼 信 號 SDO 〜SD3, ZSDO 〜ZSD3 副 解碼信號 第54頁 \\A312\2d-code\92-01\91123706.ptd 574705 五、發明說明（52) SMC 備 用 記 憶 單 元 SMCO, SMC1， SMC2, SMC3 備 用 記 憶 一 早兀 SMWL 備 用 主 字 線 SPWL,SPWL0 ,SPWL1 備 用 字 線 SRA 副 字 線 位 址 SRE 備 用 列 致 能 信 號 SREF 備 用 列 致 能 快 速 信 號 SREFRC 強 制 設 定 信 號 SREi 備 用 列 致 能 信 號 SRFRC 強 制 指 示 信 號 SSD0 〜SSD3 備 用 副 解 碼 信 號 SSWD 備 用 副 字 驅 動 器 SSWL,SSWL0 〜SSWL3 備 用 副 字 線 STE 備 用 列 強 制 信 號 SWD 副 字 驅 動 器 SWL，SWL0〜SWL3 副字線 TE, TMOD 測試模式指示信號 TQ0〜TQk，TR0〜TRn N通道MOS電晶體 TRi MOS電晶體 VBL 中間電壓

Vcc 電源電壓 VPP 高電壓 XO〜Xk 預解碼信號 ZMWL, ZNMWL 主字線選擇信號

第55頁 \\A312\2d-code\92-01\91123706.ptd 574705 五、發明說明（53) ZPR ZSD ZSMWL ZSREFF ZSRPP ZSSD0 〜SSD3 ZSSD1 〜ZSSD3 ZSTE ZTE ZTR0 〜ZTRn 預充電指示信號 互補副解碼信號 備用主字線選擇信號 備用列致能快速信號 預充電指示信號 互補備用副解碼信號 備用副解碼信號 互補備用列強制信號 互補測試模式指示信號 N通道M0S電晶體

II

\\A312\2d-code\92-01\91123706.ptd 第56頁 574705 圖式簡單說明 — 圖1為顯示依照本發明實施形態1的半導體記憶裝置之整 體構造的概略圖。 ^ 圖2為顯示圖1所示列選擇電路之備用位址轉換態樣 略圖。 圖3為顯示依照本發明實施形態2的半導體記憶裝置敕 體構造的概略圖。 ι Θ 4為顯示依知本發明實施形態2的半 ^ ^ ^ ^ 列部構造的概略圖。 千¥脉。己^衣置之陣 示圖3所示不良位址程式電路構造之一例圖。 =貝示圖3所示備用主字線解碼器構造之一例圖。 圖7為，，，、頁不圖3所示正常主字線解碼器構造之 圖8為顯示圖3所示備用位址轉換電 。 器構造之一例圖。 予線解石馬 圖9為顯示圖3所示備用字線解碼器之解碼部構造 圖 概略 圖1 0為顯示圖3所示副 線 圖11為顯示本發明實施形態2之通常動^ ，圖。 子線與列位址間之對應關係圖。 果時的備用 線 圖1 2為顯示本發明實施形態2之測試模式日士 與列位址位元間之對應關係圖。 才的備用副字 圖1 3為顯示本發明實施形態2之副字 對應關係概略圖。 /、止吊字 圖1 4為顯示本發明實施形態2之正常記憶一 憶單元之寫入資料圖案的一例圖。 早元與備 線間 之 用記

C:\2D.OODE\92-Ol\9ll23706.ptd 574705 圖式簡單說明 圖1 5為顯示本發明實施形態2之表示多重選摆 日丰的叙从 ’里、擇檢測測试 吟的動作之流程圖。 圖1 6為顯示本發明實施形態2變化例之表示吝 m m ^ π小夕直選擇檢 利列4時的動作之流程圖。 圖1 7為顯示依照本發明實施形態3的半導體# _壯φ夕 重要部分的構造之概略圖。 。己彳思义置之 瑪為顯示圖17所示正常主字線解碼器與備用主字線解 馬裔的信號轉換部構造一例圖。 時白圖勺^顯示本發明實施形態3之表示多重選擇檢測測試 时的勤作之流程圖。 圖 圖2 〇為顯示本發明實施形態4之位址轉換電路的構造 <1 圖2 1為顯示本發明實施形態4之正常字線與 應關係圖。 、叫子綠之對 圖=為顯示本發明實施形態4之對正常記憶單元及備用 記憶單元的寫入資料與字線間之對應選擇圖。 =23為顯示圖22所示構造之記憶單元資料讀出時的信號 波形圖。 圖2 4為顯示先 略^，圖。 圖25為顯示圖24所示不良位址程式電路構造之一例圖。 圖2 6為顯示先前之不良位址程式電路的程式不良狀態之 月’J之半導體記憶裝置的重要部分構造之 概 圖 圖27為顯示先前之半導體記憶裝置的正常記憶單元 與備

\\A312\2d-code\92-01\9l123706.ptd 第58頁 574705 圖式簡單說明用記憶單元配置之概略圖。 i

I 1圓_ \\A312\2d-code\92-01\91123706.ptd 第59頁

Claims (1)

1. 574705 六、申請專利範圍 1. 一種半 行列狀排 行列狀排 上述複數 共用行之方 複數正常 置，並各自 複數備用 置，並各自 不良位址 化， 上述不良 式化之不良 號的電路； 並具備有 字線選擇 號，從上述 以及 位址變更 間之對應關 2 ·如申請 述位址變更 通常動作模 與上述備用 導體記憶裝置，其包含有··具備 列之複數正常記憶單元；以及 列之複數備用記憶單元， 記憶單元，係以至少與上述複數正常記 式，配置著複數列；並具備有 ^早 字線，係對應著各上述正常記憶單元列 連接於所對應列的正常記憶單元； 配 Ο 字線，係對應著上述複數備用記憶單元 連接於所對應列的備用記憶單元；以及」而配 程式電路，係將不良正常字線的位址 J从裎式 位址程式電路包括，產生顯示外部位址邀妓 位址是否一致/不一致判斷結果之一扣、_焱程 扣示信 電路，係依照上述外部位址與上述一致护厂 正常字線與備用字線中，選擇所對應的^ =信 電路’係將上述外部位址與上述複數備 係予以變更。 價用予線 專利範圍第1項之半導體記憶裝置，其中， 電路係依據測試動作模式指示信號，依選擇盘 j時互異之備用字線之方式，將上述外部位= 字線間之對應關係予以變更。

   第60頁 C:\2D.C0DE\92~01\91123706.ptd 574705 六、申請專利範圍 3. 如申請專利範圍第1項之半導體記憶裝置，其中，又 具備複數位元線配對，係對應著各上述正常記憶單元行及 上述備用記憶單元行而配置，並連接著各自對應行的正常 與備用記憶單元， 上述位址變更電路，係依選擇與上述不良字線在相關行 方向的記憶單元配置中，依同一形式連接於備用記憶單元 的備用字線之方式，變更上述對應關係。 4. 如申請專利範圍第1項之半導體記憶裝置，其中，更 具備有複數位元線配對，係分別對應著上述正常記憶單元 行與上述備用記憶單元行而配置，並連接著各自對應行的 正常與備用記憶單元， 上述位址變更電路，係依選擇與上述不良字線在相關行 方向的記憶單元配置中，依不同形式連接於備用記憶單元 的備用字線之方式，變更上述對應關係。 5. 如申請專利範圍第1項之半導體記憶裝置，其中更具 備有複數位元線配對，係對應著各上述正常記憶單元行與 上述備用記憶單元行而配置，並連接著各自對應行的正常 與備用記憶單元； 上述位址變更電路，係在通常動作模式時，在與上述不 良位址之不良字線之行方向中，針對記憶單元配置，選擇 依同一形式連接著備用記憶單元之備用字線，且在測試動 作模式時，在與上述不良字線之行方向中針對記憶單元配 置，選擇依同一形式連接的其他備用字線之方式，進行位 址變更。

   C:\2D-C0DE\92-01\91123706.ptd 第61頁 574705 六、申請專利範圍 6·如申請專利範圍第1項之 f備有··複數位元線配對，、係對應著：「扁置，其中，更 打與上述備用記憶單元而配置… 述正常記憶單元 正常與備用記憶翠元；订而配4並連接著各自對應行的 上述位址變更雷放 良位址之不良正常字線:行作模式時，在與上述不 選擇依同一形式連接荖 "，針對記憶單元配置， 式動作核式時，在與上述不良正常字錄1用子線，且在測 式，進行位址變ϊ擇依同一形式連接的其他備用字線之i 7 ·如申請專利範圖楚 述位址變更電路：ί1,項之半導體記憶裝置，其中，上 數轉換。 ’、订上述備用字線之位址的偶數/奇 述二：：：：：第1項之半導體記憶裝置，其中，上 量的記…列= 由對應著指定數 之記憶單元的副字後 、，' 人連接於各自所對應列 上述不良位址A:成：階層彻 程式化並：ΐ良正“己憶單元列而配置的主字線位址予以 上述字線選擇電路，包括： 正常主字線選擇雷敗 咖 外部位址之主字線字=^上述—致指示信冑與上述 正常副字線選摆带 線 而選擇正常主字線； 、’ 電路，係依照指定上述外部位址之副字 第62頁 \\A312\2d-code\92-01\9l123706.ptd 574705 六、申請專利範圍 線的副字線位址’產生選 、 線選擇信號； 迷正#字線之 衂字線的副字 指示信藏 產生選擇上 ^禪上述備用字 、線選擇信號 係依照上述一 以及 備用主字線選擇電路 上述備用字線的主字線 依照上述副字線位址 的備用副字線選擇信號 上述位址變更電路， 的副字線位址予以變更。，予上述備用副字線 9. 如申請專利範圍第8項之 、’ 字線選擇電路與上c 開设置的。 子線選擇電上 10. 如申請專利範圍第8項之“ 路，係分 j備用副字線選擇電路與上述正常：U裴置，其中 :選擇電路所構成，並與上述同一選U選擇電路係由上 專輸給上述正常與備用副字線； 路的輪出技用同 上^位址變更電路係在選擇上述、地 時，執行上述外部位址中所含 y予線之動 給上述同一選擇電路。 、”址的變更，焉式 11如申請專利範圍第8項之半導 傳輪 線位址係包含有複數位元；破置，其中， 上述子線選擇電路，係包含有依照 生複數位元之互補肉加- 、述制字綠y 上述位址變更電副字線位址的内部位址產Γ址，產 置予以變更並；出路，係將上述副字線位址的;i電路； 预位元位 \\A312\2d-code\92.〇l\9JJ23706.ptd 第63頁 574705 六、申請專利範圍 1 2.如申請專利範圍第8項之半導體記憶裝置，其中，上 述位址變更電路，係將對上述副字線位址之特定1位元所 產生的互補位元位置予以交換並輸出。

   \\A312\2d-code\92-01\91123706.ptd 第64頁