KR20100046888A - 반도체 소자의 게이트 전극 형성 방법 - Google Patents

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KR20100046888A
KR20100046888A KR1020080105922A KR20080105922A KR20100046888A KR 20100046888 A KR20100046888 A KR 20100046888A KR 1020080105922 A KR1020080105922 A KR 1020080105922A KR 20080105922 A KR20080105922 A KR 20080105922A KR 20100046888 A KR20100046888 A KR 20100046888A
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최길현
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김병희
박진호
정은지
이정길
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삼성전자주식회사
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Abstract

본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 기판 상의 주변 회로 영역에 제1 폴리실리콘층을 형성하고, 제1 폴리실리콘층의 상부에 오믹 콘택(ohmic contact)을 제공하는 배리어(barrier)층을 형성하며, 기판 상의 셀 영역에 터널링(tunneling) 절연층, 전하 저장층 및 블로킹(blocking) 절연층의 적층 구조를 형성하고, 배리어층 및 블로킹 절연층의 상부에 제2 폴리실리콘층을 형성하며, 제2 폴리실리콘층을 실리사이드화하여 실리사이드 게이트 전극을 형성한다.

Description

반도체 소자의 게이트 전극 형성 방법{Method of Forming Gate Electrode of Semiconductor Device}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는, 반도체 소자의 게이트 전극 형성 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 디자인 룰이 엄격해지고 임계 치수가 감소된다. 그 결과, 반도체 소자에 있어서, 배선 저항 및 콘택 저항이 점차 증대되고 있으며, 이러한 저항의 증대는 반도체 소자의 동작 및 성능을 저하시키는 원인이 된다. 배선 저항 및 콘택 저항을 개선하기 위하여, 반도체 소자의 게이트 전극 및 소스/드레인 영역 상에 자기 정렬 방식으로 실리사이드(silicide) 막을 형성하는 방법을 사용한다.
본 발명이 해결하고자 하는 과제는 주변 회로 영역에 안정적으로 실리사이드 게이트 전극을 형성할 수 있는 반도체 소자의 게이트 전극 형성 방법을 제공하는데 있다.
상기 과제를 해결하기 위한 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법은 기판 상의 주변 회로 영역에 제1 폴리실리콘층을 형성하는 단계; 상기 제1 폴리실리콘층의 상부에 오믹 콘택(ohmic contact)을 제공하는 배리어(barrier)층을 형성하는 단계; 상기 기판 상의 셀 영역에 터널링(tunneling) 절연층, 전하 저장층 및 블로킹(blocking) 절연층의 적층 구조를 형성하는 단계; 상기 배리어층 및 상기 블로킹 절연층의 상부에 제2 폴리실리콘층을 형성하는 단계; 및 상기 제2 폴리실리콘층을 실리사이드화하여 실리사이드 게이트 전극을 형성하는 단계를 포함한다.
상기 실리사이드 게이트 전극을 형성하는 단계는, 상기 셀 영역에는 전체(fully) 실리사이드 게이트 전극을 형성하고, 상기 주변 회로 영역에는 부분(partial) 실리사이드 게이트 전극을 형성할 수 있다.
상기 셀 영역에 형성된 상기 제2 폴리실리콘층, 상기 블로킹 절연층, 상기 전하 저장층 및 상기 터널링 절연층을 패터닝하여 복수의 셀들을 형성하는 단계를 더 포함할 수 있다. 상기 실리사이드 게이트 전극을 형성하는 단계는, 상기 복수의 셀들의 상부에 금속층을 형성하는 단계; 및 상기 금속층을 열처리하여 상기 제2 폴리실리콘층과 상기 금속층의 반응에 의해 상기 전체 실리사이드 게이트 전극을 형성할 수 있다. 상기 금속층을 열처리하여 상기 제2 폴리실리콘층과 상기 금속층의 반응에 의해 상기 전체 실리사이드 게이트 전극을 형성하는 단계는, 250 내지 550 도의 온도에서 상기 금속층을 1차 열처리하는 단계; 상기 1차 열처리에서 반응하지 않는 금속층을 제거하는 단계; 및 400 내지 850 도의 온도에서 상기 금속층을 2차 열처리하여 상기 제2 폴리실리콘층과 상기 금속층의 반응에 의해 상기 전체 실리사이드 게이트 전극을 형성하는 단계를 포함할 수 있다.
상기 실리사이드 게이트 전극을 형성하는 단계는, 상기 주변 회로 영역에 형성된 상기 제2 폴리실리콘층의 상부에 금속층을 형성하는 단계; 및 상기 금속층을 열처리를 하여 상기 제2 폴리실리콘층과 상기 금속층의 반응에 의해 상기 부분 실리사이드 게이트 전극을 형성하는 단계를 포함할 수 있다.
상기 배리어층은 금속 질화물 또는 텅스텐 실리사이드(WSix)를 포함할 수 있다. 상기 배리어층 상에 식각 방지용의 제3 폴리실리콘층을 형성하는 단계를 더 포함할 수 있다. 상기 복수의 셀들 사이의 공간에 산화물을 채우는 단계; 및 상기 산화물을 리세스하는 단계를 더 포함할 수 있다. 상기 전하 저장층은 SiN을 포함하고, 상기 블로킹 절연층은 Al2O3, ZrO2, HfO2 중 적어도 하나를 포함하며, 상기 금속층은 Ti, W, Co, Ni, Pt, Re 중 적어도 하나를 포함할 수 있다.
본 발명에 따르면, 주변 회로 영역에는 배리어층을 형성하고, 배리어층 상에 실리사이드층을 형성함으로써, 배리어층의 등가 산화물 두께(EOT, equivalent oxide thickness)를 줄이고, 누술 전류를 감소시킬 수 있다. 또한, 배리어층으로 금속 질화물이나 텅스텐 실리사이드를 이용함으로써, 주변 회로 영역에서 실리사이드층이 돌출(extrusion)되거나, 보이드(void)가 생기는 것을 방지할 수 있으며, 배리어층의 하부에 형성된 폴리실리콘층과 배리어층의 상부에 형성된 실리사이드층의 오믹 콘택을 제공할 수 있다.
또한, 본 발명에 따르면, 게이트 전극을 실리사이드층으로 형성함으로써, 게이트 전극의 저항이 감소되어, 메모리 셀의 동작 속도가 증가될 수 있다. 또한, 게이트 전극을 전체 실리사이드층으로 형성함으로써, 공핍층이 형성되지 않고, 블로킹 절연막의 용량 감소를 방지할 수 있고, 결합비가 증가될 수 있는바 메모리 셀의 특성이 향상될 수 있다.
또한, 본 발명에 따르면, 실리사이드화 공정을 수행하기 전에 산화 공정, 즉, GPox(gate poly oxide) 공정을 수행함으로써, 산화 공정을 자유롭게 선택할 수 있으며, 신뢰성도 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상 기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향 을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
도 1 내지 9는 본 발명의 일 실시예에 따른 반도체 소자의 게이트 형성 방법을 나타내는 단면도이다.
본 발명의 일 실시예에서, 반도체 소자는 NAND 플래쉬 메모리일 수 있는바, 이하에서는, 도 1 내지 9를 참조하여, NAND 플래쉬 메모리의 게이트 형성 방법을 설명하기로 한다. 그러나, 이는 본 발명의 일 실시예에 불과하고, 본 발명은 다른 반도체 소자의 게이트를 형성하는데도 적용될 수 있다. 예를 들어, 본 발명은 플로팅 게이트를 가지는 반도체 소자에서 제어 게이트를 형성하는데 적용될 수 있다.
도 1을 참조하면, 메모리 셀 영역(A)과 주변 회로 영역(B)을 포함하는 기판(100) 상에 제1 폴리실리콘층(poly-silicon layer, 110)을 형성하고, 이어서, 제 1 폴리실리콘층(110) 상에 배리어층(barrier layer, 120)을 형성한다. 본 발명의 다른 실시예에서, 기판(100)과 제1 폴리실리콘층(110) 사이에 절연층(미도시)을 더 형성할 수도 있다. 예를 들어, 절연층은 SiO2를 포함할 수 있다.
도 2를 참조하면, 기판(100) 상에 형성된 제1 폴리실리콘층(110) 및 배리어층(120)을 패터닝(patterning)하여, 메모리 셀 영역(A)에 형성된 제1 폴리실리콘층(110)과 배리어층(120)을 제거하고 주변 회로 영역(B)에 형성된 제1 폴리실리콘층(110)과 배리어층(120)은 남겨둔다. 구체적으로, 메모리 셀 영역(A)을 노출하는 포토 레지스트 패턴을 형성하여, 메모리 셀 영역(A)에 형성된 제1 폴리실리콘층(110)과 배리어층(120)을 제거할 수 있다.
이와 같이, 메모리 셀 영역(A)에는 제1 폴리실리콘층(110) 및 배리어층(120)을 제거함으로써, 후에 메모리 셀 영역(A)에는 전체(fully) 실리사이드층이 형성된다. 한편, 주변 회로 영역(B)에는 배리어층(120)을 제거하지 않음으로써, 후에 주변 회로 영역(B)에는 제1 폴리실리콘층(110), 배리어층(120) 및 실리사이드층으로 이루어진 부분(partial) 실리사이드층이 형성된다.
기판(100)은 반도체 기판일 수 있으며, 예를 들어, 실리콘(silicon), 실리콘-온-절연체(silicon-on-insulator), 실리콘-온-사파이어(silicon-on-sapphire), 게르마늄(germanium), 실리콘-게르마늄(silicon-germanium) 및 갈륨-비소(gallium-arsenide) 중 어느 하나를 포함할 수 있다. 또한, 기판(100)은 붕소(B)와 같은 P형 불순물이 일부 영역에 주입된 P형 기판이거나, 비소(As)와 같은 N형 불순물이 일부 영역에 주입된 N형 기판일 있다.
메모리 셀 영역(A)은 복수의 메모리 셀 트랜지스터들이 형성되는 영역이고, 주변 회로 영역(B)은 복수의 엔모스(NMOS) 트랜지스터들 및 복수의 피모스(PMOS) 트랜지스터들을 포함하는 주변 회로가 형성되는 영역이다.
제1 폴리실리콘층(110)은 주변 회로 영역(B)에 형성되는 상기 복수의 엔모스 트랜지스터들과 복수의 피모스 트랜지스터들을 형성하기 위한 것이다. 여기서, 제1 폴리실리콘층(110)은 N형으로 도핑된 결정질(crystalline) 또는 비정질(amorphous) 실리콘일 수 있다. 본 발명의 다른 실시예에서, 제1 폴리실리콘층(110) 대신에 도전층을 이용할 수도 있다.
배리어층(120)은 후에 형성될 실리사이드층의 과성장(overgrowth)을 방지하고, 제1 폴리실리콘층(110)과 후에 형성된 실리사이드층과의 오믹 콘택을 형성한다. 여기서, 여기서, 배리어층(120)은 금속 질화물 또는 텅스텐 실리사이드(WSix)와 같은 물질들을 포함할 수 있다. 이처럼, 제1 폴리실리콘층(110)과 실리사이드층 사이에 배리어층(120)을 형성함으로써, 배리어층(120)의 등가 산화물 두께(EOT)를 줄일 수 있고, 누설 전류를 감소시킬 수 있다. 배리어층(120)에 대한 상세한 설명은 이하에서 도 10 내지 12를 참조하여 상술하기로 한다.
도 3을 참조하면, 메모리 셀 영역(A)의 기판(100)과 주변 회로 영역(B)의 배리어층(120) 상에 터널링(tunneling) 절연층(130), 전하 저장층(140) 및 블로킹(blocking) 절연층(150)을 순차적으로 형성한다.
터널링 절연층(130)은 메모리 셀 영역(A)의 기판(100)과 주변 회로 영역(B) 의 배리어층(120) 상부에 형성된다. 터널링 절연층(130)은 예를 들어, 실리콘 산화막으로 이루어질 수 있으며, 약 20 내지 70ㅕ의 두께로 형성될 수 있다.
그 다음, 터널링 절연층(130) 상에 전하 저장층(140)이 형성된다. 여기서, 전하 저장층(140)은 플로팅 게이트로 이용되며, 실리콘 질화막(SiN) 또는 이보다 더 높은 유전 상수를 가지는 고유전막으로 이루어질 수 있다. 예를 들면, 전하 저장층(140)은 Si3N4막, 금속 산화막, 금속 질화막, 또는 이들의 조합으로 이루어질 수 있고, 전하 저장층(140)은 약 40 내지 120ㅕ의 두께로 형성될 수 있다. 여기서, 전하 저장층(140)은 터널링 절연층(130)을 통과하는 전하를 저장하는 트랩 사이트(trap site)를 포함한다.
그 다음, 전하 저장층(140) 상에 블로킹 절연층(150)이 형성된다. 여기서, 블로킹 절연층(150)은 Al2O3, ZrO2, HfO2 등과 같은 높은 유전 상수를 가지는(high-k) 물질로 이루어질 수 있다. 블로킹 절연층(150)은 전자들이 전하 저장층(140)의 트랩 사이트에 트랩되는 과정에서, 블로킹 절연층(150)의 상부에 형성될 제어 게이트(본 발명의 일 실시예에서는 실리사이드층)로 빠져나가는 것을 차단하고 제어 게이트의 전하가 전하 저장층(140)으로 주입되는 것을 차단하는 역할을 한다.
도 4를 참조하면, 패터닝을 통하여 주변 회로 영역(B)의 배리어층(120) 상에 형성된 터널링 절연층(130), 전하 저장층(140) 및 블로킹 절연층(150)을 제거한다. 구체적으로, 주변 회로 영역(B)에 형성된 블로킹 절연층(150)을 노출시키는 포토 레지스트 패턴을 형성하여, 주변 회로 영역(B)에 형성된 터널링 절연층(130), 전하 저장층(140) 및 블로킹 절연층(150)을 제거한다.
본 발명의 다른 실시예에서, 배리어층(120)이 손실되는 경우에는 주변 회로 영역(B)의 배리어층(120) 상에 폴리실리콘층을 더 형성할 수도 있다. 이 경우, 배리어층(120) 상에 형성되는 폴리실리콘층은 식각 방지막(etching stop layer)으로 이용될 수 있다. 다시 말해, 주변 회로 영역(B)에 제1 폴리실리콘층(110), 배리어층(120) 및 폴리실리콘층(미도시)을 형성함으로써, 주변 회로 영역(B)의 상부에 형성된 터널링 절연층(130), 전하 저장층(140) 및 블로킹 절연층(150)을 제거할 때에 배리어층(120)의 손실을 방지할 수 있다.
도 5를 참조하면, 메모리 셀 영역(A)의 블로킹 절연층(150)과 주변 회로 영역(B)의 배리어층(120) 상에 실리사이드화를 위한 제2 폴리실리콘층(160)을 형성한다. 여기서, 제2 폴리실리콘층(160)은 N형으로 도핑된 결정질 또는 비정질 실리콘일 수 있다.
도 6을 참조하면, 메모리 셀 영역(A)에 형성된 제2 폴리실리콘층(160), 블로킹 절연층(150), 전하 저장층(140) 및 터널링 절연층(130)의 패터닝을 통하여 메모리 셀 영역(A)에 복수의 게이트 적층 구조들, 즉, 복수의 메모리 셀들을 형성한다. 구체적으로, 메모리 셀 영역(A)의 소정 부분만을 노출시키는 포토 레지스터 패턴을 형성하여, 복수의 메모리 셀들 사이의 영역에 형성된 제2 폴리실리콘층(160), 블로킹 절연층(150), 전하 저장층(140) 및 터널링 절연층(130)을 제거한다.
또한, 메모리 셀 영역(A)에 형성된 복수의 메모리 셀들의 양측에 노출되어 있는 기판(100)의 표면에 불순물을 주입하고 열처리함으로써, 기판(100)에 소스/드 레인 영역들(미도시)을 형성할 수 있다. 또한, 메모리 셀 영역(A)에 복수의 메모리 셀들을 형성한 후에 세정(cleaning) 공정을 할 수 있다.
도 7을 참조하면, 메모리 셀 영역(A)에 형성된 복수의 메모리 셀들과 주변 회로 영역(B)의 상부에 산화막(170)을 형성하는 산화 공정, 즉, GPox(gate poly oxide) 공정을 수행한다. 본 발명의 다른 실시예에서, 메모리 셀 영역(A)에 형성된 복수의 메모리 셀들과 주변 회로 영역(B)의 상부에 선택적으로 산화막을 형성할 수도 있다. 이처럼, 실리사이드화 공정을 수행하기 전에 산화 공정을 수행함으로써, 종래에 비하여 산화 공정을 보다 자유롭게 수행할 수 있고, 신뢰성을 향상시킬 수 있다.
보다 상세하게는, 복수의 메모리 셀들 간의 절연(isolation) 및 활성 영역의 보호를 위하여 메모리 셀들 사이의 영역을 산화물로 채운다. 구체적으로, 열산화(thermal oxidation) 공정 또는 라디컬 산화(radical oxidation) 공정을 이용하여 메모리 셀들 사이의 영역을 산화물로 채울 수 있다. 이어서, CMP(chemical mechanical polishing) 또는 드라이 에치 백(etch back)을 통하여 메모리 셀들 사이의 영역에 형성된 산화물을 리세스(recess)할 수 있다.
여기서, 라디컬 산화 공정은 활성도가 매우 높은 H*, O* 또는 OH* 라디컬을 사용하여 산화하는 것을 나타낸다. 라디컬 산화 공정은 공정 초반에 급격한 산화 반응을 보이다가 산화막이 형성되면 산화 반응이 다시 느려지는 특성을 보인다. 이는, 라디컬 산화 방식이 평균 자유 경로(mean free path)가 짧아서 초반에 급격히 산화되더라도 일단 산화막이 형성되면 산화력이 급격히 감소하기 때문이다. 이 러한 특성으로 인하여 라디컬 산화 공정을 결정 격자 방향이 불규칙한 벌크(bulk) 형태의 폴리실리콘이나 결정 격자 방향이 서로 다른 두 개의 벌크 폴리실리콘이 만나 형성된 그레인 바운더리에 관계 없이 소정의 두께를 균일하게 형성할 수 있다.
도 8을 참조하면, 메모리 셀 영역(A)에 형성된 메모리 셀들과 주변 회로 영역(B)에 형성된 제2 폴리실리콘층(160)의 상부에 금속층(180)과 캡핑층(185)을 순차적으로 형성한다. 여기서, 금속층(180)은 실리사이드용의 저저항 금속으로 형성할 수 있으며, 예를 들어, 티타늄(Ti), 텅스텐(W), 코발트(Co) 또는 니켈(Ni)일 수 있고, 백금(Pt), 레늄(Re) 등과 같은 물질이 포함된 합금(alloy)일 수도 있다. 캡핑층(185)은 TiN 또는 Ti/TiN의 복합막일 수 있다.
이 경우, 편의상 금속층(180)은 제2 폴리실리콘층(160)의 상부에 형성되는 것으로 도시되어 있으나, 금속층(180)은 산화막(170)의 상부에 형성될 수 있다.
도 9를 참조하면, 메모리 셀 영역(A)과 주변 회로 영역(B)의 상부에 형성된 제2 폴리실리콘층(160)과 금속층(180) 사이에 실리사이드화 공정을 수행하여 실리사이드층(190)을 형성한다.
보다 상세하게는, 금속층(180)을 열처리하여 제2 폴리실리콘층(160)과 금속층(180) 사이에 반응이 일어나도록 함으로써, 제1 실리사이드 공정을 수행한다. 이 경우, 고속 열처리(RTP, rapid thermal process) 장치 또는 로(furnace)를 이용하여 약 250 내지 550 ℃의 온도에서 금속층(180)에 열처리를 실시함으로써, 제2 폴리실리콘층(160)과 금속층(180)이 반응하여 실리사이드층이 형성될 수 있다.
이어서, 캡핑층(185)과 제1 실리사이드 공정에서 반응하지 않은 금속층(180) 을 제거한다. 구체적으로, 메모리 셀들 사이의 영역인 기판(100) 상에 형성된 금속층(180)은 제1 실리사이드 공정에서 반응이 일어나지 않으므로, 기판(100) 상에 형성된 금속층(180) 및 캡핑층(185)을 제거한다.
이어서, 금속층(180)을 열처리하여 메모리 셀 영역(A)에서 복수의 메모리 셀들의 상부에 형성된 제2 폴리실리콘층(160)과 금속층(180) 사이, 그리고, 주변 회로 영역(B)에서 제2 폴리실리콘층(160)과 금속층(180) 사이에 반응이 일어나도록 하여 제2 실리사이드 공정을 수행한다. 이 경우, 고속 열처리 장치 또는 로를 이용하여 약 400 내지 850 ℃의 온도에서 금속층(180)에 열처리를 실시함으로써, 제2 폴리실리콘층(160)과 금속층(180)이 반응하여 실리사이드층(190)을 형성한다.
이와 같이, 본 발명의 일 실시예에 따라, 게이트 전극을 실리사이드층(190)으로 형성함으로써, 게이트 전극의 저항이 감소되어, 메모리 셀의 동작 속도가 증가될 수 있다. 또한, 게이트 전극을 전체 실리사이드층으로 형성함으로써, 공핍층이 형성되지 않고, 블로킹 절연막(150)의 용량 감소를 방지할 수 있고, 결합비가 증가될 수 있는바 메모리 셀의 특성이 향상될 수 있다.
도 10은 배리어층으로 SiN을 이용한 경우 주변 회로 영역에 형성된 실리사이드 층을 나타낸다.
도 10을 참조하면, 배리어층으로 SiN와 같은 유전물질을 이용한 경우에는, 주변 회로 영역에는 11, 13, 15에서 나타난 바와 같이 실리사이드층의 돌출(extrusion)이 관찰된다. 또한, 12, 14에서 나타난 바와 같이 보이드(void)가 관찰된다. 이와 같이, 배리어층으로 SiN을 이용한 경우에 배리어층은 실리사이드 층의 과성장을 방지하지 못한다. 뿐만 아니라, 배리어층으로 SiN을 이용한 경우에는 배리어층의 하부에 형성된 폴리실리콘층과 배리어층의 상부에 형성된 실리사이드층 사이에 오믹 콘택을 제공할 수 없다.
도 11은 배리어층으로 SiO2를 이용한 경우 주변 회로 영역에 형성된 실리사이드 층을 나타낸다.
도 11을 참조하면, 배리어층으로 SiO2와 같은 유전물질을 이용한 경우에는, 주변 회로 영역에는 16에 나타난 바와 같이 실리사이드층의 돌출이 관찰되고, 17에서 나타난 바와 같이 보이드가 관찰된다. 이와 같이, 배리어층으로 SiO2를 이용한 경우에 배리어층은 실리사이드층의 과성장을 방지하지 못한다. 뿐만 아니라, 배리어층으로 SiO2를 이용한 경우에는 배리어층의 하부에 형성된 폴리실리콘층과 배리어층의 상부에 형성된 실리사이드층 사이에 오믹 콘택을 제공할 수 없다.
도 12는 배리어층으로 WSix를 이용한 경우 주변 회로 영역에 형성된 실리사이드 층을 나타낸다.
도 12를 참조하면, 배리어층으로 텅스텐 실리사이드(WSix)를 이용한 경우에는, 주변 회로에는 실리사이드층의 돌출이나 보이드가 관찰되지 않는다. 이와 같이, 배리어층으로 텅스텐 실리사이드를 이용한 경우에는 배리어층은 실리사이드층의 과정상을 방지할 수 있다. 또한, 배리어층으로 텅스텐 실리사이드를 이용한 경우에는 배리어층의 하부에 형성되는 폴리실리콘층과 배리어층의 상부에 형성되는 실리사이드층 사이에 오믹 콘택을 제공할 수 있다.
도 13은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 13을 참조하면, 반도체 소자(20)는 메모리 셀 영역(A) 및 주변 회로 영역(B)을 포함하는 기판(100), 메모리 셀 영역(A)에 형성되는 복수의 메모리 셀들, 및 주변 회로 영역(B)에 형성되는 적어도 하나의 트랜지스터를 포함한다. 여기서, 반도체 소자(20)은 NAND 플래쉬 메모리 소자이다. 그러나, 본 발명은 이에 한정되지 않고, 다른 반도체 소자에도 적용될 수 있다.
메모리 셀 영역(A)에 형성되는 복수의 메모리 셀들 각각은 적층 구조(230)와 실리사이드층(240)을 포함한다. 이와 같이, 메모리 셀 영역(A)의 게이트는 실리사이드되지 않은 폴리실리콘층을 포함하지 않는, 전체 실리사이드층으로 이루어질 수 있다. 여기서, 적층 구조(230)는 플로팅 게이트를 포함하는 구조이고, 실리사이드층(240)은 제어 게이트로 동작한다. 구체적으로, 적층 구조(230)는 터널링 절연층, 전하 저장층 및 블로킹 절연층으로 이루이질 수 있다.
주변 회로 영역(B)에 형성되는 적어도 하나의 트랜지스터는 폴리실리콘층(210), 배리어층(220) 및 실리사이드층(240)을 포함한다. 이와 같이, 주변 회로 영역(B)의 게이트는 실리사이드되지 않은 폴리실리콘층인 폴리실리콘층(210)을 포함하는, 부분 실리사이드층으로 이루어질 수 있다. 여기서, 배리어층(220)은 금속 질화물 또는 텅스텐 실리사이드를 포함할 수 있는바, 실리사이드층(240)의 과성장을 방지할 수 있고, 폴리실리콘층(210)과 실리사이드층(240) 사이에 오믹 콘택을 제공할 수 있다.
도 14는 본 발명의 일 실시예에 따른 반도체 소자의 게이트 전극 형성 방법 을 나타내는 흐름도이다.
도 14를 참조하면, 1410 단계에서, 기판 상의 주변 회로 영역에 제1 폴리실리콘층을 형성한다.
1420 단계에서, 상기 제1 폴리실리콘층의 상부에 오믹 콘택을 제공하는 배리어층을 형성한다. 구체적으로, 상기 배리어층은 금속 질화물 또는 텅스텐 실리사이드(WSix)를 포함할 수 있다. 본 발명의 다른 실시예에서, 상기 배리어층 상에 식각 방지용의 제3 폴리실리콘층을 형성하는 단계를 더 포함할 수 있다.
1430 단계에서, 상기 기판 상의 셀 영역에 터널링 절연층, 전하 저장층 및 블로킹 절연층의 적층 구조를 형성한다. 여기서, 전하 저장층은 SiN을 포함하고, 상기 블로킹 절연층은 Al2O3, ZrO2, HfO2 중 적어도 하나를 포함할 수 있다.
1440 단계에서, 상기 배리어층 및 상기 블로킹 절연층의 상부에 제2 폴리실리콘층을 형성한다.
1450 단계에서, 상기 제2 폴리실리콘층을 실리사이드화하여 실리사이드 게이트 전극을 형성한다. 보다 상세하게는, 상기 셀 영역에는 전체 실리사이드 게이트 전극을 형성하고, 상기 주변 회로 영역에는 부분 실리사이드 게이트 전극을 형성할 수 있다.
본 발명의 다른 실시예에서, 1440 단계와 1450 단계 사이에, 상기 복수의 셀들 사이의 공간에 산화물을 채우는 단계와 상기 산화물을 리세스하는 단계를 더 포함할 수 있다.
상기한 본 발명은 또한 컴퓨터에서 판독 가능한 저장 매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터에서 판독 가능한 저장 매체는 컴퓨터 시스템에 의하여 판독 가능한 데이터가 저장되는 모든 종류의 저장장치를 포함한다. 컴퓨터에서 판독 가능한 저장 매체의 예로는 ROM, RAM, CD-ROM, DVD, 자기 테이프, 플로피디스크, 광데이터 저장장치, 플래시 메모리 등이 있으며, 또한 캐리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 또한 컴퓨터에서 판독 가능한 저장 매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터에서 판독 가능한 코드가 저장되고 실행될 수 있다. 여기서, 저장 매체에 저장되는 프로그램 또는 코드라 함은 특정한 결과를 얻기 위하여 컴퓨터 등이 정보처리능력을 갖는 장치 내에서 직접적 또는 간접적으로 사용되는 일련의 지시 명령으로 표현된 것을 의미한다. 따라서, 컴퓨터라는 용어도 실제 사용되는 명칭에 여하를 불구하고 메모리, 입출력장치, 연산장치를 구비하여 프로그램에 의하여 특정의 기능을 수행하기 위한 정보처리능력을 가진 모든 장치를 총괄하는 의미로 사용된다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1 내지 9는 본 발명의 일 실시예에 따른 반도체 소자의 게이트 형성 방법을 나타내는 단면도이다.
도 10은 배리어층으로 SiN을 이용한 경우 주변 회로 영역에 형성된 실리사이드 층을 나타낸다.
도 11은 배리어층으로 SiO2를 이용한 경우 주변 회로 영역에 형성된 실리사이드 층을 나타낸다.
도 12는 배리어층으로 WSix를 이용한 경우 주변 회로 영역에 형성된 실리사이드 층을 나타낸다.
도 13은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 14는 본 발명의 일 실시예에 따른 반도체 소자의 게이트 전극 형성 방법을 나타내는 흐름도이다.

Claims (10)

  1. 기판 상의 주변 회로 영역에 제1 폴리실리콘층을 형성하는 단계;
    상기 제1 폴리실리콘층의 상부에 오믹 콘택(ohmic contact)을 제공하는 배리어(barrier)층을 형성하는 단계;
    상기 기판 상의 셀 영역에 터널링(tunneling) 절연층, 전하 저장층 및 블로킹(blocking) 절연층의 적층 구조를 형성하는 단계;
    상기 배리어층 및 상기 블로킹 절연층의 상부에 제2 폴리실리콘층을 형성하는 단계; 및
    상기 제2 폴리실리콘층을 실리사이드화하여 실리사이드 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 게이트 전극 형성 방법.
  2. 제1항에 있어서,
    상기 실리사이드 게이트 전극을 형성하는 단계는,
    상기 셀 영역에는 전체(fully) 실리사이드 게이트 전극을 형성하고, 상기 주변 회로 영역에는 부분(partial) 실리사이드 게이트 전극을 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  3. 제2항에 있어서,
    상기 셀 영역에 형성된 상기 제2 폴리실리콘층, 상기 블로킹 절연층, 상기 전하 저장층 및 상기 터널링 절연층을 패터닝(patterning)하여 복수의 메모리 셀들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  4. 제3항에 있어서,
    상기 실리사이드 게이트 전극을 형성하는 단계는,
    상기 복수의 메모리 셀들의 상부에 금속층을 형성하는 단계; 및
    상기 금속층을 열처리하여 상기 제2 폴리실리콘층과 상기 금속층의 반응에 의해 상기 전체 실리사이드 게이트 전극을 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  5. 제4항에 있어서,
    상기 금속층을 열처리하여 상기 제2 폴리실리콘층과 상기 금속층의 반응에 의해 상기 전체 실리사이드 게이트 전극을 형성하는 단계는,
    250 내지 550 도의 온도에서 상기 금속층을 1차 열처리하는 단계;
    상기 1차 열처리에서 반응하지 않는 금속층을 제거하는 단계; 및
    400 내지 850 도의 온도에서 상기 금속층을 2차 열처리하여 상기 제2 폴리실리콘층과 상기 금속층의 반응에 의해 상기 전체 실리사이드 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  6. 제2항에 있어서,
    상기 실리사이드 게이트 전극을 형성하는 단계는,
    상기 주변 회로 영역에 형성된 상기 제2 폴리실리콘층의 상부에 금속층을 형성하는 단계; 및
    상기 금속층을 열처리를 하여 상기 제2 폴리실리콘층과 상기 금속층의 반응에 의해 상기 부분 실리사이드 게이트 전극을 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  7. 제2항에 있어서,
    상기 배리어층은 금속 질화물 또는 텅스텐 실리사이드(WSix)를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  8. 제2항에 있어서,
    상기 배리어층 상에 식각 방지용의 제3 폴리실리콘층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  9. 제3항에 있어서,
    상기 복수의 메모리 셀들 사이의 공간에 산화물을 채우는 단계; 및
    상기 산화물을 리세스하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  10. 제4항 또는 제6항에 있어서,
    상기 전하 저장층은 SiN을 포함하고, 상기 블로킹 절연층은 Al2O3, ZrO2, HfO2 중 적어도 하나를 포함하며, 상기 금속층은 Ti, W, Co, Ni, Pt, Re 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
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