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Die
vorliegende Erfindung bezieht sich auf ein Widerstandsbauelement
und ein Verfahren zum Betreiben des Widerstandsbauelementes, die
dafür vorgesehen
sind, Auswirkungen von Piezo-Effekten in dem Widerstandsbauelement
auf eine Schaltung, die mit dem Widerstandsbauelement verschaltet
ist, zu minimieren oder zu maximieren.
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Bei
Bauteilen, die indirekte Halbleiter aufweisen, bewirkt eine mechanische
Spannung aufgrund des piezoresistiven Effekts, des Piezo-Hall-Effekts,
des Piezo-MOS-Effekts oder des Piezo-Übergangs-Effekts (Piezo-Junction-Effekts)
eine Änderung
elektrischer Parameter. In der Technologie integrierter Schaltungen
ist dies seit langem bekannt. Man ist deshalb bestrebt, nach Möglichkeit
nur Schaltungen zu entwerfen, bei denen das Verhalten des Schaltkreises
ausschließlich
durch Verhältnisse
von elektrischen Parametern bestimmt wird. Als Beispiel sei ein
MOS-Stromspiegel genannten, der zwei MOS-Transistoren- umfaßt, dessen Gates bzw. Gate-Anschlüsse miteinander
verbunden sind, und dessen Sources bzw. Source-Anschlüsse miteinander verbunden sind.
Legt man an die Gate-Anschlüsse eine
Spannung an, so führt
das bei identischen Parametern, insbesondere Abmessungen, der beiden
Transistoren zu gleichen Stromflüssen
in beiden Kanälen.
Wird auf beide Transistoren der selbe mechanische Streß bzw. die
selbe mechanische Spannung ausgeübt,
so ändert
sich zwar – bei
konstant gehaltener Gate-Spannung – der Stromfluß, aber
das Verhältnis
der beiden Ströme
zueinander bleibt gleich. Die beiden MOS-Transistoren werden deshalb
vorzugsweise in unmittelbarer Nachbarschaft zueinander angeordnet,
um sie zumindest näherungsweise
der selben mechanischen Spannung auszusetzen. In der Praxis ist
die mechanische Spannung jedoch zumeist trotzdem inhomogen bzw.
die beiden Transistoren erfahren leicht unterschiedlichen mechanischen
Streß,
so daß sich
das Verhältnis
der Ströme ändert bzw.
die Ströme
nicht mehr die gleiche Größe aufweisen.
Dies wird Fehlanpassung genannt.
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Es
gibt jedoch auch zahlreiche Aufgabenstellungen, die schaltungstechnisch
nicht alleine dadurch lösbar
sind, daß Verhältnisse
elektrischer Parameter gebildet werden, sondern bei denen auch Absolutwerte
elektrischer Parameter in Ausgangssignale eines Schaltkreises eingehen.
Ein Beispiel hierfür
ist ein Ringoszillator, der aus einer ungeraden Anzahl n0 von Invertern besteht. Die Inverter werden
kaskadiert, d.h. der Ausgang des n-ten Inverters steuert den Eingang
des (n + 1)-ten
Inverters an (1 ≤ n ≤ n0 – 1),
und der Ausgang des letzten bzw. n0-ten
Inverters steuert den Eingang des ersten Inverters an. Dieser Ringoszillator
schwingt mit einer Frequenz, die eine Funktion mehrerer physikalischer
Parameter ist, beispielsweise der Beweglichkeit der Ladungsträger in den
MOS-Kanälen. Da
eine mechanische Spannung, wie oben erwähnt, diese physikalischen Parameter
beeinflußt,
beeinflußt
bzw. ändert
sie auch die Eigenfrequenz des Ringoszillators.
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Ein
weiteres Beispiel ist eine Erzeugung eines möglichst genau definierten Referenz-
bzw. Kalibrier-Stroms. Dazu wird ein Widerstand in einer Regelschleife
so betrieben, daß an
ihm eine konstante Spannung abfällt.
Diese konstante Spannung kann sehr genau mit Hilfe von Bandgap-Prinzipien
on-chip erzeugt oder der integrierten Schaltung in Form einer hochgenauen
Referenzspannung an einem bestimmten Pin bzw. Kontaktstift zur Verfügung gestellt
werden. Da jedoch die Größe des Widerstands
vom piezoresistiven Effekt beeinflußt wird, wird somit im gleichen
Maße nach
dem ohmschen Gesetz auch der Referenzstrom beeinflußt.
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Es
existieren einige Schaltungs- bzw. Layout-Varianten, die den Einfluß mechanischer
Spannungen auf Bauteile vermindern. Dabei wird das Bauteil, beispielsweise
ein Widerstand oder auch ein MOS-Transistor, in zwei gleich große Anteile
aufgespalten, bzw. durch zwei gleich große Bauteile ersetzt, die elektrisch
in Serie oder auch parallel geschaltet werden, und die so angeordnet
werden, daß die
Ströme
in ihnen in zueinan der orthogonalen Richtungen fließen. Diese
Maßnahme
wird ergriffen, da der piezoresistive Effekt eine ausgeprägte Richtungsabhängigkeit
aufweist. In dem heute vorwiegend verwendeten (100)-Silizium sind
die mittels des piezoresistiven Effekts durch eine mechanische Verspannung
erzeugten Widerstandsänderungen
in zwei orthogonalen Richtungen gegenläufig, d.h., wenn durch eine
mechanische Spannung ein Widerstand in einer Richtung vergrößert wird,
so wird er in einer dazu senkrechten Richtung näherungsweise um denselben Betrag verringert.
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In
der folgenden mathematischen Formulierung ist Φ der Winkel der Stromflußrichtung
relativ zur [110]-Richtung im Kristall, wobei der Winkel bei Draufsicht
auf die Waferoberfläche
im mathematisch positiven Sinn, d.h. entgegen dem Uhrzeigersinn
positiv gezählt
wird. Die [110]-Richtung ist dabei normal zum Primary Flat des Wafers
und somit eindeutig. Die Abhängigkeit
des Widerstandes R(σ
i,j, Φ)
eines Diffusions- oder Implantations-Widerstandsbauelementes bzw.
eines durch Diffusion oder Implantation von Dotieratomen erzeugten
Widerstandsbauelements von der mechanischen Spannung σ
i,j und
dem Winkel Φ lautet
damit
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Dabei
sind σ11, σ22 und σ33 Normalspannungskomponenten, wobei σ11 in
der Waferebene liegt und in die [110]-Richtung (Φ = 0°) zeigt, σ22 in
der Waferebene liegt und in die [110]-Richtung (Φ = 90°) und zeigt und σ33 normal
zu der Waferebene liegt, d.h. in die [001]-Richtung zeigt. Ferner
ist σ12 die in der Waferebene liegende Schubspannung. π11, π12 und π44 sind
drei piezoresistive Koeffizienten, mittels derer die Abhängigkeit des
Widerstandes R(σi,j, Φ)
von der mechanischen Spannung σi,j vollständig beschrieben wird.
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Wenn
ein Widerstand durch Serienschaltung zweier nominal gleicher Teilwiderstände mit
orthogonalen Stromflußrichtungen Φ, Φ + 90° realisiert
wird, so beträgt
der Gesamtwiderstand
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Es
entfallen somit alle Anteile mit π44 und σ12, und der Gesamtwiderstand R ist vom Winkel Φ unabhängig. Somit
wird der Einfluß einer
mechanischen Spannung auf das theoretische Minimum reduziert. Für eine Parallelschaltung
zweier nominal gleicher Teilwiderstände ergibt sich in guter Näherung das
selbe Ergebnis.
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Ordnet
man bei dem oben erwähnten
Beispiel des Widerstandes beide Teilwiderstände nahe zueinander benachbart
an, dann sind sie im wesentlichen etwa der gleichen mechanischen
Spannung ausgesetzt, und der gesamte Widerstand der Serienschaltung
oder auch Parallelschaltung beider Teilwiderstände ändert sich näherungsweise
nicht. Dieser Ansatz funktioniert aber nur dann perfekt, d.h. die
Kompensation ist nur dann optimal, wenn die mechanische Spannung
in beiden Teil-Bauteilen exakt gleich groß ist. Die Stromrichtungen in
den beiden Teil-Bauteilen müssen
jedoch, wie erwähnt,
orthogonal zueinander sein. Beispielsweise müssen zwei streifenförmige Widerstandsstrukturen
senkrecht zueinander im Schaltungslayout angeordnet sein. Dies ist
eine völlig
andere Situation als bei üblichen
Fehlanpassungs-Strukturen mit paralleler Stromflußrichtung. Bei
paralleler Stromflußrichtung
kann ein Layout gewählt
werden, bei dem sich Anteile der beiden zu matchenden bzw. hinsichtlich
ihrer Parameter aneinander anzupassenden Bauteile wie Finger zweier
Hände ineinander
verzahnen und somit in sehr guter Näherung am selben Ort angeordnet
sind. Ein solches Layout ist bei zwei Teil-Bauteilen mit zueinander
orthogonaler Stromflußrichtung
nicht möglich.
Sie können
deshalb nicht so innig miteinander verquickt werden, daß sie sich
praktisch am gleichen Ort befinden, und sind deshalb unterschiedlichen
mechanischen Spannungen ausgesetzt. Die Pie zo-Effekte in beiden
Teil-Bauteilen heben sich deshalb nicht gegenseitig vollständig auf.
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Ein
weiteres Beispiel für
eine Beeinflussung eines Bauelements ist das Offset-Problem bei
integrierten Hall-Sonden. Betrachtet man eine kreuzförmige oder
quadratische Hall-Sonde im Ersatzschaltbild als eine H-Brücke aus
vier Widerständen,
so fließt
der Strom in den Widerständen
einer Diagonale parallel, jedoch in den Widerständen der anderen Diagonale
um 90° gedreht
zur ersten Diagonale. Durch eine mechanische Spannung erhöhen sich
die Widerstände
einer Diagonale, die der anderen Diagonale vermindern sich. Somit wird
die Brücke
verstimmt und liefert selbst ohne Magnetfeld ein Ausgangssignal.
Diese Offset-Spannung stammt also vorwiegend von der Anisotropie
des piezoresistiven Effekts.
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Seit
langer Zeit ist eine layout-technische Maßnahme bekannt, um diese Offset-Spannung
zu vermindern. Man ordnet zwei Hall-Sonden nebeneinander an, so daß sie möglichst
der gleichen mechanischen Spannung ausgesetzt sind. Eine Sonde wird
gegenüber
der anderen um 90° verdreht
angeordnet, und beide Sonden werden elektrisch parallel geschaltet.
Dadurch wird erreicht, daß sich
in allen Zweigen der H-Brücke
jeweils ein Anteil von der ersten und ein Anteil von der zweiten
Hall-Sonde befindet. Da diese beiden Anteile senkrecht zueinander
angeordnet sind, bzw. ihre Stromflußrichtungen orthogonal sind,
weist diese Parallelschaltung praktisch keinen Piezo-Effekt mehr
auf.
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Leider
sind die Hall-Sonden aber sehr groß, so daß bei einer auch nur leicht
inhomogenen mechanischen Belastung des Chips die mechanischen Spannungen,
denen die beiden Hall-Sonden ausgesetzt sind, nicht gleich sind.
Es wird somit eine statistische Verminderung der Offset-Spannung,
jedoch keine vollkommene Kompensation erreicht.
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Bei
Hall-Sonden läßt sich
der Offset vollkommen eliminieren, indem man eine einzige Sonde
in zwei aufeinanderfolgenden Taktphasen mit den zwei orthogonalen
Stromflußrichtungen
be treibt, d.h., daß die Stromflußrichtung
in jeder Taktphase um 90° weitergedreht
wird. Bei einer solchen Spinning Current Hall Probe (SCHP; Hall-Sonde
mit rotierendem Strom) enthält
die Ausgangsspannung der Sonde bzw. die Hall-Spannung in beiden
Taktphasen den störenden
Offset-Anteil, allerdings mit unterschiedlichem Vorzeichen. Der
Offset-Anteil kann somit in einer nachgeschalteten Signalverarbeitung
ohne weiteres durch Mittelwertbildung eliminiert werden. Ein solche
Sonde wird in dem Artikel „Electronic
Circuitry for a smart spinning current Hall plate with low offset" von P. J. A. Munter
(Sensors and Actuators, Reihe A, Bd. 25–27, 1991, S. 747–751) beschrieben.
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Damit
die Hall-Sonde bei beiden orthogonalen Stromflußrichtungen gleiche Eigenschaften
aufweist, wird sie mit der lateralen Form eines Quadrats gebildet.
Um eine möglichst
perfekte Unterdrückung
bzw. Kompensation des Piezo-Effekts zu bewirken, sollte die Hall-Sonde
so betrieben werden, daß die
Stromdichtevektoren an jedem Ort der Hall-Sonde in den beiden Taktphasen
orthogonal zueinander, jedoch betragsmäßig gleich groß sind.
Dies ist erzielbar, indem man das Quadrat an zwei gegenüberliegenden
Seiten ganzseitig kontaktiert, wodurch sich bei einer ersten Stromflußrichtung
eine homogene Stromdichte einstellt. Diese Kontakte liegen jedoch
parallel zu der zweiten, orthogonalen Stromflußrichtung und bilden somit
einen Kurzschluß, wenn
die Hall-Sonde mit der zweiten Stromflußrichtung betrieben wird. Umgekehrt
bilden an den anderen beiden gegenüberliegenden Seiten angeordnete
ganzseitige Kontakte zur Erzeugung einer homogenen Stromflußdichte
mit der zweiten Stromflußrichtung
einen Kurzschluß,
wenn die Hall-Sonde mit der ersten Stromflußrichtung betrieben wird.
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Dieses
Problem wird dadurch entschärft,
daß man
die Hall-Sonde nicht
als ein Quadrat mit ganzseitiger Kontaktierung ausführt, sondern
als Kreuz, wobei die Kontakte an den Enden der Balken angeordnet
sind. Die eigentliche Hall-Sonde, d.h. das Gebiet, in dem die Hall-Spannung
gemessen wird, ist das Kreuzungsgebiet der beiden Balken und weist
immer noch näherungsweise
die Form eines Quadrats auf. Die Kontakte sind je doch von diesem
inneren Quadrat zurückgesetzt,
dadurch ist ihre Kurzschlußwirkung
für den
Strom reduziert.
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Diese
Kreuz-Geometrie der SCHP eignet sich jedoch nicht für ein Widerstandsbauelement
mit eliminierten Piezo-Effekt, da nur das innere Quadrat des Kreuzungsgebietes
der Balken des Kreuzes in beiden orthogonalen Richtungen von Strom
durchflossen wird, im Gegensatz zur Hall-Sonde jedoch der Piezo-Effekt im gesamten
stromdurchflossenen Bereich, d.h. in einem gesamten Balken in die
elektrischen Eigenschaften des Bauelements eingeht. Anders ausgedrückt eliminiert
die Kreuz-Geometrie
den Piezo-Effekt nur in einem Teil des Widerstandsbauelementes,
nämlich
im Kreuzungsbereich.
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Die
US 4,315,272 beschreibt
einen Feldeffekttransistor mit einem zentralen Source-Bereich und
einer Mehrzahl von am Rand des gemeinsamen Source-Bereichs angeordneten
Drain-Bereichen. Eine Mehrzahl von Gate-Elektroden sind jeweils
zwischen dem gemeinsamen Source-Bereich bzw. einer Source-Elektrode und
einem Drain-Bereich bzw. einer Drain-Elektrode angeordnet.
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Die
DE 19735231 A1 beschreibt
ein neuronales MOSFET-Modul mit mehreren MOS-Feldeffekttransistoren,
deren Sources oder deren Drains sternförmig miteinander elektrisch
leitfähig
verbunden sind.
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Die
DE 4,302,342 A1 beschreibt
ein Verfahren und eine Vorrichtung zur Offset-kompensierten Magentfeldmessung
mittels eines Hall-Elements. Ein n-dotierter Bereich weist z.B.
die Form eines Oktagons auf. Jede zweite Seite des n-Bereichs ist
mit einem Anschluß versehen.
Mit jedem der Anschlüsse
ist ein steuerbarer elektronischer Umschalter oder Wechselschalter
verbunden.
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Die
Aufgabe der vorliegenden Erfindung besteht darin, ein Widerstandsbauelement
und ein Verfahren zum Betreiben des Widerstandsbauelementes zu schaffen,
die den Einfluß einer
mechanischen Spannung auf das Widerstandsbauelement verringern.
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Diese
Aufgabe wird durch ein Widerstandsbauelement nach Anspruch 1 und
ein Verfahren nach Anspruch 12 gelöst.
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Der
vorliegenden Erfindung liegt die Idee zugrunde, Kontakte bzw. Kontaktierungen
zu verwenden, die sich immer dann, wenn sie nicht benötigt werden,
hochohmig schalten lassen. Eine ganzseitige Kontaktierung jeder
Seite eines vorzugsweise quadratischen Widerstandsbereiches eines
erfindungsgemäßen Widerstandsbauelementes
wird durch einen MOS-Kanal gebildet, dessen Breite der Länge der
Seite entspricht, und der zwischen der Seite und einem von der Seite
beabstandeten Zuleitungsbereich angeordnet ist. Um die jeweilige Seite
des Widerstandsbereiches ganzseitig niederohmig zu kontaktieren
wird der MOS-Kanal leitend geschaltet, indem an ein darüberliegendes
Gate der MOS-Struktur eine Spannung angelegt wird, durch die das
Halbleitermaterial des MOS-Kanals leitfähig wird. Wenn in einer anderen
Taktphase die Seite nicht kontaktiert sondern der Kontakt hochohmig
sein soll, wird der MOS-Kanal
hochohmig geschaltet, indem eine Spannung an das Gate angelegt wird,
die eine Verarmung der Ladungsträger
in dem Halbleiter des MOS-Kanals bewirkt. Der Widerstandsbereich kann
dabei sowohl durch einen p-dotierten als auch durch einen n-dotierten
Halbleiter realisiert sein.
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Nachfolgend
werden bevorzugte Ausführungsbeispiele
der vorliegenden Erfindung anhand der beiliegenden Figuren näher erläutert. Es
zeigen:
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1A und 1B eine
schematische Schnittansicht bzw. eine schematische Draufsicht eines
Widerstandsbauelementes gemäß einem
ersten Ausführungsbeispiel
der vorliegenden Erfindung; und
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2A und 2B eine
schematische Schnittansicht bzw. eine schematische Draufsicht eines
Widerstandsbauelementes gemäß einem
zweiten Ausführungsbeispiel
der vorliegenden Erfindung.
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Die 1A und 1B sind
eine schematische Schnittdarstellung und eine schematische Draufsicht eines
Widerstandsbauelementes gemäß einem
ersten Ausführungsbeispiel
der vorliegenden Erfindung, wobei 1A einen
Schnitt entlang der Linie A-A in 1B zeigt.
In einem n-dotierten Substrat 10 mit einem vorbestimmten
Substratwiderstand und einer Oberfläche 12 ist ein pBase-Bereich
bzw. ein p-dotierter Widerstandsbereich 20 angeordnet.
Der im wesentlichen quaderförmige
Widerstandsbereich 20 grenzt an die Oberfläche 12 des
Substrats 10 und weist in lateraler Richtung die Form eines
Quadrats mit vier Seiten 22, 24, 26, 28 auf. Ebenfalls
an der Oberfläche 12 des
Substrats 10 sind Zuleitungsbereiche 32, 34, 36, 38 mit
einem vorbestimmten Widerstand angeordnet, die jeweils einer der
Seiten 22, ..., 28 über deren gesamte Länge parallel
gegenüberliegen
und von derselben beabstandet sind. Jeweils zwei Zuleitungsbereiche 32, 34 bzw. 36, 38 sind
L-förmig miteinander
verbunden und darüber
hinaus mit einem Anschluß HI
bzw. einem Anschluß LO
verbunden. Die Zuleitungsbereiche 32, ..., 38 sind
p+-dotiert, d.h. sie weisen eine p-Dotierung mit einer hohen Dotierungskonzentration
und damit eine hohe elektrische Leitfähigkeit auf.
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Über Zwischenräumen 42, 44, 46, 48 zwischen
den Seiten 22, ..., 28 und den ihnen jeweils gegenüberliegenden
Zuleitungsbereichen 32, ..., 38 sind Gate-Strukturen 52, 54, 56, 58 auf
der Oberfläche 12 des Substrats 10 angeordnet.
Jede Gate-Struktur 52,
..., 58 erstreckt sich in einer Richtung von der zugeordneten Seite 22,
..., 28 bis zu dem der Seite 22, ..., 28 zugeordneten
Zuleitungsbereich 32, ..., 38, wobei bei dem dargestellten
Ausführungsbeispiel
die Gate-Strukturen 52, ..., 58 mit dem Widerstandsbereich 20 bzw.
den Zuleitungsbereichen 32, ..., 38 leicht überlappen.
In der dazu senkrechten Richtung erstreckt sich jede Gate-Struktur 52,
..., 58 wie auch jeder Zuleitungsbereich 32, ..., 38 näherungsweise
entlang der gesamten zugeordneten Seite 22, ..., 28 des
Widerstandsbereiches 20.
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Jede
Gate-Struktur 52, ..., 58 umfaßt, wie es in 1A zu
erkennen ist, eine Dielektrikumschicht 50a, ..., 58a,
die im Bereich des zugeordneten Zwischenraumes 42, ..., 48 direkt
auf die Oberfläche 12 des
Substrats 10 aufgebracht ist, und eine darüberliegende
leitfähige
Schicht 52b, ..., 58b, die aus Metall, Polysilizium etc.
ausgebildet sein kann. Die leitfähigen
Schichten 52b, ..., 58b sind mit Anschlüssen GHI
1, GHI 2 (nicht dargestellt), GLO 1 und GLO 2 (nicht dargestellt)
verbunden, über
die Spannungen an die leitfähigen
Schichten angelegt werden können.
Die vier Gate-Strukturen 52, ..., 58 bilden mit
den darunterliegenden Zwischenräumen 42,
..., 48 vier MOS-Strukturen, wobei mit den Bezugszeichen 42,
..., 48 im Folgenden auch die in den Zwischenräumen vorliegenden
MOS-Kanäle
bezeichnet werden.
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Vorzugsweise
an den einander diagonal gegenüberliegenden
Ecken des Widerstandsbereiches 20, die durch die Zuleitungsbereiche 32,
..., 38 freigelassen werden, sind Substratkontaktbereiche 70, 72 angeordnet,
die n+-dotiert, d.h. mit einer hohen Dotierungskonzentration n-dotiert,
und an der Oberfläche 12 des
Substrats 10 mit einem Anschluß S verbunden sind. Der Substratkontaktbereich 72 ist
in 1A schematisch dargestellt, um seine vertikale
Struktur zu zeigen, obwohl er nicht in der Schnittebene A-A liegt. Über den
Anschluß S
wird eine positive Spannung an die Substratkontaktbereiche 70, 72 angelegt,
die dafür
vorgesehen sind, die an den Grenzflächen zwischen den p+-dotierten
Zuleitungsbereichen 32, ..., 38 und dem p-dotierten Widerstandsbereich 20 einerseits
und dem dieselben umgebenden n-dotierten Material des Substrats 10 vorliegenden
pn-Übergänge in Sperrvorrichtung
vorzuspannen.
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Das
in den 1A und 1B dargestellte
Widerstandsbauelement wird vorzugsweise mit einem vorgegebenen Taktzyklus
und einer festen Taktfrequenz getaktet („gechoppt") betrieben. In einer ersten Taktphase
werden die Gate-Strukturen 52 und 56 über die
Anschlüsse
GHI 1 und GLO 1 an eine Spannung von 0V gelegt, wobei gleichzeitig
die Gate-Strukturen 54, 58 über die Anschlüsse GHI
2 und GLO 2 an eine Spannung von ca. +3V gelegt werden. An die Anschlüssen HI
(Zuleitungsbereiche 32, 34) und LO (Zuleitungsbereiche 36, 38)
werden Spannungen von 3V bzw. ca. 2V angelegt. Bei diesen Potentialverhältnissen
enthalten die MOS-Kanäle 42, 46 unter
den Gate-Strukturen 52 und 56 Ladungsträger bzw.
sind elektrisch leitfähig,
und die MOS-Kanäle 44, 48 unter
den Gate-Strukturen 54, 58 sind verarmt bzw. nicht
elektrisch leitfähig.
Folglich fließt
ein Strom von dem Anschluß HI über den
Zuleitungsbereich 32, den MOS-Kanal 42, durch
den Widerstandsbereich 20, über den Zwischenraum 46 und
den Zuleitungsbereich 36 zum Anschluß LO. Dabei stellt sich in
dem Widerstandsbereich 20 eine homogene Stromdichteverteilung
mit einer homogenen Stromrichtung von der Seite 22 zur
Seite 26 des Widerstandsbereiches 20 und damit
parallel zu den Seiten 24 und 28 ein.
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In
einer zweiten Taktphase werden an die Anschlüsse GHI 2 und GLO 2 eine Spannung
von 0V und an die Anschlüsse
GHI 1 und GLO 1 eine Spannung von +3V angelegt. An den Anschlüssen HI
und LO liegen weiterhin Spannungen von 3V bzw. ca. 2V. Bei diesen
Potentialverhältnissen
sind der MOS-Kanal 42 zwischen dem Zuleitungsbereich 32 und
der Seite 22 unter der Gate-Struktur 52 und der MOS-Kanal 46 zwischen
der Seite 26 und dem Zuleitungsbereich 36 unter
der Gate-Struktur 56 verarmt bzw. elektrisch nicht leitend.
Gleichzeitig sind der MOS-Kanal 44 zwischen
dem Zuleitungsbereich 34 und der Seite 24 unter
der Gate-Struktur 54 und der MOS-Kanal 48 zwischen
der Seite 28 des Widerstandsbereiches 20 und dem
Zuleitungsbereich 38 unter der Gate-Struktur 58 elektrisch
leitfähig.
Es stellt sich deshalb im Widerstandsbereich 20 ein Strom
ein, der in 1B die vertikale Richtung hat,
d.h. mit einer homogenen Stromrichtung von der Seite 24 zu
der Seite 28 und damit parallel zu den Seiten 22 und 26 des
Widerstandsbereiches 20 fließt.
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In
den beiden beschriebenen Taktphasen ist somit die oben formulierte
Bedingung für
eine optimale Eliminierung bzw. Kompensation des piezoresistiven
Effekts erfüllt,
da die Stromflußrichtungen
an jedem Ort des Widerstandsbereiches 20 in den beiden
Taktphasen orthogonal zueinander sind. Wenn der Duty-Cycle exakt
50 % beträgt
bzw. das Verhältnis
zwischen den Zeitdauern der ersten Taktphase und der zweiten Taktphase exakt
1 ist, so ist der effektive Widerstand des Widerstandsbauelementes
im zeitlichen Mittel fast unabhängig vom
mechanischen Streß bzw.
von mechanischen Spannungen, denen das Widerstandsbauelement ausgesetzt
ist.
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An
die zweite Taktphase schließt
sich unmittelbar eine Wiederholung der ersten Taktphase an. Alternativ
folgen auf die zweite Taktphase eine dritte und eine vierte Taktphase,
in denen an die Anschlüsse
GHI 1, GLO 1, GHI 2 und GLO 2 und damit an die Gate-Strukturen 52,
..., 58 die gleichen Spannungen angelegt werden, wie in
der ersten bzw. zweiten Taktphase, wobei jedoch die Spannungen an
den Anschlüssen
HI und LO vertauscht sind, um eine gegenüber der ersten Taktphase bzw.
der zweiten Taktphase umgekehrte, d.h. um 180° gedrehte, Stromflußrichtung
zu erzeugen.
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Die
Dimensionierung des Widerstandsbauelementes erfolgt vorzugsweise
so, daß die
Source/Drain-Widerstände
Rds,on der MOS-Kanäle 42,
..., 48 unter den Gate-Strukturen 52, ..., 58 im
angeschalteten Zustand im Verhältnis
zum Square-Widerstand (Flächenwiderstand)
des Widerstandsbereiches 20 möglichst klein sind. Dazu wird
die Länge
der MOS-Kanäle,
d.h. der Abstand zwischen den Seiten 22, ..., 28 des
Widerstandsberei ches 20 und den ihnen jeweils gegenüberliegenden
Zuleitungsbereichen 32, ..., 38 möglichst
nahe der minimalen Gate-Länge
der verwendeten Technologie dimensioniert. Die Weite bzw.
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Breite
der Kanäle
und damit die Seitenlänge
des quadratischen Widerstandsbereiches 20 wird so lange
erhöht
bzw. so groß gewählt, daß die Summe
der Widerstände
Rds,on zweier in Serie geschalteter, an
gegenüberliegenden
Seiten 22, ..., 28 des Widerstandsbereiches 20 angeordneter
Kanäle
wesentlich kleiner ist als der Square-Widerstand des Widerstandsbereiches 20.
Beispielsweise beträgt
bei einer Weite bzw. Breite der MOS-Kanäle, d.h. bei einer Seitenlänge des
quadratischen Widerstandsbereiches 20 W = 100 μm, einer Länge der MOS-Kanäle von L
= 0,6 μm
und den oben angegebenen Spannungen ein Widerstand eines p-Kanals
im angeschalteten Zustand Rds,on = 167Ω. Bei obigen
Potentialen ergibt sich somit typischerweise der Widerstand des
p-Kanals zu etwa 170 Ω.
Wenn der Widerstandsbereich 20 einen Square-Widerstand
R = ρ☐ = 3kΩ aufweist, beträgt somit
die Summe der Widerstände
der in Serie geschalteten p-Kanäle
ca. 10 % des Widerstandes des Widerstandsbereiches 20.
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Die 2A und 2B sind
eine schematische Schnittansicht bzw. eine schematische Draufsicht
eines weiteren Ausführungsbeispieles
eines Widerstandsbauelementes gemäß der vorliegenden Erfindung,
wobei 2A einen Schnitt entlang der
Ebene A-A in 2B darstellt. Ähnlich wie
das in den 1A und 1B dargestellte
Ausführungsbeispiel
umfaßt
das in den 2A und 2B dargestellte
Ausführungsbeispiel
einen quadratischen n-Hall-Bereich bzw. einen quadratischen n-dotierten
Widerstandsbereich 20 mit vier Seiten 22, ..., 28,
der unter einer Oberfläche 12 eines
Substrats 10 angeordnet ist. Das Substrat weist einen vorbestimmten
Substratwiderstand auf. Das Ausführungsbeispiel
umfaßt
ebenfalls den Seiten 22, ..., 28 des Widerstandsbereiches 20 parallel
und beabstandet gegenüberliegende
Zuleitungsbereiche 32, ..., 38 mit einem vorbestimmten
Widerstand, die paarweise L-förmig
miteinander verbunden sind, und Gate-Strukturen 52, ..., 58,
die über
Zwischenräumen 42,
..., 48 zwischen den Seiten 22, ..., 28 des
Widerstandsbereiches 20 und den jeweils gegenüberliegenden Zuleitungsbereichen 32,
..., 38 angeordnet sind. Hier könnten auch zwei diffundierte
Streifen verwendet werden, die über
Metallkontakte zu einem „L" verbunden sind.
Die Gate-Strukturen 52,
..., 58 sind aus jeweils einer Dielektrikumschicht 52a,
..., 58a und einer leitfähigen Schicht 52b,... 58b aufgebaut,
wobei die Dielektrikumschicht 52a, ..., 58a jeweils
vollflächig
die leitfähige
Schicht 52b, ..., 58b von der Oberfläche 12 des
Substrats 10 räumlich
trennt und elektrisch isoliert. Die Gate-Strukturen 52,
..., 58 und insbesondere die leitfähigen Schichten 52b,
..., 58b erstrecken sich in einer lateralen Richtung jeweils
von einer Seite 22, ..., 28 des Widerstandsbereiches 20 bis
zu dem dieser Seite 22, ..., 28 zugeordneten Zuleitungsbereich 32,...., 38.
In der dazu orthogonalen lateralen Richtung erstrecken sich die
Gate-Strukturen 52, ..., 58 näherungsweise entlang der gesamten
Seite 22, ..., 28 bzw. dem zugeordneten Zuleitungsbereich 32,
..., 38.
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Das
vorliegende Ausführungsbeispiel
unterscheidet sich von dem anhand der 1A und 1B dargestellten
dadurch, daß der
Widerstandsbereich 20 n-dotiert ist und die Zuleitungsbereiche 32,
..., 38 n+-dotiert sind. Um in den Zwischenräumen 42,
..., 48 zwischen den Seiten 22, ..., 28 des
Widerstandsbereiches 20 und den Zuleitungsbereichen 32,
..., 38 p-MOS-Kanäle ausbilden
zu können,
und um an den Grenzflächen
zwischen den Zuleitungsbereichen 32, ..., 38 und
umgebenden Material gesperrte pn-Übergänge ausbilden zu können, ist
ein p-dotierter
Bereich 80 (CMOS-p-Wanne) vorgesehen, der entlang des gesamten
Umfangs des Widerstandsbereiches 20 an diesen angrenzt,
die Zwischenräume 42,
..., 48 vollständig
ausfüllt
und die Zuleitungsbereiche 32, ..., 38 substratseitig,
d. h. abgesehen von deren an der Oberfläche 12 offenliegenden
Abschnitten, vollständig
umgibt. Dieser p-dotierte Bereich 80 reicht dementsprechend
von der Oberfläche 12 des
Substrats 10 aus gemessen in eine größere Tiefe als die Zuleitungsbereiche 32,
..., 38, ist jedoch nicht notwendigerweise so dick wie
der Widerstandsbereich 20.
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Der
p-dotierte Bereich 80 ist an mehreren Stellen durch ebenfalls
p-dotierte Verbindungsbereiche 82, 84 elektrisch
leitfähig
mit einem p-dotierten vergrabenen Schicht (pBL = p buried layer) 90 an
der Grenzschicht der Epitaxieschicht 10 zu dem darunterliegenden
Träger-Wafer
verbunden. Die Linie 94 in der Draufsicht aus 2B stellt
den inneren Rand der Schicht 90 dar.
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Die
Substratkontaktbereiche 70, 72 sind im Gegensatz
zu dem Ausführungsbeispiel
aus den 1A und 1B nicht
im Substrat sondern in dem p-dotierten Bereich 80 angeordnet
und kontaktieren denselben.
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In
Funktionsweise und Betrieb unterscheidet sich das Ausführungsbeispiel
aus den 2A und 2B von
dem Vorangehenden nur dadurch, daß zum Sperren bzw. Verarmen
und zum Leitfähigschalten der
MOS-Kanäle
in den Zwischenräumen 42,
..., 48 umgekehrte Potentialdifferenzen erforderlich sind.
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Bei
einem Zahlenbeispiel für
die Dimensionierung des Widerstandsbauelements aus 2A und 2B betragen
die Länge
der MOS-Kanäle
bzw. der Abstand zwischen den Seiten 22, ..., 28 des
Widerstandsbereiches 20 und den gegenüberliegenden Zuleitungsbereichen 32,
..., 38 L = 0,6 μm,
die Breite der MOS-Kanäle bzw.
die Seitenlänge
des Widerstandsbereiches 20 W = 20 μm und der Square-Widerstand
des Widerstandsbereiches 20 R = ρ☐ =
7kΩ. In
diesem Fall beträgt
der Widerstand eines n-MOS-Kanals
im angeschalteten Zustand Rds,on= 290Ω. Der Gesamtwiderstand
zweier in Serie geschalteter, an gegenüberliegenden Seiten des Widerstandsbereiches 20 angeordneter
n-MOS-Kanäle beträgt somit
ca. 8 % des Widerstandes des Widerstandsbereiches 20.
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Während bei
beiden Ausführungsbeispielen
in dem Widerstandsbereich 20 in zwei aufeinanderfolgenden
Taktintervallen Strom in zwei zueinander orthogonalen Richtungen
fließt,
wird jeder MOS-Kanal nur von Strom in einer Richtung durchflossen,
und zwar jeweils senkrecht zu der betreffenden Seite 22,
..., 28 des Widerstandsbereiches 20. Daher bleibt
die Fehlanpassung der Piezo-Einflüsse zwischen den leitenden
MOS-Kanälen
der beiden Taktphasen im Gesamtwiderstand erhalten. Um diesen Einfluß des Piezo-Effekts
klein zu halten, weisen die MOS-Kanäle 42,.., 48 vorzugsweise
einen wesentlich geringeren Widerstand auf als der Widerstandsbereich 20.
Vorteilhaft weisen die MOS-Kanäle
bzw. Inversionskanäle
und der Widerstandsbereich 20 Majoritätsladungsträger des gleichen Typs auf.
In diesem Fall sind die Einflüsse
des Piezo-Effekts ähnlich und
weisen insbesondere ähnliche
Temperaturgänge
bzw. Temperaturabhängigkeiten
auf. Unterschiede resultieren nur aus den unterschiedlichen Ladungsträgerdichten
im Widerstandsbereich 20 und in den MOS-Kanälen.
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Die
oben beschriebenen Ausführungsbeispiele
des erfindungsgemäßen Widerstandsbauelementes ähneln an
jeder kontaktierten Seite einem MOS-Transistor, bei dem eine der
beiden niederohmigen Source/Drain-Diffusionen bzw. durch Eindiffusion
von Dotieratomen erzeugten Source/Drain-Bereiche durch den hochohmigen
durch Eindiffusion oder Implantation von Dotieratomen erzeugten
Widerstandsbereich 20 ersetzt ist.
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Bei
einer weiteren bevorzugten Ausführungsform
wird der Widerstandsbereich 20 selbst als Source/Drain-Diffusion
ausgeführt.
In dieser Ausführungsform
kann das erfindungsgemäße Widerstandsbauelement
als eine spezielle Anordnung von vier MOS-Transistoren angesehen
werden, die an einem gemeinsamen sternförmigen Anschluß ein einziges
quadratisch ausgelegtes Source/Drain-Gebiet aufweisen. Ein Vorteil
dieser Ausführungsform
besteht darin, daß die
hochdotierte Source/Drain-Diffusion
einen kleineren Widerstand und deshalb einen kleineren Piezo-Effekt
aufweist als der niederdotierte Widerstandsbereich 20.
Um zu bewirken, daß die
MOS-Kanäle
wesentlich niederohmiger sind als der Widerstandsbereich 20,
sollte dessen Weite entsprechend groß ausgeführt werden.
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Eine
weitere Modifikation des erfindungsgemäßen Widerstandsbauelementes
weist innerhalb des quadratischen Widerstandsbereiches 20 eine
weitere quadratische Inversionsschicht bzw. ein quadratisches MOS-Gebiet
bzw. ein MOS-Quadrat auf. Der ohmsche Widerstandsbereich 20 degeneriert
zu einem ringförmigen
Gebiet und dient lediglich zur Gewährleistung eines sicheren Kontakts
zwischen den MOS-Kanälen 42, ..., 48 unter
den Gate-Strukturen 52, ..., 58 und dem inneren
MOS-Quadrat. Ein Vorteil dieser Struktur ist, daß sich die Leitfähigkeit
des inneren MOS-Quadrats durch Anlegen einer Spannung an dessen
Gate steuern läßt. Dadurch
ist beispielsweise ein erwünschter
Temperaturgang des Widerstandes des Widerstandsbauelementes erzielbar.
Außerdem
wird das Widerstandsbauelement trimmbar, wodurch im Herstellungsprozeß begründete Toleranzen
ausgeglichen werden können.
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Durch
Eindiffusion von Dotieratomen in Halbleitermaterialien erzeugte
Widerstände
weisen einen Übergangs-Feld-Effekt
auf. Wenn die Potentiale an den beiden momentan stromführenden
Kontakten des Widerstandsbauelementes Vp und
Vn sind, so ist ein Gleichtakt-Potential
(Common-Mode-Potential) durch VCM = (Vp + Vn)/2 gegeben.
Abhängig
von diesem Common-Mode-Potential ändert sich die Dicke der Raumladungszone
zwischen dem Widerstand und seiner Umgebung, beispielsweise dem
Substrat oder aber einer eigenen Wanne. Je nach Auslegung des Widerstandsbauelementes
und nach seiner Anwendung kann es erforderlich sein, dieses Common-Mode-Potential
in beiden Taktphasen auf den selben Wert zu regeln.
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Um
innerhalb des gesamten Widerstandsbereiches 20 eine homogene
Stromdichte zu erhalten, müssen
sich die MOS-Kanäle 42,
..., 48 bzw. die Zuleitungsbereiche 32, ..., 38 und
die Gate-Strukturen 52,
..., 58 möglichst
jeweils über
die gesamte Breite jeder Seite 22, ..., 28 des
Widerstandsbereiches 20 erstrecken. Einschränkungen
dieser Forderung sind jedoch erforderlich und vorteilhaft, wenn
beispielsweise über
die Ecken des Widerstandsbereiches 20 Zuleitungen zu einem
Gate eines MOS-Quadrats, wie es oben beschrieben wurde, geführt werden,
oder wenn aus prozeßtechnischen
Gründen
Toleranzen der Diffusionsgebiete, die den Widerstandsbereich 20,
die Zuleitungsbereiche 32, ..., 38 oder die Substratkontaktbereiche 70, 72 bilden,
nicht genau genug kontrolliert bzw. gesteuert werden können.
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Gemäß einem
weiteren bevorzugten Ausführungsbeispiel
der vorliegenden Erfindung ist jeder Zuleitungsbereich 32,
..., 38 und jede Gate-Struktur 52, ..., 58 in
drei Teile unterteilt. Zwei Teile erstrecken sich jeweils über fast
die Hälfte
der Seitenlänge,
der dritte Teil weist eine minimale Länge auf und befindet sich exakt oder
näherungsweise
in der Mitte der jeweiligen Seite 22, ..., 28.
Dieses Ausführungsbeispiel
des erfindungsgemäßen Widerstandsbauelementes
ist nicht nur als ohmscher Widerstand sondern gleichzeitig als Hall-Sonde
betreibbar. Dabei werden in jeder Taktphase die mittleren, minimal
langen bzw. näherungsweise
punktförmigen
Kontakte der beiden Seiten 22, ..., 28, die parallel
zum Stromfluß der
jeweiligen Taktphase liegen, zum Abgreifen der Hall-Spannung bzw.
der Hall-Sonden-Ausgangsspannung verwendet. Dazu wird der näherungsweise
punktförmige
Kontakt beispielsweise durch einen herkömmlichen MOS-Transistor mit
kleiner Source/Drain-Wanne
realisiert, da ein kleiner punktförmiger Kontakt keinen nennenswerten
Kurzschluß in
Stromflußrichtung
erzeugt.
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Das
erfindungsgemäße Widerstandsbauelement
kann wie jeder Widerstand in einer Schaltung unterschiedlichste
Aufgaben erfüllen.
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Insbesondere
kann es zur Erzeugung eines hochgenauen Referenzstromes aus einer
an das Widerstandsbauelement angelegten Referenzspannung verwendet
werden. Dazu werden die Anschlüsse
HI und LO wie die Anschlüsse
eines herkömmlichen
Widerstandsbauelementes beschaltet bzw. verdrahtet. Eine Steuerschaltung
erzeugt mit einer vorbestimmten Frequenz die oben beschriebenen
Taktphasen, während
derer das Widerstandsbauelement abwechselnd in zwei orthogonalen
Richtungen von Strom durchflossen wird, indem paarweise an jeweils
zwei gegenüberliegende
leitfähige
Schichten 52b, ..., 58b der Gate-Strukturen 52,
..., 58 Spannungen angelegt werden, die die darunterliegenden
MOS-Kanäle 42,
..., 48 an- und ausschalten. Dies bewirkt zunächst einen
synchron zu den Taktzyklen zwischen zwei Werten hin und her springenden
Widerstand des erfindungsgemäßen Widerstandsbauelementes.
Durch eine einfache Mittelungsschaltung bzw. einen Tiefpass, beispielsweise
ein RC-Glied, kann der Mittelwert der beiden Widerstandswerte gebildet
werden. Da jede reale Schaltung an ihrem Eingang Eigenschaften eines
Tiefpasses mit einer bestimmten Grenzfrequenz aufweist, muß keine
dedizierte Mitteilungseinrichtung vorgesehen sein, wenn die Frequenz,
mit der die Taktphasen geschaltet werden, über oder vorzugsweise weit über der
Grenzfrequenz liegen.
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Umgekehrt
kann das erfindungsgemäße Widerstandsbauelement
auch zur Verstärkung
des Piezo-Effekts verwendet werden, indem eine Differenz der Widerstände des
Widerstandsbauelementes in den beiden Taktphasen gebildet wird.
Dazu wird beispielsweise das Ausgangssignal des Widerstandsbauelementes (Spannung
bei aufgeprägtem
konstantem Strom oder Strom bei aufgeprägter konstanter Spannung) hochpaßgefiltert
und anschließend
gleichgerichtet. Das resultierende Signal bzw. allgemeiner die Differenz
der beiden Widerstände
des Widerstandsbauelementes in den beiden Taktphasen ist proportional
zur mechanischen Spannung, der das Widerstandsbauelement ausgesetzt
ist.
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Zur
Eliminierung oder Verstärkung
von Piezo-Effekten ist der Widerstandsbereich 20 vorzugsweise quadratisch.
Für andere
Anwendungen kann er jedoch die Form eines beliebigen Rechtecks,
eines Parallelogramms, eines allgemeinen Vierecks oder eines Vielecks
aufweisen, wobei je nach Anwendung Seitenlängen und Winkel zwischen den
Seiten nicht gleich sein müssen.
-
- 10
- Substrat
- 12
- Oberfläche
- 20
- Widerstandsbereich
- 22,
..., 28
- Seite
des Widerstandsbereiches 20
- 32,
..., 38
- Zuleitungsbereich
- HI,
LO
- Anschluß für Zuleitungsbereiche 32,
..., 38
- 42,
..., 48
- Zwischenraum
- 52,
..., 58
- Gate-Struktur
- 52a,
..., 58a
- Dielektrikumschicht
- 52b,
..., 58b
- Metallisierung
- GHI
1, GLO 1, GHI 2, GLO 2
- Anschluß
- S
- Anschluß für Substratkontaktbereiche 70, 72
- 70,
72
- Substratkontaktbereich
- 80
- Bereich
- 82,
84
- Verbindungsbereich
- 90
- Rahmen
- 92
- Rückseite
des Substrats 10
- 94
- Innerer
Rand des Rahmens 90