DE10223179B4 - Resistor component and method for operating the resistance component - Google Patents

Abstract

Widerstandsbauelement mit:
einem Substrat (10);
einem Widerstandsbereich (20) an dem Substrat (10), wobei der Widerstandsbereich (20) vier Seiten (22, 24, 26, 28) aufweist;
vier Zuleitungsbereichen (32, 34, 36, 38) an dem Substrat (10), wobei jeder Seite (22, 24, 26, 28) ein Zuleitungsbereich (32, 34, 36, 38) zugeordnet ist, wobei jeder Zuleitungsbereich (32, 34, 36, 38) einen Zuleitungswiderstandswert aufweist und von der Seite (22, 24, 26, 28) des Widerstandsbereiches (20), der er zugeordnet ist, beabstandet ist; und
vier Steuerstrukturen (52, 54, 56, 58), wobei jedem Zuleitungsbereich (32, 34, 36, 38) eine Steuerstruktur (52, 54, 56, 58) zugeordnet ist, und wobei jede Steuerstruktur (52, 54, 56, 58) derart ausgebildet ist, dass ein Widerstand zwischen dem Zuleitungsbereich (32, 34, 36, 38), dem die Steuerstruktur (52, 54, 56, 58) zugeordnet ist, und der Seite (22, 24, 26, 28) des Widerstandsbereiches (20), die dem Zuleitungsbereich (32, 34, 36, 38) zugeordnet ist,...Resistor component with:
a substrate (10);
a resistive region (20) on the substrate (10), the resistive region (20) having four sides (22, 24, 26, 28);
four lead regions (32, 34, 36, 38) on the substrate (10), each side (22, 24, 26, 28) being associated with a lead region (32, 34, 36, 38), each lead region (32, 34, 36, 38) 34, 36, 38) has a lead resistance value and is spaced from the side (22, 24, 26, 28) of the resistance region (20) to which it is associated; and
four control structures (52, 54, 56, 58), each control area (32, 34, 36, 38) being associated with a control structure (52, 54, 56, 58), and each control structure (52, 54, 56, 58 ) is formed such that a resistance between the feed region (32, 34, 36, 38), which is associated with the control structure (52, 54, 56, 58), and the side (22, 24, 26, 28) of the resistance region (20), which is assigned to the supply line (32, 34, 36, 38), ...

Description

Die vorliegende Erfindung bezieht sich auf ein Widerstandsbauelement und ein Verfahren zum Betreiben des Widerstandsbauelementes, die dafür vorgesehen sind, Auswirkungen von Piezo-Effekten in dem Widerstandsbauelement auf eine Schaltung, die mit dem Widerstandsbauelement verschaltet ist, zu minimieren oder zu maximieren.The The present invention relates to a resistance device and a method of operating the resistance device, the intended for it are effects of piezo effects in the resistor device on a circuit that connects to the resistance device is to minimize or maximize.

Bei Bauteilen, die indirekte Halbleiter aufweisen, bewirkt eine mechanische Spannung aufgrund des piezoresistiven Effekts, des Piezo-Hall-Effekts, des Piezo-MOS-Effekts oder des Piezo-Übergangs-Effekts (Piezo-Junction-Effekts) eine Änderung elektrischer Parameter. In der Technologie integrierter Schaltungen ist dies seit langem bekannt. Man ist deshalb bestrebt, nach Möglichkeit nur Schaltungen zu entwerfen, bei denen das Verhalten des Schaltkreises ausschließlich durch Verhältnisse von elektrischen Parametern bestimmt wird. Als Beispiel sei ein MOS-Stromspiegel genannten, der zwei MOS-Transistoren- umfaßt, dessen Gates bzw. Gate-Anschlüsse miteinander verbunden sind, und dessen Sources bzw. Source-Anschlüsse miteinander verbunden sind. Legt man an die Gate-Anschlüsse eine Spannung an, so führt das bei identischen Parametern, insbesondere Abmessungen, der beiden Transistoren zu gleichen Stromflüssen in beiden Kanälen. Wird auf beide Transistoren der selbe mechanische Streß bzw. die selbe mechanische Spannung ausgeübt, so ändert sich zwar – bei konstant gehaltener Gate-Spannung – der Stromfluß, aber das Verhältnis der beiden Ströme zueinander bleibt gleich. Die beiden MOS-Transistoren werden deshalb vorzugsweise in unmittelbarer Nachbarschaft zueinander angeordnet, um sie zumindest näherungsweise der selben mechanischen Spannung auszusetzen. In der Praxis ist die mechanische Spannung jedoch zumeist trotzdem inhomogen bzw. die beiden Transistoren erfahren leicht unterschiedlichen mechanischen Streß, so daß sich das Verhältnis der Ströme ändert bzw. die Ströme nicht mehr die gleiche Größe aufweisen. Dies wird Fehlanpassung genannt.at Components that have indirect semiconductors causes a mechanical Voltage due to the piezoresistive effect, the piezo-reverb effect, the piezo MOS effect or the piezo transition effect (piezo junction effect) a change electrical parameter. In integrated circuit technology this has been known for a long time. One is therefore anxious, if possible only to design circuits where the behavior of the circuit exclusively by circumstances determined by electrical parameters. As an example, be one MOS current mirror called, which comprises two MOS transistors-, whose gates or gate terminals with each other are connected, and whose sources or source terminals are connected to each other. If one puts to the gate connections one Tension, so leads this with identical parameters, in particular dimensions, of the two Transistors to equal current flows in both channels. Is on both transistors of the same mechanical stress or the same mechanical stress exerted, so changes though - at constant held gate voltage - the current flow, but The relationship of the two streams one another stays the same. The two MOS transistors are therefore preferably arranged in the immediate vicinity of each other, at least approximately to suspend the same mechanical tension. In practice is the mechanical tension, however, mostly still inhomogeneous or the two transistors experience slightly different mechanical Stress, so that The relationship the currents changes or the streams no longer the same size. This is called mismatch.

Es gibt jedoch auch zahlreiche Aufgabenstellungen, die schaltungstechnisch nicht alleine dadurch lösbar sind, daß Verhältnisse elektrischer Parameter gebildet werden, sondern bei denen auch Absolutwerte elektrischer Parameter in Ausgangssignale eines Schaltkreises eingehen. Ein Beispiel hierfür ist ein Ringoszillator, der aus einer ungeraden Anzahl n₀ von Invertern besteht. Die Inverter werden kaskadiert, d.h. der Ausgang des n-ten Inverters steuert den Eingang des (n + 1)-ten Inverters an (1 ≤ n ≤ n₀ – 1), und der Ausgang des letzten bzw. n₀-ten Inverters steuert den Eingang des ersten Inverters an. Dieser Ringoszillator schwingt mit einer Frequenz, die eine Funktion mehrerer physikalischer Parameter ist, beispielsweise der Beweglichkeit der Ladungsträger in den MOS-Kanälen. Da eine mechanische Spannung, wie oben erwähnt, diese physikalischen Parameter beeinflußt, beeinflußt bzw. ändert sie auch die Eigenfrequenz des Ringoszillators.However, there are also numerous problems, which are not solvable in terms of circuitry alone in that ratios of electrical parameters are formed, but in which absolute values of electrical parameters also enter into output signals of a circuit. An example of this is a ring oscillator, which consists of an odd number n ₀ of inverters. The inverters are cascaded, the output of the n-th inverter that controls (n + 1) th input of the inverter to (1 ≤ n ≤ n ₀ - 1,), and the output of the last or n th inverter controls ₀ the input of the first inverter. This ring oscillator oscillates at a frequency that is a function of several physical parameters, such as the mobility of the carriers in the MOS channels. Since a mechanical stress, as mentioned above, affects these physical parameters, it also affects or alters the natural frequency of the ring oscillator.

Ein weiteres Beispiel ist eine Erzeugung eines möglichst genau definierten Referenz- bzw. Kalibrier-Stroms. Dazu wird ein Widerstand in einer Regelschleife so betrieben, daß an ihm eine konstante Spannung abfällt. Diese konstante Spannung kann sehr genau mit Hilfe von Bandgap-Prinzipien on-chip erzeugt oder der integrierten Schaltung in Form einer hochgenauen Referenzspannung an einem bestimmten Pin bzw. Kontaktstift zur Verfügung gestellt werden. Da jedoch die Größe des Widerstands vom piezoresistiven Effekt beeinflußt wird, wird somit im gleichen Maße nach dem ohmschen Gesetz auch der Referenzstrom beeinflußt.One Another example is the generation of a reference or calibration current. This is a resistor in a control loop so operated that it drops a constant voltage. This constant tension can be very accurate with the help of bandgap principles generated on-chip or the integrated circuit in the form of a highly accurate Reference voltage provided to a specific pin or pin become. However, because the size of the resistor is influenced by the piezoresistive effect is thus in the same Measures after the ohmic law also affects the reference current.

Es existieren einige Schaltungs- bzw. Layout-Varianten, die den Einfluß mechanischer Spannungen auf Bauteile vermindern. Dabei wird das Bauteil, beispielsweise ein Widerstand oder auch ein MOS-Transistor, in zwei gleich große Anteile aufgespalten, bzw. durch zwei gleich große Bauteile ersetzt, die elektrisch in Serie oder auch parallel geschaltet werden, und die so angeordnet werden, daß die Ströme in ihnen in zueinan der orthogonalen Richtungen fließen. Diese Maßnahme wird ergriffen, da der piezoresistive Effekt eine ausgeprägte Richtungsabhängigkeit aufweist. In dem heute vorwiegend verwendeten (100)-Silizium sind die mittels des piezoresistiven Effekts durch eine mechanische Verspannung erzeugten Widerstandsänderungen in zwei orthogonalen Richtungen gegenläufig, d.h., wenn durch eine mechanische Spannung ein Widerstand in einer Richtung vergrößert wird, so wird er in einer dazu senkrechten Richtung näherungsweise um denselben Betrag verringert.It exist some circuit or layout variants, the influence of mechanical Reduce stress on components. In this case, the component, for example a resistor or a MOS transistor, in two equal proportions split, or replaced by two equal components that electrically be connected in series or in parallel, and arranged so be that the streams flowing in them in the orthogonal directions. These measure is taken because the piezoresistive effect has a pronounced directionality having. In which today predominantly used (100) silicon are the means of the piezoresistive effect by a mechanical tension generated resistance changes in opposite directions in two orthogonal directions, i.e. when passing through a mechanical stress a resistance is increased in one direction so it is reduced in a direction perpendicular thereto by approximately the same amount.

In der folgenden mathematischen Formulierung ist Φ der Winkel der Stromflußrichtung relativ zur [110]-Richtung im Kristall, wobei der Winkel bei Draufsicht auf die Waferoberfläche im mathematisch positiven Sinn, d.h. entgegen dem Uhrzeigersinn positiv gezählt wird. Die [110]-Richtung ist dabei normal zum Primary Flat des Wafers und somit eindeutig. Die Abhängigkeit des Widerstandes R(σ_i,j, Φ) eines Diffusions- oder Implantations-Widerstandsbauelementes bzw. eines durch Diffusion oder Implantation von Dotieratomen erzeugten Widerstandsbauelements von der mechanischen Spannung σ_i,j und dem Winkel Φ lautet damit

In the following mathematical formulation, Φ is the angle of the current flow direction relative to the [110] direction in the crystal, the angle being positively counted in a top-down view of the wafer surface in the mathematically positive sense, ie counterclockwise. The [110] direction is normal to the primary flat of the wafer and therefore unique. The dependence of the resistance R (σ _{i, j} , Φ) of a diffusion or implantation resistance device or of a resistance component generated by diffusion or implantation of doping atoms of the mechanical stress σ _{i, j} and the angle Φ is thus

Dabei sind σ₁₁, σ₂₂ und σ₃₃ Normalspannungskomponenten, wobei σ₁₁ in der Waferebene liegt und in die [110]-Richtung (Φ = 0°) zeigt, σ₂₂ in der Waferebene liegt und in die [110]-Richtung (Φ = 90°) und zeigt und σ₃₃ normal zu der Waferebene liegt, d.h. in die [001]-Richtung zeigt. Ferner ist σ₁₂ die in der Waferebene liegende Schubspannung. π₁₁, π₁₂ und π₄₄ sind drei piezoresistive Koeffizienten, mittels derer die Abhängigkeit des Widerstandes R(σ_i,j, Φ) von der mechanischen Spannung σ_i,j vollständig beschrieben wird.Σ ₁₁ , σ ₂₂ and σ _{33 are} normal stress components, where σ ₁₁ lies in the wafer plane and points in the [110] -direction (Φ = 0 °), σ ₂₂ lies in the wafer plane and in the [110] -direction ( Φ = 90 °) and σ _{33 is} normal to the wafer plane, ie points in the [001] direction. Furthermore, σ _{12 is} the shear stress in the wafer plane. π ₁₁ , π ₁₂ and π ₄₄ are three piezoresistive coefficients by means of which the dependence of the resistance R (σ _{i, j} , Φ) on the mechanical stress σ _{i, j is} completely described.

Wenn ein Widerstand durch Serienschaltung zweier nominal gleicher Teilwiderstände mit orthogonalen Stromflußrichtungen Φ, Φ + 90° realisiert wird, so beträgt der Gesamtwiderstand

If a resistor is realized by series connection of two nominally equal partial resistors with orthogonal current flow directions Φ, Φ + 90 °, then the total resistance is

Es entfallen somit alle Anteile mit π₄₄ und σ₁₂, und der Gesamtwiderstand R ist vom Winkel Φ unabhängig. Somit wird der Einfluß einer mechanischen Spannung auf das theoretische Minimum reduziert. Für eine Parallelschaltung zweier nominal gleicher Teilwiderstände ergibt sich in guter Näherung das selbe Ergebnis.It thus accounts for all shares with π ₄₄ and σ ₁₂ , and the total resistance R is independent of the angle Φ. Thus, the influence of a mechanical stress is reduced to the theoretical minimum. For a parallel connection of two nominally equal partial resistors, the same result results to a good approximation.

Ordnet man bei dem oben erwähnten Beispiel des Widerstandes beide Teilwiderstände nahe zueinander benachbart an, dann sind sie im wesentlichen etwa der gleichen mechanischen Spannung ausgesetzt, und der gesamte Widerstand der Serienschaltung oder auch Parallelschaltung beider Teilwiderstände ändert sich näherungsweise nicht. Dieser Ansatz funktioniert aber nur dann perfekt, d.h. die Kompensation ist nur dann optimal, wenn die mechanische Spannung in beiden Teil-Bauteilen exakt gleich groß ist. Die Stromrichtungen in den beiden Teil-Bauteilen müssen jedoch, wie erwähnt, orthogonal zueinander sein. Beispielsweise müssen zwei streifenförmige Widerstandsstrukturen senkrecht zueinander im Schaltungslayout angeordnet sein. Dies ist eine völlig andere Situation als bei üblichen Fehlanpassungs-Strukturen mit paralleler Stromflußrichtung. Bei paralleler Stromflußrichtung kann ein Layout gewählt werden, bei dem sich Anteile der beiden zu matchenden bzw. hinsichtlich ihrer Parameter aneinander anzupassenden Bauteile wie Finger zweier Hände ineinander verzahnen und somit in sehr guter Näherung am selben Ort angeordnet sind. Ein solches Layout ist bei zwei Teil-Bauteilen mit zueinander orthogonaler Stromflußrichtung nicht möglich. Sie können deshalb nicht so innig miteinander verquickt werden, daß sie sich praktisch am gleichen Ort befinden, und sind deshalb unterschiedlichen mechanischen Spannungen ausgesetzt. Die Pie zo-Effekte in beiden Teil-Bauteilen heben sich deshalb nicht gegenseitig vollständig auf.assigns one at the above mentioned one Example of resistance both partial resistors close to each other on, then they are essentially about the same mechanical Exposed to voltage, and the total resistance of the series circuit or parallel connection of both partial resistors changes approximately Not. However, this approach only works perfectly, i. the Compensation is optimal only when the mechanical stress is exactly the same in both sub-components. The current directions in the two sub-components must however, as mentioned, be orthogonal to each other. For example, two strip-shaped resistor structures must be arranged perpendicular to each other in the circuit layout. This is a completely different situation than usual Mismatch structures with parallel current flow direction. at parallel current flow direction a layout can be chosen in which shares of the two are to be matched respectively their parameters to be matched components such as two fingers Hands in each other interlock and thus arranged in a very good approximation in the same place are. Such a layout is with two parts with each other orthogonal current flow direction not possible. You can Therefore, they should not be so intimately intertwined that they are are practically in the same place, and therefore different exposed to mechanical stresses. The pie zo effects in both Partial components therefore do not cancel each other out completely.

Ein weiteres Beispiel für eine Beeinflussung eines Bauelements ist das Offset-Problem bei integrierten Hall-Sonden. Betrachtet man eine kreuzförmige oder quadratische Hall-Sonde im Ersatzschaltbild als eine H-Brücke aus vier Widerständen, so fließt der Strom in den Widerständen einer Diagonale parallel, jedoch in den Widerständen der anderen Diagonale um 90° gedreht zur ersten Diagonale. Durch eine mechanische Spannung erhöhen sich die Widerstände einer Diagonale, die der anderen Diagonale vermindern sich. Somit wird die Brücke verstimmt und liefert selbst ohne Magnetfeld ein Ausgangssignal. Diese Offset-Spannung stammt also vorwiegend von der Anisotropie des piezoresistiven Effekts.One another example of influencing a component is the offset problem with integrated Hall probes. Looking at a cruciform or square Hall probe in the equivalent circuit diagram as an H-bridge off four resistances, so flows the current in the resistors one diagonal parallel, but in the resistances of the other diagonal turned by 90 degrees to the first diagonal. By a mechanical tension increase the resistances one diagonal, the other diagonal diminish. Thus, will the bridge detunes and delivers even without magnetic field an output signal. This offset voltage thus comes mainly from the anisotropy the piezoresistive effect.

Seit langer Zeit ist eine layout-technische Maßnahme bekannt, um diese Offset-Spannung zu vermindern. Man ordnet zwei Hall-Sonden nebeneinander an, so daß sie möglichst der gleichen mechanischen Spannung ausgesetzt sind. Eine Sonde wird gegenüber der anderen um 90° verdreht angeordnet, und beide Sonden werden elektrisch parallel geschaltet. Dadurch wird erreicht, daß sich in allen Zweigen der H-Brücke jeweils ein Anteil von der ersten und ein Anteil von der zweiten Hall-Sonde befindet. Da diese beiden Anteile senkrecht zueinander angeordnet sind, bzw. ihre Stromflußrichtungen orthogonal sind, weist diese Parallelschaltung praktisch keinen Piezo-Effekt mehr auf.since For a long time, a layout-technical measure is known about this offset voltage to diminish. Place two Hall probes next to each other so that they are as close as possible are exposed to the same mechanical stress. A probe will across from the other rotated by 90 ° arranged, and both probes are electrically connected in parallel. This ensures that in all branches of the H-bridge one share each of the first and one share of the second Hall probe is located. Because these two parts are perpendicular to each other are arranged, or their Stromflußrichtungen are orthogonal, this parallel connection has virtually no piezo effect on.

Leider sind die Hall-Sonden aber sehr groß, so daß bei einer auch nur leicht inhomogenen mechanischen Belastung des Chips die mechanischen Spannungen, denen die beiden Hall-Sonden ausgesetzt sind, nicht gleich sind. Es wird somit eine statistische Verminderung der Offset-Spannung, jedoch keine vollkommene Kompensation erreicht.Unfortunately However, the Hall probes are very large, so that at one even only slightly inhomogeneous mechanical stress of the chip's mechanical stresses, where the two Hall probes are exposed are not the same. There is thus a statistical reduction of the offset voltage, however, no perfect compensation is achieved.

Bei Hall-Sonden läßt sich der Offset vollkommen eliminieren, indem man eine einzige Sonde in zwei aufeinanderfolgenden Taktphasen mit den zwei orthogonalen Stromflußrichtungen be treibt, d.h., daß die Stromflußrichtung in jeder Taktphase um 90° weitergedreht wird. Bei einer solchen Spinning Current Hall Probe (SCHP; Hall-Sonde mit rotierendem Strom) enthält die Ausgangsspannung der Sonde bzw. die Hall-Spannung in beiden Taktphasen den störenden Offset-Anteil, allerdings mit unterschiedlichem Vorzeichen. Der Offset-Anteil kann somit in einer nachgeschalteten Signalverarbeitung ohne weiteres durch Mittelwertbildung eliminiert werden. Ein solche Sonde wird in dem Artikel „Electronic Circuitry for a smart spinning current Hall plate with low offset" von P. J. A. Munter (Sensors and Actuators, Reihe A, Bd. 25–27, 1991, S. 747–751) beschrieben.at Hall probes can be completely eliminate the offset by using a single probe in two consecutive clock phases with the two orthogonal ones current flow , that is, the current flow direction rotated in each clock phase by 90 ° becomes. In such a Spinning Current Hall Probe (SCHP; Hall probe with rotating current) the output voltage of the probe or the Hall voltage in both Clock phases the disturbing Offset component, but with different sign. Of the Offset component can thus be in a downstream signal processing be easily eliminated by averaging. Such Probe is described in the article "Electronic Circuitry for a smart spinning current Hall plate with low offset "by P.J.A. Munter (Sensors and Actuators, Series A, Vol. 25-27, 1991, pp. 747-751).

Damit die Hall-Sonde bei beiden orthogonalen Stromflußrichtungen gleiche Eigenschaften aufweist, wird sie mit der lateralen Form eines Quadrats gebildet. Um eine möglichst perfekte Unterdrückung bzw. Kompensation des Piezo-Effekts zu bewirken, sollte die Hall-Sonde so betrieben werden, daß die Stromdichtevektoren an jedem Ort der Hall-Sonde in den beiden Taktphasen orthogonal zueinander, jedoch betragsmäßig gleich groß sind. Dies ist erzielbar, indem man das Quadrat an zwei gegenüberliegenden Seiten ganzseitig kontaktiert, wodurch sich bei einer ersten Stromflußrichtung eine homogene Stromdichte einstellt. Diese Kontakte liegen jedoch parallel zu der zweiten, orthogonalen Stromflußrichtung und bilden somit einen Kurzschluß, wenn die Hall-Sonde mit der zweiten Stromflußrichtung betrieben wird. Umgekehrt bilden an den anderen beiden gegenüberliegenden Seiten angeordnete ganzseitige Kontakte zur Erzeugung einer homogenen Stromflußdichte mit der zweiten Stromflußrichtung einen Kurzschluß, wenn die Hall-Sonde mit der ersten Stromflußrichtung betrieben wird.In order to the Hall probe in both orthogonal Stromflußrichtungen the same properties has, it is formed with the lateral shape of a square. To one as possible perfect suppression or compensate for the piezo effect, the Hall probe should be operated so that the Current density vectors at each location of the Hall probe in the two clock phases orthogonal to each other, but are equal in magnitude. This is achievable by placing the square at two opposite Pages contacted on all sides, resulting in a first Stromflußrichtung sets a homogeneous current density. These contacts are however parallel to the second, orthogonal Stromflußrichtung and thus form a short circuit, though the Hall probe is operated with the second Stromflußrichtung. Vice versa form arranged on the other two opposite sides full-page contacts for generating a homogeneous Stromflußdichte with the second current flow direction a short circuit, when the Hall probe is operated in the first Stromflußrichtung.

Dieses Problem wird dadurch entschärft, daß man die Hall-Sonde nicht als ein Quadrat mit ganzseitiger Kontaktierung ausführt, sondern als Kreuz, wobei die Kontakte an den Enden der Balken angeordnet sind. Die eigentliche Hall-Sonde, d.h. das Gebiet, in dem die Hall-Spannung gemessen wird, ist das Kreuzungsgebiet der beiden Balken und weist immer noch näherungsweise die Form eines Quadrats auf. Die Kontakte sind je doch von diesem inneren Quadrat zurückgesetzt, dadurch ist ihre Kurzschlußwirkung für den Strom reduziert.This Problem is defused by that he not the Hall probe as a square with full-sided contact, but instead as a cross, with the contacts arranged at the ends of the bars are. The actual Hall probe, i. the area where the Hall voltage is measured, the intersection of the two bars and points still approximately the shape of a square. The contacts are depending on this reset inner square, This is their short-circuit effect for the Electricity reduced.

Diese Kreuz-Geometrie der SCHP eignet sich jedoch nicht für ein Widerstandsbauelement mit eliminierten Piezo-Effekt, da nur das innere Quadrat des Kreuzungsgebietes der Balken des Kreuzes in beiden orthogonalen Richtungen von Strom durchflossen wird, im Gegensatz zur Hall-Sonde jedoch der Piezo-Effekt im gesamten stromdurchflossenen Bereich, d.h. in einem gesamten Balken in die elektrischen Eigenschaften des Bauelements eingeht. Anders ausgedrückt eliminiert die Kreuz-Geometrie den Piezo-Effekt nur in einem Teil des Widerstandsbauelementes, nämlich im Kreuzungsbereich.These However, the cross geometry of the SCHP is not suitable for a resistance component with eliminated piezo effect, since only the inner square of the crossing area the beam of the cross in both orthogonal directions of electricity is traversed, in contrast to the Hall probe, however, the piezo effect throughout current-carrying region, i. in an entire bar in the electrical properties of the device is received. In other words eliminated the cross geometry the piezo effect only in a part of the resistance component, namely in the crossing area.

Die US 4,315,272 beschreibt einen Feldeffekttransistor mit einem zentralen Source-Bereich und einer Mehrzahl von am Rand des gemeinsamen Source-Bereichs angeordneten Drain-Bereichen. Eine Mehrzahl von Gate-Elektroden sind jeweils zwischen dem gemeinsamen Source-Bereich bzw. einer Source-Elektrode und einem Drain-Bereich bzw. einer Drain-Elektrode angeordnet.The US 4,315,272 describes a field effect transistor having a central source region and a plurality of drain regions arranged at the edge of the common source region. A plurality of gate electrodes are respectively arranged between the common source region and a source electrode and a drain region or a drain electrode.

Die DE 19735231 A1 beschreibt ein neuronales MOSFET-Modul mit mehreren MOS-Feldeffekttransistoren, deren Sources oder deren Drains sternförmig miteinander elektrisch leitfähig verbunden sind.The DE 19735231 A1 describes a neural MOSFET module with a plurality of MOS field-effect transistors whose sources or their drains are connected in a star-shaped electrically conductive manner.

Die DE 4,302,342 A1 beschreibt ein Verfahren und eine Vorrichtung zur Offset-kompensierten Magentfeldmessung mittels eines Hall-Elements. Ein n-dotierter Bereich weist z.B. die Form eines Oktagons auf. Jede zweite Seite des n-Bereichs ist mit einem Anschluß versehen. Mit jedem der Anschlüsse ist ein steuerbarer elektronischer Umschalter oder Wechselschalter verbunden.The DE 4,302,342 A1 describes a method and an apparatus for offset-compensated magnetic field measurement by means of a Hall element. For example, an n-doped region has the shape of an octagon. Every other side of the n-range is provided with a connection. Each of the ports has a controllable electronic switch or changeover switch connected to it.

Die Aufgabe der vorliegenden Erfindung besteht darin, ein Widerstandsbauelement und ein Verfahren zum Betreiben des Widerstandsbauelementes zu schaffen, die den Einfluß einer mechanischen Spannung auf das Widerstandsbauelement verringern.The The object of the present invention is a resistance component and to provide a method of operating the resistance device, the influence of a reduce mechanical stress on the resistance device.

Diese Aufgabe wird durch ein Widerstandsbauelement nach Anspruch 1 und ein Verfahren nach Anspruch 12 gelöst.These The object is achieved by a resistance component according to claim 1 and a method according to claim 12 solved.

Der vorliegenden Erfindung liegt die Idee zugrunde, Kontakte bzw. Kontaktierungen zu verwenden, die sich immer dann, wenn sie nicht benötigt werden, hochohmig schalten lassen. Eine ganzseitige Kontaktierung jeder Seite eines vorzugsweise quadratischen Widerstandsbereiches eines erfindungsgemäßen Widerstandsbauelementes wird durch einen MOS-Kanal gebildet, dessen Breite der Länge der Seite entspricht, und der zwischen der Seite und einem von der Seite beabstandeten Zuleitungsbereich angeordnet ist. Um die jeweilige Seite des Widerstandsbereiches ganzseitig niederohmig zu kontaktieren wird der MOS-Kanal leitend geschaltet, indem an ein darüberliegendes Gate der MOS-Struktur eine Spannung angelegt wird, durch die das Halbleitermaterial des MOS-Kanals leitfähig wird. Wenn in einer anderen Taktphase die Seite nicht kontaktiert sondern der Kontakt hochohmig sein soll, wird der MOS-Kanal hochohmig geschaltet, indem eine Spannung an das Gate angelegt wird, die eine Verarmung der Ladungsträger in dem Halbleiter des MOS-Kanals bewirkt. Der Widerstandsbereich kann dabei sowohl durch einen p-dotierten als auch durch einen n-dotierten Halbleiter realisiert sein.The present invention is based on the idea to use contacts or contacts, which always, when they are not needed, can be switched high impedance. A full-sided contacting each side of a preferably square resistance region of a resistor according to the invention The device is formed by a MOS channel, the width of which corresponds to the length of the side, and which is arranged between the side and a side-spaced supply line. In order to contact the respective side of the resistance region in a low-resistance manner, the MOS channel is turned on by applying a voltage to an overlying gate of the MOS structure, by means of which the semiconductor material of the MOS channel becomes conductive. If, in another clock phase, the page is not contacted but the contact is to be high-impedance, the MOS channel is switched to high impedance by applying a voltage to the gate which causes depletion of the charge carriers in the semiconductor of the MOS channel. The resistance region can be realized both by a p-doped semiconductor and by an n-doped semiconductor.

Nachfolgend werden bevorzugte Ausführungsbeispiele der vorliegenden Erfindung anhand der beiliegenden Figuren näher erläutert. Es zeigen:following become preferred embodiments of the present invention with reference to the accompanying figures. It demonstrate:

1A und 1B eine schematische Schnittansicht bzw. eine schematische Draufsicht eines Widerstandsbauelementes gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung; und 1A and 1B a schematic sectional view and a schematic plan view of a resistance device according to a first embodiment of the present invention; and

2A und 2B eine schematische Schnittansicht bzw. eine schematische Draufsicht eines Widerstandsbauelementes gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung. 2A and 2 B a schematic sectional view and a schematic plan view of a resistance device according to a second embodiment of the present invention.

Die 1A und 1B sind eine schematische Schnittdarstellung und eine schematische Draufsicht eines Widerstandsbauelementes gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung, wobei 1A einen Schnitt entlang der Linie A-A in 1B zeigt. In einem n-dotierten Substrat 10 mit einem vorbestimmten Substratwiderstand und einer Oberfläche 12 ist ein pBase-Bereich bzw. ein p-dotierter Widerstandsbereich 20 angeordnet. Der im wesentlichen quaderförmige Widerstandsbereich 20 grenzt an die Oberfläche 12 des Substrats 10 und weist in lateraler Richtung die Form eines Quadrats mit vier Seiten 22, 24, 26, 28 auf. Ebenfalls an der Oberfläche 12 des Substrats 10 sind Zuleitungsbereiche 32, 34, 36, 38 mit einem vorbestimmten Widerstand angeordnet, die jeweils einer der Seiten 22, ..., 28 über deren gesamte Länge parallel gegenüberliegen und von derselben beabstandet sind. Jeweils zwei Zuleitungsbereiche 32, 34 bzw. 36, 38 sind L-förmig miteinander verbunden und darüber hinaus mit einem Anschluß HI bzw. einem Anschluß LO verbunden. Die Zuleitungsbereiche 32, ..., 38 sind p+-dotiert, d.h. sie weisen eine p-Dotierung mit einer hohen Dotierungskonzentration und damit eine hohe elektrische Leitfähigkeit auf.The 1A and 1B are a schematic sectional view and a schematic plan view of a resistance device according to a first embodiment of the present invention, wherein 1A a section along the line AA in 1B shows. In an n-doped substrate 10 with a predetermined substrate resistance and a surface 12 is a pBase region or a p-doped resistance region 20 arranged. The essentially cuboid resistance region 20 borders on the surface 12 of the substrate 10 and has the shape of a square with four sides in the lateral direction 22 . 24 . 26 . 28 on. Also on the surface 12 of the substrate 10 are feeder areas 32 . 34 . 36 . 38 arranged with a predetermined resistance, each one of the sides 22 , ..., 28 are parallel over their entire length and spaced from the same. Two feeder areas each 32 . 34 respectively. 36 . 38 are connected to each other in an L-shape and also connected to a terminal HI and a terminal LO. The supply areas 32 , ..., 38 are p + -doped, ie they have a p-doping with a high doping concentration and thus a high electrical conductivity.

Über Zwischenräumen 42, 44, 46, 48 zwischen den Seiten 22, ..., 28 und den ihnen jeweils gegenüberliegenden Zuleitungsbereichen 32, ..., 38 sind Gate-Strukturen 52, 54, 56, 58 auf der Oberfläche 12 des Substrats 10 angeordnet. Jede Gate-Struktur 52, ..., 58 erstreckt sich in einer Richtung von der zugeordneten Seite 22, ..., 28 bis zu dem der Seite 22, ..., 28 zugeordneten Zuleitungsbereich 32, ..., 38, wobei bei dem dargestellten Ausführungsbeispiel die Gate-Strukturen 52, ..., 58 mit dem Widerstandsbereich 20 bzw. den Zuleitungsbereichen 32, ..., 38 leicht überlappen. In der dazu senkrechten Richtung erstreckt sich jede Gate-Struktur 52, ..., 58 wie auch jeder Zuleitungsbereich 32, ..., 38 näherungsweise entlang der gesamten zugeordneten Seite 22, ..., 28 des Widerstandsbereiches 20.About intervals 42 . 44 . 46 . 48 between the pages 22 , ..., 28 and their respective opposite supply areas 32 , ..., 38 are gate structures 52 . 54 . 56 . 58 on the surface 12 of the substrate 10 arranged. Every gate structure 52 , ..., 58 extends in one direction from the associated side 22 , ..., 28 up to the side 22 , ..., 28 associated supply area 32 , ..., 38 , wherein in the illustrated embodiment, the gate structures 52 , ..., 58 with the resistance area 20 or the supply areas 32 , ..., 38 slightly overlap. In the direction perpendicular thereto, each gate structure extends 52 , ..., 58 as well as each supply area 32 , ..., 38 approximately along the entire associated page 22 , ..., 28 of the resistance range 20 ,

Jede Gate-Struktur 52, ..., 58 umfaßt, wie es in 1A zu erkennen ist, eine Dielektrikumschicht 50a, ..., 58a, die im Bereich des zugeordneten Zwischenraumes 42, ..., 48 direkt auf die Oberfläche 12 des Substrats 10 aufgebracht ist, und eine darüberliegende leitfähige Schicht 52b, ..., 58b, die aus Metall, Polysilizium etc. ausgebildet sein kann. Die leitfähigen Schichten 52b, ..., 58b sind mit Anschlüssen GHI 1, GHI 2 (nicht dargestellt), GLO 1 und GLO 2 (nicht dargestellt) verbunden, über die Spannungen an die leitfähigen Schichten angelegt werden können. Die vier Gate-Strukturen 52, ..., 58 bilden mit den darunterliegenden Zwischenräumen 42, ..., 48 vier MOS-Strukturen, wobei mit den Bezugszeichen 42, ..., 48 im Folgenden auch die in den Zwischenräumen vorliegenden MOS-Kanäle bezeichnet werden.Every gate structure 52 , ..., 58 includes, as it is in 1A it can be seen, a dielectric layer 50a , ..., 58a in the area of the assigned space 42 , ..., 48 directly on the surface 12 of the substrate 10 is applied, and an overlying conductive layer 52b , ..., 58b , which may be formed of metal, polysilicon, etc. The conductive layers 52b , ..., 58b are connected to terminals GHI 1, GHI 2 (not shown), GLO 1 and GLO 2 (not shown) through which voltages can be applied to the conductive layers. The four gate structures 52 , ..., 58 form with the underlying spaces 42 , ..., 48 four MOS structures, where denoted by the reference numerals 42 , ..., 48 in the following also the present in the interstices MOS channels are called.

Vorzugsweise an den einander diagonal gegenüberliegenden Ecken des Widerstandsbereiches 20, die durch die Zuleitungsbereiche 32, ..., 38 freigelassen werden, sind Substratkontaktbereiche 70, 72 angeordnet, die n+-dotiert, d.h. mit einer hohen Dotierungskonzentration n-dotiert, und an der Oberfläche 12 des Substrats 10 mit einem Anschluß S verbunden sind. Der Substratkontaktbereich 72 ist in 1A schematisch dargestellt, um seine vertikale Struktur zu zeigen, obwohl er nicht in der Schnittebene A-A liegt. Über den Anschluß S wird eine positive Spannung an die Substratkontaktbereiche 70, 72 angelegt, die dafür vorgesehen sind, die an den Grenzflächen zwischen den p+-dotierten Zuleitungsbereichen 32, ..., 38 und dem p-dotierten Widerstandsbereich 20 einerseits und dem dieselben umgebenden n-dotierten Material des Substrats 10 vorliegenden pn-Übergänge in Sperrvorrichtung vorzuspannen.Preferably at the diagonally opposite corners of the resistance region 20 passing through the feeder areas 32 , ..., 38 are released, are substrate contact areas 70 . 72 arranged, the n + -doped, ie n-doped with a high doping concentration, and at the surface 12 of the substrate 10 are connected to a terminal S. The substrate contact area 72 is in 1A shown schematically to show its vertical structure, although it is not in the sectional plane AA. Via terminal S, a positive voltage is applied to the substrate contact areas 70 . 72 applied, which are intended to those at the interfaces between the p + -doped lead areas 32 , ..., 38 and the p-doped resistance region 20 on the one hand and the surrounding n-doped material of the substrate 10 in front biasing pn junctions into blocking device.

Das in den 1A und 1B dargestellte Widerstandsbauelement wird vorzugsweise mit einem vorgegebenen Taktzyklus und einer festen Taktfrequenz getaktet („gechoppt") betrieben. In einer ersten Taktphase werden die Gate-Strukturen 52 und 56 über die Anschlüsse GHI 1 und GLO 1 an eine Spannung von 0V gelegt, wobei gleichzeitig die Gate-Strukturen 54, 58 über die Anschlüsse GHI 2 und GLO 2 an eine Spannung von ca. +3V gelegt werden. An die Anschlüssen HI (Zuleitungsbereiche 32, 34) und LO (Zuleitungsbereiche 36, 38) werden Spannungen von 3V bzw. ca. 2V angelegt. Bei diesen Potentialverhältnissen enthalten die MOS-Kanäle 42, 46 unter den Gate-Strukturen 52 und 56 Ladungsträger bzw. sind elektrisch leitfähig, und die MOS-Kanäle 44, 48 unter den Gate-Strukturen 54, 58 sind verarmt bzw. nicht elektrisch leitfähig. Folglich fließt ein Strom von dem Anschluß HI über den Zuleitungsbereich 32, den MOS-Kanal 42, durch den Widerstandsbereich 20, über den Zwischenraum 46 und den Zuleitungsbereich 36 zum Anschluß LO. Dabei stellt sich in dem Widerstandsbereich 20 eine homogene Stromdichteverteilung mit einer homogenen Stromrichtung von der Seite 22 zur Seite 26 des Widerstandsbereiches 20 und damit parallel zu den Seiten 24 und 28 ein.That in the 1A and 1B The resistor component shown is preferably clocked ("chopped") with a predetermined clock cycle and a fixed clock frequency. In a first clock phase, the gate structures become 52 and 56 placed on the terminals GHI 1 and GLO 1 to a voltage of 0V, at the same time the gate structures 54 . 58 via the connections GHI 2 and GLO 2 to a voltage of approx. + 3V. To the HI connections (supply areas 32 . 34 ) and LO (supply areas 36 . 38 ) voltages of 3V and about 2V are applied. These potential ratios contain the MOS channels 42 . 46 under the gate structures 52 and 56 Carrier or are electrically conductive, and the MOS channels 44 . 48 under the gate structures 54 . 58 are depleted or not electrically conductive. As a result, a current flows from the terminal HI via the lead-in area 32 , the MOS channel 42 , through the resistance area 20 , across the gap 46 and the supply area 36 to the terminal LO. This turns into the resistance area 20 a homogeneous current density distribution with a homogeneous current direction from the side 22 to the side 26 of the resistance range 20 and thus parallel to the pages 24 and 28 one.

In einer zweiten Taktphase werden an die Anschlüsse GHI 2 und GLO 2 eine Spannung von 0V und an die Anschlüsse GHI 1 und GLO 1 eine Spannung von +3V angelegt. An den Anschlüssen HI und LO liegen weiterhin Spannungen von 3V bzw. ca. 2V. Bei diesen Potentialverhältnissen sind der MOS-Kanal 42 zwischen dem Zuleitungsbereich 32 und der Seite 22 unter der Gate-Struktur 52 und der MOS-Kanal 46 zwischen der Seite 26 und dem Zuleitungsbereich 36 unter der Gate-Struktur 56 verarmt bzw. elektrisch nicht leitend. Gleichzeitig sind der MOS-Kanal 44 zwischen dem Zuleitungsbereich 34 und der Seite 24 unter der Gate-Struktur 54 und der MOS-Kanal 48 zwischen der Seite 28 des Widerstandsbereiches 20 und dem Zuleitungsbereich 38 unter der Gate-Struktur 58 elektrisch leitfähig. Es stellt sich deshalb im Widerstandsbereich 20 ein Strom ein, der in 1B die vertikale Richtung hat, d.h. mit einer homogenen Stromrichtung von der Seite 24 zu der Seite 28 und damit parallel zu den Seiten 22 und 26 des Widerstandsbereiches 20 fließt.In a second clock phase, a voltage of 0V is applied to the terminals GHI 2 and GLO 2 and a voltage of + 3V is applied to the terminals GHI 1 and GLO 1. At the terminals HI and LO are still voltages of 3V and about 2V. At these potential ratios are the MOS channel 42 between the supply area 32 and the page 22 under the gate structure 52 and the MOS channel 46 between the page 26 and the supply area 36 under the gate structure 56 depleted or electrically non-conductive. At the same time are the MOS channel 44 between the supply area 34 and the page 24 under the gate structure 54 and the MOS channel 48 between the page 28 of the resistance range 20 and the supply area 38 under the gate structure 58 electrically conductive. It therefore arises in the resistance area 20 a current in 1B has the vertical direction, ie with a homogeneous flow direction from the side 24 to the page 28 and thus parallel to the pages 22 and 26 of the resistance range 20 flows.

In den beiden beschriebenen Taktphasen ist somit die oben formulierte Bedingung für eine optimale Eliminierung bzw. Kompensation des piezoresistiven Effekts erfüllt, da die Stromflußrichtungen an jedem Ort des Widerstandsbereiches 20 in den beiden Taktphasen orthogonal zueinander sind. Wenn der Duty-Cycle exakt 50 % beträgt bzw. das Verhältnis zwischen den Zeitdauern der ersten Taktphase und der zweiten Taktphase exakt 1 ist, so ist der effektive Widerstand des Widerstandsbauelementes im zeitlichen Mittel fast unabhängig vom mechanischen Streß bzw. von mechanischen Spannungen, denen das Widerstandsbauelement ausgesetzt ist.In the two described clock phases, the condition formulated above for optimum elimination or compensation of the piezoresistive effect is thus fulfilled, since the current flow directions are present at each location of the resistance region 20 in the two clock phases are orthogonal to each other. If the duty cycle is exactly 50% or the ratio between the durations of the first clock phase and the second clock phase is exactly one, then the effective resistance of the resistance component on average over time is almost independent of the mechanical stress or mechanical stresses that the Resistor component is exposed.

An die zweite Taktphase schließt sich unmittelbar eine Wiederholung der ersten Taktphase an. Alternativ folgen auf die zweite Taktphase eine dritte und eine vierte Taktphase, in denen an die Anschlüsse GHI 1, GLO 1, GHI 2 und GLO 2 und damit an die Gate-Strukturen 52, ..., 58 die gleichen Spannungen angelegt werden, wie in der ersten bzw. zweiten Taktphase, wobei jedoch die Spannungen an den Anschlüssen HI und LO vertauscht sind, um eine gegenüber der ersten Taktphase bzw. der zweiten Taktphase umgekehrte, d.h. um 180° gedrehte, Stromflußrichtung zu erzeugen.The second clock phase is immediately followed by a repetition of the first clock phase. Alternatively, a third and a fourth clock phase follow in the second clock phase, in which to the terminals GHI 1, GLO 1, GHI 2 and GLO 2 and thus to the gate structures 52 , ..., 58 the same voltages are applied as in the first and second clock phase, however, wherein the voltages at the terminals HI and LO are reversed to produce a relation to the first clock phase and the second clock phase reversed, ie rotated by 180 °, Stromflußrichtung ,

Die Dimensionierung des Widerstandsbauelementes erfolgt vorzugsweise so, daß die Source/Drain-Widerstände R_ds,on der MOS-Kanäle 42, ..., 48 unter den Gate-Strukturen 52, ..., 58 im angeschalteten Zustand im Verhältnis zum Square-Widerstand (Flächenwiderstand) des Widerstandsbereiches 20 möglichst klein sind. Dazu wird die Länge der MOS-Kanäle, d.h. der Abstand zwischen den Seiten 22, ..., 28 des Widerstandsberei ches 20 und den ihnen jeweils gegenüberliegenden Zuleitungsbereichen 32, ..., 38 möglichst nahe der minimalen Gate-Länge der verwendeten Technologie dimensioniert. Die Weite bzw.The dimensioning of the resistance component is preferably carried out so that the source / drain resistors R _{ds, on} the MOS channels 42 , ..., 48 under the gate structures 52 , ..., 58 in the switched-on state in relation to the square resistance (area resistance) of the resistance area 20 as small as possible. This is the length of the MOS channels, ie the distance between the sides 22 , ..., 28 the resistance area 20 and their respective opposite supply areas 32 , ..., 38 dimensioned as close as possible to the minimum gate length of the technology used. The width or

Breite der Kanäle und damit die Seitenlänge des quadratischen Widerstandsbereiches 20 wird so lange erhöht bzw. so groß gewählt, daß die Summe der Widerstände R_ds,on zweier in Serie geschalteter, an gegenüberliegenden Seiten 22, ..., 28 des Widerstandsbereiches 20 angeordneter Kanäle wesentlich kleiner ist als der Square-Widerstand des Widerstandsbereiches 20. Beispielsweise beträgt bei einer Weite bzw. Breite der MOS-Kanäle, d.h. bei einer Seitenlänge des quadratischen Widerstandsbereiches 20 W = 100 μm, einer Länge der MOS-Kanäle von L = 0,6 μm und den oben angegebenen Spannungen ein Widerstand eines p-Kanals im angeschalteten Zustand R_ds,on = 167Ω. Bei obigen Potentialen ergibt sich somit typischerweise der Widerstand des p-Kanals zu etwa 170 Ω. Wenn der Widerstandsbereich 20 einen Square-Widerstand R = ρ_☐ = 3kΩ aufweist, beträgt somit die Summe der Widerstände der in Serie geschalteten p-Kanäle ca. 10 % des Widerstandes des Widerstandsbereiches 20.Width of the channels and thus the side length of the square resistance range 20 is so long increased or chosen so large that the sum of the resistances R _{ds, on} two connected in series, on opposite sides 22 , ..., 28 of the resistance range 20 arranged channels is substantially smaller than the square resistance of the resistance region 20 , For example, with a width of the MOS channels, ie with a side length of the square resistance region 20 W = 100 μm, a length of the MOS channels of L = 0.6 μm and the voltages given above, a resistance of a p-channel when switched _on R _{ds, on} = 167Ω. Thus, at the above potentials, the resistance of the p-channel typically results in about 170 Ω. When the resistance area 20 a square resistance R = ρ _☐ = 3kΩ has, thus the sum of the resistors is the series-connected p-channel is about 10% of the resistance of the resistive region 20 ,

Die 2A und 2B sind eine schematische Schnittansicht bzw. eine schematische Draufsicht eines weiteren Ausführungsbeispieles eines Widerstandsbauelementes gemäß der vorliegenden Erfindung, wobei 2A einen Schnitt entlang der Ebene A-A in 2B darstellt. Ähnlich wie das in den 1A und 1B dargestellte Ausführungsbeispiel umfaßt das in den 2A und 2B dargestellte Ausführungsbeispiel einen quadratischen n-Hall-Bereich bzw. einen quadratischen n-dotierten Widerstandsbereich 20 mit vier Seiten 22, ..., 28, der unter einer Oberfläche 12 eines Substrats 10 angeordnet ist. Das Substrat weist einen vorbestimmten Substratwiderstand auf. Das Ausführungsbeispiel umfaßt ebenfalls den Seiten 22, ..., 28 des Widerstandsbereiches 20 parallel und beabstandet gegenüberliegende Zuleitungsbereiche 32, ..., 38 mit einem vorbestimmten Widerstand, die paarweise L-förmig miteinander verbunden sind, und Gate-Strukturen 52, ..., 58, die über Zwischenräumen 42, ..., 48 zwischen den Seiten 22, ..., 28 des Widerstandsbereiches 20 und den jeweils gegenüberliegenden Zuleitungsbereichen 32, ..., 38 angeordnet sind. Hier könnten auch zwei diffundierte Streifen verwendet werden, die über Metallkontakte zu einem „L" verbunden sind. Die Gate-Strukturen 52, ..., 58 sind aus jeweils einer Dielektrikumschicht 52a, ..., 58a und einer leitfähigen Schicht 52b,... 58b aufgebaut, wobei die Dielektrikumschicht 52a, ..., 58a jeweils vollflächig die leitfähige Schicht 52b, ..., 58b von der Oberfläche 12 des Substrats 10 räumlich trennt und elektrisch isoliert. Die Gate-Strukturen 52, ..., 58 und insbesondere die leitfähigen Schichten 52b, ..., 58b erstrecken sich in einer lateralen Richtung jeweils von einer Seite 22, ..., 28 des Widerstandsbereiches 20 bis zu dem dieser Seite 22, ..., 28 zugeordneten Zuleitungsbereich 32,...., 38. In der dazu orthogonalen lateralen Richtung erstrecken sich die Gate-Strukturen 52, ..., 58 näherungsweise entlang der gesamten Seite 22, ..., 28 bzw. dem zugeordneten Zuleitungsbereich 32, ..., 38.The 2A and 2 B are a schematic sectional view and a schematic plan view ei Another embodiment of a resistor component according to the present invention, wherein 2A a section along the plane AA in 2 B represents. Similar to the one in the 1A and 1B illustrated embodiment includes in the 2A and 2 B illustrated embodiment, a square n-Hall region or a square n-doped resistance region 20 with four sides 22 , ..., 28 that under a surface 12 a substrate 10 is arranged. The substrate has a predetermined substrate resistance. The embodiment also includes the pages 22 , ..., 28 of the resistance range 20 parallel and spaced opposite supply areas 32 , ..., 38 with a predetermined resistance, which are connected in pairs L-shaped, and gate structures 52 , ..., 58 that have spaces in between 42 , ..., 48 between the pages 22 , ..., 28 of the resistance range 20 and the respective opposite supply areas 32 , ..., 38 are arranged. Here also two diffused strips could be used, which are connected via metal contacts to an "L." The gate structures 52 , ..., 58 are each made of a dielectric layer 52a , ..., 58a and a conductive layer 52b ... 58b constructed, wherein the dielectric layer 52a , ..., 58a each full surface of the conductive layer 52b , ..., 58b from the surface 12 of the substrate 10 spatially separated and electrically isolated. The gate structures 52 , ..., 58 and in particular the conductive layers 52b , ..., 58b each extend from one side in a lateral direction 22 , ..., 28 of the resistance range 20 to the side of this page 22 , ..., 28 associated supply area 32 , ...., 38 , In the orthogonal lateral direction, the gate structures extend 52 , ..., 58 approximately along the entire page 22 , ..., 28 or the associated supply area 32 , ..., 38 ,

Das vorliegende Ausführungsbeispiel unterscheidet sich von dem anhand der 1A und 1B dargestellten dadurch, daß der Widerstandsbereich 20 n-dotiert ist und die Zuleitungsbereiche 32, ..., 38 n+-dotiert sind. Um in den Zwischenräumen 42, ..., 48 zwischen den Seiten 22, ..., 28 des Widerstandsbereiches 20 und den Zuleitungsbereichen 32, ..., 38 p-MOS-Kanäle ausbilden zu können, und um an den Grenzflächen zwischen den Zuleitungsbereichen 32, ..., 38 und umgebenden Material gesperrte pn-Übergänge ausbilden zu können, ist ein p-dotierter Bereich 80 (CMOS-p-Wanne) vorgesehen, der entlang des gesamten Umfangs des Widerstandsbereiches 20 an diesen angrenzt, die Zwischenräume 42, ..., 48 vollständig ausfüllt und die Zuleitungsbereiche 32, ..., 38 substratseitig, d. h. abgesehen von deren an der Oberfläche 12 offenliegenden Abschnitten, vollständig umgibt. Dieser p-dotierte Bereich 80 reicht dementsprechend von der Oberfläche 12 des Substrats 10 aus gemessen in eine größere Tiefe als die Zuleitungsbereiche 32, ..., 38, ist jedoch nicht notwendigerweise so dick wie der Widerstandsbereich 20.The present embodiment differs from that based on the 1A and 1B represented in that the resistance area 20 is n-doped and the lead areas 32 , ..., 38 n + doped. To be in the gaps 42 , ..., 48 between the pages 22 , ..., 28 of the resistance range 20 and the feeder areas 32 , ..., 38 To be able to form p-MOS channels, and at the interfaces between the lead areas 32 , ..., 38 Being able to form pn junctions blocked by surrounding material is a p-doped region 80 (CMOS p-well) provided along the entire circumference of the resistance area 20 adjacent to these, the spaces between 42 , ..., 48 completely fills and the supply areas 32 , ..., 38 on the substrate side, ie apart from their on the surface 12 exposed sections, completely surrounds. This p-doped region 80 ranges accordingly from the surface 12 of the substrate 10 measured to a greater depth than the supply areas 32 , ..., 38 but is not necessarily as thick as the resistance range 20 ,

Der p-dotierte Bereich 80 ist an mehreren Stellen durch ebenfalls p-dotierte Verbindungsbereiche 82, 84 elektrisch leitfähig mit einem p-dotierten vergrabenen Schicht (pBL = p buried layer) 90 an der Grenzschicht der Epitaxieschicht 10 zu dem darunterliegenden Träger-Wafer verbunden. Die Linie 94 in der Draufsicht aus 2B stellt den inneren Rand der Schicht 90 dar.The p-doped region 80 is in several places by also p-doped connection areas 82 . 84 electrically conductive with a p-doped buried layer (pBL = p buried layer) 90 at the boundary layer of the epitaxial layer 10 connected to the underlying carrier wafer. The line 94 in the plan view 2 B represents the inner edge of the layer 90 represents.

Die Substratkontaktbereiche 70, 72 sind im Gegensatz zu dem Ausführungsbeispiel aus den 1A und 1B nicht im Substrat sondern in dem p-dotierten Bereich 80 angeordnet und kontaktieren denselben.The substrate contact areas 70 . 72 are in contrast to the embodiment of the 1A and 1B not in the substrate but in the p-doped region 80 arranged and contact the same.

In Funktionsweise und Betrieb unterscheidet sich das Ausführungsbeispiel aus den 2A und 2B von dem Vorangehenden nur dadurch, daß zum Sperren bzw. Verarmen und zum Leitfähigschalten der MOS-Kanäle in den Zwischenräumen 42, ..., 48 umgekehrte Potentialdifferenzen erforderlich sind.In operation and operation, the embodiment differs from the 2A and 2 B from the foregoing only by inhibiting and routing the MOS channels in the spaces 42 , ..., 48 reverse potential differences are required.

Bei einem Zahlenbeispiel für die Dimensionierung des Widerstandsbauelements aus 2A und 2B betragen die Länge der MOS-Kanäle bzw. der Abstand zwischen den Seiten 22, ..., 28 des Widerstandsbereiches 20 und den gegenüberliegenden Zuleitungsbereichen 32, ..., 38 L = 0,6 μm, die Breite der MOS-Kanäle bzw. die Seitenlänge des Widerstandsbereiches 20 W = 20 μm und der Square-Widerstand des Widerstandsbereiches 20 R = ρ_☐ = 7kΩ. In diesem Fall beträgt der Widerstand eines n-MOS-Kanals im angeschalteten Zustand R_ds,on= 290Ω. Der Gesamtwiderstand zweier in Serie geschalteter, an gegenüberliegenden Seiten des Widerstandsbereiches 20 angeordneter n-MOS-Kanäle beträgt somit ca. 8 % des Widerstandes des Widerstandsbereiches 20.In a numerical example of the dimensioning of the resistor component 2A and 2 B are the length of the MOS channels or the distance between the sides 22 , ..., 28 of the resistance range 20 and the opposite supply areas 32 , ..., 38 L = 0.6 μm, the width of the MOS channels or the side length of the resistance region 20 W = 20 μm and the square resistance of the resistance region 20 R = ρ _☐ = 7kΩ. In this case, the resistance of an n-MOS channel in the on-state is R _{ds, on} = 290Ω. The total resistance of two series connected, on opposite sides of the resistance area 20 arranged n-MOS channels is thus about 8% of the resistance of the resistance range 20 ,

Während bei beiden Ausführungsbeispielen in dem Widerstandsbereich 20 in zwei aufeinanderfolgenden Taktintervallen Strom in zwei zueinander orthogonalen Richtungen fließt, wird jeder MOS-Kanal nur von Strom in einer Richtung durchflossen, und zwar jeweils senkrecht zu der betreffenden Seite 22, ..., 28 des Widerstandsbereiches 20. Daher bleibt die Fehlanpassung der Piezo-Einflüsse zwischen den leitenden MOS-Kanälen der beiden Taktphasen im Gesamtwiderstand erhalten. Um diesen Einfluß des Piezo-Effekts klein zu halten, weisen die MOS-Kanäle 42,.., 48 vorzugsweise einen wesentlich geringeren Widerstand auf als der Widerstandsbereich 20. Vorteilhaft weisen die MOS-Kanäle bzw. Inversionskanäle und der Widerstandsbereich 20 Majoritätsladungsträger des gleichen Typs auf. In diesem Fall sind die Einflüsse des Piezo-Effekts ähnlich und weisen insbesondere ähnliche Temperaturgänge bzw. Temperaturabhängigkeiten auf. Unterschiede resultieren nur aus den unterschiedlichen Ladungsträgerdichten im Widerstandsbereich 20 und in den MOS-Kanälen.While in both embodiments, in the resistance region 20 In two successive clock intervals current flows in two mutually orthogonal directions, each MOS channel is traversed only by current in one direction, respectively perpendicular to the respective side 22 , ..., 28 of the resistance range 20 , Therefore, the mismatch of the piezo influences between the MOS conductive channels of the two clock phases in the total resistance is maintained. To minimize this influence of the piezo effect, the MOS channels point 42 .., 48 preferably a much lower resistance than the resistance region 20 , Advantageously, the MOS channels or inversion channels and the resistance region 20 Majority carriers of the same type. In this case, the effects of the piezo effect are similar and in particular have similar temperature responses or temperature dependencies. Differences only result from the different carrier densities in the resistance range 20 and in the MOS channels.

Die oben beschriebenen Ausführungsbeispiele des erfindungsgemäßen Widerstandsbauelementes ähneln an jeder kontaktierten Seite einem MOS-Transistor, bei dem eine der beiden niederohmigen Source/Drain-Diffusionen bzw. durch Eindiffusion von Dotieratomen erzeugten Source/Drain-Bereiche durch den hochohmigen durch Eindiffusion oder Implantation von Dotieratomen erzeugten Widerstandsbereich 20 ersetzt ist.The above-described embodiments of the resistor component according to the invention are similar to each contacted side of a MOS transistor in which one of the two low-resistance source / drain diffusions or by diffusion of doping source / drain regions generated by the high-impedance by diffusion or implantation of doping atoms resistance range 20 is replaced.

Bei einer weiteren bevorzugten Ausführungsform wird der Widerstandsbereich 20 selbst als Source/Drain-Diffusion ausgeführt. In dieser Ausführungsform kann das erfindungsgemäße Widerstandsbauelement als eine spezielle Anordnung von vier MOS-Transistoren angesehen werden, die an einem gemeinsamen sternförmigen Anschluß ein einziges quadratisch ausgelegtes Source/Drain-Gebiet aufweisen. Ein Vorteil dieser Ausführungsform besteht darin, daß die hochdotierte Source/Drain-Diffusion einen kleineren Widerstand und deshalb einen kleineren Piezo-Effekt aufweist als der niederdotierte Widerstandsbereich 20. Um zu bewirken, daß die MOS-Kanäle wesentlich niederohmiger sind als der Widerstandsbereich 20, sollte dessen Weite entsprechend groß ausgeführt werden.In a further preferred embodiment, the resistance range 20 itself as source / drain diffusion. In this embodiment, the resistance device according to the invention can be regarded as a special arrangement of four MOS transistors having a single square-shaped source / drain region at a common star-shaped connection. An advantage of this embodiment is that the highly doped source / drain diffusion has a smaller resistance and therefore a smaller piezo effect than the low-doped resistance region 20 , To cause the MOS channels to be much lower impedance than the resistance range 20 , its width should be made correspondingly large.

Eine weitere Modifikation des erfindungsgemäßen Widerstandsbauelementes weist innerhalb des quadratischen Widerstandsbereiches 20 eine weitere quadratische Inversionsschicht bzw. ein quadratisches MOS-Gebiet bzw. ein MOS-Quadrat auf. Der ohmsche Widerstandsbereich 20 degeneriert zu einem ringförmigen Gebiet und dient lediglich zur Gewährleistung eines sicheren Kontakts zwischen den MOS-Kanälen 42, ..., 48 unter den Gate-Strukturen 52, ..., 58 und dem inneren MOS-Quadrat. Ein Vorteil dieser Struktur ist, daß sich die Leitfähigkeit des inneren MOS-Quadrats durch Anlegen einer Spannung an dessen Gate steuern läßt. Dadurch ist beispielsweise ein erwünschter Temperaturgang des Widerstandes des Widerstandsbauelementes erzielbar. Außerdem wird das Widerstandsbauelement trimmbar, wodurch im Herstellungsprozeß begründete Toleranzen ausgeglichen werden können.A further modification of the resistance component according to the invention has within the square resistance range 20 a further square inversion layer or a square MOS area or a MOS square. The ohmic resistance area 20 degenerates into an annular area and serves only to ensure a secure contact between the MOS channels 42 , ..., 48 under the gate structures 52 , ..., 58 and the inner MOS square. An advantage of this structure is that the conductivity of the inner MOS square can be controlled by applying a voltage to its gate. As a result, for example, a desired temperature response of the resistor of the resistance component can be achieved. In addition, the resistance device becomes trimmable, which can be compensated in the manufacturing process justified tolerances.

Durch Eindiffusion von Dotieratomen in Halbleitermaterialien erzeugte Widerstände weisen einen Übergangs-Feld-Effekt auf. Wenn die Potentiale an den beiden momentan stromführenden Kontakten des Widerstandsbauelementes V_p und V_n sind, so ist ein Gleichtakt-Potential (Common-Mode-Potential) durch V_CM = (V_p + V_n)/2 gegeben. Abhängig von diesem Common-Mode-Potential ändert sich die Dicke der Raumladungszone zwischen dem Widerstand und seiner Umgebung, beispielsweise dem Substrat oder aber einer eigenen Wanne. Je nach Auslegung des Widerstandsbauelementes und nach seiner Anwendung kann es erforderlich sein, dieses Common-Mode-Potential in beiden Taktphasen auf den selben Wert zu regeln.Resistors generated by diffusion of doping atoms into semiconductor materials have a transition field effect. When the potentials at the two current-carrying contacts of the resistance device are V _p and V _n , a common-mode potential is given by V _CM = (V _p + V _n ) / 2. Depending on this common-mode potential, the thickness of the space charge zone changes between the resistor and its surroundings, for example the substrate or a separate well. Depending on the design of the resistor component and its application, it may be necessary to regulate this common mode potential to the same value in both clock phases.

Um innerhalb des gesamten Widerstandsbereiches 20 eine homogene Stromdichte zu erhalten, müssen sich die MOS-Kanäle 42, ..., 48 bzw. die Zuleitungsbereiche 32, ..., 38 und die Gate-Strukturen 52, ..., 58 möglichst jeweils über die gesamte Breite jeder Seite 22, ..., 28 des Widerstandsbereiches 20 erstrecken. Einschränkungen dieser Forderung sind jedoch erforderlich und vorteilhaft, wenn beispielsweise über die Ecken des Widerstandsbereiches 20 Zuleitungen zu einem Gate eines MOS-Quadrats, wie es oben beschrieben wurde, geführt werden, oder wenn aus prozeßtechnischen Gründen Toleranzen der Diffusionsgebiete, die den Widerstandsbereich 20, die Zuleitungsbereiche 32, ..., 38 oder die Substratkontaktbereiche 70, 72 bilden, nicht genau genug kontrolliert bzw. gesteuert werden können.To within the entire resistance range 20 To obtain a homogeneous current density, the MOS channels must 42 , ..., 48 or the supply areas 32 , ..., 38 and the gate structures 52 , ..., 58 preferably over the entire width of each page 22 , ..., 28 of the resistance range 20 extend. However, limitations of this requirement are necessary and advantageous if, for example, over the corners of the resistance region 20 Feed lines to a gate of a MOS square, as described above, are guided, or if for technical process reasons tolerances of the diffusion regions, the resistance range 20 , the supply areas 32 , ..., 38 or the substrate contact areas 70 . 72 can not be controlled or controlled accurately enough.

Gemäß einem weiteren bevorzugten Ausführungsbeispiel der vorliegenden Erfindung ist jeder Zuleitungsbereich 32, ..., 38 und jede Gate-Struktur 52, ..., 58 in drei Teile unterteilt. Zwei Teile erstrecken sich jeweils über fast die Hälfte der Seitenlänge, der dritte Teil weist eine minimale Länge auf und befindet sich exakt oder näherungsweise in der Mitte der jeweiligen Seite 22, ..., 28. Dieses Ausführungsbeispiel des erfindungsgemäßen Widerstandsbauelementes ist nicht nur als ohmscher Widerstand sondern gleichzeitig als Hall-Sonde betreibbar. Dabei werden in jeder Taktphase die mittleren, minimal langen bzw. näherungsweise punktförmigen Kontakte der beiden Seiten 22, ..., 28, die parallel zum Stromfluß der jeweiligen Taktphase liegen, zum Abgreifen der Hall-Spannung bzw. der Hall-Sonden-Ausgangsspannung verwendet. Dazu wird der näherungsweise punktförmige Kontakt beispielsweise durch einen herkömmlichen MOS-Transistor mit kleiner Source/Drain-Wanne realisiert, da ein kleiner punktförmiger Kontakt keinen nennenswerten Kurzschluß in Stromflußrichtung erzeugt.According to a further preferred embodiment of the present invention, each supply area 32 , ..., 38 and every gate structure 52 , ..., 58 divided into three parts. Two parts each extend over almost half of the side length, the third part has a minimum length and is located exactly or approximately in the middle of the respective side 22 , ..., 28 , This embodiment of the resistance component according to the invention is not only operable as an ohmic resistance but at the same time as a Hall probe. In each clock phase, the middle, minimal long or approximately point contacts of the two sides 22 , ..., 28 , which are parallel to the current flow of the respective clock phase, used for picking up the Hall voltage or the Hall probe output voltage. For this purpose, the approximately punctiform contact is realized for example by a conventional MOS transistor with a small source / drain well, since a small point-shaped contact does not generate a significant short circuit in the current flow direction.

Das erfindungsgemäße Widerstandsbauelement kann wie jeder Widerstand in einer Schaltung unterschiedlichste Aufgaben erfüllen.The inventive resistance device Like every resistor in a circuit, it can be very different Fulfill tasks.

Insbesondere kann es zur Erzeugung eines hochgenauen Referenzstromes aus einer an das Widerstandsbauelement angelegten Referenzspannung verwendet werden. Dazu werden die Anschlüsse HI und LO wie die Anschlüsse eines herkömmlichen Widerstandsbauelementes beschaltet bzw. verdrahtet. Eine Steuerschaltung erzeugt mit einer vorbestimmten Frequenz die oben beschriebenen Taktphasen, während derer das Widerstandsbauelement abwechselnd in zwei orthogonalen Richtungen von Strom durchflossen wird, indem paarweise an jeweils zwei gegenüberliegende leitfähige Schichten 52b, ..., 58b der Gate-Strukturen 52, ..., 58 Spannungen angelegt werden, die die darunterliegenden MOS-Kanäle 42, ..., 48 an- und ausschalten. Dies bewirkt zunächst einen synchron zu den Taktzyklen zwischen zwei Werten hin und her springenden Widerstand des erfindungsgemäßen Widerstandsbauelementes. Durch eine einfache Mittelungsschaltung bzw. einen Tiefpass, beispielsweise ein RC-Glied, kann der Mittelwert der beiden Widerstandswerte gebildet werden. Da jede reale Schaltung an ihrem Eingang Eigenschaften eines Tiefpasses mit einer bestimmten Grenzfrequenz aufweist, muß keine dedizierte Mitteilungseinrichtung vorgesehen sein, wenn die Frequenz, mit der die Taktphasen geschaltet werden, über oder vorzugsweise weit über der Grenzfrequenz liegen.In particular, it can be used to generate a high-precision reference current from a reference voltage applied to the resistance component. For this purpose, the terminals HI and LO are wired or wired like the terminals of a conventional resistance component. A control circuit generates at a predetermined frequency the timing phases described above, during which the resistance device is alternately traversed by current in two orthogonal directions, by pairing each with two opposing conductive layers 52b , ..., 58b the gate structures 52 , ..., 58 Voltages are applied to the underlying MOS channels 42 , ..., 48 turn on and off. This first causes a synchronous to the clock cycles between two values jumping back and forth resistance of the resistance device according to the invention. By a simple averaging circuit or a low-pass filter, for example an RC element, the mean value of the two resistance values can be formed. Since each real circuit has at its input characteristics of a low pass with a certain cutoff frequency, no dedicated messaging means need be provided if the frequency at which the clock phases are switched are above or preferably well above the cutoff frequency.

Umgekehrt kann das erfindungsgemäße Widerstandsbauelement auch zur Verstärkung des Piezo-Effekts verwendet werden, indem eine Differenz der Widerstände des Widerstandsbauelementes in den beiden Taktphasen gebildet wird. Dazu wird beispielsweise das Ausgangssignal des Widerstandsbauelementes (Spannung bei aufgeprägtem konstantem Strom oder Strom bei aufgeprägter konstanter Spannung) hochpaßgefiltert und anschließend gleichgerichtet. Das resultierende Signal bzw. allgemeiner die Differenz der beiden Widerstände des Widerstandsbauelementes in den beiden Taktphasen ist proportional zur mechanischen Spannung, der das Widerstandsbauelement ausgesetzt ist.Vice versa can the resistance device according to the invention also for reinforcement of the piezo effect can be used by taking a difference of the resistances of the Resistor component is formed in the two clock phases. For this purpose, for example, the output signal of the resistance component (voltage at imprinted constant current or current with impressed constant voltage) high-pass filtered and subsequently rectified. The resulting signal or more generally the difference the two resistors of the resistance component in the two clock phases is proportional to the mechanical stress exposed to the resistance device is.

Zur Eliminierung oder Verstärkung von Piezo-Effekten ist der Widerstandsbereich 20 vorzugsweise quadratisch. Für andere Anwendungen kann er jedoch die Form eines beliebigen Rechtecks, eines Parallelogramms, eines allgemeinen Vierecks oder eines Vielecks aufweisen, wobei je nach Anwendung Seitenlängen und Winkel zwischen den Seiten nicht gleich sein müssen.To eliminate or enhance piezo effects is the resistance range 20 preferably square. For other applications, however, it may take the form of any rectangle, parallelogram, quadrangle, or polygon, and depending on the application, side lengths and angles between the sides may not be the same.

1010

Substratsubstratum

1212

Oberflächesurface

2020

Widerstandsbereichresistance range

22, ..., 2822 ..., 28

Seite des Widerstandsbereiches 20 Side of the resistance area 20

32, ..., 3832 ..., 38

Zuleitungsbereichlead region

HI, LOHI, LO

Anschluß für Zuleitungsbereiche 32, ..., 38 Connection for supply areas 32 , ..., 38

42, ..., 4842 ..., 48

Zwischenraumgap

52, ..., 5852 ..., 58

Gate-StrukturGate structure

52a, ..., 58a52a, ..., 58a

Dielektrikumschichtdielectric

52b, ..., 58b52b, ..., 58b

Metallisierungmetallization

GHI 1, GLO 1, GHI 2, GLO 2GHI 1, GLO 1, GHI 2, GLO 2

Anschluß Connection

SS

Anschluß für Substratkontaktbereiche 70, 72 Connection for substrate contact areas 70 . 72

70, 7270 72

SubstratkontaktbereichSubstrate contact region

8080

BereichArea

82, 8482 84

Verbindungsbereichconnecting area

9090

Rahmenframe

9292

Rückseite des Substrats 10 Back of the substrate 10

9494

Innerer Rand des Rahmens 90 Inner edge of the frame 90

Claims (13)

Widerstandsbauelement mit: einem Substrat (10); einem Widerstandsbereich (20) an dem Substrat (10), wobei der Widerstandsbereich (20) vier Seiten (22, 24, 26, 28) aufweist; vier Zuleitungsbereichen (32, 34, 36, 38) an dem Substrat (10), wobei jeder Seite (22, 24, 26, 28) ein Zuleitungsbereich (32, 34, 36, 38) zugeordnet ist, wobei jeder Zuleitungsbereich (32, 34, 36, 38) einen Zuleitungswiderstandswert aufweist und von der Seite (22, 24, 26, 28) des Widerstandsbereiches (20), der er zugeordnet ist, beabstandet ist; und vier Steuerstrukturen (52, 54, 56, 58), wobei jedem Zuleitungsbereich (32, 34, 36, 38) eine Steuerstruktur (52, 54, 56, 58) zugeordnet ist, und wobei jede Steuerstruktur (52, 54, 56, 58) derart ausgebildet ist, dass ein Widerstand zwischen dem Zuleitungsbereich (32, 34, 36, 38), dem die Steuerstruktur (52, 54, 56, 58) zugeordnet ist, und der Seite (22, 24, 26, 28) des Widerstandsbereiches (20), die dem Zuleitungsbereich (32, 34, 36, 38) zugeordnet ist, auf einen ersten Wert oder einen zweiten Wert, der größer als der erste Wert ist, einzeln eingestellt werden kann, wobei ein erstes Paar von benachbarten Seiten (22, 24) zugeordneten Zuleitungsbereichen (32, 34), die an einem ersten Anschluß (HI) angeschlossen sind, auf dem Substrat zusammenhängend gebildet und dadurch leitfähig verbunden sind; und wobei ein zweites Paar von benachbarten Seiten (26, 28) zugeordneten Zuleitungsbereichen (36, 38), die an einem zweiten Anschluß (LO) angeschlossen sind, auf dem Substrat zusammenhängend gebildet und dadurch leitfähig verbunden sind.Resistor component comprising: a substrate ( 10 ); a resistance area ( 20 ) on the substrate ( 10 ), where the resistance range ( 20 ) four pages ( 22 . 24 . 26 . 28 ) having; four supply areas ( 32 . 34 . 36 . 38 ) on the substrate ( 10 ), each page ( 22 . 24 . 26 . 28 ) a supply area ( 32 . 34 . 36 . 38 ), each supply area ( 32 . 34 . 36 . 38 ) has a supply resistance value and from the side ( 22 . 24 . 26 . 28 ) of the resistance region ( 20 ), to which it is associated, is spaced; and four tax structures ( 52 . 54 . 56 . 58 ), each supply area ( 32 . 34 . 36 . 38 ) a tax structure ( 52 . 54 . 56 . 58 ) and each control structure ( 52 . 54 . 56 . 58 ) is designed such that a Wi the resistance between the supply area ( 32 . 34 . 36 . 38 ) to which the tax structure ( 52 . 54 . 56 . 58 ) and the page ( 22 . 24 . 26 . 28 ) of the resistance region ( 20 ), which correspond to the supply area ( 32 . 34 . 36 . 38 ) is set to a first value or a second value that is greater than the first value, can be set individually, wherein a first pair of adjacent pages ( 22 . 24 ) associated supply lines ( 32 . 34 ) connected to a first terminal (HI) are integrally formed on the substrate and thereby conductively connected; and wherein a second pair of adjacent pages ( 26 . 28 ) associated supply lines ( 36 . 38 ) connected to a second terminal (LO) are integrally formed on the substrate and thereby conductively connected. Widerstandsbauelement nach Anspruch 1, bei dem zwischen jeder Seite (22, 24, 26, 28) des Widerstandsbereiches (20) und dem Zuleitungsbereich (32, 34, 36, 38), der der Seite (22, 24, 26, 28) zugeordnet ist, ein Zwischenraum (42, 44, 46, 48) angeordnet ist, der ein Halbleitermaterial aufweist, und bei dem jede Steuerstruktur eine Gate-Struktur (52, 54, 56, 58) aus einer Dielektrikumschicht (52a, 54a, 56a, 58a) und einer leitfähigen Schicht (52b, 54b, 56b, 58b) aufweist, wobei die Dielektrikumschicht (52a, 54a, 56a, 58a) an dem Zwischenraum (42, 44, 46, 48) an der Seite (22, 24, 26, 28) der die Steuerstruktur zugeordnet ist, angeordnet ist, und die leitfähige Schicht (52b, 54b, 56b, 58b) von dem Halbleitermaterial des Zwischenraumes (42, 44, 46, 48) isoliert.Resistor component according to Claim 1, in which between each side ( 22 . 24 . 26 . 28 ) of the resistance region ( 20 ) and the supply area ( 32 . 34 . 36 . 38 ), the page ( 22 . 24 . 26 . 28 ), a gap ( 42 . 44 . 46 . 48 ), which comprises a semiconductor material, and in which each control structure has a gate structure ( 52 . 54 . 56 . 58 ) from a dielectric layer ( 52a . 54a . 56a . 58a ) and a conductive layer ( 52b . 54b . 56b . 58b ), wherein the dielectric layer ( 52a . 54a . 56a . 58a ) at the interspace ( 42 . 44 . 46 . 48 ) on the side ( 22 . 24 . 26 . 28 ) to which the control structure is assigned, and the conductive layer ( 52b . 54b . 56b . 58b ) of the semiconductor material of the intermediate space ( 42 . 44 . 46 . 48 ) isolated. Widerstandsbauelement nach Anspruch 2, bei dem die leitfähige Schicht (52b, 54b, 56b, 58b) sich von der Seite (22, 24, 26, 28, der die Steuerstruktur zugeordnet ist, bis zu dem Zuleitungsbereich (32, 34, 36, 38), der der Seite (22, 24, 26, 28) zugeordnet ist, erstreckt.Resistor component according to Claim 2, in which the conductive layer ( 52b . 54b . 56b . 58b ) from the side ( 22 . 24 . 26 . 28 to which the control structure is assigned, up to the supply area ( 32 . 34 . 36 . 38 ), the page ( 22 . 24 . 26 . 28 ) is assigned. Widerstandsbauelement nach Anspruch 2 oder 3, bei dem die leitfähige Schicht (52b, 54b, 56b, 58b) jeder Steuerstruktur sich mindestens entlang der Hälfte der Seite (22, 24, 26, 28) des Widerstandsbauelementes (20), der die Steuerstruktur zugeordnet ist, erstreckt.Resistor component according to Claim 2 or 3, in which the conductive layer ( 52b . 54b . 56b . 58b ) of each tax structure at least along half of the page ( 22 . 24 . 26 . 28 ) of the resistance component ( 20 ) associated with the control structure. Widerstandsbauelement nach einem der Ansprüche 1 bis 4, bei dem der Widerstandsbereich (20) quadratisch ist.Resistor component according to one of Claims 1 to 4, in which the resistance region ( 20 ) is square. Widerstandsbauelement nach einem der Ansprüche 1 bis 5, bei dem der Widerstandsbereich (20) ein Halbleitermaterial aufweist.Resistor component according to one of Claims 1 to 5, in which the resistance region ( 20 ) comprises a semiconductor material. Widerstandsbauelement nach Anspruch 6, ferner mit einer weiteren Gate-Struktur aus einer Dielektrikumschicht und einer leitfähigen Schicht, wobei die Dielektrikumschicht an dem Widerstandsbereich (20) angeordnet ist und denselben von der leitfähigen Schicht elektrisch isoliert.A resistance device according to claim 6, further comprising a further gate structure of a dielectric layer and a conductive layer, wherein the dielectric layer at the resistance region ( 20 ) and electrically insulating it from the conductive layer. Widerstandsbauelement nach einem der Ansprüche 1 bis 6, bei dem der Widerstandsbereich (20) homogen ist.Resistor component according to one of Claims 1 to 6, in which the resistance region ( 20 ) is homogeneous. Widerstandsbauelement nach einem der Ansprüche 1 bis 8, ferner mit Kontakteinrichtungen zum Abgreifen von Spannungen, die mit den Seiten (22, 24, 26, 28) des Widerstandsbereiches (20) verbunden sind, wobei für jede Seite (22, 24, 26, 28) eine entlang der Seite (22, 24, 26, 28) gemessene Breite der mit der Seite (22, 24, 26, 28) verbundenen Kontakteinrichtung kleiner ist als eine entlang der Seite (22, 24, 26, 28) gemessene Breite der der Seite (22, 24, 26, 28) zugeordneten Steuerstruktur.Resistor component according to one of Claims 1 to 8, further comprising contact devices for tapping voltages connected to the sides ( 22 . 24 . 26 . 28 ) of the resistance region ( 20 ), whereby for each page ( 22 . 24 . 26 . 28 ) one along the side ( 22 . 24 . 26 . 28 ) measured width of the side ( 22 . 24 . 26 . 28 ) is smaller than one along the side ( 22 . 24 . 26 . 28 ) measured width of the page ( 22 . 24 . 26 . 28 ) associated control structure. Widerstandsbauelement nach Anspruch 9, bei dem die Kontakteinrichtungen ausgebildet sind, um eine ständige elektrisch leitfähige Verbindung mit dem Widerstandsbereich (20) zu bilden.Resistor component according to Claim 9, in which the contact devices are designed to form a continuous, electrically conductive connection with the resistance region ( 20 ) to build. Widerstandsbauelement nach Anspruch 9. bei dem jede Kontakteinrichtung einen weiteren Zuleitungsbereich und eine weitere Steuerstruktur, wie sie in den Ansprüchen 1 bis 3 definiert sind, aufweist.Resistor component according to claim 9, wherein each Contact device a further supply area and another Control structure as defined in claims 1 to 3, having. Verfahren zum Betreiben eines Widerstandsbauelementes nach einem der Ansprüche 1 bis 11, das folgende Schritte aufweist: Einstellen eines Widerstandes zwischen einer ersten Seite (22) des Widerstandsbereichs und einem der ersten Seite (22) zugeordneten Zuleitungsbereich (32) mittels der diesem zugeordneten ersten Steuerstruktur (52) auf den ersten Wert und eines Widerstandes zwischen einer der ersten Seite (22) gegenüberliegenden zweiten Seite (26) des Widerstandsbereiches (20) und einem der zweiten Seite (26) zugeordneten Zuleitungsbereich (36) mittels der diesem zugeordneten zweiten Steuerstruktur (56) auf den ersten Wert; Einstellen eines Widerstandes zwischen einer dritten Seite (24) und einem der dritten Seite (24) zugeordneten Zuleitungsbereich (34) mittels der diesem zugeordneten dritten Steuerstruktur (54) auf den zweiten Wert sowie des Widerstandes zwischen einer der dritten Seite (24) gegenüberliegenden vierten Seite (28) und dem der vierten Seite (28) zugeordneten Zuleitungsbereich (38) mittels der diesem zugeordneten vierten Steuerstruktur (54) auf den zweiten Wert, der größer ist als der erste Wert; Anlegen eines vorbestimmen Stromes oder einer vorbestimmten Spannung an das Widerstandsbauelement über den ersten Zuleitungsbereich (32) und den zweiten Zuleitungsbereich (34).A method of operating a resistance device according to any one of claims 1 to 11, comprising the steps of: setting a resistance between a first side ( 22 ) of the resistance region and one of the first side ( 22 ) associated supply line ( 32 ) by means of the first control structure assigned thereto ( 52 ) to the first value and a resistance between one of the first sides ( 22 ) opposite second side ( 26 ) of the resistance region ( 20 ) and one of the second page ( 26 ) associated supply line ( 36 ) by means of the second control structure assigned thereto ( 56 ) to the first value; Setting a resistance between a third page ( 24 ) and one of the third page ( 24 ) associated supply line ( 34 ) by means of the third control structure ( 54 ) to the second value and the resistance between one of the third sides ( 24 ) opposite fourth side ( 28 ) and the fourth page ( 28 ) associated supply line ( 38 ) by means of the fourth control structure assigned thereto ( 54 ) to the second value which is greater than the first value; Applying a predetermined current or a predetermined voltage to the resistance device via the first supply region ( 32 ) and the second supply area ( 34 ). Verfahren nach Anspruch 12, ferner mit folgenden Schritten: Einstellen des Widerstandes zwischen der ersten Seite (22) und dem der ersten Seite (22) zugeordneten Zuleitungsbereich (32) mittels der ersten Steuerstruktur (52) auf einen dritten Wert sowie des Widerstandes zwischen der zweiten Seite (26) und dem der zweiten Seite (26) zugeordneten Zuleitungsbereich (36) mittels der zweiten Steuerstruktur (52) auf den dritten Wert; Einstellen des Widerstandes zwischen der dritten Seite (24) und dem der dritten Seite (24) zugeordneten Zuleitungsbereich (34) mittels der dritten Steuerstruktur (52) auf einen vierten Wert sowie des Widerstandes zwischen der vierten Seite (28) und dem der vierten Seite (28) zugeordneten Zuleitungsbereich (38) mittels der vierten Steuerstruktur (52) auf den vierten Wert, der kleiner ist als der dritte Wert; und Anlegen eines vorbestimmen Stromes oder einer vorbestimmten Spannung an das Widerstandsbauelement über den dritten Zuleitungsbereich (36) und den vierten Zuleitungsbereich (38).The method of claim 12, further comprising the steps of: adjusting the resistance between the first side ( 22 ) and the first page ( 22 ) associated supply line ( 32 ) by means of the first control structure ( 52 ) to a third value and the resistance between the second side ( 26 ) and the second page ( 26 ) associated supply line ( 36 ) by means of the second control structure ( 52 ) to the third value; Setting the resistance between the third page ( 24 ) and the third page ( 24 ) associated supply line ( 34 ) by means of the third control structure ( 52 ) to a fourth value and the resistance between the fourth side ( 28 ) and the fourth page ( 28 ) associated supply line ( 38 ) by means of the fourth control structure ( 52 ) to the fourth value, which is smaller than the third value; and applying a predetermined current or a predetermined voltage to the resistance device via the third supply region ( 36 ) and the fourth supply area ( 38 ).