DE102020105991A1 - SUBBLOCK-GRÖßENREDUKTION FÜR NICHTFLÜCHTIGE 3D-SPEICHER - Google Patents

SUBBLOCK-GRÖßENREDUKTION FÜR NICHTFLÜCHTIGE 3D-SPEICHER Download PDF

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Abstract

Es werden Systeme und Verfahren zum Reduzieren der Größe von Subblöcken innerhalb eines physischen Speicherblocks für einen dreidimensionalen nichtflüchtigen Speicher unter Verwendung von vergrabenen Sourceleitungen beschrieben. Der physische Speicherblock kann unter Verwendung von dualen vergrabenen Sourceleitungen so hergestellt werden, dass Subblöcke in dem physischen Speicherblock sowohl in einer horizontalen Wortleitungsrichtung als auch in einer vertikalen NAND-Ketten-Richtung einzeln ausgewählt werden können. Der physische Speicherblock kann eine Vielzahl von Subblöcken einschließen, die einzeln auswählbar sind und Bitleitungen und/oder sourceseitige Auswahl-Gate-Leitungen gemeinsam nutzen. Die Vielzahl von Subblöcken, die einzeln auswählbar sind, kann unterschiedlichen Abschnitten derselben NAND-Kette entsprechen, in der ein erster Subblock der Vielzahl von Subblöcken mit einem drainseitigen Auswahl-Gate für die NAND-Kette und ein zweiter Subblock der Vielzahl von Subblöcken mit einem sourceseitigen Auswahl-Gate für die NAND-Kette verbunden ist.

Description

  • HINTERGRUND
  • Ein Halbleiterspeicher wird häufig in verschiedenen elektronischen Geräten wie z. B. Mobiltelefonen, Digitalkameras, persönlichen digitalen Assistenten (PDA), medizinischer Elektronik, mobilen Computergeräten und nicht-mobilen Computergeräten verwendet. Ein Halbleiterspeicher kann einen nichtflüchtigen Speicher oder einen flüchtigen Speicher aufweisen. Ein nichtflüchtiger Speicher ermöglicht, dass Informationen gespeichert und behalten werden, selbst wenn der nichtflüchtige Speicher nicht mit einer Stromquelle (z. B. einer Batterie) verbunden ist. Zu Beispielen für einen nichtflüchtigen Speicher gehören Flash-Speicher (z. B. Flash-Speicher vom NAND-Typ und NOR-Typ) und elektrisch löschbare programmierbare Nur-Lese-Speicher (EEPROM).
  • Sowohl Flash-Speicher als auch EEPROM verwenden üblicherweise Floating-Gate-Transistoren. Für jeden Floating-Gate-Transistor ist ein Floating-Gate über und isoliert von einem Kanalgebiet des Floating-Gate-Transistors positioniert. Das Kanalgebiet ist zwischen Source- und Drain-Gebieten des Floating-Gate-Transistors positioniert. Ein Steuer-Gate ist über dem Floating-Gate angeordnet und von diesem isoliert. Die Schwellenspannung des Floating-Gate-Transistors kann durch Einstellen der Ladungsmenge gesteuert werden, die auf dem Floating-Gate gespeichert ist. Die Ladungsmenge auf dem Floating-Gate wird üblicherweise unter Verwendung von Fowler-Nordheim-Tunneln (F-N-Tunneln) oder Heißelektroneninjektion gesteuert. Die Fähigkeit, die Schwellenspannung einzustellen, ermöglicht es einem Floating-Gate-Transistor, als ein nichtflüchtiges Speicherelement oder eine Speicherzelle zu wirken. In einigen Fällen kann mehr als ein Bit pro Speicherzelle (d. h. eine Multi-Level-Speicherzelle oder eine Mehrzustands-Speicherzelle) vorgesehen sein durch Programmieren und Lesen mehrerer Schwellenwertspannungen oder Schwellenwertspannungsbereiche.
  • NAND-Flash-Speicherstrukturen ordnen üblicherweise mehrere Speicherzellentransistoren (z. B. Floating-Gate-Transistoren oder Charge-Trap-Transistoren) in Reihe mit und zwischen zwei Auswahl-Gates (z. B. einem drainseitigen Auswahl-Gate und einem sourceseitigen Auswahl-Gate) an. Die Speicherzellentransistoren in Reihe und die Auswahl-Gates können als NAND-Kette bezeichnet werden. In den letzten Jahren sind NAND-Flash-Speicher skaliert worden, um die Kosten pro Bit zu reduzieren. Jedoch werden, wenn die Prozessgeometrien schrumpfen, viele Gestaltungs- und Prozesserfordernisse präsentiert. Diese Herausforderungen schließen eine erhöhte Variabilität der Transistorcharakteristiken in Bezug auf Prozess, Spannung und Temperatur ein.
  • Figurenliste
    • Die 1A bis 1F stellen verschiedene Ausführungsformen eines Speichersystems dar.
    • 2 stellt eine Ausführungsform eines Abschnitts eines monolithischen dreidimensionalen Speicherarrays dar.
    • 3 stellt eine weitere Ausführungsform eines Abschnitts eines monolithischen dreidimensionalen Speicherarrays dar.
    • 4 stellt eine Ausführungsform eines Abschnitts eines monolithischen dreidimensionalen Speicherarrays dar, das vertikale Streifen eines nichtflüchtigen Speichermaterials einschließt.
    • 5 stellt eine Querschnittsansicht einer Speicherstruktur unter Verwendung der vertikal ausgerichteten Auswahlvorrichtungen, dar, die in 4 gezeigt werden.
    • 6A stellt eine Ausführungsform einer NAND-Kette dar.
    • 6B stellt eine Ausführungsform der NAND-Kette von 6A unter Verwendung eines entsprechenden Schaltungsdiagramms dar.
    • 6C stellt eine Ausführungsform eines Speicherblocks einschließlich einer Vielzahl von NAN D-Ketten dar.
    • 6D stellt eine Ausführungsform von möglichen Schwellenwertspannungsverteilungen (oder Datenzuständen) für eine Drei-Bit-pro-Zelle-Speicherzelle dar.
    • 7A stellt eine Ausführungsform von vier NAND-Ketten dar.
    • 7B stellt eine Ausführungsform einer NAN D-Struktur dar, die vier Gruppen von NAND-Ketten einschließt.
    • 7C stellt eine Ausführungsform eines physischen Speicherblocks dar, der vier Subblöcke SB0 bis SB3 einschließt.
    • 7D stellt eine Ausführungsform des physischen Speicherblocks von 7C während eines Löschvorgangs für den Subblock SB0 dar.
    • 7E stellt eine Ausführungsform des physischen Speicherblocks von 7C während eines Programmiervorgangs für den Subblock SB0 dar.
    • 7F stellt eine Ausführungsform eines physischen Speicherblocks dar, der vier Subblöcke SB0 bis SB3 einschließt.
    • 7G stellt eine Ausführungsform des physischen Speicherblocks von 7F während eines Löschvorgangs für den Subblock SB2 dar.
    • 7H stellt eine Ausführungsform des physischen Speicherblocks von 7F während eines Programmiervorgangs für den Subblock SB2 dar.
    • 7l bis 7J stellt verschiedene Ausführungsformen eines physischen Speicherblocks dar, der vier Subblöcke SB0 bis SB3 einschließt.
    • 8A ist ein Flussdiagramm, das eine Ausführungsform eines Prozesses zum Löschen der Speicherzellentransistoren innerhalb eines Subblocks des physischen Speicherblocks beschreibt.
    • 8B ist ein Flussdiagramm, das eine andere Ausführungsform eines Prozesses zum Löschen von Speicherzellentransistoren innerhalb eines Subblocks eines physischen Speicherblocks beschreibt.
  • DETAILLIERTE BESCHREIBUNG
  • Die Technologie beschreibt das Reduzieren der Größe von Subblöcken innerhalb eines physischen Speicherblocks für einen dreidimensionalen nichtflüchtigen Speicher. Der physische Speicherblock kann unter Verwendung von dualen vergrabenen Sourceleitungen so hergestellt werden, dass Subblöcke innerhalb des physischen Speicherblocks sowohl in einer horizontalen Richtung (z. B. in der Wortleitungsrichtung) als auch in einer vertikalen Richtung (z. B. in der NAND-Kettenrichtung) einzeln ausgewählt oder abgewählt werden können. Der physische Speicherblock kann eine Vielzahl von Subblöcken einschließen, die einzeln auswählbar sind und Bitleitungen und/oder sourceseitige Auswahl-Gate-Leitungen gemeinsam nutzen. Der physische Speicherblock kann eine Vielzahl von Subblöcken einschließen, die einzeln auswählbar sind und unterschiedliche Abschnitte derselben NAND-Kette aufweisen, in der ein erster Subblock der Vielzahl von Subblöcken mit einem drainseitigen Auswahl-Gate für die NAND-Kette und ein zweiter Subblock der Vielzahl von Subblöcken mit einem sourceseitigen Auswahl-Gate für die NAND-Kette verbunden ist. In einem Beispiel kann der physische Speicherblock vier Subblöcke einschließen, wobei zwei Subblöcke der vier Subblöcke vertikal innerhalb des physischen Speicherblocks angeordnet sind (z. B. ist ein erster Subblock der zwei Subblöcke physisch über einem zweiten Subblock der zwei Subblöcke ausgebildet) und wobei ein erster Abschnitt der NAND-Kette einem ersten Subblock der zwei Subblöcke und ein zweiter Abschnitt der NAND-Kette einem zweiten Subblock der zwei Subblöcke entspricht.
  • In einem anderen Beispiel kann der physische Speicherblock vier Subblöcke einschließen, die einzeln auswählbar sind, wobei zwei Subblöcke der vier Subblöcke horizontal innerhalb des physischen Speicherblocks angeordnet sind und wobei eine sourceseitige Auswahlleitung mit einem ersten sourceseitigen Auswahl-Gate-Transistor einer ersten NAND-Kette verbunden ist, die sich durch einen ersten Subblock der zwei Subblöcke erstreckt und die sourceseitige Auswahlleitung mit einem zweiten sourceseitigen Auswahl-Gate-Transistor einer zweiten NAND-Kette verbunden ist, die sich durch einen zweiten Subblock der zwei Subblöcke erstreckt. In diesem Fall kann eine Bitleitung, die über den zwei Subblöcken ausgebildet ist, sowohl mit einem ersten drainseitigen Auswahl-Gate-Transistor der ersten NAND-Kette als auch mit einem zweiten drainseitigen Auswahl-Gate der zweiten NAND-Kette verbunden sein. Der erste sourceseitige Auswahl-Gate-Transistor kann an eine erste vergrabene Sourceleitung angrenzen oder mit dieser verbunden sein, und der zweite sourceseitige Auswahl-Gate-Transistor kann an eine zweite vergrabene Sourceleitung angrenzen oder mit dieser verbunden sein, die von der ersten vergrabenen Sourceleitung elektrisch isoliert ist. In einem Beispiel kann die erste vergrabene Sourceleitung von der zweiten vergrabenen Sourceleitung durch einen Ätzschritt während der Herstellung des physischen Speicherblocks, der eine gemeinsame Sourceleitungsverbindung trennt, elektrisch isoliert sein. Die erste vergrabene Sourceleitung kann von der zweiten vergrabenen Sourceleitung durch eine Schicht aus Siliziumdioxid oder eine elektrische Isolierschicht elektrisch isoliert sein.
  • In einigen Ausführungsformen können zwei vergrabene Sourceleitungen pro physischem Speicherblock ausgebildet und mit zwei Subblöcken innerhalb des physischen Speicherblocks verbunden sein. Die beiden vergrabenen Sourceleitungen können einzelnen Subblöcken innerhalb des physischen Speicherblocks ermöglichen, entlang sowohl der horizontalen Wortleitungsrichtung und/oder der vertikalen NAN D-Kettenrichtung einzeln ausgewählt oder abgewählt zu werden. In einem Beispiel kann eine dreidimensionale Speicherstruktur einen physischen Block mit einer ersten vergrabenen Sourceleitung, die die Sourceleitungsverbindungen für einen ersten Subblock des physischen Blocks ausbildet und einer zweiten vergrabenen Sourceleitung, die die Sourceleitungsverbindungen für einen zweiten Subblock des physischen Blocks ausbildet, einschließen. Die erste vergrabene Sourceleitung und die zweite vergrabene Sourceleitung können unabhängig vorgespannt sein. Zum Beispiel kann die erste vergrabene Sourceleitung auf eine Löschspannung (z. B. 22 V) gesetzt sein, während eines Löschvorgangs, während die zweite vergrabene Sourceleitung auf VSS oder 0 V gesetzt ist, während des Löschvorgangs.
  • Ein technisches Problem beim Erhöhen der Kettenlängen von vertikalen NAND-Ketten oder Erhöhen der Anzahl von Wortleitungsschichten pro physischem Speicherblock besteht darin, dass die Gesamtgröße des physischen Speicherblocks ebenfalls zunimmt (z. B. von 9 MB auf 36 MB). Die größere Speicherblockgröße kann eine Speicherbereinigung unbequem machen und Speicherblockausbeuten aufgrund einer erhöhten Anzahl von schlechten Blöcken reduzieren. Ein technischer Vorteil der Verwendung von zwei vergrabenen Sourceleitungen pro physischem Speicherblock besteht darin, dass kleinere Subblöcke innerhalb des physischen Speicherblocks einzeln auswählbar und abwählbar sind, was zu verbesserten Speicherblockausbeuten und zu einer verbesserten Speicherbereinigung führt.
  • In einigen Ausführungsformen können während eines Löschvorgangs für einen Subblock eines physischen Speicherblocks Löcher von einer vergrabenen Sourceschicht oder von einer Bitleitung in Abhängigkeit von den Vorspannungsbedingungen für den physischen Speicherblock injiziert werden. In einigen Ausführungsformen können zwei einzeln auswählbare Subblöcke innerhalb eines physischen Speicherblocks eine NAND-Kette gemeinsam nutzen und zweiseitige Löschvorgänge können auf der NAND-Kette durchgeführt werden, bei denen ein sourceseitiger Löschvorgang zum Löschen eines zweiten Satzes von Speicherzellentransistoren von der Source-Seite der NAND-Kette Löcher von einer vergrabenen Sourceleitung injiziert und ein drainseitiger Löschvorgang zum Löschen eines ersten Satzes von Speicherzellentransistoren von der Drain-Seite der NAND-Kette Gate-induzierten Drain-Leckstrom (GIDL) nutzt.
  • In einigen Ausführungsformen kann der physische Speicherblock eine oder mehrere Speicherblockschichten einschließen. Eine oder mehrere Dummy-Wortleitungen können innerhalb des physischen Speicherblocks angeordnet sein, um die Speicherblockschichten während eines Speichervorgangs (z. B. während eines Programmier- oder Löschvorgangs) zu isolieren oder zu verbinden. Alternativ können ein oder mehrere Schicht-Auswahl-Gate-Transistoren auch verwendet werden, um die Speicherblockschichten während des Speicherbetriebs zu isolieren oder zu verbinden. In diesem Fall kann eine NAND-Kette, die sich durch die eine oder mehreren Speicherblockschichten innerhalb des physischen Speicherblocks erstreckt, eine oder mehrere Schicht-Auswahl-Gate-Transistoren einschließen, die zwischen verschiedenen Abschnitten der NAND-Kette positioniert sind. In einem Beispiel kann sich die NAND-Kette durch zwei Speicherkettenschichten (z. B. zwei Sub-Ketten, die zwei einzeln auswählbaren Subblöcken entsprechen) erstrecken, die über den einen oder die mehreren Schicht-Auswahl-Gate-Transistoren elektrisch miteinander verbunden oder elektrisch isoliert sein können. Die erste Speicherkettenschicht kann einen ersten Satz von Speicherzellentransistoren (z. B. Floating-Gate- oder Charge-Trap-Transistoren) aufweisen, die programmiert sein können, um einen ersten Satz von Daten zu speichern, und die zweite Speicherkettenschicht kann einen zweiten Satz von Speicherzellentransistoren aufweisen, die über dem ersten Satz von Transistoren angeordnet sind und die programmiert sein können, um einen zweiten Satz von Daten zu speichern. Zwischen dem ersten Satz von Speicherzellentransistoren und dem zweiten Satz von Speicherzellentransistoren kann ein Schicht-Auswahl-Gate-Transistor und/oder eine oder mehrere Dummy-Wortleitungen in Reihe mit dem ersten Satz von Speicherzellentransistoren und dem zweiten Satz von Speicherzellentransistoren enthalten sein. Der Schicht-Auswahl-Gate-Transistor kann einen programmierbaren Transistor (z. B. einen Floating-Gate-Transistor oder einen Charge-Trap-Transistor) aufweisen oder einen nicht programmierbaren Transistor (z. B. einen NMOS-Transistor, einen PMOS-Transistor oder einen Transistor ohne eine Charge-Trap-Schicht zum Modifizieren der Transistor-Schwellenwertspannung des Transistors).
  • In einer Ausführungsform kann ein nichtflüchtiges Speichersystem ein oder mehrere zweidimensionale Arrays von nichtflüchtigen Speicherzellen einschließen. Die Speicherzellen innerhalb eines zweidimensionalen Speicherarrays können eine einzelne Schicht von Speicherzellen bilden und können über Steuerleitungen (z. B. Wortleitungen und Bitleitungen) in der X- und Y-Richtung ausgewählt werden. In einer anderen Ausführungsform kann ein nichtflüchtiges Datenspeichersystem ein oder mehrere monolithische dreidimensionale Speicherarrays einschließen, in denen zwei oder mehr Schichten von Speicherzellen über einem einzigen Substrat ohne zwischenliegende Substrate gebildet werden können. In manchen Fällen kann ein dreidimensionales Speicherarray eine oder mehrere vertikale Spalten von Speicherzellen oberhalb und senkrecht zu einem Substrat oder im Wesentlichen senkrecht zu dem Substrat einschließen (z. B. innerhalb von 2 bis 5 Grad von einem Normalenvektor, der senkrecht zu dem Substrat ist). In einem Beispiel kann ein nichtflüchtiges Datenspeichersystem ein Speicherarray mit vertikalen Bitleitungen oder Bitleitungen einschließen, die senkrecht zu einem Halbleitersubstrat angeordnet sind. Das Substrat kann ein Siliziumsubstrat aufweisen. Das Speicherarray kann verschiedene Speicherstrukturen, einschließlich ebene NAND-Strukturen, vertikale NAND-Strukturen, Bit-Kosten-skalierbare-NAND-Strukturen (BiCS-NAND-Strukturen), 3D-NAND-Strukturen oder 3D-ReRAM-Strukturen aufweisen.
  • In manchen Ausführungsformen kann ein nichtflüchtiges Datenspeichersystem einen nichtflüchtigen Speicher einschließen, der monolithisch in einer oder mehreren physischen Ebenen von Arrays von Speicherzellen ausgebildet ist, die einen aktiven Bereich umfassen, der über einem Siliziumsubstrat angeordnet ist. Das nichtflüchtige Datenspeichersystem kann auch eine Schaltlogik in Verbindung mit dem Betrieb der Speicherzellen einschließen (z. B. Decoder, Zustandsmaschinen, Seitenregister oder eine Steuerschaltlogik zum Steuern des Lesens und/oder Programmierens der Speicherzellen). Die Schaltlogik in Verbindung mit dem Betrieb der Speicherzellen kann oberhalb des Substrats oder innerhalb des Substrats angeordnet sein.
  • In manchen Ausführungsformen kann ein nichtflüchtiges Datenspeichersystem ein monolithisches dreidimensionales Speicherarray einschließen. Das monolithische dreidimensionale Speicherarray kann eine oder mehrere Ebenen von Speicherzellen einschließen. Jede Speicherzelle innerhalb einer ersten Ebene der einen oder der mehreren Ebenen von Speicherzellen kann einen aktiven Bereich oberhalb eines Substrats (z. B. eines einkristallinen Substrats oder eines Siliziumsubstrats) einschließen. In einem Beispiel kann der aktive Bereich einen Halbleiterübergang (z. B. einen PN-Übergang) einschließen. Der aktive Bereich kann einen Teil eines Source- oder Drain-Gebiets eines Transistors einschließen. In einem anderen Beispiel kann der aktive Bereich ein Kanalgebiet eines Transistors einschließen.
  • 1A stellt eine Ausführungsform eines Speichersystems 101 und eines Hosts 106 dar. Das Speichersystem 101 kann ein nichtflüchtiges Datenspeichersystem aufweisen, das mit dem Host (z. B. einer mobilen Computervorrichtung oder einem Server) über eine Schnittstelle verbunden ist. In manchen Fällen kann das Speichersystem 101 in dem Host 106 eingebettet sein. Als Beispiele kann das Speichersystem 101 eine Speicherkarte, ein Solid-State-Laufwerk (SSD), wie eine MLC-SSD mit hoher Dichte (z. B. 2 Bits/Zelle oder 3 Bits/Zelle) oder eine Hochleistungs-SLC-SSD oder ein Hybrid-HDD/SSD-Laufwerk aufweisen. Wie dargestellt, schließt das Speichersystem 101 eine Speicherchip-Steuereinheit 105 und einen Speicherchip 102 ein. Der Speicherchip 102 kann flüchtigen Speicher und/oder nichtflüchtigen Speicher einschließen. Obwohl ein einzelner Speicherchip dargestellt ist, kann das Speichersystem 101 mehr als einen Speicherchip (z. B. vier oder acht Speicherchips) einschließen. Die Speicherchip-Steuereinheit 105 kann Daten und Befehle vom Host 106 empfangen und Speicherchipdaten an den Host 106 liefern. Die Speicherchip-Steuereinheit 105 kann eine oder mehrere Zustandsmaschinen, Seitenregister, SRAM und Steuerschaltlogik zum Steuern des Betriebs des Speicherchips 102 einschließen. Die eine oder mehreren Zustandsmaschinen, Seitenregister, SRAM und Steuerschaltlogik zum Steuern des Betriebs des Speicherchips können als Verwaltungs- oder Steuerschaltungen bezeichnet werden. Die Verwaltungs- oder Steuerschaltungen können eine oder mehrere Speicherarrayvorgänge, einschließlich Ausbild-, Lösch-, Programmier- oder Lesevorgänge, ermöglichen.
  • In manchen Ausführungsformen können die Verwaltungs- oder Steuerschaltungen (oder ein Abschnitt der Verwaltungs- oder Steuerschaltungen) zum Ermöglichen eines oder mehrerer Speicherarrayvorgänge innerhalb des Speicherchips 102 integriert werden. Die Speicherchip-Steuereinheit 105 und der Speicherchip 102 können auf einer einzelnen integrierten Schaltung angeordnet sein oder auf einem einzelnen Chip angeordnet sein. In anderen Ausführungsformen können die Speicherchip-Steuereinheit 105 und der Speicherchip 102 auf verschiedenen integrierten Schaltungen angeordnet sein. In manchen Fällen können die Speicherchip-Steuereinheit 105 und der Speicherchip 102 auf einer Systemplatine, einer Logikplatine oder einer Leiterplatte (PCB) integriert sein.
  • Der Speicherchip 102 schließt Speicherkern-Steuerschaltungen 104 und einen Speicherkern 103 ein. Die Speicherkern-Steuerschaltungen 104 können Logik zum Steuern der Auswahl von Speicherblöcken (oder Arrays) innerhalb des Speicherkerns 103, Steuern der Erzeugung von Spannungsreferenzen zum Vorspannen eines bestimmten Speicherarrays in einen Lese- oder Schreibzustand und Erzeugen von Zeilen- und Spaltenadressen einschließen. Der Speicherkern 103 kann ein oder mehrere zweidimensionale Arrays von Speicherzellen oder ein oder mehrere dreidimensionale Arrays von Speicherzellen einschließen. In einer Ausführungsform können die Speicherkern-Steuerschaltungen 104 und der Speicherkern 103 auf einer einzelnen integrierten Schaltung angeordnet sein. In anderen Ausführungsformen können die Speicherkern-Steuerschaltungen 104 (oder ein Abschnitt der Speicherkern-Steuerschaltungen) und der Speicherkern 103 auf verschiedenen integrierten Schaltungen angeordnet sein.
  • Bezug nehmend auf 1A kann ein Speichervorgang initiiert werden, wenn der Host 106 Befehle an die Speicherchip-Steuereinheit 105 sendet, die anzeigen, dass er Daten aus dem Speichersystem 101 lesen oder Daten in das Speichersystem 101 schreiben möchte. Im Fall eines Schreibvorgangs (oder Programmiervorgangs) kann der Host 106 sowohl einen Schreibbefehl als auch die zu schreibenden Daten an die Speicherchip-Steuereinheit 105 senden. Die zu schreibenden Daten können durch die Speicherchip-Steuereinheit 105 gepuffert werden und Fehlerkorrekturcode-Daten (ECC-Daten) können entsprechend den zu schreibenden Daten erzeugt werden. Die ECC-Daten, die es ermöglichen, während der Übertragung oder Speicherung auftretende Datenfehler zu erfassen und/oder zu korrigieren, können in den Speicherkern 103 geschrieben oder in einem nichtflüchtigen Speicher innerhalb der Speicherchip-Steuereinheit 105 gespeichert werden. In einer Ausführungsform werden durch eine Schaltlogik innerhalb der Speicherchip-Steuereinheit 105 die ECC-Daten erzeugt und Datenfehler korrigiert.
  • Bezug nehmend auf 1A kann der Betrieb des Speicherchips 102 durch die Speicherchip-Steuereinheit 105 gesteuert werden. In einem Beispiel kann die Speicherchip-Steuereinheit 105 vor dem Ausgeben eines Schreibvorgangs an den Speicherchip 102 ein Statusregister prüfen, um sicherzustellen, dass der Speicherchip 102 in der Lage ist, die zu schreibenden Daten anzunehmen. In einem anderen Beispiel kann vor dem Ausgeben eines Lesevorgangs an den Speicherchip 102 die Speicherchip-Steuereinheit 105 Overhead-Informationen vorauslesen, die den zu lesenden Daten zugeordnet sind. Die Overhead-Informationen können ECC-Daten einschließen, die den zu lesenden Daten zugeordnet sind, oder einen Umleitungszeiger zu einem neuen Speicherort innerhalb des Speicherchips 102, in den die angeforderten Daten gelesen werden sollen. Wenn ein Lesevorgang oder Schreibvorgang durch die Speicherchip-Steuereinheit 105 eingeleitet wird, können die Speicherkern-Steuerschaltungen 104 die entsprechenden Vorspannungen für Wortleitungen und Bitleitungen in dem Speicherkern 103 erzeugen, sowie den geeigneten Speicherblock, Zeilen- und Spaltenadressen erzeugen.
  • In einigen Ausführungsformen können eine oder mehrere Verwaltungs- oder Steuerschaltungen zum Steuern des Betriebs eines Speicherarrays innerhalb des Speicherkerns 103 verwendet werden. Die eine oder mehreren Verwaltungs- oder Steuerschaltungen können Steuersignale für ein Speicherarray bereitstellen, um einen Lesevorgang und/oder einen Schreibvorgang auf dem Speicherarray durchzuführen. In einem Beispiel können die eine oder mehreren Verwaltungs- oder Steuerschaltungen eine oder eine Kombination von Steuerschaltlogik, Zustandsmaschinen, Decodern, Leseverstärkern, Lese-/Schreibschaltungen und/oder Steuereinheiten einschließen. Die eine oder die mehreren Verwaltungsschaltungen können einen oder mehrere Speicherarrayvorgänge durchführen oder erleichtern, einschließlich Lösch-, Programmier- oder Lesevorgänge. In einem Beispiel können eine oder mehrere Verwaltungsschaltungen eine On-Chip-Speichersteuereinheit zum Bestimmen von Zeilen- und Spaltenadresse, Wortleitungs- und Bitleitungsadressen, Speicherarray-Aktiviersignalen und Daten-Latching-Signalen einschließen.
  • 1B stellt eine Ausführungsform der Speicherkern-Steuerschaltungen 104 dar. Wie dargestellt, schließen die Speicherkern-Steuerschaltungen 104 Adressdecoder 170, Spannungsgeneratoren für ausgewählte Steuerleitungen 172 und Spannungsgeneratoren für nicht ausgewählte Steuerleitungen 174 ein. Steuerleitungen können Wortleitungen, Bitleitungen oder eine Kombination von Wortleitungen und Bitleitungen einschließen. Ausgewählte Steuerleitungen können ausgewählte Wortleitungen oder ausgewählte Bitleitungen einschließen, die verwendet werden, um Speicherzellen in einen ausgewählten Zustand zu versetzen. Nicht ausgewählte Steuerleitungen können nicht ausgewählte Wortleitungen oder nicht ausgewählte Bitleitungen einschließen, die verwendet werden, um Speicherzellen in einen nicht ausgewählten Zustand zu versetzen. Die Spannungsgeneratoren (oder Spannungsregler) für die ausgewählten Steuerleitungen 172 können einen oder mehrere Spannungsgeneratoren zum Erzeugen ausgewählter Steuerleitungsspannungen einschließen. Die Spannungsgeneratoren für die nicht ausgewählten Steuerleitungen 174 können einen oder mehrere Spannungsgeneratoren zum Erzeugen von nicht ausgewählten Steuerleitungsspannungen einschließen. Die Adressdecoder 170 können Speicherblockadressen sowie Zeilenadressen und Spaltenadressen für einen speziellen Speicherblock erzeugen.
  • Die 1C bis 1F stellen eine Ausführungsform einer Speicherkernorganisation dar, die einen Speicherkern mit mehreren Speicherplätzen einschließt, und wobei jeder Speicherplatz mehrere Speicherblöcke besitzt. Obwohl eine Speicherkernorganisation offenbart ist, in der Speicherplätze Speicherblöcke einschließen und Speicherblöcke eine Gruppe von Speicherzellen einschließen, können auch andere Organisationen oder Gruppierungen mit der hierin beschriebenen Technologie verwendet werden.
  • 1C stellt eine Ausführungsform des Speicherkerns 103 in 1A dar. Wie dargestellt, schließt der Speicherkern 103 einen Speicherplatz 330 und einen Speicherplatz 331 ein. In manchen Ausführungsformen kann die Anzahl von Speicherplätzen pro Speicherkern für verschiedene Implementierungen unterschiedlich sein. Zum Beispiel kann ein Speicherkern nur einen einzelnen Speicherplatz oder eine Vielzahl von Speicherplätzen (z. B. 16 Speicherplätze oder 256 Speicherplätze) einschließen.
  • 1D stellt eine Ausführungsform des Speicherplatzes 330 in 1C dar. Wie dargestellt, schließt der Speicherplatz 330 Speicherblöcke 310 bis 312 und Lese-/Schreibschaltungen 306 ein. In manchen Ausführungsformen kann die Anzahl von Speicherblöcken pro Speicherplatz für verschiedene Implementierungen unterschiedlich sein. Zum Beispiel kann ein Speicherplatz einen oder mehrere Speicherblöcke einschließen (z. B. 32 Speicherblöcke pro Speicherplatz). Die Lese-/Schreibschaltungen 306 schließen Schaltlogik zum Lesen und Schreiben von Speicherzellen innerhalb der Speicherblöcke 310 bis 312 ein. Wie dargestellt, können die Lese-/Schreibschaltungen 306 über mehrere Speicherblöcke innerhalb eines Speicherplatzes gemeinsam genutzt werden. Dies ermöglicht, dass die Chipfläche reduziert wird, da eine einzige Gruppe von Lese-/Schreibschaltungen 306 verwendet werden kann, um mehrere Speicherblöcke zu unterstützen. Jedoch kann in manchen Ausführungsformen nur ein einziger Speicherblock zu einer bestimmten Zeit elektrisch mit den Lese-/Schreibschaltungen 306 gekoppelt sein, um Signalkonflikte zu vermeiden.
  • In manchen Ausführungsformen können die Lese-/Schreibschaltungen 306 verwendet werden, um eine oder mehrere Seiten von Daten in die Speicherblöcke 310 bis 312 (oder in einen Untersatz der Speicherblöcke) zu schreiben. Die Speicherzellen innerhalb der Speicherblöcke 310 bis 312 können ein direktes Überschreiben von Seiten erlauben (d. h. Daten, die eine Seite oder einen Abschnitt einer Seite repräsentieren, können in die Speicherblöcke 310 bis 312 geschrieben werden, ohne dass ein Lösch- oder Rücksetzvorgang auf den Speicherzellen vor dem Schreiben der Daten durchgeführt werden muss). In einem Beispiel kann das Speichersystem 101 in 1A einen Schreibbefehl empfangen, der eine Zieladresse und einen Satz von Daten einschließt, die in die Zieladresse geschrieben werden sollen. Das Speichersystem 101 kann einen Lesen-vor-Schreiben-Vorgang (RBW-Vorgang) durchführen, um die gegenwärtig an der Zieladresse gespeicherten Daten zu lesen, bevor ein Schreibvorgang durchgeführt wird, um den Datensatz in die Zieladresse zu schreiben. Das Speichersystem 101 kann dann bestimmen, ob eine bestimmte Speicherzelle bei ihrem aktuellen Zustand bleiben kann (d. h. die Speicherzelle ist bereits auf dem korrekten Zustand), auf einen „0“-Zustand gesetzt werden muss oder auf einen „1“-Zustand zurückgesetzt werden muss. Das Speichersystem 101 kann dann einen ersten Untersatz der Speicherzellen in den „0“-Zustand schreiben und dann einen zweiten Untersatz der Speicherzellen in den „1“-Zustand schreiben. Die Speicherzellen, die sich bereits in dem korrekten Zustand befinden, können übersprungen werden, wodurch die Programmiergeschwindigkeit verbessert und die kumulative Spannungsbelastung verringert wird, die an nicht ausgewählte Speicherzellen angelegt wird. Eine bestimmte Speicherzelle kann durch Anlegen einer ersten Spannungsdifferenz über die bestimmte Speicherzelle einer ersten Polarität (z. B. +1,5 V) in den. „1“-Zustand versetzt werden. Die bestimmte Speicherzelle kann durch Anlegen einer zweiten Spannungsdifferenz über die bestimmte Speicherzelle einer zweiten Polarität entgegengesetzt zu der ersten Polarität (z. B. -1,5 V) in den „0“-Zustand zurückgesetzt werden.
  • In manchen Fällen können die Lese-/Schreibschaltungen 306 verwendet werden, um eine bestimmte Speicherzelle so zu programmieren, dass sie sich in einem von drei oder mehr Daten-/Widerstandszuständen befindet (d. h. die bestimmte Speicherzelle kann eine Multi-Level-Speicherzelle aufweisen). In einem Beispiel können die Lese-/Schreibschaltungen 306 eine erste Spannungsdifferenz (z. B. 2 V) über der bestimmten Speicherzelle anlegen, um die bestimmte Speicherzelle in einen ersten Zustand der drei oder mehr Daten-/Widerstandszustände zu programmieren, oder eine zweite Spannungsdifferenz (z. B. 1 V) über die bestimmte Speicherzelle anlegen, die geringer ist als die erste Spannungsdifferenz, um die bestimmte Speicherzelle in einen zweiten Zustand der drei oder mehr Daten-/Widerstandszustände zu programmieren. Das Anlegen einer kleineren Spannungsdifferenz über die bestimmte Speicherzelle kann bewirken, dass die bestimmte Speicherzelle teilweise programmiert oder mit einer langsameren Rate programmiert wird, als wenn eine größere Spannungsdifferenz angelegt wird. In einem anderen Beispiel können die Lese-/Schreibschaltungen 306 eine erste Spannungsdifferenz über der bestimmten Speicherzelle für eine erste Zeitdauer (z. B. 150 ns) anlegen, um die bestimmte Speicherzelle in einem ersten Zustand der drei oder mehr Daten-/Widerstandszustände zu programmieren, oder die erste Spannungsdifferenz über die bestimmte Speicherzelle für eine zweite Zeitdauer, die kleiner als die erste Zeitdauer (z. B. 50 ns) ist, anlegen. Einer oder mehrere Programmierimpulse gefolgt von einer Speicherzellenverifizierungsphase können verwendet werden, um die bestimmte Speicherzelle so zu programmieren, dass sie sich in dem korrekten Zustand befindet.
  • 1E stellt eine Ausführungsform des Speicherblocks 310 in 1D dar. Wie dargestellt, schließt der Speicherblock 310 ein Speicherarray 301, einen Zeilendecoder 304 und einen Spaltendecoder 302 ein. Das Speicherarray 301 kann eine zusammenhängende Gruppe von Speicherzellen mit zusammenhängenden Wortleitungen und Bitleitungen aufweisen. Das Speicherarray 301 kann eine oder mehrere Schichten von Speicherzellen aufweisen. Das Speicherarray 310 kann ein zweidimensionales Speicherarray oder ein dreidimensionales Speicherarray aufweisen. Der Zeilendecoder 304 dekodiert eine Zeilenadresse und wählt eine bestimmte Wortleitung in dem Speicherarray 301 aus, wenn dies geeignet ist (z. B. beim Lesen oder Schreiben von Speicherzellen in dem Speicherarray 301). Der Spaltendecoder 302 dekodiert eine Spaltenadresse und wählt eine bestimmte Gruppe von Bitleitungen in dem Speicherarray 301 aus, um elektrisch mit Lese-/Schreibschaltungen wie beispielsweise den Lese-/Schreibschaltungen 306 in 1D gekoppelt zu werden. In einer Ausführungsform beträgt die Anzahl der Wortleitungen 4 K pro Speicherschicht, die Anzahl der Bitleitungen beträgt 1 K pro Speicherschicht, und die Anzahl der Speicherschichten beträgt 4, was ein Speicherarray 301 bereitstellt, das 16 M Speicherzellen enthält.
  • 1F stellt eine Ausführungsform eines Speicherplatzes 332 dar. Der Speicherplatz 332 ist ein Beispiel einer Implementierung für das Speicherarray 330 in 1D. In einigen Ausführungsformen können Zeilendecoder, Spaltendecoder und Lese-/Schreibschaltungen zwischen Speicherarrays aufgeteilt oder gemeinsam genutzt werden. Wie dargestellt, wird der Zeilendecoder 349 zwischen den Speicherarrays 352 und 354 gemeinsam genutzt, da der Zeilendecoder 349 Wortleitungen in beiden Speicherarrays 352 und 354 steuert (d. h. die Wortleitungen, die durch den Zeilendecoder 349 angesteuert werden, werden gemeinsam genutzt). Die Zeilendecoder 348 und 349 können so aufgeteilt werden, dass gerade Wortleitungen im Speicherarray 352 vom Zeilendecoder 348 angesteuert werden und ungerade Wortleitungen im Speicherarray 352 vom Zeilendecoder 349 angesteuert werden. Die Spaltendecoder 344 und 346 können so aufgeteilt werden, dass gerade Bitleitungen im Speicherarray 352 vom Spaltendecoder 346 gesteuert werden und ungerade Wortleitungen im Speicherarray 352 vom Spaltendecoder 344 angesteuert werden. Die ausgewählten Bitleitungen, die durch den Spaltendecoder 344 gesteuert werden, können elektrisch mit den Lese-/Schreibschaltungen 340 gekoppelt sein. Die ausgewählten Bitleitungen, die durch den Spaltendecoder 346 gesteuert werden, können elektrisch mit den Lese-/Schreibschaltungen 342 gekoppelt sein. Das Splitten der Lese-/Schreibschaltungen in die Lese-/Schreibschaltungen 340 und 342, wenn die Spaltendecoder aufgeteilt werden, kann ein effizienteres Layout des Speicherplatzes ermöglichen.
  • In einer Ausführungsform können die Speicherarrays 352 und 354 Speicherschichten aufweisen, die in einer horizontalen Ebene ausgerichtet sind, die horizontal zu dem Trägersubstrat ist. In einer anderen Ausführungsform können die Speicherarrays 352 und 354 Speicherschichten aufweisen, die in einer vertikalen Ebene ausgerichtet sind, die in Bezug auf das Trägersubstrat vertikal ist (d. h. die vertikale Ebene ist senkrecht zu dem Trägersubstrat). In diesem Fall können die Bitleitungen des Speicherarrays vertikale Bitleitungen aufweisen.
  • 2 stellt eine Ausführungsform eines Abschnitts eines monolithischen dreidimensionalen Speicherarrays 201 dar, das eine zweite Speicherebene 220 einschließt, die über einer ersten Speicherebene 218 positioniert ist. Das Speicherarray 201 ist ein Beispiel einer Implementierung für das Speicherarray 301 in 1E. Die Bitleitungen 206 und 210 sind in einer ersten Richtung angeordnet, und die Wortleitungen 208 sind in einer zweiten Richtung senkrecht zu der ersten Richtung angeordnet. Wie dargestellt, können die oberen Leiter der ersten Speicherebene 218 als die unteren Leiter der zweiten Speicherebene 220 verwendet werden, die über der ersten Speicherebene positioniert ist. In einem Speicherarray mit zusätzlichen Schichten von Speicherzellen gäbe es entsprechende zusätzliche Schichten von Bitleitungen und Wortleitungen.
  • Wie in 2 dargestellt, schließt das Speicherarray 201 eine Vielzahl von Speicherzellen 200 ein. Die Speicherzellen 200 können wiederbeschreibbare Speicherzellen einschließen. Die Speicherzellen 200 können nichtflüchtige Speicherzellen und flüchtige Speicherzellen einschließen. In Bezug auf die erste Speicherebene 218 liegt ein erster Abschnitt der Speicherzellen 200 zwischen den Bitleitungen 206 und den Wortleitungen 208 und ist mit diesen verbunden. In Bezug auf die zweite Speicherebene 220 liegt ein zweiter Abschnitt der Speicherzellen 200 zwischen den Bitleitungen 210 und den Wortleitungen 208 und ist mit diesen verbunden. In einer Ausführungsform schließt jede Speicherzelle ein Steuerelement (z. B. eine Diode) und ein Speicherelement (z. B. ein Zustandsänderungselement) ein. In einem Beispiel können die Dioden der ersten Speicherebene 218 nach oben weisende Dioden sein, wie durch den Pfeil A1 angezeigt (z. B. mit p Bereichen am Boden der Dioden), während die Dioden der zweiten Speicherebene 220 nach unten weisende Dioden sein können, wie durch den Pfeil A2 angezeigt (z. B. mit n Bereichen am Boden der Dioden) oder umgekehrt. In einer anderen Ausführungsform schließt jede Speicherzelle ein Zustandsänderungselement ein und schließt kein Steuerelement ein. Das Fehlen einer Diode (oder eines anderen Steuerelements) in einer Speicherzelle kann die Prozesskomplexität und die Kosten verringern, die mit der Herstellung eines Speicherarrays verbunden sind.
  • In einer Ausführungsform können die Speicherzellen 200 von 2 wiederbeschreibbare nichtflüchtige Speicherzellen mit einem reversiblen Widerstandsschaltelement aufweisen. Ein reversibles Widerstandsschaltelement kann ein Schaltmaterial mit reversiblem Widerstand aufweisen, das einen Widerstand aufweist, der reversibel zwischen zwei oder mehr Zuständen umgeschaltet werden kann. In einer Ausführungsform kann das reversible Widerstandsschaltmaterial ein Metalloxid (z. B. ein binäres Metalloxid) einschließen. Das Metalloxid kann Nickeloxid oder Hafniumoxid einschließen. In einer anderen Ausführungsform kann das reversible Widerstandsschaltmaterial ein Phasenwechselmaterial einschließen. Das Phasenwechselmaterial kann ein Chalcogenid-Material einschließen. In einigen Fällen können die wiederbeschreibbaren nichtflüchtigen Speicherzellen resistive RAM-Vorrichtungen (ReRAM-Vorrichtungen) aufweisen.
  • 3 stellt eine Ausführungsform eines Abschnitts eines monolithischen dreidimensionalen Speicherarrays 416 dar, das eine erste Speicherebene 412 einschließt, die unter einer zweiten Speicherebene 410 positioniert ist. Das Speicherarray 416 ist ein Beispiel einer Implementierung für das Speicherarray 301 in 1E. Wie dargestellt, sind die lokalen Bitleitungen LBL11 bis LBL33 in einer ersten Richtung (d. h. einer vertikalen Richtung) angeordnet, und die Wortleitungen WL10 bis WL23 sind in einer zweiten Richtung senkrecht zu der ersten Richtung angeordnet. Diese Anordnung vertikaler Bitleitungen in einem monolithischen dreidimensionalen Speicherarray ist eine Ausführungsform eines Speicherarrays mit vertikalen Bitleitungen. Wie dargestellt, ist zwischen dem Schnittpunkt jeder lokalen Bitleitung und jeder Wortleitung eine bestimmte Speicherzelle angeordnet (z. B. ist die Speicherzelle M111 zwischen der lokalen Bitleitung LBL11 und der Wortleitung WL10 angeordnet). In einem Beispiel kann die bestimmte Speicherzelle eine Floating-Gate-Vorrichtung oder eine Charge-Trap-Vorrichtung (z. B. unter Verwendung eines Siliziumnitridmaterials) einschließen. In einem anderen Beispiel kann die bestimmte Speicherzelle ein reversibles Widerstandsschaltmaterial, ein Metalloxid, ein Phasenwechselmaterial oder ein ReRAM-Material einschließen. Die globalen Bitleitungen GBL1 bis GBL3 sind in einer dritten Richtung angeordnet, die sowohl zu der ersten Richtung als auch zu der zweiten Richtung senkrecht ist. Ein Satz der Bitleitungs-Auswahlvorrichtungen (z. B. Q11 bis Q31) kann verwendet werden, um einen Satz von lokalen Bitleitungen (z. B. LBL11 bis LBL31) auszuwählen. Wie dargestellt, werden die Bitleitungs-Auswahlvorrichtungen Q11-Q31 verwendet, um die lokalen Bitleitungen LBL11-LBL31 auszuwählen und die lokalen Bitleitungen LBL11-LBL31 mit den globalen Bitleitungen GBL1-GBL3 unter Verwendung einer Zeilenauswahlleitung SG1 zu verbinden. Analog werden die Bitleitungs-Auswahlvorrichtungen Q12 bis Q32 verwendet, um die lokalen Bitleitungen LBL12 bis LBL32 mit den globalen Bitleitungen GBL1 bis GBL3 unter Verwendung einer Zeilenauswahlleitung SG2 selektiv zu verbinden, und die Bitleitungs-Auswahlvorrichtungen Q13 bis Q33 werden verwendet, um die lokalen Bitleitungen LBL13 bis LBL33 mit den globalen Bitleitungen GBL1 bis GBL3 unter Verwendung einer Zeilenauswahlleitung SG3 selektiv zu verbinden.
  • Bezug nehmend auf 3 kann, da nur eine einzige Bitleitungs-Auswahlvorrichtung pro lokaler Bitleitung verwendet wird, nur die Spannung einer bestimmten globalen Bitleitung an einer entsprechenden lokalen Bitleitung angelegt werden. Daher müssen, wenn ein erster Satz von lokalen Bitleitungen (z. B. LBL11 bis LBL31) auf die globalen Bitleitungen GBL1 bis GBL3 vorgespannt ist, die anderen lokalen Bitleitungen (z. B. LBL12 bis LBL32 und LBL13 bis LBL33) entweder ebenfalls auf dieselben globalen Bitleitungen GBL1 bis GBL3 angesteuert werden oder floated sein. In einer Ausführungsform werden während eines Speichervorgangs alle lokalen Bitleitungen innerhalb des Speicherarrays zuerst auf die Spannung einer nicht ausgewählten Bitleitung vorgespannt, indem jede der globalen Bitleitungen mit einer oder mehreren der lokalen Bitleitungen verbunden wird. Nachdem die lokalen Bitleitungen auf die Spannung der nicht ausgewählten Bitleitung vorgespannt wurden, wird anschließend nur ein erster Satz von lokalen Bitleitungen LBL11 bis LBL31 über die globalen Bitleitungen GBL1 bis GBL3 auf die Spannungen einer oder mehrerer ausgewählter Bitleitungen vorgespannt, während die anderen lokalen Bitleitungen (z. B. LBL12 bis LBL32 und LBL13 bis LBL33) floaten. Die Spannungen der einen oder mehreren ausgewählten Bitleitungen können zum Beispiel einer oder mehreren Lesespannungen während eines Lesevorgangs oder einer oder mehreren Programmierspannungen während eines Programmiervorgangs entsprechen.
  • In einer Ausführungsform schließt ein Speicherarray mit vertikalen Bitleitungen, wie das Speicherarray 416, eine größere Anzahl von Speicherzellen entlang der Wortleitungen im Vergleich mit der Anzahl der Speicherzellen entlang der vertikalen Bitleitungen ein (z. B. kann die Anzahl von Speicherzellen entlang einer Wortleitung mehr als 10 mal so groß wie die Anzahl der Speicherzellen entlang einer Bitleitung sein). In einem Beispiel kann die Anzahl von Speicherzellen entlang jeder Bitleitung 16 oder 32 betragen, während die Anzahl von Speicherzellen entlang jeder Wortleitung 2048 oder mehr als 4096 betragen kann.
  • 4 stellt eine Ausführungsform eines Abschnitts eines monolithischen dreidimensionalen Speicherarrays dar, das vertikale Streifen eines nichtflüchtigen Speichermaterials einschließt. Die in 4 dargestellte physische Struktur kann eine Implementierung für einen Abschnitt des in 3 dargestellten monolithischen dreidimensionalen Speicherarrays aufweisen. Die vertikalen Streifen aus nichtflüchtigem Speichermaterial können in einer Richtung ausgebildet sein, die senkrecht zu einem Substrat ist (z. B. in der Z-Richtung). Ein vertikaler Streifen des nichtflüchtigen Speichermaterials 414 kann zum Beispiel eine vertikale Oxidschicht, eine vertikale Metalloxidschicht (z. B. Nickeloxid oder Hafniumoxid), eine vertikale Schicht aus Phasenwechselmaterial oder eine vertikale Charge-Trap-Schicht (z. B. eine Schicht aus Siliziumnitrid) einschließen. Der vertikale Materialstreifen kann eine einzelne kontinuierliche Materialschicht aufweisen, die von einer Vielzahl von Speicherzellen oder -vorrichtungen verwendet werden kann. In einem Beispiel können Abschnitte des vertikalen Streifens des nichtflüchtigen Speichermaterials 414 einen Teil einer ersten Speicherzelle, die dem Querschnitt zwischen WL12 und LBL13 zugeordnet ist, und einen Teil einer zweiten Speicherzelle, die dem Querschnitt zwischen WL22 und LBL13 zugeordnet ist, aufweisen. In manchen Fällen kann eine vertikale Bitleitung, wie LBL13, eine vertikale Struktur (z. B. ein rechteckiges Prisma, einen Zylinder oder eine Säule) aufweisen, und das nichtflüchtige Material kann ganz oder teilweise die vertikale Struktur umgeben (z. B. eine konforme Schicht aus Phasenwechselmaterial, welche die Seiten der vertikalen Struktur umgibt). Wie dargestellt, kann jede der vertikalen Bitleitungen über einen Auswahltransistor mit einer aus einem Satz globaler Bitleitungen verbunden sein. Der Auswahltransistor kann eine MOS-Vorrichtung (z. B. eine NMOS-Vorrichtung) oder einen vertikalen Dünnschichttransistor (TFT) aufweisen.
  • 5 stellt eine Querschnittsansicht einer Speicherstruktur unter Verwendung der vertikal ausgerichteten Auswahlvorrichtungen dar, die in 4 gezeigt werden. Die Speicherstruktur von 5 kann eine kontinuierliche Gitteranordnung von Speicherelementen aufweisen, da es Speicherelemente, die mit beiden Seiten der Bitleitungen verbunden sind, und Speicherelemente, die mit beiden Seiten der Wortleitungen verbunden sind, gibt. An der Unterseite von 5 ist ein Siliziumsubstrat dargestellt. Oberhalb der Oberfläche des Siliziumsubstrats sind verschiedene Metallleitungen implementiert, die ML-0, ML-1 und ML-2 einschließen. Eine Leitung 526 von ML-2 dient als eine jeweilige globale Bitleitung (GBL). Die Säulenauswahlschicht schließt zwei Oxidschichten 520 mit einer dazwischenliegenden Gate-Materialschicht 522 ein. Die Oxidschichten 520 können SiO2 sein. Die Metallleitung ML-2 526, die als globale Bitleitung dient, kann aus jedem geeigneten Material, einschließlich Wolfram oder Wolfram auf einer Titannitridadhäsionsschicht oder einem Sandwich aus n+ Polysilizium auf Wolfram auf einer Titannitridadhäsionsschicht, ausgebildet sein. Das Gate-Material 522 kann Polysilizium, Titannitrid, Tantalnitrid, Nickelsilizid oder jedes andere geeignete Material sein. Das Gate-Material 522 implementiert die Zeilenauswahlleitungen SGx (z. B. SG1, SG2, ... von 4), die in 5 als Zeilenauswahlleitungen 580, 582, 584, 586, 588 und 590 bezeichnet sind.
  • Die Speicherschicht schließt einen Satz von vertikalen Bitleitungen 530 (einschließlich N+ Polysilizium) ein. Zwischen den vertikalen Bitleitungen 530 sind alternierende Oxidschichten 534 und Wortleitungsschichten 536 eingefügt. In einer Ausführungsform sind die Wortleitungen aus TiN hergestellt. Zwischen den vertikalen Bitleitungen 530 und den Stapeln alternierender Oxidschichten 536 und den Wortleitungsschichten 536 befinden sich vertikal ausgerichtete Schichten aus einem reversiblen Widerstandsschaltmaterial 532. In einer Ausführungsform ist das reversible Widerstandsschaltmaterial aus Hafniumoxid HfO2 hergestellt. In einer anderen Ausführungsform kann das reversible Widerstandsschaltmaterial 532 eine Schicht aus amorphem Silizium (z. B. eine Si-Barriereschicht) und eine Schicht Titanoxid (z. B. eine TiO2-Schaltschicht) einschließen. Der Kasten 540 stellt ein Beispielspeicherelement dar, das das reversible Widerstandsschaltmaterial 532 einschließt, das zwischen einer Wortleitung 536 und einer vertikalen Bitleitung 530 angeordnet ist. Direkt unterhalb jeder vertikalen Bitleitung 530 befinden sich die vertikal ausgerichteten Auswahlvorrichtungen 504, von denen jede (in einer Beispielausführungsform) einen n+/p-/n+ TFT aufweist. Jede der vertikal ausgerichteten Auswahlvorrichtungen 504 besitzt auf jeder Seite Oxidschichten 505. 5 zeigt auch eine n+ Polysiliziumschicht 524. Wie dargestellt, kann der npn-TFT von vertikal ausgerichteten Auswahlvorrichtungen 504 verwendet werden, um die globale Bitleitung GBL (Schicht 526) mit irgendeiner der vertikalen Bitleitungen 530 zu verbinden.
  • Außerdem zeigt 5 sechs Zeilenauswahlleitungen (SGx) 580, 582, 584, 586, 588 und 590 in der Gate-Materialschicht 522, jeweils unterhalb eines Stapels mehrerer Wortleitungen. Jede der Zeilenauswahlleitungen 580, 582, 584, 586, 588 und 590 ist zwischen zwei vertikal ausgerichteten Auswahlvorrichtungen 504 oberhalb und nicht in dem Substrat positioniert. Jede Zeilenauswahlleitung kann als das Gate-Signal zu einer der zwei benachbarten vertikal ausgerichteten Auswahlvorrichtungen 504 dienen; daher wird gesagt, dass die vertikal ausgerichteten Auswahlvorrichtungen 504 ein doppeltes Gate besitzt. Jede vertikal ausgerichtete Auswahlvorrichtung 504 kann in dieser Ausführungsform durch zwei unterschiedliche Zeilenauswahlleitungen gesteuert werden. Ein Gesichtspunkt der vertikal ausgerichteten Auswahlvorrichtungen, die in den Basisabschnitt jeder Bitleitungssäule eingebaut sind, besteht darin, dass zwei benachbarte vertikal ausgerichtete Auswahlvorrichtungen den gleichen Gate-Bereich teilen. Dies ermöglicht, dass die vertikal ausgerichteten Auswahlvorrichtungen näher beieinander liegen.
  • In manchen Ausführungsformen kann ein Abschnitt eines Speicherarrays gebildet werden, indem zuerst durch einen alternierenden Stapel von Wortleitungsschichten und dielektrischen Schichten geätzt wird (z. B. Ätzen durch Schichten aus TiN oder Polysilizium, die durch Oxidschichten getrennt sind), um eine Vielzahl von Speicherlöchern zu bilden. Die Vielzahl von Speicherlöchern kann rechteckige, quadratische oder zylindrische Löcher einschließen. Die Vielzahl von Speicherlöchern kann durch Strukturieren und anschließendes Entfernen von Material unter Verwendung verschiedener Ätztechniken, wie beispielsweise Trockenätzen, nasschemischem Ätzen, Plasmaätzen oder reaktivem lonenätzen (RIE), gebildet werden. Nachdem die Vielzahl von Speicherlöchern erzeugt worden ist, können die Schichten zum Bilden von vertikalen Säulen innerhalb der Vielzahl von Speicherlöchern abgeschieden werden. Die Schichten der vertikalen Säulen können unter Verwendung verschiedener Abscheidungstechniken abgeschieden werden, wie beispielsweise chemische Dampfabscheidung (CVD), physikalische Dampfabscheidung (PVD) oder Atomlagenabscheidung (ALD).
  • 6A stellt eine Ausführungsform einer NAND-Kette 90 dar. 6B stellt eine Ausführungsform der NAND-Kette von 6A unter Verwendung eines entsprechenden Schaltungsdiagramms dar. Wie dargestellt, schließt die NAND-Kette 90 vier Transistoren 472 bis 475 in Reihe zwischen einem ersten Auswahl-Gate 470 (d. h. einem drainseitigen Auswahl-Gate) und einem zweiten Auswahl-Gate 471 (d. h. einem sourceseitigen Auswahl-Gate) ein. Das Auswahl-Gate 470 verbindet die NAND-Kette 90 mit einer Bitleitung 426 und wird durch Anlegen der geeigneten Spannung an die Auswahlleitung SGD gesteuert. In diesem Fall ist die Bitleitung 426 direkt mit dem drainseitigen Ende der NAND-Kette verbunden. Das Auswahl-Gate 471 verbindet die NAND-Kette 90 mit einer Sourceleitung 428 und wird durch Anlegen der geeigneten Spannung an die Auswahlleitung SGS gesteuert. In diesem Fall ist die Sourceleitung 428 direkt mit dem sourceseitigen Ende der NAND-Kette 90 verbunden. Die Gates der Transistoren 472 bis 475 sind jeweils mit Wortleitungen WL3, WL2, WL1 und WL0 verbunden.
  • Es ist zu beachten, dass, obwohl 6A bis 6B vier Floating-Gate-Transistoren in der NAND-Kette zeigen, die Verwendung von vier Floating-Gate-Transistoren nur als ein Beispiel bereitgestellt wird. Eine NAND-Kette kann weniger als oder mehr als vier Floating-Gate-Transistoren (oder Speicherzellen) besitzen. Zum Beispiel können manche NAND-Ketten 16 Speicherzellen, 32 Speicherzellen, 64 Speicherzellen, 128 Speicherzellen usw. einschließen. Die Erläuterung hierin ist nicht auf irgendeine bestimmte Anzahl von Speicherzellen in einer NAND-Kette beschränkt. Eine Ausführungsform verwendet NAND-Ketten mit 66 Speicherzellen, wobei 64 Speicherzellen verwendet werden, um Daten zu speichern, und zwei der Speicherzellen werden als Dummy-Speicherzellen bezeichnet, weil sie keine Daten speichern.
  • Eine typische Architektur für ein Flash-Speichersystem, das eine NAND-Flash-Speicherstruktur verwendet, schließt eine Vielzahl von NAND-Ketten innerhalb eines Speicherblocks ein. Ein Speicherblock kann eine Löscheinheit einschließen. In manchen Fällen können die NAND-Ketten in einem Speicherblock eine gemeinsame Mulde (z. B. eine p-Mulde) gemeinsam nutzen. Jede NAND-Kette kann mit einer gemeinsamen Sourceleitung durch ihr sourceseitiges Auswahl-Gate (z. B. gesteuert durch die Auswahlleitung SGS) verbunden sein und mit ihrer zugehörigen Bitleitung durch ihr drainseitiges Auswahl-Gate (z. B. gesteuert durch die Auswahlleitung SGD) verbunden sein. Üblicherweise verläuft jede Bitleitung oben auf (oder über) ihrer zugeordneten NAND-Kette in einer Richtung senkrecht zu den Wortleitungen und ist mit einem Leseverstärker verbunden.
  • In manchen Ausführungsformen können während eines Programmiervorgangs Datenspeicherelemente, die nicht programmiert werden sollen (z. B. Datenspeicherelemente, die zuvor die Programmierung zu einem Zieldatenzustand abgeschlossen haben) durch Verstärken zugehöriger Kanalgebiete (z. B. Selbstverstärkung der Kanalgebiete über Wortleitungskopplung) gehemmt oder gesperrt werden. Ein nicht ausgewähltes Datenspeicherelement (oder eine nicht ausgewählte NAND-Kette) kann als ein gehemmtes oder blockiertes Datenspeicherelement (oder gehemmte NAND-Kette) bezeichnet werden, da es während einer gegebenen Programmieriteration eines Programmiervorgangs gehemmt oder gesperrt wird.
  • 6C stellt eine Ausführungsform eines Speicherblocks einschließlich einer Vielzahl von NAND-Ketten dar. Wie dargestellt, schließt jede NAND-Kette (Y + 1) Speicherzellen ein. Jede NAND-Kette ist mit einer Bitleitung aus (X + 1) Bitleitungen auf der Drain-Seite (d. h. einer Bitleitung der Bitleitungen BL0 bis BLX) über ein drainseitiges Auswahl-Gate verbunden, das durch das drainseitige Auswahlsignal SGD gesteuert wird. Jede NAND-Kette ist über ein sourceseitiges Auswahl-Gate, das durch das sourceseitige Auswahlsignal SGS gesteuert wird, mit einer Sourceleitung (Source) verbunden. In einer Ausführungsform können das sourceseitige Auswahl-Gate, das durch das sourceseitige Auswahlsignal SGS gesteuert wird, und das drainseitige Auswahl-Gate, das durch das drainseitige Auswahlsignal SGD gesteuert wird, Transistoren ohne Floating-Gates oder Transistoren aufweisen, die eine Floating-Gate-Struktur einschließen.
  • In einer Ausführungsform kann während eines Programmiervorgangs beim Programmieren einer Speicherzelle, wie beispielsweise einer NAND-Flash-Speicherzelle, eine Programmierspannung an das Steuer-Gate der Speicherzelle angelegt werden, und die entsprechende Bitleitung kann geerdet werden. Diese Programmiervorspannungsbedingungen können bewirken, dass Elektronen in das Floating-Gate über feldunterstütztes Elektronentunneln injiziert werden, wodurch die Schwellenwertspannung der Speicherzelle angehoben wird. Die Programmierspannung, die während eines Programmiervorgangs an das Steuer-Gate angelegt wird, kann als eine Reihe von Impulsen angelegt werden. In manchen Fällen wird die Größe der Programmierimpulse mit jedem sukzessiven Impuls um eine vorbestimmte Schrittgröße erhöht. Zwischen Programmierimpulsen können ein oder mehrere Verifizierungsvorgänge durchgeführt werden. Während des Programmiervorgangs können Speicherzellen, die ihre beabsichtigten Programmierzustände erreicht haben, gesperrt werden und durch Verstärken der Kanalgebiete der programmgehemmten Speicherzellen an einer Programmierung gehindert werden.
  • In manchen Ausführungsformen kann während Verifizierungsvorgängen und/oder Lesevorgängen eine ausgewählte Wortleitung mit einer Spannung verbunden (oder vorgespannt) werden, deren Pegel für jeden Lese- und Verifizierungsvorgang spezifiziert ist, um zu bestimmen, ob eine Schwellenwertspannung einer bestimmten Speicherzelle einen solchen Pegel erreicht hat. Nach Anlegen der Wortleitungsspannung kann der Leitungsstrom der Speicherzelle gemessen (oder erfasst) werden, um zu bestimmen, ob die Speicherzelle als Reaktion auf die an die Wortleitung angelegte Spannung eine ausreichende Menge von Strom geleitet hat. Wenn der Leitungsstrom gemäß Messungen größer als ein bestimmter Wert ist, dann wird angenommen, dass die Speicherzelle eingeschaltet ist und die an die Wortleitung angelegte Spannung größer als die Schwellenspannung der Speicherzelle ist. Falls der Leitungsstrom gemäß Messungen nicht größer als der bestimmte Wert ist, dann wird angenommen, dass die Speicherzelle nicht eingeschaltet ist und die an die Wortleitung angelegte Spannung nicht größer als die Schwellenspannung der Speicherzelle ist.
  • Es gibt mehrere Wege, um den Leitungsstrom einer Speicherzelle während eines Lese- oder Verifizierungsvorgangs zu messen. In einem Beispiel kann der Leitungsstrom einer Speicherzelle durch die Rate gemessen werden, mit der sie einen dedizierten Kondensator in dem Leseverstärker entlädt oder lädt. In einem anderen Beispiel ermöglicht der Leitungsstrom der ausgewählten Speicherzelle der NAN D-Kette, welche die Speicherzelle eingeschlossen hat, eine Spannung auf der entsprechenden Bitleitung zu entladen (bzw. ermöglicht dies nicht). Die Spannung der Bitleitung (oder die Spannung über einem dedizierten Kondensator in einem Leseverstärker) kann nach einer Zeitspanne gemessen werden, um zu bestimmen, ob die Bitleitung um einen bestimmten Betrag entladen wurde oder nicht.
  • In manchen Fällen kann während eines Lesevorgangs oder einer Erfassungsoperation das sourceseitige Auswahlsignal SGS auf eine bestimmte Spannung (z. B. 7 V oder 10 V) gesetzt werden, um die an die Sourceleitung (Source) angelegte Spannung zu dem Source-Übergang der Floating-Gate-Transistoren zu leiten, deren Gates mit WL0 oder der Wortleitung verbunden sind, die dem sourceseitigen Auswahl-Gate am nächsten liegt.
  • 6D stellt eine Ausführungsform möglicher Schwellenwertspannungsverteilungen (oder Datenzustände) für eine Speicherzelle mit drei Bits pro Zelle dar (d. h. die Speicherzelle kann drei Datenbits speichern). Andere Ausführungsformen können jedoch mehr oder weniger als drei Datenbits pro Speicherzelle verwenden (wie z. B. vier oder mehr Datenbits pro Speicherzelle). Am Ende eines erfolgreichen Programmierprozesses (mit Verifizierung) sollten die Schwellenwertspannungen der Speicherzellen innerhalb einer Speicherseite oder eines Speicherblocks innerhalb einer oder mehreren Schwellenwertspannungsverteilungen für programmierte Speicherzellen oder innerhalb einer Verteilung von Schwellenwertspannungen für gelöschte Speicherzellen liegen, wie angemessen.
  • Wie dargestellt, kann jede Speicherzelle drei Datenbits speichern; daher gibt es acht gültige Datenzustände S0 bis S7. In einer Ausführungsform liegt der Datenzustand S0 unter 0 Volt und die Datenzustände S1 bis S7 über 0 Volt. In anderen Ausführungsformen liegen alle acht Datenzustände über 0 Volt oder es können andere Anordnungen implementiert werden. In einer Ausführungsform ist die Schwellenspannungsverteilung S0 breiter als die Verteilungen S1 bis S7.
  • Jeder Datenzustand S0 bis S7 entspricht einem eindeutigen Wert für die drei in der Speicherzelle gespeicherten Bits. In einer Ausführungsform gilt S0=111, S1=110, S2=101, S3=100, S4=011, S5=010, S6=001 und S7=000. Andere Zuordnungen von Daten zu den Zuständen S0 bis S7 können ebenfalls verwendet werden. In einer Ausführungsform sind alle Datenbits, die in einer Speicherzelle gespeichert sind, in derselben logischen Seite gespeichert. In anderen Ausführungsformen entspricht jedes Datenbit, das in einer Speicherzelle gespeichert ist, verschiedenen Seiten. Somit würde eine Speicherzelle, die drei Datenbits speichert, Daten in einer ersten Seite, einer zweiten Seite und einer dritten Seite einschließen. In manchen Ausführungsformen würden alle Speicherzellen, die mit derselben Wortleitung verbunden sind, Daten in denselben drei Seiten von Daten speichern. In manchen Ausführungsformen können die Speicherzellen, die mit einer Wortleitung verbunden sind, in verschiedene Sätze von Seiten gruppiert sein (z. B. durch ungerade und gerade Bitleitungen).
  • In manchen beispielhaften Implementierungen werden die Speicherzellen in den Zustand S0 gelöscht. Vom Zustand S0 aus können die Speicherzellen in irgendeinen der Zustände S1 bis S7 programmiert werden. Das Programmieren kann durch Anlegen eines Satzes von Impulsen mit ansteigenden Beträgen an die Steuer-Gates der Speicherzellen durchgeführt werden. Zwischen Impulsen kann ein Satz von Verifizierungsvorgängen durchgeführt werden, um zu bestimmen, ob die programmierten Speicherzellen ihre Zielschwellenwertspannung erreicht haben (z. B. unter Verwendung der Verifizierungspegel Vv1, Vv2, Vv3, Vv4, Vv5, Vv6 und Vv7). Speicherzellen, die in den Zustand S1 programmiert werden, werden getestet, um zu sehen, ob ihre Schwellenwertspannung Vv1 erreicht hat. Speicherzellen, die in den Zustand S2 programmiert werden, werden getestet, um zu sehen, ob ihre Schwellenwertspannung Vv2 erreicht hat. Speicherzellen, die in den Zustand S3 programmiert werden, werden getestet, um zu sehen, ob ihre Schwellenwertspannung Vv3 erreicht hat. Speicherzellen, die in den Zustand S4 programmiert werden, werden getestet, um zu sehen, ob ihre Schwellenwertspannung Vv4 erreicht hat. Speicherzellen, die in den Zustand S5 programmiert werden, werden getestet, um zu sehen, ob ihre Schwellenwertspannung Vv5 erreicht hat. Speicherzellen, die in den Zustand S6 programmiert werden, werden getestet, um zu sehen, ob ihre Schwellenwertspannung Vv6 erreicht hat. Speicherzellen, die in den Zustand S7 programmiert werden, werden getestet, um zu sehen, ob ihre Schwellenwertspannung Vv7 erreicht hat.
  • Wenn Speicherzellen gelesen werden, die drei Datenbits speichern, werden mehrere Lesevorgänge an Lesevergleichspunkten Vr1, Vr2, Vr3, Vr4, Vr5, Vr6 und Vr7 durchgeführt, um zu bestimmen, in welchem Zustand sich die Speicherzellen befinden. Wenn eine Speicherzelle als Reaktion auf Vr1 einschaltet, dann befindet sie sich in Zustand S0. Wenn eine Speicherzelle als Reaktion auf Vr2 einschaltet, jedoch nicht als Reaktion auf Vr1 einschaltet, dann befindet sie sich in Zustand S1. Wenn eine Speicherzelle als Reaktion auf Vr3 einschaltet, jedoch nicht als Reaktion auf Vr2 einschaltet, dann befindet sie sich in Zustand S2. Wenn eine Speicherzelle als Reaktion auf Vr4 einschaltet, jedoch nicht als Reaktion auf Vr3 einschaltet, dann befindet sie sich in Zustand S3. Wenn eine Speicherzelle als Reaktion auf Vr5 einschaltet, jedoch nicht als Reaktion auf Vr4 einschaltet, dann befindet sie sich in Zustand S4. Wenn eine Speicherzelle als Reaktion auf Vr6 einschaltet, jedoch nicht als Reaktion auf Vr5 einschaltet, dann befindet sie sich in Zustand S5. Wenn eine Speicherzelle als Reaktion auf Vr7 einschaltet, jedoch nicht als Reaktion auf Vr6 einschaltet, dann befindet sie sich in Zustand S6. Wenn eine Speicherzelle nicht als Reaktion auf Vr7 einschaltet, dann befindet sie sich in Zustand S7.
  • 7A stellt eine Ausführungsform von vier NAND-Ketten 705 bis 708 dar. Jede der NAND-Ketten weist einen ersten Abschnitt der NAND-Kette (z. B. einer ersten Schicht von Speicherzellentransistoren 704 entsprechend), einen zweiten Abschnitt der NAND-Kette (z. B. einer zweiten Schicht von Speicherzellentransistoren 702 entsprechend) und einen Schicht-Auswahl-Gate-Transistor 703 auf, der zwischen dem ersten Abschnitt der NAN D-Kette und dem zweiten Abschnitt der NAND-Kette angeordnet ist. Der Schicht-Auswahl-Gate-Transistor 703 kann einen NMOS-Transistor ohne eine Charge-Trap-Schicht zwischen dem Kanal des NMOS-Transistors und dem Gate des NMOS-Transistors aufweisen.
  • In einigen Ausführungsformen kann die elektrische Isolierung zwischen den beiden Schichten der Speicherzellentransistoren durch Vorspannen der Dummy-Wortleitungen DWL1 und DWLO anstelle des Versetzens eines bestimmten Schicht-Auswahl-Gate-Transistors in einen nicht leitenden Zustand durchgeführt werden (z. B. können die Schicht-Auswahl-Gate-Transistoren entfernt werden oder von den NAND-Ketten weggelassen werden). Der erste Abschnitt der NAND-Kette schließt Speicherzellentransistoren ein, die den Wortleitungen WL0 bis WL47 entsprechen, einen Speicherzellentransistor, der mit der Dummy-Wortleitung DWLO verbunden ist und zwischen dem Schicht-Auswahl-Gate-Transistor 703 und dem Speicherzellentransistor, der mit der Wortleitung WL47 verbunden ist, angeordnet ist, die Speicherzellentransistoren, die mit den Wortleitungen WLDS1 und WLDS0 auf der Source-Seite verbunden sind und zwischen dem Speicherzellentransistor, der mit der Wortleitung WL0 verbunden ist und dem sourceseitigen Auswahl-Gate, das von der sourceseitigen Auswahl-Gate-Leitung SGS gesteuert wird, und den sourceseitigen Auswahl-Gates, die von den sourceseitigen Auswahl-Gate-Leitungen SGS und SGSB gesteuert werden, angeordnet sind. Der zweite Abschnitt der NAND-Kette schließt Speicherzellentransistoren ein, die den Wortleitungen WL48 bis WL95 entsprechen, einen Speicherzellentransistor, der mit der Dummy-Wortleitung DWL1 verbunden ist und zwischen dem Schicht-Auswahl-Gate-Transistor 703 und dem Speicherzellentransistor, der mit der Wortleitung WL48 verbunden ist, angeordnet ist, die Speicherzellentransistoren, die mit den Dummy-Wortleitungen DD1 und DD0 auf der Drain-Seite verbunden sind und zwischen dem Speicherzellentransistor, der mit der Wortleitung WL95 verbunden ist und dem drainseitigen Auswahl-Gate, das mit SGD0 verbunden ist, und den drainseitigen Auswahl-Gates, die von SGD0 bis SGD2 gesteuert werden, angeordnet sind. Wie in 7A dargestellt, weist die Sourceleitung SL_0 die Sourceseitenverbindungen zu den NAND-Ketten 705 bis 706 auf und die Sourceleitung SL_1 weist die Sourceseitenverbindungen zu den NAND-Ketten 707 bis 708 auf. Die Sourceleitung SL_0 kann einer ersten vergrabenen Sourceleitung entsprechen, und die Sourceleitung SL_1 kann einer zweiten vergrabenen Sourceleitung entsprechen, die von der ersten vergrabenen Sourceleitung elektrisch isoliert ist.
  • In einer Ausführungsform können während eines Löschvorgangs zum Löschen der Speicherzellen 701 innerhalb der zweiten Schicht der Speicherzellentransistoren 702, die den Speicherzellentransistoren entsprechen, die mit den Wortleitungen WL48 bis WL95 verbunden sind, die Wortleitungen WL48 bis WL95 auf VSS oder 0 V gesetzt sein, die Bitleitung, die mit der NAND-Kette 705 verbunden ist, kann auf eine Löschspannung (z. B. auf eine Spannung zwischen 18 V und 23 V) gesetzt sein, die drainseitigen Auswahl-Gate-Leitungen SGD0 bis SGD2 können auf eine Spannung gesetzt sein, die gleich oder kleiner als die Löschspannung ist (z. B. auf eine Spannung zwischen 11 V und 17 V), die Wortleitungen WL0 bis WL47 können floaten oder auf 0 V gesetzt sein, die sourceseitigen Auswahl-Gate-Leitungen SGS und SGSB können auf 0 V gesetzt sein und die Sourceleitung SL_0 kann auf 0 V gesetzt sein. Während des Löschvorgangs für die Speicherzellen 701 kann der Schicht-Auswahl-Gate-Transistor 703 in einen nicht leitenden Zustand versetzt werden. In Fällen, bei denen der Schicht-Auswahl-Gate-Transistor 703 weggelassen wird, können die Speicherzellentransistoren, die durch die Dummy-Wortleitungen DWL1 und DWLO gesteuert werden, in einen nicht leitenden Zustand versetzt werden, während die Speicherzellen 701 gelöscht werden.
  • In einer anderen Ausführungsform können während eines Löschvorgangs zum Löschen der Speicherzellen 700 innerhalb der ersten Schicht der Speicherzellentransistoren 704, die den Speicherzellentransistoren entsprechen, die mit den Wortleitungen WL0 bis WL47 verbunden sind, die Wortleitungen WL0 bis WL47 auf VSS oder 0 V gesetzt sein, die Bitleitung, die mit der NAND-Kette 705 verbunden ist, kann auf VSS oder 0 V gesetzt sein, die drainseitigen Auswahl-Gate-Leitungen SGD0 bis SGD2 können auf 0 V gesetzt sein, die Wortleitungen WL48 bis WL95 können floaten oder auf 0 V gesetzt sein, die sourceseitigen Auswahl-Gate-Leitungen SGS und SGSB können auf 16 V gesetzt sein, die Sourceleitung SL_1 kann auf 0 V gesetzt sein, und die Sourceleitung SL_0 kann auf die Löschspannung (z. B. 22 V oder 23 V) gesetzt sein. Während des Löschvorgangs für die Speicherzellen 700 kann der Schicht-Auswahl-Gate-Transistor 703 in einen nicht leitenden Zustand versetzt werden. In Fällen, bei denen der Schicht-Auswahl-Gate-Transistor 703 weggelassen wird, können die Speicherzellentransistoren, die durch die Dummy-Wortleitungen DWL1 und DWLO gesteuert werden, in einen nicht leitenden Zustand versetzt werden, während die Speicherzellen 700 gelöscht werden.
  • 7B stellt eine Ausführungsform einer NAND-Struktur dar, die vier Gruppen von NAND-Ketten einschließt. Jede der vier Gruppen von NAND-Ketten weist vier NAND-Ketten auf. Eine erste Gruppe von NAND-Ketten schließt eine erste NAND-Kette 775 ein, und eine zweite Gruppe von NAND-Ketten schließt eine zweite NAND-Kette 776 ein. Eine dritte Gruppe von NAND-Ketten schließt eine dritte NAND-Kette 773 ein, und eine vierte Gruppe von NAND-Ketten schließt eine vierte NAND-Kette 774 ein. Wie dargestellt, verbindet eine Bitleitung 779 die erste NAND-Kette 775, die zweite NAND-Kette 776, die dritte NAND-Kette 773 und die vierte NAND-Kette 774. Die erste NAND-Kette 775 schließt drei drainseitige Auswahl-Gate-Transistoren ein, die den drei drainseitigen Auswahl-Gate-Leitungen SGD entsprechen, vier drainseitige Dummy-Wortleitungs-Transistoren, die den Leitungen DD0 und DD1 entsprechen, 96 Speicherzellentransistoren, die den 96 Wortleitungen entsprechen, Dummy-Wortleitungs-Transistoren, die in der Mitte der 96 Speicherzellentransistoren positioniert sind, um eine obere Schicht von 48 Speicherzellentransistoren von einer unteren Schicht von 48 Speicherzellentransistoren zu isolieren und die angesteuert werden durch die Leitungen DWU0 und DWLO (die Leitungen DWU0 und DWLO können DWL1 und DWLO in der 7A mit dem weggelassenen Schicht-Auswahl-Gate-Transistor 703 entsprechen), drei sourceseitige Dummy-Wortleitungs-Transistoren, die den Leitungen DS1 und DSO entsprechen, und zwei sourceseitige Auswahl-Gate-Transistoren, die den sourceseitigen Auswahl-Gate-Leitungen SGS und SGSB entsprechen. Sowohl die erste NAND-Kette 775 als auch die zweite NAND-Kette 776 sind mit der vergrabenen Sourceleitung BSL_0 verbunden. Sowohl die dritte NAND-Kette 773 als auch die vierte NAND-Kette 774 sind mit der vergrabenen Sourceleitung BSL_1 verbunden. Die vergrabene Sourceleitung BSL_0 kann auf eine erste Spannung (z. B. auf eine Löschspannung) über eine erste Sourceleitungsverbindung 777 vorgespannt werden und die vergrabene Sourceleitung BSL_1 kann über eine zweite Sourceleitungsverbindung 778 auf eine zweite Spannung (z. B. auf 0 V) vorgespannt werden, die sich von der ersten Spannung unterscheidet. In einigen Fällen, wie während eines Lesevorgangs, können sowohl die erste Sourceleitungsverbindung 777 als auch die zweite Sourceleitungsverbindung 778 auf die gleiche Spannung vorgespannt sein. Wie dargestellt, erstrecken sich die sourceseitigen Auswahl-Gate-Leitungen SGS und SGSB über alle vier Gruppen von NAND-Ketten.
  • 7C stellt eine Ausführungsform eines physischen Speicherblocks dar, der vier Subblöcke SB0 bis SB3 einschließt. Während eines Speichervorgangs kann der Subblock SB0 782 ausgewählt werden, während die Subblöcke SB1 bis SB3 abgewählt sind. In einem Beispiel kann ein Löschvorgang zum Löschen der Speicherzellentransistoren innerhalb des Subblocks SB0 782 durchgeführt werden, während die Subblöcke SB1 bis SB3 abgewählt sind und die Speicherzellentransistoren innerhalb der Subblöcke SB1 bis SB3 während des Löschvorgangs nicht gelöscht werden. Wie dargestellt, hat eine erste NAND-Kette ein drainseitiges Auswahl-Gate, das von der drainseitigen Auswahl-Gate-Leitung SGD0 gesteuert wird und ein sourceseitiges Auswahl-Gate, das von der sourceseitigen Auswahl-Gate-Leitung SGSO gesteuert wird, eine zweite NAND-Kette hat ein drainseitiges Auswahl-Gate, das von der drainseitigen Auswahl-Gate-Leitung SGD1 gesteuert wird und ein sourceseitiges Auswahl-Gate, das von der sourceseitigen Auswahl-Gate-Leitung SGSO gesteuert wird, eine dritte NAND-Kette hat ein drainseitiges Auswahl-Gate, das von der drainseitigen Auswahl-Gate-Leitung SGD2 gesteuert wird und ein sourceseitiges Auswahl-Gate, das von der sourceseitigen Auswahl-Gate-Leitung SGSO gesteuert wird, und eine vierte NAND-Kette hat ein drainseitiges Auswahl-Gate, das von der drainseitigen Auswahl-Gate-Leitung SGD3 gesteuert wird und ein sourceseitiges Auswahl-Gate, das von der sourceseitigen Auswahl-Gate-Leitung SGSO gesteuert wird. Die erste NAND-Kette und die zweite NAND-Kette sind mit einer ersten vergrabenen Sourceleitung BSL_0 verbunden. Die dritte NAND-Kette und die vierte NAND-Kette sind mit einer zweiten vergrabenen Sourceleitung BSL_1 verbunden. Eine Bitleitung BL0 ist mit den vier drainseitigen Auswahl-Gates verbunden, die von den drainseitigen Auswahlgate-Leitungen SGD0 bis SGD3 angesteuert werden. In einem Beispiel kann die erste NAND-Kette der ersten NAND-Kette 775 in 7B entsprechen, und die zweite NAND-Kette kann der zweiten NAND-Kette 776 in 7B entsprechen.
  • 7D stellt eine Ausführungsform des physischen Speicherblocks von 7C während eines Löschvorgangs für den Subblock SB0 dar. Wie dargestellt, wurden die Bitleitungen, die die Bitleitung BL0 einschließen, auf 0 V gesetzt, die drainseitigen Auswahl-Gate-Leitungen SGD0 bis SGD3 wurden auf 0 V gesetzt, die Wortleitungen, die mit den Gates der Speicherzellentransistoren innerhalb der Subblöcke SB2 und SB3 verbunden sind, wurden gefloated, die Wortleitungen, die mit den Gates der Speicherzellentransistoren innerhalb der Subblöcke SB0 und SB1 verbunden sind, wurden auf 0 V gesetzt, die sourceseitige Auswahl-Gate-Leitung SGSO wurde auf 16 V gesetzt, die erste vergrabene Sourceleitung BSL_0 wurde auf eine Löschspannung von 22 V gesetzt, und die zweite vergrabene Sourceleitung BSL_1 wurde auf 0 V gesetzt. Mit diesen Vorspannungsbedingungen können die Speicherzellentransistoren innerhalb des Subblocks SB0 in einen gelöschten Zustand versetzt werden, während die Speicherzellentransistoren innerhalb der Subblöcke SB1 bis SB3 abgewählt sind und nicht gelöscht werden.
  • 7E stellt eine Ausführungsform des physischen Speicherblocks von 7C während eines Programmiervorgangs für den Subblock SB0 dar. Wie dargestellt, wurden die Bitleitungen, die die Bitleitung BL0 einschließen, auf 0 V oder 2 V gesetzt, je nachdem ob ein Speicherzellentransistor, der mit der Bitleitung elektrisch verbunden ist, programmiert oder programmiergeschützt werden soll (das Bitleitungsmuster ist daher datenabhängig), die drainseitigen Auswahl-Gate-Leitungen SGD0 bis SGD1 wurden auf 2 V gesetzt, die drainseitigen Auswahl-Gate-Leitungen SGD2 bis SGD3 wurden auf 0 V gesetzt, die Wortleitungen, die mit den Gates der Speicherzellentransistoren innerhalb der Subblöcke SB2 und SB3 verbunden sind, wurden auf eine Durchgangsspannung von 8 V gesetzt, die abgewählten Wortleitungen (UWLs), die mit den Gates der abgewählten Speicherzellentransistoren innerhalb der Subblöcke SB0 und SB1 verbunden sind, wurden auf die Durchgangsspannung von 8 V gesetzt, die ausgewählte Wortleitung (SWL), die mit den Gates der ausgewählten Speicherzellentransistoren innerhalb der Subblöcke SB0 und SB1 verbunden ist, wurde auf die Programmierspannung von 22 V gesetzt, die sourceseitige Auswahl-Gate-Leitung SGSO wurde auf 0 V gesetzt, die erste vergrabene Sourceleitung BSL_0 wurde auf 2 V gesetzt, und die zweite vergrabene Sourceleitung BSL_1 wurde auf 0 V gesetzt. Mit diesen Vorspannungsbedingungen können die Speicherzellentransistoren innerhalb des Subblocks SB0, die zum Programmieren ausgewählt werden, in einen programmierten Datenzustand versetzt werden, während die Speicherzellentransistoren innerhalb der Subblöcke SB1 bis SB3 abgewählt sind und nicht programmiert werden.
  • 7F stellt eine Ausführungsform eines physischen Speicherblocks dar, der vier Subblöcke SB0 bis SB3 einschließt. Während eines Speichervorgangs kann der Subblock SB2 783 ausgewählt werden, während die Subblöcke SB0 bis SB1 und SB3 abgewählt sind. In einem Beispiel kann ein Löschvorgang zum Löschen der Speicherzellentransistoren innerhalb des Subblocks SB2 783 durchgeführt werden, während die Subblöcke SB0 bis SB1 und SB3 abgewählt sind und die Speicherzellentransistoren innerhalb der Subblöcke SB0 bis SB1 und SB3 während des Löschvorgangs nicht gelöscht werden. Wie dargestellt, hat eine erste NAND-Kette ein drainseitiges Auswahl-Gate, das von der drainseitigen Auswahl-Gate-Leitung SGD0 gesteuert wird, und ein sourceseitiges Auswahl-Gate, das von der sourceseitigen Auswahl-Gate-Leitung SGSO gesteuert wird, eine zweite NAND-Kette hat ein drainseitiges Auswahl-Gate, das von der drainseitigen Auswahl-Gate-Leitung SGD1 gesteuert wird und ein sourceseitiges Auswahl-Gate, das von der sourceseitigen Auswahl-Gate-Leitung SGSO gesteuert wird, eine dritte NAND-Kette hat ein drainseitiges Auswahl-Gate, das von der drainseitigen Auswahl-Gate-Leitung SGD2 gesteuert wird und ein sourceseitiges Auswahl-Gate, das von der sourceseitigen Auswahl-Gate-Leitung SGSO gesteuert wird, und eine vierte NAND-Kette hat ein drainseitiges Auswahl-Gate, das von der drainseitigen Auswahl-Gate-Leitung SGD3 gesteuert wird und ein sourceseitiges Auswahl-Gate, das von der sourceseitigen Auswahl-Gate-Leitung SGSO gesteuert wird. Die erste NAND-Kette und die zweite NAND-Kette sind mit einer ersten vergrabenen Sourceleitung BSL_0 verbunden. Die dritte NAND-Kette und die vierte NAND-Kette sind mit einer zweiten vergrabenen Sourceleitung BSL_1 verbunden. Eine Bitleitung BL0 ist mit den vier drainseitigen Auswahl-Gates verbunden, die von den drainseitigen Auswahlgate-Leitungen SGD0 bis SGD3 angesteuert werden. In einem Beispiel kann die erste NAND-Kette der ersten NAND-Kette 775 in 7B entsprechen, und die zweite NAND-Kette kann der zweiten NAND-Kette 776 in 7B entsprechen.
  • 7G stellt eine Ausführungsform des physischen Speicherblocks von 7F während eines Löschvorgangs für den Subblock SB2 dar. Wie dargestellt, wurden die Bitleitungen, die die Bitleitung BL0 einschließen, auf eine Löschspannung von 22 V gesetzt, die drainseitigen Auswahl-Gate-Leitungen SGD0 bis SGD1 wurden auf 16 V gesetzt, die drainseitigen Auswahl-Gate-Leitungen SGD2 bis SGD3 wurden auf 0 V gesetzt, die Wortleitungen, die mit den Gates der Speicherzellentransistoren innerhalb der Subblöcke SB2 und SB3 verbunden sind, wurden auf 0 V gesetzt, die Wortleitungen, die mit den Gates der Speicherzellentransistoren innerhalb der Subblöcke SB0 und SB1 verbunden sind, wurden gefloated, die sourceseitige Auswahl-Gate-Leitung SGSO wurde auf 0 V gesetzt, die erste vergrabene Sourceleitung BSL_0 wurde auf 0 V gesetzt, und die zweite vergrabene Sourceleitung BSL_1 wurde auf 0 V gesetzt. Mit diesen Vorspannungsbedingungen können die Speicherzellentransistoren innerhalb des Subblocks SB2 in einen gelöschten Zustand versetzt werden, während die Speicherzellentransistoren innerhalb der Subblöcke SB0 bis SB1 und SB3 abgewählt sind und nicht gelöscht werden.
  • 7H stellt eine Ausführungsform des physischen Speicherblocks von 7F während eines Programmiervorgangs für den Subblock SB2 dar. Wie dargestellt wurden die Bitleitungen, die die Bitleitung BL0 einschließen, auf 0 V oder 2 V gesetzt, je nachdem ob ein Speicherzellentransistor, der mit der Bitleitung elektrisch verbunden ist, programmiert oder programmiergeschützt werden soll. Ein Speicherzellentransistor, der programmiergeschützt ist, wird daran gehindert, programmiert zu werden. Die angelegten Bitleitungsspannungen an die Bitleitungen während des Programmiervorgangs hängen von dem zu programmierenden Datenmuster ab. Wie in 7H dargestellt, wurden die drainseitigen Auswahl-Gate-Leitungen SGD0 bis SGD1 auf 2 V gesetzt, die drainseitigen Auswahl-Gate-Leitungen SGD2 bis SGD3 wurden auf 0 V gesetzt, die abgewählten Wortleitungen (UWLs), die mit den Gates der abgewählten Speicherzellentransistoren innerhalb der Subblöcke SB2 und SB3 verbunden sind, wurden auf die Durchgangsspannung von 8 V gesetzt, die ausgewählte Wortleitung (SWL), die mit den Gates der ausgewählten Speicherzellentransistoren innerhalb der Subblöcke SB2 und SB3 verbunden ist, wurde auf die Programmierspannung von 22 V gesetzt, die Wortleitungen, die mit den Gates der Speicherzellentransistoren innerhalb der Subblöcke SB0 und SB1 verbunden sind, wurden auf eine abgewählte Spannung von 0 V gesetzt, die sourceseitige Auswahl-Gate-Leitung SGSO wurde auf 0 V gesetzt, die erste vergrabene Sourceleitung BSL_0 wurde auf 2 V gesetzt, und die zweite vergrabene Sourceleitung BSL_1 wurde auf 0 V gesetzt. Mit diesen Vorspannungsbedingungen können die Speicherzellentransistoren innerhalb des Subblocks SB2, die zum Programmieren ausgewählt werden, in einen programmierten Datenzustand versetzt werden, während die Speicherzellentransistoren innerhalb der Subblöcke SB0 bis SB1 und SB3 abgewählt sind und nicht programmiert werden.
  • 7l bis 7J stellt verschiedene Ausführungsformen eines physischen Speicherblocks dar, der vier Subblöcke SB0 bis SB3 einschließt. Wie in 7l dargestellt, kann während eines Speichervorgangs der Subblock SB1 784 ausgewählt werden, während die Subblöcke SB0 und SB2 bis SB3 abgewählt sind. Es können Vorspannungsbedingungen, die denjenigen ähneln, die in 7D dargestellt sind, auf den physischen Speicherblock von 7l angewendet werden, um die Speicherzellentransistoren innerhalb des Subblocks SB1 784 zu löschen, mit der Ausnahme, dass die erste vergrabene Sourceleitung BSL_0 auf eine abgewählte Spannung von 0 V gesetzt werden würde und die zweite vergrabene Sourceleitung BSL_1 auf eine Löschspannung von 22 V gesetzt werden würde.
  • Wie in 7J dargestellt, kann während eines Speichervorgangs der Subblock SB3 785 ausgewählt werden, während die Subblöcke SB0 bis SB2 abgewählt sind. Es können Vorspannungsbedingungen, die denjenigen ähneln, die in 7G dargestellt sind, auf den physischen Speicherblock von 7J angewendet werden, um die Speicherzellentransistoren innerhalb des Subblocks SB3 785 zu löschen, mit der Ausnahme, dass die drainseitigen Auswahl-Gate-Leitungen SGD0 bis SGD1 auf 0 V gesetzt werden würden und die drainseitigen Auswahl-Gate-Leitungen SGD2 bis SGD3 auf 16 V gesetzt werden würden.
  • 8A ist ein Flussdiagramm, das eine Ausführungsform eines Prozesses zum Löschen der Speicherzellentransistoren innerhalb eines Subblocks des physischen Speicherblocks beschreibt. Der physische Speicherblock kann dem physischen Speicherblock entsprechen, der in 7D dargestellt ist. In einer Ausführungsform kann der Prozess von 8A durch eine Speicherchip-Steuereinheit ausgeführt werden, wie beispielsweise die Speicherchip-Steuereinheit 105, die in 1A dargestellt ist. In einer anderen Ausführungsform kann der Prozess von 8A durch eine oder mehrere Steuerschaltungen ausgeführt werden, die auf einem Speicherchip angeordnet sind, wie beispielsweise Speicherkern-Steuerschaltungen 104 auf dem Speicherchip 102 in 1A.
  • In Schritt 802 wird ein erster Subblock innerhalb eines Speicherblocks identifiziert. Der Speicherblock kann über eine Wortleitungsadresse und eine Bitleitungsadresse, die dem Speicherblock entsprechen, identifiziert werden. In einer Ausführungsform kann der Speicherblock dem physischen Speicherblock entsprechen, der in 7C dargestellt ist und der erste Subblock kann dem Subblock SB0 782 entsprechen, der in 7C dargestellt ist. Der Speicherblock kann eine erste NAND-Kette einschließen, die Teil des ersten Subblocks und eines zweiten Subblocks des Speicherblocks ist; die erste NAND-Kette kann sich sowohl durch den ersten Subblock als auch den zweiten Subblock erstrecken. Der Speicherblock kann eine zweite NAND-Kette einschließen, die Teil eines dritten Subblocks und eines vierten Subblocks des Speicherblocks ist; die zweite NAND-Kette kann sich sowohl durch den dritten Subblock als auch den vierten Subblock erstrecken. Eine Bitleitung ist mit einem ersten drainseitigen Auswahl-Gate der ersten NAND-Kette und einem zweiten drainseitigen Auswahl-Gate der zweiten NAND-Kette verbunden. Eine sourceseitige Auswahlleitung ist mit einem ersten sourceseitigen Auswahl-Gate der ersten NAND-Kette und einem zweiten sourceseitigen Auswahl-Gate der zweiten NAND-Kette verbunden. Das erste sourceseitige Auswahl-Gate kann mit einer ersten vergrabenen Sourceleitung verbunden sein und das zweite sourceseitige Auswahl-Gate kann mit einer zweiten vergrabenen Sourceleitung verbunden sein. Die erste vergrabene Sourceleitung kann dotiertes Polysilizium, etwa Polysilizium vom n-Typ, aufweisen.
  • In Schritt 804 wird erfasst, dass der erste Subblock ein sourceseitiger Subblock des Speicherblocks ist. In einem Beispiel kann erfasst werden, dass der erste Subblock einen sourceseitigen Subblock aufweist, wenn der erste Subblock an die sourceseitigen Auswahl-Gate-Transistoren für den Speicherblock angrenzt oder diesen am nächsten ist. Es kann erfasst werden, dass der erste Subblock einen sourceseitigen Subblock basierend auf einer Zeilen- und Spaltenadresse für ausgewählte Speicherzellen oder basierend auf einer Wortleitungsadresse und Bitleitungsadresse für die ausgewählten Speicherzellentransistoren aufweist. In Schritt 806 werden das erste drainseitige Auswahl-Gate und das zweite drainseitige Auswahl-Gate auf eine abgewählte Spannung (z. B. 0 V) gesetzt. In Schritt 808 werden das erste sourceseitige Auswahl-Gate und das zweite sourceseitige Auswahl-Gate auf eine Löschspannung (z. B. 22 V oder eine Spannung zwischen 18 V und 23 V), die größer als die abgewählte Spannung ist, gesetzt, oder auf eine Vorspannung (z.B. 16V oder eine Spannung zwischen 11V und 17V), die größer als die abgewählte Spannung ist. In Schritt 810 wird eine zweite Vielzahl von Wortleitungen, die mit Speicherzellentransistoren des zweiten Subblocks verbunden sind, gefloatet. In einigen Ausführungsformen kann die zweite Vielzahl von Wortleitungen, die mit den Speicherzellentransistoren des zweiten Subblocks verbunden sind, auf 0 V gesetzt werden, anstatt gefloatet zu werden. In Schritt 812 wird eine erste Vielzahl von Wortleitungen, die mit Speicherzellentransistoren des ersten Subblocks verbunden sind, auf die abgewählte Spannung (z. B. 0 V) gesetzt. In Schritt 814 wird die zweite vergrabene Sourceleitung auf die abgewählte Spannung (z. B. 0 V) gesetzt, und die erste vergrabene Sourceleitung wird auf die Löschspannung (z. B. 22 V) gesetzt. In einer Ausführungsform können die Vorspannungsbedingungen, die in 7D dargestellt sind, verwendet werden, um Speicherzellentransistoren innerhalb eines sourceseitigen Subblocks, wie beispielsweise dem Subblock SB0 782 in 7C, zu löschen.
  • 8B ist ein Flussdiagramm, das eine andere Ausführungsform eines Prozesses zum Löschen von Speicherzellentransistoren innerhalb eines Subblocks eines physischen Speicherblocks beschreibt. Der physische Speicherblock kann dem physischen Speicherblock entsprechen, der in 7G dargestellt ist. In einer Ausführungsform kann der Prozess von 8B durch eine Speicherchip-Steuereinheit ausgeführt werden, wie beispielsweise die Speicherchip-Steuereinheit 105, die in 1A dargestellt ist. In einer anderen Ausführungsform kann der Prozess von 8B durch eine oder mehrere Steuerschaltungen ausgeführt werden, die auf einem Speicherchip angeordnet sind, wie beispielsweise Speicherkern-Steuerschaltungen 104 auf dem Speicherchip 102 in 1A.
  • In Schritt 832 wird ein erster Subblock innerhalb eines Speicherblocks identifiziert. Der Speicherblock kann über eine Wortleitungsadresse und/oder eine Bitleitungsadresse, die dem Speicherblock entsprechen, identifiziert werden. In einer Ausführungsform kann der Speicherblock dem physischen Speicherblock entsprechen, der in 7F dargestellt ist und der erste Subblock kann dem Subblock SB2 783 entsprechen, der in 7F dargestellt ist. Der Speicherblock schließt eine erste NAND-Kette ein, die Teil des ersten Subblocks und eines zweiten Subblocks des Speicherblocks ist; die erste NAND-Kette kann sich sowohl durch den ersten Subblock als auch den zweiten Subblock erstrecken. Der Speicherblock schließt eine zweite NAND-Kette ein, die Teil eines dritten Subblocks und eines vierten Subblocks des Speicherblocks ist; die zweite NAND-Kette kann sich sowohl durch den dritten Subblock als auch den vierten Subblock erstrecken. Eine Bitleitung ist mit einem ersten drainseitigen Auswahl-Gate der ersten NAND-Kette und einem zweiten drainseitigen Auswahl-Gate der zweiten NAND-Kette verbunden. Eine sourceseitige Auswahlleitung ist mit einem ersten sourceseitigen Auswahl-Gate der ersten NAND-Kette und einem zweiten sourceseitigen Auswahl-Gate der zweiten NAND-Kette verbunden. Das erste sourceseitige Auswahl-Gate kann mit einer ersten vergrabenen Sourceleitung verbunden sein und das zweite sourceseitige Auswahl-Gate kann mit einer zweiten vergrabenen Sourceleitung verbunden sein. Die erste vergrabene Sourceleitung kann einen ersten Bereich aus dotiertem Polysilizium, etwa einen Bereich Polysilizium vom n-Typ, aufweisen, und die zweite vergrabene Sourceleitung kann einen zweiten Bereich aus dotiertem Polysilizium aufweisen, der von dem ersten Gebiet aus dotiertem Polysilizium elektrisch isoliert ist.
  • In Schritt 834 wird erfasst, dass der erste Subblock ein drainseitiger Subblock des Speicherblocks ist. In einer Ausführungsform wird erfasst, dass der erste Subblock einen drainseitigen Subblock des Speicherblocks aufweist, wenn der erste Subblock an die drainseitigen Auswahl-Gates für den Speicherblock angrenzt oder direkt mit diesen verbunden ist. Es kann erfasst werden, dass der erste Subblock einen drainseitigen Subblock basierend auf einer Zeilen- und Spaltenadresse für ausgewählte Speicherzellen oder basierend auf einer Wortleitungsadresse und Bitleitungsadresse für ausgewählte Speicherzellentransistoren aufweist. In Schritt 836 wird das erste drainseitige Auswahl-Gate auf eine Löschspannung (z. B. 22 V) oder eine Vorspannung (z. B. 16 V) gesetzt, die größer als eine abgewählte Spannung (z. B. 0 V) ist. Das zweite drainseitige Auswahl-Gate wird auf die abgewählte Spannung (z. B. 0 V) gesetzt. In Schritt 838 wird das erste sourceseitige Auswahl-Gate auf die abgewählte Spannung gesetzt, und das zweite sourceseitige Auswahl-Gate wird auf die abgewählte Spannung gesetzt. In Schritt 840 wird eine zweite Vielzahl von Wortleitungen, die mit Speicherzellentransistoren des zweiten Subblocks verbunden sind, gefloatet. In einigen Fällen wird die zweite Vielzahl von Wortleitungen, die mit den Speicherzellentransistoren des zweiten Subblocks verbunden sind, auf die abgewählte Spannung gesetzt, anstatt gefloatet zu werden. In Schritt 842 wird eine erste Vielzahl von Wortleitungen, die mit Speicherzellentransistoren des ersten Subblocks verbunden sind, auf die abgewählte Spannung (z. B. 0 V) gesetzt. In Schritt 844 wird die Bitleitung auf die Löschspannung (z. B. 22 V) gesetzt. In einer Ausführungsform können die Vorspannungsbedingungen, die in 7G dargestellt sind, verwendet werden, um Speicherzellentransistoren innerhalb eines drainseitigen Subblocks, wie beispielsweise dem Subblock SB2 783 in 7F, zu löschen.
  • Eine Ausführungsform der offenbarten Technologie schließt einen Speicherblock (z. B. einen physischen Speicherblock wie den physischen Speicherblock, der in 7C dargestellt ist) und eine oder mehrere Steuerschaltungen in Verbindung mit dem Speicherblock ein. Der Speicherblock schließt eine erste NAND-Kette und eine zweite NAND-Kette ein. Die erste NAND-Kette erstreckt sich durch einen ersten Subblock und einen zweiten Subblock des Speicherblocks. Die zweite NAND-Kette erstreckt sich durch einen dritten Subblock und einen vierten Subblock des Speicherblocks. Eine sourceseitige Auswahlleitung ist mit einem ersten sourceseitigen Auswahl-Gate-Transistor der ersten NAND-Kette verbunden und ist mit einem zweiten sourceseitigen Auswahl-Gate-Transistor der zweiten NAND-Kette verbunden. Eine Bitleitung ist mit einem ersten drainseitigen Auswahl-Gate-Transistor der ersten NAND-Kette und einem zweiten drainseitigen Auswahl-Gate-Transistor der zweiten NAND-Kette verbunden. Der erste sourceseitige Auswahl-Gate-Transistor ist mit einer ersten vergrabenen Sourceleitung verbunden und der zweite sourceseitige Auswahl-Gate-Transistor ist mit einer zweiten vergrabenen Sourceleitung verbunden, die von der ersten vergrabenen Sourceleitung elektrisch isoliert ist. Die eine oder mehreren Steuerschaltungen sind konfiguriert, um den ersten drainseitigen Auswahl-Gate-Transistor und den zweiten drainseitigen Auswahl-Gate-Transistor in einen nicht leitenden Zustand zu versetzen, während eines Löschvorgangs. Die eine oder mehreren Steuerschaltungen sind konfiguriert, um die sourceseitige Auswahlleitung auf eine erste Spannung zu setzen, während des Löschvorgangs, und eine erste Vielzahl von Wortleitungen, die mit Speicherzellentransistoren des ersten Subblocks verbunden sind, auf eine zweite Spannung zu setzen, die kleiner als die erste Spannung ist, während des Löschvorgangs. Die eine oder mehreren Steuerschaltungen sind konfiguriert, um die zweite vergrabene Sourceleitung auf die zweite Spannung zu setzen und die erste vergrabene Sourceleitung auf eine Löschspannung zu setzen, die größer als die erste Spannung ist, während des Löschvorgangs.
  • Eine Ausführungsform der offenbarten Technologie schließt einen Speicherblock (z. B. einen physischen Speicherblock wie den physischen Speicherblock, der in 7C dargestellt ist) und eine oder mehrere Steuerschaltungen in Verbindung mit dem Speicherblock ein. Der Speicherblock schließt eine erste NAND-Kette und eine zweite NAND-Kette ein. Die erste NAND-Kette erstreckt sich sowohl durch einen ersten Subblock als auch einen zweiten Subblock des Speicherblocks. Die zweite NAND-Kette erstreckt sich durch sowohl einen dritten Subblock als auch einen vierten Subblock des Speicherblocks. Eine sourceseitige Auswahlleitung ist mit einem ersten sourceseitigen Auswahl-Gate-Transistor der ersten NAND-Kette verbunden und ist mit einem zweiten sourceseitigen Auswahl-Gate-Transistor der zweiten NAND-Kette verbunden. Eine Bitleitung ist mit einem ersten drainseitigen Auswahl-Gate-Transistor der ersten NAND-Kette und einem zweiten drainseitigen Auswahl-Gate-Transistor der zweiten NAND-Kette verbunden. Der erste sourceseitige Auswahl-Gate-Transistor ist mit einer ersten vergrabenen Sourceleitung verbunden und der zweite sourceseitige Auswahl-Gate-Transistor ist mit einer zweiten vergrabenen Sourceleitung verbunden, die von der ersten vergrabenen Sourceleitung elektrisch isoliert ist. Die eine oder mehreren Steuerschaltungen sind konfiguriert, um ein Gate des ersten drainseitigen Auswahl-Gate-Transistors auf eine erste Spannung zu setzen und ein Gate des zweiten drainseitigen Auswahl-Gate-Transistors auf eine zweite Spannung zu setzen, die kleiner als die erste Spannung ist, während eines Löschvorgangs. Die eine oder mehreren Steuerschaltungen sind konfiguriert, um die sourceseitige Auswahlleitung auf die zweite Spannung zu setzen, während des Löschvorgangs, und eine zweite Vielzahl von Wortleitungen, die mit Speicherzellentransistoren des zweiten Subblocks verbunden sind, auf die zweite Spannung zu setzen, während des Löschvorgangs. Die eine oder mehreren Steuerschaltungen sind konfiguriert, um die Bitleitung auf eine Löschspannung zu setzen, die größer als die erste Spannung ist, während des Löschvorgangs.
  • Eine Ausführungsform der offenbarten Technologie schließt das Identifizieren eines ersten Subblocks innerhalb eines physischen Speicherblocks ein. Der physische Speicherblock schließt eine erste NAND-Kette und eine zweite NAND-Kette ein. Die erste NAND-Kette erstreckt sich durch einen ersten Subblock und einen zweiten Subblock des Speicherblocks. Die zweite NAND-Kette erstreckt sich durch einen dritten Subblock und einen vierten Subblock des Speicherblocks. Eine sourceseitige Auswahlleitung ist mit einem ersten sourceseitigen Auswahl-Gate-Transistor der ersten NAND-Kette verbunden und ist mit einem zweiten sourceseitigen Auswahl-Gate-Transistor der zweiten NAND-Kette verbunden. Eine Bitleitung ist mit einem ersten drainseitigen Auswahl-Gate-Transistor der ersten NAND-Kette und einem zweiten drainseitigen Auswahl-Gate-Transistor der zweiten NAND-Kette verbunden. Der erste sourceseitige Auswahl-Gate-Transistor ist mit einer ersten vergrabenen Sourceleitung verbunden und der zweite sourceseitige Auswahl-Gate-Transistor ist mit einer zweiten vergrabenen Sourceleitung verbunden, die von der ersten vergrabenen Sourceleitung elektrisch isoliert ist. Das Verfahren weist ferner das Versetzen des ersten drainseitigen Auswahl-Gate-Transistors und des zweiten drainseitigen Auswahl-Gate-Transistors in einen nicht leitenden Zustand, während eines Löschvorgangs, das Setzen der sourceseitigen Auswahlleitung auf eine erste Spannung, während des Löschvorgangs, das Floaten einer zweiten Vielzahl von Wortleitungen, die mit Speicherzellentransistoren des zweiten Subblocks verbunden sind, während des Löschvorgangs, das Setzen einer ersten Vielzahl von Wortleitungen, die mit Speicherzellentransistoren des ersten Subblocks verbunden sind, auf eine zweite Spannung, die kleiner als die erste Spannung ist, während des Löschvorgangs, das Setzen der zweiten vergrabenen Sourceleitung auf die zweite Spannung, und das Setzen der ersten vergrabenen Sourceleitung auf eine Löschspannung, die größer als die erste Spannung ist, während des Löschvorgangs, auf.
  • Für Zwecke dieses Dokuments kann sich eine erste Schicht über oder oberhalb einer zweiten Schicht befinden, wenn sich null, eine oder mehrere dazwischen liegende Schichten zwischen der ersten Schicht und der zweiten Schicht befinden.
  • Für Zwecke dieses Dokuments sollte beachtet werden, dass die Abmessungen der verschiedenen Merkmale, die in den Figuren dargestellt sind, nicht notwendigerweise maßstabsgetreu gezeichnet sind.
  • Für Zwecke dieses Dokuments kann eine Bezugnahme in der Beschreibung auf „eine Ausführungsform“, „manche Ausführungsformen“ oder „eine andere Ausführungsform“ verwendet werden, um verschiedene Ausführungsformen zu beschreiben, und bezieht sich nicht notwendigerweise auf dieselbe Ausführungsform.
  • Für Zwecke dieses Dokuments kann eine Verbindung eine direkte Verbindung oder eine indirekte Verbindung sein (z. B. über einen anderen Teil). In einigen Fällen, wenn ein Element als mit einem anderen Element verbunden oder gekoppelt bezeichnet wird, kann das Element direkt mit dem anderen Element verbunden sein oder indirekt über zwischenliegende Elemente mit dem anderen Element verbunden sein. Wenn ein Element als direkt mit einem anderen Element verbunden bezeichnet wird, gibt es keine Zwischenelemente zwischen dem Element und dem anderen Element.
  • Für die Zwecke dieses Dokumentes kann der Begriff „basierend auf“ als „zumindest teilweise basierend auf“ gelesen werden.
  • Für die Zwecke dieses Dokuments impliziert ohne zusätzlichen Kontext die Verwendung numerischer Ausdrücke, wie etwa ein „erstes“ Objekt, ein „zweites“ Objekt und ein „drittes“ Objekt möglicherweise keine Sortierung von Objekten, sondern kann stattdessen zu Identifikationszwecken verwendet werden, um verschiedene Objekte zu identifizieren.
  • Für die Zwecke dieses Dokuments kann sich der Ausdruck „Satz“ von Objekten auf einen „Satz“ von einem oder mehreren der Objekte beziehen.
  • Obwohl der Gegenstand in einer Sprache beschrieben wurde, die spezifisch für strukturelle Merkmale bzw. methodisches Handeln ist, versteht es sich, dass der in den beigefügten Ansprüchen definierte Gegenstand nicht notwendigerweise auf die vorstehend beschriebenen spezifischen Merkmale oder Handlungen beschränkt ist. Entsprechend sind die oben beschriebenen spezifischen Merkmale und Vorgänge als beispielhafte Formen der Implementierung der Ansprüche offenbart.

Claims (20)

  1. Vorrichtung aufweisend: einen Speicherblock, der eine erste NAND-Kette und eine zweite NAND-Kette einschließt, wobei die erste NAND-Kette einen ersten drainseitigen Auswahl-Gate-Transistor und einen ersten sourceseitigen Auswahl-Gate-Transistor einschließt, wobei die zweite NAND-Kette einen zweiten drainseitigen Auswahl-Gate-Transistor und einen zweiten sourceseitigen Auswahl-Gate-Transistor einschließt, wobei der Speicherblock eine Vielzahl von Subblöcken einschließt, wobei sich die erste NAND-Kette durch einen ersten Subblock und einen zweiten Subblock der Vielzahl von Subblöcken erstreckt, wobei sich die zweite NAND-Kette durch einen dritten Subblock und einen vierten Subblock der Vielzahl von Subblöcken erstreckt; eine erste vergrabene Sourceleitung; eine zweite vergrabene Sourceleitung, die von der ersten vergrabenen Sourceleitung elektrisch isoliert ist; eine sourceseitige Auswahlleitung, die konfiguriert ist, um den ersten sourceseitigen Auswahl-Gate-Transistor der ersten NAND-Kette zu steuern und den zweiten sourceseitigen Auswahl-Gate-Transistor der zweiten NAND-Kette zu steuern, wobei der erste sourceseitige Auswahl-Gate-Transistor mit der ersten vergrabenen Sourceleitung verbunden ist und der zweite sourceseitige Auswahl-Gate-Transistor mit der zweiten vergrabenen Sourceleitung verbunden ist, die von der ersten vergrabenen Sourceleitung elektrisch isoliert ist; eine Bitleitung, die mit einem Übergang des ersten drainseitigen Auswahl-Gate-Transistors der ersten NAND-Kette verbunden ist und mit einem Übergang des zweiten drainseitigen Auswahl-Gate-Transistors der zweiten NAND-Kette verbunden ist; und eine oder mehrere Steuerschaltungen in Verbindung mit dem Speicherblock, wobei die eine oder mehreren Steuerschaltungen konfiguriert sind, um den ersten drainseitigen Auswahl-Gate-Transistor und den zweiten drainseitigen Auswahl-Gate-Transistor in einen nicht leitenden Zustand zu versetzen, während eines Löschvorgangs, wobei die eine oder mehreren Steuerschaltungen konfiguriert sind, um die sourceseitige Auswahlleitung auf eine erste Spannung zu setzen, während eines Löschvorgangs, und eine erste Vielzahl von Wortleitungen, die mit Speicherzellentransistoren des ersten Subblocks verbunden sind, auf eine zweite Spannung zu setzen, die kleiner als die erste Spannung ist, während des Löschvorgangs, wobei die eine oder mehreren Steuerschaltungen konfiguriert sind, um die zweite vergrabene Sourceleitung auf die zweite Spannung zu setzen und die erste vergrabene Sourceleitung auf eine Löschspannung zu setzen, die größer als die erste Spannung ist, während eines Löschvorgangs.
  2. Vorrichtung gemäß Anspruch 1, wobei: die zweite vergrabene Sourceleitung von der ersten vergrabenen Sourceleitung durch eine Schicht aus Siliziumdioxid elektrisch isoliert ist.
  3. Vorrichtung gemäß Anspruch 1, wobei: die eine oder mehreren Steuerschaltungen konfiguriert sind, um eine zweite Vielzahl von Wortleitungen, die mit Speicherzellentransistoren des zweiten Subblocks verbunden sind, zu floaten, während des Löschvorgangs.
  4. Vorrichtung gemäß Anspruch 1, wobei: die eine oder mehreren Steuerschaltungen konfiguriert sind, um eine zweite Vielzahl von Wortleitungen, die mit Speicherzellentransistoren des zweiten Subblocks verbunden sind, auf die zweite Spannung zu setzen, während des Löschvorgangs.
  5. Vorrichtung gemäß Anspruch 1, wobei: die erste NAND-Kette einen Schicht-Auswahl-Gate-Transistor einschließt; und die eine oder mehreren Steuerschaltungen konfiguriert sind, um den Schicht-Auswahl-Gate-Transistor in einen nicht leitenden Zustand zu versetzen, während des Löschvorgangs.
  6. Vorrichtung gemäß Anspruch 5, wobei: der Schicht-Auswahl-Gate-Transistor einen nicht programmierbaren Transistor aufweist.
  7. Vorrichtung gemäß Anspruch 1, wobei: die erste NAND-Kette einen oder mehrere Dummy-Transistoren einschließt, die zwischen den Speicherzellentransistoren des ersten Subblocks und Speicherzellentransistoren des zweiten Subblocks angeordnet sind; und die eine oder mehreren Steuerschaltungen konfiguriert sind, um den einen oder die mehreren Dummy-Transistoren in einen nicht leitenden Zustand zu versetzen, während des Löschvorgangs.
  8. Vorrichtung gemäß Anspruch 1, wobei: die eine oder mehreren Steuerschaltungen konfiguriert sind, um die Bitleitung auf die zweite Spannung zu setzen, während des Löschvorgangs.
  9. Vorrichtung gemäß Anspruch 1, wobei: die eine oder mehreren Steuerschaltungen konfiguriert sind, um den ersten drainseitigen Auswahl-Gate-Transistor der ersten NAND-Kette und den zweiten drainseitigen Auswahl-Gate-Transistor der zweiten NAND-Kette in einen nicht leitenden Zustand zu versetzen, während des Löschvorgangs.
  10. Vorrichtung gemäß Anspruch 1, wobei: die erste NAND-Kette eine vertikale NAND-Kette aufweist, die orthogonal zu einem Halbleitersubstrat angeordnet ist.
  11. Verfahren, aufweisend: Identifizieren eines ersten Subblocks innerhalb eines physischen Speicherblocks, wobei der physische Speicherblock eine erste NAND-Kette und eine zweite NAND-Kette einschließt, wobei sich die erste NAND-Kette durch einen ersten Subblock und einen zweiten Subblock des Speicherblocks erstreckt, wobei sich die zweite NAND-Kette durch einen dritten Subblock und einen vierten Subblock des Speicherblocks erstreckt, wobei eine sourceseitige Auswahlleitung mit einem ersten sourceseitigen Auswahl-Gate-Transistor der ersten NAND-Kette verbunden ist und mit einem zweiten sourceseitigen Auswahl-Gate-Transistor der zweiten NAND-Kette verbunden ist, wobei eine Bitleitung mit einem ersten drainseitigen Auswahl-Gate-Transistor der ersten NAND-Kette und einem zweiten drainseitigen Auswahl-Gate-Transistor der zweiten NAND-Kette verbunden ist, wobei der erste sourceseitige Auswahl-Gate-Transistor mit einer ersten vergrabenen Sourceleitung verbunden ist und der zweite sourceseitige Auswahl-Gate-Transistor mit einer zweiten vergrabenen Sourceleitung verbunden ist, die von der ersten vergrabenen Sourceleitung elektrisch isoliert ist; Versetzen des ersten drainseitigen Auswahl-Gate-Transistors und des zweiten drainseitigen Auswahl-Gate-Transistors in einen nicht leitenden Zustand während eines Löschvorgangs; Setzen der sourceseitigen Auswahlleitung auf eine erste Spannung während des Löschvorgangs; Floaten einer zweiten Vielzahl von Wortleitungen, die mit Speicherzellentransistoren des zweiten Subblocks verbunden sind, während des Löschvorgangs; Setzen einer ersten Vielzahl von Wortleitungen, die mit Speicherzellentransistoren des ersten Subblocks verbunden sind, auf eine zweite Spannung, die kleiner als die erste Spannung ist, während des Löschvorgangs; Setzen der zweiten vergrabenen Sourceleitung auf die zweite Spannung; und Setzen der ersten vergrabenen Sourceleitung auf eine Löschspannung, die größer als die erste Spannung ist, während des Löschvorgangs.
  12. Verfahren gemäß Anspruch 11, wobei: die zweite vergrabene Sourceleitung von der ersten vergrabenen Sourceleitung durch eine Schicht aus Siliziumdioxid elektrisch isoliert ist.
  13. Vorrichtung aufweisend: einen physischen Speicherblock, der eine erste NAND-Kette und eine zweite NAND-Kette einschließt, wobei die erste NAND-Kette einen ersten drainseitigen Auswahl-Gate-Transistor und einen ersten sourceseitigen Auswahl-Gate-Transistor einschließt, wobei die zweite NAND-Kette einen zweiten drainseitigen Auswahl-Gate-Transistor und einen zweiten sourceseitigen Auswahl-Gate-Transistor einschließt, wobei sich die erste NAND-Kette durch einen ersten Subblock und einen zweiten Subblock des Speicherblocks erstreckt, wobei sich die zweite NAND-Kette durch einen dritten Subblock und einen vierten Subblock des Speicherblocks erstreckt; eine sourceseitige Auswahlleitung, die konfiguriert ist, um den ersten sourceseitigen Auswahl-Gate-Transistor der ersten NAN D-Kette zu steuern und den zweiten sourceseitigen Auswahl-Gate-Transistor der zweiten NAND-Kette zu steuern; eine Bitleitung, die mit dem ersten drainseitigen Auswahl-Gate-Transistor der ersten NAN D-Kette und dem zweiten drainseitigen Auswahl-Gate-Transistor der zweiten NAND-Kette verbunden ist; eine erste vergrabene Sourceleitung; eine zweite vergrabene Sourceleitung, wobei der erste sourceseitige Auswahl-Gate-Transistor mit der ersten vergrabenen Sourceleitung verbunden ist und der zweite sourceseitige Auswahl-Gate-Transistor mit der zweiten vergrabenen Sourceleitung verbunden ist; und eine oder mehrere Steuerschaltungen in Verbindung mit dem Speicherblock, wobei die eine oder mehreren Steuerschaltungen konfiguriert sind, um ein Gate des ersten drainseitigen Auswahl-Gate-Transistors auf eine erste Spannung zu setzen und ein Gate des zweiten drainseitigen Auswahl-Gate-Transistors auf eine zweite Spannung zu setzen, die kleiner als die erste Spannung ist, während eines Löschvorgangs, wobei die eine oder mehreren Steuerschaltungen konfiguriert sind, um die sourceseitige Auswahlleitung auf eine zweite Spannung zu setzen, während eines Löschvorgangs, und eine zweite Vielzahl von Wortleitungen, die mit Speicherzellentransistoren des zweiten Subblocks verbunden sind, auf die zweite Spannung zu setzen, während des Löschvorgangs, wobei die eine oder mehreren Steuerschaltungen konfiguriert sind, um die Bitleitung auf eine Löschspannung zu setzen, die größer als die erste Spannung ist, während des Löschvorgangs.
  14. Vorrichtung gemäß Anspruch 13, wobei: die eine oder mehreren Steuerschaltungen konfiguriert sind, um eine erste Vielzahl von Wortleitungen, die mit Speicherzellentransistoren des ersten Subblocks verbunden sind, zu floaten, während des Löschvorgangs.
  15. Vorrichtung gemäß Anspruch 13, wobei: die eine oder mehreren Steuerschaltungen konfiguriert sind, um eine erste Vielzahl von Wortleitungen, die mit Speicherzellentransistoren des ersten Subblocks verbunden sind, auf die zweite Spannung zu setzen, während des Löschvorgangs.
  16. Vorrichtung gemäß Anspruch 13, wobei: die erste NAND-Kette einen Schicht-Auswahl-Gate-Transistor einschließt; und die eine oder mehreren Steuerschaltungen konfiguriert sind, um den Schicht-Auswahl-Gate-Transistor in einen nicht leitenden Zustand zu versetzen, während des Löschvorgangs.
  17. Vorrichtung gemäß Anspruch 16, wobei: der Schicht-Auswahl-Gate-Transistor einen nicht programmierbaren Transistor aufweist.
  18. Vorrichtung gemäß Anspruch 13, wobei: die zweite vergrabene Sourceleitung von der ersten vergrabenen Sourceleitung durch eine Schicht aus Siliziumdioxid elektrisch isoliert ist.
  19. Vorrichtung gemäß Anspruch 13, wobei: die erste NAND-Kette einen oder mehrere Dummy-Transistoren einschließt, die zwischen Speicherzellentransistoren des ersten Subblocks und Speicherzellentransistoren des zweiten Subblocks angeordnet sind; und die eine oder mehreren Steuerschaltungen konfiguriert sind, um den einen oder die mehreren Dummy-Transistoren in einen nicht leitenden Zustand zu versetzen, während des Löschvorgangs.
  20. Vorrichtung gemäß Anspruch 13, wobei: die erste NAND-Kette eine vertikale NAND-Kette aufweist, die orthogonal zu einem Halbleitersubstrat angeordnet ist.
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