DE102021106907A1 - Lochvorladeschema mit gate-induzierter drain-leckstromerzeugung - Google Patents

Lochvorladeschema mit gate-induzierter drain-leckstromerzeugung Download PDF

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Yanli Zhang
Huai-Yuan Tseng
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Abstract

Eine hierin offenbarte Speichervorrichtung. Die Speichervorrichtung weist auf: eine Speicherkette, die einen ersten Auswahltransistor, einen Speicherzellentransistor und einen zweiten Auswahltransistor einschließt, die in Reihe geschaltet sind; eine Bitleitung, die mit einem Ende des ersten Auswahltransistors verbunden ist; eine Sourceleitung, die mit einem Ende des zweiten Auswahltransistors verbunden ist; eine erste Auswahlleitung, die mit einem Gate des ersten Auswahltransistors verbunden ist; eine Wortleitung, die mit einem Gate des Speicherzellentransistors verbunden ist; eine zweite Auswahlleitung, die mit einem Gate des zweiten Auswahltransistors verbunden ist; und eine Steuerschaltung, die eingerichtet ist, vor einem Programmiervorgang einen Vorladevorgang durchzuführen, umfassend: Anlegen einer Spannung an die zweite Auswahlleitung, die mit dem Gate des zweiten Auswahltransistors verbunden ist, um einen Gate-induzierten Drain-Leckstrom von dem zweiten Auswahltransistor zu bewirken.

Description

  • GEBIET
  • Die vorliegende Anmeldung bezieht sich auf nichtflüchtige Speichervorrichtungen und den Betrieb von nichtflüchtigen Speichervorrichtungen.
  • HINTERGRUND
  • Dieser Abschnitt liefert Hintergrundinformationen in Bezug auf die Technologie, die mit der vorliegenden Offenbarung verbunden ist, und ist somit nicht notwendigerweise Stand der Technik.
  • Halbleiterspeichervorrichtungen werden zur Verwendung in verschiedenen elektronischen Vorrichtungen immer beliebter. Zum Beispiel wird ein nichtflüchtiger Halbleiterspeicher in Mobiltelefonen, Digitalkameras, persönlichen digitalen Assistenten, mobilen Rechenvorrichtungen, nichtmobilen Rechenvorrichtungen und anderen Vorrichtungen verwendet.
  • Ein Ladungsspeichermaterial wie ein Floating-Gate oder ein Ladungseinfangmaterial kann in solchen Speichervorrichtungen verwendet werden, um eine Ladung zu speichern, die einen Datenzustand darstellt. Ein Ladungseinfangmaterial kann vertikal in einer dreidimensionalen (3D) gestapelten Speicherstruktur oder horizontal in einer zweidimensionalen (2D) Speicherstruktur angeordnet sein. Ein Beispiel für eine 3D-Speicherstruktur ist die Bit-Cost-Scalable-Architektur (BiCS-Architektur), die einen Stapel alternierender leitender und dielektrischer Schichten aufweist.
  • KURZDARSTELLUNG
  • Dieser Abschnitt stellt eine allgemeine Zusammenfassung der vorliegenden Offenbarung bereit und ist keine umfassende Offenbarung ihres vollen Schutzumfangs oder aller ihrer Merkmale und Vorteile.
  • Eine Aufgabe der vorliegenden Offenbarung ist es, eine Speichervorrichtung und ein Verfahren zum Betrieb der Speichervorrichtung bereitzustellen, welche die hierin beschriebenen Nachteile angehen und überwinden.
  • Eine hierin offenbarte Speichervorrichtung. Die Speichervorrichtung weist auf: eine Speicherkette, die einen ersten Auswahltransistor, einen Speicherzellentransistor und einen zweiten Auswahltransistor einschließt, die in Reihe geschaltet sind; eine Bitleitung, die mit einem Ende des ersten Auswahltransistors verbunden ist; eine Sourceleitung, die mit einem Ende des zweiten Auswahltransistors verbunden ist; eine erste Auswahlleitung, die mit einem Gate des ersten Auswahltransistors verbunden ist; eine Wortleitung, die mit einem Gate des Speicherzellentransistors verbunden ist; eine zweite Auswahlleitung, die mit einem Gate des zweiten Auswahltransistors verbunden ist; und eine Steuerschaltung, die eingerichtet ist, vor einem Programmiervorgang einen Vorladevorgang durchzuführen, umfassend: Anlegen einer Spannung an die zweite Auswahlleitung, die mit dem Gate des zweiten Auswahltransistors verbunden ist, um einen Gate-induzierten Drain-Leckstrom von dem zweiten Auswahltransistor zu bewirken.
  • Ferner, eine hierin offenbarte Speichervorrichtung. Die Speichervorrichtung weist auf: eine Speicherkette, die einen ersten Auswahltransistor, einen Speicherzellentransistor und einen zweiten Auswahltransistor einschließt, die in Reihe geschaltet sind; eine Bitleitung, die mit einem Ende des ersten Auswahltransistors verbunden ist; eine Sourceleitung, die mit einem Ende des zweiten Auswahltransistors verbunden ist; eine erste Auswahlleitung, die mit einem Gate des ersten Auswahltransistors verbunden ist; eine Wortleitung, die mit einem Gate des Speicherzellentransistors verbunden ist; eine zweite Auswahlleitung, die mit einem Gate des zweiten Auswahltransistors verbunden ist; und eine Steuerschaltung, die eingerichtet ist, vor einem Programmiervorgang einen Vorladevorgang durchzuführen, umfassend: Anlegen einer Spannung an die Sourceleitung, die mit einem Ende des zweiten Auswahltransistors verbunden ist, um einen Gate-induzierten Drain-Leckstrom von dem zweiten Auswahltransistor zu bewirken.
  • Zusätzlich, eine hierin offenbarte Speichervorrichtung. Die Speichervorrichtung weist auf: eine Speicherkette, die einen ersten Auswahltransistor, einen Speicherzellentransistor und einen zweiten Auswahltransistor einschließt, die in Reihe geschaltet sind; eine Bitleitung, die mit einem Ende des ersten Auswahltransistors verbunden ist; eine Sourceleitung, die mit einem Ende des zweiten Auswahltransistors verbunden ist; eine erste Auswahlleitung, die mit einem Gate des ersten Auswahltransistors verbunden ist; eine Wortleitung, die mit einem Gate des Speicherzellentransistors verbunden ist; eine zweite Auswahlleitung, die mit einem Gate des zweiten Auswahltransistors verbunden ist; und eine Steuerschaltung, die eingerichtet ist, vor einem Programmiervorgang einen Vorladevorgang durchzuführen, umfassend: Anlegen einer Spannung an die erste Auswahlleitung, die mit dem Gate des ersten Auswahltransistors verbunden ist, um einen Gate-induzierten Drain-Leckstrom von dem ersten Auswahltransistor zu bewirken.
  • Weitere Anwendungsgebiete werden aus der hierin gegebenen Beschreibung ersichtlich. Die Beschreibung und die speziellen Beispiele in dieser Kurzdarstellung dienen nur der Veranschaulichung und sollen den Schutzumfang der vorliegenden Offenbarung nicht einschränken.
  • Figurenliste
  • Für eine detaillierte Beschreibung von beispielhaften Ausführungsformen wird nun auf die begleitenden Zeichnungen Bezug genommen, in denen:
    • 1A ist ein Blockdiagramm einer beispielhaften Speichervorrichtung;
    • 1B ist ein Blockdiagramm einer beispielhaften Steuerschaltung, die eine Programmierschaltung, eine Zählschaltung und eine Bestimmungsschaltung umfasst;
    • 2 stellt Blöcke von Speicherzellen in einer beispielhaften zweidimensionalen Konfiguration des Speicherarrays von 1 dar;
    • 3A stellt eine Querschnittsansicht von beispielhaften Floating-Gate-Speicherzellen in NAND-Ketten dar;
    • 3B stellt eine Querschnittsansicht der Struktur aus 3A entlang der Linie 329 dar;
    • 4A stellt eine Querschnittsansicht von beispielhaften Charge-Trapping-Speicherzellen in NAND-Ketten dar;
    • 4B stellt eine Querschnittsansicht der Struktur aus 4A entlang der Linie 429 dar;
    • 5A stellt ein beispielhaftes Blockdiagramm des Abtastblocks SB1 von 1 dar;
    • 5B stellt ein anderes beispielhaftes Blockdiagramm des Abtastblocks SB1 von 1 dar;
    • 6A ist eine perspektivische Ansicht eines Satzes von Blöcken in einer beispielhaften dreidimensionalen Konfiguration des Speicherarrays von 1;
    • 6B stellt eine beispielhafte Querschnittsansicht eines Abschnitts von einem der Blöcke von 6A dar;
    • 6C stellt eine grafische Darstellung des Speicherlochdurchmessers im Stapel von 6B dar;
    • 6D stellt eine Nahansicht des Bereichs 622 des Stapels aus 6B dar;
    • 7A stellt eine Draufsicht auf eine beispielhafte Wortleitungsschicht WLLO des Stapels von 6B dar;
    • 7B stellt eine Draufsicht auf eine beispielhafte obere dielektrische Schicht DL19 des Stapels von 6B dar;
    • 8A stellt beispielhafte NAND-Ketten in den Teilblöcken SBa-SBd von 7A dar;
    • 8B stellt eine weitere beispielhafte Ansicht von NAND-Ketten in Teilblöcken dar;
    • 8C stellt eine Draufsicht auf beispielhafte Wortleitungsschichten eines Stapels dar;
    • 9 stellt die Vth-Verteilungen von Speicherzellen in einem beispielhaften Programmiervorgang mit einem Durchgang mit vier Datenzuständen dar;
    • 10 stellt die Vth-Verteilungen von Speicherzellen in einem beispielhaften Programmiervorgang mit einem Durchgang mit acht Datenzuständen dar;
    • 11 stellt die Vth-Verteilungen von Speicherzellen in einem beispielhaften Programmiervorgang mit einem Durchgang mit sechzehn Datenzuständen dar;
    • 12 ist ein Flussdiagramm eines beispielhaften Programmiervorgangs in einer Speichervorrichtung;
    • 13A und 13B stellen die Vth-Verteilungen von Speicherzellen dar;
    • 14A und 14B stellt eine beispielhafte BiCS-Struktur dar;
    • 15A-15D stellen verschiedene grafische Darstellungen bereit, welche die Implementierung eines Lochvorladeschemas unter Verwendung einer Gate-induzierten Drain-Leckstromerzeugung gemäß hierin beschriebenen Ausführungsformen veranschaulichen.
  • DETAILLIERTE BESCHREIBUNG
  • In der folgenden Beschreibung werden Einzelheiten ausgeführt, um ein Verständnis der vorliegenden Offenbarung zu ermöglichen. In einigen Fällen wurden spezielle Schaltungen, Strukturen und Techniken nicht im Detail beschrieben oder gezeigt, um die Offenbarung nicht unklar zu machen.
  • Im Allgemeinen bezieht sich die vorliegende Offenbarung auf nichtflüchtige Speichervorrichtungen eines Typs, der zur Verwendung in vielen Anwendungen gut geeignet ist. Die nichtflüchtige Speichervorrichtung und die zugehörigen Verfahren zum Herstellen werden in Verbindung mit einer oder mehreren beispielhaften Ausführungsformen beschrieben. Jedoch dienen die offenbarten speziellen beispielhaften Ausführungsformen lediglich der Beschreibung der erfinderischen Konzepte, Merkmale, Vorteile und Aufgaben mit ausreichender Klarheit, um es dem Fachmann zu ermöglichen, die Offenbarung zu verstehen und auszuführen. Insbesondere werden die beispielhaften Ausführungsformen vorgestellt, damit diese Offenbarung gründlich ist und dem Fachmann den Schutzumfang vollständig vermittelt. Es werden zahlreiche spezielle Einzelheiten ausgeführt, wie etwa Beispiele für spezielle Komponenten, Vorrichtungen und Verfahren, um ein gründliches Verständnis von Ausführungsformen der vorliegenden Offenbarung zu ermöglichen. Es wird für den Fachmann offensichtlich sein, dass spezielle Einzelheiten nicht eingesetzt werden müssen, dass beispielhafte Ausführungsformen in vielen verschiedenen Formen verkörpert sein können und dass keine dahin gehend ausgelegt werden sollte, dass sie den Schutzumfang der Offenbarung einschränkt. In einigen beispielhaften Ausführungsformen werden gut bekannte Prozesse, gut bekannte Vorrichtungsstrukturen und gut bekannte Technologien nicht im Detail beschrieben.
  • Verschiedene Begriffe werden verwendet, um auf bestimmte Systemkomponenten Bezug zu nehmen. Verschiedene Firmen können auf eine Komponente mit unterschiedlichen Namen Bezug nehmen. Dieses Dokument beabsichtigt nicht, zwischen Komponenten zu unterscheiden, die sich im Namen, jedoch nicht in der Funktion unterscheiden. In der folgenden Erörterung und in den Ansprüchen werden die Begriffe „einschließlich“ und „umfassend“ in einer offenen Art und Weise verwendet und sollten daher so ausgelegt werden, dass sie „einschließlich, aber nicht beschränkt auf...“ bedeuten. Auch der Begriff „koppeln“ oder „koppelt“ soll entweder eine indirekte oder direkte Verbindung bedeuten. Wenn also eine erste Vorrichtung an eine zweite Vorrichtung koppelt, kann diese Verbindung durch eine direkte Verbindung oder durch eine indirekte Verbindung über andere Vorrichtungen und Verbindungen erfolgen.
  • Wenn eine Schicht oder ein Element als „auf“ einer anderen Schicht oder einem anderen Substrat liegend bezeichnet wird, kann es sich außerdem direkt auf der anderen Schicht oder dem anderen Substrat befinden, oder es können auch Zwischenschichten vorhanden sein. Wenn eine Schicht als „unter“ einer anderen Schicht bezeichnet wird, kann sie direkt darunter liegen, und es können auch eine oder mehrere dazwischenliegende Schichten vorhanden sein. Darüber hinaus kann eine Schicht, wenn sie als „zwischen“ zwei Schichten bezeichnet wird, die einzige Schicht zwischen den beiden Schichten sein, oder es können auch eine oder mehrere dazwischenliegende Schichten vorhanden sein.
  • Wie beschrieben, sind nichtflüchtige Speichersysteme eine Art von Speicher, der gespeicherte Informationen behält, ohne dass er eine externe Stromquelle erfordert. Ein nichtflüchtiger Speicher wird weithin in verschiedenen elektronischen Vorrichtungen und in unabhängigen Speichervorrichtungen verwendet. Beispielsweise ist ein nichtflüchtiger Speicher in Laptops, digitalen Audiowiedergabegeräten, Digitalkameras, Smartphones, Videospielen, wissenschaftlichen Instrumenten, Industrierobotern, medizinischer Elektronik, Festkörperlaufwerken, USB-Laufwerken, Speicherkarten und dergleichen zu finden. Ein nichtflüchtiger Speicher kann elektronisch programmiert/umprogrammiert und gelöscht werden.
  • Beispiele nichtflüchtiger Speichersysteme schließen Flash-Speicher, wie NAND-Flash oder NOR-Flash, ein. NAND-Flash-Speicherstrukturen ordnen üblicherweise mehrere Speicherzellentransistoren (z. B. Floating-Gate-Transistoren oder Charge-Trap-Transistoren) in Reihe mit und zwischen zwei Auswahl-Gates (z. B. einem drainseitigen Auswahl-Gate und einem sourceseitigen Auswahl-Gate) an. Die Speicherzellentransistoren in Reihe und die Auswahl-Gates können als NAND-Kette bezeichnet werden. NAND-Flash-Speicher können skaliert werden, um die Kosten pro Bit zu reduzieren.
  • Ein Programmiervorgang für einen Satz von Speicherzellen einer Speichervorrichtung beinhaltet in der Regel das Anlegen einer Reihe von Programmierspannungen an die Speicherzellen, nachdem die Speicherzellen in einem gelöschten Zustand bereitgestellt sind. Jede Programmspannung wird in einer Programmschleife bereitgestellt, die auch als Programmverifizierungsiteration bezeichnet wird. Die Programmspannung kann zum Beispiel an eine Wortleitung gelegt werden, die mit Steuergates der Speicherzellen verbunden ist. In einem Ansatz wird eine inkrementelle Schrittimpulsprogrammierung durchgeführt, bei der die Programmspannung in jeder Programmschleife um eine Schrittgröße erhöht wird. Verifizierungsvorgänge können nach jeder Programmierspannung durchgeführt werden, um zu bestimmen, ob die Speicherzellen ein Programmieren abgeschlossen haben. Wenn ein Programmieren für eine Speicherzelle abgeschlossen ist, kann sie von einem weiteren Programmieren ausgeschlossen werden, während ein Programmieren für andere Speicherzellen in nachfolgenden Programmierschleifen fortgeführt wird.
  • Jede Speicherzelle kann einem Datenzustand gemäß Schreibdaten in einem Programmierbefehl zugeordnet sein. Basierend auf ihrem Datenzustand wird eine Speicherzelle entweder im gelöschten Zustand bleiben oder auf einen Datenzustand (einen programmierten Datenzustand) programmiert, der sich von dem gelöschten Zustand unterscheidet. Zum Beispiel gibt es in einer Speichervorrichtung mit einem Bit pro Zelle (Single-Level-Zelle (SLC)) zwei Datenzustände einschließlich des gelöschten Zustands und eines höheren Datenzustands. In einer Speichervorrichtung mit zwei Bits pro Zelle (Multi-Level-Zelle (MLC)) gibt es vier Datenzustände einschließlich des gelöschten Zustands und drei höheren Datenzuständen, die als A-, B- und C-Datenzustand bezeichnet werden (siehe 9). In einer Speichervorrichtung mit drei Bits pro Zelle (Triple-Level-Zelle (TLC)) gibt es acht Datenzustände einschließlich des gelöschten Zustands und sieben höheren Datenzuständen, die als A-, B-, C-, D-, E-, F- und G-Datenzustand bezeichnet werden (siehe 10). In einer Speichervorrichtung mit vier Bits pro Zelle (Quad-Level-Zelle (QLC)) gibt es sechzehn Datenzustände einschließlich des gelöschten Zustands und fünfzehn programmierten Datenzuständen, die als Er-, 1-, 2-, 3-, 4-, 5-, 6-, 7-, 8-, 9-, A-, B-, C-, D-, E- und F-Datenzustände bezeichnet werden (siehe 11). Jede Speicherzelle kann einen Datenzustand (z. B. einen Binärwert) speichern und ist auf einen Schwellenspannungszustand programmiert, der dem Datenzustand entspricht. Jeder Zustand repräsentiert einen anderen Wert und ist einem Spannungsfenster mit einem Bereich möglicher Schwellenspannungen zugeordnet.
  • Wenn ein Programmbefehl ausgegeben wird, werden die Schreibdaten in den zu den Speicherzellen gehörenden Auffangregistern gespeichert. Während der Programmierung können die Auffangregister einer Speicherzelle ausgelesen werden, um den Datenzustand zu ermitteln, in den die Zelle programmiert werden soll. Jeder programmierte Datenzustand ist einer Verifizierungsspannung zugeordnet, so dass die Programmierung einer Speicherzelle mit einem gegebenen Datenzustand als abgeschlossen betrachtet wird, wenn ein Abtastvorgang bestimmt, dass ihre Schwellenspannung (Vth) über der zugeordneten Verifizierungsspannung liegt. Ein Abtastvorgang kann bestimmen, ob eine Speicherzelle eine Spannung Vth über der zugeordneten Verifizierungsspannung aufweist, indem die zugehörige Verifizierungsspannung an das Steuer-Gate angelegt wird und ein Strom durch die Speicherzelle erfasst wird. Wenn der Strom relativ hoch ist, zeigt dies an, dass sich die Speicherzelle in einem leitfähigen Zustand befindet, sodass die Spannung Vth kleiner ist als die Spannung am Steuer-Gate. Wenn der Strom relativ niedrig ist, zeigt dies an, dass sich die Speicherzelle in einem nicht-leitfähigen Zustand befindet, sodass die Spannung Vth über der Spannung am Steuer-Gate liegt.
  • Die Verifizierungsspannung, die verwendet wird, um zu bestimmen, dass eine Speicherzelle die Programmierung abgeschlossen hat, kann als eine endgültige oder Sperrverifizierungsspannung bezeichnet werden. In einigen Fällen kann eine zusätzliche Verifizierungsspannung verwendet werden, um zu bestimmen, dass sich eine Speicherzelle nahe am Abschluss der Programmierung befindet. Diese zusätzliche Verifizierungsspannung kann als Offset-Verifizierungsspannung bezeichnet werden und kann niedriger sein als die endgültige Verifizierungsspannung. Wenn eine Speicherzelle nahe dem Abschluss der Programmierung ist, kann die Programmiergeschwindigkeit der Speicherzelle reduziert werden, beispielsweise durch Erhöhen einer Spannung einer jeweiligen Bitleitung während einer oder mehrerer nachfolgender Programmierspannungen. Zum Beispiel kann in 9 eine Speicherzelle, die auf den A-Datenzustand programmiert werden soll, Verifizierungstests bei VvAL, einer Offset-Verifizierungsspannung des A-Datenzustands und VvA, einer endgültigen Verifizierungsspannung des A-Datenzustands unterzogen werden.
  • Ein Programmiervorgang kann eine Vorladephase einschließen. Während der Vorladephase kann ein Kanal einer NAND-Kette in einer gestapelten 3D-Speichervorrichtung zum Programmieren vorbereitet werden. Zum Beispiel kann eine CPWELL-Vorladetechnik verwendet werden, um das Löschen des oberen Endes des Programms mit umgekehrter Reihenfolge (Reverse Order Program - ROP) durch Zuführen von Löchern in den Kanal zu verbessern. Diese Technik kann jedoch nicht auf einer Architektur gemäß BiCS CMOS Under Array (CUA) implementiert werden. Hierin beschriebene Ausführungsformen stellen alternative Techniken zur Verbesserung des Verstärkungspotentials in ROP für BiCS-CUA-Architektur bereit. Insbesondere richten sich die hierin beschriebenen Ausführungsformen auf Vorladeschemata unter Verwendung der Gate-induzierten Drain-Leckstromerzeugung (gate induced drain leakage - GIDL).
  • Zur weiteren Veranschaulichung des Vorstehenden wird nun 1A beschrieben. 1A ist ein Blockdiagramm einer beispielhaften Speichervorrichtung. Die Speichervorrichtung 100 kann einen oder mehrere Speicher-Dies 108 einschließen. Das Speicher-Die 108 schließt eine Speicherstruktur 126 von Speicherzellen, z. B. ein Array von Speicherzellen, eine Steuerschaltung 110 und Lese/Schreib-Schaltungen 128 ein. Die Speicherstruktur 126 ist durch Wortleitungen über einen Zeilendecodierer 124 und durch Bitleitungen über einen Spaltendecodierer 132 adressierbar. Die Schreib-/Leseschaltungen 128 schließen mehrere Abtastblöcke SB1, SB2, ... ein., SBp (Erfassungsschaltkreis) ein und ermöglichen das parallele Lesen oder Programmieren einer Seite von Speicherzellen. Üblicherweise ist eine Steuerung 122 in der gleichen Speichervorrichtung 100 (z. B. einer entfernbaren Speicherkarte) enthalten wie das eine oder die mehreren Speicher-Dies 108. Befehle und Daten werden zwischen dem Host 140 und der Steuerung 122 über einen Datenbus 120 und zwischen der Steuerung und dem einen oder den mehreren Speicher-Dies 108 über Leitungen 118 übertragen.
  • Die Speicherstruktur kann 2D oder 3D sein. Die Speicherstruktur kann ein oder mehrere Arrays von Speicherzellen aufweisen, einschließlich eines 3D-Arrays. Die Speicherstruktur kann eine monolithische dreidimensionale Speicherstruktur aufweisen, in der mehrere Speicherebenen über (und nicht in) einem einzelnen Substrat wie beispielsweise einem Wafer ohne dazwischen liegende Substrate ausgebildet sind. Die Speicherstruktur kann jede Art von nichtflüchtigem Speicher aufweisen, der monolithisch in einer oder mehreren physischen Ebenen von Speicherzellenanordnungen ausgebildet ist, die einen aktiven Bereich aufweisen, der über einem Siliziumsubstrat angeordnet ist. Die Speicherstruktur kann sich in einer nichtflüchtigen Speichervorrichtung befinden, die Schaltlogik aufweist, die dem Betrieb der Speicherzellen zugeordnet sind, ganz gleich, ob sich die zugehörige Schaltlogik oberhalb oder innerhalb des Substrats befindet.
  • Die Steuerschaltlogik 110 arbeitet mit den Lese-/Schreibschaltungen 128 zusammen, um Speichervorgänge auf der Speicherstruktur 126 auszuführen, und schließt eine Zustandsmaschine 112, einen On-Chip-Adressdecodierer 114 und ein Leistungssteuerungsmodul 116 ein. Die Zustandsmaschine 112 stellt eine Steuerung von Speichervorgängen auf Speicherebene bereit. Eine Speicherregion 113 kann bereitgestellt werden, z. B. für Verfizierungsparameter, wie hierin beschrieben.
  • Der On-Chip-Adressdecodierer 114 stellt eine Adressschnittstelle zwischen derjenigen, die von dem Host oder einer Speichersteuerung verwendet wird, und der Hardware-Adresse bereit, die von den Decodierern 124 und 132 verwendet wird. Das Leistungssteuermodul 116 steuert die Leistung und Spannungen, die den Wortleitungen und Bitleitungen während Speichervorgängen zugeführt werden. Es kann Treiber für Wortleitungen, SGS- und SGD-Transistoren und Sourceleitungen einschließen. Die Abtastblöcke können in einem Ansatz Bitleitungstreiber einschließen. Ein SGS-Transistor ist ein Auswahlgate-Transistor an einem Source-Ende einer NAND-Kette, und ein SGD-Transistor ist ein Auswahlgate-Transistor an einem Drain-Ende einer NAND-Kette.
  • In einigen Implementierungen können einige der Komponenten kombiniert werden. Bei verschiedenen Ausführungen können eine oder mehrere der Komponenten (allein oder in Kombination), die sich von der Speicherstruktur 126 unterscheiden, als mindestens eine Steuerschaltung betrachtet werden, die eingerichtet ist, um die hierin beschriebenen Vorgänge durchzuführen. Eine Steuerschaltung kann zum Beispiel jede beliebige oder eine Kombination von Steuerschaltung 110, Zustandsmaschine 112, Decodierer 114/132, Leistungssteuerungsmodul 116, Abtastblöcke SBb, SB2, ..., SBp, Lese-/Schreibschaltungen 128, Steuerung 122 und so weiter einschließen.
  • Die Steuerschaltungen können eine Programmierschaltung einschließen, die eingerichtet ist, um Speicherzellen einer Wortleitung eines Blocks zu programmieren und den Satz der Speicherzellen zu verifizieren. Die Steuerschaltungen können auch eine Zählschaltung einschließen, die so eingerichtet ist, dass sie eine Anzahl von Speicherzellen bestimmt, die für einen Datenzustand verifiziert sind. Die Steuerschaltungen können auch eine Bestimmungsschaltung einschließen, die eingerichtet ist, um basierend auf der Anzahl zu bestimmen, ob der Block fehlerhaft ist.
  • 1B ist zum Beispiel ein Blockdiagramm einer beispielhaften Steuerschaltung 150, die eine Programmierschaltung 151, eine Zählschaltung 152 und eine Bestimmungsschaltung 153 umfasst. Die Programmierschaltung kann Software, Firmware und/oder Hardware einschließen, die z. B. die Schritte 1202 und 1204 von 12 implementiert. Die Programmierschaltung kann Software, Firmware und/oder Hardware einschließen, die z. B. den Schritt 1206 von 12 implementiert. Die Programmierschaltung kann Software, Firmware und/oder Hardware einschließen, die z. B. Schritt 1208 von 12 implementiert.
  • Die Off-Chip-Steuerung 122 kann einen Prozessor 122c, Speichervorrichtungen (Speicher) wie ROM 122a und RAM 122b und eine Fehlerkorrekturcode-Maschine (ECC) 245 umfassen. Die ECC-Maschine kann eine Anzahl von Lesefehlern korrigieren, die verursacht werden, wenn der obere Schwanz einer Vth-Verteilung zu hoch wird. In einigen Fällen können jedoch unkorrigierbare Fehler vorliegen. Die hierin bereitgestellten Techniken verringern die Wahrscheinlichkeit von unkorrigierbaren Fehlern.
  • Die Speichervorrichtung weist einen Code wie einen Satz von Anweisungen auf und der Prozessor ist dazu betreibbar, den Satz von Anweisungen auszuführen, um die hierin beschriebene Funktionalität bereitzustellen. Alternativ oder zusätzlich kann der Prozessor auf Code von einer Speichervorrichtung 126a der Speicherstruktur zugreifen, wie etwa auf einen reservierten Bereich von Speicherzellen in einer oder mehreren Wortleitungen.
  • Der Code kann zum Beispiel von der Steuerung 122 verwendet werden, um auf die Speicherstruktur zuzugreifen, wie etwa für Programmier-, Lese- und Löschvorgänge. Der Code kann Bootcode und Steuercode (z. B. einen Satz von Anweisungen) einschließen. Der Bootcode ist eine Software, die die Steuerung während eines Boot- oder Startvorgangs initialisiert und der Steuerung ermöglicht, auf die Speicherstruktur zuzugreifen. Der Code kann von der Steuerung verwendet werden, um eine oder mehrere Speicherstrukturen zu steuern. Nach dem Einschalten holt der Prozessor 122c den Bootcode aus dem ROM 122a oder der Speichervorrichtung 126a zur Ausführung, und der Bootcode initialisiert die Systemkomponenten und lädt den Steuercode in den RAM 122b. Sobald der Steuercode in den RAM geladen ist, wird er durch den Prozessor ausgeführt. Der Steuercode enthält Treiber zum Durchführen grundlegender Aufgaben, wie etwa Steuern und Zuweisen von Speicher, Priorisieren der Verarbeitung von Befehlen und Steuern von Eingabe- und Ausgabeports.
  • In einer Ausführungsform ist der Host eine Rechenvorrichtung (z. B. ein Laptop, ein Desktop, ein Smartphone, ein Tablet, eine Digitalkamera), die einen oder mehrere Prozessoren, eine oder mehrere prozessorlesbare Speichervorrichtungen (RAM, ROM, Flash-Speicher, Festplattenlaufwerk, Solid-State-Memory) einschließt, die einen prozessorlesbaren Code (z. B. eine Software) zum Programmieren der einen oder der mehreren Prozessoren speichert, um die hierin beschriebenen Verfahren durchzuführen. Der Host kann auch einen zusätzlichen Systemspeicher, eine oder mehrere Eingabe-/Ausgabeschnittstellen und/oder eine oder mehrere Eingabe-/Ausgabevorrichtungen einschließen, die mit dem einem oder den mehreren Prozessoren in Kommunikation stehen.
  • Andere Arten von nichtflüchtigen Speichern zusätzlich zu NAND-Flash-Speichern können ebenfalls verwendet werden.
  • Halbleiterspeichervorrichtungen schließen flüchtige Speichervorrichtungen ein, wie etwa Dynamic Random Access Memory-Vorrichtungen („DRAM-Vorrichtungen“) oder Static Random Access Memory-Vorrichtungen („SRAM-Vorrichtungen“), nichtflüchtige Speichervorrichtungen, wie etwa Resistive Random Access Memory („ReRAM“), Electrically Erasable Programmable Read Only Memory („EEPROM“), Flash-Speicher (der auch als Untergruppe eines EEPROM betrachtet werden kann), Ferroelectric Random Access Memory („FRAM“) und Magnetoresistive Random Access Memory („MRAM“), und andere Halbleiterelemente, die Informationen speichern können. Jeder Typ von Speichervorrichtung kann unterschiedliche Konfigurationen aufweisen. Zum Beispiel können Flash-Speichervorrichtungen in einer NAND- oder NOR-Konfiguration eingerichtet sein.
  • Die Speichervorrichtungen können aus passiven und/oder aktiven Elementen in beliebigen Kombinationen gebildet sein. Als ein nichteinschränkendes Beispiel schließen passive Halbleiterspeicherelemente ReRAM-Vorrichtungselemente ein, die in einigen Ausführungsformen ein widerstandsschaltendes Speicherelement wie ein Anti-Fuse- oder Phasenwechselmaterial und gegebenenfalls ein Lenkelement wie eine Diode oder einen Transistor einschließen. Weiterhin schließen als nichteinschränkendes Beispiel aktive Halbleiterspeicherelemente EEPROM- und Flash-Speichervorrichtungselemente ein, die in einigen Ausführungsformen Elemente einschließen, die einen Ladungsspeicherbereich enthalten, wie etwa ein Floating-Gate, leitende Nanopartikel oder ein dielektrisches Ladungsspeichermaterial.
  • Mehrere Speicherelemente können derart eingerichtet sein, dass sie in Reihe geschaltet sind, oder derart, dass jedes Element einzeln zugänglich ist. Als nicht einschränkendes Beispiel enthalten Flash-Speichervorrichtungen in einer NAND-Konfiguration (NAND-Speicher) üblicherweise Speicherelemente, die in Reihe geschaltet sind. Eine NAND-Kette ist ein Beispiel für einen Satz von in Reihe geschalteten Transistoren, aufweisend Speicherzellen und SG-Transistoren.
  • Ein NAND-Speicherarray kann derart eingerichtet sein, dass das Array aus mehreren Speicherketten zusammengesetzt ist, in denen eine Kette aus mehreren Speicherelementen zusammengesetzt ist, die sich eine einzelne Bitleitung teilen und auf die als eine Gruppe zugegriffen wird. Alternativ können Speicherelemente derart eingerichtet sein, dass jedes Element einzeln zugänglich ist, z. B. ein NOR-Speicherarray. NAND- und NOR-Speicherkonfigurationen sind Beispiele, und Speicherelemente können anderweitig eingerichtet sein.
  • Die Halbleiterspeicherelemente, die in und/oder über einem Substrat angeordnet sind, können in zwei oder drei Dimensionen angeordnet sein, wie einer zweidimensionalen Speicherstruktur oder einer dreidimensionalen Speicherstruktur.
  • In einer zweidimensionalen Speicherstruktur sind die Halbleiterspeicherelemente in einer einzelnen Ebene oder einer einzelnen Speichervorrichtungsebene angeordnet. Üblicherweise sind in einer zweidimensionalen Speicherstruktur Speicherelemente in einer Ebene (z. B. in einer x-y-Richtung-Ebene) angeordnet, die sich im Wesentlichen parallel zu einer Hauptfläche eines Substrats erstreckt, das die Speicherelemente trägt. Das Substrat kann ein Wafer sein, über oder in dem die Schicht der Speicherelemente gebildet ist, oder es kann ein Trägersubstrat sein, das an den Speicherelementen befestigt wird, nachdem diese gebildet werden. Als ein nicht einschränkendes Beispiel kann das Substrat einen Halbleiter, wie Silizium, einschließen.
  • Die Speicherelemente können auf der einzelnen Speichervorrichtungsebene in einem geordneten Array angeordnet sein, wie in einer Vielzahl von Zeilen und/oder Spalten. Jedoch können die Speicherelemente in nicht regelmäßigen oder nicht orthogonalen Konfigurationen angeordnet sein. Die Speicherelemente können jeweils zwei oder mehr Elektroden oder Kontaktleitungen, wie Bitleitungen und Wortleitungen, aufweisen.
  • Ein dreidimensionales Speicherarray ist so angeordnet, dass Speicherelemente mehrere Ebenen oder mehrere Speichervorrichtungsebenen belegen, wodurch eine Struktur in drei Dimensionen gebildet wird (d. h. in der x-, y- und z-Richtung, wo die z-Richtung im Wesentlichen senkrecht ist und die x- und y-Richtungen im Wesentlichen parallel zur Hauptoberfläche des Substrats verlaufen).
  • Als ein nicht einschränkendes Beispiel kann eine dreidimensionale Speicherstruktur vertikal als ein Stapel von mehreren zweidimensionalen Speichervorrichtungsebenen angeordnet sein. Als weiteres nicht einschränkendes Beispiel kann ein dreidimensionales Speicherarray als mehrere vertikale Spalten (z. B. Spalten, die sich im Wesentlichen senkrecht zur Hauptfläche des Substrats erstrecken, d. h. in y-Richtung) angeordnet sein, wobei jede Spalte mehrere Speicherelemente. Die Spalten können in einer zweidimensionalen Konfiguration angeordnet sein, z. B. in einer x-y-Ebene, was in einer dreidimensionalen Anordnung von Speicherelementen mit Elementen auf mehreren vertikal gestapelten Speicherebenen resultiert. Andere Konfigurationen von Speicherelementen in drei Dimensionen können ebenfalls ein dreidimensionales Speicherarray bilden.
  • Als nicht einschränkendes Beispiel können in einem dreidimensionalen NAND-Speicherarray die Speicherelemente miteinander gekoppelt sein, um eine NAND-Kette innerhalb einer einzelnen horizontalen (z. B. x-y) Speichervorrichtungsebene zu bilden. Alternativ können die Speicherelemente miteinander gekoppelt sein, um eine vertikale NAND-Kette zu bilden, die über mehrere horizontale Speichervorrichtungsebenen verläuft. Andere dreidimensionale Konfigurationen können in Betracht gezogen werden, wobei einige NAND-Ketten Speicherelemente in einer einzelnen Speicherebene enthalten, während andere Ketten Speicherelemente enthalten, die sich über mehrere Speicherebenen erstrecken. Dreidimensionale Speicherarrays können auch als eine NOR-Konfiguration und als eine ReRAM-Konfiguration ausgelegt sein.
  • Üblicherweise werden in einem monolithischen dreidimensionalen Speicherarray eine oder mehrere Speichervorrichtungsebenen über einem einzelnen Substrat gebildet. Optional kann das monolithische dreidimensionale Speicherarray auch eine oder mehrere Speicherschichten mindestens teilweise innerhalb des einzelnen Substrats aufweisen. Als ein nicht einschränkendes Beispiel kann das Substrat einen Halbleiter, wie Silizium, einschließen. In einem monolithischen dreidimensionalen Array werden die Schichten, die jede Speichervorrichtungsebene des Arrays bilden, üblicherweise auf den Schichten der darunter liegenden Speichervorrichtungsebenen des Arrays gebildet. Jedoch können Schichten von benachbarten Speichervorrichtungsebenen eines monolithischen dreidimensionalen Speicherarrays gemeinsam genutzt werden oder Zwischenschichten zwischen Speichervorrichtungsebenen aufweisen.
  • Dann können wiederum zweidimensionale Arrays getrennt gebildet und dann zusammengepackt werden, um eine nicht monolithische Speichervorrichtung mit mehreren Speicherschichten zu bilden. Zum Beispiel können nicht monolithische gestapelte Speicher konstruiert werden, indem Speicherebenen auf separaten Substraten gebildet und dann die Speicherebenen übereinander gestapelt werden. Die Substrate können vor dem Stapeln gedünnt oder von den Speichervorrichtungsebenen entfernt werden, aber da die Speichervorrichtungsebenen anfänglich über separaten Substraten gebildet werden, sind die resultierenden Speicherarrays keine monolithischen dreidimensionalen Speicherarrays. Weiterhin können mehrere zweidimensionale Speicherarrays oder dreidimensionale Speicherarrays (monolithisch oder nicht monolithisch) auf separaten Chips gebildet und dann zusammengepackt werden, um eine gestapelte Chip-Speichervorrichtung zu bilden.
  • Eine zugehörige Schaltung ist üblicherweise für den Betrieb der Speicherelemente und für die Kommunikation mit den Speicherelementen erforderlich. Als nicht einschränkende Beispiele können Speichervorrichtungen Schaltungen aufweisen, die zum Steuern und Ansteuern von Speicherelementen verwendet werden, um Funktionen, wie Programmieren und Lesen, auszuführen. Diese zugehörige Schaltung kann sich auf demselben Substrat wie die Speicherelemente und/oder auf einem separaten Substrat befinden. Zum Beispiel kann eine Steuerung für Schreib-/Lesevorgänge des Speichers auf einem separaten Steuerungschip und/oder auf demselben Substrat wie die Speicherelemente angeordnet sein.
  • Ein Fachmann wird erkennen, dass diese Technologie nicht auf die beschriebenen zweidimensionalen und dreidimensionalen beispielhaften Strukturen beschränkt ist, sondern alle relevanten Speicherstrukturen in dem Geist und Umfang der Technologie abdeckt, wie hier beschrieben und wie es von einem Fachmann verstanden wird.
  • 2 stellt Blöcke von Speicherzellen in einer beispielhaften zweidimensionalen Konfiguration des Speicherarrays 126 von 1 dar. Das Speicherarray kann viele Blöcke einschließen. Jeder Beispielblock 200, 210 schließt eine Anzahl von NAND-Ketten und entsprechenden Bitleitungen ein, z. B. BL0, BL1, ... die von den Blöcken gemeinsam genutzt werden. Jede NAND-Kette ist an einem Ende mit einem Drain-Auswahl-Gate (SGD) verbunden, und die Steuer-Gates der Drain-Auswahl-Gates sind über eine gemeinsame SGD-Leitung verbunden. Die NAND-Ketten sind an ihrem anderen Ende mit einem Source-Auswahl-Gate verbunden, das wiederum mit einer gemeinsamen Sourceleitung 220 verbunden ist. Sechzehn Wortleitungen, zum Beispiel WL0 bis WL15, verlaufen zwischen den Source-Auswahl-Gates und den Drain-Auswahl-Gates. In einigen Fällen können im Speicherarray neben den Auswahl-Gate-Transistoren auch Dummy-Wortleitungen verwendet werden, die keine Benutzerdaten enthalten. Solche Dummy-Wortleitungen können die Randdatenwortleitung vor bestimmten Randeffekten abschirmen.
  • Ein Typ von nichtflüchtigem Speicher, der im Speicherarray bereitgestellt werden kann, ist ein Floating-Gate-Speicher. Siehe 3A und 3B. Andere Typen nichtflüchtiger Speicher können ebenfalls verwendet werden. Eine Charge-Trapping-Speicherzelle verwendet zum Beispiel ein nichtleitendes dielektrisches Material anstelle eines leitenden Floating-Gates, um Ladung nichtflüchtig zu speichern. Siehe 4A und 4B. Ein dreischichtiges Dielektrikum aus Siliziumoxid, Siliziumnitrid und Siliziumoxid („ONO“) ist zwischen einem leitenden Steuer-Gate und einer Oberfläche eines halbleitenden Substrats über dem Speicherzellenkanal angeordnet. Die Zelle wird programmiert, indem Elektronen aus dem Zellkanal in das Nitrid eingespritzt werden, wo sie eingefangen und in einem begrenzten Bereich gespeichert werden. Diese gespeicherte Ladung verändert dann die Schwellenspannung eines Abschnitts des Kanals der Zelle auf eine Weise, die nachweisbar ist. Die Zelle wird durch Einspritzen heißer Löcher in das Nitrid gelöscht. Eine ähnliche Zelle kann in einer Split-Gate-Konfiguration bereitgestellt werden, bei der sich ein dotiertes Polysilizium-Gate über einem Abschnitt des Speicherzellenkanals erstreckt und dadurch einen separaten Auswahl-Transistor bildet.
  • Bei einem anderen Ansatz werden NROM-Zellen verwendet. Zwei Bit werden zum Beispiel in jeder NROM-Zelle gespeichert, in der sich eine dielektrische ONO-Schicht über dem Kanal zwischen Source- und Drain-Diffusion erstreckt. Die Ladung für ein Datenbit ist in der an den Drain angrenzenden dielektrischen Schicht lokalisiert, und die Ladung für das andere Datenbit ist in der an die Source angrenzenden dielektrischen Schicht lokalisiert. Die Datenspeicherung in mehreren Zuständen wird durch separates Lesen binärer Zustände der physisch getrennten Ladungsspeicherbereiche innerhalb des Dielektrikums erreicht. Andere Arten nichtflüchtiger Speicher sind ebenfalls bekannt.
  • 3A stellt eine Querschnittsansicht von beispielhaften Floating-Gate-Speicherzellen in NAND-Ketten dar. Eine Bitleitung oder NAND-Kettenrichtung geht in die Seite hinein, und eine Wortleitungsrichtung geht von links nach rechts. Als ein Beispiel erstreckt sich die Wortleitung 324 über NAND-Ketten hinweg, die jeweilige Kanalregionen 306, 316 und 326 einschließen. Die Speicherzelle 300 schließt ein Steuer-Gate 302, ein Floating-Gate 304, eine Tunneloxidschicht 305 und die Kanalregion 306 ein. Die Speicherzelle 310 schließt ein Steuer-Gate 312, ein Floating-Gate 314, eine Tunneloxidschicht 315 und die Kanalregion 316 ein. Die Speicherzelle 320 schließt ein Steuer-Gate 322, ein Floating-Gate 321, eine Tunneloxidschicht 325 und die Kanalregion 326 ein. Jede Speicherzelle befindet sich in einer anderen jeweiligen NAND-Kette. Eine interpolare dielektrische (IPD) Schicht 328 ist ebenfalls dargestellt. Die Steuergates sind Abschnitte der Wortleitung. Eine Querschnittsansicht entlang der Linie 329 ist in 3B bereitgestellt.
  • Das Steuer-Gate wickelt sich um das Floating-Gate, wodurch der Kontaktbereich zwischen dem Steuer-Gate und dem Floating-Gate vergrößert wird. Daraus ergibt sich eine höhere IPD-Kapazität, was zu einem höheren Kopplungsverhältnis führt, was das Programmieren und Löschen erleichtert. Bei der Verkleinerung von NAND-Speichervorrichtungen wird jedoch der Abstand zwischen benachbarten Zellen kleiner, so dass zwischen zwei benachbarten Floating-Gates fast kein Platz mehr für das Steuer-Gate und das IPD vorhanden ist. Als Alternative wurde, wie in 4A und 4B gezeigt, die flache oder planare Speicherzelle entwickelt, bei der das Steuer-Gate flach oder planar ist; d. h. sie umschließt nicht das Floating-Gate und hat nur von oben Kontakt mit der Ladungsspeicherschicht. In diesem Fall ist ein hohes Floating-Gate nicht von Vorteil. Stattdessen wird das Floating-Gate deutlich dünner ausgeführt. Ferner kann das Floating-Gate zur Ladungsspeicherung verwendet werden, oder es kann eine dünne Ladungsfallenschicht zum Einfangen von Ladung verwendet werden. Dieser Ansatz kann das Problem des ballistischen Elektronentransports vermeiden, bei dem ein Elektron während der Programmierung durch das Floating-Gate wandern kann, nachdem es durch das Tunneloxid getunnelt wurde.
  • 3B stellt eine Querschnittsansicht der Struktur von 3A entlang der Linie 329 dar. Die NAND-Kette 330 schließt einen SGS-Transistor 331, beispielhafte Speicherzellen 300, 333, ..., 334 und 335 sowie einen SGD-Transistor 336 ein. Die Speicherzelle 300, als Beispiel für jede Speicherzelle, schließt das Steuer-Gate 302, die IPD-Schicht 328, das Floating-Gate 304 und die Tunneloxidschicht 305 ein, in Übereinstimmung mit 3A. Durchgänge in der IPD-Schicht in den SGS- und SGD-Transistoren ermöglichen die Kommunikation zwischen den Steuer-Gate- und Floating-Gate-Schichten. Die Steuer-Gate- und Floating-Gate-Schichten können aus Polysilizium bestehen und die Tunneloxidschicht kann beispielsweise aus Siliziumoxid bestehen. Die IPD-Schicht kann ein Stapel aus Nitriden (N) und Oxiden (O) sein, wie beispielsweise in einer N-O-N-O-N-Konfiguration.
  • Die NAND-Kette kann auf einem Substrat gebildet sein, das einen p-Typ-Substratbereich 355, eine n-Typ-Vertiefung 356 und eine p-Typ-Vertiefung 357 einschließt. In der p-Typ-Mulde werden n-Typ-Source/Drain-Diffusionsregionen sd1, sd2, sd3, sd4, sd5, sd6 und sd7 gebildet. Eine Kanalspannung, Vch, kann direkt an die Kanalregion des Substrats angelegt werden.
  • 4A stellt eine Querschnittsansicht von beispielhaften Charge-Trapping-Speicherzellen in NAND-Ketten dar. Die Ansicht ist in einer Wortleitungsrichtung von Speicherzellen, die ein flaches Steuer-Gate und Charge-Trapping-Bereiche als 2D-Beispiel für Speicherzellen in dem Speicherarray 126 aus 1 aufweisen. Der Ladungseinfangspeicher kann in einer NOR- und NAND-Flash-Speichervorrichtung verwendet werden. Diese Technologie verwendet einen Isolator wie eine SiN-Folie zum Speichern von Elektronen, im Gegensatz zu einer Floating-Gate-MOSFET-Technologie, die einen Leiter wie dotiertes polykristallines Silizium zum Speichern von Elektronen verwendet. Zum Beispiel erstreckt sich eine Wortleitung (WL) 424 über NAND-Ketten, die jeweilige Kanalregionen 406, 416 und 426 einschließen. Abschnitte der Wortleitung stellen Steuer-Gates 402, 412 und 422 bereit. Unterhalb der Wortleitung befinden sich eine IPD-Schicht 428, Charge-Trapping-Schichten 404, 414 und 421, Polysiliziumschichten 405, 415 und 425 sowie die Tunnelschichten 409, 407 und 408. Jede Ladungseinfangschicht erstreckt sich kontinuierlich in einer jeweiligen NAND-Kette.
  • Eine Speicherzelle 400 schließt das Steuer-Gate 402, die Charge-Trapping-Schicht 404, die Polysiliziumschicht 405 und einen Abschnitt der Kanalregion 406 ein. Eine Speicherzelle 410 schließt das Steuer-Gate 412, die Charge-Trapping-Schicht 414, eine Polysiliziumschicht 415 und einen Abschnitt der Kanalregion 416 ein. Eine Speicherzelle 420 schließt das Steuer-Gate 422, die Charge-Trapping-Schicht 421, die Polysiliziumschicht 425 und einen Abschnitt der Kanalregion 426 ein.
  • Anstelle eines Steuer-Gates, das sich um ein Floating-Gate wickelt, wird hier ein flaches Steuer-Gate verwendet. Ein Vorteil besteht darin, dass die Charge-Trapping-Schicht dünner als ein Floating-Gate hergestellt werden kann. Außerdem können die Speicherzellen näher beieinander platziert werden.
  • 4B stellt eine Querschnittsansicht der Struktur von 4A entlang der Linie 429 dar. Die Ansicht zeigt eine NAND-Kette 430 mit einem flachen Steuer-Gate und einer Charge-Trapping-Schicht. Die NAND-Kette 430 schließt einen SGS-Transistor431, beispielhafte Speicherzellen 400, 433, ..., 434 und 435 sowie einen SGD-Transistor 435 ein.
  • Die NAND-Kette kann auf einem Substrat gebildet sein, das einen p-Typ-Substratbereich 455, eine n-Typ-Vertiefung 456 und eine p-Typ-Vertiefung 457 aufweist. In der p-Typ-Vertiefung 457 werden n-Typ-Source/Drain-Diffusionsregionen sd1, sd2, sd3, sd4, sd5, sd6 und sd7 gebildet. Eine Kanalspannung, Vch, kann direkt an die Kanalregion des Substrats angelegt werden. Die Speicherzelle 400 schließt das Steuer-Gate 402 und die IPD-Schicht 428 über der Charge-Trapping-Schicht 404, der Polysiliziumschicht 405, der Tunnelschicht 409 und der Kanalregion 406 ein.
  • Die Steuer-Gate-Schicht kann zum Beispiel Polysilizium sein und die Tunnelschicht kann zum Beispiel Siliziumoxid sein. Die IPD-Schicht kann ein Stapel von Dielektrika mit hohem k-Wert wie AlOx oder HfOx sein, die dazu beitragen, das Kopplungsverhältnis zwischen der Steuer-Gate-Schicht und der Ladungsfänger- - oder Ladungsspeicherschicht zu erhöhen. Die Ladungsfängerschicht kann zum Beispiel eine Mischung aus Siliziumnitrid und Siliziumoxid sein.
  • Die SGD- und SGS-Transistoren haben die gleiche Konfiguration wie die Speicherzellen, jedoch eine längere Kanallänge, um sicherzustellen, dass der Strom in einer gesperrten NAND-Kette abgeschaltet wird.
  • In diesem Beispiel erstrecken sich die Schichten 404, 405 und 409 kontinuierlich in der NAND-Kette. In einem anderen Ansatz können Abschnitte der Schichten 404, 405 und 409, die sich zwischen den Steuer-Gates 402, 412 und 422 befinden, entfernt werden, wodurch eine obere Oberfläche des Kanals 406 freigelegt wird.
  • 5A stellt ein beispielhaftes Blockdiagramm eines Abtastblocks SB1 von 1 dar. In einem Ansatz umfasst ein Abtastblock mehrere Abtastschaltungen. Jeder Abtastschaltung sind Datenauffangregister zugeordnet. Zum Beispiel sind die beispielhaften Abtastschaltungen 550a, 551a, 552a und 553a den Datenauffangregistern 550b, 551b, 552b bzw. 553b zugeordnet. Bei einem Ansatz können unterschiedliche Untergruppen von Bitleitungen unter Verwendung unterschiedlicher jeweiliger Abtastblöcke abgetastet werden. Dies ermöglicht, dass die Prozessorlast, die zu den Abtastschaltungen gehört, durch einen jeweiligen Prozessor in jedem Abtastblock aufgeteilt und gehandhabt wird. Eine Abtastschaltungssteuerung 560 in SB1 kann zum Beispiel mit dem Satz der Abtastschaltungen und Auffangregister kommunizieren. Die Abtastschaltungssteuerung kann eine Vorladeschaltung 561 einschließen, die jeder Abtastschaltung eine Spannung zum Einstellen einer Vorladespannung bereitstellt. In einem möglichen Ansatz wird die Spannung für jede Abtastschaltung unabhängig bereitgestellt, z. B. über den Datenbus 503 und einen lokalen Bus wie LBUS1 oder LBUS2 in 5B. In einem anderen möglichen Ansatz wird für jede Abtastschaltung gleichzeitig eine gemeinsame Spannung bereitgestellt, z. B. über die Leitung 505 in 5B. Die Abtastschaltungssteuerung kann auch einen Speicher 562 und einen Prozessor 563 einschließen. Wie bereits in Verbindung mit 2 erwähnt, kann der Speicher 562 Codes speichern, die vom Prozessor ausgeführt werden können, um die hierin beschriebenen Funktionen auszuführen. Diese Funktionen können das Lesen von Auffangregistern einschließen, die mit den Abtastschaltungen verbunden sind, das Setzen von Bitwerten in den Auffangregistern und das Bereitstellen von Spannungen zum Einstellen von Vorladepegeln in den Abtastknoten der Abtastschaltungen. Weitere Beispieldetails zur Abtastschaltungssteuerung und zu den Abtastschaltungen 550a und 551a werden im Folgenden bereitgestellt.
  • 5B stellt ein anderes beispielhaftes Blockdiagramm eines Abtastblocks SB1 von 1 dar. Die Abtastschaltungssteuerung 560 kommuniziert mit mehreren Abtastschaltungen einschließlich der beispielhaften Abtastschaltungen 550a und 551a, die ebenfalls in 5A gezeigt sind. Die Abtastschaltung 550a schließt Auffangregister 550b ein, einschließlich eines Auslöseauffangregisters 526, eines Offset-Verifizierungsauffangregisters 527 und eines Datenzustandsauffangregisters 528. Die Abtastschaltung schließt ferner eine Spannungsklemme 521 ein, wie einen Transistor, der eine Vorladespannung an einem Abtastknoten 522 einstellt. Ein Abtastknoten zum Bitleitung-(BL)-Switch 523 ermöglicht dem Abtastknoten selektiv die Kommunikation mit einer Bitleitung 525, z. B. ist der Abtastknoten elektrisch mit der Bitleitung verbunden, so dass die Abtastknotenspannung abfallen kann. Die Bitleitung 525 ist mit einer oder mehreren Speicherzellen verbunden, wie einer Speicherzelle MC1. Eine Spannungsklemme 524 kann eine Spannung auf der Bitleitung einstellen, wie während eines Abtastvorgangs oder während einer Programmspannung. Ein lokaler Bus, LBUS1, ermöglicht der Abtastschaltungssteuerung, mit Komponenten in der Abtastschaltung zu kommunizieren, wie mit den Auffangregistern 550b und der Spannungsklemme in einigen Fällen. Die Abtastschaltungssteuerung stellt zur Kommunikation mit der Abtastschaltung 550a eine Spannung über eine Leitung 502 an einen Transistor 504 bereit, um LBUS1 mit einem Datenbus DBUS 503 zu verbinden. Die Kommunikation kann das Senden von Daten an die Abtastschaltung und/oder den Empfang von Daten von der Abtastschaltung einschließen.
  • Die Abtastschaltungssteuerung kann beispielsweise mit verschiedenen Abtastschaltungen im Zeitmultiplexverfahren kommunizieren. In einem Ansatz kann in jeder Abtastschaltung eine Leitung 505 an die Spannungsklemme angeschlossen werden.
  • Die Abtastschaltung 551a schließt Auffangregister 551b ein, einschließlich eines Auslöseauffangregisters 546, eines Offset-Verifizierungsauffangregisters 547 und eines Datenzustandsauffangregisters 548. Eine Spannungsklemme 541 kann verwendet werden, um eine Vorladespannung an einem Abtastknoten 542 einzustellen. Ein Abtastknoten zum Bitleitung-(BL)-Switch 543 ermöglicht dem Abtastknoten selektiv die Kommunikation mit einer Bitleitung 545, und eine Spannungsklemme 544 kann eine Spannung auf der Bitleitung einstellen. Die Bitleitung 545 ist mit einer oder mehreren Speicherzellen verbunden, wie einer Speicherzelle MC2. Ein lokaler Bus, LBUS2, ermöglicht der Abtastschaltungssteuerung, mit Komponenten in der Abtastschaltung zu kommunizieren, wie mit den Auffangregistern 551b und der Spannungsklemme in einigen Fällen. Zur Kommunikation mit der Abtastschaltung 551a stellt die Abtastschaltungssteuerung eine Spannung über eine Leitung 501 an einen Transistor 506 bereit, um LBUS2 mit DBUS zu verbinden.
  • Die Abtastschaltung 550a kann eine erste Abtastschaltung sein, die ein erstes Auffangregister 526 aufweist und die Abtastschaltung 551a kann eine zweite Abtastschaltung sein, die ein zweites Auffangregister 546 aufweist.
  • Die Abtastschaltung 550a ist ein Beispiel für eine erste Abtastschaltung, die einen ersten Abtastknoten 522 umfasst, wobei die erste Abtastschaltung mit einer ersten Speicherzelle MC1 und einer ersten Bitleitung 525 verbunden ist. Die Abtastschaltung 551a ist ein Beispiel für eine zweite Abtastschaltung, die einen zweiten Abtastknoten 542 umfasst, wobei die zweite Abtastschaltung mit einer zweiten Speicherzelle MC2 und einer zweiten Bitleitung 545 verbunden ist.
  • 6A ist eine perspektivische Ansicht eines Satzes von Blöcken 600 in einer beispielhaften dreidimensionalen Konfiguration des Speicherarrays 126 von 1. Auf dem Substrat befinden sich Beispielblöcke BLK0, BLK1, BLK2 und BLK3 von Speicherzellen (Speicherelementen) und ein Peripheriebereich 604 mit Schaltlogik zur Verwendung durch die Blöcke. Zum Beispiel kann die Schaltlogik Spannungstreiber 605 einschließen, welche mit Steuergateschichten der Blöcke verbunden werden können. Bei einem Ansatz werden Steuergateschichten auf einer gemeinsamen Höhe in den Blöcken gemeinsam angesteuert. Das Substrat 601 kann auch Schaltlogik unter den Blöcken zusammen mit einer oder mehreren unteren Metallschichten tragen, welche in Leiterbahnen strukturiert sind, um Signale der Schaltlogik zu übertragen. Die Blöcke sind in einem Zwischenbereich 602 der Speichervorrichtung ausgebildet. In einem oberen Bereich 603 der Speichervorrichtung sind eine oder mehrere obere Metallschichten in Leiterbahnen strukturiert, um Signale der Schaltlogik zu übertragen. Jeder Block weist einen gestapelten Bereich von Speicherzellen auf, wobei alternierende Ebenen des Stapels Wortleitungen darstellen. In einem möglichen Ansatz hat jeder Block gegenüberliegende abgestufte Seiten, von denen sich vertikale Kontakte nach oben zu einer oberen Metallschicht erstrecken, um Verbindungen zu Leiterbahnen herzustellen. Während vier Blöcke beispielhaft dargestellt sind, können zwei oder mehr Blöcke verwendet werden, die sich in x - und/oder y-Richtung erstrecken.
  • Bei einem möglichen Ansatz stellt die Länge der Ebene in x-Richtung eine Richtung dar, in der sich Signalpfade zu Wortleitungen in der einen oder den mehreren oberen Metallschichten erstrecken (eine Wortleitungs- oder SGD-Leitungsrichtung), und die Breite der Ebene in y-Richtung stellt eine Richtung dar, in der sich Signalpfade zu Bitleitungen in der einen oder den mehreren oberen Metallschichten (eine Bitleitungsrichtung) erstrecken. Die z-Richtung stellt eine Höhe der Speichervorrichtung dar.
  • 6B stellt eine beispielhafte Querschnittsansicht eines Abschnitts von einem der Blöcke von 6A dar. Der Block weist einen Stapel 610 von alternierenden leitfähigen und dielektrischen Schichten auf. In diesem Beispiel umfassen die leitfähigen Schichten zwei SGD-Schichten, zwei SGS-Schichten und vier Dummy-Wortleitungsschichten DWLD0, DWLD1, DWLS0, DWLS1 zusätzlich zu Datenwortleitungsschichten (Wortleitungen) WLLO bis WLL10. Die dielektrischen Schichten werden als DL0 bis DL19 bezeichnet. Weiterhin sind Bereiche des Stapels dargestellt, welche die NAND-Ketten NS1 und NS2 umfassen. Jede NAND-Kette umfasst ein Speicherloch 618 oder 619, das mit Materialien gefüllt ist, welche Speicherzellen bilden, die den Wortleitungen benachbart sind. Eine Region 622 des Stapels ist in 6D ausführlicher gezeigt.
  • Der Stapel schließt ein Substrat 611, einen Isolierfilm 612 auf dem Substrat und einen Abschnitt einer Sourceleitung SL ein. NS1 weist ein Source-Ende 613 an einer Unterseite 614 des Stapels und ein Drain-Ende 615 an einer Oberseite 616 des Stapels auf. Metallgefüllte Schlitze 617 und 620 können periodisch über dem Stapel als Verbindungen bereitgestellt werden, welche sich durch den Stapel erstrecken, um beispielsweise die Sourceleitung mit einer Leitung über dem Stapel zu verbinden. Die Schlitze können während der Herstellung der Wortleitungen verwendet und anschließend mit Metall gefüllt werden. Ein Teil einer Bitleitung BL0 ist ebenfalls dargestellt. Eine leitende Durchkontaktierung 621 verbindet das Drain-Ende 615 mit BL0.
  • 6C stellt eine grafische Darstellung des Speicherlochdurchmessers im Stapel von 6B dar. Die vertikale Achse ist mit dem Stapel von 6B ausgerichtet und stellt eine Breite (wMH), z. B. den Durchmesser, der Speicherlöcher 618 und 619 dar. Die Wortleitungsschichten WLL0-WLL10 von 6A werden als Beispiel wiederholt und befinden sich auf den jeweiligen Höhen z0-z10 im Stapel. In einer solchen Speichervorrichtung weisen die Speicherlöcher, die durch den Stapel geätzt werden, ein sehr hohes Seitenverhältnis auf. Zum Beispiel ist ein Verhältnis der Tiefe zum Durchmesser von etwa 25 bis 30 üblich. Die Speicherlöcher können einen kreisförmigen Querschnitt aufweisen. Aufgrund des Ätzprozesses kann die Speicherlochbreite über die Länge des Lochs variieren. Üblicherweise wird der Durchmesser von oben nach unten in dem Speicherloch immer kleiner. Das heißt, die Speicherlöcher verjüngen sich, wobei sie sich am Boden des Stapels verengen. In einigen Fällen kommt es zu einer leichten Verengung am oberen Ende des Lochs in der Nähe des Auswahlgates, so dass der Durchmesser etwas breiter wird, bevor er vom oberen Ende zum unteren Ende des Speicherlochs hin immer kleiner wird.
  • Aufgrund der ungleichmäßigen Breite des Speicherlochs kann die Programmiergeschwindigkeit, einschließlich der Programmflanke und der Löschgeschwindigkeit der Speicherzellen in Abhängigkeit von ihrer Position entlang des Speicherlochs variieren, z. B. in Abhängigkeit von ihrer Höhe im Stapel. Bei einem kleineren Durchmesser des Speicherlochs ist das elektrische Feld über dem Tunneloxid relativ stärker, so dass die Programmier- und Löschgeschwindigkeit relativ höher ist. Ein Ansatz besteht darin, Gruppen von benachbarten Wortleitungen zu definieren, für die der Speicherlochdurchmesser ähnlich ist, z. B. innerhalb eines definierten Durchmesserbereichs, und ein optimiertes Verifizierungsschema für jede Wortleitung in einer Gruppe anzuwenden. Verschiedene Gruppen können unterschiedlich optimierte Verifizierungsschemata aufweisen.
  • 6D stellt eine Nahansicht der Region 622 des Stapels von 6B dar. Speicherzellen sind an den verschiedenen Ebenen des Stapels an dem Schnittpunkt einer Wortleitungsschicht und eines Speicherlochs ausgebildet. Bei diesem Beispiel werden SGD-Transistoren 680 und 681 über Dummy-Speicherzellen 682 und 683 und einer Datenspeicherzelle MC bereitgestellt. Eine Anzahl von Schichten kann entlang der Seitenwand (SW) des Speicherlochs 630 und/oder innerhalb jeder Wortleitungsschicht abgeschieden werden, z. B. durch Atomschichtabscheidung. Beispielsweise kann jede Säule (z. B. die Säule, die durch die Materialien innerhalb eines Speicherlochs gebildet wird) eine Charge-Trapping-Schicht oder einen Charge-Trapping-Film 663 wie SiN oder ein anderes Nitrid, eine Tunnelschicht 664, einen Polysiliziumkörper oder Kanal 665 und einen dielektrischen Kern 666 einschließen. Eine Wortleitungsschicht kann ein Sperroxid/High-k-Sperrmaterial 660, eine Metallbarriere 661 und ein leitfähiges Metall 662 wie etwa Wolfram als ein Steuer-Gate einschließen. Beispielsweise werden Steuergates 690, 691, 692, 693 und 694 bereitgestellt. In diesem Beispiel werden alle Schichten mit Ausnahme des Metalls in dem Speicherloch bereitgestellt. In anderen Ansätzen können einige der Schichten in der Steuer-Gate-Schicht sein. Zusätzliche Säulen sind gleichermaßen in den verschiedenen Speicherlöchern ausgebildet. Eine Säule kann eine säulenförmige aktive Fläche (AA) einer NAND-Kette bilden.
  • Wenn eine Speicherzelle programmiert wird, werden Elektronen in einem Teil der Ladungseinfangschicht gespeichert, welche der Speicherzelle zugeordnet ist. Diese Elektronen werden in die Ladungseinfangschicht aus dem Kanal und durch die Tunnelschicht gezogen. Die Vth einer Speicherzelle wird proportional zu der Menge der gespeicherten Ladung erhöht. Während eines Löschvorgangs kehren die Elektronen in den Kanal zurück.
  • Jedes der Speicherlöcher kann mit einer Vielzahl von ringförmigen Schichten gefüllt sein, die eine Blockieroxidschicht, eine Ladungseinfangschicht, eine Tunnelschicht und eine Kanalschicht aufweisen. Eine Kernregion jedes der Speicherlöcher ist mit einem Körpermaterial gefüllt, und die Vielzahl von ringförmigen Schichten befindet sich zwischen der Kernregion und der Wortleitung in jedem der Speicherlöcher.
  • Die NAND-Kette kann als einen Floating-Body-Kanal aufweisend betrachtet werden, da die Länge des Kanals nicht auf einem Substrat ausgebildet ist. Weiterhin wird die NAND-Kette durch eine Vielzahl von Wortleitungsschichten bereitgestellt, die übereinander in einem Stapel angeordnet und durch dielektrische Schichten voneinander getrennt sind.
  • 7A stellt eine Draufsicht auf eine beispielhafte Wortleitungsschicht WLLO des Stapels von 6B dar. Wie vorstehend erwähnt, kann eine 3D Speichervorrichtung einen Stapel aus abwechselnd leitenden und dielektrischen Schichten umfassen. Die leitenden Schichten stellen die Steuer-Gates der SG-Transistoren und Speicherzellen bereit. Die für die SG-Transistoren verwendeten Schichten sind SG-Schichten, und die für die Speicherzellen verwendeten Schichten sind Wortleitungsschichten. Ferner sind im Stapel Speicherlöcher gebildet und mit einem Ladungseinfangmaterial und einem Kanalmaterial gefüllt. Dadurch wird eine vertikale NAND-Kette gebildet. Sourceleitungen sind mit den NAND-Ketten unter dem Stapel verbunden, und Bitleitungen sind mit den NAND-Ketten über dem Stapel verbunden.
  • Ein Block BLK in einer 3D-Speichervorrichtung kann in Teilblöcke unterteilt sein, wobei jeder Teilblock einen Satz einer NAND-Kette aufweist, die eine gemeinsame SGD-Steuerleitung aufweisen. Siehe zum Beispiel die SGD-Leitungen/Steuer-Gates SGD0, SGD1, SGD2 und SGD3 in den Teilblöcken SBa, SBb, SBc bzw. Sbd. Die Teilblöcke SBa, SBb, SBc und SBd können hierin auch als Kette von Speicherzellen einer Wortleitung bezeichnet werden. Wie beschrieben, kann eine Kette von Speicherzellen eine Vielzahl von Speicherzellen einschließen, die Teil des gleichen Teilblocks sind und die auch in der gleichen Wortleitungsschicht angeordnet sind und/oder die derart eingerichtet sind, dass ihre Steuer-Gates durch die gleiche Wortleitung und/oder mit der gleichen Wortleitungsspannung vorgespannt sind.
  • Ferner kann eine Wortleitungsschicht in einem Block in Regionen unterteilt sein. Jede Region in einem jeweiligen Teilblock kann sich zwischen Schlitzen erstrecken, die periodisch in dem Stapel ausgebildet sind, um die Wortleitungsschichten während des Herstellungsprozesses der Speichervorrichtung zu verarbeiten. Diese Bearbeitung kann das Ersetzen eines Opfermaterials der Wortleitungsschichten durch Metall einschließen. Im Allgemeinen sollte der Abstand zwischen den Schlitzen relativ klein sein, um eine Grenze für den Abstand zu berücksichtigen, den ein Ätzmittel lateral zurücklegen kann, um das Opfermaterial zu entfernen, und über den das Metall sich bewegen kann, um einen Hohlraum zu füllen, der durch das Entfernen des Opfermaterials erzeugt wird. Zum Beispiel kann der Abstand zwischen Schlitzen einige Reihen von Speicherlöchern zwischen benachbarten Schlitzen zulassen. Das Layout der Speicherlöcher und Schlitze sollte auch eine Grenze in der Anzahl von Bitleitungen berücksichtigen, die sich über die Region erstrecken können, während jede Bitleitung mit einer anderen Speicherzelle verbunden ist. Nach der Bearbeitung der Wortleitungsschichten können die Schlitze optional mit Metall gefüllt werden, um eine Verbindung durch den Stapel bereitzustellen.
  • Diese Figuren und andere sind nicht notwendigerweise maßstabsgetreu. In der Praxis können die Regionen in der x-Richtung relativ zur y-Richtung viel länger sein als dargestellt, um zusätzliche Speicherlöcher unterzubringen.
  • In diesem Beispiel gibt es vier Reihen von Speicherlöchern zwischen benachbarten Schlitzen. Eine Zeile ist hier eine Gruppe von Speicherlöchern, die in x-Richtung ausgerichtet sind. Außerdem befinden sich die Zeilen von Speicherlöchern in einem gestaffelten Muster, um die Dichte der Speicherlöcher zu erhöhen. Die Wortleitungsschicht oder Wortleitung ist in Regionen WLLO a, WLLO b, WLLO c und WLLO d unterteilt, die jeweils durch einen Verbinder 713 verbunden sind. Bei einem Ansatz kann die letzte Region einer Wortleitungsschicht in einem Block mit einer ersten Region einer Wortleitungsschicht in einem nächsten Block verbunden sein. Der Verbinder wiederum ist mit einem Spannungstreiber für die Wortleitungsschicht verbunden. Die Region WLLO a weist beispielhafte Speicherlöcher 710 und 711 entlang einer Leitung 712 auf. Die Region WLLO b weist beispielhafte Speicherlöcher 714 und 715 auf. Die Region WLLO c weist beispielhafte Speicherlöcher 716 und 717 auf. Die Region WLLO d weist beispielhafte Speicherlöcher 718 und 719 auf. Die Speicherlöcher sind auch in 7B gezeigt. Jedes Speicherloch kann Teil einer entsprechenden NAND-Kette sein. Zum Beispiel können die Speicherlöcher 710, 714, 716 und 718 Teil von NAND-Ketten NS0_SBa, NS0_SBb, NS0_SBc bzw. NS0_SBd sein.
  • Jeder Kreis stellt den Querschnitt eines Speicherlochs an einer Wortleitungsschicht oder SG-Schicht dar. Jeder Kreis, der mit gestrichelten Linien gezeigt ist, stellt Speicherzellen dar, die durch die Materialien in dem Speicherloch und durch die benachbarte Wortleitungsschicht bereitgestellt werden. Beispielsweise befinden sich die Speicherzellen 720 und 721 in WLLO a, die Speicherzellen 724 und 725 in WLLO b, die Speicherzellen 726 und 727 in WLLO c und die Speicherzellen 728 und 729 in WLLO d. Diese Speicherzellen befinden sich auf einer gemeinsamen Höhe in dem Stapel.
  • Mit Metall gefüllte Schlitze 701, 702, 703 und 704 (z. B. Metallverbindungen) können zwischen und benachbart zu den Rändern der Regionen WLLO a-WLL0 d angeordnet sein. Die mit Metall gefüllten Schlitze stellen einen leitfähigen Pfad von der Unterseite des Stapels zur Oberseite des Stapels bereit. Beispielsweise kann eine Sourceleitung an der Unterseite des Stapels mit einer leitfähigen Leitung über dem Stapel verbunden sein, wobei die leitfähige Leitung mit einem Spannungstreiber in einer peripheren Region der Speichervorrichtung verbunden ist. Siehe auch 8A für weitere Details der Teilblöcke SBa-SBd von 7A.
  • 7B stellt eine Draufsicht auf eine beispielhafte obere dielektrische Schicht DL19 des Stapels von 6B dar. Die dielektrische Schicht ist in Regionen DL19 a, DL19 b, DL19 c und DL19 d unterteilt. Jede Region ist mit einem jeweiligen Spannungstreiber verbindbar. Dies ermöglicht, dass ein Satz von Speicherzellen in einer Region einer Wortleitungsschicht gleichzeitig programmiert wird, wobei jede Speicherzelle in einer jeweiligen NAND-Kette ist, die mit einer jeweiligen Bitleitung verbunden ist. Eine Spannung kann auf jeder Bitleitung eingestellt werden, um die Programmierung während jeder Programmierspannung zu ermöglichen oder zu unterbinden.
  • Die Region DL19a weist die beispielhaften Speicherlöcher 710 und 711 entlang einer Leitung 712a, die mit einer Bitleitung BL0 zusammenfällt, auf. Eine Anzahl von Bitleitungen erstreckt sich über die Speicherlöcher und ist mit den Speicherlöchern verbunden, wie durch die „X“-Symbole angedeutet. BL0 ist mit einem Satz von Speicherlöchern verbunden, der die Speicherlöcher 711, 715, 717 und 719 einschließt. Eine andere beispielhafte Bitleitung BL1 ist mit einem Satz von Speicherlöchern verbunden, der die Speicherlöcher 710, 714, 716 und 718 einschließt. Die mit Metall gefüllten Schlitze 701, 702, 703 und 704 aus 7A sind ebenfalls dargestellt, da sie vertikal durch den Stapel verlaufen. Die Bitleitungen können in einer Reihenfolge BL0-BL23 über die DL19-Schicht in -x-Richtung nummeriert werden.
  • Unterschiedliche Teilmengen von Bitleitungen sind mit Zellen in verschiedenen Reihen verbunden. Zum Beispiel sind BL0, BL4, BL8, BL12, BL16 und BL20 mit Zellen in einer ersten Zeile von Zellen am rechten Rand jeder Region verbunden. BL2, BL6, BL10, BL14, BL18 und BL22 sind mit Zellen in einer benachbarten Zeile von Zellen verbunden sind, die der ersten Zeile am rechten Rand benachbart ist. BL3, BL7, BL11, BL15, BL19 und BL23 sind mit Zellen in einer ersten Zeile von Zellen am linken Rand jeder Region verbunden. BL1, BL5, BL9, BL13, BL17 und BL21 sind mit Zellen in einer benachbarten Zeile von Zellen verbunden, die der ersten Zeile am linken Rand benachbart ist.
  • 8A stellt ein Beispiel von NAND-Ketten in den Teilblöcken SBa-SBd von 7A dar. Die Teilblöcke sind konsistent mit der Struktur von 6B. Die leitfähigen Schichten in dem Stapel sind zur Bezugnahme auf der linken Seite dargestellt. Jeder Teilblock schließt mehrere NAND-Ketten ein, wobei eine beispielhafte NAND-Kette dargestellt ist. Zum Beispiel umfasst SBa eine beispielhafte NAND-Kette NS0_SBa, SBb umfasst eine beispielhafte NAND-Kette NS0_SBb, SBc umfasst eine beispielhafte NAND-Kette NS0_SBc und SBd umfasst eine beispielhafte NAND-Kette NS0_SBd.
  • Zusätzlich schließt NS0_SBa die SGS-Transistoren 800 und 801, die Dummy-Speicherzellen 802 und 803, die Datenspeicherzellen 804, 805, 806, 807, 808, 809, 810, 811, 812, 813 und 814, die Dummy-Speicherzellen 815 und 816 und die SGD-Transistoren 817 und 818 ein.
  • NS0_SBb schließt SGS-Transistoren 820 und 821, Dummy-Speicherzellen 822 und 823, Datenspeicherzellen 824, 825, 826, 827, 828, 829, 830, 831, 832, 833 und 834, Dummy-Speicherzellen 835 und 836 sowie SGD-Transistoren 837 und 838 ein.
  • NS0_SBb schließt SGS-Transistoren 840 und 841, Dummy-Speicherzellen 842 und 843, Datenspeicherzellen 844, 845, 846, 847, 848, 849, 850, 851, 852, 853 und 854, Dummy-Speicherzellen 855 und 856 sowie SGD-Transistoren 857 und 858 ein.
  • NS0_SBb schließt SGS-Transistoren 860 und 861, Dummy-Speicherzellen 862 und 863, Datenspeicherzellen 864, 865, 866, 867, 868, 869, 870, 871, 872, 873 und 874, Dummy-Speicherzellen 875 und 876 sowie SGD-Transistoren 877 und 878 ein.
  • Bei einer gegebenen Höhe in dem Block befindet sich ein Satz von Speicherzellen in jedem Teilblock auf einer gemeinsamen Höhe. Zum Beispiel ist ein Satz von Speicherzellen (einschließlich der Speicherzelle 804) unter einer Vielzahl von Speicherzellen entlang sich verjüngender Speicherlöcher in einem Stapel aus abwechselnd leitfähigen und dielektrischen Schichten ausgebildet. Der eine Satz von Speicherzellen befindet sich auf einer bestimmten Höhe z0 in dem Stapel. Ein weiterer Satz von Speicherzellen (einschließlich der Speicherzelle 824), die mit der einen Wortleitung (WLL0) verbunden sind, befindet sich ebenfalls auf der bestimmten Höhe. In einem anderen Ansatz befindet sich der Satz von Speicherzellen (z. B. einschließlich der Speicherzelle 812), die mit einer anderen Wortleitung (z. B. WLL8) verbunden sind, auf einer anderen Höhe (z8) in dem Stapel.
  • 8B stellt eine weitere beispielhafte Ansicht von NAND-Ketten in Teilblöcken dar. Die NAND-Ketten schließen NS0_SBa, NS0_SBb, NS0_SBc und NS0_SBd ein, die in diesem Beispiel 48 Wortleitungen, WL0_WL47, aufweisen. Jeder Teilblock umfasst einen Satz NAND-Ketten, die sich in der x-Richtung erstrecken und die eine gemeinsame SGD-Leitung aufweisen, z. B. SGD0, SGD1, SGD2 oder SGD3. In diesem vereinfachten Beispiel gibt es nur einen SGD-Transistor und einen SGS-Transistor in jeder NAND-Kette. Die NAND-Ketten NS0_SBa, NS0_SBb, NS0_SBc und NS0_SBd befinden sich in Teilblöcken SBa, SBb, SBc bzw. SBd. Ferner sind beispielsweise Gruppen von Wortleitungen G0, G1 und G2 dargestellt.
  • 8C veranschaulicht allgemein eine schematische Ansicht von drei Versionen einer gestaffelten Kettenarchitektur 101, 103, 105 für BiCS-Speicher, z. B. NAND. Mit Bezug auf die Kettenarchitektur 101 sind die Ketten in den Zeilen 107-0 bis 107-7 in Architektur 101 gezeigt. Jede Zeile wird mit vier Enden zu den Ketten gezeigt. Eine Kette kann an einem Ende mit einer benachbarten Kette verbunden sein (in dieser Ansicht nicht sichtbar). Eine erste Gruppe von Zeilen 107-0 bis 107-3 wird auf einer linken Seite einer Dummy-Zeile 108 gezeigt. Eine zweite Gruppe von Zeilen 107-4 bis 107-7 wird auf einer rechten Seite der Dummy-Zeile 108 gezeigt. Die Dummy-Zeile 108 trennt die beiden Gruppen von Zeilen in der gestaffelten Achterzeile. Eine Sourceleitung 109 befindet sich an einem Rand der ersten Gruppe und ist von der Dummy-Zeile 108 entfernt. Eine Sourceleitung 110 befindet sich an einem Rand der zweiten Gruppe und ist von der Dummy-Zeile 108 und der Sourceleitung 109 entfernt.
  • Die gestaffelten Kettenarchitekturen 103, 105 für BiCS-Speicher ähneln denen von Architektur 101, außer dass zusätzliche Gruppen hinzugefügt werden. Architektur 103 kann doppelt so groß sein wie Architektur 101 und kann sechzehn Zeilen Ketten einschließen, wobei jede Gruppe von vier Zeilen durch eine Dummy-Zeile getrennt ist. Architektur 105 ist größer als sowohl Architektur 101 als auch Architektur 103. Architektur 105 schließt zwanzig Zeilen Ketten ein, wobei jede Gruppe von vier Zeilen durch eine Dummy-Zeile 108 getrennt ist.
  • Diese Architekturen 101, 103 und/oder 105 können eine Chip-unter-Array-Struktur einschließen, z. B. befindet sich die Steuerschaltung unter dem Speicherarray, das die Gruppen von Speicherketten einschließen kann. Bei der Chip-unter-Array-Struktur können die Speicherketten einen direkten Bandkontakt für die Sourceleitung für Lese- und Löschvorgänge einschließen.
  • 12 stellt eine Wellenform eines exemplarischen Programmiervorgangs dar. Die horizontale Achse zeigt eine Programmschleifenzahl und die vertikale Achse Steuer-Gate- oder Wortleitungsspannung. Im Allgemeinen kann ein Programmiervorgang das Anlegen einer Impulsfolge an eine ausgewählte Wortleitung beinhalten, wobei die Impulsfolge mehrere Programmschleifen oder Programmieren-Verifizieren-Iterationen (PV-Iterationen) einschließt. Der Programmierteil der Programmieren-Verifizieren-Iteration weist eine Programmierspannung auf, und der Verifizierteil der Programmieren-Verifizieren-Iteration weist einen oder mehrere Verifizierspannungen auf.
  • Für jede Programmspannung ist der Einfachheit halber eine Rechteckwellenform dargestellt, obwohl auch andere Formen möglich sind, wie eine mehrstufige Form oder eine Rampenform. Ferner wird in diesem Beispiel die inkrementelle Schrittimpulsprogrammierung (ISPP) verwendet, bei der die Programmspannung in jeder aufeinanderfolgenden Programmschleife ansteigt. Dieses Beispiel nutzt ISPP in einer einzigen Programmierstufe, in der die Programmierung abgeschlossen wird. ISPP kann auch in jeder Programmierstufe eines mehrstufigen Vorgangs verwendet werden.
  • Eine Impulsfolge schließt üblicherweise Programmspannungen ein, deren Amplitude in jeder Programmieren-Verifizieren-Iteration unter Verwendung einer festen oder variierenden Schrittgröße schrittweise zunimmt. Eine neue Impulsfolge kann bei jeder Programmierstufe eines mehrstufigen Programmiervorgangs angelegt werden, beginnend bei einem anfänglichen Vpgm-Pegel und endend mit einem endgültigen Vpgm-Pegel, der einen maximal erlaubten Pegel nicht überschreitet. Die anfänglichen Vpgm-Pegel können bei unterschiedlichen Programmierstufen die gleichen oder andere sein. Die endgültigen Vpgm-Pegel können bei unterschiedlichen Programmierstufen auch die gleichen oder andere sein. Die Schrittgröße kann bei unterschiedlichen Programmierstufen die gleiche oder eine andere sein. In einigen Fällen wird eine kleinere Schrittgröße bei einer endgültigen Programmierstufe verwendet, um Vth-Verteilungsbreiten zu reduzieren.
  • Die Impulsfolge 900 schließt eine Reihe von Programmierspannungen 901, 902, 903, 904, 905, 906, 907, 908, 909, 910, 911, 912, 913, 914 und 915 ein, die an eine für die Programmierung ausgewählte Wortleitung angelegt werden, sowie einen zugehörigen Satz von nichtflüchtigen Speicherzellen. Eine, zwei oder drei Verifizierspannungen werden als ein Beispiel nach jeder Programmierspannung basierend auf den zugeordneten Datenzuständen, die verifiziert werden, bereitgestellt. An die gewählte Wortleitung können zwischen den Programmier- und Verifizierungsspannungen 0 V angelegt werden. Zum Beispiel kann eine A-Zustands-Verifizierungsspannung von VvA (z. B. Wellenform oder Programmiersignal 916) nach jeder der ersten, zweiten und dritten Programmierspannungen 901, 902 bzw. 903 angelegt werden. A- und B-Zustand verifizierende Spannungen von VvA und VvB (z. B. das Programmiersignal 917) können nach jeder der vierten, fünften und sechsten Programmierspannungen 904, 905 bzw. 906 angelegt werden. A-, B- und C-Zustand verifizierende Spannungen von VvA, VvB und VvC (z. B. das Programmiersignal 918) können nach jeder der siebten und achten Programmierspannungen 907 bzw. 908 angelegt werden. B-und C-Zustand verifizierende Spannungen von VvB und VvC (z. B. das Programmiersignal 919) können nach jeder der neunten, zehnten und elften Programmierspannungen 909, 910 bzw. 911 angelegt werden. Schließlich kann nach jeder der zwölften, dreizehnten, vierzehnten und fünfzehnten Programmierspannungen 912, 913, 914 und 915 eine den C-Zustand verifizierende Spannung von VvC (z. B. das Programmiersignal 1020) angelegt werden.
  • 13A und 13B zeigen Schwellenspannungsverteilungen (Vth-Verteilungen) von Speicherzellen in einem beispielhaften zweistufigen Programmiervorgang. Insbesondere befinden sich die Speicherzellen anfänglich im gelöschten Zustand (Bits 11), wie durch die in 13A gezeigte Vth-Verteilung 1100 dargestellt. 13B stellt Vth-Verteilungen von Speicherzellen nach einer ersten Programmierstufe und einer zweiten Programmierstufe des beispielhaften zweistufigen Programmiervorgangs mit vier Datenzuständen dar. Obwohl zwei Programmierstufen und vier Datenzustände gezeigt sind, sollte beachtet werden, dass eine beliebige Anzahl von Programmierstufen genutzt werden kann (z. B. drei oder vier Programmierstufen) und eine beliebige Anzahl von Datenzuständen in Betracht gezogen wird.
  • In dem Beispiel bewirkt die erste Programmierstufe, dass die Vth der A-, B-und C-Zustandszellen die Vth-Verteilungen 1002a, 1004a und 1006a erreichen, unter Verwendung von ersten Verifizierungsspannungen von VvAf, VvBf bzw. VvCf. Diese erste Programmierstufe kann eine Grobprogrammierung sein, die beispielsweise eine relativ große Schrittgröße verwendet, so dass die Vth-Verteilungen 1002a, 1004a und 1006a relativ breit sind. Die zweite Programmierstufe kann eine kleinere Schrittgröße verwenden und bewirkt, dass die Vth-Verteilungen 1002a, 1004a und 1006a zu den endgültigen Vth-Verteilungen 1002, 1004 und 1006 (z. B. schmaler als die Vth-Verteilungen 1002a, 1004a und 1006a) übergehen, wobei zweite Prüfspannungen von VvA, VvB bzw. VvC verwendet werden. Diese zweistufige Programmierung kann relativ enge Vth-Verteilungen erreichen. Eine kleine Anzahl von A-, B-und C-Zustandszellen (z. B. kleiner als eine vorbestimmte Anzahl der Vielzahl von Speicherzellen) kann eine Vth aufweisen, die aufgrund eines Bitignorierungskriteriums unter VvA, VvB bzw. VvC liegt.
  • Ferner kann ein Programmiervorgang auch eine Vorladephase einschließen. Während der Vorladephase kann ein Kanal einer NAND-Kette in einer gestapelten 3D-Speichervorrichtung zum Programmieren vorbereitet werden. Zum Beispiel kann eine CPWELL-Vorladetechnik verwendet werden, um das Löschen des oberen Endes des Programms mit umgekehrter Reihenfolge (Reverse Order Program - ROP) durch Zuführen von Löchern in den Kanal zu verbessern. Zur Veranschaulichung schließt eine typische Architektur für eine Speichervorrichtung, die eine NAND-Flash-Speicherstruktur verwendet, eine Vielzahl von NAND-Ketten innerhalb eines Speicherblocks ein. In manchen Fällen können die NAND-Ketten in einem Speicherblock eine gemeinsame Vertiefung (z. B. eine p-Vertiefung) gemeinsam nutzen. Wie in 14A gezeigt, schließt die BiCS-Zelle-neben-Array-Struktur (CNA-Struktur) eine p-Vertiefung unter einem vertikalen Speicherloch oder einer vertikalen Speichersäule ein. Die Speicherlöcher verlaufen vertikal in dem Stapel und schließen Speicherzellen, wie in einer vertikalen NAND-Kette, ein. Wie in 14A dargestellt, werden durch Anlegen einer positiven Spannung (z. B. 2,2 V) an die p-Vertiefung Löcher in den Kanal gedrückt, was dazu beiträgt, den Kanal vorzuladen, wodurch das Verstärkungspotential verbessert wird.
  • 14B stellt eine beispielhafte Ausführungsform einer BiCS-CMOS-unter-Array-Struktur (CUA-Struktur) bereit. In 14B ist jede NAND-Kette mit einer gemeinsamen Sourceleitung durch ihren sourceseitigen Auswahl-Transistor SGS1 (z. B. gesteuert durch die Auswahlleitung SGS1) verbunden und mit ihrer zugehörigen Bitleitung durch ihren drainseitigen Auswahl-Transistor SGD1 (z. B. gesteuert durch die Auswahlleitung SGD1) verbunden. Zu Veranschaulichungszwecken wird gezeigt, dass die BiCS-CMOS-CUA-Struktur in 14B Auswahl-Gates SGS0, SGS1, SGD0 und SGD1 einschließt. Gemäß den hierin beschriebenen Ausführungsformen kann die BiCS-CMOS-CUA-Struktur jedoch eine beliebige Anzahl von Auswahlgates aufweisen.
  • Wie ferner in 14B gezeigt, schließt die BiCS-CUA-Struktur keine p-Vertiefung zum Zuführen von Löchern ein. Somit kann die CPWELL-Vorladetechnik nicht auf der BiCS-CUA-Struktur implementiert werden.
  • Hierin beschriebene Ausführungsformen stellen alternative Techniken zur Verbesserung des Verstärkungspotentials in ROP für BiCS-CUA-Architektur bereit. Insbesondere richten sich die hierin beschriebenen Ausführungsformen auf Vorladeschemata unter Verwendung der Gate-induzierten Drain-Leckstromerzeugung (gate induced drain leakage - GIDL). Zum Beispiel kann ein Auswahlgate-Transistor einer NAND-Kette verwendet werden, um einen Lochstrom durch GIDL während einer Vorladeperiode des Programmiervorgangs zu erzeugen.
  • In einigen Ausführungsformen kann, wie in 14B dargestellt, eine negative Vorspannung (z. B. -Ve) an ein Gate des Auswahltransistors SGS1 der NAND-Kette angelegt werden, um während der Vorladephase des Programmiervorgangs GIDL zu erzeugen. In einigen Ausführungsformen sind SDS/WLDS der NAND-Kette gegen Masse vorgespannt. Darüber hinaus kann in einigen Ausführungsformen und unter fortgesetzter Bezugnahme auf 14B eine positivere Spannung an die Sourceleitung angelegt werden, die mit einem Ende des Auswahlgate-Transistors SGS1 verbunden ist, um GIDL zu erzeugen. Diese Vorladeschemata erreichen eine Gate-Source-Spannungsdifferenz, die einen GIDL-Strom an der Drain-Seite des SGS1-Transistors induzieren kann. Darüber hinaus kann in einigen Ausführungsformen und unter fortgesetzter Bezugnahme auf 14B eine negative Vorspannung an ein Gate des Auswahlgate-Transistors SGD1 der NAND-Kette angelegt werden, um GIDLzu erzeugen. Dieses Vorladeschema erreicht eine Gate-Source-Spannungsdifferenz, die einen GIDL-Strom an der Drain-Seite des SGD1-Transistors induzieren kann.
  • In einigen Ausführungsformen kann das Vorhergehende durch eine Steuerung, eine Steuerschaltung, einen Prozessor und/oder dergleichen implementiert werden, wie an anderer Stelle hierin beschrieben. Zum Beispiel kann die Steuerschaltung 110 in 1A eingerichtet sein, um vor einem Programmiervorgang einen Vorladevorgang durchzuführen, der das Anlegen einer Spannung an eine Auswahlleitung umfasst, die mit dem Gate des Auswahltransistors SGS1 verbunden ist, um GIDL zu erzeugen. Als weiteres Beispiel kann die Steuerschaltung 110 in 1A eingerichtet sein, um einen Vorladevorgang durchzuführen, der das Anlegen einer Spannung an eine Sourceleitung umfasst, die mit einem Ende des Auswahltransistors SGS1 verbunden ist, um GIDL zu erzeugen. In einem anderen Beispiel kann die Steuerschaltung 110 in 1A eingerichtet sein, um einen Vorladevorgang durchzuführen, der das Anlegen einer Spannung an ein Gate des Auswahltransistors SGD1 umfasst, um GIDL zu erzeugen.
  • Um dies weiter zu untersuchen, werden nun die 15A-15D beschrieben. 15A, 15B, 15C und 15D sind Signalzeitdiagramme, zum Beispiel Implementierungen der Lochvorladeschemata unter Verwendung der GIDL-Erzeugung für die oben beschriebene BiCS-CUA-Architektur. Zum Beispiel zeigt 15A eine Lochvorladung (auch als „SGS1-GIDL“ bezeichnet) nach einer herkömmlichen CELSRC-Vorladung. Wie in 15A gezeigt, erfolgt die CELSRC-Vorladung von P5 bis P7 und die Lochvorladung von P8 bis P9 (durch Vorspannen des Gates von SGS1 auf -Ve). Zum Beispiel tritt eine Lochvorladung nach der CELSRC-Vorladung auf, indem die Auswahlleitung, die mit dem Gate des Auswahltransistors SGS1 verbunden ist, auf eine negative Vorspannung geschaltet wird. Im Gegensatz dazu tritt in 15B keine CELSRC-Vorladung auf und eine Lochvorladung tritt von P4 bis P9 auf (durch Vorspannen des Gates von SGS1 auf -Ve). In dieser besonderen Ausführungsform wird eine längere Zeit bereitgestellt, um den Loch-GIDL-Strom zu erzeugen, wodurch das Verstärkungspotential verbessert wird. Ein ähnliches Schema kann unter Verwendung des Auswahltransistors SGD1 in 14A und 14B implementiert werden.
  • In 15C erfolgt eine CELSRC-Vorladung von P5 bis P7 und eine Lochvorladung von P8 bis P9 (durch Anlegen von PROGSRC_PCH2 bei P8 an die Sourceleitung, die mit der Source-Seite von SGS1 verbunden ist, wobei PROGSRC_PCH2 > PROGSRC_PCH1. Im Gegensatz dazu tritt in 15D keine CELSRC-Vorladung auf und eine Lochvorladung tritt von P4 bis P9 auf (durch Anlegen von PROGSRC_PCH2 bei P5 an die Sourceleitung, die mit der Source-Seite von SGS1 verbunden ist). 15A-15D sind lediglich zur Veranschaulichung bereitgestellt. In einigen Ausführungsformen kann eine Lochvorladung zu anderen Zeiten während einer Vorladephase eines Programmiervorgangs auftreten.
  • Wie beschrieben, kann der GIDL-Strom durch Anlegen einer negativen Vorspannung an ein Gate eines Auswahltransistors einer NAND-Kette oder durch Anlegen einer positiveren Source-Spannung an die Sourceleitung, die mit der Source-Seite eines Auswahltransistors einer NAND-Kette verbunden ist, erzeugt werden. Ein höherer GIDL-Strom senkt die Kanalelektronendichte nach dem Vorladen und verbessert das Verstärkungspotential unter dem Kanal. Um jedoch einen GIDL-Bedarf zu senken, kann eine längere Vorladezeit verwendet werden (wie in 15B und 15D gezeigt).
  • Die vorhergehende detaillierte Beschreibung der Erfindung wurde zu Zwecken der Veranschaulichung und Beschreibung präsentiert. Sie soll nicht erschöpfend sein oder die Erfindung auf die genaue offenbarte Form beschränken. Viele Modifikationen und Variationen sind im Lichte der obigen Lehren möglich. Die beschriebenen Ausführungsformen wurden gewählt, um die Prinzipien der Erfindung und ihre praktische Anwendung am besten zu erklären, um dadurch anderen Fachleuten zu ermöglichen, die Erfindung in verschiedenen Ausführungsformen und mit verschiedenen Modifikationen, wie sie für die jeweilige beabsichtigte Verwendung geeignet sind, am besten zu nutzen. Es ist beabsichtigt, dass der Schutzumfang der Erfindung durch die hieran angehängten Ansprüche definiert wird.

Claims (20)

  1. Speichervorrichtung, umfassend: eine Speicherkette einschließlich eines ersten Auswahltransistors, eines Speicherzellentransistors und eines zweiten Auswahltransistors, die in Reihe geschaltet sind; eine Bitleitung, die mit einem Ende des ersten Auswahltransistors verbunden ist; eine Sourceleitung, die mit einem Ende des zweiten Auswahltransistors verbunden ist; eine erste Auswahlleitung, die mit einem Gate des ersten Auswahltransistors verbunden ist; eine Wortleitung, die mit einem Gate des Speicherzellentransistors verbunden ist; eine zweite Auswahlleitung, die mit einem Gate des zweiten Auswahltransistors verbunden ist; und eine Steuerschaltung, die eingerichtet ist, um vor einem Programmiervorgang einen Vorladevorgang durchzuführen, umfassend: Anlegen einer Spannung an die zweite Auswahlleitung, die mit dem Gate des zweiten Auswahltransistors verbunden ist, um einen Gate-induzierten Drain-Leckstrom von dem zweiten Auswahltransistor zu bewirken.
  2. Speichervorrichtung gemäß Anspruch 1, wobei die Steuerschaltung zum Durchführen eines CELSRC-Vorladevorgangs vor dem Vorladevorgang eingerichtet ist.
  3. Speichervorrichtung gemäß Anspruch 1, wobei die an die zweite mit dem Gate des zweiten Auswahltransistors verbundene Auswahlleitung angelegte Spannung negativ ist.
  4. Speichervorrichtung gemäß Anspruch 1, wobei der Vorladevorgang ferner Folgendes umfasst: Anlegen einer positiven Spannung an die Sourceleitung, die mit einem Ende des zweiten Auswahltransistors verbunden ist.
  5. Speichervorrichtung gemäß Anspruch 1, wobei der Vorladevorgang ferner Folgendes umfasst: Vorspannen der Wortleitung, die mit dem Gate des Speicherzellentransistors verbunden ist, gegen Masse.
  6. Speichervorrichtung gemäß Anspruch 1, wobei der Vorladevorgang ferner Folgendes umfasst: Anlegen einer Spannung an die erste Auswahlleitung, die mit dem Gate des ersten Auswahltransistors verbunden ist, um einen Gate-induzierten Drain-Leckstrom von dem ersten Auswahltransistor zu bewirken.
  7. Speichervorrichtung gemäß Anspruch 1, wobei die an die erste mit dem Gate des ersten Auswahltransistors verbundene Auswahlleitung angelegte Spannung negativ ist.
  8. Speichervorrichtung, umfassend: eine Speicherkette einschließlich eines ersten Auswahltransistors, eines Speicherzellentransistors und eines zweiten Auswahltransistors, die in Reihe geschaltet sind; eine Bitleitung, die mit einem Ende des ersten Auswahltransistors verbunden ist; eine Sourceleitung, die mit einem Ende des zweiten Auswahltransistors verbunden ist; eine erste Auswahlleitung, die mit einem Gate des ersten Auswahltransistors verbunden ist; eine Wortleitung, die mit einem Gate des Speicherzellentransistors verbunden ist; eine zweite Auswahlleitung, die mit einem Gate des zweiten Auswahltransistors verbunden ist; und eine Steuerschaltung, die eingerichtet ist, um vor einem Programmiervorgang einen Vorladevorgang durchzuführen, umfassend: Anlegen einer Spannung an die Sourceleitung, die mit einem Ende des zweiten Auswahltransistors verbunden ist, um den Gate-induzierten Drain-Leckstrom von dem zweiten Auswahltransistor zu bewirken.
  9. Speichervorrichtung gemäß Anspruch 8, wobei die Steuerschaltung zum Durchführen eines CELSRC-Vorladevorgangs vor dem Vorladevorgang eingerichtet ist.
  10. Speichervorrichtung gemäß Anspruch 8, wobei der Vorladevorgang ferner Folgendes umfasst: Anlegen einer Spannung an die erste Auswahlleitung, die mit dem Gate des ersten Auswahltransistors verbunden ist, um einen Gate-induzierten Drain-Leckstrom von dem ersten Auswahltransistor zu bewirken.
  11. Speichervorrichtung gemäß Anspruch 10, wobei die an die erste mit dem Gate des ersten Auswahltransistors verbundene Auswahlleitung angelegte Spannung negativ ist.
  12. Speichervorrichtung gemäß Anspruch 8, wobei die an die mit dem einen Ende des zweiten Auswahltransistors verbundene Sourceleitung angelegte Spannung positiv ist.
  13. Speichervorrichtung gemäß Anspruch 8, wobei der Vorladevorgang ferner Folgendes umfasst: Vorspannen der Wortleitung, die mit dem Gate des Speicherzellentransistors verbunden ist, gegen Masse.
  14. Speichervorrichtung, umfassend: eine Speicherkette einschließlich eines ersten Auswahltransistors, eines Speicherzellentransistors und eines zweiten Auswahltransistors, die in Reihe geschaltet sind; eine Bitleitung, die mit einem Ende des ersten Auswahltransistors verbunden ist; eine Sourceleitung, die mit einem Ende des zweiten Auswahltransistors verbunden ist; eine erste Auswahlleitung, die mit einem Gate des ersten Auswahltransistors verbunden ist; eine Wortleitung, die mit einem Gate des Speicherzellentransistors verbunden ist; eine zweite Auswahlleitung, die mit einem Gate des zweiten Auswahltransistors verbunden ist; und eine Steuerschaltung, die eingerichtet ist, um vor einem Programmiervorgang einen Vorladevorgang durchzuführen, umfassend: Anlegen einer Spannung an die erste Auswahlleitung, die mit dem Gate des ersten Auswahltransistors verbunden ist, um einen Gate-induzierten Drain-Leckstrom von dem ersten Auswahltransistor zu bewirken.
  15. Speichervorrichtung gemäß Anspruch 14, wobei die an die erste mit dem Gate des ersten Auswahltransistors verbundene Auswahlleitung angelegte Spannung negativ ist.
  16. Speichervorrichtung gemäß Anspruch 14, wobei die Steuerschaltung zum Durchführen eines CELSRC-Vorladevorgangs vor dem Vorladevorgang eingerichtet ist.
  17. Speichervorrichtung gemäß Anspruch 14, wobei der Vorladevorgang ferner Folgendes umfasst: Vorspannen der Wortleitung, die mit dem Gate des Speicherzellentransistors verbunden ist, gegen Masse.
  18. Speichervorrichtung gemäß Anspruch 14, wobei der Vorladevorgang ferner Folgendes umfasst: Anlegen einer Spannung an die zweite Auswahlleitung, die mit dem Gate des zweiten Auswahltransistors verbunden ist, um einen Gate-induzierten Drain-Leckstrom von dem zweiten Auswahltransistor zu bewirken.
  19. Speichervorrichtung gemäß Anspruch 18, wobei die an die zweite mit dem Gate des zweiten Auswahltransistors verbundene Auswahlleitung angelegte Spannung negativ ist.
  20. Speichervorrichtung gemäß Anspruch 18, wobei der Vorladevorgang ferner Folgendes umfasst: Anlegen einer positiven Spannung an die Sourceleitung, die mit einem Ende des zweiten Auswahltransistors verbunden ist.
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