KR20200140181A - 3d 비휘발성 메모리에 대한 서브블록 크기 감소 - Google Patents

3d 비휘발성 메모리에 대한 서브블록 크기 감소 Download PDF

Info

Publication number
KR20200140181A
KR20200140181A KR1020200035370A KR20200035370A KR20200140181A KR 20200140181 A KR20200140181 A KR 20200140181A KR 1020200035370 A KR1020200035370 A KR 1020200035370A KR 20200035370 A KR20200035370 A KR 20200035370A KR 20200140181 A KR20200140181 A KR 20200140181A
Authority
KR
South Korea
Prior art keywords
nand string
memory
gate transistor
source
side selection
Prior art date
Application number
KR1020200035370A
Other languages
English (en)
Other versions
KR102250454B1 (ko
Inventor
하드웰 치본고즈
마사토시 니시가와
Original Assignee
샌디스크 테크놀로지스 엘엘씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샌디스크 테크놀로지스 엘엘씨 filed Critical 샌디스크 테크놀로지스 엘엘씨
Publication of KR20200140181A publication Critical patent/KR20200140181A/ko
Application granted granted Critical
Publication of KR102250454B1 publication Critical patent/KR102250454B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • H01L27/11524—
    • H01L27/11526—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Abstract

매립 소스 라인들을 사용하여 3차원 비휘발성 메모리에 대한 물리적 메모리 블록 내의 서브블록들의 크기를 감소시키기 위한 시스템들 및 방법들이 설명된다. 물리적 메모리 블록은 이중 매립 소스 라인들을 사용하여 제조될 수 있으며, 따라서 물리적 메모리 블록 내의 서브블록들은 수평 워드 라인 방향 및 수직 NAND 스트링 방향 둘 모두에서 개별적으로 선택될 수 있다. 물리적 메모리 블록은 개별적으로 선택 가능하고 비트 라인들 및/또는 소스측 선택 게이트 라인들을 공유하는 복수의 서브블록들을 포함할 수 있다. 개별적으로 선택 가능한 복수의 서브블록들은 동일한 NAND 스트링의 상이한 부분들과 대응할 수 있으며, 여기서 복수의 서브블록들 중 제1 서브블록은 NAND 스트링에 대한 드레인측 선택 게이트에 접속되고 복수의 서브블록들 중 제2 서브블록은 NAND 스트링에 대한 소스측 선택 게이트에 접속된다.

Description

3D 비휘발성 메모리에 대한 서브블록 크기 감소{SUB-BLOCK SIZE REDUCTION FOR 3D NON-VOLATILE MEMORY}
반도체 메모리는 셀룰러 전화기, 디지털 카메라, 개인 휴대 정보 단말기, 의료용 전자기기, 모바일 컴퓨팅 디바이스, 및 비-모바일 컴퓨팅 디바이스와 같은 다양한 전자 디바이스에서 널리 사용된다. 반도체 메모리는 비휘발성 메모리 또는 휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 비휘발성 메모리가 전원(예를 들어, 배터리)에 접속되어 있지 않을 때에도 정보가 저장 및 보유될 수 있게 한다. 비휘발성 메모리의 예는 플래시 메모리(예컨대, NAND-타입 및 NOR-타입 플래시 메모리) 및 EEPROM(Electrically Erasable Programmable Read-Only Memory)을 포함한다.
플래시 메모리 및 EEPROM 둘 모두는 전형적으로 플로팅 게이트 트랜지스터들을 이용한다. 각각의 플로팅 게이트 트랜지스터에 대해, 플로팅 게이트가 플로팅 게이트 트랜지스터의 채널 영역 위에 위치되고 그로부터 절연된다. 채널 영역은 플로팅 게이트 트랜지스터의 소스 영역과 드레인 영역 사이에 위치된다. 제어 게이트가 플로팅 게이트 위에 위치되고 그로부터 절연된다. 플로팅 게이트 트랜지스터의 임계 전압은 플로팅 게이트 상에 저장되는 전하의 양을 설정함으로써 제어될 수 있다. 플로팅 게이트 상의 전하의 양은 전형적으로 파울러-노드하임(Fowler-Nordheim, F-N) 터널링 또는 고온 전자 주입을 이용하여 제어된다. 임계 전압을 조정하는 능력은 플로팅 게이트 트랜지스터가 비휘발성 저장 요소 또는 메모리 셀로서 동작할 수 있게 한다. 일부 경우들에서, 메모리 셀당 하나 초과의 데이터 비트(즉, 다중 레벨 또는 다중 상태 메모리 셀)가 다수의 임계 전압 또는 임계 전압 범위를 프로그래밍하고 판독함으로써 제공될 수 있다.
NAND 플래시 메모리 구조들은 전형적으로 2개의 선택 게이트(예를 들어, 드레인측 선택 게이트 및 소스측 선택 게이트)와 직렬로 그리고 그들 사이에 다수의 메모리 셀 트랜지스터(예를 들어, 플로팅 게이트 트랜지스터 또는 전하 포획 트랜지스터)를 배열한다. 직렬인 메모리 셀 트랜지스터들 및 선택 게이트들은 NAND 스트링으로 지칭될 수 있다. 최근에, NAND 플래시 메모리는 비트당 비용을 감소시키기 위해 스케일링되었다. 그러나, 프로세스 기하 구조들이 축소됨에 따라, 많은 설계 및 프로세스 문제들이 야기된다. 이러한 문제들은 프로세스, 전압 및 온도에 걸친 트랜지스터 특성들에 있어서의 증가된 가변성을 포함한다.
도 1a 내지 도 1f는 메모리 시스템의 다양한 실시예들을 도시한다.
도 2는 모놀리식 3차원 메모리 어레이의 일부의 일 실시예를 도시한다.
도 3은 모놀리식 3차원 메모리 어레이의 일부의 다른 실시예를 도시한다.
도 4는 비휘발성 메모리 재료의 수직 스트립들을 포함하는 모놀리식 3차원 메모리 어레이의 일부의 일 실시예를 도시한다.
도 5는 도 4에 도시된 수직 배향 선택 디바이스들을 사용하는 메모리 구조의 단면도를 도시한다.
도 6a는 NAND 스트링의 일 실시예를 도시한다.
도 6b는 대응하는 회로도를 사용하여 도 6a의 NAND 스트링의 일 실시예를 도시한다.
도 6c는 복수의 NAND 스트링을 포함하는 메모리 블록의 일 실시예를 도시한다.
도 6d는 셀당 3 비트 메모리 셀(three-bit-per-cell memory cell)에 대한 가능한 임계 전압 분포들(또는 데이터 상태들)의 일 실시예를 도시한다.
도 7a는 4개의 NAND 스트링의 일 실시예를 도시한다.
도 7b는 NAND 스트링들의 4개의 그룹을 포함하는 NAND 구조의 일 실시예를 도시한다.
도 7c는 4개의 서브블록(SB0-SB3)을 포함하는 물리적 메모리 블록의 일 실시예를 도시한다.
도 7d는 서브블록(SB0)에 대한 소거 동작 동안의 도 7c의 물리적 메모리 블록의 일 실시예를 도시한다.
도 7e는 서브블록(SB0)에 대한 프로그래밍 동작 동안의 도 7c의 물리적 메모리 블록의 일 실시예를 도시한다.
도 7f는 4개의 서브블록(SB0-SB3)을 포함하는 물리적 메모리 블록의 일 실시예를 도시한다.
도 7g는 서브블록(SB2)에 대한 소거 동작 동안의 도 7f의 물리적 메모리 블록의 일 실시예를 도시한다.
도 7h는 서브블록(SB2)에 대한 프로그래밍 동작 동안의 도 7f의 물리적 메모리 블록의 일 실시예를 도시한다.
도 7i 및 도 7j는 4개의 서브블록(SB0-SB3)을 포함하는 물리적 메모리 블록의 다양한 실시예들을 도시한다.
도 8a는 물리적 메모리 블록의 서브블록 내의 메모리 셀 트랜지스터들을 소거하기 위한 프로세스의 일 실시예를 설명하는 흐름도이다.
도 8b는 물리적 메모리 블록의 서브블록 내의 메모리 셀 트랜지스터들을 소거하기 위한 프로세스의 다른 실시예를 설명하는 흐름도이다.
3차원 비휘발성 메모리에 대한 물리적 메모리 블록 내의 서브블록들의 크기를 감소시키기 위한 기술이 설명된다. 물리적 메모리 블록은 이중 매립 소스 라인들을 사용하여 제조될 수 있으며, 따라서 물리적 메모리 블록 내의 서브블록들은 수평 방향(예를 들어, 워드 라인 방향) 및 수직 방향(예를 들어, NAND 스트링 방향) 둘 모두에서 개별적으로 선택되거나 선택되지 않을 수 있다. 물리적 메모리 블록은 개별적으로 선택 가능하고 비트 라인들 및/또는 소스측 선택 게이트 라인들을 공유하는 복수의 서브블록들을 포함할 수 있다. 물리적 메모리 블록은 복수의 서브블록 중 제1 서브블록이 NAND 스트링에 대한 드레인측 선택 게이트에 접속되고 복수의 서브블록 중 제2 서브블록이 NAND 스트링에 대한 소스측 선택 게이트에 접속되는, 동일한 NAND 스트링의 상이한 부분들을 포함하는 개별적으로 선택 가능한 복수의 서브블록을 포함할 수 있다. 일례에서, 물리적 메모리 블록은 4개의 서브블록을 포함할 수 있으며, 여기서 4개의 서브블록 중 2개의 서브블록은 물리적 메모리 블록 내에 수직으로 배열되고(예를 들어, 2개의 서브블록 중 제1 서브블록은 2개의 서브블록 중 제2 서브블록 위에 물리적으로 형성됨), NAND 스트링의 제1 부분은 2개의 서브블록 중 제1 서브블록과 대응하고 NAND 스트링의 제2 부분은 2개의 서브블록 중 제2 서브블록과 대응한다.
다른 예에서, 물리적 메모리 블록은 개별적으로 선택 가능한 4개의 서브블록을 포함할 수 있으며, 여기서 4개의 서브블록 중 2개의 서브블록은 물리적 메모리 블록 내에 수평으로 배열되고, 소스측 선택 라인은 2개의 서브블록 중 제1 서브블록을 통해 연장되는 제1 NAND 스트링의 제1 소스측 선택 게이트 트랜지스터에 접속되고, 소스측 선택 라인은 2개의 서브블록 중 제2 서브블록을 통해 연장되는 제2 NAND 스트링의 제2 소스측 선택 게이트 트랜지스터에 접속된다. 이 경우, 2개의 서브블록 위에 형성된 비트 라인이 제1 NAND 스트링의 제1 드레인측 선택 게이트 트랜지스터 및 제2 NAND 스트링의 제2 드레인측 선택 게이트 둘 모두에 접속될 수 있다. 제1 소스측 선택 게이트 트랜지스터는 제1 매립 소스 라인에 접하거나 접속될 수 있고, 제2 소스측 선택 게이트 트랜지스터는 제1 매립 소스 라인으로부터 전기적으로 격리되는 제2 매립 소스 라인에 접하거나 접속될 수 있다. 일례에서, 제1 매립 소스 라인은 공통 소스 라인 접속을 절단하는 물리적 메모리 블록의 제조 동안의 에칭 단계로 인해 제2 매립 소스 라인으로부터 전기적으로 격리될 수 있다. 제1 매립 소스 라인은 실리콘 이산화물 층 또는 전기 절연 층에 의해 제2 매립 소스 라인으로부터 전기적으로 격리될 수 있다.
일부 실시예들에서, 물리적 메모리 블록당 2개의 매립 소스 라인이 형성되고 물리적 메모리 블록 내의 2개의 서브블록에 접속될 수 있다. 2개의 매립 소스 라인은 물리적 메모리 블록 내의 개별 서브블록들이 수평 워드 라인 방향 및/또는 수직 NAND 스트링 방향 둘 모두를 따라 개별적으로 선택되거나 선택되지 않을 수 있게 할 수 있다. 일례에서, 3차원 메모리 구조는 물리적 블록의 제1 서브블록에 대한 소스 라인 접속들을 형성하는 제1 매립 소스 라인 및 물리적 블록의 제2 서브블록에 대한 소스 라인 접속들을 형성하는 제2 매립 소스 라인을 갖는 물리적 블록을 포함할 수 있다. 제1 매립 소스 라인과 제2 매립 소스 라인은 독립적으로 바이어싱될 수 있다. 예를 들어, 제1 매립 소스 라인은 소거 동작 동안 소거 전압(예를 들어, 22V)으로 설정될 수 있는 반면, 제2 매립 소스 라인은 소거 동작 동안 VSS 또는 0V로 설정된다.
수직 NAND 스트링들의 스트링 길이들을 증가시키거나 물리적 메모리 블록당 워드 라인 층들의 수를 증가시키는 것에 관한 하나의 기술적 문제는 물리적 메모리 블록의 전체 크기가 또한 (예를 들어, 9MB로부터 36MB로) 증가할 것이라는 점이다. 더 큰 메모리 블록 크기는 증가된 수의 불량 블록으로 인해 가비지 컬렉션을 불편하게 만들고 메모리 블록 수율을 감소시킬 수 있다. 물리적 메모리 블록당 이중 매립 소스 라인들을 사용하는 것의 하나의 기술적 이익은 물리적 메모리 블록 내의 더 작은 서브블록들이 개별적으로 선택되고 선택되지 않을 수 있어 개선된 블록 수율 및 가비지 컬렉션으로 이어질 수 있다는 것이다.
일부 실시예들에서, 물리적 메모리 블록의 서브블록에 대한 소거 동작 동안, 물리적 메모리 블록에 대한 바이어싱 조건들에 따라 홀들이 매립 소스 층으로부터 주입되거나 비트 라인으로부터 주입될 수 있다. 일부 실시예들에서, 물리적 메모리 블록 내의 2개의 개별적으로 선택 가능한 서브블록은 NAND 스트링을 공유할 수 있고, 양측 소거 동작들이 NAND 스트링에 대해 수행될 수 있으며, 여기서 NAND 스트링의 소스측으로부터 제2 세트의 메모리 셀 트랜지스터들을 소거하기 위한 소스측 소거 동작이 매립 소스 라인으로부터 홀들을 주입하고, NAND 스트링의 드레인측으로부터 제1 세트의 메모리 셀 트랜지스터들을 소거하기 위한 드레인측 소거 동작이 게이트 유도 드레인 누설(GIDL)을 사용한다.
일부 실시예들에서, 물리적 메모리 블록은 하나 이상의 메모리 블록 계층(memory block tier)을 포함할 수 있다. 하나 이상의 더미 워드 라인이 메모리 동작 동안(예를 들어, 프로그래밍 또는 소거 동작 동안) 메모리 블록 계층들을 격리하거나 접속하기 위해 물리적 메모리 블록 내에 배열될 수 있다. 대안적으로, 하나 이상의 계층 선택 게이트 트랜지스터가 또한 메모리 동작 동안 메모리 블록 계층들을 격리하거나 접속하는 데 사용될 수 있다. 이 경우, 물리적 메모리 블록 내의 하나 이상의 메모리 블록 계층을 통해 연장되는 NAND 스트링은 NAND 스트링의 상이한 부분들 사이에 위치된 하나 이상의 계층 선택 게이트 트랜지스터를 포함할 수 있다. 일례에서, NAND 스트링은 하나 이상의 계층 선택 게이트 트랜지스터를 통해 전기적으로 함께 접속되거나 전기적으로 격리될 수 있는 2개의 메모리 스트링 계층(예를 들어, 2개의 개별적으로 선택 가능한 서브블록과 대응하는 2개의 서브스트링)을 통해 연장될 수 있다. 제1 메모리 스트링 계층은 제1 세트의 데이터를 저장하도록 프로그래밍될 수 있는 제1 세트의 메모리 셀 트랜지스터들(예를 들어, 플로팅 게이트 또는 전하 포획 트랜지스터들)을 포함할 수 있고, 제2 메모리 스트링 계층은 제1 세트의 트랜지스터들 위에 배열되고 제2 세트의 데이터를 저장하도록 프로그래밍될 수 있는 제2 세트의 메모리 셀 트랜지스터들을 포함할 수 있다. 제1 세트의 메모리 셀 트랜지스터들과 제2 세트의 메모리 셀 트랜지스터들 사이에, 제1 세트의 메모리 셀 트랜지스터들 및 제2 세트의 메모리 셀 트랜지스터들과 직렬인 계층 선택 게이트 트랜지스터 및/또는 하나 이상의 더미 워드 라인이 포함될 수 있다. 계층 선택 게이트 트랜지스터는 프로그래밍 가능 트랜지스터(예를 들어, 플로팅 게이트 트랜지스터 또는 전하 포획 트랜지스터) 또는 프로그래밍 불가능 트랜지스터(예를 들어, NMOS 트랜지스터, PMOS 트랜지스터, 또는 트랜지스터의 트랜지스터 임계 전압을 수정하기 위한 전하 포획 층을 갖지 않는 트랜지스터)를 포함할 수 있다.
일 실시예에서, 비휘발성 저장 시스템은 비휘발성 메모리 셀들의 하나 이상의 2차원 어레이를 포함할 수 있다. 2차원 메모리 어레이 내의 메모리 셀들은 메모리 셀들의 단일 층을 형성할 수 있고, X 및 Y 방향들에서 제어 라인들(예컨대, 워드 라인들 및 비트 라인들)을 통해 선택될 수 있다. 다른 실시예에서, 비휘발성 저장 시스템은 메모리 셀들의 2개 이상의 층이 어떠한 개재 기판도 없이 단일 기판 위에 형성될 수 있는, 하나 이상의 모놀리식 3차원 메모리 어레이를 포함할 수 있다. 일부 경우들에서, 3차원 메모리 어레이는 기판 위에 그리고 기판에 직교하여 또는 기판에 실질적으로 직교하여(예컨대, 기판에 직교하는 법선 벡터로부터 2-5도 이내) 위치된 메모리 셀들의 하나 이상의 수직 열을 포함할 수 있다. 일례에서, 비휘발성 저장 시스템은 수직 비트 라인들, 또는 반도체 기판에 직교하여 배열되는 비트 라인들을 갖는 메모리 어레이를 포함할 수 있다. 기판은 실리콘 기판을 포함할 수 있다. 메모리 어레이는 평면 NAND 구조들, 수직 NAND 구조들, BiCS(Bit Cost Scalable) NAND 구조들, 3D NAND 구조들 또는 3D ReRAM 구조들을 포함한 다양한 메모리 구조들을 포함할 수 있다.
일부 실시예들에서, 비휘발성 저장 시스템은 실리콘 기판 위에 배치된 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 이상의 물리 레벨에 모놀리식으로 형성된 비휘발성 메모리를 포함할 수 있다. 비휘발성 저장 시스템은 또한 메모리 셀들의 동작과 연관된 회로(예를 들어, 디코더들, 상태 기계들, 페이지 레지스터들, 또는 메모리 셀들의 판독 및/또는 프로그래밍을 제어하기 위한 제어 회로)를 포함할 수 있다. 메모리 셀들의 동작과 연관된 회로는 기판 위에 위치되거나 기판 내에 위치될 수 있다.
일부 실시예들에서, 비휘발성 저장 시스템은 모놀리식 3차원 메모리 어레이를 포함할 수 있다. 모놀리식 3차원 메모리 어레이는 메모리 셀들의 하나 이상의 레벨을 포함할 수 있다. 메모리 셀들의 하나 이상의 레벨 중 제1 레벨 내의 각각의 메모리 셀은 기판(예를 들어, 단결정 기판 또는 결정 실리콘 기판) 위에 위치된 활성 영역을 포함할 수 있다. 일례에서, 활성 영역은 반도체 접합(예컨대, P-N 접합)을 포함할 수 있다. 활성 영역은 트랜지스터의 소스 또는 드레인 영역의 일부를 포함할 수 있다. 다른 예에서, 활성 영역은 트랜지스터의 채널 영역을 포함할 수 있다.
도 1a는 메모리 시스템(101) 및 호스트(106)의 일 실시예를 도시한다. 메모리 시스템(101)은 호스트(예를 들어, 모바일 컴퓨팅 디바이스 또는 서버)와 인터페이싱하는 비휘발성 저장 시스템을 포함할 수 있다. 일부 경우들에서, 메모리 시스템(101)은 호스트(106) 내에 내장될 수 있다. 예들로서, 메모리 시스템(101)은 메모리 카드, 솔리드 스테이트 드라이브(SSD), 예컨대 고밀도 MLC SSD(예로서, 2 비트/셀 또는 3 비트/셀) 또는 고성능 SLC SSD, 또는 하이브리드 HDD/SSD 드라이브를 포함할 수 있다. 도시된 바와 같이, 메모리 시스템(101)은 메모리 칩 컨트롤러(105) 및 메모리 칩(102)을 포함한다. 메모리 칩(102)은 휘발성 메모리 및/또는 비휘발성 메모리를 포함할 수 있다. 단일 메모리 칩이 도시되어 있지만, 메모리 시스템(101)은 하나 초과의 메모리 칩(예를 들어, 4개 또는 8개의 메모리 칩)을 포함할 수 있다. 메모리 칩 컨트롤러(105)는 호스트(106)로부터 데이터 및 커맨드들을 수신하고 메모리 칩 데이터를 호스트(106)에 제공할 수 있다. 메모리 칩 컨트롤러(105)는 하나 이상의 상태 기계, 페이지 레지스터, SRAM, 및 메모리 칩(102)의 동작을 제어하기 위한 제어 회로를 포함할 수 있다. 하나 이상의 상태 기계, 페이지 레지스터, SRAM, 및 메모리 칩의 동작을 제어하기 위한 제어 회로는 관리 또는 제어 회로들로 지칭될 수 있다. 관리 또는 제어 회로들은 형성, 소거, 프로그래밍 또는 판독 동작들을 포함한 하나 이상의 메모리 어레이 동작을 용이하게 할 수 있다.
일부 실시예들에서, 하나 이상의 메모리 어레이 동작을 용이하게 하기 위한 관리 또는 제어 회로들(또는 관리 또는 제어 회로들의 일부)은 메모리 칩(102) 내에 통합될 수 있다. 메모리 칩 컨트롤러(105) 및 메모리 칩(102)은 단일 집적 회로 상에 배열되거나 단일 다이 상에 배열될 수 있다. 다른 실시예들에서, 메모리 칩 컨트롤러(105) 및 메모리 칩(102)은 상이한 집적 회로들 상에 배열될 수 있다. 일부 경우들에서, 메모리 칩 컨트롤러(105) 및 메모리 칩(102)은 시스템 보드, 로직 보드 또는 PCB 상에 통합될 수 있다.
메모리 칩(102)은 메모리 코어 제어 회로들(104) 및 메모리 코어(103)를 포함한다. 메모리 코어 제어 회로들(104)은 메모리 코어(103) 내의 메모리 블록들(또는 어레이들)의 선택을 제어하고, 특정 메모리 어레이를 판독 또는 기입 상태로 바이어싱하기 위한 전압 기준들의 생성을 제어하고, 행 및 열 어드레스들을 생성하기 위한 로직을 포함할 수 있다. 메모리 코어(103)는 메모리 셀들의 하나 이상의 2차원 어레이 또는 메모리 셀들의 하나 이상의 3차원 어레이를 포함할 수 있다. 일 실시예에서, 메모리 코어 제어 회로들(104) 및 메모리 코어(103)는 단일 집적 회로 상에 배열될 수 있다. 다른 실시예들에서, 메모리 코어 제어 회로들(104)(또는 메모리 코어 제어 회로들의 일부) 및 메모리 코어(103)는 상이한 집적 회로들 상에 배열될 수 있다.
도 1a를 참조하면, 호스트(106)가 그가 메모리 시스템(101)으로부터 데이터를 판독하거나 메모리 시스템(101)에 데이터를 기입하기를 원한다는 것을 나타내는 지시를 메모리 칩 컨트롤러(105)에 전송할 때 메모리 동작이 개시될 수 있다. 기입(또는 프로그래밍) 동작의 경우, 호스트(106)는 기입 커맨드 및 기입될 데이터 둘 모두를 메모리 칩 컨트롤러(105)에 전송할 수 있다. 기입될 데이터는 메모리 칩 컨트롤러(105)에 의해 버퍼링될 수 있고, 기입될 데이터와 대응하는 에러 정정 코드(ECC) 데이터가 생성될 수 있다. 송신 또는 저장 중에 발생하는 데이터 에러들이 검출 및/또는 정정될 수 있게 하는 ECC 데이터는 메모리 코어(103)에 기입되거나 메모리 칩 컨트롤러(105) 내의 비휘발성 메모리에 저장될 수 있다. 일 실시예에서, ECC 데이터는 생성되고, 데이터 에러들은 메모리 칩 컨트롤러(105) 내의 회로에 의해 정정된다.
도 1a를 참조하면, 메모리 칩(102)의 동작은 메모리 칩 컨트롤러(105)에 의해 제어될 수 있다. 일례에서, 메모리 칩(102)에 기입 동작을 발행하기 전에, 메모리 칩 컨트롤러(105)는 메모리 칩(102)이 기입될 데이터를 수용할 수 있는지를 확인하기 위해 상태 레지스터를 검사할 수 있다. 다른 예에서, 메모리 칩(102)에 판독 동작을 발행하기 전에, 메모리 칩 컨트롤러(105)는 판독될 데이터와 연관된 오버헤드 정보를 사전 판독할 수 있다. 오버헤드 정보는 판독될 데이터와 연관된 ECC 데이터, 또는 요청된 데이터를 판독할 메모리 칩(102) 내의 새로운 메모리 위치에 대한 리디렉션 포인터를 포함할 수 있다. 일단 판독 또는 기입 동작이 메모리 칩 컨트롤러(105)에 의해 개시되면, 메모리 코어 제어 회로들(104)은 메모리 코어(103) 내의 워드 라인들 및 비트 라인들에 대한 적절한 바이어스 전압들을 생성할 뿐만 아니라, 적절한 메모리 블록, 행 및 열 어드레스들을 생성할 수 있다.
일부 실시예들에서, 하나 이상의 관리 또는 제어 회로들은 메모리 코어(103) 내의 메모리 어레이의 동작을 제어하는 데 사용될 수 있다. 하나 이상의 관리 또는 제어 회로는 메모리 어레이에 대해 판독 동작 및/또는 기입 동작을 수행하기 위해 메모리 어레이에 제어 신호들을 제공할 수 있다. 일례에서, 하나 이상의 관리 또는 제어 회로는 제어 회로, 상태 기계들, 디코더들, 감지 증폭기들, 판독/기입 회로들, 및/또는 컨트롤러들 중 어느 하나 또는 이들의 조합을 포함할 수 있다. 하나 이상의 관리 회로는 소거, 프로그래밍 또는 판독 동작들을 포함한 하나 이상의 메모리 어레이 동작을 수행하거나 용이하게 할 수 있다. 일례에서, 하나 이상의 관리 회로는 행 및 열 어드레스, 워드 라인 및 비트 라인 어드레스들, 메모리 어레이 인에이블 신호들, 및 데이터 래칭 신호들을 결정하기 위한 온칩 메모리 컨트롤러를 포함할 수 있다.
도 1b는 메모리 코어 제어 회로들(104)의 일 실시예를 도시한다. 도시된 바와 같이, 메모리 코어 제어 회로들(104)은 어드레스 디코더들(170), 선택된 제어 라인들에 대한 전압 생성기들(172), 및 선택되지 않은 제어 라인들에 대한 전압 생성기들(174)을 포함한다. 제어 라인들은 워드 라인들, 비트 라인들, 또는 워드 라인들과 비트 라인들의 조합을 포함할 수 있다. 선택된 제어 라인들은 메모리 셀들을 선택된 상태로 배치하는 데 사용되는 선택된 워드 라인들 또는 선택된 비트 라인들을 포함할 수 있다. 선택되지 않은 제어 라인들은 메모리 셀들을 선택되지 않은 상태로 배치하는 데 사용되는 선택되지 않은 워드 라인들 또는 선택되지 않은 비트 라인들을 포함할 수 있다. 선택된 제어 라인들에 대한 전압 생성기들(또는 전압 조절기들)(172)은 선택된 제어 라인 전압들을 생성하기 위한 하나 이상의 전압 생성기를 포함할 수 있다. 선택되지 않은 제어 라인들에 대한 전압 생성기들(174)은 선택되지 않은 제어 라인 전압들을 생성하기 위한 하나 이상의 전압 생성기를 포함할 수 있다. 어드레스 디코더들(170)은 메모리 블록 어드레스들뿐만 아니라, 특정 메모리 블록에 대한 행 어드레스들 및 열 어드레스들을 생성할 수 있다.
도 1c 내지 도 1f는 다수의 메모리 베이 - 각각의 메모리 베이는 다수의 메모리 블록을 가짐 - 를 갖는 메모리 코어를 포함하는 메모리 코어 조직의 일 실시예를 도시한다. 메모리 베이들이 메모리 블록들을 포함하고 메모리 블록들이 메모리 셀들의 그룹을 포함하는 메모리 코어 조직이 개시되지만, 다른 조직들 또는 그룹들이 또한 본 명세서에 설명된 기술과 함께 사용될 수 있다.
도 1c는 도 1a의 메모리 코어(103)의 일 실시예를 도시한다. 도시된 바와 같이, 메모리 코어(103)는 메모리 베이(330) 및 메모리 베이(331)를 포함한다. 일부 실시예들에서, 메모리 코어당 메모리 베이들의 수는 상이한 구현들에 대해 상이할 수 있다. 예를 들어, 메모리 코어는 단일 메모리 베이만을 또는 복수의 메모리 베이(예를 들어, 16개의 메모리 베이 또는 256개의 메모리 베이)를 포함할 수 있다.
도 1d는 도 1c의 메모리 베이(330)의 일 실시예를 도시한다. 도시된 바와 같이, 메모리 베이(330)는 메모리 블록들(310-312) 및 판독/기입 회로들(306)을 포함한다. 일부 실시예들에서, 메모리 베이당 메모리 블록들의 수는 상이한 구현들에 대해 상이할 수 있다. 예를 들어, 메모리 베이는 하나 이상의 메모리 블록(예를 들어, 메모리 베이당 32개의 메모리 블록)을 포함할 수 있다. 판독/기입 회로들(306)은 메모리 블록들(310-312) 내의 메모리 셀들을 판독하고 기입하기 위한 회로를 포함한다. 도시된 바와 같이, 판독/기입 회로들(306)은 메모리 베이 내의 다수의 메모리 블록에 걸쳐 공유될 수 있다. 이것은 칩 면적이 감소될 수 있게 하는데, 그 이유는 판독/기입 회로들(306)의 단일 그룹이 다수의 메모리 블록을 지원하는 데 사용될 수 있기 때문이다. 그러나, 일부 실시예들에서, 단일 메모리 블록만이 신호 충돌을 회피하기 위해 특정 시간에 판독/기입 회로들(306)에 전기적으로 결합될 수 있다.
일부 실시예들에서, 판독/기입 회로들(306)은 데이터의 하나 이상의 페이지를 메모리 블록들(310-312)에(또는 메모리 블록들의 서브세트에) 기입하는 데 사용될 수 있다. 메모리 블록들(310-312) 내의 메모리 셀들은 페이지들의 직접 중복기입(overwriting)을 허용할 수 있다(즉, 페이지 또는 페이지의 일부를 나타내는 데이터가 데이터 기입 전에 소거 또는 재설정 동작이 메모리 셀들에 대해 수행될 것을 요구함이 없이 메모리 블록들(310-312)에 기입될 수 있다). 일례에서, 도 1a의 메모리 시스템(101)은 타겟 어드레스 및 타겟 어드레스에 기입될 데이터의 세트를 포함하는 기입 커맨드를 수신할 수 있다. 메모리 시스템(101)은 데이터의 세트를 타겟 어드레스에 기입하기 위한 기입 동작을 수행하기 전에 타겟 어드레스에 현재 저장된 데이터를 판독하기 위한 기입 전 판독(RBW) 동작을 수행할 수 있다. 이어서 메모리 시스템(101)은 특정 메모리 셀이 그의 현재 상태로 유지될 수 있는지(즉, 메모리 셀은 이미 올바른 상태에 있음), "0" 상태로 설정될 필요가 있는지, 또는 "1" 상태로 재설정될 필요가 있는지를 결정할 수 있다. 이어서 메모리 시스템(101)은 메모리 셀들의 제1 서브세트를 "0" 상태로 기입하고 이어서 메모리 셀들의 제2 서브세트를 "1" 상태로 기입할 수 있다. 이미 올바른 상태에 있는 메모리 셀들은 생략될 수 있으며, 이에 의해 프로그래밍 속도를 개선하고, 선택되지 않은 메모리 셀들에 가해지는 축적 전압 스트레스를 감소시킬 수 있다. 특정 메모리 셀은 특정 메모리 셀 양단에 제1 극성의 제1 전압차(예를 들어, +1.5V)를 인가함으로써 "1" 상태로 설정될 수 있다. 특정 메모리 셀은 특정 메모리 셀 양단에 제1 극성의 것과는 반대인 제2 극성의 제2 전압차(예를 들어, -1.5V)를 인가함으로써 "0" 상태로 재설정될 수 있다.
일부 경우들에서, 판독/기입 회로들(306)은 특정 메모리 셀을 3개 이상의 데이터/저항 상태 중 하나에 있도록 프로그래밍하는 데 사용될 수 있다(즉, 특정 메모리 셀은 다중 레벨 메모리 셀을 포함할 수 있다). 일례에서, 판독/기입 회로들(306)은 특정 메모리 셀 양단에 제1 전압차(예를 들어, 2V)를 인가하여 특정 메모리 셀을 3개 이상의 데이터/저항 상태 중 제1 상태로 프로그래밍하거나, 특정 메모리 셀 양단에 제1 전압차보다 작은 제2 전압차(예를 들어, 1V)를 인가하여 특정 메모리 셀을 3개 이상의 데이터/저항 상태 중 제2 상태로 프로그래밍할 수 있다. 특정 메모리 셀 양단에 더 작은 전압차를 인가하는 것은 특정 메모리 셀이 부분적으로 프로그래밍되거나 더 큰 전압차를 인가할 때보다 더 느린 레이트로 프로그래밍되게 할 수 있다. 다른 예에서, 판독/기입 회로들(306)은 제1 기간(예를 들어, 150ns) 동안 특정 메모리 셀 양단에 제1 전압차를 인가하여 특정 메모리 셀을 3개 이상의 데이터/저항 상태 중 제1 상태로 프로그래밍하거나, 제1 기간보다 짧은 제2 기간(예를 들어, 50ns) 동안 특정 메모리 셀 양단에 제1 전압차를 인가할 수 있다. 메모리 셀 검증 단계가 뒤따르는 하나 이상의 프로그래밍 펄스가 특정 메모리 셀을 올바른 상태에 있도록 프로그래밍하는 데 사용될 수 있다.
도 1e는 도 1d의 메모리 블록(310)의 일 실시예를 도시한다. 도시된 바와 같이, 메모리 블록(310)은 메모리 어레이(301), 행 디코더(304) 및 열 디코더(302)를 포함한다. 메모리 어레이(301)는 인접한 워드 라인들 및 비트 라인들을 갖는 메모리 셀들의 인접한 그룹을 포함할 수 있다. 메모리 어레이(301)는 메모리 셀들의 하나 이상의 층을 포함할 수 있다. 메모리 어레이(310)는 2차원 메모리 어레이 또는 3차원 메모리 어레이를 포함할 수 있다. 행 디코더(304)는 행 어드레스를 디코딩하고, 적절한 때(예를 들어, 메모리 어레이(301) 내의 메모리 셀들을 판독하거나 기입할 때) 메모리 어레이(301) 내의 특정 워드 라인을 선택한다. 열 디코더(302)는 열 어드레스를 디코딩하고, 도 1d의 판독/기입 회로들(306)과 같은 판독/기입 회로들에 전기적으로 결합될 메모리 어레이(301) 내의 비트 라인들의 특정 그룹을 선택한다. 일 실시예에서, 워드 라인들의 수는 메모리 층당 4K이고, 비트 라인들의 수는 메모리 층당 1K이고, 메모리 층들의 수는 4이며, 이는 16M개의 메모리 셀을 포함하는 메모리 어레이(301)를 제공한다.
도 1f는 메모리 베이(332)의 일 실시예를 도시한다. 메모리 베이(332)는 도 1d의 메모리 베이(330)에 대한 대안적인 구현의 일례이다. 일부 실시예들에서, 행 디코더들, 열 디코더들 및 판독/기입 회로들은 메모리 어레이들 사이에 분할되거나 공유될 수 있다. 도시된 바와 같이, 행 디코더(349)는 메모리 어레이들(352, 354) 사이에 공유되는데, 그 이유는 행 디코더(349)가 메모리 어레이들(352, 354) 둘 모두 내의 워드 라인들을 제어하기 때문이다(즉, 행 디코더(349)에 의해 구동되는 워드 라인들이 공유된다). 행 디코더들(348, 349)은 메모리 어레이(352) 내의 짝수 워드 라인들이 행 디코더(348)에 의해 구동되고 메모리 어레이(352) 내의 홀수 워드 라인들이 행 디코더(349)에 의해 구동되도록 분할될 수 있다. 열 디코더들(344, 346)은 메모리 어레이(352) 내의 짝수 비트 라인들이 열 디코더(346)에 의해 제어되고 메모리 어레이(352) 내의 홀수 비트 라인들이 열 디코더(344)에 의해 구동되도록 분할될 수 있다. 열 디코더(344)에 의해 제어되는 선택된 비트 라인들은 판독/기입 회로들(340)에 전기적으로 결합될 수 있다. 열 디코더(346)에 의해 제어되는 선택된 비트 라인들은 판독/기입 회로들(342)에 전기적으로 결합될 수 있다. 열 디코더들이 분할될 때 판독/기입 회로들을 판독 /기입 회로들(340, 342)로 분할하는 것은 메모리 베이의 더 효율적인 레이아웃을 가능하게 할 수 있다.
일 실시예에서, 메모리 어레이들(352, 354)은 지지 기판에 수평인 수평 평면 내에 배향된 메모리 층들을 포함할 수 있다. 다른 실시예에서, 메모리 어레이들(352, 354)은 지지 기판에 대해 수직인 수직 평면(즉, 수직 평면은 지지 기판에 수직임) 내에 배향된 메모리 층들을 포함할 수 있다. 이 경우, 메모리 어레이들의 비트 라인들은 수직 비트 라인들을 포함할 수 있다.
도 2는 제1 메모리 레벨(218) 위에 위치된 제2 메모리 레벨(220)을 포함하는 모놀리식 3차원 메모리 어레이(201)의 일부의 일 실시예를 도시한다. 메모리 어레이(201)는 도 1e의 메모리 어레이(301)에 대한 구현의 일례이다. 비트 라인들(206, 210)은 제1 방향으로 배열되고, 워드 라인들(208)은 제1 방향에 수직인 제2 방향으로 배열된다. 도시된 바와 같이, 제1 메모리 레벨(218)의 상부 도체들은 제1 메모리 레벨 위에 위치된 제2 메모리 레벨(220)의 하부 도체들로서 사용될 수 있다. 추가적인 메모리 셀들의 층들을 갖는 메모리 어레이에서, 대응하는 추가적인 비트 라인들 및 워드 라인들의 층들이 존재할 것이다.
도 2에 도시된 바와 같이, 메모리 어레이(201)는 복수의 메모리 셀(200)을 포함한다. 메모리 셀들(200)은 재기입 가능 메모리 셀들을 포함할 수 있다. 메모리 셀들(200)은 비휘발성 메모리 셀들 또는 휘발성 메모리 셀들을 포함할 수 있다. 제1 메모리 레벨(218)과 관련하여, 메모리 셀들(200)의 제1 부분은 비트 라인들(206)과 워드 라인들(208) 사이에 있고 그들에 접속된다. 제2 메모리 레벨(220)과 관련하여, 메모리 셀들(200)의 제2 부분은 비트 라인들(210)과 워드 라인들(208) 사이에 있고 그들에 접속된다. 일 실시예에서, 각각의 메모리 셀은 조종 요소(예를 들어, 다이오드) 및 메모리 요소(즉, 상태 변화 요소)를 포함한다. 일례에서, 제1 메모리 레벨(218)의 다이오드들은 화살표 A1에 의해 표시된 바와 같이 상향 다이오드들일 수 있는 반면(예를 들어, 다이오드들의 저부에 p 영역들을 가짐), 제2 메모리 레벨(220)의 다이오드들은 화살표 A2에 의해 표시된 바와 같이 하향 다이오드들일 수 있거나(예를 들어, 다이오드들의 저부에 n 영역들을 가짐), 그 반대일 수 있다. 다른 실시예에서, 각각의 메모리 셀은 상태 변화 요소를 포함하고 조종 요소를 포함하지 않는다. 메모리 셀로부터의 다이오드(또는 다른 조종 요소)의 부존재는 메모리 어레이의 제조와 연관된 프로세스 복잡성 및 비용을 감소시킬 수 있다.
일 실시예에서, 도 2의 메모리 셀들(200)은 가역 저항-스위칭 요소를 포함하는 재기입 가능 비휘발성 메모리 셀들을 포함할 수 있다. 가역 저항-스위칭 요소는 2개 이상의 상태 사이에서 가역적으로 스위칭될 수 있는 저항을 갖는 가역 저항-스위칭 재료를 포함할 수 있다. 일 실시예에서, 가역 저항-스위칭 재료는 금속 산화물(예를 들어, 2원 금속 산화물)을 포함할 수 있다. 금속 산화물은 니켈 산화물 또는 하프늄 산화물을 포함할 수 있다. 다른 실시예에서, 가역 저항-스위칭 재료는 상변화 재료를 포함할 수 있다. 상변화 재료는 칼코게나이드 재료를 포함할 수 있다. 일부 경우들에서, 재기입 가능 비휘발성 메모리 셀들은 저항성 RAM(ReRAM) 디바이스들을 포함할 수 있다.
도 3은 제2 메모리 레벨(410) 아래에 위치된 제1 메모리 레벨(412)을 포함하는 모놀리식 3차원 메모리 어레이(416)의 일부의 일 실시예를 도시한다. 메모리 어레이(416)는 도 1e의 메모리 어레이(301)에 대한 구현의 일례이다. 도시된 바와 같이, 로컬 비트 라인들(LBL11-LBL33)은 제1 방향(즉, 수직 방향)으로 배열되고, 워드 라인들(WL10-WL23)은 제1 방향에 수직인 제2 방향으로 배열된다. 모놀리식 3차원 메모리 어레이 내의 수직 비트 라인들의 이러한 배열은 수직 비트 라인 메모리 어레이의 일 실시예이다. 도시된 바와 같이, 각각의 로컬 비트 라인과 각각의 워드 라인의 교점 사이에 특정 메모리 셀이 배치된다(예를 들어, 메모리 셀(M111)이 로컬 비트 라인(LBL11)과 워드 라인(WL10) 사이에 배치된다). 일례에서, 특정 메모리 셀은 플로팅 게이트 디바이스 또는 전하 포획 디바이스(예를 들어, 실리콘 질화물 재료를 사용함)를 포함할 수 있다. 다른 예에서, 특정 메모리 셀은 가역 저항-스위칭 재료, 금속 산화물, 상변화 재료 또는 ReRAM 재료를 포함할 수 있다. 글로벌 비트 라인들(GBL1-GBL3)은 제1 방향 및 제2 방향 둘 모두에 수직인 제3 방향으로 배열된다. 비트 라인 선택 디바이스들의 세트(예를 들어, Q11-Q31)는 로컬 비트 라인들의 세트(예를 들어, LBL11-LBL31)를 선택하는 데 사용될 수 있다. 도시된 바와 같이, 비트 라인 선택 디바이스들(Q11-Q31)은 로컬 비트 라인들(LBL11-LBL31)을 선택하는 데, 그리고 행 선택 라인(SG1)을 사용하여 로컬 비트 라인들(LBL11-LBL31)을 글로벌 비트 라인들(GBL1-GBL3)에 접속하는 데 사용된다. 유사하게, 비트 라인 선택 디바이스들(Q12-Q32)은 행 선택 라인(SG2)을 사용하여 로컬 비트 라인들(LBL12-LBL32)을 글로벌 비트 라인들(GBL1-GBL3)에 선택적으로 접속하는 데 사용되고, 비트 라인 선택 디바이스들(Q13-Q33)은 행 선택 라인(SG3)을 사용하여 로컬 비트 라인들(LBL13-LBL33)을 글로벌 비트 라인들(GBL1-GBL3)에 선택적으로 접속하는 데 사용된다.
도 3을 참조하면, 로컬 비트 라인당 단일 비트 라인 선택 디바이스만이 사용됨에 따라, 특정 글로벌 비트 라인의 전압만이 대응하는 로컬 비트 라인에 인가될 수 있다. 따라서, 제1 세트의 로컬 비트 라인들(예를 들어, LBL11-LBL31)이 글로벌 비트 라인들(GBL1-GBL3)로 바이어싱될 때, 다른 로컬 비트 라인들(예를 들어, LBL12-LBL32, LBL13-LBL33)이 또한 동일한 글로벌 비트 라인들(GBL1-GBL3)로 구동되거나 플로팅되어야 한다. 일 실시예에서, 메모리 동작 동안, 메모리 어레이 내의 모든 로컬 비트 라인들은 글로벌 비트 라인들 각각을 하나 이상의 로컬 비트 라인에 접속함으로써 선택되지 않은 비트 라인 전압으로 먼저 바이어싱된다. 로컬 비트 라인들이 선택되지 않은 비트 라인 전압으로 바이어싱된 후에, 제1 세트의 로컬 비트 라인들(LBL11-LBL31)만이 글로벌 비트 라인들(GBL1-GBL3)을 통해 하나 이상의 선택된 비트 라인 전압으로 바이어싱되는 반면, 다른 로컬 비트 라인들(예를 들어, LBL12-LBL32, LBL13-LBL33)은 플로팅된다. 하나 이상의 선택된 비트 라인 전압은 예를 들어 판독 동작 동안의 하나 이상의 판독 전압 또는 프로그래밍 동작 동안의 하나 이상의 프로그래밍 전압과 대응할 수 있다.
일 실시예에서, 메모리 어레이(416)와 같은 수직 비트 라인 메모리 어레이는 수직 비트 라인들을 따른 메모리 셀들의 수에 비해 워드 라인들을 따른 더 많은 수의 메모리 셀을 포함한다(예를 들어, 워드 라인을 따른 메모리 셀들의 수는 비트 라인을 따른 메모리 셀들의 수의 10배보다 많을 수 있다). 일례에서, 각각의 비트 라인을 따른 메모리 셀들의 수는 16개 또는 32개일 수 있는 반면, 각각의 워드 라인을 따른 메모리 셀들의 수는 2048개이거나 4096개보다 많을 수 있다.
도 4는 비휘발성 메모리 재료의 수직 스트립들을 포함하는 모놀리식 3차원 메모리 어레이의 일부의 일 실시예를 도시한다. 도 4에 도시된 물리적 구조는 도 3에 도시된 모놀리식 3차원 메모리 어레이의 일부에 대한 일 구현을 포함할 수 있다. 비휘발성 메모리 재료의 수직 스트립들은 기판에 수직인 방향으로(예를 들어, Z 방향으로) 형성될 수 있다. 비휘발성 메모리 재료(414)의 수직 스트립은 예를 들어 수직 산화물 층, 수직 금속 산화물 층(예를 들어, 니켈 산화물 또는 하프늄 산화물), 상변화 재료의 수직 층, 또는 수직 전하 포획 층(예를 들어, 실리콘 질화물의 층)을 포함할 수 있다. 재료의 수직 스트립은 복수의 메모리 셀 또는 디바이스에 의해 사용될 수 있는 재료의 단일 연속 층을 포함할 수 있다. 일례에서, 비휘발성 메모리 재료(414)의 수직 스트립의 부분들은 WL12와 LBL13 사이의 단면과 연관된 제1 메모리 셀의 일부 및 WL22와 LBL13 사이의 단면과 연관된 제2 메모리 셀의 일부를 포함할 수 있다. 일부 경우들에서, LBL13과 같은 수직 비트 라인은 수직 구조(예를 들어, 직사각형 프리즘, 원통 또는 기둥)를 포함할 수 있고, 비휘발성 재료는 수직 구조를 완전히 또는 부분적으로 둘러쌀 수 있다(예를 들어, 수직 구조의 측면들을 둘러싸는 상변화 재료의 컨포멀 층). 도시된 바와 같이, 수직 비트 라인들 각각은 선택 트랜지스터를 통해 글로벌 비트 라인들의 세트 중 하나에 접속될 수 있다. 선택 트랜지스터는 MOS디바이스(예를 들어, NMOS디바이스) 또는 수직 박막 트랜지스터(TFT)를 포함할 수 있다.
도 5는 도 4에 도시된 수직 배향 선택 디바이스들을 사용하는 메모리 구조의 단면도를 도시한다. 도 5의 메모리 구조는 메모리 요소들의 연속 메시 어레이를 포함할 수 있는데, 그 이유는 비트 라인들의 양측에 접속된 메모리 요소들 및 워드 라인들의 양측에 접속된 메모리 요소들이 있기 때문이다. 도 5의 저부에, 실리콘 기판이 도시되어 있다. 실리콘 기판의 표면 위에 ML-0, ML-1 및 ML-2를 포함한 다양한 금속 라인들이 구현된다. ML-2의 라인(526)은 각자의 글로벌 비트 라인(GBL)으로서의 역할을 한다. 기둥 선택 층은 2개의 산화물 층(520)을 포함하며, 이때 이들 사이에 게이트 재료 층(522)이 샌드위치된다. 산화물 층들(520)은 SiO2일 수 있다. 글로벌 비트 라인으로서의 역할을 하는 금속 라인 ML-2(526)는 텅스텐, 또는 티타늄 질화물 접착 층 상의 텅스텐, 또는 티타늄 질화물 접착 층 상의 텅스텐 상의 n+ 폴리실리콘의 샌드위치를 포함한 임의의 적합한 재료로 구현될 수 있다. 게이트 재료(522)는 폴리실리콘, 티타늄 질화물, 탄탈륨 질화물, 니켈 규화물, 또는 임의의 다른 적합한 재료일 수 있다. 게이트 재료(522)는 행 선택 라인들(580, 582, 584, 586, 588, 590)로서 도 5에 라벨링되는 행 선택 라인들(SGx)(예를 들어, 도 4의 SG1, SG2, ...)을 구현한다.
메모리 층은 (N+ 폴리실리콘을 포함하는) 수직 비트 라인들(530)의 세트를 포함한다. 수직 비트 라인들(530) 사이에 교번하는 산화물 층들(534) 및 워드 라인 층들(536)이 산재된다. 일 실시예에서, 워드 라인들은 TiN으로 제조된다. 수직 비트 라인들(530)과 교번하는 산화물 층들(536) 및 워드 라인 층들(536)의 스택들 사이에 가역 저항 스위칭 재료(532)의 수직 배향 층들이 있다. 일 실시예에서, 가역 저항 스위칭 재료는 하프늄 산화물(HfO2)로 제조된다. 다른 실시예에서, 가역 저항 스위칭 재료(532)는 비정질 실리콘 층(예를 들어, Si 장벽 층) 및 티타늄 산화물 층(예를 들어, TiO2 스위칭 층)을 포함할 수 있다. 박스(540)는 워드 라인(536)과 수직 비트 라인(530) 사이에 샌드위치된 가역 저항 스위칭 재료(532)를 포함하는 하나의 예시적인 메모리 요소를 도시한다. 각각의 수직 비트 라인(530) 바로 아래에 수직 배향 선택 디바이스들(504)이 있으며, 이들 각각은 (하나의 예시적인 실시예에서) n+/p-/n+ TFT를 포함한다. 수직 배향 선택 디바이스들(504) 각각은 각각의 측면에 산화물 층들(505)을 갖는다. 도 5는 또한 n+ 폴리실리콘 층(524)을 도시한다. 도시된 바와 같이, 수직 배향 선택 디바이스들(504)의 npn TFT는 글로벌 비트 라인(GBL)(층 526)을 수직 비트 라인들(530) 중 임의의 것과 접속하는 데 사용될 수 있다.
더욱이, 도 5는 각각이 다수의 워드 라인의 스택 아래에 있는, 게이트 재료 층(522) 내의 6개의 행 선택 라인(SGx)(580, 582, 584, 586, 588, 590)을 도시한다. 행 선택 라인들(580, 582, 584, 586, 588, 590) 각각은 기판 내에 있지 않고 그 위에 있는 2개의 수직 배향 선택 디바이스(504) 사이에 위치된다. 각각의 행 선택 라인은 2개의 이웃하는 수직 배향 선택 디바이스(504) 중 어느 하나에 대한 게이트 신호로서의 역할을 할 수 있으며; 이에 따라 수직 배향 선택 디바이스들(504)은 더블 게이팅된다고 한다. 각각의 수직 배향 선택 디바이스(504)는 이 실시예에서 2개의 상이한 행 선택 라인에 의해 제어될 수 있다. 각각의 비트 라인 기둥의 베이스 부분에 통합된 수직 배향 선택 디바이스들의 일 태양은 2개의 인접한 수직 배향 선택 디바이스가 동일한 게이트 영역을 공유하는 것이다. 이것은 수직 배향 선택 디바이스들이 서로 더 가까워질 수 있게 한다.
일부 실시예들에서, 워드 라인 층들 및 유전체 층들의 교번하는 스택을 통해 먼저 에칭하여(예를 들어, 산화물 층들에 의해 분리된 TiN 또는 폴리실리콘의 층들을 통해 에칭하여) 복수의 메모리 홀을 형성함으로써 메모리 어레이의 일부가 형성될 수 있다. 복수의 메모리 홀은 직사각형, 정사각형 또는 원통형 홀들을 포함할 수 있다. 복수의 메모리 홀은 건식 에칭, 습식 화학 에칭, 플라즈마 에칭 또는 반응성 이온 에칭(RIE)과 같은 다양한 에칭 기술들을 이용하여 재료를 패터닝한 다음 제거함으로써 형성될 수 있다. 복수의 메모리 홀이 생성된 후에, 복수의 메모리 홀 내에 수직 기둥들을 형성하기 위한 층들이 퇴적될 수 있다. 수직 기둥들의 층들은 화학 증착(CVD), 물리 증착(PVD) 또는 원자층 증착(ALD)과 같은 다양한 퇴적 기술들을 이용하여 퇴적될 수 있다.
도 6a는 NAND 스트링(90)의 일 실시예를 도시한다. 도 6b는 대응하는 회로도를 사용하여 도 6a의 NAND 스트링의 일 실시예를 도시한다. 도시된 바와 같이, NAND 스트링(90)은 제1 선택 게이트(470)(즉, 드레인측 선택 게이트)와 제2 선택 게이트(471)(즉, 소스측 선택 게이트) 사이에 직렬로 4개의 트랜지스터(472-475)를 포함한다. 선택 게이트(470)는 NAND 스트링(90)을 비트 라인(426)에 접속하고, 적절한 전압을 선택 라인(SGD)에 인가함으로써 제어된다. 이 경우, 비트 라인(426)은 NAND 스트링의 드레인측 단부에 직접 접속된다. 선택 게이트(471)는 NAND 스트링(90)을 소스 라인(428)에 접속하고, 적절한 전압을 선택 라인(SGS)에 인가함으로써 제어된다. 이 경우, 소스 라인(428)은 NAND 스트링(90)의 소스측 단부에 직접 접속된다. 트랜지스터들(472-475)의 게이트들은 워드 라인들(WL3, WL2, WL1, WL0)에 각각 접속된다.
도 6a 및 도 6b는 NAND 스트링 내의 4개의 플로팅 게이트 트랜지스터를 도시하지만, 4개의 플로팅 게이트 트랜지스터의 사용은 단지 예로서 제공된다는 점에 유의한다. NAND 스트링은 4개보다 적거나 많은 플로팅 게이트 트랜지스터(또는 메모리 셀)를 가질 수 있다. 예를 들어, 일부 NAND 스트링들은 16개의 메모리 셀, 32개의 메모리 셀, 64개의 메모리 셀, 128개의 메모리 셀 등을 포함할 수 있다. 본 명세서에서의 논의는 NAND 스트링 내의 임의의 특정 수의 메모리 셀로 제한되지 않는다. 일 실시예는 66개의 메모리 셀을 갖는 NAND 스트링들을 사용하며, 여기서 64개의 메모리 셀은 데이터를 저장하는 데 사용되고, 메모리 셀들 중 2개는 그들이 데이터를 저장하지 않으므로 더미 메모리 셀들로 지칭된다.
NAND 플래시 메모리 구조를 이용하는 플래시 메모리 시스템을 위한 전형적인 아키텍처는 메모리 블록 내에 복수의 NAND 스트링을 포함한다. 메모리 블록은 소거의 단위를 포함할 수 있다. 일부 경우들에는, 메모리 블록 내의 NAND 스트링들은 공통 웰(예컨대, p 웰)을 공유할 수 있다. 각각의 NAND 스트링은 (예컨대, 선택 라인(SGS)에 의해 제어되는) 그의 소스측 선택 게이트에 의해 공통 소스 라인에 접속되고 (예컨대, 선택 라인(SGD)에 의해 제어되는) 그의 드레인측 선택 게이트에 의해 그의 연관된 비트 라인에 접속될 수 있다. 전형적으로, 각각의 비트 라인은 워드 라인들에 수직인 방향으로 그의 연관된 NAND 스트링의 상부에서(또는 그 위로) 연장되고, 감지 증폭기에 접속된다.
일부 실시예들에서, 프로그래밍 동작 동안, 프로그래밍되지 않을 저장 요소들(예컨대, 타겟 데이터 상태로의 프로그래밍을 이전에 완료한 저장 요소들)은 연관된 채널 영역들을 부스팅(예컨대, 워드 라인 결합을 통해 채널 영역들을 자체-부스팅)함으로써 프로그래밍이 금지되거나 록아웃(lock out)될 수 있다. 선택되지 않은 저장 요소(또는 선택되지 않은 NAND 스트링)는 그것이 프로그래밍 동작의 주어진 프로그래밍 반복 동안에 프로그래밍이 금지되거나 록아웃되므로 금지된 또는 록아웃된 저장 요소(또는 금지된 NAND 스트링)로 지칭될 수 있다.
도 6c는 복수의 NAND 스트링을 포함하는 메모리 블록의 일 실시예를 도시한다. 도시된 바와 같이, 각각의 NAND 스트링은 (Y+1)개의 메모리 셀을 포함한다. 각각의 NAND 스트링은 드레인측 선택 신호(SGD)에 의해 제어되는 드레인측 선택 게이트를 통해 드레인측의 (X+1)개의 비트 라인 중 하나의 비트 라인(즉, 비트 라인들(BL0-BLX) 중 하나의 비트 라인)에 접속된다. 각각의 NAND 스트링은 소스측 선택 신호(SGS)에 의해 제어되는 소스측 선택 게이트를 통해 소스 라인(소스)에 접속된다. 일 실시예에서, 소스측 선택 신호(SGS)에 의해 제어되는 소스측 선택 게이트 및 드레인측 선택 신호(SGD)에 의해 제어되는 드레인측 선택 게이트는 플로팅 게이트들을 갖지 않는 트랜지스터들 또는 플로팅 게이트 구조를 포함하는 트랜지스터들을 포함할 수 있다.
일 실시예에서, 프로그래밍 동작 동안, NAND 플래시 메모리 셀과 같은 메모리 셀을 프로그래밍할 때, 프로그램 전압이 메모리 셀의 제어 게이트에 인가될 수 있고 대응하는 비트 라인이 접지될 수 있다. 이러한 프로그래밍 바이어스 조건들은 전자들이 필드 보조 전자 터널링(field-assisted electron tunneling)을 통해 플로팅 게이트에 주입되게 할 수 있으며, 이에 의해 메모리 셀의 임계 전압을 상승시킬 수 있다. 프로그램 동작 동안에 제어 게이트에 인가되는 프로그램 전압은 일련의 펄스들로서 인가될 수 있다. 일부 경우들에서, 프로그래밍 펄스들의 크기는 미리 결정된 스텝 크기만큼 각각의 연속적인 펄스에 따라 증가될 수 있다. 프로그래밍 펄스들 사이에서, 하나 이상의 검증 동작이 수행될 수 있다. 프로그래밍 동작 동안, 그들의 의도된 프로그래밍 상태들에 도달한 메모리 셀들은 프로그램 금지된 메모리 셀들의 채널 영역들을 부스팅함으로써 프로그래밍이 록아웃 및 금지될 수 있다.
일부 실시예들에서, 검증 동작들 및/또는 판독 동작들 동안, 선택된 워드 라인은 전압에 접속(또는 바이어싱)될 수 있으며, 이 전압의 레벨은 특정 메모리 셀의 임계 전압이 그러한 레벨에 도달하였는지를 결정하기 위하여 각각의 판독 및 검증 동작에 대하여 지정된다. 워드 라인 전압을 인가한 후에, 메모리 셀의 전도 전류는 메모리 셀이 워드 라인에 인가된 전압에 응답하여 충분한 양의 전류를 전도하였는지를 결정하기 위하여 측정(또는 감지)될 수 있다. 전도 전류가 소정 값보다 큰 것으로 측정되는 경우, 메모리 셀이 턴온되었고 워드 라인에 인가된 전압이 메모리 셀의 임계 전압보다 크다고 가정된다. 전도 전류가 소정 값보다 큰 것으로 측정되지 않은 경우, 메모리 셀이 턴온되지 않았고 워드 라인에 인가된 전압이 메모리 셀의 임계 전압보다 크지 않다고 가정된다.
판독 또는 검증 동작 동안 메모리 셀의 전도 전류를 측정하는 몇 가지 방법이 있다. 일례에서, 메모리 셀의 전도 전류는 그것이 감지 증폭기 내의 전용 커패시터를 방전시키거나 충전시키는 레이트에 의해 측정될 수 있다. 다른 예에서, 선택된 메모리 셀의 전도 전류는 메모리 셀을 포함한 NAND 스트링이 대응하는 비트 라인 상의 전압을 방전시킬 수 있게 한다(또는 못한다). 비트 라인의 전압(또는 감지 증폭기 내의 전용 커패시터 양단의 전압)은 비트 라인이 특정 양만큼 방전되었는지 여부를 결정하기 위해 소정 기간 후에 측정될 수 있다.
일부 경우들에서, 판독 동작 또는 감지 동작 동안, 소스측 선택 신호(SGS)는 특정 전압(예를 들어, 7V 또는 10V)으로 설정되어, 소스 라인(소스)에 인가되는 전압을 그의 게이트들이 WL0 또는 소스측 선택 게이트에 가장 가까운 워드 라인에 접속되는 플로팅 게이트 트랜지스터들의 소스 접합에 전달할 수 있다.
도 6d는 셀당 3 비트 메모리 셀(즉, 메모리 셀은 3 비트의 데이터를 저장할 수 있음)에 대한 가능한 임계 전압 분포들(또는 데이터 상태들)의 일 실시예를 도시한다. 그러나, 다른 실시예들은 (예컨대, 메모리 셀당 4 비트 이상의 데이터와 같은) 메모리 셀당 3 비트 초과 또는 미만의 데이터를 사용할 수 있다. (검증과 함께) 성공적인 프로그래밍 프로세스의 종료 시에, 메모리 페이지 또는 메모리 블록 내의 메모리 셀들의 임계 전압들은, 적절한 바에 따라, 프로그래밍된 메모리 셀들에 대한 하나 이상의 임계 전압 분포 내에 또는 소거된 메모리 셀들에 대한 임계 전압들의 분포 내에 있어야 한다.
도시된 바와 같이, 각각의 메모리 셀은 3 비트의 데이터를 저장할 수 있으며; 그에 따라 8개의 유효 데이터 상태 S0-S7이 있다. 일 실시예에서, 데이터 상태 S0은 0 볼트 아래이고, 데이터 상태 S1-S7은 0 볼트 위이다. 다른 실시예들에서, 모든 8개의 데이터 상태는 0 볼트 위이거나, 다른 배열들이 구현될 수 있다. 일 실시예에서, 임계 전압 분포 S0은 분포 S1-S7보다 넓다.
각각의 데이터 상태 S0-S7은 메모리 셀에 저장된 3개의 비트에 대한 고유 값에 대응한다. 일 실시예에서, S0=111, S1=110, S2=101, S3=100, S4=011, S5=010, S6=001, 및 S7=000이다. 상태 S0-S7로의 데이터의 다른 매핑들이 또한 사용될 수 있다. 일 실시예에서, 메모리 셀에 저장되는 데이터의 비트들 모두가 동일한 논리 페이지에 저장된다. 다른 실시예들에서, 메모리 셀에 저장되는 데이터의 각각의 비트는 상이한 페이지들에 대응한다. 따라서, 3 비트의 데이터를 저장하는 메모리 셀은 제1 페이지, 제2 페이지 및 제3 페이지에 데이터를 포함할 것이다. 일부 실시예들에서, 동일한 워드 라인에 접속된 메모리 셀들 모두가 데이터의 동일한 3개의 페이지에 데이터를 저장할 것이다. 일부 실시예들에서, 워드 라인에 접속된 메모리 셀들은 (예컨대, 홀수 및 짝수 비트 라인들에 의해) 페이지들의 상이한 세트들로 그룹핑될 수 있다.
일부 예시적인 구현들에서, 메모리 셀들은 상태 S0으로 소거될 것이다. 상태 S0으로부터, 메모리 셀들은 상태 S1-S7 중 임의의 것으로 프로그래밍될 수 있다. 프로그래밍은 상승하는 크기들을 갖는 펄스들의 세트를 메모리 셀들의 제어 게이트들에 인가함으로써 수행될 수 있다. 펄스들 사이에서, 프로그래밍되는 메모리 셀들이 그들의 타겟 임계 전압에 도달했는지를 결정하기 위해 검증 동작들의 세트가 수행될 수 있다(예를 들어, 검증 레벨 Vv1, Vv2, Vv3, Vv4, Vv5, Vv6, Vv7을 사용하여). 상태 S1로 프로그래밍되는 메모리 셀들은 그들의 임계 전압이 Vv1에 도달하였는지를 알기 위해 테스트될 것이다. 상태 S2로 프로그래밍되는 메모리 셀들은 그들의 임계 전압이 Vv2에 도달하였는지를 알기 위해 테스트될 것이다. 상태 S3으로 프로그래밍되는 메모리 셀들은 그들의 임계 전압이 Vv3에 도달하였는지를 알기 위해 테스트될 것이다. 상태 S4로 프로그래밍되는 메모리 셀들은 그들의 임계 전압이 Vv4에 도달하였는지를 알기 위해 테스트될 것이다. 상태 S5로 프로그래밍되는 메모리 셀들은 그들의 임계 전압이 Vv5에 도달하였는지를 알기 위해 테스트될 것이다. 상태 S6으로 프로그래밍되는 메모리 셀들은 그들의 임계 전압이 Vv6에 도달하였는지를 알기 위해 테스트될 것이다. 상태 S7로 프로그래밍되는 메모리 셀들은 그들의 임계 전압이 Vv7에 도달하였는지를 알기 위해 테스트될 것이다.
3 비트의 데이터를 저장하는 메모리 셀들을 판독할 때, 메모리 셀들이 어느 상태에 있는지를 결정하기 위해 판독 비교 포인트 Vr1, Vr2, Vr3, Vr4, Vr5, Vr6 및 Vr7에서 다수의 판독이 수행될 것이다. 메모리 셀이 Vr1에 응답하여 턴온되면, 그것은 상태 S0에 있다. 메모리 셀이 Vr2에 응답하여 턴온되지만 Vr1에 응답하여 턴온되지 않으면, 그것은 상태 S1에 있다. 메모리 셀이 Vr3에 응답하여 턴온되지만 Vr2에 응답하여 턴온되지 않으면, 그것은 상태 S2에 있다. 메모리 셀이 Vr4에 응답하여 턴온되지만 Vr3에 응답하여 턴온되지 않으면, 그것은 상태 S3에 있다. 메모리 셀이 Vr5에 응답하여 턴온되지만 Vr4에 응답하여 턴온되지 않으면, 그것은 상태 S4에 있다. 메모리 셀이 Vr6에 응답하여 턴온되지만 Vr5에 응답하여 턴온되지 않으면, 그것은 상태 S5에 있다. 메모리 셀이 Vr7에 응답하여 턴온되지만 Vr6에 응답하여 턴온되지 않으면, 그것은 상태 S6에 있다. 메모리 셀이 Vr7에 응답하여 턴온되지 않으면, 그것은 상태 S7에 있다.
도 7a는 4개의 NAND 스트링(705-708)의 일 실시예를 도시한다. NAND 스트링들 각각은 NAND 스트링의 제1 부분(예를 들어, 메모리 셀 트랜지스터들(704)의 제1 계층과 대응함), NAND 스트링의 제2 부분(예를 들어, 메모리 셀 트랜지스터들(702)의 제2 계층과 대응함), 및 NAND 스트링의 제1 부분과 NAND 스트링의 제2 부분 사이에 배열된 계층 선택 게이트 트랜지스터(703)를 포함한다. 계층 선택 게이트 트랜지스터(703)는 NMOS 트랜지스터의 채널과 NMOS 트랜지스터의 게이트 사이에 전하 포획 층을 갖지 않는 NMOS 트랜지스터를 포함할 수 있다.
일부 실시예들에서, 메모리 셀 트랜지스터들의 2개의 계층 사이의 전기적 격리는 전용 계층 선택 게이트 트랜지스터를 비전도 상태로 설정하는 대신에 더미 워드 라인들(DWL1, DWL0)을 바이어싱함으로써 수행될 수 있다(예를 들어, 계층 선택 게이트 트랜지스터들은 NAND 스트링들로부터 제거되거나 생략될 수 있다). NAND 스트링의 제1 부분은 워드 라인(WL0-WL47)과 대응하는 메모리 셀 트랜지스터들, 계층 선택 게이트 트랜지스터(703)와 워드 라인(WL47)에 접속된 메모리 셀 트랜지스터 사이에 배열되는 더미 워드 라인(DWL0)에 접속된 메모리 셀 트랜지스터, 소스측 상의 더미 워드 라인(WLDS1, WLDS0)에 접속되고, 워드 라인(WL0)에 접속된 메모리 셀 트랜지스터와 소스측 선택 게이트 라인(SGS)에 의해 제어되는 소스측 선택 게이트 사이에 배열된 메모리 셀 트랜지스터들, 및 소스측 선택 게이트 라인들(SGS, SGSB)에 의해 제어되는 소스측 선택 게이트들을 포함한다. NAND 스트링의 제2 부분은 워드 라인(WL48-WL95)과 대응하는 메모리 셀 트랜지스터들, 더미 워드 라인(DWL1)에 접속되고, 계층 선택 게이트 트랜지스터(703)와 워드 라인(WL48)에 접속된 메모리 셀 트랜지스터 사이에 배열된 메모리 셀 트랜지스터, 드레인측 상의 더미 워드 라인(DD1, DD0)에 접속되고, 워드 라인(WL95)에 접속된 메모리 셀 트랜지스터와 SGD0에 접속된 드레인측 선택 게이트 사이에 배열된 메모리 셀 트랜지스터들, 및 SGD0-SGD2에 의해 제어되는 드레인측 선택 게이트들을 포함한다. 도 7a에 도시된 바와 같이, 소스 라인(SL_0)은 NAND 스트링들(705-706)에 대한 소스측 접속들을 포함하고, 소스 라인(SL_1)은 NAND 스트링들(707-708)에 대한 소스측 접속들을 포함한다. 소스 라인(SL_0)은 제1 매립 소스 라인과 대응할 수 있고, 소스 라인(SL_1)은 제1 매립 소스 라인으로부터 전기적으로 격리되는 제2 매립 소스 라인과 대응할 수 있다.
일 실시예에서, 워드 라인들(WL48-WL95)에 접속된 메모리 셀 트랜지스터들과 대응하는 메모리 셀 트랜지스터들(702)의 제2 계층 내의 메모리 셀들(701)을 소거하기 위한 소거 동작 동안, 워드 라인들(WL48-WL95)은 VSS 또는 0V로 설정될 수 있고, NAND 스트링(705)에 접속된 비트 라인은 소거 전압으로(예를 들어, 18V 내지 23V의 전압으로) 설정될 수 있고, 드레인측 선택 게이트 라인들(SGD0-SGD2)은 소거 전압 이하의 전압으로(예를 들어, 11V 내지 17V의 전압으로) 설정될 수 있고, 워드 라인들(WL0-WL47)은 플로팅되거나 0V로 설정될 수 있고, 소스측 선택 게이트 라인들(SGS, SGSB)은 0V로 설정될 수 있고, 소스 라인(SL_0)은 0V로 설정될 수 있다. 메모리 셀들(701)에 대한 소거 동작 동안, 계층 선택 게이트 트랜지스터(703)는 비전도 상태로 설정될 수 있다. 계층 선택 게이트 트랜지스터(703)가 생략되는 경우에, 더미 워드 라인들(DWL1, DWL0)에 의해 제어되는 메모리 셀 트랜지스터들은 메모리 셀들(701)이 소거되는 동안 비전도 상태로 설정될 수 있다.
다른 실시예에서, 워드 라인들(WL0-WL47)에 접속된 메모리 셀 트랜지스터들과 대응하는 메모리 셀 트랜지스터들(704)의 제1 계층 내의 메모리 셀들(700)을 소거하기 위한 소거 동작 동안, 워드 라인들(WL0-WL47)은 VSS 또는 0V로 설정될 수 있고, NAND 스트링(705)에 접속된 비트 라인은 VSS 또는 0V로 설정될 수 있고, 드레인측 선택 게이트 라인들(SGD0-SGD2)은 0V로 설정될 수 있고, 워드 라인들(WL48-WL95)은 플로팅되거나 0V로 설정될 수 있고, 소스측 선택 게이트 라인들(SGS, SGSB)은 16V로 설정될 수 있고, 소스 라인(SL_1)은 0V로 설정될 수 있고, 소스 라인(SL_0)은 소거 전압(예를 들어, 22V 또는 23V)으로 설정될 수 있다. 메모리 셀들(700)에 대한 소거 동작 동안, 계층 선택 게이트 트랜지스터(703)는 비전도 상태로 설정될 수 있다. 계층 선택 게이트 트랜지스터(703)가 생략되는 경우에, 더미 워드 라인들(DWL1, DWL0)에 의해 제어되는 메모리 셀 트랜지스터들은 메모리 셀들(700)이 소거되는 동안 비전도 상태로 설정될 수 있다.
도 7b는 NAND 스트링들의 4개의 그룹을 포함하는 NAND 구조의 일 실시예를 도시한다. NAND 스트링들의 4개의 그룹 각각은 4개의 NAND 스트링을 포함한다. NAND 스트링들의 제1 그룹은 제1 NAND 스트링(775)을 포함하고, NAND 스트링들의 제2 그룹은 제2 NAND 스트링(776)을 포함한다. NAND 스트링들의 제3 그룹은 제3 NAND 스트링(773)을 포함하고, NAND 스트링들의 제4 그룹은 제4 NAND 스트링(774)을 포함한다. 도시된 바와 같이, 비트 라인(779)이 제1 NAND 스트링(775), 제2 NAND 스트링(776), 제3 NAND 스트링(773) 및 제4 NAND 스트링(774)에 접속된다. 제1 NAND 스트링(775)은 3개의 SGD 드레인측 선택 게이트 라인과 대응하는 3개의 드레인측 선택 게이트 트랜지스터, DD0 및 DD1 라인들과 대응하는 4개의 드레인측 더미 워드 라인 트랜지스터, 96개의 워드 라인과 대응하는 96개의 메모리 셀 트랜지스터, 96개의 메모리 셀 트랜지스터의 중앙에 위치되어 48개의 메모리 셀 트랜지스터의 상부 계층을 48개의 메모리 셀 트랜지스터의 하부 계층으로부터 격리시키고, DWU0 및 DWL0 라인들에 의해 구동되는 더미 워드 라인 트랜지스터들(DWU0 및 DWL0 라인들은 계층 선택 게이트 트랜지스터(703)가 생략된 도 7a의 DWL1 및 DWL0과 대응할 수 있음), DS1 및 DS0 라인들과 대응하는 3개의 소스측 더미 워드 라인 트랜지스터, 및 소스측 선택 게이트 라인들(SGS, SGSB)과 대응하는 2개의 소스측 선택 게이트 트랜지스터를 포함한다. 제1 NAND 스트링(775) 및 제2 NAND 스트링(776) 둘 모두는 매립 소스 라인(BSL_0)에 접속된다. 제3 NAND 스트링(773) 및 제4 NAND 스트링(774) 둘 모두는 매립 소스 라인(BSL_1)에 접속된다. 매립 소스 라인(BSL_0)은 제1 소스 라인 접속(777)을 통해 제1 전압으로(예를 들어, 소거 전압으로) 바이어싱될 수 있고, 매립 소스 라인(BSL_1)은 제2 소스 라인 접속(778)을 통해 제1 전압과는 상이한 제2 전압으로(예를 들어, 0V로) 바이어싱될 수 있다. 일부 경우들에서, 예컨대 판독 동작 동안, 제1 소스 라인 접속(777) 및 제2 소스 라인 접속(778) 둘 모두는 동일한 전압으로 바이어싱될 수 있다. 도시된 바와 같이, 소스측 선택 게이트 라인들(SGS, SGSB)은 NAND 스트링들의 4개의 그룹 모두에 걸쳐 연장된다.
도 7c는 4개의 서브블록(SB0-SB3)을 포함하는 물리적 메모리 블록의 일 실시예를 도시한다. 메모리 동작 동안, 서브블록(SB0)(782)은 선택될 수 있는 반면, 서브블록(SB1-SB3)은 선택되지 않는다. 일례에서, 서브블록(SB0)(782) 내의 메모리 셀 트랜지스터들을 소거하기 위한 소거 동작은 서브블록(SB1-SB3)이 선택되지 않는 동안 수행될 수 있고, 서브블록(SB1-SB3) 내의 메모리 셀 트랜지스터들은 소거 동작 동안 소거되지 않는다. 도시된 바와 같이, 제1 NAND 스트링은 드레인측 선택 게이트 라인(SGD0)에 의해 제어되는 드레인측 선택 게이트 및 소스측 선택 게이트 라인(SGS0)에 의해 제어되는 소스측 선택 게이트를 갖고, 제2 NAND 스트링은 드레인측 선택 게이트 라인(SGD1)에 의해 제어되는 드레인측 선택 게이트 및 소스측 선택 게이트 라인(SGS0)에 의해 제어되는 소스측 선택 게이트를 갖고, 제3 NAND 스트링은 드레인측 선택 게이트 라인(SGD2)에 의해 제어되는 드레인측 선택 게이트 및 소스측 선택 게이트 라인(SGS0)에 의해 제어되는 소스측 선택 게이트를 갖고, 제4 NAND 스트링은 드레인측 선택 게이트 라인(SGD3)에 의해 제어되는 드레인측 선택 게이트 및 소스측 선택 게이트 라인(SGD0)에 의해 제어되는 소스측 선택 게이트를 갖는다. 제1 NAND 스트링 및 제2 NAND 스트링은 제1 매립 소스 라인(BSL_0)에 접속된다. 제3 NAND 스트링 및 제4 NAND 스트링은 제2 매립 소스 라인(BSL_1)에 접속된다. 비트 라인(BL0)이 드레인측 선택 게이트 라인들(SGD0-SGD3)에 의해 구동되는 4개의 드레인측 선택 게이트에 접속된다. 일 실시예에서, 제1 NAND 스트링은 도 7b의 제1 NAND 스트링(775)과 대응할 수 있고, 제2 NAND 스트링은 도 7b의 제2 NAND 스트링(776)과 대응할 수 있다.
도 7d는 서브블록(SB0)에 대한 소거 동작 동안의 도 7c의 물리적 메모리 블록의 일 실시예를 도시한다. 도시된 바와 같이, 비트 라인(BL0)을 포함하는 비트 라인들은 0V로 설정되었고, 드레인측 선택 게이트 라인들(SGD0-SGD3)은 0V로 설정되었고, 서브블록들(SB2, SB3) 내의 메모리 셀 트랜지스터들의 게이트들에 접속되는 워드 라인들은 플로팅되었고, 서브블록들(SB0, SB1) 내의 메모리 셀 트랜지스터들의 게이트들에 접속되는 워드 라인들은 0V로 설정되었고, 소스측 선택 게이트 라인(SGS0)은 16V로 설정되었고, 제1 매립 소스 라인(BSL_0)은 22V의 소거 전압으로 설정되었고, 제2 매립 소스 라인(BSL_1)은 0V로 설정되었다. 이러한 바이어스 조건들에서, 서브블록(SB0) 내의 메모리 셀 트랜지스터들은 소거 상태로 설정될 수 있는 반면, 서브블록들(SB1-SB3) 내의 메모리 셀 트랜지스터들은 선택되지 않고 소거되지 않는다.
도 7e는 서브블록(SB0)에 대한 프로그래밍 동작 동안의 도 7c의 물리적 메모리 블록의 일 실시예를 도시한다. 도시된 바와 같이, 비트 라인(BL0)을 포함하는 비트 라인들은 비트 라인에 전기적으로 접속된 메모리 셀 트랜지스터가 프로그래밍되어야 하는지 또는 프로그램 금지되어야 하는지에 따라 0V 또는 2V로 설정되었고(그에 따라 비트 라인 패턴은 데이터에 의존함), 드레인측 선택 게이트 라인들(SGD0-SGD1)은 2V로 설정되었고, 드레인측 선택 게이트 라인들(SGD2-SGD3)은 0V로 설정되었고, 서브블록들(SB2, SB3) 내의 메모리 셀 트랜지스터들의 게이트들에 접속되는 워드 라인들은 8V의 패스 전압으로 설정되었고, 서브블록들(SB0, SB1) 내의 선택되지 않은 메모리 셀 트랜지스터들의 게이트들에 접속되는 선택되지 않은 워드 라인들(UWL들)은 8V의 패스 전압으로 설정되었고, 서브블록들(SB0, SB1) 내의 선택된 메모리 셀 트랜지스터들의 게이트들에 접속되는 선택된 워드 라인(SWL)은 22V의 프로그래밍 전압으로 설정되었고, 소스측 선택 게이트 라인(SGS0)은 0V로 설정되었고, 제1 매립 소스 라인(BSL_0)은 2V로 설정되었고, 제2 매립 소스 라인(BSL_1)은 0V로 설정되었다. 이러한 바이어스 조건들에서, 프로그래밍을 위해 선택된 서브블록(SB0) 내의 메모리 셀 트랜지스터들은 프로그래밍된 데이터 상태로 설정될 수 있는 반면, 서브블록들(SB1-SB3) 내의 메모리 셀 트랜지스터들은 선택되지 않고 프로그래밍되지 않는다.
도 7f는 4개의 서브블록(SB0-SB3)을 포함하는 물리적 메모리 블록의 일 실시예를 도시한다. 메모리 동작 동안, 서브블록(SB2)(783)은 선택될 수 있는 반면, 서브블록(SB0-SB1, SB3)은 선택되지 않는다. 일례에서, 서브블록(SB2)(783) 내의 메모리 셀 트랜지스터들을 소거하기 위한 소거 동작은 서브블록(SB0-SB1, SB3)이 선택되지 않는 동안 수행될 수 있고, 서브블록(SB0-SB1, SB3) 내의 메모리 셀 트랜지스터들은 소거 동작 동안 소거되지 않는다. 도시된 바와 같이, 제1 NAND 스트링은 드레인측 선택 게이트 라인(SGD0)에 의해 제어되는 드레인측 선택 게이트 및 소스측 선택 게이트 라인(SGS0)에 의해 제어되는 소스측 선택 게이트를 갖고, 제2 NAND 스트링은 드레인측 선택 게이트 라인(SGD1)에 의해 제어되는 드레인측 선택 게이트 및 소스측 선택 게이트 라인(SGS0)에 의해 제어되는 소스측 선택 게이트를 갖고, 제3 NAND 스트링은 드레인측 선택 게이트 라인(SGD2)에 의해 제어되는 드레인측 선택 게이트 및 소스측 선택 게이트 라인(SGS0)에 의해 제어되는 소스측 선택 게이트를 갖고, 제4 NAND 스트링은 드레인측 선택 게이트 라인(SGD3)에 의해 제어되는 드레인측 선택 게이트 및 소스측 선택 게이트 라인(SGS0)에 의해 제어되는 소스측 선택 게이트를 갖는다. 제1 NAND 스트링 및 제2 NAND 스트링은 제1 매립 소스 라인(BSL_0)에 접속된다. 제3 NAND 스트링 및 제4 NAND 스트링은 제2 매립 소스 라인(BSL_1)에 접속된다. 비트 라인(BL0)이 드레인측 선택 게이트 라인들(SGD0-SGD3)에 의해 구동되는 4개의 드레인측 선택 게이트에 접속된다. 일 실시예에서, 제1 NAND 스트링은 도 7b의 제1 NAND 스트링(775)과 대응할 수 있고, 제2 NAND 스트링은 도 7b의 제2 NAND 스트링(776)과 대응할 수 있다.
도 7g는 서브블록(SB2)에 대한 소거 동작 동안의 도 7f의 물리적 메모리 블록의 일 실시예를 도시한다. 도시된 바와 같이, 비트 라인(BL0)을 포함하는 비트 라인들은 22V의 소거 전압으로 설정되었고, 드레인측 선택 게이트 라인들(SGD0-SGD1)은 16V로 설정되었고, 드레인측 선택 게이트 라인들(SGD2-SGD3)은 0V로 설정되었고, 서브블록들(SB2, SB3) 내의 메모리 셀 트랜지스터들의 게이트들에 접속되는 워드 라인들은 0V로 설정되었고, 서브블록들(SB0, SB1) 내의 메모리 셀 트랜지스터들의 게이트들에 접속되는 워드 라인들은 플로팅되었고, 소스측 선택 게이트 라인(SGS0)은 0V로 설정되었고, 제1 매립 소스 라인(BSL_0)은 0V로 설정되었고, 제2 매립 소스 라인(BSL_1)은 0V로 설정되었다. 이러한 바이어스 조건들에서, 서브블록(SB2) 내의 메모리 셀 트랜지스터들은 소거된 상태로 설정될 수 있는 반면, 서브블록(SB0-SB1, SB3) 내의 메모리 셀 트랜지스터들은 선택되지 않고 소거되지 않는다.
도 7h는 서브블록(SB2)에 대한 프로그래밍 동작 동안의 도 7f의 물리적 메모리 블록의 일 실시예를 도시한다. 도시된 바와 같이, 비트 라인(BL0)을 포함하는 비트 라인들은 비트 라인에 전기적으로 접속된 메모리 셀 트랜지스터가 프로그래밍되어야 하는지 또는 프로그램 금지되어야 하는지에 따라 0V 또는 2V로 설정되었다. 프로그램 금지된 메모리 셀 트랜지스터는 프로그래밍이 금지된다. 프로그래밍 동작 동안 비트 라인들에 대한 인가되는 비트 라인 전압들은 프로그래밍될 데이터 패턴에 의존한다. 도 7h에 도시된 바와 같이, 드레인측 선택 게이트 라인들(SGD0-SGD1)은 2V로 설정되었고, 드레인측 선택 게이트 라인들(SGD2-SGD3)은 0V로 설정되었고, 서브블록들(SB2, SB3) 내의 선택되지 않은 메모리 셀 트랜지스터들의 게이트들에 접속되는 선택되지 않은 워드 라인들(UWL들)은 8V의 패스 전압으로 설정되었고, 서브블록들(SB2, SB3) 내의 선택된 메모리 셀 트랜지스터들의 게이트들에 접속되는 선택된 워드 라인(SWL)은 22V의 프로그래밍 전압으로 설정되었고, 서브블록들(SB0, SB1) 내의 메모리 셀 트랜지스터들의 게이트들에 접속되는 워드 라인들은 0V의 선택되지 않은 전압으로 설정되었고, 소스측 선택 게이트 라인(SGS0)은 0V로 설정되었고, 제1 매립 소스 라인(BSL_0)은 2V로 설정되었고, 제2 매립 소스 라인(BSL_1)은 0V로 설정되었다. 이러한 바이어스 조건들에서, 프로그래밍을 위해 선택된 서브블록(SB2) 내의 메모리 셀 트랜지스터들은 프로그래밍된 데이터 상태로 설정될 수 있는 반면, 서브블록들(SB0-SB1, SB3) 내의 메모리 셀 트랜지스터들은 선택되지 않고 프로그래밍되지 않는다.
도 7i 및 도 7j는 4개의 서브블록(SB0-SB3)을 포함하는 물리적 메모리 블록의 다양한 실시예들을 도시한다. 도 7i에 도시된 바와 같이, 메모리 동작 동안, 서브블록(SB1)(784)은 선택될 수 있는 반면, 서브블록(SB0, SB2-SB3)은 선택되지 않는다. 제1 매립 소스 라인(BSL_0)이 0V의 선택되지 않은 전압으로 설정될 것이고 제2 매립 소스 라인(BSL_1)이 22V의 소거 전압으로 설정될 것을 제외하고는, 서브블록(SB1)(784) 내의 메모리 셀 트랜지스터들을 소거하기 위해 도 7d에 도시된 것들과 유사한 바이어스 조건들이 도 7i의 물리적 메모리 블록에 적용될 수 있다.
도 7j에 도시된 바와 같이, 메모리 동작 동안, 서브블록(SB3)(785)은 선택될 수 있는 반면, 서브블록(SB0-SB2)은 선택되지 않는다. 드레인측 선택 게이트 라인들(SGD0-SGD1)이 0V로 설정될 것이고 드레인측 선택 게이트 라인들(SGD2-SGD3)이 16V로 설정될 것을 제외하고는, 서브블록(SB3)(785) 내의 메모리 셀 트랜지스터들을 소거하기 위해 도 7g에 도시된 것들과 유사한 바이어스 조건들이 도 7j의 물리적 메모리 블록에 적용될 수 있다.
도 8a는 물리적 메모리 블록의 서브블록 내의 메모리 셀 트랜지스터들을 소거하기 위한 프로세스의 일 실시예를 설명하는 흐름도이다. 물리적 메모리 블록은 도 7d에 도시된 물리적 메모리 블록과 대응할 수 있다. 일 실시예에서, 도 8a의 프로세스는 도 1a에 도시된 메모리 칩 컨트롤러(105)와 같은 메모리 칩 컨트롤러에 의해 수행될 수 있다. 다른 실시예에서, 도 8a의 프로세스는 도 1a의 메모리 칩(102) 상의 메모리 코어 제어 회로들(104)과 같은, 메모리 칩 상에 배열된 하나 이상의 제어 회로에 의해 수행될 수 있다.
단계 802에서, 메모리 블록 내의 제1 서브블록이 식별된다. 메모리 블록은 메모리 블록과 대응하는 워드 라인 어드레스 및 비트 라인 어드레스를 통해 식별될 수 있다. 일 실시예에서, 메모리 블록은 도 7c에 도시된 물리적 메모리 블록과 대응할 수 있고, 제1 서브블록은 도 7c의 서브블록(SB0)(782)과 대응할 수 있다. 메모리 블록은 메모리 블록의 제1 서브블록 및 제2 서브블록의 일부인 제1 NAND 스트링을 포함할 수 있으며; 제1 NAND 스트링은 제1 서브블록 및 제2 서브블록 둘 모두를 통해 연장될 수 있다. 메모리 블록은 메모리 블록의 제3 서브블록 및 제4 서브블록의 일부인 제2 NAND 스트링을 포함할 수 있으며; 제2 NAND 스트링은 제3 서브블록 및 제4 서브블록 둘 모두를 통해 연장될 수 있다. 비트 라인이 제1 NAND 스트링의 제1 드레인측 선택 게이트 및 제2 NAND 스트링의 제2 드레인측 선택 게이트에 접속된다. 소스측 선택 라인이 제1 NAND 스트링의 제1 소스측 선택 게이트 및 제2 NAND 스트링의 제2 소스측 선택 게이트에 접속된다. 제1 소스측 선택 게이트는 제1 매립 소스 라인에 접속될 수 있고, 제2 소스측 선택 게이트는 제2 매립 소스 라인에 접속될 수 있다. 제1 매립 소스 라인은 n형 폴리실리콘과 같은, 도핑된 폴리실리콘을 포함할 수 있다.
단계 804에서, 제1 서브블록이 메모리 블록의 소스측 서브블록인 것이 검출된다. 일례에서, 제1 서브블록이 메모리 블록에 대한 소스측 선택 게이트 트랜지스터들에 접하거나 가장 가까운 경우 제1 서브블록이 소스측 서브블록을 포함하는 것이 검출될 수 있다. 선택된 메모리 셀들에 대한 행 및 열 어드레스에 기초하여 또는 선택된 메모리 셀 트랜지스터들에 대한 워드 라인 어드레스 및 비트 라인 어드레스에 기초하여 제1 서브블록이 소스측 서브블록을 포함하는 것이 검출될 수 있다. 단계 806에서, 제1 드레인측 선택 게이트 및 제2 드레인측 선택 게이트는 선택되지 않은 전압(예를 들어, 0V)으로 설정된다. 단계 808에서, 제1 소스측 선택 게이트 및 제2 소스측 선택 게이트는 선택되지 않은 전압보다 큰 소거 전압(예를 들어, 22V 또는 18V 내지 23V의 전압)으로, 또는 선택되지 않은 전압보다 큰 바이어스 전압(예를 들어, 16V 또는 11V 내지 17V의 전압)으로 설정된다. 단계 810에서, 제2 서브블록의 메모리 셀 트랜지스터들에 접속된 제2 복수의 워드 라인이 플로팅된다. 일부 실시예들에서, 제2 서브블록의 메모리 셀 트랜지스터들에 접속된 제2 복수의 워드 라인은 플로팅되는 대신에 0V로 설정될 수 있다. 단계 812에서, 제1 서브블록의 메모리 셀 트랜지스터들에 접속된 제1 복수의 워드 라인이 선택되지 않은 전압(예를 들어, 0V)으로 설정된다. 단계 814에서, 제2 매립 소스 라인은 선택되지 않은 전압(예를 들어, 0V)으로 설정되고, 제1 매립 소스 라인은 소거 전압(예를 들어, 22V)으로 설정된다. 일 실시예에서, 도 7d에 도시된 바이어스 조건들은 도 7c의 서브블록(SB0)(782)과 같은 소스측 서브블록 내의 메모리 셀 트랜지스터들을 소거하는 데 사용될 수 있다.
도 8b는 물리적 메모리 블록의 서브블록 내의 메모리 셀 트랜지스터들을 소거하기 위한 프로세스의 다른 실시예를 설명하는 흐름도이다. 물리적 메모리 블록은 도 7g에 도시된 물리적 메모리 블록과 대응할 수 있다. 일 실시예에서, 도 8b의 프로세스는 도 1a에 도시된 메모리 칩 컨트롤러(105)와 같은 메모리 칩 컨트롤러에 의해 수행될 수 있다. 다른 실시예에서, 도 8b의 프로세스는 도 1a의 메모리 칩(102) 상의 메모리 코어 제어 회로들(104)과 같은, 메모리 칩 상에 배열된 하나 이상의 제어 회로에 의해 수행될 수 있다.
단계 832에서, 메모리 블록 내의 제1 서브블록이 식별된다. 메모리 블록은 메모리 블록과 대응하는 워드 라인 어드레스 및/또는 비트 라인 어드레스를 통해 식별될 수 있다. 일 실시예에서, 메모리 블록은 도 7f에 도시된 물리적 메모리 블록과 대응할 수 있고, 제1 서브블록은 도 7f의 서브블록(SB2)(783)과 대응할 수 있다. 메모리 블록은 메모리 블록의 제1 서브블록 및 제2 서브블록의 일부인 제1 NAND 스트링을 포함하며; 제1 NAND 스트링은 제1 서브블록 및 제2 서브블록 둘 모두를 통해 연장될 수 있다. 메모리 블록은 메모리 블록의 제3 서브블록 및 제4 서브블록의 일부인 제2 NAND 스트링을 포함하며; 제2 NAND 스트링은 제3 서브블록 및 제4 서브블록 둘 모두를 통해 연장될 수 있다. 비트 라인이 제1 NAND 스트링의 제1 드레인측 선택 게이트 및 제2 NAND 스트링의 제2 드레인측 선택 게이트에 접속된다. 소스측 선택 라인이 제1 NAND 스트링의 제1 소스측 선택 게이트 및 제2 NAND 스트링의 제2 소스측 선택 게이트에 접속된다. 제1 소스측 선택 게이트는 제1 매립 소스 라인에 접속될 수 있고, 제2 소스측 선택 게이트는 제2 매립 소스 라인에 접속될 수 있다. 제1 매립 소스 라인은 폴리실리콘의 n형 영역과 같은, 도핑된 폴리실리콘의 제1 영역을 포함할 수 있고, 제2 매립 소스 라인은 도핑된 폴리실리콘의 제1 영역으로부터 전기적으로 격리된, 도핑된 폴리실리콘의 제2 영역을 포함할 수 있다.
단계 834에서, 제1 서브블록이 메모리 블록의 드레인측 서브블록을 포함하는 것이 검출된다. 일 실시예에서, 제1 서브블록이 메모리 블록에 대한 드레인측 선택 게이트들에 접하거나 직접 접속하는 경우 제1 서브블록이 메모리 블록의 드레인측 서브블록을 포함하는 것이 검출된다. 선택된 메모리 셀들에 대한 행 및 열 어드레스에 기초하여 또는 선택된 메모리 셀 트랜지스터들에 대한 워드 라인 어드레스 및 비트 라인 어드레스에 기초하여 제1 서브블록이 드레인측 서브블록을 포함하는 것이 검출될 수 있다. 단계 836에서, 제1 드레인측 선택 게이트는 선택되지 않은 전압(예를 들어, 0V)보다 큰 소거 전압(예를 들어, 22V) 또는 바이어스 전압(예를 들어, 16V)으로 설정된다. 제2 드레인측 선택 게이트는 선택되지 않은 전압(예를 들어, 0V)으로 설정된다. 단계 838에서, 제1 소스측 선택 게이트는 선택되지 않은 전압으로 설정되고, 제2 소스측 선택 게이트는 선택되지 않은 전압으로 설정된다. 단계 840에서, 제2 서브블록의 메모리 셀 트랜지스터들에 접속된 제2 복수의 워드 라인이 플로팅된다. 일부 경우들에서, 제2 서브블록의 메모리 셀 트랜지스터들에 접속된 제2 복수의 워드 라인은 플로팅되는 대신에 선택되지 않은 전압으로 설정된다. 단계 842에서, 제1 서브블록의 메모리 셀 트랜지스터들에 접속된 제1 복수의 워드 라인이 선택되지 않은 전압(예를 들어, 0V)으로 설정된다. 단계 844에서, 비트 라인은 소거 전압(예를 들어, 22V)으로 설정된다. 일 실시예에서, 도 7g에 도시된 바이어스 조건들은 도 7f의 서브블록(SB2)(783)과 같은 드레인측 서브블록 내의 메모리 셀 트랜지스터들을 소거하는 데 사용될 수 있다.
개시된 기술의 일 실시예는 메모리 블록(예를 들어, 도 7c에 도시된 물리적 메모리 블록과 같은 물리적 메모리 블록) 및 메모리 블록과 통신하는 하나 이상의 제어 회로를 포함한다. 제1 NAND 스트링 및 제2 NAND 스트링을 포함하는 메모리 블록. 제1 NAND 스트링은 메모리 블록의 제1 서브블록 및 제2 서브블록을 통해 연장된다. 제2 NAND 스트링은 메모리 블록 메모리의 제3 서브블록 및 제4 서브블록을 통해 연장된다. 소스측 선택 라인이 제1 NAND 스트링의 제1 소스측 선택 게이트 트랜지스터에 접속되고, 제2 NAND 스트링의 제2 소스측 선택 게이트 트랜지스터에 접속된다. 비트 라인이 제1 NAND 스트링의 제1 드레인측 선택 게이트 트랜지스터 및 제2 NAND 스트링의 제2 드레인측 선택 게이트 트랜지스터에 접속된다. 제1 소스측 선택 게이트 트랜지스터는 제1 매립 소스 라인에 접속되고, 제2 소스측 선택 게이트 트랜지스터는 제1 매립 소스 라인으로부터 전기적으로 격리된 제2 매립 소스 라인에 접속된다. 소거 동작 동안 제1 드레인측 선택 게이트 트랜지스터 및 제2 드레인측 선택 게이트 트랜지스터를 비전도 상태로 설정하도록 구성된 하나 이상의 제어 회로. 소거 동작 동안 소스측 선택 라인을 제1 전압으로 설정하고, 소거 동작 동안 제1 서브블록의 메모리 셀 트랜지스터들에 접속된 제1 복수의 워드 라인을 제1 전압보다 작은 제2 전압으로 설정하도록 구성된 하나 이상의 제어 회로. 제2 매립 소스 라인을 제2 전압으로 설정하고, 소거 동작 동안 제1 매립 소스 라인을 제1 전압보다 큰 소거 전압으로 설정하도록 구성된 하나 이상의 제어 회로.
개시된 기술의 일 실시예는 메모리 블록(예를 들어, 도 7c에 도시된 물리적 메모리 블록과 같은 물리적 메모리 블록) 및 메모리 블록과 통신하는 하나 이상의 제어 회로를 포함한다. 제1 NAND 스트링 및 제2 NAND 스트링을 포함하는 메모리 블록. 제1 NAND 스트링은 메모리 블록의 제1 서브블록 및 제2 서브블록 둘 모두를 통해 연장된다. 제2 NAND 스트링은 메모리 블록 메모리의 제3 서브블록 및 제4 서브블록 둘 모두를 통해 연장된다. 소스측 선택 라인이 제1 NAND 스트링의 제1 소스측 선택 게이트 트랜지스터에 접속되고, 제2 NAND 스트링의 제2 소스측 선택 게이트 트랜지스터에 접속된다. 비트 라인이 제1 NAND 스트링의 제1 드레인측 선택 게이트 트랜지스터 및 제2 NAND 스트링의 제2 드레인측 선택 게이트 트랜지스터에 접속된다. 제1 소스측 선택 게이트 트랜지스터는 제1 매립 소스 라인에 접속되고, 제2 소스측 선택 게이트 트랜지스터는 제1 매립 소스 라인으로부터 전기적으로 격리된 제2 매립 소스 라인에 접속된다. 제1 드레인측 선택 게이트 트랜지스터의 게이트를 제1 전압으로 설정하고, 소거 동작 동안 제2 드레인측 선택 게이트 트랜지스터의 게이트를 제1 전압보다 작은 제2 전압으로 설정하도록 구성된 하나 이상의 제어 회로. 소거 동작 동안 소스측 선택 라인을 제2 전압으로 설정하고, 소거 동작 동안 제2 서브블록의 메모리 셀 트랜지스터들에 접속된 제2 복수의 워드 라인을 제2 전압으로 설정하도록 구성된 하나 이상의 제어 회로. 소거 동작 동안 비트 라인을 제1 전압보다 큰 소거 전압으로 설정하도록 구성된 하나 이상의 제어 회로.
개시된 기술의 일 실시예는 물리적 메모리 블록 내의 제1 서브블록을 식별하는 것을 포함한다. 제1 NAND 스트링 및 제2 NAND 스트링을 포함하는 물리적 메모리 블록. 제1 NAND 스트링은 메모리 블록의 제1 서브블록 및 제2 서브블록을 통해 연장된다. 제2 NAND 스트링은 메모리 블록 메모리의 제3 서브블록 및 제4 서브블록을 통해 연장된다. 소스측 선택 라인이 제1 NAND 스트링의 제1 소스측 선택 게이트 트랜지스터에 접속되고, 제2 NAND 스트링의 제2 소스측 선택 게이트 트랜지스터에 접속된다. 비트 라인이 제1 NAND 스트링의 제1 드레인측 선택 게이트 트랜지스터 및 제2 NAND 스트링의 제2 드레인측 선택 게이트 트랜지스터에 접속된다. 제1 소스측 선택 게이트 트랜지스터는 제1 매립 소스 라인에 접속되고, 제2 소스측 선택 게이트 트랜지스터는 제1 매립 소스 라인으로부터 전기적으로 격리된 제2 매립 소스 라인에 접속된다. 방법은 소거 동작 동안 제1 드레인측 선택 게이트 트랜지스터 및 제2 드레인측 선택 게이트 트랜지스터를 비전도 상태로 설정하는 단계, 소거 동작 동안 소스측 선택 라인을 제1 전압으로 설정하는 단계, 소거 동작 동안 제2 서브블록의 메모리 셀 트랜지스터들에 접속된 제2 복수의 워드 라인을 플로팅시키는 단계, 소거 동작 동안 제1 서브블록의 메모리 셀 트랜지스터들에 접속된 제1 복수의 워드 라인을 제1 전압보다 작은 제2 전압으로 설정하는 단계, 제2 매립 소스 라인을 제2 전압으로 설정하는 단계, 및 소거 동작 동안 제1 매립 소스 라인을 제1 전압보다 큰 소거 전압으로 설정하는 단계를 추가로 포함한다.
본 문서의 목적들을 위해, 제1 층과 제2 층 사이에 0개, 1개 또는 그 초과의 개재 층이 있는 경우에도 제1 층은 제2 층 위쪽에 또는 위에 있을 수 있다.
본 문서의 목적들을 위해, 도면들에 도시된 다양한 특징들의 치수들은 반드시 일정한 축척으로 작성되어 있지는 않을 수 있다는 점에 유의해야 한다.
본 문서의 목적들을 위해, 명세서에서 "실시예", "일 실시예", "일부 실시예들", 또는 "다른 실시예"에 대한 언급은 상이한 실시예들을 설명하는 데 사용될 수 있으며 반드시 동일한 실시예를 지칭하는 것은 아니다.
본 문서의 목적들을 위해, 접속은 직접 접속 또는 (예를 들어, 다른 부분을 통한) 간접 접속일 수 있다. 일부 경우들에서, 소정 요소가 다른 요소에 접속되거나 결합되는 것으로 언급되는 경우, 그 요소는 다른 요소에 직접적으로 접속되거나 개재 요소들을 통해 다른 요소에 간접적으로 접속될 수 있다. 소정 요소가 다른 요소에 직접적으로 접속되는 것으로 언급되는 경우, 그 요소와 다른 요소 사이에 개재 요소들이 없다.
본 문서의 목적들을 위해, 용어 "~에 기초하여"는 "~에 적어도 부분적으로 기초하여"로 이해될 수 있다.
본 문서의 목적들을 위해, 추가 콘텍스트 없이, "제1" 물체, "제2" 물체, 및 "제3" 물체와 같은 숫자와 관련된 용어들의 사용은 물체들의 순서화를 암시하는 것이 아니라, 대신에 상이한 물체들을 식별하기 위한 식별 목적들을 위해 사용될 수 있다.
본 문서의 목적들을 위해, 용어 물체들의 "세트"는 물체들 중 하나 이상의 물체들의 "세트"를 지칭할 수 있다.
본 주제가 구조적 특징들 및/또는 방법론적 액트(act)들에 고유한 언어로 기술되었지만, 첨부된 청구범위에 한정된 주제는 반드시 위에 기술된 특정한 특징들 또는 액트들로 제한되지는 않음이 이해되어야 한다. 오히려, 위에 기술된 특정한 특징들 및 액트들은 청구범위를 구현하는 예시적인 형태들로서 개시된다.

Claims (20)

  1. 장치로서,
    제1 NAND 스트링 및 제2 NAND 스트링을 포함하는 메모리 블록 - 상기 제1 NAND 스트링은 제1 드레인측 선택 게이트 트랜지스터 및 제1 소스측 선택 게이트 트랜지스터를 포함하고, 상기 제2 NAND 스트링은 제2 드레인측 선택 게이트 트랜지스터 및 제2 소스측 선택 게이트 트랜지스터를 포함하고, 상기 메모리 블록은 복수의 서브블록들을 포함하고, 상기 제1 NAND 스트링은 상기 복수의 서브블록들 중 제1 서브블록 및 제2 서브블록을 통해 연장되고, 상기 제2 NAND 스트링은 상기 복수의 서브블록들 중 제3 서브블록 및 제4 서브블록을 통해 연장됨 -;
    제1 매립 소스 라인;
    상기 제1 매립 소스 라인으로부터 전기적으로 격리된 제2 매립 소스 라인;
    상기 제1 NAND 스트링의 상기 제1 소스측 선택 게이트 트랜지스터를 제어하고 상기 제2 NAND 스트링의 상기 제2 소스측 선택 게이트 트랜지스터를 제어하도록 구성된 소스측 선택 라인 - 상기 제1 소스측 선택 게이트 트랜지스터는 상기 제1 매립 소스 라인에 접속되고, 상기 제2 소스측 선택 게이트 트랜지스터는 상기 제1 매립 소스 라인으로부터 전기적으로 격리된 상기 제2 매립 소스 라인에 접속됨 -;
    상기 제1 NAND 스트링의 상기 제1 드레인측 선택 게이트 트랜지스터의 접합에, 그리고 상기 제2 NAND 스트링의 상기 제2 드레인측 선택 게이트 트랜지스터의 접합에 접속된 비트 라인; 및
    상기 메모리 블록과 통신하는 하나 이상의 제어 회로 - 상기 하나 이상의 제어 회로는 소거 동작 동안 상기 제1 드레인측 선택 게이트 트랜지스터 및 상기 제2 드레인측 선택 게이트 트랜지스터를 비전도 상태로 설정하도록 구성되고, 상기 하나 이상의 제어 회로는 상기 소거 동작 동안 상기 소스측 선택 라인을 제1 전압으로 설정하고 상기 소거 동작 동안 상기 제1 서브블록의 메모리 셀 트랜지스터들에 접속된 제1 복수의 워드 라인들을 상기 제1 전압보다 작은 제2 전압으로 설정하도록 구성되고, 상기 하나 이상의 제어 회로는 상기 제2 매립 소스 라인을 상기 제2 전압으로 설정하고 상기 소거 동작 동안 상기 제1 매립 소스 라인을 상기 제1 전압보다 큰 소거 전압으로 설정하도록 구성됨 - 를 포함하는, 장치.
  2. 제1항에 있어서,
    상기 제2 매립 소스 라인은 실리콘 이산화물의 층에 의해 상기 제1 매립 소스 라인으로부터 전기적으로 격리되는, 장치.
  3. 제1항에 있어서,
    상기 하나 이상의 제어 회로는 상기 소거 동작 동안 상기 제2 서브블록의 메모리 셀 트랜지스터들에 접속된 제2 복수의 워드 라인들을 플로팅시키도록 구성되는, 장치.
  4. 제1항에 있어서,
    상기 하나 이상의 제어 회로는 상기 소거 동작 동안 상기 제2 서브블록의 메모리 셀 트랜지스터들에 접속된 제2 복수의 워드 라인들을 상기 제2 전압으로 설정하도록 구성되는, 장치.
  5. 제1항에 있어서,
    상기 제1 NAND 스트링은 계층 선택 게이트 트랜지스터(tier select gate transistor)를 포함하고,
    상기 하나 이상의 제어 회로는 상기 소거 동작 동안 상기 계층 선택 게이트 트랜지스터를 비전도 상태로 설정하도록 구성되는, 장치.
  6. 제5항에 있어서,
    상기 계층 선택 게이트 트랜지스터는 프로그래밍 불가능 트랜지스터를 포함하는, 장치.
  7. 제1항에 있어서,
    상기 제1 NAND 스트링은 상기 제1 서브블록의 상기 메모리 셀 트랜지스터들과 상기 제2 서브블록의 메모리 셀 트랜지스터들 사이에 배열된 하나 이상의 더미 트랜지스터를 포함하고,
    상기 하나 이상의 제어 회로는 상기 소거 동작 동안 상기 하나 이상의 더미 트랜지스터를 비전도 상태로 설정하도록 구성되는, 장치.
  8. 제1항에 있어서,
    상기 하나 이상의 제어 회로는 상기 소거 동작 동안 상기 비트 라인을 상기 제2 전압으로 설정하도록 구성되는, 장치.
  9. 제1항에 있어서,
    상기 하나 이상의 제어 회로는 상기 소거 동작 동안 상기 제1 NAND 스트링의 상기 제1 드레인측 선택 게이트 트랜지스터 및 상기 제2 NAND 스트링의 상기 제2 드레인측 선택 게이트 트랜지스터를 비전도 상태로 설정하도록 구성되는, 장치.
  10. 제1항에 있어서,
    상기 제1 NAND 스트링은 반도체 기판에 직교하여 배열된 수직 NAND 스트링을 포함하는, 장치.
  11. 방법으로서,
    물리적 메모리 블록 내의 제1 서브블록을 식별하는 단계 - 상기 물리적 메모리 블록은 제1 NAND 스트링 및 제2 NAND 스트링을 포함하고, 상기 제1 NAND 스트링은 상기 메모리 블록의 제1 서브블록 및 제2 서브블록을 통해 연장되고, 상기 제2 NAND 스트링은 상기 메모리 블록 메모리의 제3 서브블록 및 제4 서브블록을 통해 연장되고, 소스측 선택 라인이 상기 제1 NAND 스트링의 제1 소스측 선택 게이트 트랜지스터에 접속되고 상기 제2 NAND 스트링의 제2 소스측 선택 게이트 트랜지스터에 접속되며, 비트 라인이 상기 제1 NAND 스트링의 제1 드레인측 선택 게이트 트랜지스터 및 상기 제2 NAND 스트링의 제2 드레인측 선택 게이트 트랜지스터에 접속되고, 상기 제1 소스측 선택 게이트 트랜지스터는 제1 매립 소스 라인에 접속되고, 상기 제2 소스측 선택 게이트 트랜지스터는 상기 제1 매립 소스 라인으로부터 전기적으로 격리된 제2 매립 소스 라인에 접속됨 -;
    소거 동작 동안 상기 제1 드레인측 선택 게이트 트랜지스터 및 상기 제2 드레인측 선택 게이트 트랜지스터를 비전도 상태로 설정하는 단계;
    상기 소거 동작 동안 상기 소스측 선택 라인을 제1 전압으로 설정하는 단계;
    상기 소거 동작 동안 상기 제2 서브블록의 메모리 셀 트랜지스터들에 접속된 제2 복수의 워드 라인들을 플로팅시키는 단계;
    상기 소거 동작 동안 상기 제1 서브블록의 메모리 셀 트랜지스터들에 접속된 제1 복수의 워드 라인들을 상기 제1 전압보다 작은 제2 전압으로 설정하는 단계;
    상기 제2 매립 소스 라인을 상기 제2 전압으로 설정하는 단계; 및
    상기 소거 동작 동안 상기 제1 매립 소스 라인을 상기 제1 전압보다 큰 소거 전압으로 설정하는 단계를 포함하는, 방법.
  12. 제11항에 있어서,
    상기 제2 매립 소스 라인은 실리콘 이산화물의 층에 의해 상기 제1 매립 소스 라인으로부터 전기적으로 격리되는, 방법.
  13. 장치로서,
    제1 NAND 스트링 및 제2 NAND 스트링을 포함하는 물리적 메모리 블록 - 상기 제1 NAND 스트링은 제1 드레인측 선택 게이트 트랜지스터 및 제1 소스측 선택 게이트 트랜지스터를 포함하고, 상기 제2 NAND 스트링은 제2 드레인측 선택 게이트 트랜지스터 및 제2 소스측 선택 게이트 트랜지스터를 포함하고, 상기 제1 NAND 스트링은 상기 메모리 블록의 제1 서브블록 및 제2 서브블록 둘 모두를 통해 연장되고, 상기 제2 NAND 스트링은 상기 메모리 블록 메모리의 제3 서브블록 및 제4 서브블록 둘 모두를 통해 연장됨 -;
    상기 제1 NAND 스트링의 상기 제1 소스측 선택 게이트 트랜지스터를 제어하고 상기 제2 NAND 스트링의 상기 제2 소스측 선택 게이트 트랜지스터를 제어하도록 구성된 소스측 선택 라인;
    상기 제1 NAND 스트링의 상기 제1 드레인측 선택 게이트 트랜지스터에, 그리고 상기 제2 NAND 스트링의 상기 제2 드레인측 선택 게이트 트랜지스터에 접속된 비트 라인;
    제1 매립 소스 라인;
    제2 매립 소스 라인 - 상기 제1 소스측 선택 게이트 트랜지스터는 상기 제1 매립 소스 라인에 접속되고, 상기 제2 소스측 선택 게이트 트랜지스터는 상기 제2 매립 소스 라인에 접속됨 -; 및
    상기 메모리 블록과 통신하는 하나 이상의 제어 회로 - 상기 하나 이상의 제어 회로는 상기 제1 드레인측 선택 게이트 트랜지스터의 게이트를 제1 전압으로 설정하고 소거 동작 동안 상기 제2 드레인측 선택 게이트 트랜지스터의 게이트를 상기 제1 전압보다 작은 제2 전압으로 설정하도록 구성되고, 상기 하나 이상의 제어 회로는 상기 소거 동작 동안 상기 소스측 선택 라인을 상기 제2 전압으로 설정하고 상기 소거 동작 동안 상기 제2 서브블록의 메모리 셀 트랜지스터들에 접속된 제2 복수의 워드 라인들을 상기 제2 전압으로 설정하도록 구성되고, 상기 하나 이상의 제어 회로는 상기 소거 동작 동안 상기 비트 라인을 상기 제1 전압보다 큰 소거 전압으로 설정하도록 구성됨 - 를 포함하는, 장치.
  14. 제13항에 있어서,
    상기 하나 이상의 제어 회로는 상기 소거 동작 동안 상기 제1 서브블록의 메모리 셀 트랜지스터들에 접속된 제1 복수의 워드 라인들을 플로팅시키도록 구성되는, 장치.
  15. 제13항에 있어서,
    상기 하나 이상의 제어 회로는 상기 소거 동작 동안 상기 제1 서브블록의 메모리 셀 트랜지스터들에 접속된 제1 복수의 워드 라인들을 상기 제2 전압으로 설정하도록 구성되는, 장치.
  16. 제13항에 있어서,
    상기 제1 NAND 스트링은 계층 선택 게이트 트랜지스터를 포함하고,
    상기 하나 이상의 제어 회로는 상기 소거 동작 동안 상기 계층 선택 게이트 트랜지스터를 비전도 상태로 설정하도록 구성되는, 장치.
  17. 제16항에 있어서,
    상기 계층 선택 게이트 트랜지스터는 프로그래밍 불가능 트랜지스터를 포함하는, 장치.
  18. 제13항에 있어서,
    상기 제2 매립 소스 라인은 실리콘 이산화물의 층에 의해 상기 제1 매립 소스 라인으로부터 전기적으로 격리되는, 장치.
  19. 제13항에 있어서,
    상기 제1 NAND 스트링은 상기 제1 서브블록의 메모리 셀 트랜지스터들과 상기 제2 서브블록의 상기 메모리 셀 트랜지스터들 사이에 배열된 하나 이상의 더미 트랜지스터를 포함하고,
    상기 하나 이상의 제어 회로는 상기 소거 동작 동안 상기 하나 이상의 더미 트랜지스터를 비전도 상태로 설정하도록 구성되는, 장치.
  20. 제13항에 있어서,
    상기 제1 NAND 스트링은 반도체 기판에 직교하여 배열된 수직 NAND 스트링을 포함하는, 장치.
KR1020200035370A 2019-06-05 2020-03-24 3d 비휘발성 메모리에 대한 서브블록 크기 감소 KR102250454B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/432,304 US10878907B1 (en) 2019-06-05 2019-06-05 Sub-block size reduction for 3D non-volatile memory
US16/432,304 2019-06-05

Publications (2)

Publication Number Publication Date
KR20200140181A true KR20200140181A (ko) 2020-12-15
KR102250454B1 KR102250454B1 (ko) 2021-05-12

Family

ID=73460173

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200035370A KR102250454B1 (ko) 2019-06-05 2020-03-24 3d 비휘발성 메모리에 대한 서브블록 크기 감소

Country Status (5)

Country Link
US (2) US10878907B1 (ko)
JP (1) JP6925466B2 (ko)
KR (1) KR102250454B1 (ko)
CN (1) CN112053720B (ko)
DE (1) DE102020105991A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020123009A (ja) * 2019-01-29 2020-08-13 キオクシア株式会社 計算装置、シミュレーション支援装置、及びプログラム
US11335412B2 (en) 2019-12-31 2022-05-17 Micron Technology, Inc. Managing sub-block erase operations in a memory sub-system
KR20220090210A (ko) * 2020-12-22 2022-06-29 삼성전자주식회사 데이터 신뢰성을 보전하기 위한 소거 동작을 수행하는 메모리 장치
CN113192549B (zh) * 2021-05-14 2022-05-20 长江存储科技有限责任公司 三维存储器、检测装置、三维存储器装置及检测方法
US20240105265A1 (en) * 2022-09-26 2024-03-28 Sandisk Technologies Llc Erase method for non-volatile memory with multiple tiers

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6295227B1 (en) * 1998-11-26 2001-09-25 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US6850439B1 (en) * 2003-10-10 2005-02-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device with NAND string memory transistor controlled as block separation transistor
KR20170070206A (ko) * 2014-10-20 2017-06-21 마이크론 테크놀로지, 인크. 세그먼트화된 sgs 라인을 위한 장치 및 방법
KR20170126772A (ko) * 2016-05-10 2017-11-20 에스케이하이닉스 주식회사 비휘발성 메모리 장치
KR20180001710A (ko) * 2016-06-27 2018-01-05 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 소거 방법
KR20180057260A (ko) * 2016-11-22 2018-05-30 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법
KR20180135576A (ko) * 2017-06-13 2018-12-21 에스케이하이닉스 주식회사 비휘발성 메모리 장치
KR20190079305A (ko) * 2017-12-27 2019-07-05 삼성전자주식회사 비휘발성 메모리 장치의 데이터 소거 방법 및 이를 수행하는 비휘발성 메모리 장치

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2002339620A1 (en) * 2001-11-27 2003-06-10 Koninklijke Philips Electronics N.V. Semiconductor device having a byte-erasable eeprom memory
US7978518B2 (en) * 2007-12-21 2011-07-12 Mosaid Technologies Incorporated Hierarchical common source line structure in NAND flash memory
JP5788183B2 (ja) * 2010-02-17 2015-09-30 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム
JP2012069606A (ja) * 2010-09-21 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
JP2012252740A (ja) * 2011-06-02 2012-12-20 Toshiba Corp 不揮発性半導体記憶装置
US8940604B2 (en) * 2012-03-05 2015-01-27 Stmicroelectronics (Rousset) Sas Nonvolatile memory comprising mini wells at a floating potential
JP2013200913A (ja) * 2012-03-23 2013-10-03 Toshiba Corp 半導体記憶装置
US9299439B2 (en) * 2012-08-31 2016-03-29 Micron Technology, Inc. Erasable block segmentation for memory
US9430376B2 (en) 2012-12-26 2016-08-30 Western Digital Technologies, Inc. Priority-based garbage collection for data storage systems
KR20150010134A (ko) * 2013-07-18 2015-01-28 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
JP6230512B2 (ja) * 2014-09-10 2017-11-15 東芝メモリ株式会社 半導体メモリ
US9620512B1 (en) * 2015-10-28 2017-04-11 Sandisk Technologies Llc Field effect transistor with a multilevel gate electrode for integration with a multilevel memory device
US9953717B2 (en) * 2016-03-31 2018-04-24 Sandisk Technologies Llc NAND structure with tier select gate transistors
US9837160B1 (en) * 2016-05-10 2017-12-05 SK Hynix Inc. Nonvolatile memory device including sub common sources
US9672917B1 (en) * 2016-05-26 2017-06-06 Sandisk Technologies Llc Stacked vertical memory array architectures, systems and methods
US10103156B2 (en) * 2017-02-16 2018-10-16 Globalfoundries Singapore Pte. Ltd. Strap layout for non-volatile memory device
US10354737B2 (en) * 2017-06-22 2019-07-16 Western Digital Technologies, Inc. Non-volatile memory sub-block erasure disturb management scheme
US10381083B1 (en) * 2018-06-25 2019-08-13 Sandisk Technologies Llc Bit line control that reduces select gate transistor disturb in erase operations

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6295227B1 (en) * 1998-11-26 2001-09-25 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US6850439B1 (en) * 2003-10-10 2005-02-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device with NAND string memory transistor controlled as block separation transistor
KR20170070206A (ko) * 2014-10-20 2017-06-21 마이크론 테크놀로지, 인크. 세그먼트화된 sgs 라인을 위한 장치 및 방법
KR20170126772A (ko) * 2016-05-10 2017-11-20 에스케이하이닉스 주식회사 비휘발성 메모리 장치
KR20180001710A (ko) * 2016-06-27 2018-01-05 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 소거 방법
KR20180057260A (ko) * 2016-11-22 2018-05-30 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법
KR20180135576A (ko) * 2017-06-13 2018-12-21 에스케이하이닉스 주식회사 비휘발성 메모리 장치
KR20190079305A (ko) * 2017-12-27 2019-07-05 삼성전자주식회사 비휘발성 메모리 장치의 데이터 소거 방법 및 이를 수행하는 비휘발성 메모리 장치

Also Published As

Publication number Publication date
JP6925466B2 (ja) 2021-08-25
US11404122B2 (en) 2022-08-02
US10878907B1 (en) 2020-12-29
US20200388335A1 (en) 2020-12-10
CN112053720B (zh) 2024-05-28
KR102250454B1 (ko) 2021-05-12
CN112053720A (zh) 2020-12-08
JP2021007143A (ja) 2021-01-21
DE102020105991A1 (de) 2020-12-10
US20210082506A1 (en) 2021-03-18

Similar Documents

Publication Publication Date Title
CN108475529B (zh) 带有选择栅极晶体管的nand结构
US9922716B2 (en) Architecture for CMOS under array
US9711229B1 (en) 3D NAND with partial block erase
US10157680B2 (en) Sub-block mode for non-volatile memory
KR102250454B1 (ko) 3d 비휘발성 메모리에 대한 서브블록 크기 감소
US9922719B2 (en) Multi-VT sensing method by varying bit line voltage
US9672917B1 (en) Stacked vertical memory array architectures, systems and methods
US10388390B2 (en) Word line dependent pass voltages in non-volatile memory
US10120816B2 (en) Bad column management with data shuffle in pipeline
US10978152B1 (en) Adaptive VPASS for 3D flash memory with pair string structure
JP2011198437A (ja) 不揮発性半導体記憶装置
US9361990B1 (en) Time domain ramp rate control for erase inhibit in flash memory
US11450386B2 (en) Nonvolatile memory device performing two-way channel precharge
US9449701B1 (en) Non-volatile storage systems and methods
CN115527588A (zh) 使用选择性跳过的验证脉冲进行存储器编程以用于性能改进
US9312015B1 (en) Methods for reducing body effect and increasing junction breakdown voltage
CN114724604A (zh) 存储装置及其操作方法
CN114596887A (zh) 用于更大范围的操作温度产品的非线性温度补偿
US11475959B1 (en) Reduced program time for memory cells using negative bit line voltage for enhanced step up of program bias
KR20120023194A (ko) 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
KR20230163937A (ko) 플래쉬 메모리

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant