DE112018003426T5

DE112018003426T5 - Reduzieren der lesestörung der art durch injektion heisser elektronen in 3d-speichervorrichtung mit verbundenen sourceendauswahlgates

Info

Publication number: DE112018003426T5
Application number: DE112018003426.7T
Authority: DE
Inventors: Hong-yan Chen; Yingda Dong
Original assignee: SanDisk Technologies LLC
Current assignee: SanDisk Technologies LLC
Priority date: 2017-08-16
Filing date: 2018-05-14
Publication date: 2020-03-19
Also published as: WO2019036079A1; US20190057749A1; US10217518B1; CN110770837A; CN110770837B

Abstract

Eine Speichervorrichtung und zugehörige Techniken zum Reduzieren einer Lesestörung von Speicherzellen während eines Abtastprozesses. Die Drainendauswahltransistoren von nichtausgewählten Unterblöcken werden während des Hochfahrens der nichtausgewählten Wortleitungsspannungen für einen Zeitraum vorübergehend leitend gemacht, um die Menge eines kapazitiven Koppelns des jeweiligen Speicherkettenkanals zu reduzieren. Dies reduziert einen Kanalgradienten, der in den Speicherkettenkanälen vorhanden sein kann, wodurch auch die Lesestörung reduziert wird. Ferner ist der Zeitraum größer, wenn sich die ausgewählte Wortleitung in einer Sourceend- oder Midrangeuntergruppe der Wortleitungen befindet, als wenn sich die ausgewählte Wortleitung in einer Drainenduntergruppe der Wortleitungen befindet. Eine andere Option beinhaltet ein Weglassen der Injektionsstörungsgegenmaßnahme oder ein Bereitstellen einer weniger starken Injektionsstörungsgegenmaßnahme, wenn die nichtausgewählten Unterblöcke nicht programmiert sind.

Description

HINTERGRUND
Die vorliegende Technologie bezieht sich auf den Betrieb von Speichervorrichtungen.
Halbleiterspeichervorrichtungen sind zur Verwendung in verschiedenen elektronischen Vorrichtungen beliebter geworden. Zum Beispiel wird ein nichtflüchtiger Halbleiterspeicher in Mobiltelefonen, Digitalkameras, persönlichen digitalen Assistenten, mobilen Rechenvorrichtungen, nichtmobilen Rechenvorrichtungen und anderen Vorrichtungen verwendet.
Ein Ladungsspeichermaterial wie ein schwebendes Gate oder ein Ladungsfängermaterial kann in solchen Speichervorrichtungen verwendet werden, um eine Ladung zu speichern, die einen Datenzustand darstellt. Ein Ladungsfängermaterial kann vertikal in einer dreidimensionalen (3D) gestapelten Speicherstruktur oder horizontal in einer zweidimensionalen (2D) Speicherstruktur angeordnet sein. Ein Beispiel für eine 3D-Speicherstruktur ist die Bit-Cost-Scalable-Architektur (BiCS-Architektur), die einen Stapel alternierender leitender und dielektrischer Schichten aufweist.
Eine Speichervorrichtung schließt Speicherzellen ein, die beispielsweise in Ketten angeordnet sein können, wobei Auswahlgatetransistoren an den Enden der Kette bereitgestellt werden, um einen Kanal der Kette wahlweise mit einer Sourceleitung oder einer Bitleitung zu verbinden. Beim Betrieb solcher Speichervorrichtungen ergeben sich jedoch verschiedene Herausforderungen.
Figurenliste

1 ist ein Blockdiagramm einer beispielhaften Speichervorrichtung.
2 ist ein Blockdiagramm, das eine Ausführungsform eines Abtastblocks 51-53 von 1 darstellt.
3 stellt ein beispielhaftes Blockdiagramm eines Abtastblocks 51 in dem Spaltensteuerschaltkreis von 1 dar.
4 stellt eine beispielhafte Schaltung zum Bereitstellen von Spannungen an Blöcke von Speicherzellen dar.
5 ist eine perspektivische Ansicht einer Speichervorrichtung 500, die einen Satz von Blöcken in einer beispielhaften 3D-Einrichtung der Speicherstruktur 126 von 1 aufweist.
6A stellt eine beispielhafte Querschnittsansicht eines Abschnitts einer der Blöcke von 5 dar.
6B stellt einen beispielhaften Transistor 650 dar.
6C stellt eine Detailansicht der Region 622 des Stapels von 6A dar.
7 stellt eine beispielhafte Ansicht von NAND-Ketten in Unterblöcken in einer 3D-Einrichtung dar, die mit 6A übereinstimmt.
8 stellt ein zusätzliches Detail der Unterblöcke SB0-SB3 von 7 dar.
9A stellt ein Diagramm einer Kanalspannung gegenüber einer Speicherkettenposition für den Fall dar, dass SGS-Transistoren in einem Block verbunden sind, wenn eine Lesedurchgangsspannung an nichtausgewählte Wortleitungen angelegt wird und eine Steuergatelesespannung an eine ausgewählte Wortleitung angelegt wird.
9B stellt ein Diagramm einer Kanalspannung gegenüber einer Speicherkettenposition eine kurze Zeit nach dem Szenario von 9A dar, wenn sich Löcher in dem Kanal unter der ausgewählten Wortleitung in Richtung des Sourceendes der Speicherkette bewegen.
10A stellt ein Diagramm einer Kanalspannung gegenüber einer Speicherkettenposition für den Fall dar, dass SGS-Transistoren in einem Unterblock, aber nicht einem Block, verbunden sind, wenn eine Lesedurchgangsspannung an nichtausgewählte Wortleitungen angelegt wird und eine Steuergatelesespannung an eine ausgewählte Wortleitung angelegt wird.
10B stellt ein Diagramm einer Kanalspannung gegenüber einer Speicherkettenposition eine kurze Zeit nach dem Szenario von 10A dar, wenn sich Löcher in dem Kanal unter der ausgewählten Wortleitung in Richtung des Sourceendes und des Drainendes der Speicherkette bewegen.
11A stellt eine beispielhafte Schwellenwertspannungsverteilung (Vth-Verteilung) eines Satzes von Speicherzellen dar, die mit einer ausgewählten Wortleitung WLn in einem ausgewählten Unterblock nach einem Programmiervorgang mit einem einzigen Durchgang verbunden sind, wobei vier Datenzustände verwendet werden.
11B stellt eine beispielhafte Vth-Verteilung eines Satzes von Speicherzellen dar, die mit WLn-1 in einem nichtausgewählten Unterblock verbunden sind, wobei die Effekte von einer Lesestörung gezeigt sind, für den Fall, dass SGS-Transistoren in einem Block verbunden sind, und für eine Sourceend-, Midrange- und Drainend-WLn.
11C zeigt eine beispielhafte Vth-Verteilung eines Satzes von Speicherzellen, die mit WLn+1 in einem nichtausgewählten Unterblock verbunden sind, wobei die Effekte von einer Lesestörung gezeigt sind, für den Fall, dass SGS-Transistoren in einem Block verbunden sind, und für eine Sourceend-, Midrange- und Drainend-WLn.
11D zeigt eine beispielhafte Vth-Verteilung eines Satzes von Speicherzellen, die mit WLn-1 in einem nichtausgewählten Unterblock verbunden sind, wobei die Effekte von einer Lesestörung gezeigt sind, für den Fall, dass SGS-Transistoren in einem Unterblock, aber nicht in einem Block, verbunden sind, und für eine Sourceend-, Midrange- und Drainend-WLn.
11E zeigt eine beispielhafte Vth-Verteilung eines Satzes von Speicherzellen, die mit WLn+1 in einem nichtausgewählten Unterblock verbunden sind, wobei die Effekte von einer Lesestörung gezeigt sind, für den Fall, dass SGS-Transistoren in einem Unterblock, aber nicht in einem Block, verbunden sind, und für eine Sourceend-, Midrange- und Drainend-WLn.
12A stellt eine Anfangs-Vth-Verteilung von Speicherzellen in einem beispielhaften Programmiervorgang mit zwei Durchgängen dar, wobei vier Zustände beinhaltet sind.
12B stellt eine Vth-Verteilung dar, die sich nach einem ersten Durchgang des beispielhaften Programmiervorgangs mit zwei Durchgängen von 12A ergibt.
12C stellt eine Vth-Verteilung dar, die sich nach einem zweiten Durchgang des beispielhaften Programmiervorgangs mit zwei Durchgängen von 12A ergibt.
13 stellt eine beispielhafte Vth-Verteilung eines Satzes von Speicherzellen dar, die mit einer ausgewählten Wortleitung nach einem Programmiervorgang verbunden sind, wobei acht Datenzustände verwendet werden.
14A stellt einen beispielhaften Abtastprozess dar, das eine Lesestörung reduziert.
14B stellt ein beispielhaftes Diagramm einer Vwl_unsel-Hochfahrzeit gegenüber einer Vsgd_unsel-Einschaltzeit dar, die mit Schritt 1405b übereinstimmt.
14C stellt einen beispielhaften mehrseitigen Lesevorgang dar, wobei der Abtastprozess von 14A verwendet werden kann.
140 stellt ein beispielhaftes Programmierverfahren dar, wobei der Abtastprozess von 14A verwendet werden kann, wenn Verifiziertests durchgeführt werden.
15 stellt eine Reihe von Programmierschleifen in einem Beispiel eines Programmierdurchgangs für eine untere Seite von Daten dar, die mit 14D übereinstimmt.
16 stellt eine Reihe von Programmierschleifen in einem Beispiel eines Programmierdurchgangs für eine obere Seite von Daten dar, die mit 14D und 15 übereinstimmt.
17A bis 17E stellen beispielhafte Diagramme von Spannungen dar, die bei dem Abtastprozess von 14A verwendet werden.
17A stellt ein beispielhaftes Diagramm 1700 einer Spannung an einer ausgewählten Wortleitung, Vwl_sel, dar.
17B stellt ein beispielhaftes Diagramm 1710 einer Spannung an einer Bitleitung, Vbl, dar.
17C stellt ein beispielhaftes Diagramm 1720 einer Spannung an einer ausgewählten Sourceleitung, Vsl, dar.
17D stellt ein beispielhaftes Diagramm 1730 einer Spannung an einem verbundenen SGS-Transistor in einem Block, Vsgs, und einer Spannung an SGD-Transistoren eines ausgewählten Unterblocks, Vsgd_sel, dar.
17E stellt ein beispielhaftes Diagramm 1740 einer Spannung an nichtausgewählten Wortleitungen, Vwl_unsel, und ein beispielhaftes Diagramm 1741 einer Spannung an SGD-Transistoren eines nichtausgewählten Unterblocks, Vsgd_unsel, dar, die mit Schritt 1405a von 14A übereinstimmen.
17F stellt ein anderes beispielhaftes Diagramm 1750 von Vwl_unsel und ein beispielhaftes Diagramm 1751 von Vsgd_unsel dar, die mit Schritt 1405a von 14A übereinstimmen, wobei die Erhöhung der Vwl_unsel über einen längeren Zeitraum als in 17E erfolgt und der Spitzenpegel von Vsgd_unsel über einen längeren Zeitraum als in 17E erfolgt.
18A stellt eine Detailansicht des Diagramms 1741 von Vsgd_unsel in 17E und ein Diagramm 1742 eines Steuersignals für einen Spannungstreiber dar, wobei Vsgd_unsel einen von der Spitze erforderlichen Pegel von Vpeak_req erreicht.
18B stellt einen alternativen Fall eines Diagramms 1760 von Vsgd_unsel und eines Diagramms 1761 eines Steuersignals für einen Spannungstreiber dar, wobei Vsgd_unsel einen von der Spitze erforderlichen Pegel von Vpeak_req nicht erreicht.
19A stellt eine Querschnittsansicht einer Säule 1900 dar, wobei eine Speicherkette bereitgestellt wird, wobei sich die Säule kontinuierlich von der Oberseite zu der Unterseite verjüngt, und ein Diagramm eines SGD_unsel-(leitenden)-Einschaltzeitraums gegenüber einer ausgewählten Wortleitungsposition in der Speicherkette, die mit Schritt 1405a von 14A übereinstimmen.
19B stellt eine Querschnittsansicht einer Säule 1950 dar, wobei eine Speicherkette bereitgestellt ist, wobei sich die Säule in zwei Säulenabschnitte 1951 und 1952 verjüngt, und ein Diagramm eines SGD_unsel-(leitenden)-Einschaltzeitraums gegenüber einer ausgewählten Wortleitungsposition in der Speicherkette, die mit Schritt 1405a von 14A übereinstimmen.

DETAILLIERTE BESCHREIBUNG
Vorrichtungen und Techniken zum Reduzieren einer Lesestörung in einer Speichervorrichtung werden beschrieben.
Bei einigen Speichervorrichtungen sind Speicherzellen wie in NAND-Ketten in einem Block oder Unterblock miteinander verbunden. Eine NAND-Kette weist eine Reihe von in Reihe geschalteten Speicherzellen zwischen einem oder mehreren Drainendauswahltransistoren (SG-Transistoren) (als SGD-Transistoren bezeichnet) auf einem Drainende der NAND-Kette, die mit einer Bitleitung verbunden ist, und einem oder mehreren Sourceendauswahltransistoren (als SGS-Transistoren bezeichnet) auf einem Sourceende der NAND-Kette, die mit einer Sourceleitung verbunden ist, auf. Ferner können die Speicherzellen mit einer gemeinsamen Steuergateleitung (z. B. Wortleitung), die auf ein Steuergate wirkt, angeordnet sein. Ein Satz von Wortleitungen erstreckt sich von der Sourceseite eines Blocks zu der Drainseite eines Blocks. Speicherzellen können auch in anderen Arten von Ketten sowie auf andere Weisen verbunden werden.
Bei einer 3D-Speicherstruktur können die Speicherzellen in vertikalen Speicherketten in einem Stapel angeordnet sein, wobei der Stapel alternierende leitende und dielektrische Schichten aufweist. Die leitenden Schichten wirken als Wortleitungen, die mit den Speicherzellen verbunden sind. Jede Speicherkette kann die Form einer Säule haben, die sich mit den Wortleitungen schneidet, um die Speicherzellen zu bilden.
Die Speicherzellen können Datenspeicherzellen einschließen, die dazu geeignet sind, Benutzerdaten zu speichern, und Dummy- oder Nichtdatenspeicherzellen, die nicht dazu geeignet sind, Benutzerdaten zu speichern. Eine Dummywortleitung ist mit einer Dummyspeicherzelle verbunden. Eine oder mehrere Dummyspeicherzellen können an dem Drain- und/oder Sourceende einer Kette von Speicherzellen bereitgestellt werden, um einen graduellen Übergang in dem Kanalspannungsgradienten bereitzustellen.
Während eines Programmiervorgangs werden die Speicherzellen gemäß einer Wortleitungsprogrammierreihenfolge programmiert. Zum Beispiel kann das Programmieren an der Wortleitung an der Sourceseite des Blocks beginnen und an der Wortleitung an der Drainseite des Blocks fortgesetzt werden. Bei einem Ansatz wird jede Wortleitung vollständig programmiert, bevor eine nächste Wortleitung programmiert wird. Zum Beispiel wird eine erste Wortleitung, WL0, unter Verwendung einer oder mehrerer Programmierdurchgänge programmiert, bis das Programmieren abgeschlossen ist. Als Nächstes wird eine zweite Wortleitung, WL1, unter Verwendung einer oder mehrerer Programmierdurchgänge programmiert, bis das Programmieren abgeschlossen ist, und so weiter. Ein Programmierdurchgang kann einen Satz von sich erhöhenden Spannungen einschließen, die an die Wortleitung in jeweiligen Programmschleifen oder Programmierverifizierdurchläufen angelegt werden, wie in 15 und 16 dargestellt. Verifiziervorgänge können nach jeder Programmierspannung durchgeführt werden, um zu bestimmen, ob die Speicherzellen ein Programmieren abgeschlossen haben. Wenn ein Programmieren für eine Speicherzelle abgeschlossen ist, kann sie von einem weiteren Programmieren ausgeschlossen werden, während ein Programmieren für andere Speicherzellen in nachfolgenden Programmierschleifen fortgeführt wird.
Die Speicherzellen können auch gemäß einer Unterblockprogrammierreihenfolge programmiert werden, wobei Speicherzellen in einem Unterblock oder einem Abschnitt eines Blocks programmiert werden, bevor Speicherzellen in einem anderen Unterblock programmiert werden.
Jede Speicherzelle kann einem Datenzustand gemäß Schreibdaten in einem Programmierbefehl zugeordnet sein. Basierend auf ihrem Datenzustand bleibt eine Speicherzelle entweder in dem gelöschten Zustand oder wird in einen programmierten Zustand programmiert. Zum Beispiel gibt es in einer Speichervorrichtung mit einem Bit pro Zelle zwei Datenzustände einschließlich des gelöschten Zustands und des programmierten Zustands. In einer Speichervorrichtung mit zwei Bits pro Zelle gibt es vier Datenzustände einschließlich des gelöschten Zustands und drei höheren Datenzuständen, die als A-, B- und C-Datenzustand bezeichnet werden (siehe 11A). In einer Speichervorrichtung mit drei Bits pro Zelle gibt es acht Datenzustände einschließlich des gelöschten Zustands und sieben höheren Datenzuständen, die als A-, B-, C-, D-, E-, F- und G-Datenzustand bezeichnet werden (siehe 13). In einer Speichervorrichtung mit vier Bits pro Zelle sechzehn Datenzustände einschließlich des gelöschten Zustands und fünfzehn höheren Datenzuständen. Die Datenzustände können als die S0-S15-Datenzustände bezeichnet werden, wobei S0 der gelöschte Zustand ist.
Nachdem die Speicherzellen programmiert sind, können die Daten in einem Lesevorgang zurückgelesen werden. Ein Lesevorgang kann ein Anlegen einer Reihe von Lesespannungen an eine Wortleitung beinhalten, während ein Abtastschaltkreis bestimmt, ob Zellen, die mit der Wortleitung verbunden sind, in einem leitenden oder nichtleitenden Zustand sind. Wenn eine Zelle in einem nichtleitenden Zustand ist, überschreitet die Vth der Speicherzelle die Lesespannung. Die Lesespannungen werden auf Pegel eingestellt, von denen erwartet wird, dass sie zwischen den Schwellenwertspannungspegeln von benachbarten Datenzuständen liegen. Während des Lesevorgangs werden die Spannungen der nichtausgewählten Wortleitungen auf einen Lesedurchgangspegel hochgefahren, der ausreichend hoch ist, um die nichtausgewählten Speicherzellen in einen stark leitenden Zustand zu versetzen, um ein Stören des Abtastens der ausgewählten Speicherzellen zu vermeiden.
Die Vth der Speicherzellen, insbesondere der Zellen im gelöschten Zustand, kann jedoch durch eine Lesestörung erhöht werden. Eine Art von Lesestörung wird aufgrund einer großen Spannungsdifferenz zwischen dem Steuergate und einem Kanal einer Zelle durch ein schwaches Fowler-Nordheim-Tunneln (FN-Tunneln) verursacht. Eine Gegenmaßnahme besteht darin, die Kanalspannungen der Speicherketten zu verstärken. Eine andere Art der Lesestörung ist die Lesestörung der Art durch Injektion heißer Elektronen (HEI). In diesem Fall erzeugt ein Kanalgradient Elektronenlochpaare, wobei Elektronen in die Ladungsspeicherschicht einer Speicherzelle injiziert werden können, wobei sich ihre Vth erhöht. Das Verstärken des Kanals kann manchmal die Wahrscheinlichkeit der injektionsartigen Störung erhöhen.
Die Wahrscheinlichkeit der injektionsartigen Störung ist auch von der Architektur der Speichervorrichtung abhängig. Insbesondere wenn die SGS-Transistoren in den unterschiedlichen Unterblöcken miteinander verbunden sind, geht die Fähigkeit zur Steuerung der SGS-Transistors unterschiedlich in den ausgewählten und nichtausgewählten Unterblöcken verloren. Stattdessen sind alle SGS-Transistoren während eines Lesevorgangs leitend. Diese Architektur kann den Herstellungsprozess vereinfachen und den Schaltkreis zum Ansteuern der SGS-Transistoren in den unterschiedlichen Unterblöcken getrennt reduzieren, führt jedoch zu sehr signifikanten, inakzeptablen Pegel einer Lesestörung in den nichtausgewählten Unterblöcken.
Techniken, die hierin bereitgestellt werden, befassen sich mit den obigen und anderen Problemen. Unter einem Gesichtspunkt werden die SGD-Transistoren der nichtausgewählten Unterblöcke während des Hochfahrens der nichtausgewählten Wortleitungsspannungen vorübergehend leitend gemacht, um die Menge eines kapazitiven Koppelns des jeweiligen Speicherkettenkanals zu reduzieren. Dies reduziert einen Kanalgradient, der in den Speicherkettenkanälen vorhanden sein kann, wodurch auch die injektionsartige Störung reduziert wird. Ferner ist der Zeitraum, in dem die SGD-Transistoren vorübergehend leitend gemacht werden, von der ausgewählten Wortleitungsposition abhängig, wobei der Zeitraum größer ist, wenn sich die ausgewählte Wortleitung in einer Sourceend- oder Midrangeuntergruppe der Wortleitungen befindet, als wenn sich die ausgewählte Wortleitung in einer Drainenduntergruppe der Wortleitungen befindet. Ferner kann die Technik während eines Abtastprozesses angewendet werden, das in einem Lesevorgang oder einem Verifiziertest in einem Programmiervorgang erfolgt.
Bei einer anderen Option ist ein Weglassen der Injektionsstörungsgegenmaßnahme oder ein Reduzieren der Stärke der Injektionsstörungsgegenmaßnahme beinhaltet, wenn die nichtausgewählten Unterblöcke nicht programmiert worden sind, da die Wahrscheinlichkeit der injektionsartigen Störung in dieser Situation deutlich reduziert wird.
Bei einer anderen Option wird die Injektionsstörungsgegenmaßnahme auf eine Speichersäule angewendet, die ein lokales Minimum in ihrer Breitenmitte oder auf andere Weise auf der Teilstrecke zwischen der Oberseite und der Unterseite der Säule hat. Aufgrund eines stärkeren elektrischen Feldes an dieser Stelle kann der Zeitraum, in der die SGD-Transistoren vorübergehend leitend gemacht werden, erhöht werden. Zum Beispiel kann der erste Zeitraum größer sein, wenn sich die ausgewählte Wortleitung unter einer Untergruppe von Wortleitungen befindet, die das lokale Minimum umfasst, als wenn sich die ausgewählte Wortleitung in einer Sourceenduntergruppe befindet. Der kleinste Zeitraum ist der, wenn sich die ausgewählte Wortleitung in einer Drainenduntergruppe befindet.
Diese und andere Merkmale werden unten weiter erläutert.
1 ist ein Blockdiagramm einer beispielhaften Speichervorrichtung. Die Speichervorrichtung 100 wie ein nichtflüchtiges Speichersystem kann ein oder mehrere Speicherelemente 108 einschließen. Das Speicher-Die 108 schließt eine Speicherstruktur 126 aus Speicherzellen, wie ein Array aus Speicherzellen, eine Steuerschaltung 110 und Lese/Schreib-Schaltungen 128 ein. Die Speicherstruktur 126 ist durch Wortleitungen über einen Zeilendecodierer 124 und durch Bitleitungen über einen Spaltendecodierer 132 adressierbar. Die Lese-/Schreibschaltungen 128 schließen mehrere Abtastblöcke 51, 52, ... 53 (Abtastschaltkreise) ein und ermöglichen ein paralleles Lesen oder Programmieren einer Seite von Speicherzellen. Üblicherweise ist eine Steuerung 122 in der gleichen Speichervorrichtung 100 (z. B. einer entfernbaren Speicherkarte) wie das eine oder die mehreren Speicher-Dies 108 enthalten. Die Steuerung kann von dem Speicherelement getrennt sein. Befehle und Daten werden zwischen dem Host 140 und der Steuerung 122 über einen Datenbus 120 und zwischen der Steuerung und dem einen oder den mehreren Speicherelementen 108 über Leitungen 118 übertragen.
Die Speicherstruktur kann 2D oder 3D sein. Die Speicherstruktur kann ein oder mehrere Arrays von Speicherzellen aufweisen, einschließlich eines 3D-Arrays. Die Speicherstruktur kann eine monolithische dreidimensionale Speicherstruktur aufweisen, in der mehrere Speicherniveaus oberhalb (und nicht in) einem einzelnen Substrat wie einem Wafer ohne dazwischenliegende Substrate ausgebildet sind. Die Speicherstruktur kann jede Art von nichtflüchtigem Speicher aufweisen, der monolithisch in einer oder mehreren physischen Ebenen von Speicherzellenanordnungen ausgebildet ist, die einen aktiven Bereich aufweisen, der über einem Siliciumsubstrat angeordnet ist. Die Speicherstruktur kann sich in einer nichtflüchtigen Speichervorrichtung befinden, die Schaltlogik aufweist, die dem Betrieb der Speicherzellen zugeordnet sind, ganz gleich, ob sich die zugehörige Schaltung oberhalb oder innerhalb des Substrats befindet.
Der Steuerschaltkreis 110 wirkt mit den Lese-/Schreibschaltungen 128 zusammen, um Speichervorgänge auf der Speicherstruktur 126 durchzuführen, und schließt eine Zustandsmaschine 112, einen On-Chip-Adressdecodierer 114 und ein Leistungssteuermodul 116 ein, das eine SGD-Transistorspannungsschaltung 116a und eine SGS-Transistorspannungsschaltung 116b einschließt. Die Schaltungen 116a und 116b können verwendet werden, um Spannungen während eines Abtastprozesses einzustellen, um eine Lesestörung wie hierin beschrieben zu reduzieren. Die Zustandsmaschine 112 stellt eine Steuerung von Speichervorgängen auf Chipniveau bereit. Eine Speicherregion 113 kann bereitgestellt werden, z. B. für Betriebsparameter, und Software/Code. Bei einer Ausführungsform ist die Zustandsmaschine durch die Software programmierbar. Bei anderen Ausführungsformen verwendet die Zustandsmaschine keine Software und ist vollständig in Hardware (z. B. elektrischen Schaltungen) implementiert.
Der On-Chip-Adressdecodierer 114 stellt eine Adressschnittstelle zwischen derjenigen, die von dem Host oder einer Speichersteuerung verwendet wird, zu der Hardwareadresse, die von den Decodierern 124 und 132 verwendet wird, bereit. Das Leistungssteuermodul 116 steuert die Leistung und die Spannungen, die den Wortleitungen, Auswahlgateleitungen, Bitleitungen und Sourceleitungen während Speichervorgängen zugeführt werden. Es kann Treiber für Wortleitungen, SGS- und SGD-Transistoren und Sourceleitungen einschließen. Die Abtastblöcke können in einem Ansatz Bitleitungstreiber einschließen. Ein SGS-Transistor ist ein Auswahlgate-Transistor an einem Source-Ende einer NAND-Kette, und ein SGD-Transistor ist ein Auswahlgate-Transistor an einem Drain-Ende einer NAND-Kette.
In einigen Implementierungen können einige der Komponenten kombiniert werden. Bei verschiedenen Ausführungen können eine oder mehrere der Komponenten (allein oder in Kombination), die sich von der Speicherstruktur 126 unterscheiden, als mindestens eine Steuerschaltung betrachtet werden, die dazu eingerichtet ist, die hierin beschriebenen Techniken einschließlich der Schritte der hierin beschriebenen Verfahren durchzuführen. Zum Beispiel kann eine Steuerschaltung eine beliebige der Komponenten oder eine Kombination aus einer Steuerschaltung 110, einer Zustandsmaschine 112, Decodierern 114 und 132, einem Leistungssteuermodul 116, Abtastblöcken 51, 52, ..., 53, Lese-/Schreibschaltungen 128, einer Steuerung 122 und so weiter einschließen.
Die Off-Chip-Steuerung 122 (die in einer Ausführungsform eine elektrische Schaltung ist) kann einen Prozessor 122c, Speichervorrichtungen (Speicher) wie ROM 122a und RAM 122b und eine Fehlerkorrekturcodeengine (ECC-Engine) 245 aufweisen. Die ECC-Engine kann eine Reihe von Lesefehlern korrigieren.
Eine Speicherschnittstelle 122d kann auch bereitgestellt werden. Die Speicherschnittstelle, die mit ROM, RAM und Prozessor in Kommunikation steht, ist eine elektrische Schaltung, die eine elektrische Schnittstelle zwischen Steuerung und Speicherelement bereitstellt. Zum Beispiel kann die Speicherschnittstelle das Format oder die Zeitsteuerungssignale verändern, einen Buffer bereitstellen, von Spitzen isolieren, ein E/A Zwischenspeichern und so weiter. Der Prozessor kann dem Steuerschaltkreis 110 (oder einer beliebigen anderen Komponente des Speicherelements) über die Speicherschnittstelle 122d Befehle erteilen.
Die Speichervorrichtung weist einen Code wie einen Satz von Anweisungen auf und der Prozessor ist dazu betreibbar, den Satz von Anweisungen auszuführen, um die hierin beschriebene Funktionalität bereitzustellen. Alternativ oder zusätzlich kann der Prozessor auf Code von einer Speichervorrichtung 126a der Speicherstruktur zugreifen, wie einen reservierten Bereich von Speicherzellen in einer oder mehreren Wortleitungen.
Der Code kann zum Beispiel von der Steuerung verwendet werden, um auf die Speicherstruktur zuzugreifen, wie für Programmier-, Lese- und Löschvorgänge. Der Code kann Bootcode und Steuercode (z. B. einen Satz von Befehlen) einschließen. Der Bootcode ist eine Software, die die Steuerung während eines Boot- oder Startvorgangs initialisiert und der Steuerung ermöglicht, auf die Speicherstruktur zuzugreifen. Der Code kann von der Steuerung verwendet werden, um eine oder mehrere Speicherstrukturen zu steuern. Beim Hochfahren ruft der Prozessor 122c den Bootcode aus dem ROM 122a oder der Speichervorrichtung 126a zur Ausführung ab, und der Bootcode initialisiert die Systemkomponenten und lädt den Steuercode in den RAM 122b. Sobald der Steuercode in den RAM geladen ist, wird er durch den Prozessor ausgeführt. Der Steuercode schließt Treiber zum Durchführen grundlegender Aufgaben ein, wie Steuern und Zuweisen von Speicher, Priorisieren der Verarbeitung von Befehlen und Steuern von Eingabe- und Ausgabeports.
Im Allgemeinen kann der Steuercode Anweisungen einschließen, um die hierin beschriebenen Funktionen einschließlich der weiter unten erläuterten Schritte der Flussdiagramme durchzuführen und um die Spannungswellenformen einschließlich der weiter unten erläuterten bereitzustellen. Eine Steuerschaltung kann dazu eingerichtet sein, die Anweisungen auszuführen, um die hierin beschriebenen Funktionen durchzuführen.
Bei einer Ausführungsform ist der Host eine Rechenvorrichtung (z. B. ein Laptop, ein Desktop, ein Smartphone, ein Tablet, eine Digitalkamera), die einen oder mehrere Prozessoren, eine oder mehrere prozessorlesbare Speichervorrichtungen (RAM, ROM, Flashspeicher, Festplattenlaufwerk, Solid-State-Memory) einschließt, die einen prozessorlesbaren Code (z. B. eine Software) zum Programmieren der einen oder der mehreren Prozessoren speichert, um die hierin beschriebenen Verfahren durchzuführen. Der Host kann auch einen zusätzlichen Systemspeicher, eine oder mehrere Eingabe-/Ausgabeschnittstellen und/oder eine oder mehrere Eingabe-/Ausgabevorrichtungen einschließen, die mit dem einem oder den mehreren Prozessoren in Kommunikation stehen.
Andere Arten von nichtflüchtigen Speichern zusätzlich zu NAND-Flash-Speichern können ebenfalls verwendet werden.
Halbleiter-Speichervorrichtungen schließen flüchtige Speichervorrichtungen ein, wie Dynamic Random Access Memory-Speichervorrichtungen („DRAM“-Speichervorrichtungen) oder Static Random Access Memory-Speichervorrichtungen („SRAM“-Speichervorrichtungen), nichtflüchtige Speicher wie Resistive Random Access Memory-Speicher („ReRAM“-Speicher), Electrically Erasable Programmable Read Only Memory-Speicher („EEPROM“-Speicher), Flash-Speicher (der auch als Untergruppe eines EEPROM angesehen werden kann), Ferroelectric Random Access Memory-Speicher („FRAM“-Speicher) und Magnetoresistive Random Access Memory-Speicher („MRAM“-Speicher) und andere Halbleiterelemente, die Informationen speichern können. Jede Art von Speichervorrichtung kann unterschiedliche Konfigurationen aufweisen. Zum Beispiel können Flash-Speichervorrichtungen in einer NAND- oder NOR-Konfiguration eingerichtet sein.
Die Speichervorrichtungen können aus passiven und/oder aktiven Elementen in beliebigen Kombinationen gebildet sein. Als nicht einschränkendes Beispiel schließen passive Halbleiterspeicherelemente ReRAM-Vorrichtungselemente ein, die in einigen Ausführungsformen ein widerstandsschaltendes Speicherelement wie ein Anti-Fuse- oder Phasenwechselmaterial und gegebenenfalls ein Lenkelement wie eine Diode oder einen Transistor einschließen. Weiterhin schließen als nicht einschränkendes Beispiel aktive Halbleiterspeicherelemente EEPROM- und Flash-Speichervorrichtungselemente ein, die in einigen Ausführungsformen Elemente einschließen, die einen Ladungsspeicherbereich enthalten, wie ein Floating-Gate, leitende Nanopartikel oder ein dielektrisches Ladungsspeichermaterial.
Mehrere Speicherelemente können so eingerichtet sein, dass sie in Reihe geschaltet sind oder dass jedes Element einzeln zugänglich ist. Als nicht einschränkendes Beispiel schließen Flash-Speichervorrichtungen in NAND-Konfiguration (NAND-Speicher) üblicherweise Speicherelemente ein, die in Reihe geschaltet sind. Eine NAND-Kette ist ein Beispiel für einen Satz von in Reihe geschalteten Transistoren, aufweisend Speicherzellen und SG-Transistoren.
Ein NAND-Speicherarray kann so eingerichtet sein, dass das Array aus mehreren Speicherketten zusammengesetzt ist, in denen eine Kette aus mehreren Speicherelementen zusammengesetzt ist, die sich eine einzelne Bitleitung teilen und auf die als eine Gruppe zugegriffen wird. Alternativ können Speicherelemente so eingerichtet sein, dass jedes Element einzeln zugänglich ist, z. B. ein NOR-Speicherarray. NAND- und NOR-Speichervorrichtungen sind Beispiele und Speicherelemente können anderweitig eingerichtet sein.
Die Halbleiterspeicherelemente, die innerhalb eines und/oder über einem Substrat liegen, können in zwei oder drei Dimensionen angeordnet sein, wie als eine zweidimensionale Speicherstruktur oder eine dreidimensionale Speicherstruktur.
Bei einer zweidimensionalen Speicherstruktur sind die Halbleiterspeicherelemente in einer einzigen Ebene oder einem einzigen Speichervorrichtungsniveau angeordnet. Üblicherweise sind Speicherelemente bei einer 2D-Speicherstruktur in einer Ebene (z. B. in einer x-y-Richtung-Ebene) angeordnet, die sich im Wesentlichen parallel zu einer Hauptoberfläche eines Substrats erstreckt, das die Speicherelemente trägt. Das Substrat kann ein Wafer sein, über oder in dem die Schicht der Speicherelemente gebildet ist, öder es kann ein Trägersubstrat sein, das nach dem Ausbilden an den Speicherelementen befestigt ist. Als ein nicht einschränkendes Beispiel, kann das Substrat einen Halbleiter wie Silizium einschließen.
Die Speicherelemente können auf der einzelnen Speichervorrichtungsebene in einem geordneten Array angeordnet sein, wie in einer Vielzahl von Zeilen und/oder Spalten. Jedoch können die Speicherelemente in nicht regelmäßigen oder nicht orthogonalen Konfigurationen angeordnet sein. Die Speicherelemente können jeweils zwei oder mehr Elektroden oder Kontaktleitungen, wie Bitleitungen und Wortleitungen, aufweisen.
Ein 3D-Speicherarray ist so angeordnet, dass Speicherelemente mehrere Ebenen oder mehrere Speichervorrichtungsniveaus belegen, wodurch eine Struktur in drei Dimensionen gebildet wird (d. h. in der x-, y- und z-Richtung, wobei die z-Richtung im Wesentlichen senkrecht und die x- und y-Richtung im Wesentlichen parallel zu der Hauptoberfläche des Substrats sind).
Als nichteinschränkendes Beispiel kann eine 3D-Speicherstruktur vertikal als Stapel mehrerer 2D-Speichervorrichtungsniveaus angeordnet sein. Als anderes nichteinschränkendes Beispiel kann ein 3D-Speicherarray als mehrere vertikale Spalten (z. B. Spalten, die sich im Wesentlichen senkrecht zu der Hauptoberfläche des Substrats erstrecken, d. h. in der y-Richtung) angeordnet sein, wobei jede Spalte mehrere Speicherelemente hat. Die Spalten können in einer 2D-Einrichtung angeordnet sein, z. B. in einer x-y-Ebene, was eine 3D-Anordnung von Speicherelementen mit Elementen auf mehreren vertikal gestapelten Speicherebenen ergibt. Andere Einrichtungen von Speicherelementen in drei Dimensionen können auch ein 3D-Speicherarray bilden.
Als nicht einschränkendes Beispiel können die Speicherelemente in einem 3D-NAND-Speicherarray miteinander gekoppelt sein, um eine NAND-Kette innerhalb eines einzigen horizontalen (z. B. x-y) Speichervorrichtungsniveaus zu bilden. Alternativ können die Speicherelemente miteinander gekoppelt sein, um eine vertikale NAND-Kette zu bilden, die über mehrere horizontale Speichervorrichtungsebenen verläuft. Andere 3D-Einrichtungen können in Betracht gezogen werden, wobei einige NAND-Ketten Speicherelemente in einem einzigen Speicherniveau enthalten, während andere Ketten Speicherelemente enthalten, die sich über mehrere Speicherniveaus erstrecken. 3D-Speicherarrays können auch als eine NOR-Einrichtung und als eine ReRAM-Einrichtung ausgelegt sein.
Üblicherweise werden in einem monolithischen 3D-Speicherarray ein oder mehrere Speichervorrichtungsniveaus oberhalb eines einzigen Substrats gebildet. Gegebenenfalls kann das monolithische 3D-Speicherarray auch eine oder mehrere Speicherschichten zumindest teilweise innerhalb des einzigen Substrats haben. Als ein nicht einschränkendes Beispiel, kann das Substrat einen Halbleiter wie Silizium einschließen. In einem monolithischen 3D-Array werden die Schichten, die jedes Speichervorrichtungsniveau des Arrays bilden, üblicherweise auf den Schichten der darunter liegenden Speichervorrichtungsniveaus des Arrays gebildet. Schichten von benachbarten Speichervorrichtungsniveaus eines monolithischen 3D-Speicherarrays können jedoch gemeinsam genutzt werden oder Zwischenschichten zwischen Speichervorrichtungsniveaus haben.
2D-Arrays können getrennt gebildet und dann zusammengepackt werden, um eine nichtmonolithische Speichervorrichtung mit mehreren Speicherschichten zu bilden. Beispielsweise können nicht monolithische gestapelte Speicher konstruiert werden, indem Speicherebenen auf separaten Substraten gebildet werden und dann übereinander gestapelt werden. Die Substrate können vor dem Stapeln gedünnt oder aus den Speichervorrichtungsniveaus entfernt werden, aber da die Speichervorrichtungsniveaus anfangs über getrennten Substraten gebildet werden, sind die sich ergebenden Speicherarrays keine monolithischen 3D-Speicherarrays. Ferner können mehrere 2D-Speicherarrays oder 3D-Speicherarrays (monolithisch oder nichtmonolithisch) auf getrennten Chips gebildet und dann zusammengepackt werden, um eine Speichervorrichtung mit gestapelten Chips zu bilden.
Zugehörige Schaltungen sind üblicherweise für den Betrieb der Speicherelemente und für die Kommunikation mit den Speicherelementen erforderlich. Als nicht einschränkende Beispiele können Speichervorrichtungen Schaltungen aufweisen, die zum Steuern und Treiben von Speicherelementen verwendet werden, um Funktionen wie Programmieren und Lesen auszuführen. Diese zugehörige Schaltung kann sich auf demselben Substrat wie die Speicherelemente und/oder auf einem separaten Substrat befinden. Zum Beispiel kann eine Steuerung für Schreib-/Lesevorgänge des Speichers auf einem separaten Steuerungschip und/oder auf demselben Substrat wie die Speicherelemente angeordnet sein.
Ein Fachmann wird erkennen, dass diese Technologie nicht auf die beschriebenen beispielhaften 2D- und 3D-Strukturen beschränkt ist, sondern alle relevanten Speicherstrukturen in dem Geist und Umfang der Technologie abdeckt, wie hierin beschrieben und wie es von einem Fachmann verstanden wird.
2 ist ein Blockdiagramm, das eine Ausführungsform eines Abtastblocks 51-53 von 1 darstellt. Ein einzelner Abtastblock 51 kann in einen oder mehrere Kernabschnitte, die als Abtastmodule 180 oder Abtastverstärker bezeichnet werden, und in einen gemeinsamen Abschnitt, der als Verwaltungsschaltung 190 bezeichnet wird, unterteilt sein. Bei einer Ausführungsform gibt es ein getrenntes Abtastmodul 180 für jede Bitleitung und eine gemeinsame Verwaltungsschaltung 190 für einen Satz von mehreren, z. B. vier oder acht, Abtastmodulen 180. Jedes der Abtastmodule in einer Gruppe kommuniziert mit der zugehörigen Verwaltungsschaltung über Datenbus 172. Somit gibt es eine oder mehrere Verwaltungsschaltungen, die mit den Abtastmodulen eines Satzes von Speicherelementen kommunizieren.
Abtastmodul 180 weist Abtastschaltkreis 170 auf, der ein Abtasten durchführt, indem er bestimmt, ob sich ein Leitungsstrom in einer verbundenen Bitleitung oberhalb oder unterhalb eines vorbestimmten Schwellenwertpegels befindet. Abtastmodul 180 schließt auch einen Bitleitungslatch 182 ein, der dazu verwendet wird, einen Spannungszustand an der verbundenen Bitleitung einzustellen. Zum Beispiel ergibt ein vorbestimmter Zustand, der in einem Bitleitungslatch 182 zwischengespeichert ist, die verbundene Bitleitung, die in einen Zustand gezogen wird, der eine Programmiersperrung bezeichnet (z. B. 1,5 bis 3 V). Als ein Beispiel kann eine Flag = 0 ein Programmieren verhindern, während Flag = 1 ein Programmieren nicht verhindert.
Verwaltungsschaltung 190 weist einen Prozessor 192, vier beispielhafte Sätze von Datenlatches 194-197 und eine E/A-Schnittstelle 196 auf, die zwischen den Satz von Datenlatches 194 und Datenbus 120 gekoppelt ist. Ein Satz von Datenlatches kann für jedes Abtastmodul bereitgestellt werden und Datenlatches, die durch LDL und UDL identifiziert werden, können für jeden Satz bereitgestellt werden. In einigen Fällen können zusätzliche Datenlatches verwendet werden. LDL speichert ein Bit für eine untere Seite von Daten und UDL speichert ein Bit für eine obere Seite von Daten. Dies gilt für eine Speichervorrichtung mit vier Niveaus oder zwei Bits pro Speicherelement. Ein zusätzliches Datenlatch pro Bitleitung kann für jedes zusätzliche Datenbit pro Speicherelement bereitgestellt werden.
Prozessor 192 führt Berechnungen durch, um beispielsweise die Daten, die in dem abgetasteten Speicherelement gespeichert sind, zu bestimmen und die bestimmten Daten in dem Satz von Datenlatches zu speichern. Jeder Satz von Datenlatches 194-197 wird verwendet, um Datenbits, die von dem Prozessor 192 während eines Lesevorgangs bestimmt werden, zu speichern und Datenbits, die von dem Datenbus 120 während eines Programmiervorgangs importiert werden, zu speichern, die Schreibdaten darstellen, die in den Speicher programmiert werden sollen. E/A-Schnittstelle 196 stellt eine Schnittstelle zwischen Datenlatches 194-197 und dem Datenbus 120 bereit.
Während eines Lesens steht der Betrieb des Systems unter der Steuerung von Zustandsmaschine 112, welche die Zufuhr von unterschiedlichen Steuergatespannungen zu dem adressierten Speicherelement steuert. Da es die verschiedenen vordefinierten Steuergatespannungen entsprechend den verschiedenen Speicherzuständen, die von dem Speicher unterstützt werden, schaltet, kann das Abtastmodul 180 bei einer dieser Spannungen auslösen und eine entsprechende Ausgabe wird Prozessor 192 von Abtastmodul 180 über Bus 172 bereitgestellt. An diesem Punkt bestimmt Prozessor 192 den sich ergebenden Speicherzustand unter Berücksichtigung des/der Auslöseereignisse(s) des Abtastmoduls und der Information über die angelegte Steuergatespannung von der Zustandsmaschine über Eingabeleitungen 193. Er berechnet dann eine binäre Codierung für den Speicherzustand und speichert die sich ergebenden Datenbits in Datenlatches 194-197. Bei einer anderen Ausführungsform der Verwaltungsschaltung 190 dient der Bitleitungslatch 182 sowohl als Latch zum Zwischenspeichern der Ausgabe des Abtastmoduls 180 als auch als Bitleitungslatch, wie oben beschrieben.
Einige Implementierungen können mehrere Prozessoren 192 einschließen. Bei einer Ausführungsform schließt jeder Prozessor 192 eine (nicht dargestellte) Ausgabeleitung ein, sodass jede der Ausgabeleitungen miteinander über eine ODER-Leitung verdrahtet ist. Bei einigen Ausführungsformen werden die Ausgabeleitungen invertiert, bevor sie mit der verdrahteten ODER-Leitung verbunden werden. Diese Konfiguration ermöglicht eine schnelle Bestimmung während des Programmierverifizierungsprozesses, wann der Programmierprozess abgeschlossen ist, weil die Zustandsmaschine, die das verdrahtete ODER empfängt, bestimmen kann, wann alle programmierten Bits den gewünschten Pegel erreicht haben. Wenn beispielsweise jedes Bit seinen gewünschten Pegel erreicht hat, wird eine logische Null für dieses Bit an die verdrahtete ODER-Leitung gesendet (oder eine Daten-Eins wird invertiert). Wenn alle Bits eine Daten-0 (oder eine invertierte Daten-Eins) ausgeben, dann weiß die Zustandsmaschine, dass sie das Programmierverfahren zu beenden hat. Da jeder Prozessor mit acht Abtastmodulen kommuniziert, muss die Zustandsmaschine die verdrahtete ODER-Leitung achtmal lesen, oder dem Prozessor 192 wird eine Logik hinzugefügt, um die Ergebnisse der zugehörigen Bitleitungen zu akkumulieren, sodass die Zustandsmaschine die verdrahtete ODER-Leitung nur einmal lesen muss. In ähnlicher Weise kann die globale Zustandsmaschine durch korrektes Wählen der Logikpegel detektieren, wann das erste Bit seinen Zustand ändert, und die Algorithmen entsprechend ändern.
Während Programmier- oder Verifiziervorgängen werden die zu programmierenden Daten (Schreibdaten) in dem Satz von Datenlatches 194-197 von dem Datenbus 120 in den LDL- und UDL-Latches in einer Implementierung mit zwei Bits pro Speicherelement gespeichert. In einer Implementierung mit drei Bits pro Speicherelement kann ein zusätzlicher Datenlatch verwendet werden. Der Programmiervorgang weist unter der Steuerung der Zustandsmaschine eine Reihe von Programmierspannungsimpulsen auf, die an die Steuergates der adressierten Speicherelemente angelegt werden. Jeder Programmierspannungsimpuls wird von einem Rücklesen (Verifizieren) gefolgt, um zu bestimmen, ob das Speicherelement in den gewünschten Speicherzustand programmiert worden ist. In einigen Fällen überwacht Prozessor 192 den Zustand des zurückgelesenen Speichers in Bezug auf den gewünschten Speicherzustand. Wenn die zwei in Übereinstimmung sind, stellt der Prozessor 192 das Bitleitungslatch 182 ein, um zu bewirken, dass die Bitleitung in einen Zustand gezogen wird, der eine Programmiersperrung bezeichnet. Dies verhindert, dass das Speicherelement, das an die Bitleitung gekoppelt ist, weiter programmiert wird, selbst wenn Programmierimpulse auf seinem Steuergate erscheinen. Bei anderen Ausführungsformen lädt der Prozessor anfangs den Bitleitungslatch 182 und der Abtastschaltkreis stellt ihn während des Verifizierverfahrens auf einen Sperrwert ein.
Jeder Satz von Daten-Latches 194-197 kann als ein Stapel von Daten-Latches für jedes Abtastmodul implementiert sein. Bei einer Ausführungsform gibt es drei Datenlatches pro Abtastmodul 180. In einigen Implementierungen sind die Daten-Latches als Schieberegister implementiert, sodass die darin gespeicherten parallelen Daten in serielle Daten für den Datenbus 120 umgewandelt werden und umgekehrt. Alle Datenlatches, die dem Lese-/Schreibblock von Speicherelementen entsprechen, können miteinander verbunden werden, um ein Blockschieberegister zu bilden, sodass ein Datenblock durch serielle Übertragung eingegeben oder ausgegeben werden kann. Insbesondere ist die Bank von Lese/Schreibmodulen so angepasst, dass jeder von ihrem Satz von Datenlatches Daten sequentiell in den Datenbus hinein oder aus diesem heraus verschiebt, als ob sie Teil eines Schieberegisters für den gesamten Lese-/Schreibblock sind.
Die Datenlatches identifizieren, wann ein zugehöriges Speicherelement bestimmte Abschnitte bei einem Programmiervorgang erreicht hat. Zum Beispiel können Latches identifizieren, dass sich eine Vth eines Speicherelements unterhalb eines bestimmten Verifizierpegels befindet. Die Datenlatches geben an, ob ein Speicherelement gegenwärtig ein oder mehrere Bits von einer Seite von Daten speichert. Zum Beispiel können die LDL-Latches dazu verwendet werden, eine untere Seite von Daten zu speichern. Ein LDL-Latch wird umgedreht (z. B. von 0 zu 1), wenn ein unteres Seitenbit in einem zugehörigen Speicherelement gespeichert ist. Ein UDL-Latch wird umgedreht, wenn ein oberes Seitenbit in einem zugehörigen Speicherelement gespeichert ist. Dies erfolgt, wenn ein zugehöriges Speicherelement ein Programmieren abschließt, z. B. wenn seine Vth einen Zielverifizierpegel wie VvA, VvB oder VvC überschreitet.
3 stellt ein beispielhaftes Blockdiagramm eines Abtastblocks 51 in dem Spaltensteuerschaltkreis von 1 dar. Die Spaltensteuerschaltkreise können mehrere Abtastblöcke einschließen, wobei jeder Abtastblock ein Abtasten durchführt, z. B. Lese-, Programmierverifizier- oder Löschverifiziervorgänge für mehrere Speicherzellen über jeweilige Bitleitungen.
Bei einem Ansatz weist ein Abtastblock mehrere Abtastschaltungen auf, die auch als Abtastverstärker bezeichnet werden. Jede Abtastschaltung gehört zu Datenlatches und Caches. Zum Beispiel gehören die beispielhaften Abtastschaltungen 350a, 351a, 352a und 353a zu Caches 350c, 351c, 352c beziehungsweise 353c.
Bei einem Ansatz können unterschiedliche Untergruppen von Bitleitungen unter Verwendung unterschiedlicher jeweiliger Abtastblöcke abgetastet werden. Dies ermöglicht, dass die Prozessorlast, die zu den Abtastschaltungen gehört, durch einen jeweiligen Prozessor in jedem Abtastblock aufgeteilt und gehandhabt wird. Zum Beispiel kann eine Abtastschaltungssteuerung 360 mit dem Satz von, z. B. sechzehn, Abtastschaltungen und Latches in Kommunikation stehen. Die Abtastschaltungssteuerung kann eine Vorladeschaltung 361 einschließen, die jeder Abtastschaltung eine Spannung zum Einstellen einer Vorladespannung bereitstellt. Die Abtastschaltungssteuerung kann auch einen Speicher 362 und einen Prozessor 363 einschließen.
Weitere beispielhafte Details der Abtastschaltungssteuerung und der Abtastschaltungen werden unten bereitgestellt.
4 stellt eine beispielhafte Schaltung zum Bereitstellen von Spannungen an Blöcke von Speicherzellen dar. Bei diesem Beispiel stellt ein Zeilendecodierer 401 Wortleitungen und Auswahlgates von jedem Block in einem Satz von Blöcken 410 Spannungen bereit. Der Satz könnte sich in einer Ebene befinden und schließt Blöcke BLK_0 bis BLK_8 ein. Der Zeilendecodierer stellt Durchgangsgate 422, das die Blöcke mit dem Zeilendecodierer verbindet, ein Steuersignal bereit. Üblicherweise werden Vorgänge, z. B. Programmieren, Lesen oder Löschen, an einem ausgewählten Block zu einem Zeitpunkt durchgeführt. Der Zeilendecodierer kann globale Steuerleitungen 402 mit lokalen Steuerleitungen 403 verbinden. Die Steuerleitungen stellen Leiterbahnen dar. Spannungen werden den globalen Steuerleitungen von Spannungsquellen 420 bereitgestellt. Die Spannungsquellen können Schaltern 421, die mit den globalen Steuerleitungen verbunden sind, Spannungen bereitstellen. Durchgangsgates 424, die auch als Durchgangstransistoren oder Übergangstransistoren bezeichnet werden, werden so gesteuert, dass sie Spannungen von den Spannungsquellen 420 an die Schalter 421 weiterleiten.
Die Spannungsquellen 420 können zum Beispiel Spannungen an Wortleitungen (WL), SGS-Steuergates und SGD-Steuergates bereitstellen. Insbesondere können die Spannungsquellen 420 für jeden Block einen SGS-Treiber 445 und einen getrennten SGD-Treiber für jeden Unterblock einschließen. Zum Beispiel kann SGD-Treiber 446, 447, 448 und 449 für SB0, SB1, SB2 beziehungsweise SB3 in 7 und 8 bereitgestellt werden.
Die verschiedenen Komponenten einschließlich des Zeilendecodierers können Befehle von einer Steuerung wie der Zustandsmaschine 112 oder der Steuerung 122 empfangen, um die hierin beschriebenen Funktionen durchzuführen.
Eine Sourceleitungsspannungsquelle 430 stellt der Sourceleitungs-/Diffusionsregion in dem Substrat über Steuerleitungen 432 die Spannung Vsl bereit. Bei einem Ansatz ist die Sourcediffusionsregion 433 den Blöcken gemeinsam. Ein Satz von Bitleitungen 442 wird von den Blöcken auch gemeinsam genutzt. Eine Bitleitungsspannungsquelle 440 stellt den Bitleitungen Spannungen bereit. Bei einer möglichen Implementierung befinden sich die Spannungsquellen 420 in der Nähe der Bitleitungsspannungsquelle.
5 ist eine perspektivische Ansicht einer Speichervorrichtung 500, die einen Satz von Blöcken in einer beispielhaften 3D-Einrichtung der Speicherstruktur 126 von 1 aufweist. Auf dem Substrat befinden sich Beispielblöcke BLK0, BLK1, BLK2 und BLK3 von Speicherzellen (Speicherelementen) und Peripheriebereiche mit Schaltungen zur Verwendung durch die Blöcke. Der Peripheriebereich 504 verläuft entlang einer Kante jedes Blocks, während sich der Peripheriebereich 505 an einem Ende des Satzes von Blöcken befindet. Die Durchgangsgates für eine Spannungsquelle der SGS-Transistoren können bei einem Ansatz in diesem Peripheriebereich 505 liegen. In diesem Fall befinden sich die Blöcke BLK0, BLK1, BLK2 und BLK3 in progressiv weiteren Abständen von den Durchgangsgates. Der Schaltkreis kann Spannungstreiber einschließen, die mit Steuergateschichten, Bitleitungen und Sourceleitungen der Blöcke verbunden werden können. Bei einem Ansatz werden Steuergateschichten auf einer gemeinsamen Höhe in den Blöcken gemeinsam angesteuert. Das Substrat 501 kann auch einen Schaltkreis unter den Blöcken und eine oder mehrere untere Metallschichten tragen, die in Leiterbahnen strukturiert sind, um Signale des Schaltkreises zu tragen. Die Blöcke sind in einer Zwischenregion 502 der Speichervorrichtung ausgebildet. In einer oberen Region 503 der Speichervorrichtung sind eine oder mehrere obere Metallschichten in Leiterbahnen strukturiert, um Signale des Schaltkreises zu tragen. Jeder Block weist einen gestapelten Bereich von Speicherzellen auf, wobei alternierende Ebenen des Stapels Wortleitungen darstellen. In einem möglichen Ansatz weist jeder Block gegenüberliegende abgestufte Seiten auf, von denen sich vertikale Kontakte nach oben zu einer oberen Metallschicht erstrecken, um Verbindungen zu Leiterbahnen herzustellen. Während vier Blöcke beispielhaft dargestellt sind, können zwei oder mehr Blöcke verwendet werden, die sich in x - und/oder y-Richtung erstrecken.
In einem möglichen Ansatz befinden sich die Blöcke in einer Ebene und die Länge der Ebene in x-Richtung stellt eine Richtung dar, in der sich Signalpfade zu Wortleitungen in der einen oder den mehreren oberen Metallschichten erstrecken (eine Wortleitungs- oder SGD-Leitungsrichtung), und die Breite der Ebene in der y-Richtung stellt eine Richtung dar, in der sich Signalpfade zu Bitleitungen in der einen oder den mehreren oberen Metallschichten (einer Bitleitungsrichtung) erstrecken. Die z-Richtung stellt eine Höhe der Speichervorrichtung dar. Die Blöcke könnten auch in mehreren Ebenen angeordnet sein.
6A stellt eine beispielhafte Querschnittsansicht eines Abschnitts einer der Blöcke von 5 dar. Der Block weist einen Stapel 616 von alternierenden leitenden und dielektrischen Schichten auf. Bei diesem Beispiel weisen die leitenden Schichten zwei SGD-Schichten, eine SGS-Schicht, zwei Sourceseitendummywortleitungsschichten (oder Wortleitungen) WLDS1 und WLDS0, zwei Drainseitendummywortleitungsschichten WLDD1 und WLDD0 und elf Datenwortleitungsschichten (oder Datenwortleitungen) WLL0-WLL10 auf. WLL0 ist eine Sourceseitendatenwortleitung und WLDS1 ist eine Dummywortleitungsschicht, die der Sourceseitendatenwortleitung benachbart ist. WLDS0 ist eine andere Dummywortleitungsschicht, die WLDS1 benachbart ist. WLL10 ist eine Drainseitendatenwortleitung und WLDD1 ist eine Dummywortleitungsschicht, die der Drainseitendatenwortleitung benachbart ist. WLDD0 ist eine andere Dummywortleitungsschicht, die WLDD1 benachbart ist. Die dielektrischen Schichten werden als DL1-1L19 bezeichnet. Weiterhin sind Bereiche des Stapels dargestellt, die NAND-Ketten NS1 und NS2 aufweisen. Jede NAND-Kette umfasst ein Speicherloch 618 oder 619, das mit Materialien gefüllt ist, die Speicherzellen bilden, die den Wortleitungen benachbart sind. Region 622 des Stapels ist in 6C ausführlicher gezeigt.
Der Stapel schließt ein Substrat 611 ein. Bei einem Ansatz weist ein Abschnitt der Sourceleitung SL eine n-Typ-Sourcediffusionsschicht 611a in dem Substrat auf, die mit einem Sourceende jeder Kette von Speicherzellen in einem Block in Kontakt steht. Die n-Typ-Sourcediffusionsschicht 611a ist in einer möglichen Implementierung in einer p-artigen Wellregion 611b ausgebildet, die wiederum in einer n-artigen Wellregion 611c ausgebildet ist, die wiederum in einem p-artigen Halbleitersubstrat 611d ausgebildet ist. Die n-artige Sourcediffusionsschicht kann bei einem Ansatz von allen Blöcken in einer Ebene gemeinsam genutzt werden.
NS1 weist ein Sourceende 613 an einer Unterseite 616b des Stapels 616 und ein Drainende 615 an einer Oberseite 616a des Stapels auf. Metallgefüllte Schlitze 617 und 620 können periodisch über dem Stapel als Verbindungen bereitgestellt werden, die sich durch den Stapel erstrecken, um beispielsweise die Sourceleitung mit einer Leitung über dem Stapel zu verbinden. Die Schlitze können während der Herstellung der Wortleitungen verwendet und anschließend mit Metall gefüllt werden. Ein Abschnitt einer Bitleitung BL0 ist auch dargestellt. Ein leitender Weg 621 verbindet das Drainende 615 mit BL0.
Bei einem Ansatz weist der Block von Speicherzellen einen Stapel von alternierenden Steuergate- und dielektrischen Schichten auf und die Speicherzellen sind in sich vertikal erstreckenden Speicherlöchern in dem Stapel angeordnet.
In einem Ansatz weist jeder Block eine terrassenförmige Kante auf, in der vertikale Verbindungen mit jeder Schicht, einschließlich der Schichten SGS, WL und SGD, verbunden sind und sich nach oben bis zu horizontalen Pfaden zu Spannungsquellen erstrecken.
6B stellt einen beispielhaften Transistor 650 dar. Der Transistor weist ein Steuergate CG, einen Drain D, eine Source S und einen Kanal CH auf und kann zum Beispiel eine Speicherzelle oder einen Auswahlgatetransistor darstellen.
6C stellt eine Detailansicht der Region 622 des Stapels von 6A dar. Speicherzellen sind an den verschiedenen Ebenen des Stapels an dem Schnittpunkt einer Wortleitungsschicht und eines Speicherlochs ausgebildet. Bei diesem Beispiel werden SGD-Transistoren 680 und 681 über Dummyspeicherzellen 682 und 683 und einer Datenspeicherzelle MC bereitgestellt. Eine Reihe von Schichten kann entlang der Seitenwand (SW) des Speicherlochs 630 und/oder innerhalb jeder Wortleitungsschicht abgeschieden werden, z. B. unter Verwendung von atomarer Schichtabscheidung. Zum Beispiel kann jede Säule 699 oder Spalte, die von den Materialien innerhalb eines Speicherlochs gebildet wird, eine Ladungsfängerschicht 663 oder eine Folie wie Siliziumnitrid (Si₃N₄) oder ein anderes Nitrid, eine Tunnelschicht 664, einen Kanal 665 (z. B. aufweisend Polysilizium) und einen dielektrischen Kern 666 einschließen. Eine Wortleitungsschicht kann ein Blockieroxid / Blockiermaterial mit hohem k-Wert 660, eine Metallbarriere 661 und ein leitendes Metall 662 wie Wolfram als ein Steuergate einschließen. Zum Beispiel werden Steuergates 690, 691, 692, 693 und 694 bereitgestellt. In diesem Beispiel sind alle Schichten mit Ausnahme des Metalls in dem Speicherloch bereitgestellt. In anderen Ansätzen können einige der Schichten in der Steuergateschicht sein. Zusätzliche Säulen sind gleichermaßen in den verschiedenen Speicherlöchern ausgebildet. Eine Säule kann eine säulenförmige aktive Fläche (AA) einer NAND-Kette bilden.
Jede Speicherkette weist einen Kanal auf, der sich kontinuierlich von dem Sourceendauswahltransistor zu dem Drainendauswahltransistor erstreckt.
Wenn eine Speicherzelle programmiert wird, werden Elektronen in einem Teil der Ladungseinfangschicht gespeichert, welche der Speicherzelle zugeordnet ist. Diese Elektronen werden in die Ladungseinfangschicht aus dem Kanal und durch die Tunnelschicht gezogen. Die Vth einer Speicherzelle wird proportional zu der Menge der gespeicherten Ladung erhöht. Während eines Löschvorgangs kehren die Elektronen in den Kanal zurück.
Jedes der Speicherlöcher kann mit einer Vielzahl von ringförmigen Schichten gefüllt sein, die eine Blockieroxidschicht, eine Ladungseinfangschicht, eine Tunnelschicht und eine Kanalschicht aufweisen. Eine Kernregion jedes der Speicherlöcher ist mit einem Körpermaterial gefüllt und die Vielzahl von ringförmigen Schichten befindet sich zwischen der Kernregion und der Wortleitung in jedem der Speicherlöcher.
Die NAND-Kette kann als einen Floating-Body-Kanal aufweisend betrachtet werden, da die Länge des Kanals nicht auf einem Substrat ausgebildet ist. Weiterhin wird die NAND-Kette durch eine Vielzahl von Wortleitungsschichten bereitgestellt, die übereinander in einem Stapel angeordnet und durch dielektrische Schichten voneinander getrennt sind.
7 stellt eine beispielhafte Ansicht von NAND-Ketten in Unterblöcken in einer 3D-Einrichtung dar, die mit 6A übereinstimmt. Jeder Unterblock schließt mehrere NAND-Ketten ein, wobei eine beispielhafte NAND-Kette dargestellt ist. Zum Beispiel weisen SB0, SB1, SB2 und SB3 beispielhafte NAND-Ketten 700n, 710n, 720n beziehungsweise 730n auf. Die NAND-Ketten haben Datenwortleitungen, Dummywortleitungen und Auswahlgateleitungen, die mit 6A übereinstimmen. In einem Block BLK weist jeder Unterblock einen Satz von NAND-Ketten auf, die sich in der x-Richtung erstrecken und die eine gemeinsame SGD-Leitung haben. Die NAND-Ketten 700n, 710n, 720n und 730n befinden sich in Unterblöcken SB0, SB1, SB2 beziehungsweise SB3. Ein Programmieren des Blocks kann je eine Unterblock zu einem Zeitpunkt erfolgen. Innerhalb jedes Unterblocks kann einer Wortleitungsprogrammierreihenfolge gefolgt werden, z. B. beginnend bei WL0, der Sourceendwortleitung, und fortschreitend bei einer Wortleitung zu einem Zeitpunkt bis zu WLL10, der Drainendwortleitung.
Die NAND-Ketten 700n, 710n, 720n und 730n weisen Kanäle 700a, 710a, 720a beziehungsweise 730a auf.
Zusätzlich schließt NAND-Kette 700n SGS-Transistor 701, Dummyspeicherzellen 702 und 703, Datenspeicherzellen 704, 705, 706, 707, 708, 709, 710, 711, 712, 713 und 714, Dummyspeicherzellen 715 und 716 und SGD-Transistoren 717 und 718 ein.
NAND-Kette 710n schließt SGS-Transistor 721, Dummyspeicherzellen 722 und 723, Datenspeicherzellen 724, 725, 726, 727, 728, 729, 730, 731, 732, 733 und 734, Dummyspeicherzellen 735 und 736 und SGD-Transistoren 737 und 738 ein.
NAND-Kette 720n schließt SGS-Transistor 741, Dummyspeicherzellen 742 und 743, Datenspeicherzellen 744, 745, 746, 747, 748, 749, 750, 751, 752, 753 und 754, Dummyspeicherzellen 755 und 756 und SGD-Transistoren 757 und 758 ein.
NAND-Kette 730n schließt SGS-Transistor 761, Dummyspeicherzellen 762 und 763, Datenspeicherzellen 764, 765, 766, 767, 768, 769, 770, 771, 772, 773 und 774, Dummyspeicherzellen 775 und 776 und SGD-Transistoren 777 und 778 ein.
Während eines Programmiervorgangs kann die endgültige Vth-Verteilung erreicht werden, indem ein oder mehrere Programmierdurchgänge verwendet werden. Bei jedem Durchgang kann beispielsweise ein stufenweises schrittweises Impulsprogrammieren verwendet werden. Während eines Programmierdurchgangs werden Programmierschleifen für eine ausgewählte Wortleitung durchgeführt. Eine Programmierschleife weist einen Programmierabschnitt auf, in dem eine Programmierspannung an die Wortleitung angelegt wird, gefolgt von einem Prüfabschnitt, in dem ein oder mehrere Prüftests durchgeführt werden. Jeder programmierte Zustand hat eine Prüfspannung, die in dem Prüftest für den Zustand verwendet wird.
Die Wortleitungen und zugehörigen Speicherzellen können in unterschiedlichen Untergruppen angeordnet sein, wie einer Sourceenduntergruppe von Wortleitungen 790 (z. B. WLDS0-WLL2), die den Sourceendauswahltransistoren benachbart sind, einer Drainenduntergruppe von Wortleitungen 792 (z. B. WLL8-WLDD0), die den Drainendauswahltransistoren benachbart sind, und einer Midrangeuntergruppe von Wortleitungen 791 (z. B. WLL3-WLDD3) zwischen der Sourceenduntergruppe von Wortleitungen und der Drainenduntergruppe von Wortleitungen. Bei einem Ansatz umfasst die Sourceenduntergruppe von Wortleitungen eine Gruppe von benachbarten Wortleitungen einschließlich einer unteren Daten- oder Dummywortleitung in einem Stapel, die Drainenduntergruppe von Wortleitungen umfasst eine Gruppe von benachbarten Wortleitungen einschließlich einer oberen Daten- oder Dummywortleitung in einem Stapel und eine Midrangeuntergruppe von Wortleitungen umfasst eine Gruppe von benachbarten Wortleitungen, die sich an einem Mittelpunkt in dem Stapel befinden. Eine Midrangeuntergruppe von Wortleitungen kann auch einen Satz von benachbarten Wortleitungen umfassen, der sich zwischen der Sourceend- und der Drainendgruppe befindet.
Wie weiter unten beschrieben, einschließlich in 19A und 19B, kann ein Zeitraum, in dem eine Lesestörungsgegenmaßnahme implementiert wird, von der Untergruppe abhängig sein, in der die ausgewählte Wortleitung WLn liegt. Der Zeitraum kann im Allgemeinen von einer Position der ausgewählten Wortleitung unter der Vielzahl von Wortleitungen WLLO-WLL10 abhängig sein. Die Implementierung der Gegenmaßnahme ist effizienter, wenn die gleiche Gegenmaßnahme verwendet wird, wenn sich WLn unter mehreren Wortleitungen in einer Untergruppe befindet. Allerdings ist es möglich, die Implementierung der Gegenmaßnahme für jede ausgewählte Wortleitungsposition anzupassen. Bei einem Ansatz kann die Gegenmaßnahme sowohl für beide einzelnen Wortleitungspositionen von Gruppen von Wortleitungen angepasst werden. Zum Beispiel können die Enddatenwortleitungen WLL0 und WLL10 einzeln behandelt werden. Ferner weist jede Untergruppe üblicherweise eine Gruppe von benachbarten Wortleitungen auf, obwohl andere Optionen möglich sind. Zum Beispiel kann eine Untergruppe eine erste und eine zweite Gruppe von benachbarten Wortleitungen aufweisen, die durch mindestens eine andere Wortleitung voneinander getrennt sind.
8 stellt ein zusätzliches Detail der Unterblöcke SB0-SB3 von 7 dar. Beispielhafte Speicherzellen sind dargestellt, die sich in der x-Richtung entlang von Wortleitungen in jedem Unterblock erstrecken. Jede Speicherzelle ist der Einfachheit halber als Würfel dargestellt. SB0 schließt NAND-Ketten 700n, 701n, 702n und 703n ein. SB1 schließt NAND-Ketten 710n, 711n, 712n und 713n ein. SB2 schließt NAND-Ketten 720n, 721n, 722n und 723n ein. SB3 schließt NAND-Ketten 730n, 731n, 732n und 733n ein. Bitleitungen sind mit Sätzen von NAND-Ketten verbunden. Zum Beispiel ist eine Bitleitung BL0 mit NAND-Ketten 700n, 710n, 720n und 730n verbunden, eine Bitleitung BL1 ist mit NAND-Ketten 701n, 711n, 721n und 731n verbunden, eine Bitleitung BL2 ist mit NAND-Ketten 702n, 712n, 722n und 732n verbunden und eine Bitleitung BL3 ist mit NAND-Ketten 703n, 713n, 723n und 733n verbunden. Ein Abtastschaltkreis kann mit jeder Bitleitung verbunden sein. Zum Beispiel ist der Abtastschaltkreis 780, 781, 782 und 783 mit Bitleitungen BL0, BL1, BL2 und BL3 verbunden. Eine Bitleitungsspannungsquelle kann mit dem Abtastschaltkreis bereitgestellt werden.
Programmieren und Lesen kann für ausgewählte Zellen in einer Wortleitung und einem Unterblock zu einem Zeitpunkt erfolgen. Dies ermöglicht, jede ausgewählte Zelle durch eine jeweilige Bitleitung und/oder Sourceleitung zu steuern. Zum Beispiel ist ein Satz von Speicherzellen 801, der eine beispielhafte Speicherzelle 802 einschließt, mit WLL4 in SB0 verbunden. Dieser Satz von Speicherzellen kann gleichzeitig programmiert oder gelesen werden. Ein zusätzlicher Satz von Speicherzellen ist mit WLL4 in jedem der anderen Unterblöcke SB1-SB3 verbunden. Zum Beispiel ist ein Satz von Speicherzellen 820, der eine beispielhafte Speicherzelle 821 einschließt, mit WLL4 in SB1 verbunden. Zudem ist ein Satz von Speicherzellen 810, der eine beispielhafte Speicherzelle 811 einschließt, mit WLL3 in SB1 verbunden und ein Satz von Speicherzellen 830, der eine beispielhafte Speicherzelle 831 einschließt, ist mit WLL5 in SB1 verbunden.
Wenn die Speicherzellen von WLL4 in SB0 abgetastet werden, wie bei einem Lesevorgang oder einem Verifiziertest, sind die Zellen von WLL3 und WLL5 in SB1-SB3 wie hierin beschrieben am anfälligsten für eine Lesestörung. Insbesondere WLL5 ist am anfälligsten. Die Speicherzellen, die abgetastet werden, sind die ausgewählten Speicherzellen, die zugehörige Wortleitung ist eine ausgewählte Wortleitung oder Wortleitungsschicht und der zugehörige Unterblock ist ein ausgewählter Unterblock. Zu diesem Zeitpunkt sind die nicht abgetasteten Speicherzellen die nichtausgewählten Speicherzellen (in SB0 auf allen Wortleitungen mit Ausnahme von WLn und in SB1-SB3 auf allen Wortleitungen). Die anderen Wortleitungen als WLL4 sind die nichtausgewählten Wortleitungen oder Wortleitungsschichten. Die Bezeichnungen WLn, WLn-1 und WLn+1 können verwendet werden, um eine ausgewählte Wortleitung, eine benachbarte nichtausgewählte Wortleitung der Sourceseite beziehungsweise eine benachbarte nichtausgewählte Wortleitung der Drainseite darzustellen. Bei diesem Beispiel gilt: Wln = WLL4, WLn-1 = WLL3 und Wln+1 = WLL5.
Bei diesem Beispiel wird die Sourceleitung SL oder die Sourceregion mit einer Spannung Vsl durch eine Spannungsquelle, SLVS, angesteuert.
Jede Speicherkette schließt einen oder mehrere SGD-Transistoren an dem Drainende und einen oder mehrere SGS-Transistoren an dem Sourceende ein. In diesem Fall gibt es zwei SGD-Transistoren und einen SGS-Transistor. Zum Beispiel hat SB0 einen Satz von SGD-Transistoren 840 mit beispielhaften SGD-Transistoren 841 und 842 in der Speicherkette 700n. SB0 hat auch einen Satz von SGS-Transistoren 843 mit einem beispielhaften SGS-Transistor 844 in der Speicherkette 700n. Ebenso hat SB1 einen Satz von SGD-Transistoren 850 mit beispielhaften SGD-Transistoren 851 und 852 in der Speicherkette 710n. SB1 hat auch einen Satz von SGS-Transistoren 853 mit einem beispielhaften SGS-Transistor 854 in der Speicherkette 710n.
9A stellt ein Diagramm einer Kanalspannung gegenüber einer Speicherkettenposition für den Fall dar, dass SGS-Transistoren in einem Block verbunden sind, wenn eine Lesedurchgangsspannung an nichtausgewählte Wortleitungen angelegt wird und eine Steuergatelesespannung an eine ausgewählte Wortleitung angelegt wird. In 9A, 9B, 10A und 10B ist ein Abschnitt der Speicherkette 710n und ihr Kanal 710a von 7 und 8 dargestellt. Der gezeigte Abschnitt der Speicherkette schließt die drei Speicherzellen 811, 821 und 831 von 8 ein, die mit WLL3, WLL4 beziehungsweise WLL5 verbunden sind. Als ein Beispiel ist WLL4 die ausgewählte Wortleitung WLn, sodass WLL3 WLn-1 und WLL5 WLn+1 ist. Die Speicherzellen 811, 821 und 831 sind den Kanalabschnitten 910, 911 beziehungsweise 912 des Kanals benachbart. Ein Diagramm 900 stellt einen Größe der Kanalspannung für die unterschiedlichen Kanalabschnitte dar. Das Diagramm schließt Diagrammabschnitte 900a, 900c und 900e ein, welche die Spannungen in den Kanalabschnitten 910, 911 beziehungsweise 912 darstellen, und Diagrammabschnitte 900b und 900d, die Gradienten zwischen den Diagrammabschnitten 900a und 900c beziehungsweise 900c und 900e darstellen.
In diesem Fall sind die Speicherzellen 811 und 831 nichtausgewählt und die Speicherzelle 821 ist ausgewählt. Jede Speicherzelle hat eine Schwellenwertspannung (Vth) und eine Steuergate- oder Wortleitungsspannung. Im Allgemeinen ist das Programmieren der Zellen zufällig, sodass eine Speicherkette Zellen in unterschiedlichen Zuständen hat. Es kann jecoch ein schlimmster Fall betrachtet werden, in dem die Kanalregion, die einer ausgewählten Speicherzelle benachbart ist, nichtleitend oder abgeschaltet ist. Zum Beispiel befindet sich die Speicherzelle 821 in dem C-Zustand, wobei Vth = 4 V und die Steuergatelesespannung Vcgr = 0 V, sodass die Kanalregion, welche dieser Speicherzelle benachbart ist, abgeschaltet ist.
Bei diesem Beispiel sind die Speicherzellen 811 und 831 in dem gelöschten Zustand, wobei Vth = 0 V und die Wortleitungsspannung liegt bei Vread pass = 8 V. Diese Einrichtung stellt eine Situation dar, in der Vread pass anfangs auf den nichtausgewählten Wortleitungen bereitgestellt wird. Nimmt man an Vsl = 0 V, wobei der SGS-Transistor 854 (8) in einem leitenden Zustand ist, wird 0 V in dem Kanalabschnitt 910 bereitgestellt, der WLn-1 benachbart ist. Die Speicherzellen zwischen der Zelle 811 und dem SGS-Transistor in der Kette 710n befinden sich alle aufgrund von Vread pass in einem leitenden Zustand, sodass es in dem Kanal zwischen der Zelle 811 und dem SGS-Transistor kein Abschalten gibt. In dem Kanalabschnitt 911 werden -4 V bereitgestellt, da diese Spannung anfangs gleich der Differenz zwischen Vcgr und der Vth der Zelle 821 ist, z. B. 0 - 4 V = -4 V. In dem Kanalabschnitt 912 werden 8 V bereitgestellt, wenn angenommen wird, dass der SGD-Transistor nichtleitend ist. In diesem Fall schwebt die Spannung des Kanalabschnitts 912 (wird z. B. nicht angesteuert), da dieser Kanalabschnitt auf der Sourceseite an WLn und auf der Drainseite an dem SGD-Transistor abgeschaltet ist. Die Spannung dieses Kanalabschnitts wird aufgrund eines kapazitiven Koppelns von der Erhöhung der zugehörigen Wortleitungsspannungen um etwa 8 V erhöht. Die Spannung des Kanalabschnitts 910 wird nicht durch ein kapazitives Koppeln von den zugehörigen Wortleitungsspannungen erhöht, da dieser Kanalabschnitt beispielsweise durch Vsl mit 0 V direkt angesteuert wird (da sich der SGS-Transistor in einem leitenden Zustand befindet).
Der Diagrammabschnitt 900b stellt einen kleinen Kanalgradienten (z.B. 4 V) zwischen den Zellen 811 und 821 dar. Dies ergibt wie in 11B gezeigt eine relativ kleine Menge einer Störung für die Zelle 811. Der Diagrammabschnitt 900d stellt jedoch einen sehr großen Kanalgradienten, z. B. 12 V, zwischen den Zellen 821 und 831 dar. Aufgrund dieses Kanalgradienten werden Elektronenlochpaare in dem Kanal erzeugt und die Löcher (bezeichnet durch „+“) bewegen sich in Richtung der Zelle 821, während sich die Elektronen (bezeichnet durch „-“) in Richtung der Zelle 831 bewegen. Mit der relativ hohen Spannung von Vread pass, die an WLn+1 angelegt wird, können einige der Elektronen in die Ladungsfängerregion der Zelle 831 gezogen werden. Dies ergibt wie in 11C gezeigt eine sehr große Menge einer Störung für die Zelle 831.
9B stellt ein Diagramm einer Kanalspannung gegenüber einer Speicherkettenposition eine kurze Zeit nach dem Szenario von 9A dar, wenn sich Löcher in dem Kanal unter der ausgewählten Wortleitung in Richtung des Sourceendes der Speicherkette bewegen. Ein Diagramm 915 stellt eine Größe der Kanalspannung für unterschiedliche Abschnitte des Kanals dar. Die Diagrammabschnitte 900a, 900b und 900c sind die gleichen wie in 9B. Der Diagrammabschnitt 900e1 stellt die Spannung in dem Kanalabschnitt 912 dar und des Diagrammssabschnitt 900d1 stellt einen Gradienten zwischen den Diagrammabschnitten 900c und 900e1 dar.
Die Löcher werden von dem Sourceende der Speicherkette angezogen und bewegen sich von dem Kanalabschnitt 911 weg. Dies führt dazu, dass sich die Spannung wie durch den Diagrammabschnitt 900c1 dargestellt beispielsweise von -4 auf 0 V in dem Kanalabschnitt 911 erhöht. Die Elektronen verbleiben jedoch in dem Kanalabschnitt 912, sodass eine zusätzliche injektionsartige Lesestörung der Zelle 831 erfolgt. Insbesondere kann die Spannung in dem Kanalabschnitt 912 leicht auf 7 V sinken, sodass der Kanalgradient, der durch den Diagrammabschnitt 900e1 dargestellt wird, etwa 7 V beträgt. Dieser ist ausreichend groß, um ein Erzeugen einer Lesestörung für die Zelle 831 fortzuführen. Der Kanalabschnitt auf der Drainseite der Zelle 821 (der den Kanalabschnitt 912 und andere Kanalabschnitte anderer Zellen auf der Drainseite der Zelle 831 einschließt) hat eine relativ hohe Kapazität im Vergleich zu dem Kanalabschnitt 911, sodass sich die Spannung des Kanalabschnitts auf der Drainseite der Zelle relativ langsam ändert.
Im Gegensatz dazu stellt das Diagramm 920 unter Verwendung der Lesestörungsgegenmaßnahme eine Größe der Kanalspannung für unterschiedliche Abschnitte des Kanals dar. Sie schließt die gleichen Diagrammabschnitte wie das Diagramm 915 ein, außer dass des Diagrammssabschnitt 900e2 zeigt, dass die Spannung in dem Kanalabschnitt 912, welcher der Zelle 831 benachbart ist, auf einem reduzierten Pegel wie 4 V statt 8 V in dem Diagramm 915 liegt, sodass der Kanalgradient, der durch den Diagrammabschnitt 900d2 dargestellt ist, anfangs etwa 8 V (z. B. 4 bis -4 V) und dann 4 V (z. B. 4 bis 0 V) beträgt. Dies ergibt eine sehr viel kleinere Lesestörung für die Zelle 831 im Vergleich zu dem Diagramm 915. Im Allgemeinen ist das Drainseitenpotential des Kanals umgekehrt proportional zu der Einschaltzeit für die SGD_unsel-Transistoren. Das heißt, eine längere Einschaltzeit ergibt ein niedrigeres Potential.
10A stellt ein Diagramm einer Kanalspannung gegenüber einer Speicherkettenposition für den Fall dar, dass SGS-Transistoren in einem Unterblock, aber nicht einem Block, verbunden sind, wenn eine Lesedurchgangsspannung an nichtausgewählte Wortleitungen angelegt wird und eine Steuergatelesespannung an eine ausgewählte Wortleitung angelegt wird. Diese Situation kann mit der Situation in 9A verglichen werden. Ein Diagramm 1000 stellt eine Größe der Kanalspannung für unterschiedliche Abschnitte des Kanals dar. Das Diagramm schließt Diagrammabschnitte 1000a, 1000c und 1000e ein, welche die Spannungen in den Kanalabschnitten 910, 911 beziehungsweise 912 darstellen, und Diagrammabschnitte 1000b und 1000d, die Gradienten zwischen den Diagrammabschnitten 1000a und 1000c beziehungsweise 1000c und 1000e darstellen.
Die Speicherzellen 811 und 831 sind in dem gelöschten Zustand, wobei Vth = 0 V und die Wortleitungsspannung liegt bei Vread pass = 8 V. Diese Einrichtung stellt eine Situation dar, in der Vread pass anfangs auf den nichtausgewählten Wortleitungen bereitgestellt wird. Der SGS-Transistor 854 wird in einem nichtleitenden Zustand bereitgestellt, sodass Vsl nicht zu dem Kanalabschnitt, welcher der Zelle 811 benachbart ist, weitergeleitet wird. Stattdessen hat dieser Kanalabschnitt eine schwebende Spannung, da er auf der Sourceseite des SGS-Transistors und auf der Drainseite an der ausgewählten Speicherzelle 821 abgeschaltet wird. Infolgedessen wird der Kanalabschnitt kapazitiv um etwa 8 V höher als durch das Hochfahren der zugehörigen ausgewählten Wortleitungspannungen an Vread pass gekoppelt.
Die Kanalspannung auf der Drainseite der ausgewählten Speicherzelle 821 ist ein Spiegelbild der Sourceseite. Der SGD-Transistor 851(8) wird in einem nichtleitenden Zustand bereitgestellt, sodass Vbl nicht zu dem Kanalabschnitt, welcher der Zelle 831 benachbart ist, weitergeleitet wird. Stattdessen hat dieser Kanalabschnitt eine schwebende Spannung, da er auf der Drainseite des SGD-Transistors und auf der Sourceseite an der ausgewählten Speicherzelle 821 abgeschaltet wird. Infolgedessen wird der Kanalabschnitt kapazitiv um etwa 8 V höher als durch das Hochfahren der zugehörigen ausgewählten Wortleitungspannungen an Vread pass gekoppelt.
Der Diagrammabschnitt 100b stellt einen großen Kanalgradienten, z.B. 12 V, zwischen den Zellen 811 und 821 dar. Dies ergibt wie in 11D gezeigt eine signifikante Menge einer Störung für die Zelle 811. Ebenso stellt der Diagrammabschnitt 1000d einen großen Kanalgradient zwischen den Zellen 821 und 831 dar. Dies ergibt wie in 11 E gezeigt eine signifikante Menge einer Störung für die Zelle 831. Die Gesamtmenge an Störung wird jedoch durch die Tatsache gemindert, dass die Störung für einen kürzeren Zeitraum als in den Beispielen von 9A und 9B erfolgt.
10B stellt ein Diagramm einer Kanalspannung gegenüber einer Speicherkettenposition eine kurze Zeit nach dem Szenario von 10A dar, wenn sich Löcher in dem Kanalabschnitt 911 unter der ausgewählten Wortleitung in Richtung des Sourceendes und des Drainendes der Speicherkette bewegen. Diese Situation kann mit der Situation in 9B verglichen werden. Die Löcher rekombinieren mit den Elektronen, um den gesamten Kanal auf einen Gleichgewichtspunkt von etwa 7 V zu bewegen. Die Erhöhung der Spannung des Kanalabschnitts 911 wird durch den Diagrammabschnitt 1000c dargestellt, der sich zu dem Diagrammabschnitt 1000c1 bewegt. Siehe Diagramm 1010. Wenn die Kanalspannung in dem Kanal gleichförmig ist, ist kein Kanalgradient vorhanden und es erfolgt keine injektionsartige Lesestörung.
Somit wird in dem Fall eines getrennten SGS-Transistors eine ähnliche Abhängigkeit von der Menge an Lesestörung an der ausgewählten Wortleitungsposition beobachtet. Insbesondere ist eine große Störung an WLn+1 ersichtlich, wenn sich WLn an dem Sourceende befindet, und eine große Störung ist an WLn-1 ersichtlich, wenn sich WLn an dem Drainende befindet. Insgesamt gibt es die schlimmste Störung eher an Kantenwortleitungen als an Midrangewortleitungen.
11A stellt eine beispielhafte Schwellenwertspannungsverteilung (Vth-Verteilung) eines Satzes von Speicherzellen dar, die mit einer ausgewählten Wortleitung WLn in einem ausgewählten Unterblock nach einem Programmiervorgang mit einem einzigen Durchgang verbunden sind, wobei vier Datenzustände verwendet werden. Eine Vth-Verteilung 1100 wird für gelöschte (Er) Zustandsspeicherzellen bereitgestellt. Drei Vth-Verteilungen 1110, 1112 und 1114 stellen zugeordnete Datenzustände A, B beziehungsweise C dar, die von Speicherzellen erreicht werden, wenn ihre Vth die Prüfspannung VvA, VvB beziehungsweise VvC überschreitet. Bei diesem Beispiel werden vier Datenzustände verwendet. Andere Anzahlen von Datenzuständen können ebenfalls verwendet werden, wie acht oder sechzehn. Lesespannungen VrA, VrB und VrC werden dazu verwendet, Daten aus einem Satz von Zellen mit dieser Vth-Verteilung zu lesen. Diese Verifizierspannungen und Lesespannungen sind Beispiele für Steuergatelesepegel der ausgewählten Wortleitungsspannung.
Bei einem Programmiervorgang können ein oder mehrere Programmierdurchgänge verwendet werden. Ein Programmiervorgang mit einem einzigen Durchgang beinhaltet eine Sequenz von mehreren Programmierverifiziervorgängen (oder Programmierschleifen), die beginnend bei einem Vpgm-Anfangspegel und fortschreitend bis zu einem endgültigen Vpgm-Pegel durchgeführt werden, bis die Schwellenwertspannungen eines Satzes von ausgewählten Speicherzellen die Verifizierspannungen der zugeordneten Datenzustände erreichen. Alle Speicherzellen können sich zu Beginn des Programmierdurchgangs anfangs in dem gelöschten Zustand befinden. Nachdem der Programmierdurchgang abgeschlossen ist, können die Daten unter Verwendung von Lesespannungen, die sich zwischen den Vth-Verteilungen befinden, aus den Speicherzellen gelesen werden. Zur gleichen Zeit wird eine Lesedurchgangsspannung, Vread pass (z. B. 8 bis 10 V), an den verbleibenden Wortleitungen angelegt. Durch Testen, ob die Vth einer gegebenen Speicherzelle über oder unter einer oder mehreren der gelesenen Referenzspannungen liegt, kann das System den Datenzustand bestimmen, der durch eine Speicherzelle dargestellt wird. Diese Spannungen sind Abgrenzungsspannungen, da sie zwischen Vth-Bereichen von unterschiedlichen Datenzuständen abgrenzen.
Zudem können die Daten, die programmiert oder gelesen werden, in Seiten angeordnet werden. Zum Beispiel können bei vier Datenzuständen oder zwei Bits pro Zelle zwei Seiten von Daten gespeichert werden. Eine beispielhafte Codierung von Bits für den Er-, A-, B- und C-Zustand ist 11, 10, 00 beziehungsweise 01 in dem Format des Bits der oberen Seite (UP) / des Bits der unteren Seite (LP). Bei einer unteren Seite, die gelesen wird, kann VrA und VrC verwendet werden und bei einer oberen Seite, die gelesen wird, kann VrB verwendet werden. Siehe auch 12C.
11B stellt eine beispielhafte Vth-Verteilung eines Satzes von Speicherzellen dar, die mit WLn-1 in einem nichtausgewählten Unterblock verbunden sind, wobei die Effekte von einer Lesestörung gezeigt sind, für den Fall, dass SGS-Transistoren in einem Block verbunden sind, und für eine Sourceend-, Midrange- und Drainend-WLn. Der Unterblock, der wie in 11A programmiert worden ist, wird nun ein nichtausgewählter Unterblock, der einer Lesestörung unterliegt, da andere Unterblöcke einer Lesespannung durch wiederholte Lese- oder Programmiervorgänge unterliegen. Bei den SGS-Transistoren eines Blocks einschließlich der SGS-Transistoren in den unterschiedlichen Unterblöcken des Blocks sind ihre Steuergates in diesem Beispiel durch eine gemeinsame leitende Schicht in der gestapelten 3D-Speichervorrichtung verbunden. Infolgedessen werden die SGS-Transistoren mit einer gemeinsamen Steuergatespannung angesteuert und es gibt keine Möglichkeit, die Spannung für einen ausgewählten Unterblock und die nichtausgewählten Unterblöcke unterschiedlich einzustellen.
Das Diagrammen 1100a, 1100b und 1100c stellen den gelöschten Zustand Vth mit Lesestörung dar, wenn sich die ausgewählte Wortleitung WLn an einem Sourceende, einem Midrange beziehungsweise einem Drainende des Satzes von Wortleitungen in einem Stapel befindet. Zum Beispiel kann sich WLn in einem Sourceend-, einem Midrange- oder einem Drainendsatz von Wortleitungen befinden, wie in Verbindung mit 7, 19A und 19B beschrieben. Die Lesestörung ergibt ein Erhöhen der Verteilung in dem oberen Endstück oberhalb von VrA, was zu Lesefehlern führt. Die Menge einer gelesenen Störung an WLn-1 ist im Vergleich zu WLn+1 relativ klein. Zudem ist die Lesestörung für den Fall der Sourceend-WLn etwas größer als für die Drainend-WLn.
Wie erwähnt ist eine Lesestörung in erster Linie an den Speicherzellen in den nichtausgewählten Unterblöcken ersichtlich. In dem ausgewählten Unterblock kann sowohl der Drainend- als auch der Sourceendtransistor in einen leitenden Zustand bereitgestellt werden, sodass Kanalgradienten wie in 9A, 9B, 10A und 10B vermieden werden.
11C zeigt eine beispielhafte Vth-Verteilung eines Satzes von Speicherzellen, die mit WLn+1 in einem nichtausgewählten Unterblock verbunden sind, wobei die Effekte von einer Lesestörung gezeigt sind, für den Fall, dass SGS-Transistoren in einem Block verbunden sind, und für eine Sourceend-, Midrange- und Drainend-WLn. Die Diagramme 1100d, 1100e und 1100f stellen Vth im gelöschten Zustand mit Lesestörung dar, wenn sich die ausgewählte Wortleitung WLn an einem Sourceende, einem Midrange beziehungsweise einem Drainende des Satzes von Wortleitungen in einem Stapel befindet. Die Lesestörung ist an WLn+1 sehr signifikant und inakzeptabel. Die Vth im gelöschten Zustand erhöhte sich auf den höchsten programmierten Zustand, z. B. den C-Zustand. Die Lesestörung ist ähnlich, wenn sich WLn an dem Sourceende oder dem Midrange befindet. Diese Lesestörung zeigt eine deutliche Spitze auf den höchsten Vth-Pegeln, sodass dies den schlimmsten Fall der Lesestörung darstellt.
Die Lesestörung für den Fall von WLn ist an dem Drainende größer über den Vth-Pegeln des A- und B-Zustands, aber kleiner auf dem höchsten Vth-Pegel, sodass dies eine geringere Menge an Lesestörung im Vergleich dazu darstellt, wenn sich WLn an dem Sourceende oder Midrange befindet. Dementsprechend kann die Speichervorrichtungseinrichtung, bei der die SGS-Transistoren von ausgewählten und nichtausgewählten Unterblöcken miteinander verbunden sind, zu einer inakzeptablen Menge an Lesestörung in den nichtausgewählten Unterblöcken führen, wenn Gegenmaßnahmen wie hierin beschrieben nicht ergriffen werden. Zudem sollte ein Lesestörungsgegenmaßnahme, wenn sich WLn an dem Sourceende oder Midrange befindet, stärker sein, als wenn sich WLn an dem Drainende befindet.
Lesestörungsgegenmaßnahmen werden weiter unten erläutert. Ein Ansatz beinhaltet einen SGD_unsel-Einschaltzeitraum, der basierend auf der Position von WLn angepasst wird, wie in 19A und 19B gezeigt.
Die Vth-Verteilungen, die in 11B bis 11E gezeigt sind, basieren auf einer akkumulierten Lesestörung über viele, z. B. tausende, Lesezyklen. Zudem wurde ein schlimmster Falls getestet, in dem sich die Zellen, die mit der ausgewählten Wortleitung verbunden sind, in dem höchsten programmierten Zustand befinden, während sich die verbleibenden Zellen, die mit den nichtausgewählten Wortleitungen verbunden sind, in dem gelöschten Zustand befinden.
11D zeigt eine beispielhafte Vth-Verteilung eines Satzes von Speicherzellen, die mit WLn-1 in einem nichtausgewählten Unterblock verbunden sind, wobei die Effekte von einer Lesestörung gezeigt sind, für den Fall, dass SGS-Transistoren in einem Unterblock, aber nicht in einem Block, verbunden sind, und für eine Sourceend-, Midrange- und Drainend-WLn. In diesem Fall kann die Steuergatespannung der SGS-Transistoren für die ausgewählten und nichtausgewählten Unterblöcke getrennt optimiert werden. Die Diagramme 1120a, 1120b und 1120c stellen den gelöschten Zustand Vth mit Lesestörung dar, wenn sich die ausgewählte Wortleitung WLn an einem Sourceende, einem Midrange beziehungsweise einem Drainende des Satzes von Wortleitungen in einem Stapel befindet. Die Lesestörung ist etwas größer als in dem Vergleichsfall von WLn-1 in 11B, aber nicht so groß wie in dem Fall von WLn+1 in 11C.
11E zeigt eine beispielhafte Vth-Verteilung eines Satzes von Speicherzellen, die mit WLn+1 in einem nichtausgewählten Unterblock verbunden sind, wobei die Effekte von einer Lesestörung gezeigt sind, für den Fall, dass SGS-Transistoren in einem Unterblock, aber nicht in einem Block, verbunden sind, und für eine Sourceend-, Midrange- und Drainend-WLn. Die Diagramme 1130a, 1130b und 1130c stellen die Vth des gelöschten Zustands mit Lesestörung dar, wenn sich die ausgewählte Wortleitung WLn an einem Sourceende, einem Midrange beziehungsweise einem Drainende des Satzes von Wortleitungen in einem Stapel befindet. Die Lesestörung ist ähnlich wie in dem Fall von WLn-1 in 11D, aber nicht so groß wie in dem Fall von WLn+1 in 11C.
12A bis 12C zeigen einen beispielhaften Programmiervorgang mit zwei Durchgängen als ein Beispiel für einen Programmiervorgang mit mehreren Durchgängen.
12A stellt eine Anfangs-Vth-Verteilung von Speicherzellen in einem beispielhaften Programmiervorgang mit zwei Durchgängen dar, wobei vier Zustände beinhaltet sind. Anfangs befinden sich die Zellen alle in dem gelöschten (Er) Zustand, wie durch die Schwellenwertverteilung (Vth-Verteilung) 1200 dargestellt. Die vertikale Achse gibt die Anzahl an Zellen an und die horizontale Achse gibt eine Vth an. Die Techniken zum Reduzieren von Lesestörungen können zusätzlich zu einem Lesevorgang bei einem Programmieren mit einem Durchgang oder mit mehreren Durchgängen verwendet werden. Dies ist ein Beispiel für einen Programmieren mit mehreren Durchgängen, während 11A ein Beispiel für ein Programmieren mit einem einzigen Durchgang bereitstellt.
12B stellt eine Vth-Verteilung dar, die sich nach einem ersten Durchgang des beispielhaften Programmiervorgangs mit zwei Durchgängen von 12A ergibt. Basierend auf angegebenen Schreibdaten werden die Zellen, die in dem Er-Zustand verbleiben sollen oder in den A-Zustand programmiert werden sollen, durch die Vth-Verteilung 1200 dargestellt, während die Zellen, die in den B- und C-Zustand programmiert werden sollen, auf eine Zwischenverteilung (INT-Verteilung) 1202 programmiert werden. Dieser Programmierdurchgang kann als ein Zwischendurchgang bezeichnet werden, in dem ein Verifizierpegel von VvINT verwendet wird. Der Programmierdurchgang führt dazu, dass eine Seite von Daten in den Speicherzellen gespeichert wird, wobei 1x einen Zustand und 0x einen anderen Zustand bezeichnet (x ist ein Platzhalter).
12C stellt eine Vth-Verteilung dar, die sich nach einem zweiten Durchgang des beispielhaften Programmiervorgangs mit zwei Durchgängen von 12A ergibt. Basierend auf angegebenen Schreibdaten werden die Zellen, die in dem Er-Zustand verbleiben sollen, durch die Vth-Verteilung 1200 dargestellt. Die Zellen, die unter Verwendung einer Verifizierspannung von VvA in den A-Zustand programmiert werden sollen, werden durch die Verteilung 1210 dargestellt. Die Zellen, die unter Verwendung von Verifizierspannungen von VvB beziehungsweise VvC in den B- und C-Zustand programmiert werden sollen, sind durch die Verteilungen 1212 beziehungsweise 1214 dargestellt. Jeder Datenzustand stellt zwei Bits von angegebenen Daten dar. Der Programmierdurchgang führt dazu, dass eine andere Seite von Daten in den Speicherzellen gespeichert wird. Die Bitsequenzen 11, 10, 00 und 01 werden für den Er-, A-, B- beziehungsweise C-Zustand verwendet. Im Allgemeinen kann ein Programmiervorgang mit mehreren Durchgängen dazu beitragen, engere Vth-Verteilungen zu erreichen, insbesondere für die höheren Zustände. Lesespannungen VrA, VrB und VrC können zum Lesen der Zustände der Zellen in einem Lesevorgang verwendet werden.
13 stellt eine beispielhafte Vth-Verteilung eines Satzes von Speicherzellen dar, die mit einer ausgewählten Wortleitung nach einem Programmiervorgang verbunden sind, wobei acht Datenzustände verwendet werden. Ein Programmieren mit einem einzigen Durchgang oder mehreren Durchgängen kann dazu verwendet werden, diese Vth-Verteilung zu erreichen. Basierend auf den angegebenen Schreibdaten werden die Zellen, die in dem Er-Zustand verbleiben sollen, durch die Vth-Verteilung 1300 dargestellt. Die Zellen, die unter Verwendung von Verifizierspannungen von VvA, VvB, VvC, VvD, VvE, VvF beziehungsweise VvG in den A-, B-, C-, D-, E-, F-, und G-Zustand programmiert werden sollen, sind durch die Vth-Verteilungen 1301, 1302, 1303, 1304, 1305, 1306 beziehungsweise 1307 dargestellt. Jeder Datenzustand stellt drei Bits von angegebenen Daten dar. Lesespannungen VrA, VrB, VrC, VrD, VrE, VrF und VrG können zum Lesen der Zustände der Zellen in einem Lesevorgang verwendet werden. Diese Verifizierspannungen und Lesespannungen sind Beispiele für Steuergatelesepegel der ausgewählten Wortleitungsspannung. Bei anderen beispielhaften Programmiervorgängen können zusätzliche Datenzustände und/oder Programmierdurchgänge verwendet werden. Zum Beispiel sind sechzehn Datenzustände möglich.
Bei acht Datenzuständen oder drei Bits pro Zelle können drei Seiten von Daten gespeichert werden. Eine beispielhafte Codierung von Bits für den A-, B-, C-, D-, E-, F- und G-Zustand ist 111, 110, 100, 000, 010, 011, 001 beziehungsweise 101. Die Daten der unteren Seite können durch Lesen der Speicherzellen unter Verwendung von Lesespannungen von VrA und VrE bestimmt werden. Die Daten der mittleren Seite können durch Lesen der Speicherzellen unter Verwendung von Lesespannungen von VrB, VrD und VrF bestimmt werden. Die Daten der oberen Seite können durch Lesen der Speicherzellen unter Verwendung von Lesespannungen von VrC und VrG bestimmt werden.
14A stellt einen beispielhaften Abtastprozess dar, das eine Lesestörung reduziert. Ein Abtastprozess kann erfolgen, z. B. als Verifiziertest in einem Programmiervorgang, wobei der Verifiziertest bestimmt, ob die Vth von einer Zelle eine Verifizierspannung von ihrem zugeordneten Datenzustand überschreitet, oder in einem Lesevorgang, wobei ein Ermitteln des Datenzustands einer Speicherzelle (nachdem sie programmiert worden ist) durch Bestimmen einer höchsten Lesespannung, was dazu führt, dass sich die Speicherzelle in einem nichtleitenden Zustand befindet, und/oder einer niedrigsten Lesespannung beinhaltet ist, was dazu führt, dass sich die Speicherzelle in einem leitenden Zustand befindet. Ein Abtastprozess kann ein Anlegen einer oder mehrerer Spannungen an einer ausgewählten Wortleitung beinhalten, während abgetastet wird, ob die zugeordneten Speicherzellen in einem leitenden oder nichtleitenden Zustand sind.
Bei Schritt 1400 beginnt ein Abtastprozess für ausgewählte Speicherzellen, die mit einer ausgewählten Wortleitung WLn in einem ausgewählten Unterblock eines Blocks verbunden sind. Zum Beispiel wird in 8 angenommen, dass SB0 der ausgewählte Unterblock ist und SB1-SB3 nichtausgewählte Unterblöcke sind. Die ausgewählten Speicherzellen wie die Speicherzelle 802 befinden sich in dem Satz von Speicherzellen 801 und WLL4 ist die ausgewählte Wortleitung. Schritt 1401 schließt ein Bereitstellen der SGS-Transistoren des Blocks (einschließlich sowohl des ausgewählten Unterblocks als auch der nichtausgewählten Unterblöcke) in einem leitenden Zustand und ein Bereitstellen von SGD-Transistoren des ausgewählten Unterblocks in einem leitenden Zustand ein. Wenn mehrere SGD-Transistoren in einer Speicherkette vorliegen, können sie bei einem Ansatz die gleiche Steuergatespannung empfangen. In 8 können die SGS-Transistoren des Blocks die in den Sätzen 843 und 853 einschließen. Die SGD-Transistoren des ausgewählten Unterblocks können die in dem Satz 840 einschließen. Ein Bereitstellen eines Transistors in einem leitenden Zustand kann ein Anlegen einer Steuergatespannung beinhalten, welche die Vth des Transistors plus eine Toleranz überschreitet. Siehe zum Beispiel Vsgs und Vsgd_sel in 17D.
Schritt 1402 schließt ein Erhöhen einer Spannung von nichtausgewählten Wortleitungen des Blocks (Vw1_unsel) von einem Anfangspegel auf einen Lesedurchgangspegel ein. Siehe zum Beispiel 17A. Ein Entscheidungsschritt 1403 bestimmt, ob Speicherzellen, die mit WLn in den nichtausgewählten Unterblöcken verbunden sind, programmiert sind. Wenn sich diese Speicherzellen alle in dem gelöschten Zustand befinden, erfolgt kein Kanalgradient, wie in Verbindung mit 11B und 11C beschrieben. Grund dafür ist, dass sich jede Speicherzelle, die mit einer ausgewählten Wortleitung in einem nichtausgewählten Unterblock verbunden ist, in einen leitenden Zustand befindet, wenn die Lesespannung angelegt wird, und sich jede Speicherzelle, die mit WLn in einem nichtausgewählten Unterblock verbunden ist, in einem leitenden Zustand befindet, wenn die Steuergatelesespannung angelegt wird. In diesem Fall wird der Kanal bei WLn nicht abgeschaltet, sodass Vsl über den Kanal bereitgestellt werden kann, um die Bildung eines Gradienten zu vermeiden. Im Allgemeinen kann bei Schritt 1403 bestimmt werden, ob Speicherzellen, die mit WLn in dem nichtausgewählten Unterblock verbunden sind, den Kanal abschalten könnten. Dies beinhaltet ein Bestimmen, ob Speicherzellen, die mit WLn in dem nichtausgewählten Unterblock verbunden sind, eine Vth haben, die größer als der Steuergatelesepegel ist. Bei Schritt 1403 kann bestimmt werden, ob ein nichtausgewählter Unterblock programmierte Speicherzellen enthält.
Wenn Entscheidungsschritt 1403 falsch ist, beinhaltet Schritt 1404 ein Weglassen der Gegenmaßnahme der injektionsartigen Lesestörung für die nichtausgewählten Unterblöcke oder ein Bereitstellen einer reduzierten Gegenmaßnahme der injektionsartigen Lesestörung. Bei einem Ansatz wird die Gegenmaßnahme der injektionsartigen Lesestörung nicht für die nichtausgewählten Unterblöcke verwendet, wenn sie nicht programmiert sind, oder zumindest wenn die Speicherzellen, die mit WLn in den nichtausgewählten Unterblöcken verbunden sind, nicht programmiert sind. Zum Beispiel können einige der Zellen in einem Unterblock programmiert sein, aber andere nicht. Basierend auf einer Wortleitungsprogrammierreihenfolge ist es möglich, dass Zellen von einer oder mehreren Wortleitungen der Sourceseite programmiert sind, während Zellen von verbleibenden Wortleitungen nicht programmiert sind. Durch Wissen, dass eine Zelle mit Wortleitungen verbunden ist, die programmiert worden sind, kann angenommen werden, dass die Zelle programmiert ist. (Sie könnte sich in dem gelöschten Zustand befinden, ist aber eher in einem programmierten Zustand). Durch Wissen, dass eine Zelle mit Wortleitungen verbunden ist, die programmiert worden sind, kann darauf geschlossen werden, dass die Zelle nicht programmiert ist. (Sie ist in dem gelöschten Zustand).
Bei einem anderen Ansatz wird die Gegenmaßnahme der injektionsartigen Lesestörung für die nichtausgewählten Unterblöcke verwendet, wenn sie nicht programmiert sind oder wenn die Speicherzellen, die mit WLn in den nichtausgewählten Unterblöcken verbunden sind, nicht programmiert sind, die Gegenmaßnahme ist im Vergleich dazu, wenn die nichtausgewählten Unterblöcke programmiert sind, aber weniger stark. Zum Beispiel können die SGD-Transistoren während der Erhöhung von Vw1_unsel für einen zweiten Zeitraum leitend gemacht werden, der kürzer als der erste Zeitraum ist, was gilt, wenn die nichtausgewählten Unterblöcke programmiert sind. Eine weniger starke Gegenmaßnahme kann als vorbeugenden Maßnahme bereitgestellt werden. Die Steuerung oder das Speicherarray kann Daten speichern, die angeben, ob jeder Block und/oder jede Wortleitung programmiert worden ist, oder ein Ausmaß, zu dem jeder Block und/oder jede Wortleitung programmiert worden ist. Für den Fall eines teilweise programmierten Unterblocks können Daten gespeichert werden, welche die zuletzt programmierte Wortleitung identifizieren.
Ein Vorteil von einem Nichtverwenden einer Gegenmaßnahme der injektionsartigen Lesestörung oder einem Verwenden einer weniger starken Lesestörungsgegenmaßnahme, wie hierin beschrieben, besteht darin, dass die Kanäle auf einen höheren Pegel verstärkt werden, sodass eine normale Lesestörung stärker abgewendet wird. Ein Energieverbrauch kann auch durch Vermeiden oder Reduzieren der Dauer der vorübergehenden Erhöhung von Vsgd_unsel während der Erhöhung von Vw1_unsel reduziert werden, was die Gegenmaßnahme der injektionsartigen Lesestörung bereitstellt. Ferner kann eine Zeitersparnis bei dem Lesevorgang erreicht werden, wenn eine kürzere Einschaltzeit für die SGD-Transistoren eine kürzere Hochfahrzeit der ausgewählten Wortleitungen ermöglicht.
Nach Schritt 1404 wird Schritt 1407 erreicht. Dieser Schritt beinhaltet ein Bereitstellen einer Spannung der ausgewählten Wortleitung (Vwl_sel) auf einem Steuergatelesepegel, während ein leitender Zustand der ausgewählten Speicherzellen abgetastet wird. Wenn Entscheidungsschritt 1403 richtig ist, schließt Schritt 1405 ein Bereitstellen einer Lesestörungsgegenmaßnahme durch Unterbrechen eines Kanalverstärkens für den nichtausgewählten Unterblock durch Bereitstellen der zugehörigen SGD-Transistoren in einem leitenden Zustand während eines Abschnitts der Erhöhung von Vw1_unsel und während eines ersten Zeitraums ein. Schritt 1406 schließt dann ein Bereitstellen dieser SGD-Transistoren in einem nichtleitenden Zustand ein. Siehe das Diagramm 1741 in 17E und das Diagramm 1751 in 17F, die ein Bereitstellen der zugehörigen SGD-Transistoren in einem leitenden Zustand während eines Abschnitts der Erhöhung von Vwl_unsel zeigen. In Verbindung mit Schritt 1405 wird bei Schritt 1405a der erste Zeitraum, wenn sich die ausgewählte Wortleitung in einer Sourceend- oder Midrangeuntergruppe befindet, eher länger eingestellt, als wenn sie sich in einer Drainenduntergruppe befindet. Siehe den SGD_unsel-Einschaltzeitraum in den Diagrammen von 19A und 19B. Durch Verwendung eines kürzeren SGD_unsel-Einschaltzeitraums, sofern erforderlich, kann ein Zeitaufwand reduziert werden. Zum Beispiel kann die Hochfahrzeit der nichtausgewählten Wortleitungsspannung von dem SGD_unsel-Einschaltzeitraum abhängig sein. Wenn der SGD_unsel-Einschaltzeitraum reduziert wird, können die Hochfahrzeit und die Gesamtzeit für einen Abtastprozess reduziert werden. Zudem kann eine FN-artige Lesestörung durch Vermeiden eines längeren SGD_unsel-Einschaltzeitraums, sofern erforderlich, reduziert werden. Ein längerer SGD_unsel-Einschaltzeitraum führt zu einem unteren Kanalverstärkungspegel und einer höheren Wahrscheinlichkeit einer FN-artigen Lesestörung.
Auch in Verbindung mit Schritt 1405 wird bei Schritt 1405b die Erhöhungs- oder Hochfahrzeit von Vwl_unsel in Schritt 1402 in Abhängigkeit von dem ersten Zeitraum eingestellt. Die Hochfahrzeit kann länger sein, wenn der erste Zeitraum länger ist, um den ersten Zeitraum zu ermöglichen, ohne die Hochfahrzeit zu lang zu machen. Siehe 14B.
Bei einem Entscheidungsschritt 1408 wird bestimmt, ob ein zusätzliches Abtasten durchgeführt werden soll. Zum Beispiel können mehrere Verifiziertests sequentiell in einer Programmierschleife wie in 16 durchgeführt werden oder ein Abtasten kann auf mehreren Lesepegeln wie in 17A erfolgen. Wenn Entscheidungsschritt 1408 falsch ist, werden die Spannungen der Wortleitungen bei Schritt 1410 heruntergefahren, um den Abtastprozess abzuschließen. Wenn Entscheidungsschritt 1408 richtig ist, wird der Steuergatelesepegel bei Schritt 1409 geändert und Schritt 1407 wird wiederholt. Ein Abtasten kann auf einem oder mehreren Steuergatelesepegeln erfolgen, nachdem die Kanalspannungen in den nichtausgewählten Unterblöcken eingestellt sind.
14B stellt ein beispielhaftes Diagramm einer Vwl_unsel-Hochfahrzeit gegenüber einer Vsgd_unsel-Einschaltzeit dar, die mit Schritt 1405b übereinstimmt. Wie erwähnt kann die Hochfahrzeit länger sein, wenn der erste Zeitraum länger ist. Siehe 17E, wobei die Vw1_unsel-Hochfahrzeit t1-t4 ist und die Vsgd_unsel-Einschaltzeit dt1 (beide relativ kurz) ist, und 17F, wobei die Vwl_unsel-Hochfahrzeit t1-t6 ist und die Vsgd_unsel-Einschaltzeit dt2 (beide relativ lang) ist.
14C stellt einen beispielhaften mehrseitigen Lesevorgang dar, wobei der Abtastprozess von 14A verwendet werden kann. Als ein Beispiel mit vier Datenzuständen wie in 11 kann eine Seite unter Verwendung von VrA und VrC gelesen werden und eine andere Seite kann unter Verwendung von VrB gelesen werden. Die Lesedaten von jeder Seite s werden bei einem Ansatz von den Leseschaltungen an die Steuerung ausgegeben. Bei Schritt 1420 beginnt ein Lesevorgang von mehreren Seiten. Schritt 1421 schließt ein Lesen einer Seite von Daten ein, wie unter Verwendung des Proxesses von 14A. Schritt 1422 schließt ein Ausgeben der Daten an eine Steuerung ein. Wenn ein Entscheidungsschritt 1423 bestimmt, dass es eine andere Seite gibt, die gelesen werden soll, wird Schritt 1421 wiederholt. Wenn der Entscheidungsschritt 1423 bestimmt, dass es keine weitere Seite gibt, die gelesen werden soll, wird der Lesevorgang bei Schritt 1424 vorgenommen.
14D stellt ein beispielhaftes Programmierverfahren dar, wobei der Abtastprozess von 14A verwendet werden kann, wenn Verifiziertests durchgeführt werden. Bei Schritt 1430 beginnt ein Programmiervorgang oder -durchgang. Bei einem Ansatz weist ein Programmiervorgang einen oder mehrere Programmdurchgänge auf. Bei Schritt 1431 wird eine Anfangsprogrammierspannung (Vpgm) eingestellt. Siehe z. B. 15 und 16 und Vpgm_init1 beziehungsweise Vpgm_init2. Bei Schritt 1432 beginnt eine Programmierschleife.
Bei Schritt 1433 wird die Programmierspannung an eine ausgewählte Wortleitung und eine Spannung auf einem Lesestrompegel an nichtausgewählte Wortleitungen (z. B. nichtausgewählte Daten- und Dummywortleitungen) angelegt. Die ausgewählte Wortleitung könnte beispielsweise eine von WLO-WL10 in 7 oder 8 sein. Dieser Schritt schließt auch ein Einstellen eines Programmier- oder Sperrzustands für die Speicherzellen ein, die mit der ausgewählten Wortleitung verbunden sind. Bei einer Zelle mit einem Sperrzustand ist die zugehörige Bitleitung der Speicherkette auf einem hohen Pegel, z. B. 2 bis 3 V, was ein Programmieren verhindert. Bei einer Zelle mit einem Programmierzustand ist die zugehörige Bitleitung der Speicherkette auf einem niedrigen Pegel, z. B. 0 V, was ein Programmieren ermöglicht. Bei Schritt 1434 werden die Spannungen der Wortleitungen heruntergefahren.
Schritt 1435 schließt ein Durchführen eines Abtastprozesses, z. B. eines oder mehrerer Verifiziertests, für die ausgewählten Speicherzellen ein. Zum Beispiel kann der Prozess von 14A verwendet werden. Dies kann ein Anlegen einer Spannung auf einem oder mehreren Steuergatelesepegeln an den ausgewählten Speicherzellen über die ausgewählte Wortleitung beinhalten, während eine Spannung auf einem Lesestrompegel an nichtausgewählten Wortleitungen angelegt wird, während die Speicherzellen abgetastet werden. Das Abtasten einer Speicherzelle kann ein Erfassen eines Pegels eines Stroms in der zugehörigen Speicherkette beinhalten. Siehe auch 17A und 17B. Bei dem Verifiziertest wird bestimmt, ob jede ausgewählte Speicherzelle in einem leitenden oder nichtleitenden Zustand ist. Wenn Entscheidungsschritt 1436 richtig ist, wird der Programmiervorgang oder der Programmdurchgang in Schritt 1438 abgeschlossen. Wenn Entscheidungsschritt 1436 falsch ist, wird bei Schritt 1437 Vpgm angehoben und eine andere Programmierschleife beginnt bei Schritt 1432. Bei einer gegebenen Programmierschleife kann ein Verifiziertest für einen oder mehrere zugeordnete Datenzustände durchgeführt werden. Für jeden zugeordneten Datenzustand wird der entsprechende Verifiziertest bestanden, wenn alle oder nahezu alle Speicherzellen, die den zugeordneten Datenzustand haben, den Verifiziertest bestehen. Zum Beispiel kann der Verifiziertest bestanden werden, wenn alle oder nahezu alle Speicherzellen, die den zugeordneten Datenzustand haben, eine Vth haben, die mehr als der Steuergatelesepegel beträgt. Dies kann durch einen Strom in der Speicherkette, der einen spezifizierten Pegel überschreitet, angegeben werden, wie durch einen Abfall der Bitleitungsspannung gemessen wird. Siehe 17B.
15 stellt eine Reihe von Programmierschleifen in einem Beispiel eines Programmierdurchgangs für eine untere Seite von Daten dar, die mit 12B übereinstimmt. In 15 und 16 stellt die horizontale Achse eine Programmierschleife dar und die vertikale Achse stellt eine Steuergate- oder Wortleitungsspannung dar. Die Impulsfolge 1500 schließt eine Reihe von Programmierimpulsen 1501-1509 ein. Beispielhafte Verifizierimpulse schließen einen Verifizierimpuls 1510 des INT-Zustands (VvINT) ein. Die Impulsfolge ist ein Beispiel für einen ersten Satz von sich schrittweise erhöhenden Programmierspannungen. Vpgm_init1 ist die Anfangsprogrammierspannung und kann sich bei jedem Programmierdurchgang unterscheiden.
Eine Impulsfolge schließt üblicherweise Programmierimpulse ein, bei denen sich die Amplitude schrittweise bei einer oder mehreren Programmierschleifen oder Programmierschleifen eines Programmierdurchgangs unter Verwendung einer festen oder variierenden Schrittgröße erhöht. In einigen Fällen erhöhen sich die Programmierimpulse bei jeder Programmierschleife nach der ersten. Eine neue Impulsfolge kann bei jedem Programmierdurchgang angelegt werden, beginnend bei einem Anfangspegel und endend mit einem endgültigen Pegel, der einen maximal erlaubten Pegel nicht überschreitet. Die Anfangspegel können bei unterschiedlichen Programmierdurchgängen die gleichen oder andere sein. Die endgültigen Pegel können bei unterschiedlichen Programmierdurchgängen auch die gleichen oder andere sein. Die Schrittgröße kann bei unterschiedlichen Programmierdurchgängen die gleiche oder eine andere sein. In einigen Fällen wird eine kleinere Schrittgröße bei einem endgültigen Programmierdurchgang verwendet, um Vth-Verteilungsbreiten zu reduzieren.
16 stellt eine Reihe von Programmierschleifen in einem Beispiel eines Programmierdurchgangs für eine obere Seite von Daten dar, die mit 12C übereinstimmt. Die Impulsfolge 1600 schließt eine Reihe von Programmierimpulsen 1601-1615 ein, die an eine Wortleitung, die zum Programmieren ausgewählt ist, angelegt werden. Die Impulsfolge 1600 ist ein Beispiel für einen zweiten Satz von sich schrittweise erhöhenden Programmierspannungen. Vpgm_init2 ist die Anfangsprogrammierspannung. Ein, zwei oder drei Verifizierimpulse werden als ein Beispiel nach jedem Programmierimpuls basierend auf den zugeordneten Datenzuständen, die verifiziert werden, bereitgestellt. Zum Beispiel wird ein Verifizierimpuls 1620 des A-Zustands (VvA) bei Programmierschleifen 1-3 angelegt, ein Verifizierimpuls 1621 des A-Zustands- und des B-Zustands (VvA beziehungsweise VvB) werden bei Programmierschleifen 4-6 angelegt, ein Verifizierimpuls 1622 des A-Zustands-, des B-Zustands- und des C-Zustands(VvA, VvB beziehungsweise VvC) werden bei Programmierschleifen 7 und 8 angelegt, ein Verifizierimpuls 1623 des B-Zustands- und des C-Zustands werden bei Programmierschleifen 9-11 und ein Verifizierimpuls 1624 des C-Zustands wird bei Programmierschleife 12-15 angelegt.
17A bis 17E stellen beispielhafte Diagramme von Spannungen dar, die bei dem Abtastprozess von 14A verwendet werden. Eine gemeinsame Zeitlinie auf einer horizontalen Achse wird in diesen Figuren verwendet, während die vertikale Achse in jeder Figur eine Spannung darstellt.
17A stellt ein beispielhaftes Diagramm 1700 einer Spannung an einer ausgewählten Wortleitung, Vwl_sel, dar. Bei diesem Beispiel ist der Abtastprozess ein Lesevorgang von einer Seite von Daten, bei dem Steuergatelesepegel von VrA und VrC verwendet werden, was mit dem Beispiel mit vier Zuständen von 11A übereinstimmt. Im Allgemeinen können ein oder mehrere Steuergatelesepegel verwendet werden. Die Spannung beträgt anfangs 0 V und wird auf VrA bei t7-t9 eingestellt, Vrc von t9-t11, Vread pass von t11-t12 und dann auf 0 V bei t12-t13 heruntergefahren. VrA kann bei einigen Beispielen etwa 0 bis 0,5 V betragen, während VrC etwa 4 V betragen könnte. Gegebenenfalls wird Vwl_sel, nachdem das Abtasten auf den zwei Steuergatelesepegeln von VrA und VrC erfolgt, auf Vread pass erhöht, bevor sie auf 0 V heruntergefahren wird, wobei Vwl_unsel gleichzeitig heruntergefahren wird (17E oder 17F), um weiter dazu beizutragen, Störungen zu reduzieren.
17B stellt ein beispielhaftes Diagramm 1710 einer Spannung an einer Bitleitung, Vbl, dar. Eine Gleichgewichtszustandsspannung, z. B. 0 V, wird anfangs angelegt und eine Abtastspannung Vbl_sense, z. B. 2 bis 3V, wird von t1-t13 angelegt. Ein Abtasten der Speicherzellen erfolgt zu dem Zeitraum t8 und t10. Während eines Abtastens der Speicherkette kann Vbl für jede Steuergatelesespannung relativ stabil bleiben oder abfallen. Der Fall eines Bitleitungsabfalls ist durch Diagramme 1710a und 1710b dargestellt. Wenn Vbl unter einen spezifizierten Ansprechpegel abfällt, wird die ausgewählte Speicherkette als in einem leitenden Zustand betrachtet und die Vth der ausgewählten Zelle befindet sich unterhalb der Abgrenzungsspannung. Wenn Vbl nicht unter einen spezifizierten Ansprechpunkt abfällt, wird die ausgewählte Speicherkette als in einem nichtleitenden Zustand betrachtet und die Vth der ausgewählten Zelle ist gleich oder befindet sich oberhalb der Abgrenzungsspannung. Es ist zu beachten, dass die Bitleitungen in den ausgewählten und nichtausgewählten Blöcken üblich sind.
17C stellt ein beispielhaftes Diagramm 1720 einer Spannung an einer ausgewählten Sourceleitung, Vsl, dar. Die Sourceleitung ist bei einem Ansatz in den ausgewählten und nichtausgewählten Blöcke üblich. Bei einem Ansatz bleibt Vsl während des gesamten Abtastprozesses auf einer Gleichgewichtsspannung wie 0 V. Gegebenenfalls wird Vsl während eines Abtastens auf einem leicht angehobenen Pegel wie 0 bis 1 V bereitgestellt.
17D stellt ein beispielhaftes Diagramm 1730 einer Spannung an einem verbundenen SGS-Transistor in einem Block, Vsgs, und einer Spannung an SGD-Transistoren eines ausgewählten Unterblocks, Vsgd_sel, dar. Diese Spannungen werden während eines Abtastens auf einem angehobenen Pegel wie 4 V bereitgestellt, z. B. von t0-t13, sodass ein Strom in den ausgewählten Speicherketten fließen kann. Der angehobene Pegel ist höher als die Vth der ausgewählten Gatetransistoren, sodass sie sich in einem leitenden oder eingeschalteten Zustand befinden.
17E stellt ein beispielhaftes Diagramm 1740 einer Spannung an nichtausgewählten Wortleitungen, Vwl_unsel, und ein beispielhaftes Diagramm 1741 einer Spannung an SGD-Transistoren eines nichtausgewählten Unterblocks, Vsgd_unsel, dar, die mit Schritt 1405a von 14A übereinstimmen. Vw_unsel erhöht sich in dem Zeitraum t1-t4 von 0 V auf Vread pass, z B. 8 V. Bei einem Ansatz erhöht sich Vw_unsel basierend auf einem Steuersignal an einen Spannungstreiber, der die angeforderte Ausgabe des Spannungstreibers bei einer schrittweisen Änderung ändert. Bei einem anderen Ansatz erhöht sich Vw_unsel basierend auf einem Steuersignal an einen Spannungstreiber, der die angeforderte Ausgabe des Spannungstreibers schrittweise bei einem Hochfahren ändert.
Während des Zeitraums, in dem sich Vw1_unsel erhöht, erhöht sich die Steuergatespannung von Vsgd_unsel auf einen Pegel wie 4 V, der ausreichend hoch ist, um die zugehörigen SGD-Transistoren der nichtausgewählten Unterblöcke vorübergehend in einem leitenden Zustand bereitzustellen. Diese SGD-Transistoren werden für einen ersten Zeitraum dt1 leitend, wenn die Steuergatespannung die Vth dieser Transistoren überschreitet. Hier erfolgt die Erhöhung und das Sinken von Vsgd_unsel zwischen t2-t3. Siehe auch 18A und 18B. Die SGD-Transistoren der ausgewählten Unterblöcke können beispielsweise bei einem Beginn der Erhöhung von Vwl_unsel, nach dem Beginn, aber vor dem Ende, oder an dem Ende der Erhöhung von Vwl_unsel in dem leitenden Zustand bereitgestellt werden. Die SGD-Transistoren werden bei diesem Beispiel während eines ersten Zeitraums in dem leitenden Zustand bereitgestellt. Theoretisch könnten diese SGD-Transistoren in dem leitenden Zustand während der gesamten mehreren getrennten Zeiträume bereitgestellt werden, wenn die Zeit der Erhöhung von Vwl_unsel ausreichend lang war. Die Erhöhung von Vwl_unsel kann beispielsweise kontinuierlich sein oder kann in mehreren Segmente mit einem Hochfahren erfolgen, gefolgt von einem Gleichgewichtszeitraum, gefolgt von einem weiteren Hochfahren. Wie z. B. in Verbindung mit dem Diagramm 920 in 9B erläutert kann der Kanalverstärkungspegel durch vorübergehendes Bereitstellen dieser SGD-Transistoren in einem leitenden Zustand an den Drainenden der Speicherketten der ausgewählten Unterblöcke reduziert werden. Dies wiederum reduziert den Kanalgradienten und die zugehörige schlimmste Lesestörung an den Speicherzellen von WLn+1.
Es ist zu beachten, dass in einer Situation, in der die Lesegegenmaßnahme nicht verwendet wird, z. B. wenn die nichtausgewählten SGD-Transistoren während eines Hochfahrens von Vwl_unsel nicht in dem leitenden Zustand bereitgestellt werden, Vw1_unsel potentiell in einem kürzeren Zeitraum hochgefahren werden kann, z. B. schneller, sodass der Abtastprozess in weniger Zeit abgeschlossen werden kann.
17F stellt ein anderes beispielhaftes Diagramm 1750 von Vwl_unsel und ein beispielhaftes Diagramm 1751 von Vsgd_unsel dar, die mit Schritt 1405a von 14A übereinstimmen, wobei die Erhöhung der Vwl_unsel über einen längeren Zeitraum als in 17E erfolgt und der Spitzenpegel von Vsgd_unsel über einen längeren Zeitraum als in 17E erfolgt. Die Erhöhung oder das Hochfahren von Vw1_unsel erfolgt hier im Vergleich zu t1-t4 in 17E über den Zeitraum t1-t6. Durch Bereitstellen der Erhöhung über einen längeren Zeitraum wird auch zusätzliche Zeit bereitgestellt, um Vsgd_unsel auf dem gewünschten Pegel einzustellen. Es ist zu beachten, dass das Kanalverstärken der Speicherketten in den nichtausgewählten Unterblöcken durch ein kapazitives Koppeln von den nichtausgewählten Wortleitungen an die Kanäle verursacht wird. Dieses Verstärken ist eher von der Erhöhung von Vw1_unsel als davon, wie schnell sich Vw1_unsel erhöht, abhängig. Ein langsameres Hochfahren von Vw1_unsel wird daher das Kanalverstärken nicht reduzieren (wenn der SGD ausgeschaltet ist und ein solches Verstärken erfolgt).
Es ist zu beachten, dass sich die Hochfahrzeit der nichtausgewählten Wortleitungen nicht notwendigerweise ändern muss, um unterschiedliche Zeiträume aufzunehmen, in denen die SGD-Transistoren leitend sind. Zum Beispiel kann die Hochfahrzeit der nichtausgewählten Wortleitungen in 17E ausreichend sein, um unterschiedliche leitende Zeiträume, z. B. einen ersten und einen zweiten Zeitraum, wie hierin beschrieben, für die nichtausgewählten SGD-Transistoren aufzunehmen.
18A stellt eine Detailansicht des Diagramms 1741 von Vsgd_unsel in 17E und ein Diagramm 1742 eines Steuersignals für einen Spannungstreiber dar, wobei Vsgd_unsel einen von der Spitze erforderlichen Pegel von Vpeak_req erreicht. Ein Steuersignal (Diagramm 1742) kann einem Spannungstreiber für die nichtausgewählten SGD-Transistoren in jedem nichtausgewählten Unterblock bereitgestellt werden, um für jeden nichtausgewählten Unterblock eine entsprechende Ausgabespannung Vsgd_unsel (Diagramm 1741) bereitzustellen. Das Steuersignal kann mit einer stufenweisen Änderung von einem Anfangspegel wie 0 V zu einem angeforderten Spitzenpegel (Vpeak_req, z. B. 4V) bereitgestellt werden. Die Zeitpunkte t2 und t3 stimmen hier mit 17E überein. Zusätzliche Zwischenzeitpunkte t2a-t2d sind auch dargestellt. Vor t2 fordert das Steuersignal eine Ausgabe von 0 V an. Bei t2 fordert das Steuersignal zuerst eine Ausgabe von Vpeak_req an. Zwischen t2-t2c fordert das Steuersignal weiter Vpeak_req an. Bei t2c fordert das Steuersignal wieder die Ausgabe von 0 V an und diese Anforderung wird nach t2c aufrechterhalten.
Die Ausgabespannung, Vsgd_unsel, verzögert sich in Bezug auf den angeforderten Pegel. Diagramm 1741 zeigt, dass sich Vsgd_unsel über die Vth der SGD-Transistoren bei t2a erhöht, zu welcher Zeit die SGD-Transistoren der nichtausgewählten Unterblöcke von dem nichtleitenden Zustand in den leitenden Zustand übergehen. Vsgd_unsel erhöht sich weiter von t2a-t2b, bis sie Vpeak_req bei t2b erreicht. Vsgd_unsel wird auf Vpeak_req von t2b-t2c aufrechterhalten und beginnt bei t2c zu sinken. Vsgd_unsel sinkt von Vpeak_req auf Vth von t2c-t2d. Wenn Vsgd_unsel bei t2d unter Vth sinkt, gehen die SGD-Transistoren der nichtausgewählten Unterblöcke von dem leitenden Zustand in den nichtleitenden Zustand über. Die SGD-Transistoren sind daher von t2a-t2d in einem ersten Zeitraum dt1 leitend. Vsgd_unsel sinkt bis t3 weiter.
18B stellt einen alternativen Fall eines Diagramms 1760 von Vsgd_unsel und eines Diagramms 1761 eines Steuersignals für einen Spannungstreiber dar, wobei Vsgd_unsel einen von der Spitze erforderlichen Pegel von Vpeak_req nicht erreicht. Bei diesem Beispiel ist die Menge an Zeit, in der Vpeak_req durch das Steuersignal (z. B. t2-t2e) angefordert wird, für Vsgd_unsel nicht ausreichend, um Vpeak_req zu erreichen. Die Menge an Zeit, in der Vpeak_req angefordert wird, ist jedoch für Vsgd_unsel ausreichend, um Vth zu erreichen und in den leitenden Zustand einzutreten. Insbesondere vor t2 fordert das Steuersignal eine Ausgabe von 0 V an. Bei t2 fordert das Steuersignal zuerst eine Ausgabe von Vpeak_req an. Zwischen t2-t2e fordert das Steuersignal weiter Vpeak_req an. Bei t2e fordert das Steuersignal wieder die Ausgabe von 0 V an und diese Anforderung wird nach t2e aufrechterhalten.
Diagramm 1760 zeigt, dass sich Vsgd_unsel über die Vth der SGD-Transistoren bei t2a erhöht, zu welcher Zeit die SGD-Transistoren der nichtausgewählten Unterblöcke von dem nichtleitenden Zustand in den leitenden Zustand übergehen. Vsgd_unsel erhöht sich von t2a-t2e weiter, bis sie einen Spitzenpegel von Vpeak erreicht, der bei t2e weniger als Vpeak_req beträgt. Vsgd_unsel beginnt bei t2e zu sinken. Vsgd_unsel sinkt von Vpeak auf Vth von t2e-t2f. Wenn Vsgd_unsel bei t2f unter Vth sinkt, gehen die SGD-Transistoren der nichtausgewählten Unterblöcke von dem leitenden Zustand in den nichtleitenden Zustand über. Vsgd_unsel sinkt bis t2g weiter. Die SGD-Transistoren sind daher von t2a-t2f in einem ersten Zeitraum dt1a leitend.
19A stellt eine Querschnittsansicht einer Säule 1900 dar, wobei eine Speicherkette bereitgestellt wird, wobei sich die Säule kontinuierlich von der Oberseite zu der Unterseite verjüngt, und ein Diagramm eines SGD_unsel-(leitenden)-Einschaltzeitraums gegenüber einer ausgewählten Wortleitungsposition in der Speicherkette, die mit Schritt 1405a von 14A übereinstimmen. Wie in Verbindung mit 6A und 6C beschrieben kann eine Speicherkette durch eine Säule in einem Speicherloch gebildet werden. Das Speicherloch wird durch den Stapel alternierender Steuergate- und dielektrischer Schichten geätzt. Aufgrund der Tiefe des Speicherlochs ist es schwierig, einen konsistenten Speicherlochdurchmesser oder eine konsistente Speicherlochbreite zu erhalten. Üblicherweise verjüngt sich das Speicherloch von einem größeren Durchmesser an seiner Oberseite zu einem kleineren Durchmesser an seiner Unterseite. In einigen Fällen befindet sich der maximale Durchmesser etwas unterhalb der Oberseite des Speicherlochs. Bei diesem Beispiel wird der gesamte Stapel gebildet und das Speicherloch wird von der Oberseite des Stapels zu der Unterseite durchgeätzt. Der Durchmesser an der Oberseite ist d2 und der Durchmesser an der Unterseite ist d1. Die Säule weist einen dielektrischen Kern 1903, eine Kanalschicht 1902 und zusätzliche Schichten 1901 auf, z. B. ein Blockieroxid, eine Ladungsfängerschicht und eine Tunnelschicht.
Ferner ist die Säule in Regionen 1910, 1920 und 1930 unterteilt. Die Regionen können bei einem Ansatz eine ähnliche Höhe haben und eine ähnliche Anzahl an Wortleitungen umfassen. Die Region 1910 erstreckt sich von einer Höhe 0-h1a, wobei 0 ein Sourceende der Speicherkette an der Unterseite der Säule darstellt. Die Region 1920 erstreckt sich von h1a-h1b. Die Region 1930 erstreckt sich von h1b-h1c, wobei h1c ein Drainende der Speicherkette an der Oberseite der Säule darstellt. Zu jeder Region gehört eine Untergruppe von Wortleitungen, die innerhalb des Höhenbereichs, den die Region umfasst, liegen. Zum Beispiel können zu den Regionen 1910, 1920 und 1930 die Untergruppen 790, 791 beziehungsweise 792 in 7 gehören, die eine Sourceende-, Midrange- beziehungsweise Drainenduntergruppe von Wortleitungen darstellen. Andere Untergruppen von Wortleitungen sind ebenfalls möglich. Zum Beispiel können zwei oder mehrere Untergruppen bereitgestellt werden. Der Zeitraum der Lesestörungsgegenmaßnahme kann von der ausgewählten Wortleitungsposition abhängig sein. Zum Beispiel kann der erste Zeitraum, in der die nichtausgewählten SGD-Transistoren (die SGD-Transistoren in den nichtausgewählten Unterblöcken) leitend sind, von der Untermenge abhängig sein, in der die ausgewählte Wortleitung liegt.
Das Diagramm 1911 zeigt einen SGD_unsel-Einschaltzeitraum auf einer horizontalen Achse gegenüber einer WLsel-Position (Position der ausgewählten Wortleitung) auf einer vertikalen Achse. Der SGD_unsel-Einschaltzeitraum ist der Zeitraum, in dem die nichtausgewählten SGD-Transistoren leitend sind, während sich Vwl_unsel auf Vread erhöht. Dieser Zeitraum ist zum Beispiel dt1 in 18A und dt1a in 18B. Es ist zu beachten, dass es auch möglich ist, dass der SGD_unsel-Einschaltzeitraum durch den Zeitraum ersetzt wird, in dem das Steuersignal des entsprechenden Spannungstreibers Vpeak_req anfordert, da diese Metrik für die Steuerung leichter verfügbar sein kann. Dieser Zeitraum ist zum Beispiel t2-t2c in 18A und t2-t2e in 18B. Der SGD_unsel-Einschaltzeitraum erhöht sich, wenn sich der Vpeak_req-Zeitraum erhöht.
Das Diagramm 1911 zeigt eine stufenweise Änderung von tp1 bis tp2 über eine Wortleitung, während das Diagramm 1912 das Optionale für eine graduelle Änderung von tp1 bis tp2 über mehrere Wortleitungen zeigt.
Der SGD_unsel-Einschaltzeitraum ist tp1, wenn sich die ausgewählte Wortleitung in der Sourceende- oder Midrangeuntergruppe von Regionen 1910 beziehungsweise 1920 befindet, und tp2, wenn sich die ausgewählte Wortleitung in der Drainenduntergruppe von Region 1930 befindet, wobei tp1>tp2. Somit ist der erste Zeitraum, in dem die nichtausgewählten SGD-Transistoren leitend sind, während der Erhöhung der Spannung der nichtausgewählten Wortleitungen von einem ersten Pegel auf einen Lesedurchgangspegel größer, wenn sich die ausgewählte Wortleitung in der Sourceenduntergruppe oder der Midrangeuntergruppe befindet, als wenn sich die ausgewählte Wortleitung in der Drainenduntergruppe befindet. MP bezeichnet einen Mittelpunkt der Säule, der sich auf halbem Weg zwischen der Oberseite und der Unterseite befindet. Der MP befindet sich innerhalb der Region 1930 und des Midrangegegenstands von Wortleitungen.
19B stellt eine Querschnittsansicht einer Säule 1950 dar, wobei eine Speicherkette bereitgestellt ist, wobei sich die Säule in zwei Säulenabschnitte 1951 und 1952 verjüngt, und ein Diagramm eines SGD_unsel-(leitenden)-Einschaltzeitraums gegenüber einer ausgewählten Wortleitungsposition in der Speicherkette, die mit Schritt 1405a von 14A übereinstimmen. Aufgrund der Höhe des Stapels kann es wünschenswert sein, den Stapel und die entsprechenden Speicherlöcher und Säulen in Abschnitten zu bilden. Zum Beispiel kann ein erster Abschnitt des Stapels mit einem Säulenabschnitt 1952 gebildet sein, nach dem ein zweiter Abschnitt des Stapels mit einem Säulenabschnitt 1951 gebildet ist. Jeder Säulenabschnitt verjüngt sich von einem größeren Durchmesser an seiner Oberseite zu einem kleineren Durchmesser an seiner Unterseite. Zum Beispiel verjüngt sich der Säulenabschnitt 1952 von einem größeren Durchmesser d4 an seiner Oberseite zu einem kleineren Durchmesser d3 an seiner Unterseite. Und der Säulenabschnitt 1951 verjüngt sich von einem größeren Durchmesser d4 an seiner Oberseite zu einem kleineren Durchmesser d3 an seiner Unterseite. Bei diesem Beispiel sind die oberen Durchmesser gleich und die unteren Durchmesser sind gleich, aber dies ist optional. Die Säule 1950 hat einen lokalen Minimaldurchmesser (d3) an dem Mittelpunkt MP.
Die Säule ist in Regionen 1960, 1961 und 1962 unterteilt. Die Region 1960 erstreckt sich von einer Höhe 0-h2a, wobei 0 ein Sourceende der Speicherkette an der Unterseite der Säule darstellt. Die Region 1961 erstreckt sich von h2a-h2b. Die Region 1962 erstreckt sich von h2b-h2c, wobei h2c ein Drainende der Speicherkette an der Oberseite der Säule darstellt. Wie in 19A gehört zu jeder Region eine Untergruppe von Wortleitungen, die innerhalb des Höhenbereichs, den die Region umfasst, liegen. Die Region 1961 ist bei diesem Beispiel kleiner als die anderen Regionen, sodass sie weniger Wortleitungen umfassen würde. Bezugnehmend auf 7 können die Regionen 1960, 1961 und 1962 die sieben Wortleitungen WLDS0-WLL4, die drei Wortleitungen WLL5-WLL7 beziehungsweise die fünf Wortleitungen WLL8-WLDD0 umfassen. Somit umfassen die Regionen unterschiedliche Anzahlen an Wortleitungen. Dies ermöglicht, dass die Lesestörungsgegenmaßnahme für die Region 1961 optimiert wird, die das lokale Minimum des Säulendurchmessers umfasst. Aufgrund dieses lokalen Minimums wird das elektrische Feld, das durch die Wortleitungsspannung bewirkt wird, relativ stärker sein, sodass ein größerer Kanalgradient erzeugt werden kann und sich die Wahrscheinlichkeit einer Lesestörung erhöht. Infolgedessen kann die Lesestörungsgegenmaßnahme für diese Region stärker gemacht werden, z. B. durch Erhöhen des SGD_unsel-Zeitraums.
Das Diagramm 1970 zeigt einen SGD_unsel-Einschaltzeitraum auf einer horizontalen Achse gegenüber einer WLsel-Position auf einer vertikalen Achse. Der SGD_unsel-Einschaltzeitraum ist tp1, wenn sich die ausgewählte Wortleitung in der Sourceenduntergruppe von Wortleitungen befindet, die der Region 1960 entsprechen, tp3, wenn sich die ausgewählte Wortleitung in der Midrangeuntergruppe von Wortleitungen befindet, die der Region 1961 entsprechen, und tp2, wenn sich die ausgewählte Wortleitung in der Drainenduntergruppe von Wortleitungen befindet, die der Region 1962 entsprechen, wobei tp3>tp2>tp1. Der SGD_unsel-Einschaltzeitraum ist somit ein Maximum, wenn sich die ausgewählte Wortleitung an dem Mittelpunkt der Säule und/oder innerhalb einer Untergruppe von Wortleitungen befindet, die das lokale Minimum des Säulendurchmessers umfasst. Das lokale Minimum des Säulendurchmesser nimmt z. B. auf ein Minimum Bezug, das sich zwischen der Oberseite und der Unterseite der Säule befindet.
Bei einer Implementierung weist eine Vorrichtung auf: eine Vielzahl von Speicherketten, die sich vertikal in einem Stapel erstrecken, wobei jede Speicherkette einen Sourceendauswahltransistor, einen Drainendauswahltransistor und Speicherzellen zwischen dem Sourceendauswahltransistor und dem Drainendauswahltransistor aufweist, wobei die Vielzahl von Speicherketten in einer Vielzahl von Unterblöcken angeordnet sind; eine Vielzahl von Wortleitungen, die mit den Speicherzellen verbunden sind, wobei jede Wortleitung mit Speicherzellen in jedem Unterblock verbunden ist, die Vielzahl von Wortleitungen eine Sourceenduntergruppe von Wortleitungen (790), die den Sourceendauswahltransistoren benachbart sind, eine Drainenduntergruppe von Wortleitungen (792), die den Drainendauswahltransistoren benachbart sind, und eine Midrangeuntergruppe von Wortleitungen (791) zwischen der Sourceenduntergruppe von Wortleitungen und der Drainenduntergruppe von Wortleitungen aufweist; und eine Steuerschaltung. Die Steuerschaltung ist dazu eingerichtet: eine Spannung von nichtausgewählten Wortleitungen unter der Vielzahl von Wortleitungen von einem Anfangspegel auf einen Lesedurchgangspegel zu erhöhen; eine Spannung einer ausgewählten Wortleitung unter der Vielzahl von Wortleitungen auf einem Steuergatelesepegel bereitzustellen; während der Erhöhung die Sourceendauswahltransistoren in der Vielzahl von Unterblöcken in einem leitenden Zustand bereitzustellen und Drainendauswahltransistor in einem nichtausgewählten Unterblock der Vielzahl von Unterblöcken (z. B. SB1) in einem leitenden Zustand während eines ersten Zeitraums bereitzustellen, wobei der erste Zeitraum größer ist, wenn sich die ausgewählte Wortleitung in der Sourceenduntergruppe oder die Midrangeuntergruppe befindet, als wenn sich die ausgewählte Wortleitung in der Drainenduntergruppe befindet; und nach der Erhöhung, während die Spannung der nichtausgewählten Wortleitungen auf dem Lesedurchgangspegel ist, die Spannung der ausgewählten Wortleitung auf einem Steuergatelesepegel ist und die Drainendauswahltransistoren in dem einen nichtausgewählten Unterblock in einem nichtleitenden Zustand, einen leitenden Zustand von Speicherzellen, die mit der ausgewählten Wortleitung verbunden sind, abzutasten.
Bei einer anderen Implementierung weist ein Verfahren auf: Erhöhen einer Spannung der nichtausgewählten Wortleitungen unter einer Vielzahl von Wortleitungen während eines Zeitraums (z. B. t1-t4 in 17E oder t1-t6 in 17F) von einem Anfangspegel auf einen Lesedurchgangspegel, wobei die Vielzahl von Wortleitungen mit Speicherzellen in den Speicherketten verbunden ist und jede Speicherkette ein Sourceende und ein Drainende aufweist, wobei die Sourceenden der Speicherketten in einem leitenden Zustand bereitgestellt sind und die Drainenden einer ausgewählten Untergruppe (z. B. SB0) der Speicherketten in einem nichtleitenden Zustand bereitgestellt sind; Bereitstellen der Drainenden einer nichtausgewählten Untergruppe der Speicherketten während eines Intervalls des Zeitraums (z. B. t2a-t2d in 18A und t2a-t2f in 18B) in einem leitenden Zustand; Bereitstellen der Drainenden der nichtausgewählten Untergruppe der Speicherketten während eines anderen Intervalls des Zeitraums (z. B. t2d-t4 in 17E und 18A und t2f-t6 in 17F und 18B) in einem nichtleitenden Zustand; und Bereitstellen einer Steuergatelesespannung an einer ausgewählten Wortleitung unter einer Vielzahl von Wortleitungen nach dem Zeitraum, während die Drainenden der nichtausgewählten Untergruppe in dem nichtleitenden Zustand bereitgestellt werden und Speicherzellen, die mit der ausgewählten Wortleitung verbunden sind, in der ausgewählten Untergruppe der NAND-Ketten abgetastet werden, wobei das eine Intervall größer ist, wenn sich die ausgewählte Wortleitung an einem Mittelpunkt zwischen den Sourceenden und den Drainenden befindet, als wenn sich die ausgewählte Wortleitung zwischen dem Mittelpunkt und den Drainenden befindet.
Bei einer anderen Implementierung weist eine Vorrichtung auf: eine Vielzahl von Speicherketten, wobei jede Speicherkette Speicherzellen zwischen einem Sourceendauswahltransistor und einem Drainendauswahltransistor aufweist und die Vielzahl von Speicherketten Speicherketten in einem ausgewählten Unterblock und Speicherketten in einem nichtausgewählten Unterblock aufweist; eine Vielzahl von Wortleitungen, die mit den Speicherzellen verbunden sind, wobei die Wortleitungen eine ausgewählte Wortleitung und nichtausgewählte Wortleitungen aufweisen; Mittel zum Erhöhen von Spannungen der nichtausgewählten Wortleitungen von einem Anfangspegel auf einen Lesedurchgangspegel während eines Zeitraums (z. B. t2a-t2d in 18A und t2a-t2f in 18B); Mittel zum Bereitstellen der Sourceendauswahltransistoren in einem leitenden Zustand während des Erhöhens der Spannungen; Mittel zum Bestimmen, dass die Speicherketten in dem nichtausgewählten Unterblock programmiert sind; Mittel zum Bereitstellen der Drainendauswahltransistoren für die Speicherketten in dem nichtausgewählten Unterblock in einem leitenden Zustand während eines Abschnitts (z. B. t1-t4 in 17E oder t1-t6 in 17F) des Zeitraums als Reaktion auf das Mittel zum Bestimmen; und Mittel zum Abtasten der Ströme in den Speicherketten in dem ausgewählten Unterblock, während sich die Drainendauswahltransistoren für die Speicherketten in dem nichtausgewählten Unterblock in einem nichtleitenden Zustand, Drainendauswahltransistoren für die Speicherketten in dem ausgewählten Unterblock in dem leitenden Zustand und Sourceendauswahltransistoren in dem leitenden Zustand befinden.
Die oben beschriebenen Mittel können zum Beispiel die Komponenten der Speichervorrichtung 100 von 1 bis 4 einschließen. Das Leistungssteuermodul 116 steuert beispielsweise die Leistung und die Spannungen, die den Wortleitungen, Auswahlgateleitungen und Bitleitungen während Speichervorgängen zugeführt werden. Die SGD-Treiber und SGS-Treiber von 4c können verwendet werden. Die Mittel können ferner eine beliebige der Steuerschaltungen in 1 und 2 einschließen, wie Steuerschaltkreis 110 und Steuerung 122.
Die vorhergehende detaillierte Beschreibung der Erfindung wurde zu Zwecken der Veranschaulichung und Beschreibung präsentiert. Sie soll nicht erschöpfend sein oder die Erfindung auf die genaue offenbarte Form beschränken. Viele Modifikationen und Variationen sind im Lichte der obigen Lehren möglich. Die beschriebenen Ausführungsformen wurden gewählt, um die Prinzipien der Erfindung und ihre praktische Anwendung am besten zu erklären, um dadurch anderen Fachleuten zu ermöglichen, die Erfindung in verschiedenen Ausführungsformen und mit verschiedenen Modifikationen, wie sie für die jeweilige beabsichtigte Verwendung geeignet sind, am besten zu nutzen. Es ist beabsichtigt, dass der Schutzumfang der Erfindung durch die hieran angehängten Ansprüche definiert wird.

Claims

Vorrichtung aufweisend: eine Vielzahl von NAND-Ketten (700n-703n, 710n-713n, 720n-723n, 730n-733n), die sich vertikal in einem Stapel (616) erstrecken, wobei jede NAND-Kette einen Sourceendauswahltransistor (701, 721, 741, 761), einen Drainendauswahltransistor (718, 738, 758, 778) und Speicherzellen (704-714, 724-734, 744-754, 764-774) zwischen dem Sourceendauswahltransistor und dem Drainendauswahltransistor aufweist, wobei die Vielzahl von NAND-Ketten in einer Vielzahl von Unterblöcken (SB0-SB3) angeordnet ist; eine Vielzahl von Wortleitungen (WLL0-WLL10), die mit den Speicherzellen verbunden sind, wobei jede Wortleitung mit Speicherzellen in jedem Unterblock verbunden ist, die Vielzahl von Wortleitungen eine Sourceenduntergruppe von Wortleitungen (790), die den Sourceendauswahltransistoren benachbart sind, eine Drainenduntergruppe von Wortleitungen (792), die den Drainendauswahltransistoren benachbart sind, und eine Midrangeuntergruppe von Wortleitungen (791) zwischen der Sourceenduntergruppe von Wortleitungen und der Drainenduntergruppe von Wortleitungen aufweist; und eine Steuerschaltung (110, 122), die dazu eingerichtet ist: eine Spannung (Vwl_unsel) von nichtausgewählten Wortleitungen unter der Vielzahl von Wortleitungen von einem Anfangspegel auf einen Lesedurchgangspegel zu erhöhen; eine Spannung (Vwl_sel) einer ausgewählten Wortleitung unter der Vielzahl von Wortleitungen auf einem Steuergatelesepegel bereitzustellen; während der Erhöhung die Sourceendauswahltransistoren in der Vielzahl von Unterblöcken in einem leitenden Zustand bereitzustellen und Drainendauswahltransistor in einem nichtausgewählten Unterblock der Vielzahl von Unterblöcken in einem leitenden Zustand während eines ersten Zeitraums (t2-t3, t2-t4) bereitzustellen, wobei der erste Zeitraum größer ist, wenn die ausgewählte Wortleitung in der Sourceenduntergruppe oder die Midrangeuntergruppe ist, als wenn sich die ausgewählte Wortleitung in der Drainenduntergruppe befindet; und nach der Erhöhung, während die Spannung der nichtausgewählten Wortleitungen auf dem Lesedurchgangspegel ist, die Spannung der ausgewählten Wortleitung auf einem Steuergatelesepegel ist und die Drainendauswahltransistoren in dem einen nichtausgewählten Unterblock in einem nichtleitenden Zustand, einen leitenden Zustand von Speicherzellen, die mit der ausgewählten Wortleitung verbunden sind, abtasten.
Vorrichtung gemäß Anspruch 1, wobei: die Steuerschaltung dazu eingerichtet ist, die Drainendauswahltransistoren in dem einen nichtausgewählten Unterblock für den ersten Zeitraum in dem leitenden Zustand als Reaktion auf eine Bestimmung bereitzustellen, dass der eine nichtausgewählte Unterblock programmierte Speicherzellen, die mit der ausgewählten Wortleitung verbunden sind, aufweist.
Vorrichtung gemäß Anspruch 1 oder 2, wobei: während der Erhöhung Drainendauswahltransistoren in einem anderen nichtausgewählten Unterblock der Vielzahl von Unterblöcken in dem nichtleitenden Zustand als Reaktion auf eine Bestimmung bereitgestellt werden, dass der andere nichtausgewählte Unterblock keine programmierten Speicherzellen, die mit der ausgewählten Wortleitung verbunden sind, aufweist.
Vorrichtung gemäß Anspruch 1 oder 2, wobei: während der Erhöhung Drainendauswahltransistoren in einem anderen nichtausgewählten Unterblock der Vielzahl von Unterblöcken in einem nichtleitenden Zustand während eines zweiten Zeitraums, der kürzer als der erste Zeitraum ist, als Reaktion auf eine Bestimmung bereitgestellt werden, dass der andere nichtausgewählte Unterblock keine programmierten Speicherzellen, die mit der ausgewählten Wortleitung verbunden sind, aufweist.
Vorrichtung gemäß einem der Ansprüche 1 bis 4, wobei: die Steuerschaltung dazu eingerichtet ist, während der Erhöhung die Drainendauswahltransistoren in dem einen nichtausgewählten Unterblock während eines zweiten Zeitraums (t1-t2, t3-t4) in dem nichtleitenden Zustand bereitzustellen; und Spannungen von Kanälen (665, 710a) von einigen NAND-Ketten in dem einen nichtausgewählten Unterblock während des zweiten Zeitraums durch ein kapazitives Koppeln verstärkt werden.
Vorrichtung gemäß Anspruch 5, wobei: während der Erhöhung Kanäle der einigen NAND-Ketten an der ausgewählten Wortleitung abgeschaltet werden, wenn die Spannung der ausgewählten Wortleitung auf dem Steuergatelesepegel ist, sodass eine Spannung in einem Abschnitt der Kanäle zwischen der ausgewählten Wortleitung und den Drainendauswahltransistoren in dem einen nichtausgewählten Unterblock schwebt.
Vorrichtung gemäß einem der Ansprüche 1 bis 6, wobei: der erste Zeitraum kleiner als ein Zeitraum (t1-t4, t1-t6) ist, in dem die Erhöhung erfolgt.
Vorrichtung gemäß einem der Ansprüche 1 bis 7, wobei: der erste Zeitraum gleich ist, wenn sich die ausgewählte Wortleitung in der Sourceenduntergruppe oder in der Midrangeuntergruppe befindet.
Vorrichtung gemäß einem der Ansprüche 1 bis 8, wobei: sich die Vielzahl von NAND-Ketten vertikal in dem Stapel durch die Speicherlöcher (618, 619) erstreckt; jedes Speicherloch einen Durchmesser hat, der ein lokales Minimum (d3) an einem Punkt (MP) zwischen einer Oberseite und einer Unterseite des Speicherlochs in der Midrangeuntergruppe ist; und der erste Zeitraum größer ist, wenn die ausgewählte Wortleitung auf dem lokalen Minimum ist, als wenn sich die ausgewählte Wortleitung in der Sourceenduntergruppe befindet.
Vorrichtung gemäß einem der Ansprüche 1 bis 9, wobei: die Steuerschaltung dazu eingerichtet ist, die Erhöhung über einen relativ kürzeren Zeitraum bereitzustellen, wenn der erste Zeitraum relativ kürzer ist.
Vorrichtung gemäß einem der Ansprüche 1 bis 10, wobei: die Steuerschaltung dazu eingerichtet ist, einen Zeitraum, in dem die Erhöhung erfolgt, in Abhängigkeit von dem ersten Zeitraum einzustellen.
Verfahren, aufweisend: Erhöhen einer Spannung von ausgewählten Wortleitungen unter einer Vielzahl von Wortleitungen (WLLO-WLL10) von einem Anfangspegel auf einen Lesedurchgangspegel während eines Zeitraums (t1-t4, t1-t6), wobei die Vielzahl von Wortleitungen mit Speicherzellen (704-714, 724-734, 744-754, 764-774) in NAND-Ketten (700n-703n, 710n-713n, 720n-723n, 730n-733n) verbunden sind und jede NAND-Kette einen Sourceendauswahltransistor (701, 721, 741, 761) und einen Drainendauswahltransistor (718, 738, 758, 778) aufweist, wobei die Sourceendauswahltransistoren der NAND-Ketten in einem leitenden Zustand bereitgestellt werden und die Drainendauswahltransistoren einer ausgewählten Untergruppe von NAND-Ketten in einem nichtleitenden Zustand bereitgestellt werden; Bereitstellen der Drainendauswahltransistoren einer nichtausgewählten Untergruppe der NAND-Ketten in einem leitenden Zustand während eines Intervalls (t2-t3, t2-t4) des Zeitraums; Bereitstellen der Drainendauswahltransistoren der nichtausgewählten Untergruppe der NAND-Ketten in einem nichtleitenden Zustand während eines Intervalls (t1-t2, t3-t4) des Zeitraums; und Bereitstellen einer Steuergatelesespannung an einer ausgewählten Wortleitung unter einer Vielzahl von Wortleitungen nach dem Zeitraum, während die Drainendauswahltransistoren der nichtausgewählten Untergruppe in dem nichtleitenden Zustand bereitgestellt werden und Abtasten von Speicherzellen, die mit der ausgewählten Wortleitung verbunden sind, in der ausgewählten Untergruppe der NAND-Ketten, wobei das eine Intervall größer ist, wenn sich die ausgewählte Wortleitung an einem Mittelpunkt zwischen den Sourceendauswahltransistoren und den Drainendauswahltransistoren befindet, als wenn sich die ausgewählte Wortleitung zwischen dem Mittelpunkt und den Drainendauswahltransistoren befindet.
Verfahren gemäß Anspruch 12, ferner aufweisend: Einstellen des Zeitraums in Abhängigkeit von dem einen Intervall.
Verfahren gemäß Anspruch 12 oder 13, wobei: das eine Intervall größer ist, wenn sich die ausgewählte Wortleitung an den Drainendauswahltransistoren befindet, als wenn sich die ausgewählte Wortleitung an den Sourceendauswahltransistoren befindet.
Verfahren gemäß einem der Ansprüche 12 bis 14, wobei: jede NAND-Kette in der nichtausgewählten Untergruppe der NAND-Ketten einen Kanal (665, 710a) aufweist, der sich kontinuierlich von dem Sourceendauswahltransistor zu dem Drainendauswahltransistor erstreckt; und Spannungen der Kanäle von einem kapazitiven Koppeln von der sich erhöhenden Spannung der nichtausgewählten Wortleitungen während des anderen Intervalls des Zeitraums verstärkt werden, aber nicht während des einen Intervalls des Zeitraums.