DE112020000174T5 - Adaptive vpass für 3d-flash-speicher mit paarkettenstruktur - Google Patents

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DE112020000174T5
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Rajdeep Gautam
Hardwell Chibvongodze
Ken Oowada
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SanDisk Technologies LLC
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Abstract

Es werden Systeme und Verfahren zum Reduzieren von Programmstörungen beim Programmieren von Teilen eines Speicherarrays beschrieben. Ein Speicherarray kann einen ersten Satz von NAND-Ketten und einen zweiten Satz von NAND-Ketten einschließen, die eine gemeinsame Bitleitung teilen, die mit dem drainseitigen Ende von drainseitigen Auswahlgates der NAND-Ketten verbunden ist bzw. eine gemeinsame sourceseitige Auswahlgateleitung teilen, die mit den Gates von sourceseitigen Auswahlgates der NAND-Ketten verbunden ist. Während der Programmierung des ersten Satzes von NAND-Ketten kann eine erste Durchlassspannung (z. B. 7 V) an nicht ausgewählte Wortleitungen des Speicherarrays angelegt werden, und anschließend kann während der Programmierung des zweiten Satzes von NAND-Ketten eine zweite Durchlassspannung (z. B. 9 V), die größer als die erste Durchlassspannung ist, an die nicht ausgewählten Wortleitungen des Speicherarrays angelegt werden.

Description

  • HINTERGRUND
  • Ein Halbleiterspeicher wird häufig in verschiedenen elektronischen Geräten wie z. B. Mobiltelefonen, Digitalkameras, persönlichen digitalen Assistenten (PDA), medizinischer Elektronik, mobilen Computergeräten und nicht-mobilen Computergeräten verwendet. Ein Halbleiterspeicher kann einen nichtflüchtigen Speicher oder einen flüchtigen Speicher aufweisen. Ein nichtflüchtiger Speicher ermöglicht, dass Informationen gespeichert und behalten werden, selbst wenn der nichtflüchtige Speicher nicht mit einer Stromquelle (z. B. einer Batterie) verbunden ist. Beispiele nichtflüchtiger Speicher schließen Flash-Speicher (z. B. Flash-Speicher vom NAND-Typ und NOR-Typ) und elektrisch löschbare programmierbare Nur-Lese-Speicher (EEPROM) ein.
  • Sowohl Flash-Speicher als auch EEPROM verwenden üblicherweise Floating-Gate-Transistoren. Für jeden Floating-Gate-Transistor ist ein Floating-Gate über und isoliert von einem Kanalgebiet des Floating-Gate-Transistors positioniert. Das Kanalgebiet ist zwischen Source- und Drain-Gebieten des Floating-Gate-Transistors positioniert. Ein Steuer-Gate ist über dem Floating-Gate angeordnet und von diesem isoliert. Die Schwellenspannung des Floating-Gate-Transistors kann durch Einstellen der Ladungsmenge gesteuert werden, die auf dem Floating-Gate gespeichert ist. Die Ladungsmenge auf dem Floating-Gate wird üblicherweise unter Verwendung von Fowler-Nordheim-Tunneln (F-N-Tunneln) oder Heißelektroneninjektion gesteuert. Die Fähigkeit, die Schwellenspannung einzustellen, ermöglicht es einem Floating-Gate-Transistor, als ein nichtflüchtiges Speicherelement oder eine Speicherzelle zu wirken. In einigen Fällen kann mehr als ein Bit pro Speicherzelle (d. h. eine Multi-Level-Speicherzelle oder eine Mehrzustands-Speicherzelle) vorgesehen sein durch Programmieren und Lesen mehrerer Schwellenwertspannungen oder Schwellenwertspannungsbereiche.
  • NAND-Flash-Speicherstrukturen ordnen üblicherweise mehrere Speicherzellentransistoren (z. B. Floating-Gate-Transistoren oder Charge-Trap-Transistoren) in Reihe mit und zwischen zwei Auswahl-Gates (z. B. einem drainseitigen Auswahl-Gate und einem sourceseitigen Auswahl-Gate) an. Die Speicherzellentransistoren in Reihe und die Auswahl-Gates können als NAND-Kette bezeichnet werden. In den letzten Jahren sind NAND-Flash-Speicher skaliert worden, um die Kosten pro Bit zu reduzieren. Jedoch werden, wenn die Prozessgeometrien schrumpfen, viele Gestaltungs- und Prozesserfordernisse präsentiert. Diese Herausforderungen schließen eine erhöhte Variabilität der Speicherzelleneigenschaften gegenüber Prozess-, Spannungs- und Temperaturschwankungen ein.
  • Figurenliste
  • Gleich nummerierte Elemente beziehen sich auf gemeinsame Komponenten in den verschiedenen Figuren.
    • 1 ist ein Blockdiagramm, das eine Ausführungsform eines Speichersystems darstellt.
    • 2 ist ein Blockdiagramm einer Ausführungsform eines Speicherchips.
    • 3 ist eine perspektivische Ansicht eines Abschnitts einer Ausführungsform einer monolithischen dreidimensionalen Speicherstruktur.
    • 4A ist ein Blockdiagramm einer Speicherstruktur mit zwei Ebenen.
    • 4B stellt eine Draufsicht auf einen Teil eines Speicherzellenblocks dar.
    • 4C stellt eine Querschnittsansicht eines Teils eines Speicherzellenblocks dar.
    • 4D stellt eine Ansicht der Auswahlgate-Schichten und Wortleitungsschichten dar.
    • 4E ist eine Querschnittsansicht einer vertikalen Speicherzellenspalte.
    • 4F ist eine schematische Darstellung einer Vielzahl von NAND-Ketten mit mehreren Unterblöcken.
    • 5 stellt Schwellenspannungsverteilungen dar.
    • 6 ist eine Tabelle, die ein Beispiel einer Zuordnung von Datenwerten zu Datenzuständen beschreibt.
    • 7A stellt eine Ausführungsform von vier NAND-Ketten dar.
    • 7B stellt eine Ausführungsform einer NAND-Struktur dar, die vier Gruppen von NAND-Ketten einschließt.
    • 7C-7H stellen verschiedene Ausführungsformen eines physischen Speicherblocks dar, der vier Teilblöcke einschließt.
    • 8A stellt eine Ausführungsform eines Speicherarrays dar, das vier NAND-Ketten aufweist.
    • 8B stellt eine Ausführungsform eines Speicherarrays dar, das zwei Sätze von NAND-Ketten aufweist.
    • 8C stellt eine weitere Ausführungsform eines Speicherarrays dar, das zwei Sätze von NAND-Ketten aufweist.
    • 8D stellt eine Ausführungsform eines Speicherarrays dar, das drei Sätze von NAND-Ketten aufweist.
    • 9A ist ein Flussdiagramm, das eine Ausführungsform eines Prozesses zum Programmieren von Speicherzellen in einem Speicherblock beschreibt.
    • 9B ist ein Flussdiagramm, das eine alternative Ausführungsform eines Prozesses zum Programmieren von Speicherzellen in einem Speicherblock beschreibt.
  • DETAILLIERTE BESCHREIBUNG
  • Es wird Technologie zum Reduzieren von Programmstörungen beim Programmieren von Abschnitten eines Speicherarrays beschrieben, wie beim Programmieren eines Teilblocks oder einer Teilmenge von NAND-Ketten innerhalb eines dreidimensionalen nichtflüchtigen Speicherarrays. Das Speicherarray kann Ketten von Speicherzellen (z. B. vertikale NAND-Ketten) einschließen und unter Verwendung vergrabener Sourceleitungen hergestellt werden, so dass Teilblöcke oder Sätze von Ketten innerhalb des Speicherarrays sowohl in einer horizontalen Richtung (z. B. der Wortleitungsrichtung) als auch in einer vertikalen Richtung (z. B. der vertikalen NAND-Kettenrichtung) individuell ausgewählt oder nicht ausgewählt werden können. Ein Speicherarray kann einen ersten Satz von NAND-Ketten und einen zweiten Satz von NAND-Ketten einschließen. Der erste Satz von NAND-Ketten und der zweite Satz von NAND-Ketten können eine gemeinsame Bitleitung teilen, die mit dem drainseitigen Ende von drainseitigen Auswahlgates der NAND-Ketten verbunden ist bzw. eine gemeinsame sourceseitige Auswahlgateleitung teilen, die mit den Gates von sourceseitigen Auswahlgates der NAND-Ketten verbunden ist. Der erste Satz von NAND-Ketten kann eine erste Gruppe von Speicherzellen aufweisen und der zweite Satz von NAND-Ketten kann eine zweite Gruppe von Speicherzellen aufweisen. Während der Programmierung der ersten Gruppe von Speicherzellen kann eine erste Durchlassspannung (z. B. 7 V) an nicht ausgewählte Wortleitungen des Speicherarrays angelegt werden, und anschließend kann während der Programmierung der zweiten Gruppe von Speicherzellen eine zweite Durchlassspannung (z. B. 9 V), die größer als die erste Durchlassspannung ist, an die nicht ausgewählten Wortleitungen des Speicherarrays angelegt werden. In diesem Fall kann das Anlegen der zweiten Durchlassspannung während des Programmierens der zweiten Gruppe von Speicherzellen die Menge an Programmierstörung reduzieren, die die erste Gruppe von Speicherzellen beeinträchtigt.
  • Die Größe des Anstiegs der zweiten Durchlassspannung von der ersten Durchlassspannung kann von der Gesamtanzahl von Speicherzellen innerhalb der ersten Gruppe von Speicherzellen, der Gesamtanzahl von Sätzen von Ketten innerhalb des Speicherarrays, der Anzahl von Programmier-/Löschzyklen, die die erste Gruppe von Speicherzellen erfährt, der Temperaturdifferenz zwischen dem Programmieren der ersten Gruppe von Speicherzellen und dem Programmieren der zweiten Gruppe von Speicherzellen bzw. der Zeitdauer zwischen dem Programmieren der ersten Gruppe von Speicherzellen und dem Programmieren der zweiten Gruppe von Speicherzellen abhängen. In einem Beispiel kann die Größe der Erhöhung für die zweite Durchlassspannung auf eine zweite Spannung (z. B. 2 V) eingestellt werden, wenn es nur zwei verschiedene Sätze von NAND-Ketten gibt; jedoch kann die Größe der Erhöhung für die zweite Durchlassspannung auf eine erste Spannung (z. B. 1 V) eingestellt werden, die kleiner als die zweite Spannung ist, wenn es mehr als zwei verschiedene Sätze von NAND-Ketten gibt. In einem anderen Beispiel kann, wenn die Anzahl von Programmier-/Löschzyklen für die erste Gruppe von Speicherzellen weniger als fünf beträgt, die Größe der Erhöhung für die zweite Durchlassspannung auf eine zweite Spannung (z. B. 2 V) eingestellt werden; wenn jedoch die Anzahl von Programmier-/Löschzyklen für die erste Gruppe von Speicherzellen gleich oder größer als fünf ist, dann kann die Größe der Erhöhung für die zweite Durchlassspannung auf eine erste Spannung (z. B. 1 V) eingestellt werden, die kleiner als die zweite Spannung ist. In einem anderen Beispiel kann die Größe der Erhöhung für die zweite Durchlassspannung auf eine zweite Spannung (z. B. 2 V) eingestellt werden, wenn der erste Satz von NAND-Ketten zwei NAND-Ketten aufweist; jedoch kann die Größe der Erhöhung für die zweite Durchlassspannung auf eine erste Spannung (z. B. 1 V) eingestellt werden, die kleiner als die zweite Spannung ist, wenn der erste Satz von NAND-Ketten mehr als zwei NAND-Ketten aufweist. Ein technischer Vorteil des adaptiven Erhöhens der Größe nachfolgender Durchlassspannungen, die an nicht ausgewählte Wortleitungen angelegt werden, wenn nachfolgende Sätze von NAND-Ketten programmiert werden, besteht darin, dass eine Programmstörung im Vergleich zum Anlegen einer einzigen Durchlassspannung beim Programmieren aller Sätze von NAND-Ketten innerhalb eines Speicherarrays reduziert und der Stromverbrauch insgesamt minimiert werden kann.
  • In einer Ausführungsform kann ein Speicherarray vier NAND-Ketten aufweisen, wobei eine erste Gruppe von NAND-Ketten zwei NAND-Ketten aufweist und eine zweite Gruppe von NAND-Ketten zwei NAND-Ketten aufweist. Während des Programmierens der ersten Gruppe von NAND-Ketten kann eine Durchlassspannung einer ersten Spannungsgröße (z. B. 8 V) angelegt werden; während der Programmierung der zweiten Gruppe von NAND-Ketten kann eine Durchlassspannung mit einer zweiten Spannungsgröße (z. B. 10 V), die größer als die erste Spannungsgröße ist, angelegt werden. In einer anderen Ausführungsform kann ein Speicherarray vier NAND-Ketten aufweisen, wobei eine erste Gruppe von NAND-Ketten drei NAND-Ketten aufweist und eine zweite Gruppe von NAND-Ketten die verbleibende NAND-Kette aufweist. Während des Programmierens der ersten Gruppe von NAND-Ketten kann eine Durchlassspannung einer ersten Spannungsgröße (z. B. 8 V) angelegt werden; während der Programmierung der zweiten Gruppe von NAND-Ketten kann eine Durchlassspannung mit einer dritten Spannungsgröße (z. B. 9 V), die größer als die erste Spannungsgröße, aber kleiner als die zweite Spannungsgröße ist, angelegt werden. In diesem Fall kann die Durchlassspannung, die während der Programmierung der zweiten Gruppe von NAND-Ketten für die 2:2-NAND-Ketten-Gruppe angelegt wird, größer sein als die Durchlassspannung, die für die 3:1-NAND-Ketten-Gruppe angelegt wird. Ein Grund für die Verringerung der Durchlassspannung, die während des Programmierens der zweiten Gruppe von NAND-Ketten für die 3:1-NAND-Ketten-Gruppe angelegt wird, ist, dass, wenn die Anzahl von Speicherzellen innerhalb der zweiten Gruppe von NAND-Ketten verringert wird, die Zeitdauer, während der die Speicherzellen der ersten Gruppe von NAND-Ketten einer Spannungsbelastung ausgesetzt sind, ebenfalls verringert wird.
  • In einer anderen Ausführungsform kann ein Speicherarray eine erste Gruppe von NAND-Ketten und eine zweite Gruppe von NAND-Ketten aufweisen. Nach Erkennen der Tatsache, dass die erste Gruppe von NAND-Ketten eine Programmstörung erfahren hat (z. B. durch Erkennen eines Bitfehlers in Daten, die unter Verwendung der ersten Gruppe von NAND-Ketten gespeichert sind), kann eine Steuerung zum Programmieren des Speicherarrays die Anzahl von NAND-Ketten innerhalb der zweiten Gruppe von NAND-Ketten anpassen (z. B. reduzieren) bzw. die während des Programmierens der zweiten Gruppe von NAND-Ketten angelegte Durchlassspannung erhöhen. In einem Beispiel kann die Steuerung beim Erkennen, dass die erste Gruppe von NAND-Ketten eine Programmstörung erfahren hat, die Anzahl von NAND-Ketten innerhalb der zweiten Gruppe von NAND-Ketten von zwei NAND-Ketten auf eine NAND-Kette reduzieren. In einem anderen Beispiel kann die Steuerung beim Erkennen, dass die erste Gruppe von NAND-Ketten eine Programmstörung erfahren hat, die während der Programmierung der zweiten Gruppe von NAND-Ketten angelegte Durchlassspannung um 200 mV erhöhen.
  • In einigen Programmierverfahren werden Speicherzellen, die mit derselben Wortleitung innerhalb eines Speicherarrays verbunden sind, über alle NAND-Ketten programmiert, während dieselbe Durchlassspannung an die nicht ausgewählten Wortleitungen angelegt wird. Bei einem adaptiven Durchlassspannungsverfahren unterscheidet sich die Durchlassspannung, die an eine erste Gruppe von Speicherzellen innerhalb einer ersten Gruppe von NAND-Ketten angelegt wird, die mit einer ersten Wortleitung verbunden sind, von der Durchlassspannung, die an eine zweite Gruppe von Speicherzellen innerhalb einer zweiten Gruppe von NAND-Kette angelegt wird, die mit derselben ersten Wortleitung verbunden sind. In einer Ausführungsform kann, wenn ein Bitfehler innerhalb der ersten Gruppe von Speicherzellen (z. B. verursacht durch Programmstörung) erkannt wird, die zweite Gruppe von Speicherzellen in zwei Gruppen von Speicherzellen partitioniert werden, um die Anzahl von Speicherzellen innerhalb jeder Gruppe zu reduzieren. In einem Beispiel kann die zweite Gruppe von Speicherzellen vier NAND-Ketten entsprechen, die in zwei Gruppen von zwei NAND-Ketten partitioniert sein können.
  • Das Speicherarray kann unter Verwendung von vergrabenen Sourceleitungen so hergestellt werden, dass Teilblöcke innerhalb des physischen Speicherblocks sowohl in einer horizontalen Richtung (z. B. in der Wortleitungsrichtung) als auch in einer vertikalen Richtung (z. B. in der NAND-Kettenrichtung) einzeln ausgewählt oder abgewählt werden können. Das Speicherarray kann eine Vielzahl von Teilblöcken einschließen, die einzeln auswählbar sind und Bitleitungen bzw. sourceseitige Auswahl-Gate-Leitungen gemeinsam nutzen. Das Speicherarray kann eine Vielzahl von Teilblöcken einschließen, die einzeln auswählbar sind und unterschiedliche Abschnitte derselben NAND-Kette aufweisen, in der ein erster Teilblock der Vielzahl von Teilblöcken mit einem drainseitigen Auswahl-Gate für die NAND-Kette und ein zweiter Teilblock der Vielzahl von Teilblöcken mit einem sourceseitigen Auswahl-Gate für die NAND-Kette verbunden ist. In einem Beispiel kann das Speicherarray vier Teilblöcke einschließen, wobei zwei Teilblöcke der vier Teilblöcke vertikal innerhalb des physischen Speicherblocks angeordnet sind (z. B. ist ein erster Teilblock der zwei Teilblöcke physisch über einem zweiten Teilblock der zwei Teilblöcke ausgebildet) und wobei ein erster Abschnitt der NAND-Kette einem ersten Teilblock der zwei Teilblöcke und ein zweiter Abschnitt der NAND-Kette einem zweiten Teilblock der zwei Teilblöcke entspricht.
  • Ein technisches Problem beim Erhöhen der Kettenlängen von vertikalen NAND-Ketten oder Erhöhen der Anzahl von Wortleitungsschichten pro physischem Speicherblock besteht darin, dass die Gesamtgröße des physischen Speicherblocks ebenfalls zunimmt (z. B. von 9 MB auf 36 MB). Die größere Speicherblockgröße kann eine Speicherbereinigung unbequem machen und Speicherblockausbeuten aufgrund einer erhöhten Anzahl von schlechten Blöcken reduzieren. Ein technischer Vorteil der Verwendung von zwei vergrabenen Sourceleitungen pro physischem Speicherblock besteht darin, dass kleinere Teilblöcke innerhalb des physischen Speicherblocks einzeln auswählbar und abwählbar sind, was zu verbesserten Speicherblockausbeuten und zu einer verbesserten Speicherbereinigung führt.
  • In einer Ausführungsform kann ein nichtflüchtiges Speichersystem ein oder mehrere zweidimensionale Arrays von nichtflüchtigen Speicherzellen einschließen. Die Speicherzellen innerhalb eines zweidimensionalen Speicherarrays können eine einzelne Schicht von Speicherzellen bilden und können über Steuerleitungen (z. B. Wortleitungen und Bitleitungen) in der X- und Y-Richtung ausgewählt werden. In einer anderen Ausführungsform kann ein nichtflüchtiges Speichersystem ein oder mehrere monolithische dreidimensionale Speicherarrays einschließen, in denen zwei oder mehr Schichten von Speicherzellen über einem einzigen Substrat ohne zwischenliegende Substrate gebildet werden können. In manchen Fällen kann ein dreidimensionales Speicherarray eine oder mehrere vertikale Spalten von Speicherzellen oberhalb und senkrecht zu einem Substrat oder im Wesentlichen senkrecht zu dem Substrat einschließen (z. B. innerhalb von 2 bis 5 Grad von einem Normalenvektor, der senkrecht zu dem Substrat ist). In einem Beispiel kann ein nichtflüchtiges Speichersystem ein Speicherarray mit vertikalen Bitleitungen oder Bitleitungen einschließen, die senkrecht zu einem Halbleitersubstrat angeordnet sind. Das Substrat kann ein Siliciumsubstrat aufweisen. Das Speicherarray kann verschiedene Speicherstrukturen, einschließlich ebene NAND-Strukturen, vertikale NAND-Strukturen, Bit-Kosten-skalierbare-NAND-Strukturen (BiCS-NAND-Strukturen), 3D-NAND-Strukturen oder 3D-ReRAM-Strukturen aufweisen.
  • 1 ist ein Blockdiagramm einer Ausführungsform eines Speichersystems 100, das die vorgeschlagene Technologie implementiert, einschließlich Gegenmaßnahmen zum Vermeiden von nicht zu behebenden Fehlern aufgrund von Überprogrammierung. In einer Ausführungsform ist das Speichersystem 100 ein Solid-State-Laufwerk („SSD“). Das Speichersystem 100 kann auch eine Speicherkarte, ein USB-Laufwerk oder eine andere Art von Speichersystem sein. Die vorgeschlagene Technologie ist nicht auf eine Art von Speichersystem beschränkt. Das Speichersystem 100 ist mit dem Host 102 verbunden, der ein Computer, Server, elektronische Vorrichtung (z. B. Smartphone, Tablet oder andere mobile Vorrichtung), ein Gerät oder eine andere Einrichtung sein kann, die Speicher verwendet und Datenverarbeitungsfähigkeiten aufweist. In einigen Ausführungsformen ist der Host 102 von dem Speichersystem 100 getrennt, aber mit diesem verbunden. In anderen Ausführungsformen ist das Speichersystem 100 in den Host 102 eingebettet.
  • Die Komponenten des in 1 dargestellten Speichersystems 100 sind elektrische Schaltungen. Das Speichersystem 100 schließt eine Steuerung 120, die mit einem oder mehreren Speicher-Chips 130 verbunden ist, und einen lokalen flüchtigen Hochgeschwindigkeitsspeicher 140 (z. B. DRAM) ein. Der eine oder die mehreren Speicher-Chips 130 weisen jeweils eine Vielzahl von nichtflüchtigen Speicherzellen auf. Mehr Informationen über die Struktur jedes Speicher-Chips 130 sind unten aufgeführt. Der lokale flüchtige Hochgeschwindigkeitsspeicher 140 wird von der Steuerung 120 verwendet, um bestimmte Funktionen auszuführen. Zum Beispiel speichert der lokale flüchtige Hochgeschwindigkeitsspeicher 140 Tabellen der Übersetzung von logischen Adressen in physische („L2P-Tabellen“).
  • Die Steuerung 120 weist eine Host-Schnittstelle 152 auf, die mit dem Host 102 verbunden ist und mit diesem in Kommunikation steht. In einer Ausführungsform stellt die Host-Schnittstelle 152 eine PCIe-Schnittstelle bereit. Andere Schnittstellen können ebenfalls verwendet werden, wie SCSI, SATA usw. Die Host-Schnittstelle 152 ist ebenfalls mit einem Network-on-Chip (NOC) 154 verbunden. Ein NOC ist ein Kommunikationssubsystem auf einer integrierten Schaltung. NOCs können synchrone und asynchrone Taktdomänen umspannen oder eine ungetaktete asynchrone Logik verwenden. Die NOC-Technologie wendet Netzwerktheorie und -verfahren auf On-Chip-Kommunikationen an und liefert beträchtliche Verbesserungen gegenüber herkömmlichen Bus- und Crossbar-Verbindungen. Ein NOC verbessert die Skalierbarkeit von Systemen auf einem Chip (SoC) und die Leistungseffizienz komplexer SoCs im Vergleich zu anderen Designs. Die Drähte und die Verbindungen des NOC werden von vielen Signalen gemeinsam genutzt. Eine hohe Parallelität wird erreicht, da alle Verbindungen in dem NOC gleichzeitig an unterschiedlichen Datenpaketen arbeiten können. Daher liefert ein NOC, wenn die Komplexität integrierter Subsysteme wächst, eine verbesserte Leistung (wie Durchsatz) und Skalierbarkeit im Vergleich zu früheren Kommunikationsarchitekturen (z. B. dedizierten Punkt-zu-Punkt-Signaldrähten, gemeinsam genutzten Bussen oder segmentierten Bussen mit Brücken). In anderen Ausführungsformen kann NOC 154 durch einen Bus ersetzt werden. Mit dem NOC 154 verbunden und in Kommunikation mit ihm sind der Prozessor 156, die ECC-Engine 158, die Speicherschnittstelle 160 und die DRAM-Steuerung 164. Die DRAM-Steuerung 164 wird verwendet, um mit einem lokalen flüchtigen Hochgeschwindigkeitsspeicher 140 (z. B. DRAM) zu arbeiten und damit zu kommunizieren. In anderen Ausführungsformen kann der lokale flüchtige Hochgeschwindigkeitsspeicher 140 ein SRAM oder eine andere Art eines flüchtigen Speichers sein.
  • Die ECC-Engine 158 führt Fehlerkorrekturdienste durch. Zum Beispiel führt die ECC-Engine 158 Datencodierung und -decodierung gemäß der implementierten ECC-Technik durch. In einer Ausführungsform ist die ECC-Engine 158 eine elektrische Schaltung, die durch Software programmiert wird. Zum Beispiel kann die ECC-Engine 158 ein Prozessor sein, der programmiert werden kann. In anderen Ausführungsformen ist die ECC-Engine 158 eine kundenspezifische und dedizierte Hardware-Schaltung ohne jegliche Software. In einer anderen Ausführungsform wird die Funktion der ECC-Engine 158 durch den Prozessor 156 implementiert.
  • Der Prozessor 156 führt die verschiedenen Steuerungsspeichervorgänge wie Programmierung, Löschen, Lesen sowie Speicherverwaltungsprozesse durch. In einer Ausführungsform wird der Prozessor 156 durch Firmware programmiert. In anderen Ausführungsformen ist der Prozessor 156 eine kundenspezifische und dedizierte Hardware-Schaltung ohne jegliche Software. Der Prozessor 156 implementiert auch ein Übersetzungsmodul, als ein Software/Firmware-Prozess oder als eine dedizierte Hardware-Schaltung. In vielen Systemen wird der nichtflüchtige Speicher innerhalb des Speichersystems unter Verwendung von physischen Adressen, verbunden mit einem oder mehreren Speicher-Chips, adressiert. Jedoch verwendet das Host-System logische Adressen, um die verschiedenen Speicherorte zu adressieren. Dies ermöglicht dem Host, Daten aufeinander folgenden logischen Adressen zuzuweisen, während das Speichersystem die Daten an beliebigen Orten des einen oder der mehreren Speicher-Chips frei speichern kann. Um dieses System zu implementieren, führt die Steuerung (z. B. das Übersetzungsmodul) eine Adressübersetzung zwischen den logischen Adressen, die von dem Host verwendet werden, und den physischen Adressen, die von den Speicher-Chips verwendet werden, durch. Eine beispielhafte Implementierung besteht darin, Tabellen (d. h. die vorstehend erwähnten L2P-Tabellen) beizubehalten, die die aktuelle Übersetzung zwischen logischen Adressen und physischen Adressen identifizieren. Ein Eintrag in der L2P-Tabelle kann eine Identifikation einer logischen Adresse und einer entsprechenden physischen Adresse einschließen. Obwohl Tabellen mit einer Zuordnung von logischer Adresse zu physischer Adresse (oder L2P-Tabellen) das Wort „Tabellen“ einschließen, müssen sie nicht tatsächlich Tabellen sein. Die Tabellen mit einer Zuordnung von logischer Adresse zu physischer Adresse (oder L2P-Tabellen) können vielmehr jede Art von Datenstruktur sein. In einigen Beispielen ist der Speicherplatz eines Speichersystems so groß, dass der lokale Speicher 140 nicht alle L2P-Tabellen tragen kann. In einem solchen Fall wird der gesamte Satz von L2P-Tabellen in einem Speicher-Chip 130 gespeichert, und ein Teilsatz der L2P-Tabellen wird in dem lokalen flüchtigen Hochgeschwindigkeitsspeicher 140 zwischengespeichert (L2P-Cache).
  • Die Speicherschnittstelle 160 kommuniziert mit einem oder mehreren Speicher-Chips 130. In einer Ausführungsform stellt die Speicherschnittstelle eine Schaltmodus-Schnittstelle bereit. Es können auch andere Schnittstellen verwendet werden. In einigen beispielhaften Implementierungen implementiert die Speicherschnittstelle 160 (oder ein anderer Abschnitt der Steuerung 120) einen Scheduler und Puffer zum Übertragen von Daten an und Empfangen von Daten von einem oder mehreren Speicher-Chips.
  • 2 ist ein Funktionsblockdiagramm einer Ausführungsform eines Speicherchips 300. Jedes des einen oder der mehreren Speicher-Dies 130 von 1 kann als Speicher-Die 300 von 2 implementiert werden. Die in 2 dargestellten Komponenten sind elektrische Schaltungen. In einer Ausführungsform schließt jedes Speicher-Die 300 eine Speicherstruktur 326, eine Steuerschaltungsanordnung 310 und Lese-/Schreibschaltungen 328 ein. Die Speicherstruktur 326 ist durch Wortleitungen über einen Zeilendecodierer 324 und durch Bitleitungen über einen Spaltendecodierer 332 adressierbar. Die Lese-/Schreibschaltungen 328 schließen mehrere Abtastblöcke 350, einschließlich SB1, SB2, ..., SBp (Abtastschaltung), ein und ermöglichen das parallele Lesen oder Programmieren (Schreiben) einer Seite (oder mehrerer Seiten) von Daten in mehreren Speicherzellen. In einer Ausführungsform schließt jeder Abtastblock einen Abtastverstärker und einen Satz von Zwischenspeichern ein, die mit der Bitleitung verbunden sind. Die Zwischenspeicher speichern zu schreibende Daten und/oder gelesene Daten. Die Abtastverstärker schließen Bitleitungstreiber ein. Befehle und Daten werden zwischen der Steuerung und dem Speicherchip 300 über Leitungen 319 übertragen. In einer Ausführungsform schließt der Speicherchip 300 einen Satz von Eingangs- und/oder Ausgangs (E/A)-Stiften ein, die mit den Leitungen 118 verbunden sind.
  • Die Steuerschaltung 310 arbeitet mit den Lese-/Schreibschaltungen 328 zusammen, um Speichervorgänge (z. B. Schreiben, Lesen, Löschen und andere) auf der Speicherstruktur 326 auszuführen. In einer Ausführungsform schließt die Steuerschaltungsanordnung 310 eine Zustandsmaschine 312, einen On-Chip-Adressdecodierer 314, eine Leistungssteuerschaltung 316 und eine Temperatursensorschaltung 318 ein. Die Zustandsmaschine 312 stellt eine Steuerung auf Chip-Ebene von Speichervorgängen bereit. In einer Ausführungsform ist die Zustandsmaschine 312 durch Software programmierbar. In anderen Ausführungsformen verwendet die Zustandsmaschine 312 keine Software und ist vollständig in Hardware (z. B. elektrischen Schaltungen) implementiert. In einigen Ausführungsformen kann die Zustandsmaschine 312 durch einen programmierbaren Mikrocontroller oder Mikroprozessor ersetzt werden. Bei einer Ausführungsform schließt die Steuerschaltung 310 Puffer wie Register, ROM-Sicherungen und andere Speichervorrichtungen zum Speichern von Standardwerten wie Basisspannungen und anderen Parametern ein. Die Temperatursensorschaltung 318 erfasst die aktuelle Temperatur an dem Speicher-Die 300.
  • In einigen Ausführungsformen können eine oder mehrere der Komponenten (allein oder in Kombination) in dem Speicher-Die 300 als Verwaltungs- oder Steuerschaltung bezeichnet werden. Zum Beispiel können eine oder mehrere Verwaltungs- oder Steuerschaltungen eines von oder eine Kombination aus Steuerschaltung 310, Zustandsmaschine 312, Decodierer 314, Leistungssteuerung 316, Erfassungsblöcken 350 oder Lese-/Schreibschaltungen 328 einschließen. Die eine oder die mehreren Verwaltungsschaltungen oder die eine oder die mehreren Steuerschaltungen können einen oder mehrere Speicherarrayvorgänge durchführen oder erleichtern, einschließlich Lösch-, Programmier- oder Lesevorgänge.
  • Der On-Chip-Adressdecodierer 314 stellt eine Adress-Schnittstelle zwischen Adressen, die von einer Steuerung 120 verwendet werden, zur Hardware-Adresse, die von den Decodierern 324 und 332 verwendet wird, bereit. Das Leistungssteuermodul 316 steuert die Leistung und Spannungen, mit denen die Wortleitungen und Bitleitungen bei Speichervorgängen versorgt werden. Das Leistungssteuermodul 316 kann Ladungspumpen zum Erzeugen von Spannungen einschließen.
  • Für die Zwecke dieses Dokuments weisen die Steuerschaltung 310, die Lese-/Schreibschaltungen 328 und die Decodierer 324/332 eine Ausführungsform einer Steuerschaltung für die Speicherstruktur 326 auf. In anderen Ausführungsformen können andere Schaltungen, die die Speicherstruktur 326 unterstützen und darauf arbeiten, als Steuerschaltung bezeichnet werden. Zum Beispiel kann in einigen Ausführungsformen die Steuerung als Steuerschaltung arbeiten oder Teil der Steuerschaltung sein. In einigen Ausführungsformen weist die Steuerung in Kombination mit der Steuerschaltungsanordnung 310, den Lese-/Schreibschaltungen 328 und den Decodierern 324/332 eine Ausführungsform einer Steuerschaltung auf. In einer anderen Ausführungsform weist die Zustandsmaschine 312 die Steuerschaltung auf. In einer anderen Ausführungsform kann der Host die Steuerschaltung bereitstellen.
  • In einer Ausführungsform weist die Speicherstruktur 326 ein monolithisches dreidimensionales Speicherarray von nichtflüchtigen Speicherzellen auf, in denen mehrere Speicherebenen über einem einzigen Substrat, wie einem Wafer, ausgebildet sind. Die Speicherstruktur kann jede Art von nichtflüchtigem Speicher aufweisen, der monolithisch in einer oder mehreren physischen Ebenen von Arrays von Speicherzellen ausgebildet ist, die einen aktiven Bereich aufweisen, der über einem Silicium- (oder andere Art von) Substrat angeordnet ist. In einem Beispiel weisen die nichtflüchtigen Speicherzellen der Speicherstruktur 326 vertikale NAND-Ketten mit ladungseinfangendem Material auf, wie es zum Beispiel im US-Patent 9.721.662 beschrieben ist, auf das hier in seiner Gesamtheit Bezug genommen wird. Eine NAND-Zeichenkette weist Speicherzellen auf, die durch einen Kanal verbunden sind.
  • In einer anderen Ausführungsform weist die Speicherstruktur 326 ein zweidimensionales Speicherarray von nichtflüchtigen Speicherzellen auf. In einem Beispiel, sind die nichtflüchtigen Speicherzellen NAND-Flash-Speicherzellen unter Verwendung von Floating-Gates wie beschrieben, zum Beispiel, im U.S. Patentschrift 9.082.502 , das hierin durch Bezugnahme in seiner Gesamtheit aufgenommen ist. Andere Arten von Speicherzellen (z. B. NOR-Typ-Flashspeicher) können ebenfalls verwendet werden.
  • Die exakte Art der Speicher-Array-Architektur oder der Speicherzelle, die in der Speicherstruktur 326 eingeschlossen ist, ist nicht auf die obigen Beispiele beschränkt. Viele unterschiedliche Arten von Speicherarrayarchitekturen oder Speicherzelltechnologien können verwendet werden, um die Speicherstruktur 326 zu bilden. Es ist keine spezielle nichtflüchtige Speichertechnologie für die Zwecke der neuen beanspruchten Ausführungsformen, die hier vorgeschlagen werden, erforderlich. Andere Beispiele geeigneter Technologien für Speicherzellen der Speicherstruktur 326 schließen ferroelektrische Speicher (FeRAM oder FeFET), ReRAM-Speicher, magnetoresistive Speicher (z. B. MRAM, Spin-Transfer-Torque-MRAM, Spin-Orbit-Torque-MRAM), Phasenänderungsspeicher (z. B. PCM), und dergleichen ein. Beispiele von geeigneten Technologien für die Architekturen der Speicherstruktur 326 schließen zweidimensionale Arrays, dreidimensionale Arrays, Kreuzpunkt-Arrays, gestapelte zweidimensionale Arrays, vertikale Bitleitungs-Arrays und dergleichen ein.
  • Ein Beispiel eines ReRAM- oder PCMRAM-Kreuzpunktspeichers schließt reversible Widerstandsschaltelemente ein, die in Kreuzpunktarrays angeordnet sind, auf die durch X-Leitungen und Y-Leitungen (z. B. Wortleitungen und Bitleitungen) zugegriffen wird. In einer anderen Ausführungsform können die Speicherzellen leitfähige Brückenspeicherelemente einschließen. Ein leitfähiges Brückenspeicherelement kann auch als programmierbare Metallisierungszelle bezeichnet werden. Ein leitfähiges Brückenspeicherelement kann als ein Zustandsänderungselement basierend auf der physikalischen Verlagerung von Ionen innerhalb eines Festelektrolyten verwendet werden. In einigen Fällen kann ein leitfähiges Brückenspeicherelement zwei feste Metallelektroden einschließen, eine relativ inerte (z. B. Wolfram) und die andere elektrochemisch aktive (z. B. Silber oder Kupfer), mit einer dünnen Folie des Festelektrolyten zwischen den beiden Elektroden. Mit steigender Temperatur steigt auch die Mobilität der Ionen, was bewirkt, dass die Programmierschwelle für die leitfähige Brückenspeicherzelle abnimmt. Somit kann das leitfähige Brückenspeicherelement einen weiten Bereich von Programmierschwellen als Funktion der Temperatur aufweisen.
  • Ein magnetoresistiver Speicher (MRAM) speichert Daten durch Magnetspeicherelemente. Die Elemente sind aus zwei durch eine dünne Isolierschicht getrennten ferromagnetischen Platten gebildet, von denen jede eine Magnetisierung halten kann. Eine der beiden Platten ist ein Permanentmagnet, der auf eine bestimmte Polarität eingestellt ist; die Magnetisierung der anderen Platte kann so geändert werden, dass sie der eines externen Felds entspricht, um Speicher zu speichern. Eine Speichervorrichtung wird aus einem Gitter solcher Speicherzellen aufgebaut. Bei einer Ausführungsform zum Programmieren liegt jede Speicherzelle zwischen einem Paar von Schreibleitungen, die in rechten Winkeln zueinander parallel zu der Zelle angeordnet sind, eine über und eine unter der Zelle. Wenn Strom durch sie fließt, wird ein Induktionsmagnetfeld erzeugt.
  • Phasenänderungsspeicher (PCM) nutzen das einzigartige Verhalten von Chalkogenidglas aus. Eine Ausführungsform verwendet eine Ge2Sb2Te5-Legierung, um Phasenänderungen durch elektrisches Erwärmen des Phasenänderungsmaterials zu erreichen. Die Dosen der Programmierung sind elektrische Impulse unterschiedlicher Amplitude und/oder Länge, die zu unterschiedlichen Widerstandswerten des Phasenänderungsmaterials führen.
  • Der Durchschnittsfachmann wird erkennen, dass die hierin beschriebene Technologie nicht auf eine einzige spezifische Speicherstruktur beschränkt ist, sondern viele relevante Speicherstrukturen gemäß dem Geist und Umfang der Technologie, wie hierin beschrieben und wie einem Fachmann der Technik bekannt, abdeckt.
  • 3 ist eine perspektivische Ansicht eines Abschnitts eines Ausführungsbeispiels für ein monolithisches dreidimensionales Speicherarray, das die Speicherstruktur 326 aufweisen kann, die eine Vielzahl nichtflüchtiger Speicherzellen einschließt, die als vertikale NAND-Ketten angeordnet sind. Zum Beispiel zeigt 3 einen Abschnitt eines Speicherblocks. Die dargestellte Struktur schließt einen Satz von Bitleitungen BL ein, die über einem Stapel von alternierenden dielektrischen Schichten und leitenden Schichten positioniert sind. Als Beispiel wird eine der dielektrischen Schichten als D und eine der leitenden Schichten (auch als Wortleitungsschichten bezeichnet) wird als W markiert. Die Anzahl der alternierenden dielektrischen Schichten und der leitenden Schichten kann basierend auf spezifischen Implementierungsanforderungen variieren. Ein Satz von Ausführungsformen schließt zwischen 108-300 alternierende dielektrische Schichten und leitfähige Schichten ein. Eine beispielhafte Ausführungsform schließt 96 Datenwortleitungsschichten, 8 Auswahlschichten, 6 Dummy-Wortleitungsschichten und 110 dielektrische Schichten ein. Mehr oder weniger als 108 bis 300 Schichten können ebenfalls verwendet werden. Wie nachfolgend erläutert, sind die alternierenden dielektrischen Schichten und leitenden Schichten durch lokale Verbindungen LI in vier „Finger“ unterteilt. 3 zeigt zwei Finger und zwei lokale Zwischenverbindungen LI. Unterhalb der alternierenden dielektrischen Schichten und Wortleitungsschichten befindet sich eine Source-Leitungsschicht SL. In dem Stapel alternierender dielektrischer Schichten und leitender Schichten sind Speicherlöcher ausgebildet. Zum Beispiel ist eins der Speicherlöcher als MH markiert. Es ist zu beachten, dass in 3 die dielektrischen Schichten durchsichtig dargestellt sind, so dass der Leser die Speicherlöcher sehen kann, die in dem Stapel alternierender dielektrischer Schichten und leitender Schichten positioniert sind. In einer Ausführungsform werden NAND-Ketten gebildet, indem das Speicherloch mit Materialien gefüllt wird, die ein Ladungsfängermaterial einschließen, um eine vertikale Spalte von Speicherzellen zu erzeugen. Jede Speicherzelle kann eines oder mehrere Datenbits speichern. Mehr Details des dreidimensionalen monolithischen Speicherarrays, das die Speicherstruktur 126 aufweist, werden nachstehend in Bezug auf 4A-4F bereitgestellt.
  • 4A ist ein Blockdiagramm zur Erläuterung einer beispielhaften Organisation der Speicherstruktur 326, die in zwei Ebenen 302 und 304 unterteilt ist. Jede Ebene wird dann in M Blöcke unterteilt. In einem Beispiel hat jede Ebene etwa 2000 Blöcke. Doch es können auch andere Anzahlen von Blöcken und Ebenen verwendet werden. In einer Ausführungsform ist ein Speicherzellenblock eine Einheit zum Löschen. D. h. alle Speicherzellen eines Blocks werden zusammen gelöscht. In anderen Ausführungsformen können Speicherzellen aus anderen Gründen in Blöcken gruppiert werden, wie etwa zum Organisieren der Speicherstruktur 126 für die Signalisierungs- und Auswahlschaltungen. In einigen Ausführungsforme stellt ein Block eine Gruppe von verbundenen Speicherzellen dar, da die Speicherzellen eines Blocks einen gemeinsamen Satz von Wortleitungen teilen.
  • 4B-4F stellen ein Beispiel einer dreidimensionalen („3D“) NAND-Struktur dar, die der Struktur von 3 entspricht und verwendet werden kann, um die Speicherstruktur 326 von 2 zu implementieren. 4B ist ein Blockdiagramm zur Darstellung einer Draufsicht auf einen Teil eines Blocks der Speicherstruktur 326. Der Teil des Blocks, der in 4B dargestellt ist, entspricht Abschnitt 306 in Block 2 aus 4A. Wie aus 4B ersichtlich, verläuft der in 4B dargestellte Block in der Richtung von 332. In einer Ausführungsform hat das Speicherarray viele Schichten; Jedoch zeigt 4B nur die obere Schicht.
  • 4B stellt eine Vielzahl von Kreisen dar, die für die vertikalen Spalten stehen. Jede der vertikalen Spalten schließt mehrere Auswahltransistoren (auch als Auswahlgate bezeichnet) und mehrere Speicherzellen ein. In einer Ausführungsform implementiert jede vertikale Spalte eine NAND-Kette. Zum Beispiel stellt 4B vertikale Spalten 422, 432, 442 und 452 dar. Die vertikale Spalte 422 implementiert die NAND-Kette 482. Die vertikale Spalte 432 implementiert die NAND-Kette 484. Die vertikale Spalte 442 implementiert die NAND-Kette 486. Die vertikale Spalte 452 implementiert die NAND-Kette 488. Mehr Details der vertikalen Spalten werden nachstehend bereitgestellt. Da der in 4B dargestellte Block in Richtung des Pfeils 330 und in Richtung des Pfeils 332 verläuft, enthält der Block mehr vertikale Spalten als in 4B dargestellt
  • 4B stellt auch einen Satz Bitleitungen 415 einschließlich der Bitleitungen 411, 412, 413, 414, ... 419 dar. 4B zeigt vierundzwanzig Bitleitungen, da nur ein Teil des Blocks dargestellt ist. Es wird in Betracht gezogen, dass mehr als vierundzwanzig Bitleitungen mit vertikalen Spalten des Blocks verbunden sind. Jeder der Kreise, die vertikale Spalten darstellen, hat ein „x“ zur Kennzeichnung seiner Verbindung mit jeweils einer Bitleitung. Zum Beispiel ist die Bitleitung 414 mit den vertikalen Spalten 422, 432, 442 und 452 verbunden.
  • Der in 4B dargestellte Block beinhaltet einen Satz lokaler Verbindungen 402, 404, 406, 408 und 410, die die verschiedenen Schichten mit einer Sourceleitung unterhalb der vertikalen Spalten verbinden. Die lokalen Verbindungen 402, 404, 406, 408 und 410 dienen auch zur Unterteilung jeder Schicht des Blocks in vier Bereiche; zum Beispiel ist die in 4B dargestellte obere Schicht in die Bereiche 420, 430, 440 und 450 unterteilt, die als Finger bezeichnet werden. In den Schichten des Blocks, die Speicherzellen implementieren, werden die vier Bereiche als Wortleitungsfinger bezeichnet, die durch die lokalen Verbindungen getrennt sind. In einer Ausführungsform sind die Wortleitungsfinger auf einer gemeinsamen Ebene eines Blocks miteinander verbunden, um eine einzelne Wortleitung zu bilden. In einer anderen Ausführungsform sind die Wortleitungsfinger auf derselben Ebene nicht miteinander verbunden. In einer beispielhaften Implementierung ist eine Bitleitung mit nur einer vertikalen Spalte in jedem der Bereiche 420, 430, 440 und 450 verbunden. In dieser Implementierung hat jeder Block sechzehn Reihen aktiver Spalten und ist jede Bitleitung mit vier Reihen in jedem Block verbunden. In einer Ausführungsform sind alle vier Reihen, die mit einer gemeinsamen Bitleitung verbunden sind, mit derselben Wortleitung verbunden (über verschiedene Wortleitungsfinger auf derselben Ebene, die miteinander verbunden sind); daher verwendet das System die sourceseitigen Auswahlleitungen und die drainseitigen Auswahlleitungen, um einen (oder eine andere Untermenge) der vier zu wählen, die einer Speicheroperation (Programmieren, Prüfen, Lesen und/oder Löschen) unterzogen werden sollen.
  • Obwohl 4B jeden Bereich mit vier Reihen vertikaler Spalten, vier Bereichen und sechzehn Reihen vertikaler Spalten in einem Block darstellt, sind diese genauen Zahlen eine beispielhafte Implementierung. Andere Ausführungsformen können mehr oder weniger Bereiche pro Block, mehr oder weniger Reihen vertikaler Spalten pro Bereich und mehr oder weniger Reihen vertikaler Spalten pro Block beinhalten.
  • 4B zeigt auch, dass die vertikalen Spalten gestaffelt sind. In anderen Ausführungsformen können verschiedene Staffelungsmuster verwendet werden. In einigen Ausführungsformen sind die vertikalen Spalten nicht gestaffelt.
  • 4C stellt einen Abschnitt einer Ausführungsform einer dreidimensionalen Speicherstruktur 326 dar, die eine Querschnittsansicht entlang der Linie AA von 4B zeigt. Diese Querschnittsansicht schneidet durch vertikale Spalten 432 und 434 und einen Bereich 430 (siehe 4B). Die Struktur von 4C enthält vier Drain-seitige Auswahlschichten SGD0, SGD1, SGD2 und SGD3; vier sourceseitige Auswahlschichten SGS0, SGS1, SGS2 und SGS3; sechs Dummy-Wortleitungsschichten DD0, DD1, DS0, DS1, WLDL, WLDU; und sechsundneunzig Datenwortleitungsschichten WLL0-WLL95 zum Verbinden mit Datenspeicherzellen. Andere Ausführungsformen können mehr oder weniger als vier drain-seitige Auswahlschichten, mehr oder weniger als vier source-seitige Auswahlschichten, mehr oder weniger als sechs Dummy-Wortleitungsschichten und mehr oder weniger als sechsundneunzig Wortleitungen implementieren. Vertikale Spalten 432 und 434 sind als durch die Drain-seitigen Auswahlschichten, Source-seitigen Auswahlschichten, Dummy-Wortleitungsschichten und Wortleitungsschichten hervorstehend dargestellt. In einer Ausführungsform weist jede vertikale Spalte eine vertikale NAND-Kette auf. Zum Beispiel weist die vertikale Spalte 432 die NAND-Kette 484 auf. Unter den vertikalen Spalten und den unten aufgelisteten Schichten befinden sich ein Substrat 101, eine Isolationsschicht 454 auf dem Substrat und eine Sourceleitung SL. Die NAND-Kette der vertikalen Spalte 432 hat ein Source-Ende an einer Unterseite des Stapels und ein Drain-Ende an einer Oberseite des Stapels. Wie in Übereinstimmung mit 4B zeigt 4C die vertikale Spalte 432, die mit der Bitleitung 414 über den Verbinder 415 verbunden ist. Lokale Verbindungen 404 und 406 sind ebenfalls dargestellt.
  • Zur leichteren Bezugnahme werden vier Drain-seitige Auswahlschichten SGD0, SGD1, SGD2 und SGD3; vier Source-seitige Auswahlschichten SGS0, SGS1, SGS2 und SGS3; Dummy-Wortleitungsschichten DD0, DD1, DS0, DS1, WLDL und WLDU; und Wortleitungsschichten WLL0-WLL95 werden zusammen als die leitenden Schichten bezeichnet. In einer Ausführungsform sind die leitenden Schichten aus einer Kombination von TiN und Wolfram hergestellt. In anderen Ausführungsformen können andere Materialien verwendet werden, um die leitenden Schichten zu bilden, wie dotiertes Polysilicium, Metall wie Wolfram oder Metallsilizid. In einigen Ausführungsformen können verschiedene leitende Schichten aus unterschiedlichen Materialien gebildet werden. Zwischen leitenden Schichten befinden sich dielektrische Schichten DL0-DL111. Beispielsweise befinden sich dielektrische Schichten DL104 über einer Wortleitungsschicht WLL94 und unter einer Wortleitungsschicht WLL95. In einer Ausführungsform sind die dielektrischen Schichten aus SiO2 hergestellt. In anderen Ausführungsformen können andere dielektrische Materialien verwendet werden, um die dielektrischen Schichten zu bilden.
  • Die nichtflüchtigen Speicherzellen sind entlang vertikaler Spalten ausgebildet, die durch alternierende leitende und dielektrische Schichten im Stapel verlaufen. In einer Ausführungsform sind die Speicherzellen in NAN D-Ketten angeordnet. Die Wortleitungsschichten WLL0-WLL95 sind mit Speicherzellen (auch Datenspeicherzellen genannt) verbunden. Dummy-Wortleitungsschichten DD0, DD1, DS0, DS1, WLDL und WLDU sind mit Dummy-Speicherzellen verbunden. Eine Dummy-Speicherzelle speichert keine Host-Daten (Daten, die von dem Host bereitgestellt werden, wie Daten von einem Benutzer des Hosts) und ist nicht dazu geeignet, sie zu speichern, während eine Datenspeicherzelle dazu geeignet ist, Host-Daten zu speichern. In einigen Ausführungsformen können Datenspeicherzellen und Dummy-Speicherzellen die gleiche Struktur aufweisen. Eine Dummy-Wortleitung ist mit Dummy-Speicherzellen verbunden. Drainseitige Auswahlschichten SGD0, SGD1, SGD2 und SGD3 werden zum elektrischen Verbinden und Trennen von NAND-Ketten von Bitleitungen verwendet. Source-seitige Auswahlschichten SGS0, SGS1, SGS2 und SGS3 werden zum elektrischen Verbinden und Trennen von NAND-Ketten von der Sourceleitung SL verwendet.
  • 4C zeigt auch einen Stoßbereich. In einer Ausführungsform ist es teuer und/oder schwierig, sechsundneunzig Wortleitungsschichten zu ätzen, die mit dielektrischen Schichten vermischt sind. Zur Erleichterung dieser Belastung schließt eine Ausführungsform das Ablegen eines ersten Stapels von achtundvierzig Wortleitungsschichten, die sich mit dielektrischen Schichten abwechseln, das Ablegen des Stoßbereichs und das Ablegen eines zweiten Stapels von achtundvierzig Wortleitungsschichten, die sich mit dielektrischen Schichten abwechseln, ein. Der Stoßbereich ist zwischen dem ersten Stapel und dem zweiten Stapel positioniert. Der Stoßbereich wird dazu verwendet, um den ersten Stapel mit dem zweiten Stapel zu verbinden. In 4C wird der erste Stapel als „Unterer Satz von Wortleitungen“ und der zweite Stapel als „Oberer Satz von Wortleitungen“ bezeichnet. In einer Ausführungsform besteht der Stoßbereich aus den gleichen Materialien wie die Wortleitungsschichten. In einem beispielhaften Satz von Ausführungsformen besteht die Vielzahl von Wortleitungen (Steuerleitungen) aus einem ersten Stapel von abwechselnden Wortleitungsschichten und dielektrischen Schichten, einem zweiten Stapel von abwechselnden Wortleitungsschichten und dielektrischen Schichten und einem Stoßbereich zwischen dem ersten Stapel und dem zweiten Stapel, wie in 4C dargestellt.
  • 4D stellt eine logische Darstellung der leitenden Schichten (SGDO, SGD1, SGD2, SGD3, SGS0, SGS1, SGS2, SGS3, DD0, DD1, DS0, DS1 und WLL0-WLL95) für den Block dar, der teilweise in 4C dargestellt ist. Wie oben in Bezug auf 4B erwähnt, werden bei den lokalen Zwischenverbindungen 402, 404, 406, 408 und 410 in einer Ausführungsform die leitenden Schichten in vier Bereiche/Finger (oder Unterblöcke) aufgeteilt. Zum Beispiel ist die Wortleitungsschicht WLL94 in Bereiche 460, 462, 464 und 466 unterteilt. Für Wortleitungsschichten (WLL0-WLL127) werden die Bereiche als Wortleitungsfinger bezeichnet; beispielsweise ist die Wortleitungsschicht WLL126 in Wortleitungsfinger 460, 462, 464 und 466 unterteilt. Zum Beispiel ist der Bereich 460 ein Wortleitungsfinger auf einer Wortleitungsschicht. In einer Ausführungsform sind die vier Wortleitungsfinger auf derselben Ebene miteinander verbunden. In einer anderen Ausführungsform arbeitet jeder Wortleitungsfinger als separate Wortleitung.
  • Die Drain-seitige Auswahlgateschicht SGD0 (oberste Schicht) ist ebenfalls in Bereiche 420, 430, 440 und 450 unterteilt, die auch als Finger oder Auswahlleitungsfinger bekannt sind. In einer Ausführungsform sind die vier Auswahlleitungsfinger auf derselben Ebene miteinander verbunden. In einer anderen Ausführungsform arbeitet jeder Leitungsfinger als separate Wortleitung.
  • 4E stellt eine Querschnittsansicht des Bereichs 429 aus 4C dar, der einen Teil der vertikalen Spalte 432 (Speicherloch) einschließt. In einer Ausführungsform sind die vertikalen Spalten rund; in anderen Ausführungsformen können jedoch andere Formen verwendet werden. In einer Ausführungsform beinhaltet die vertikale Säule 432 eine innere Kernschicht 470, die aus einem Dielektrikum, wie beispielsweise SiO2, hergestellt ist. Es können auch andere Materialien verwendet werden. Der umgebende innere Kern 470 ist ein Polysiliziumkanal 471. Es können auch andere Materialien als Polysilicium verwendet werden. Es ist zu beachten, dass es der Kanal 471 ist, der mit der Bitleitung und der Source-Leitung verbunden ist. Der umgebende Kanal 471 ist ein Tunneldielektrikum 472. In einer Ausführungsform hat das Tunneldielektrikum 472 eine ONO-Struktur. Das umgebende Tunneldielektrikum 472 ist eine Ladungsfängerschicht 473, wie (zum Beispiel) Siliziumnitrid. Andere Speichermaterialien und Strukturen können ebenfalls verwendet werden. Die hierin beschriebene Technologie ist nicht auf ein spezifisches Material oder eine spezifische Struktur beschränkt.
  • 4E stellt dielektrische Schichten DLL105, DLL104, DLL103, DLL102 und DLL101 sowie Wortleitungsschichten WLL95, WLL94, WLL93, WLL92 und WLL91 dar. Jede der Wortleitungsschichten beinhaltet einen Wortleitungsbereich 476, der von einer Aluminiumoxidschicht 477 umgeben ist, die von einer Blockieroxidschicht 478 (SiO2) umgeben ist. Die physikalische Wechselwirkung der Wortleitungsschichten mit der vertikalen Spalte bildet die Speicherzellen. Somit weist eine Speicherzelle in einer Ausführungsform Kanal 471, Tunneldielektrikum 472, Ladungsfängerschicht 473, Blockieroxidschicht 478, Aluminiumoxidschicht 477 und Wortleitungsbereich 476 auf. Beispielsweise weisen die Wortleitungsschicht WLL95 und ein Abschnitt der vertikalen Spalte 432 eine Speicherzelle MC1 auf. Die Wortleitungsschicht WLL94 und ein Abschnitt der vertikalen Spalte 432 weisen eine Speicherzelle MC2 auf. Die Wortleitungsschicht WLL93 und ein Abschnitt der vertikalen Spalte 432 weisen eine Speicherzelle MC3 auf. Die Wortleitungsschicht WLL92 und ein Abschnitt der vertikalen Spalte 432 weisen eine Speicherzelle MC4 auf. Die Wortleitungsschicht WLL91 und ein Abschnitt der vertikalen Spalte 432 weisen eine Speicherzelle MC5 auf. In anderen Architekturen kann eine Speicherzelle eine andere Struktur haben; die Speicherzelle wäre jedoch immer noch die Speichereinheit.
  • Wenn eine Speicherzelle programmiert wird, werden Elektronen in einem Teil der Ladungsfängerschicht 473 gespeichert, der der Speicherzelle zugeordnet ist. Diese Elektronen werden in die Ladungsfängerschicht 473 aus dem Kanal 471, durch das Tunneldielektrikum 472 in Reaktion auf eine entsprechende Spannung im Wortleitungsbereich 476 gezogen. Die Schwellenspannung (Vth) einer Speicherzelle wird proportional zur Menge der gespeicherten Ladung erhöht. In einer Ausführungsform wird die Programmierung durch Fowler Nordheim-Tunneln der Elektronen in die Ladungsfängerschicht erreicht. Während eines Löschvorgangs kehren die Elektronen in den Kanal zurück oder werden Löcher in die Ladungsfängerschicht injiziert, um sich mit Elektronen zu rekombinieren. In einer Ausführungsform wird Löschen unter Verwendung von Löcherinjektion in die Ladungsfängerschicht über einen physikalischen Mechanismus, wie etwa durch Gate induziertes Drain-Leck (GIDL), erreicht.
  • 4F ist ein schematisches Diagramm eines Abschnitts des in den 3-4E dargestellten Speichers. 4F zeigt physikalische Wortleitungen WLL0-WLL95, die über den gesamten Block verlaufen. Die Struktur von 4F entspricht Abschnitt 306 in Block 2 von 4A-E einschließlich der Bitleitungen 411, 412, 413, 414, ... 419. Innerhalb des Blocks ist jede Bitleitung mit vier NAND-Strings verbunden. Drain-seitige Auswahlleitungen SGD0, SGD1, SGD2 und SGD3 werden dazu verwendet, um zu bestimmen, welche der vier NAND-Ketten mit der(den) zugehörigen Bitleitung(en) verbunden sind. Die sourceseitigen Auswahlleitungen SGS0, SGS1, SGS2 und SGS3 werden verwendet, um zu bestimmen, welche der vier NAND-Ketten mit der gemeinsamen Source-Leitung verbunden sind. Der Block kann auch als in vier Unterblöcke SB0, SB1, SB2 und SB3 unterteilt betrachtet werden. Unterblock SB0 entspricht solchen vertikalen NAND-Strings, die durch SGD0 und SGS0 gesteuert werden, Unterblock SB1 entspricht solchen vertikalen NAND-Strings, die durch SGD1 und SGS1 gesteuert werden, Unterblock SB2 entspricht solchen vertikalen NAND-Strings, die durch SGD2 und SGS2 gesteuert werden, und Unterblock SB3 entspricht solchen vertikalen NAND-Strings, die durch SGD3 und SGS3 gesteuert werden.
  • Obwohl das beispielhafte Speichersystem von 3-4F eine dreidimensionale Speicherstruktur ist, die vertikale NAND-Ketten mit Ladungsfängermaterial einschließt, können auch andere (2D und 3D) Speicherstrukturen mit der hierin beschriebenen Technologie verwendet werden.
  • Die vorstehend erörterten Speichersysteme können gelöscht, programmiert und gelesen werden. Am Ende eines erfolgreichen Programmierprozesses (mit Verifizierung) sollten die Schwellenspannungen der Speicherzellen innerhalb einer oder mehrerer Verteilungen von Schwellenspannungen für programmierte Speicherzellen oder innerhalb einer Verteilung von Schwellenspannungen für gelöschte Speicherzellen, wie zutreffend, liegen. 5 ist ein Diagramm der Schwellenspannung in Abhängigkeit von der Anzahl der Speicherzellen und veranschaulicht exemplarische Schwellenspannungsverteilungen für das Speicherarray, wenn jede Speicherzelle drei Datenbits speichert. Andere Ausführungsformen können jedoch andere Datenkapazitäten pro Speicherzelle verwenden (wie etwa ein, zwei, vier oder fünf Bits an Daten pro Speicherzelle). 5 zeigt acht Schwellenspannungsverteilungen, die acht Datenzuständen entsprechen. Bei einem Datenzustand N hat dieser Datenzustand N höhere Schwellenspannungen als der Datenzustand N-1 und niedrigere Schwellenspannungen als der Datenzustand N+1. Die erste Schwellenspannungsverteilung (Datenzustand) S0 steht für Speicherzellen, die gelöscht sind. Die anderen sieben Schwellenspannungsverteilungen (Datenzustände) S1-S7 stellen Speicherzellen dar, die programmiert sind und daher auch programmierte Zustände oder programmierte Datenzustände genannt werden. In einigen Ausführungsformen können sich die Datenzustände S1 bis S7 überlappen, wobei sich die Steuerung 122 auf die Fehlerkorrektur stützt, um die korrekten Daten, die gespeichert werden, zu identifizieren.
  • 5 zeigt sieben Lesereferenzspannungen Vr1, Vr2, Vr3, Vr4, Vr5, Vr6 und Vr7 zum Lesen von Daten aus Speicherzellen. Durch Testen (z. B. Ausführen von Lesevorgängen), ob die Schwellenspannung einer gegebenen Speicherzelle über oder unter den sieben Lesereferenzspannungen liegt, kann das System bestimmen, in welchem Datenzustand (d. h. S0, S1, S2, S3, ...) sich eine Speicherzelle befindet.
  • 5 zeigt auch sieben Verifizierungsreferenzspannungen, Vv1, Vv2, Vv3, Vv4, Vv5, Vv6 und Vv7 (auch als Verifizierungszielspannungen bezeichnet). Wenn Speicherzellen auf Datenzustand S1 programmiert werden, prüft das System, ob diese Speicherzellen eine Schwellenspannung aufweisen, die größer oder gleich Vv1 ist. Wenn Speicherzellen auf den Datenzustand S2 programmiert werden, prüft das System, ob diese Speicherzellen eine Schwellenspannung aufweisen, die größer oder gleich Vv2 ist. Wenn Speicherzellen auf den Datenzustand S3 programmiert werden, bestimmt das System, ob Speicherzellen ihre Schwellenspannung aufweisen, die größer oder gleich Vv3 ist. Wenn Speicherzellen auf Datenzustand S4 programmiert werden, prüft das System, ob diese Speicherzellen eine Schwellenspannung aufweisen, die größer oder gleich Vv4 ist. Wenn Speicherzellen auf Datenzustand S5 programmiert werden, prüft das System, ob diese Speicherzellen eine Schwellenspannung aufweisen, die größer oder gleich Vv5 ist. Wenn Speicherzellen auf Datenzustand S6 programmiert werden, prüft das System, ob diese Speicherzellen eine Schwellenspannung aufweisen, die größer oder gleich Vv6 ist. Wenn Speicherzellen auf Datenzustand S7 programmiert werden, prüft das System, ob diese Speicherzellen eine Schwellenspannung aufweisen, die größer oder gleich Vv7 ist.
  • In einer Ausführungsform, die als Vollsequenzprogrammierung bekannt ist, können Speicherzellen aus dem gelöschten Datenzustand S0 direkt auf einen der programmierten Datenzustände S1 bis S7 programmiert werden. Zum Beispiel kann eine Population von Speicherzellen, die programmiert werden sollen, zuerst gelöscht werden, so dass sich alle Speicherzellen in der Population im gelöschten Datenzustand S0 befinden. Dann wird ein Programmierprozess verwendet, um Speicherzellen direkt in Datenzustände S1, S2, S3, S4, S5, S6 und/oder S7 zu programmieren. Während zum Beispiel einige Speicherzellen von dem Datenzustand S0 auf den Datenzustand S1 programmiert werden, werden andere Speicherzellen vom Datenzustand S0 auf den Datenzustand S2 und/oder vom Datenzustand S0 auf den Datenzustand S3 und so weiter programmiert. Die Pfeile von 5 stellen die Vollsequenzprogrammierung dar. Die hierin beschriebene Technologie kann auch mit anderen Programmierarten zusätzlich zur Vollsequenzprogrammierung einschließlich (aber nicht beschränkt auf) Mehrstufen-/Phasenprogrammierung verwendet werden.
  • Jede Schwellenspannungsverteilung (Datenzustand) in 5 entspricht vorbestimmten Werten für den Satz von Datenbits, die in den Speicherzellen gespeichert sind. Die spezifische Beziehung zwischen den in die Speicherzelle programmierten Daten und den Schwellenspannungspegeln der Speicherzelle hängt von dem Datencodierschema ab, das für die Speicherzellen verwendet wird. In einer Ausführungsform werden Datenwerte den Schwellenspannungsbereichen unter Verwendung einer Gray-Code-Zuweisung zugewiesen, sodass, wenn sich die Schwellenspannung eines Speichers fälschlicherweise in seinen benachbarten physikalischen Zustand verschiebt, nur ein Bit betroffen ist.
  • 6 ist eine Tabelle, die ein Beispiel einer Zuordnung von Datenwerten zu Datenzuständen beschreibt. In der Tabelle von 6, S0= 111 (gelöschter Zustand), S1=110, S2=100, S3=000, S4=010, S5=011, S6=001 und S7=101. Andere Datencodierungen können ebenfalls verwendet werden. Keine spezifische Datencodierung ist von der hier offenbarten Technologie erforderlich. In einer Ausführungsform werden, wenn ein Block einem Löschvorgang unterzogen wird, alle Speicherzellen in den Datenzustand S0, den gelöschten Zustand, gebracht.
  • Im Allgemeinen wird die ausgewählte Wortleitung während der Verifizierungsvorgänge und Lesevorgänge mit einer Spannung (ein Beispiel eines Referenzsignals) verbunden, deren Pegel für jeden Lesevorgang (siehe z. B. Lesereferenzspannungen Vr1, Vr2, Vr3, Vr4, Vr5, Vr6 und Vr7 von 5) oder Verifizierungsvorgang (siehe z. B. Verifizierungsreferenzspannungen Vv1, Vv2, Vv3, Vv4, Vv5, Vv6 und Vv7 von 5) spezifiziert ist, um zu bestimmen, ob eine Schwellenspannung der betreffenden Speicherzelle einen derartigen Pegel erreicht hat. Nach Anlegen der Wortleitungsspannung wird der Leitungsstrom der Speicherzelle gemessen, um zu bestimmen, ob die Speicherzelle in Reaktion auf die an die Wortleitung angelegte Spannung eingeschaltet ist (Strom leitet). Wenn der Leitungsstrom gemäß Messungen größer als ein bestimmter Wert ist, dann wird angenommen, dass die Speicherzelle eingeschaltet ist und die an die Wortleitung angelegte Spannung größer als die Schwellenspannung der Speicherzelle ist. Falls der Leitungsstrom gemäß Messungen nicht größer als der bestimmte Wert ist, dann wird angenommen, dass die Speicherzelle nicht eingeschaltet ist und die an die Wortleitung angelegte Spannung nicht größer als die Schwellenspannung der Speicherzelle ist. Während eines Lese- oder Verifizierungsprozesses werden die nicht ausgewählten Speicherzellen mit einer oder mehreren Lesedurchgangsspannungen (die auch als Bypass-Spannungen bezeichnet werden) an ihren Steuer-Gates versehen, sodass diese Speicherzellen als Pass-Gates fungieren (z. B. Strom leiten ungeachtet dessen, ob sie programmiert oder gelöscht sind).
  • Es gibt viele Wege, um den Leitungsstrom einer Speicherzelle während eines Lese- oder Verifizierungsvorgangs zu messen. In einem Beispiel wird der Leitungsstrom einer Speicherzelle durch die Rate gemessen, mit der sie einen dedizierten Kondensator in dem Leseverstärker entlädt oder lädt. In einem anderen Beispiel ermöglicht der Leitungsstrom der ausgewählten Speicherzelle der NAND-Kette, welche die Speicherzelle einschließt (bzw. ermöglicht dieser nicht), eine entsprechende Bitleitung zu entladen. Die Spannung auf der Bitleitung wird nach einer gewissen Zeit gemessen, um zu sehen, ob sie entladen wurde. Es ist zu beachten, dass die hierin beschriebene Technologie mit verschiedenen Verfahren verwendet werden kann, die nach dem Stand der Technik zum Verifizieren/Lesen bekannt sind. Andere Lese- und Verifizierungstechniken, die nach dem Stand der Technik bekannt sind, können ebenfalls verwendet werden.
  • Wie oben diskutiert, ist es möglich, dass Speicherzellen überprogrammiert werden können. Man betrachte beispielsweise das Beispiel einer Speicherzelle, die dazu bestimmt ist, auf den Datenzustand S4 programmiert zu werden. Der Programmierprozess ist dazu ausgelegt, die Schwellenspannung der Speicherzelle von der Schwellenspannungsverteilung für den Datenzustand S0 auf den Datenzustand S4 zu erhöhen, indem ein Programmiersignal als ein Satz von Programmierimpulsen angelegt wird, die in der Größe um eine Schrittgröße zunehmen, und indem zwischen Programmierimpulsen geprüft wird, ob die Schwellenspannung der Speicherzelle Vv4 erreicht hat. Aufgrund einer strukturellen Variation oder Erhöhung der Programmiergeschwindigkeit aufgrund von Programmier/Löschzyklen ist es jedoch möglich, dass, wenn die Schwellenspannung der Speicherzelle Vv4 erreicht hat, sie auch Vr5 überschritten hat, was zu einem Fehler beim späteren Lesen der Speicherzelle führen kann. Dies ist ein Beispiel für Überprogrammierung. Wenn eine kleine Anzahl von Zellen überprogrammiert wird, kann der ECC-Prozess beim Lesen in der Lage sein, Fehler zu korrigieren. Wenn jedoch zu viele Speicherzellen überprogrammiert wurden oder Fehler aufweisen, kann es sein, dass der ECC nicht in der Lage ist, alle Fehler zu korrigieren, und der Leseprozess kann scheitern, was zu einem Datenverlust führt.
  • Zur Vermeidung von Datenverlust wird vorgeschlagen, dass das nichtflüchtige Speichersystem einen Mechanismus zum Ausgleichen der Überprogrammierung während des Programmierprozesses einschließt. Das heißt, nachdem der Programmierprozess für einen Satz von Daten und Zielspeicherzellen beginnt und bevor der Programmierprozess den Satz von Daten und die Zielspeicherzellen abschließt, bestimmt das System, ob es mehr als eine Schwellenanzahl von überprogrammierten Speicherzellen gibt, und passt, falls dem so ist, den Programmierprozess auf halbem Wege des Programmierprozesses (z. B. im Flug) an, um die Überprogrammierung auszugleichen, die bisher in dem gerade durchgeführten Programmierprozess entstanden ist.
  • 7A stellt eine Ausführungsform von vier NAND-Ketten 705 bis 708 dar. Jede der NAND-Ketten weist einen ersten Abschnitt der NAND-Kette (z. B. einer ersten Schicht von Speicherzellentransistoren 704 entsprechend), einen zweiten Abschnitt der NAND-Kette (z. B. einer zweiten Schicht von Speicherzellentransistoren 702 entsprechend) und einen Schicht-Auswahl-Gate-Transistor 703 auf, der zwischen dem ersten Abschnitt der NAND-Kette und dem zweiten Abschnitt der NAND-Kette angeordnet ist. Der Schicht-Auswahl-Gate-Transistor 703 kann einen NMOS-Transistor ohne eine Charge-Trap-Schicht zwischen dem Kanal des NMOS-Transistors und dem Gate des NMOS-Transistors aufweisen.
  • In einigen Ausführungsformen kann die elektrische Isolierung zwischen den beiden Schichten der Speicherzellentransistoren durch Vorspannen der Dummy-Wortleitungen DWL1 und DWLO anstelle des Versetzens eines bestimmten Schicht-Auswahl-Gate-Transistors in einen nicht leitenden Zustand durchgeführt werden (z. B. können die Schicht-Auswahl-Gate-Transistoren entfernt werden oder von den NAND-Ketten weggelassen werden). Der erste Abschnitt der NAND-Kette schließt Speicherzellentransistoren ein, die den Wortleitungen WL0 bis WL47 entsprechen, einen Speicherzellentransistor, der mit der Dummy-Wortleitung DWL0 verbunden ist und zwischen dem Schicht-Auswahl-Gate-Transistor 703 und dem Speicherzellentransistor, der mit der Wortleitung WL47 verbunden ist, angeordnet ist, die Speicherzellentransistoren, die mit den Wortleitungen WLDS1 und WLDS0 auf der Source-Seite verbunden sind und zwischen dem Speicherzellentransistor, der mit der Wortleitung WL0 verbunden ist und dem sourceseitigen Auswahl-Gate, das von der sourceseitigen Auswahl-Gate-Leitung SGS gesteuert wird, und den sourceseitigen Auswahl-Gates, die von den sourceseitigen Auswahlgateleitungen SGS und SGSB gesteuert werden, angeordnet sind. Der zweite Abschnitt der NAND-Kette schließt Speicherzellentransistoren ein, die den Wortleitungen WL48 bis WL95 entsprechen, einen Speicherzellentransistor, der mit der Dummy-Wortleitung DWL1 verbunden ist und zwischen dem Schicht-Auswahl-Gate-Transistor 703 und dem Speicherzellentransistor, der mit der Wortleitung WL48 verbunden ist, angeordnet ist, die Speicherzellentransistoren, die mit den Dummy-Wortleitungen DD1 und DD0 auf der Drain-Seite verbunden sind und zwischen dem Speicherzellentransistor, der mit der Wortleitung WL95 verbunden ist und dem drainseitigen Auswahl-Gate, das mit SGD0 verbunden ist, und den drainseitigen Auswahl-Gates, die von SGD0 bis SGD2 gesteuert werden, angeordnet sind. Wie in 7A dargestellt, weist die Sourceleitung SL_0 die Sourceseitenverbindungen zu den NAND-Ketten 705 bis 706 auf und die Sourceleitung SL_1 weist die Sourceseitenverbindungen zu den NAND-Ketten 707 bis 708 auf. Die Sourceleitung SL_0 kann einer ersten vergrabenen Sourceleitung entsprechen, und die Sourceleitung SL_1 kann einer zweiten vergrabenen Sourceleitung entsprechen, die von der ersten vergrabenen Sourceleitung elektrisch isoliert ist.
  • 7B stellt eine Ausführungsform einer NAND-Struktur dar, die vier Gruppen von NAND-Ketten einschließt. Jede der vier Gruppen von NAND-Ketten weist vier NAND-Ketten auf. Eine erste Gruppe von NAND-Ketten schließt eine erste NAND-Kette 775 ein, und eine zweite Gruppe von NAND-Ketten schließt eine zweite NAND-Kette 776 ein. Eine dritte Gruppe von NAND-Ketten schließt eine dritte NAND-Kette 773 ein, und eine vierte Gruppe von NAND-Ketten schließt eine vierte NAND-Kette 774 ein. Wie dargestellt, verbindet eine Bitleitung 779 die erste NAND-Kette 775, die zweite NAND-Kette 776, die dritte NAND-Kette 773 und die vierte NAND-Kette 774. Die erste NAND-Kette 775 schließt drei drainseitige Auswahl-Gate-Transistoren ein, die den drei drainseitigen Auswahl-Gate-Leitungen SGD entsprechen, vier drainseitige Dummy-Wortleitungs-Transistoren, die den Leitungen DD0 und DD1 entsprechen, 96 Speicherzellentransistoren, die den 96 Wortleitungen entsprechen, Dummy-Wortleitungs-Transistoren, die in der Mitte der 96 Speicherzellentransistoren positioniert sind, um eine obere Schicht von 48 Speicherzellentransistoren von einer unteren Schicht von 48 Speicherzellentransistoren zu isolieren und die angesteuert werden durch die Leitungen DWU0 und DWLO (die Leitungen DWU0 und DWLO können DWL1 und DWLO in der 7A mit dem weggelassenen Schicht-Auswahl-Gate-Transistor 703 entsprechen), drei sourceseitige Dummy-Wortleitungs-Transistoren, die den Leitungen DS1 und DS0 entsprechen, und zwei sourceseitige Auswahl-Gate-Transistore, die den sourceseitigen Auswahl-Gate-Leitungen SGS und SGSB entsprechen. Sowohl die erste NAND-Kette 775 als auch die zweite NAND-Kette 776 sind mit der vergrabenen Sourceleitung BSL_0 verbunden. Sowohl die dritte NAND-Kette 773 als auch die vierte NAND-Kette 774 sind mit der vergrabenen Sourceleitung BSL_1 verbunden. Die vergrabene Sourceleitung BSL_0 kann auf eine erste Spannung (z. B. auf eine Löschspannung) über eine erste Sourceleitungsverbindung 777 vorgespannt werden und die vergrabene Sourceleitung BSL_1 kann über eine zweite Sourceleitungsverbindung 778 auf eine zweite Spannung (z. B. auf 0 V) vorgespannt werden, die sich von der ersten Spannung unterscheidet. In einigen Fällen, wie während eines Lesevorgangs, können sowohl die erste Sourceleitungsverbindung 777 als auch die zweite Sourceleitungsverbindung 778 auf die gleiche Spannung vorgespannt sein. Wie dargestellt, erstrecken sich die sourceseitigen Auswahl-Gate-Leitungen SGS und SGSB über alle vier Gruppen von NAND-Ketten.
  • 7C stellt eine Ausführungsform eines physischen Speicherblocks dar, der vier Teilblöcke SB0 bis SB3 einschließt. Während eines Speichervorgangs kann der Teilblock SB0 782 ausgewählt werden, während die Teilblöcke SB1 bis SB3 abgewählt sind. In einem Beispiel kann ein Löschvorgang zum Löschen der Speicherzellentransistoren innerhalb des Teilblocks SB0 782 durchgeführt werden, während die Teilblöcke SB1 bis SB3 abgewählt sind und die Speicherzellentransistoren innerhalb der Teilblöcke SB1 bis SB3 während des Löschvorgangs nicht gelöscht werden. Wie dargestellt, hat eine erste NAND-Kette ein drainseitiges Auswahl-Gate, das von der drainseitigen Auswahl-Gate-Leitung SGD0 gesteuert wird, und ein sourceseitiges Auswahl-Gate, das von der sourceseitigen Auswahl-Gate-Leitung SGS0 gesteuert wird, eine zweite NAND-Kette hat ein drainseitiges Auswahl-Gate, das von der drainseitigen Auswahl-Gate-Leitung SGD1 gesteuert wird und ein sourceseitiges Auswahl-Gate, das von der sourceseitigen Auswahl-Gate-Leitung SGSO gesteuert wird, eine dritte NAND-Kette hat ein drainseitiges Auswahl-Gate, das von der drainseitigen Auswahl-Gate-Leitung SGD2 gesteuert wird und ein sourceseitiges Auswahl-Gate, das von der sourceseitigen Auswahl-Gate-Leitung SGSO gesteuert wird, und eine vierte NAND-Kette hat ein drainseitiges Auswahl-Gate, das von der drainseitigen Auswahl-Gate-Leitung SGD3 gesteuert wird und ein sourceseitiges Auswahl-Gate, das von der sourceseitigen Auswahl-Gate-Leitung SGSO gesteuert wird. Die erste NAND-Kette und die zweite NAND-Kette sind mit einer ersten vergrabenen Sourceleitung BSL_0 verbunden. Die dritte NAND-Kette und die vierte NAND-Kette sind mit einer zweiten vergrabenen Sourceleitung BSL_1 verbunden. Eine Bitleitung BL0 ist mit den vier drainseitigen Auswahl-Gates verbunden, die von den drainseitigen Auswahlgate-Leitungen SGD0 bis SGD3 angesteuert werden. In einem Beispiel kann die erste NAND-Kette der ersten NAND-Kette 775 in 7B entsprechen, und die zweite NAND-Kette kann der zweiten NAND-Kette 776 in 7B entsprechen.
  • 7D stellt eine Ausführungsform des physischen Speicherblocks von 7C während eines Löschvorgangs für den Teilblock SB0 dar. Wie dargestellt, wurden die Bitleitungen, die die Bitleitung BL0 einschließen, auf 0 V gesetzt, die drainseitigen Auswahl-Gate-Leitungen SGD0 bis SGD3 wurden auf 0 V gesetzt, die Wortleitungen, die mit den Gates der Speicherzellentransistoren innerhalb der Teilblöcke SB2 und SB3 verbunden sind, wurden gefloated, die Wortleitungen, die mit den Gates der Speicherzellentransistoren innerhalb der Teilblöcke SB0 und SB1 verbunden sind, wurden auf 0 V gesetzt, die sourceseitige Auswahl-Gate-Leitung SGSO wurde auf 16 V gesetzt, die erste vergrabene Sourceleitung BSL_0 wurde auf eine Löschspannung von 22 V gesetzt, und die zweite vergrabene Sourceleitung BSL_1 wurde auf 0 V gesetzt. Mit diesen Vorspannungsbedingungen können die Speicherzellentransistoren innerhalb des Teilblocks SB0 in einen gelöschten Zustand versetzt werden, während die Speicherzellentransistoren innerhalb der Teilblöcke SB1 bis SB3 abgewählt sind und nicht gelöscht werden.
  • 7E stellt eine Ausführungsform des physischen Speicherblocks von 7C während eines Programmiervorgangs für den Teilblock SB0 dar. Wie dargestellt, wurden die Bitleitungen, die die Bitleitung BL0 einschließen, auf 0 V oder 2 V gesetzt, je nachdem ob ein Speicherzellentransistor, der mit der Bitleitung elektrisch verbunden ist, programmiert oder programmiergeschützt werden soll (das Bitleitungsmuster ist daher datenabhängig), die drainseitigen Auswahl-Gate-Leitungen SGD0 bis SGD1 wurden auf 2 V gesetzt, die drainseitigen Auswahl-Gate-Leitungen SGD2 bis SGD3 wurden auf 0 V gesetzt, die Wortleitungen, die mit den Gates der Speicherzellentransistoren innerhalb der Teilblöcke SB2 und SB3 verbunden sind, wurden auf eine Durchgangsspannung von 8 V gesetzt, die abgewählten Wortleitungen (UWLs), die mit den Gates der abgewählten Speicherzellentransistoren innerhalb der Teilblöcke SB0 und SB1 verbunden sind, wurden auf die Durchgangsspannung von 8 V gesetzt, die ausgewählte Wortleitung (SWL), die mit den Gates der ausgewählten Speicherzellentransistoren innerhalb der Teilblöcke SB0 und SB1 verbunden ist, wurde auf die Programmierspannung von 22 V gesetzt, die sourceseitige Auswahl-Gate-Leitung SGS0 wurde auf 0 V gesetzt, die erste vergrabene Sourceleitung BSL_0 wurde auf 2 V gesetzt, und die zweite vergrabene Sourceleitung BSL_1 wurde auf 0 V gesetzt. Mit diesen Vorspannungsbedingungen können die Speicherzellentransistoren innerhalb des Teilblocks SB0, die zum Programmieren ausgewählt werden, in einen programmierten Datenzustand versetzt werden, während die Speicherzellentransistoren innerhalb der Teilblöcke SB1 bis SB3 abgewählt sind und nicht programmiert werden.
  • 7F stellt eine Ausführungsform eines physischen Speicherblocks dar, der vier Teilblöcke SB0 bis SB3 einschließt. Während eines Speichervorgangs kann der Teilblock SB2 783 ausgewählt werden, während die Teilblöcke SB0 bis SB1 und SB3 abgewählt sind. In einem Beispiel kann ein Löschvorgang zum Löschen der Speicherzellentransistoren innerhalb des Teilblocks SB2 783 durchgeführt werden, während die Teilblöcke SB0 bis SB1 und SB3 abgewählt sind und die Speicherzellentransistoren innerhalb der Teilblöcke SB0 bis SB1 und SB3 während des Löschvorgangs nicht gelöscht werden. Wie dargestellt, hat eine erste NAND-Kette ein drainseitiges Auswahl-Gate, das von der drainseitigen Auswahl-Gate-Leitung SGD0 gesteuert wird, und ein sourceseitiges Auswahl-Gate, das von der sourceseitigen Auswahl-Gate-Leitung SGSO gesteuert wird, eine zweite NAND-Kette hat ein drainseitiges Auswahl-Gate, das von der drainseitigen Auswahl-Gate-Leitung SGD1 gesteuert wird und ein sourceseitiges Auswahl-Gate, das von der sourceseitigen Auswahl-Gate-Leitung SGSO gesteuert wird, eine dritte NAND-Kette hat ein drainseitiges Auswahl-Gate, das von der drainseitigen Auswahl-Gate-Leitung SGD2 gesteuert wird und ein sourceseitiges Auswahl-Gate, das von der sourceseitigen Auswahl-Gate-Leitung SGSO gesteuert wird, und eine vierte NAND-Kette hat ein drainseitiges Auswahl-Gate, das von der drainseitigen Auswahl-Gate-Leitung SGD3 gesteuert wird und ein sourceseitiges Auswahl-Gate, das von der sourceseitigen Auswahl-Gate-Leitung SGSO gesteuert wird. Die erste NAND-Kette und die zweite NAND-Kette sind mit einer ersten vergrabenen Sourceleitung BSL_0 verbunden. Die dritte NAND-Kette und die vierte NAND-Kette sind mit einer zweiten vergrabenen Sourceleitung BSL_1 verbunden. Eine Bitleitung BL0 ist mit den vier drainseitigen Auswahl-Gates verbunden, die von den drainseitigen Auswahlgate-Leitungen SGD0 bis SGD3 angesteuert werden. In einem Beispiel kann die erste NAND-Kette der ersten NAND-Kette 775 in 7B entsprechen, und die zweite NAND-Kette kann der zweiten NAND-Kette 776 in 7B entsprechen.
  • 7G stellt eine Ausführungsform des physischen Speicherblocks von 7F während eines Löschvorgangs für den Teilblock SB2 dar. Wie dargestellt, wurden die Bitleitungen, die die Bitleitung BL0 einschließen, auf eine Löschspannung von 22 V gesetzt, die drainseitigen Auswahl-Gate-Leitungen SGD0 bis SGD1 wurden auf 16 V gesetzt, die drainseitigen Auswahl-Gate-Leitungen SGD2 bis SGD3 wurden auf 0 V gesetzt, die Wortleitungen, die mit den Gates der Speicherzellentransistoren innerhalb der Teilblöcke SB2 und SB3 verbunden sind, wurden auf 0 V gesetzt, die Wortleitungen, die mit den Gates der Speicherzellentransistoren innerhalb der Teilblöcke SB0 und SB1 verbunden sind, wurden gefloated, die sourceseitige Auswahl-Gate-Leitung SGSO wurde auf 0 V gesetzt, die erste vergrabene Sourceleitung BSL_0 wurde auf 0 V gesetzt, und die zweite vergrabene Sourceleitung BSL_1 wurde auf 0 V gesetzt. Mit diesen Vorspannungsbedingungen können die Speicherzellentransistoren innerhalb des Teilblocks SB2 in einen gelöschten Zustand versetzt werden, während die Speicherzellentransistoren innerhalb der Teilblöcke SB0 bis SB1 und SB3 abgewählt sind und nicht gelöscht werden.
  • 7H stellt eine Ausführungsform des physischen Speicherblocks von 7F während eines Programmiervorgangs für den Teilblock SB2 dar. Wie dargestellt wurden die Bitleitungen, die die Bitleitung BL0 einschließen, auf 0 V oder 2 V gesetzt, je nachdem ob ein Speicherzellentransistor, der mit der Bitleitung elektrisch verbunden ist, programmiert oder programmiergeschützt werden soll. Ein Speicherzellentransistor, der programmiergeschützt ist, wird daran gehindert, programmiert zu werden. Die angelegten Bitleitungsspannungen an die Bitleitungen während des Programmiervorgangs hängen von dem zu programmierenden Datenmuster ab. Wie in 7H dargestellt, wurden die drainseitigen Auswahl-Gate-Leitungen SGD0 bis SGD1 auf 2 V gesetzt, die drainseitigen Auswahl-Gate-Leitungen SGD2 bis SGD3 wurden auf 0 V gesetzt, die abgewählten Wortleitungen (UWLs), die mit den Gates der abgewählten Speicherzellentransistoren innerhalb der Teilblöcke SB2 und SB3 verbunden sind, wurden auf die Durchgangsspannung von 8 V gesetzt, die ausgewählte Wortleitung (SWL), die mit den Gates der ausgewählten Speicherzellentransistoren innerhalb der Teilblöcke SB2 und SB3 verbunden ist, wurde auf die Programmierspannung von 22 V gesetzt, die Wortleitungen, die mit den Gates der Speicherzellentransistoren innerhalb der Teilblöcke SB0 und SB1 verbunden sind, wurden auf eine abgewählte Spannung von 0 V gesetzt, die sourceseitige Auswahl-Gate-Leitung SGSO wurde auf 0 V gesetzt, die erste vergrabene Sourceleitung BSL_0 wurde auf 2 V gesetzt, und die zweite vergrabene Sourceleitung BSL_1 wurde auf 0 V gesetzt. Mit diesen Vorspannungsbedingungen können die Speicherzellentransistoren innerhalb des Teilblocks SB2, die zum Programmieren ausgewählt werden, in einen programmierten Datenzustand versetzt werden, während die Speicherzellentransistoren innerhalb der Teilblöcke SB0 bis SB1 und SB3 abgewählt sind und nicht programmiert werden.
  • 8A stellt eine Ausführungsform eines Speicherarrays dar, das vier NAND-Ketten aufweist. Wie dargestellt, weist die NAND-Kette Str0 ein drainseitiges Auswahlgate auf, das durch die drainseitige Auswahlgateleitung SGD0 gesteuert wird, die NAND-Kette Str1 weist ein drainseitiges Auswahlgate auf, das durch die drainseitige Auswahlgateleitung SGD1 gesteuert wird, die NAND-Kette Str2 weist ein drainseitiges Auswahlgate auf, das durch die drainseitige Auswahlgateleitung SGD2 gesteuert wird, und die NAND-Kette Str3 weist ein drainseitiges Auswahlgate auf, das durch die drainseitige Auswahlgateleitung SGD3 gesteuert wird. Die drainseitigen Auswahlgates für die vier NAND-Ketten sind mit einer Bitleitung BL verbunden. Die NAND-Ketten schließen 96 Speicherzellentransistoren in Reihe ein, die den Wortleitungen WL0 bis WL95 entsprechen. Die sourceseitigen Auswahlgates für die vier NAND-Ketten werden durch die sourceseitige Auswahlgateleitung SGS gesteuert und sind mit der Sourceleitung CELSRC verbunden.
  • Während eines Programmiervorgangs zum Programmieren von Speicherzellen, die mit der Wortleitung WL0 verbunden sind, wird die ausgewählte Wortleitung WL0 auf eine ausgewählte Wortleitungsspannung (z. B. 22 V) vorgespannt, und die nicht ausgewählten Wortleitungen WL1 bis WL95 werden auf die Durchlassspannung (z. B. 8 V) vorgespannt. Die drainseitigen Auswahlgates, die durch SGD0 bis SGD3 gesteuert werden, können eine der NAND-Ketten auswählen, indem das drainseitige Auswahlgate für die ausgewählte Kette in einen leitenden Zustand versetzt wird, während die anderen drei drainseitigen Auswahlgates in einen nichtleitenden Zustand versetzt werden. Zum Beispiel kann zum Programmieren der Speicherzelle 802 das drainseitige Auswahlgate, das durch SGD0 gesteuert wird, in einen leitenden Zustand versetzt werden, während die ausgewählte Wortleitung WL0 auf die ausgewählte Wortleitungsspannung vorgespannt ist und die nicht ausgewählten Wortleitungen WL1 bis WL95 auf die Durchlassspannung vorgespannt sind. Die Reihenfolge des Programmierens der Speicherzellen 802-805 kann darin bestehen, die Speicherzelle 802 zuerst zu programmieren, dann die Speicherzelle 803, dann die Speicherzelle 804 und schließlich die Speicherzelle 805. Nachdem die Speicherzellen 802-805, die der Wortleitung WL0 zugeordnet sind, programmiert wurden, können die Speicherzellen, die der nächsten zu programmierenden Wortleitung (z. B. Wortleitung WL1) zugeordnet sind, programmiert werden.
  • 8B stellt eine Ausführungsform eines Speicherarrays dar, das zwei Sätze von NAND-Ketten aufweist. Der erste Satz von NAND-Ketten Pair-1 ist mit einer ersten Sourceleitung CELSRC-1 verbunden und der zweite Satz von NAND-Ketten Pair-2 ist mit einer zweiten Sourceleitung CELSRC-2 verbunden, die von der ersten Sourceleitung CELSRC-1 verschieden und elektrisch unterscheidbar ist. Die erste Sourceleitung CELSRC-1 kann durch einen ersten Sourceleitungstreiber angesteuert werden, und die zweite Sourceleitung CELSRC-2 kann durch einen zweiten Sourceleitungstreiber angesteuert werden. Wie dargestellt, schließt der erste Satz von NAND-Ketten Pair-1 die NAND-Kette Str0 mit einem drainseitigen Auswahlgate ein, das durch die drainseitige Auswahlgateleitung SGD0 gesteuert wird, und die NAND-Kette Str1 mit einem drainseitigen Auswahlgate, das durch die drainseitige Auswahlgateleitung SGD1 gesteuert wird. Der zweite Satz von NAND-Ketten Pair-2 schließt die NAND-Kette Str2 mit einem drainseitigen Auswahlgate ein, das durch die drainseitige Auswahlgateleitung SGD2 gesteuert wird, und die NAND-Kette Str3 mit einem drainseitigen Auswahlgate, das durch die drainseitige Auswahlgateleitung SGD3 gesteuert wird. Die drainseitigen Auswahlgates für die vier NAND-Ketten Str0 bis Str3 sind mit der Bitleitung BL verbunden. Jede der NAND-Ketten schließt 96 Speicherzellentransistoren in Reihe ein, die den Wortleitungen WL0 bis WL95 entsprechen. Die sourceseitigen Auswahlgates für den ersten Satz von NAND-Ketten Pair-1 sind mit der ersten Sourceleitung CELSRC-1 verbunden, und die sourceseitigen Auswahlgates für den zweiten Satz von NAND-Ketten Pair-2 sind mit der zweiten Sourceleitung CELSRC-2 verbunden.
  • Während eines Programmiervorgangs zum Programmieren von Speicherzellen, die mit der Wortleitung WL0 innerhalb des ersten Satzes von NAND-Ketten Pair-1 verbunden sind, wird die ausgewählte Wortleitung WL0 auf eine ausgewählte Wortleitungsspannung (z. B. 22 V) vorgespannt, und die nicht ausgewählten Wortleitungen WL1 bis WL95 werden auf eine erste Durchlassspannung (z. B. 8 V) vorgespannt. Die drainseitigen Auswahlgates, die durch SGD0 bis SGD3 gesteuert werden, können eine der NAND-Ketten innerhalb des ersten Satzes von NAND-Ketten auswählen, um entweder die Speicherzelle 812 oder die Speicherzelle 813 zu programmieren. Nachdem die Speicherzellen 812-813 innerhalb des ersten Satzes von NAND-Ketten Pair-1 programmiert worden sind, werden als nächstes die Speicherzellen 814-815 programmiert, die der nächsten Wortleitung WL1 zugeordnet sind, und dann werden schließlich die Speicherzellen 816-817 programmiert, die der Wortleitung WL95 zugeordnet sind. Nachdem die Speicherzellen 812-817 des ersten Satzes von NAND-Ketten Pair-1 programmiert wurden, kann ein Programmiervorgang zum Programmieren von Speicherzellen innerhalb des zweiten Satzes von NAND-Ketten Pair-2 durchgeführt werden.
  • Während eines Programmiervorgangs zum Programmieren von Speicherzellen, die mit der Wortleitung WL0 innerhalb des zweiten Satzes von NAND-Ketten Pair-2 verbunden sind, wird die ausgewählte Wortleitung WL0 auf die ausgewählte Wortleitungsspannung (z. B. 22 V) vorgespannt, und die nicht ausgewählten Wortleitungen WL1 bis WL95 werden auf eine zweite Durchlassspannung (z. B. 10 V) vorgespannt, die größer ist als die erste Durchlassspannung, die angelegt wurde, als die Speicherzellen 812-817 innerhalb des ersten Satzes von NAND-Ketten programmiert wurden. Die erhöhte Durchlassspannung während des Programmiervorgangs zum Programmieren von Speicherzellen 818-819 innerhalb des zweiten Satzes von NAND-Ketten Pair-2 kann die Menge an Programmierstörung reduzieren, die an den Speicherzellen 812-817 innerhalb des ersten Satzes von NAND-Ketten auftritt. In einem Beispiel kann zum Programmieren der Speicherzelle 818 das drainseitige Auswahlgate, das durch SGD2 gesteuert wird, in einen leitenden Zustand versetzt werden, während die ausgewählte Wortleitung WL0 auf die ausgewählte Wortleitungsspannung vorgespannt ist und die nicht ausgewählten Wortleitungen WL1 bis WL95 auf die zweite Durchlassspannung vorgespannt sind. Vor dem Programmieren der Speicherzelle 819 kann das durch SGD3 gesteuerte drainseitige Auswahlgate in einen leitenden Zustand versetzt werden, die durch SGD0-SGD2 gesteuerten drainseitigen Auswahlgates können in nichtleitende Zustände versetzt werden, die sourceseitigen Auswahlgates können in nichtleitende Zustände versetzt werden (z. B. durch Vorspannen ihrer sourceseitigen Auswahlgateleitungen auf 0 V), die ausgewählte Wortleitung WL0 kann auf die ausgewählte Wortleitungsspannung vorgespannt werden, und die nicht ausgewählten Wortleitungen WL1 bis WL95 können auf die zweite Durchlassspannung (z. B. 10 V) vorgespannt werden, die größer als die erste Durchlassspannung (z. B. 9 V) ist.
  • 8C stellt eine weitere Ausführungsform eines Speicherarrays dar, das zwei Sätze von NAND-Ketten aufweist. Der erste Satz von NAND-Ketten Group-1 ist mit einer ersten Sourceleitung CELSRC-1 verbunden und der zweite Satz von NAND-Ketten String-3 ist mit einer zweiten Sourceleitung CELSRC-2 verbunden, die von der ersten Sourceleitung CELSRC-1 verschieden bzw. elektrisch unterscheidbar ist. Die erste Sourceleitung CELSRC-1 kann durch einen ersten Sourceleitungstreiber angesteuert werden, und die zweite Sourceleitung CELSRC-2 kann durch einen zweiten Sourceleitungstreiber angesteuert werden. In einigen Fällen kann ein analoger Multiplexer verwendet werden, um auszuwählen, welcher SourceLeitungstreiber das sourceseitige Ende einer bestimmten NAND-Kette ansteuert.
  • Wie in 8C dargestellt, weist der erste Satz von NAND-Ketten Group-1 drei NAND-Ketten auf, aufweisend die NAND-Kette Str0 mit einem drainseitigen Auswahlgate, das durch die drainseitige Auswahlgateleitung SGD0 gesteuert wird, die NAND-Kette Str1 mit einem drainseitigen Auswahlgate, das durch die drainseitige Auswahlgateleitung SGD1 gesteuert wird, und die NAND-Kette Str2 mit einem drainseitigen Auswahlgate, das durch die drainseitige Auswahlgateleitung SGD2 gesteuert wird. Der zweite Satz von NAND-Ketten String-3 schließt nur die NAND-Kette Str3 mit einem drainseitigen Auswahlgate ein, das durch die drainseitige Auswahlgateleitung SGD3 gesteuert wird. Die drainseitigen Auswahlgates für die vier NAND-Ketten Str0 bis Str3 sind mit der Bitleitung BL verbunden. Jede der NAND-Ketten schließt 96 Speicherzellentransistoren in Reihe ein, die den Wortleitungen WL0 bis WL95 entsprechen. Die sourceseitigen Auswahlgates für den ersten Satz von NAND-Ketten Group-1 sind mit der ersten Sourceleitung CELSRC-1 verbunden, und das sourceseitige Auswahlgate für den zweiten Satz von NAND-Ketten String-3 ist mit der zweiten Sourceleitung CELSRC-2 verbunden.
  • Während eines Programmiervorgangs zum Programmieren von Speicherzellen, die mit der Wortleitung WL0 innerhalb des ersten Satzes von NAND-Ketten Group-1 verbunden sind, wird die ausgewählte Wortleitung WL0 auf eine ausgewählte Wortleitungsspannung (z. B. 22 V) vorgespannt, und die nicht ausgewählten Wortleitungen WL1 bis WL95 werden auf eine erste Durchlassspannung (z. B. 8 V) vorgespannt. Die drainseitigen Auswahlgates, die durch SGD0 bis SGD3 gesteuert werden, können eine der NAND-Ketten innerhalb des ersten Satzes von NAND-Ketten auswählen, um entweder die Speicherzelle 822, die Speicherzelle 823 oder die Speicherzelle 824 zu programmieren. Nachdem die Speicherzellen 822-824 innerhalb des ersten Satzes von NAND-Ketten Group-1 programmiert worden sind, werden als nächstes die Speicherzellen 825-827 programmiert, die der nächsten Wortleitung WL1 zugeordnet sind, und dann werden schließlich die Speicherzellen 828-830 programmiert, die der Wortleitung WL95 zugeordnet sind. Nachdem die Speicherzellen 822-830 des ersten Satzes von NAND-Ketten Group-1 programmiert wurden, kann ein Programmiervorgang zum Programmieren von Speicherzellen innerhalb des zweiten Satzes von NAND-Ketten String-3 durchgeführt werden.
  • Während eines Programmiervorgangs zum Programmieren der Speicherzelle 831, die mit der Wortleitung WL0 innerhalb des zweiten Satzes von NAND-Ketten String-3 verbunden ist, kann die ausgewählte Wortleitung WL0 auf die ausgewählte Wortleitungsspannung (z. B. 22 V) und die nicht ausgewählten Wortleitungen WL1 bis WL95 auf eine zweite Durchlassspannung (z. B. 9 V) vorgespannt werden, die größer ist als die erste Durchlassspannung, die angelegt wurde, als die Speicherzellen 822-830 innerhalb des ersten Satzes von NAND-Ketten zuvor programmiert wurden. In einigen Fällen kann, wenn die Anzahl von Ketten innerhalb des zweiten Satzes von NAND-Ketten abnimmt, die Menge der Spannungszunahme in der Durchlassspannung auch abnehmen. Wenn zum Beispiel die Anzahl von NAND-Ketten innerhalb des zweiten Satzes von NAND-Ketten zwei NAND-Ketten aufweist, dann kann die angelegte Durchlassspannung um 2 V erhöht werden; wenn jedoch die Anzahl von NAND-Ketten innerhalb des zweiten Satzes von NAND-Ketten nur eine NAND-Kette aufweist, dann kann die angelegte Durchlassspannung um 1 V erhöht werden.
  • In einigen Fällen kann der erste Satz von NAND-Ketten zwei oder mehrere NAND-Ketten aufweisen. In einem Beispiel kann der erste Satz von NAND-Ketten fünf NAND-Ketten aufweisen. In einem anderen Beispiel kann der erste Satz von NAND-Ketten 16 NAND-Ketten aufweisen.
  • 8D stellt eine Ausführungsform eines Speicherarrays dar, das drei Sätze von NAND-Ketten aufweist. Der erste Satz von NAND-Ketten Pair-1 ist mit einer ersten Sourceleitung CELSRC-1 verbunden, der zweite Satz von NAND-Ketten String-2 ist mit einer zweiten Sourceleitung CELSRC-2 verbunden, die unabhängig von der ersten Sourceleitung CELSRC-1 vorgespannt sein kann, und der dritte Satz von NAND-Ketten String-3 ist mit einer dritten Sourceleitung CELSRC-3 verbunden, die unabhängig von der ersten Sourceleitung CELSRC-1 und der zweiten Sourceleitung CELSRC-2 vorgespannt sein kann. Die erste Sourceleitung CELSRC-1 kann durch einen ersten Sourceleitungstreiber angesteuert werden, die zweite Sourceleitung CELSRC-2 kann durch einen zweiten Sourceleitungstreiber angesteuert werden, und die dritte Sourceleitung CELSRC-3 kann durch einen dritten Sourceleitungstreiber angesteuert werden.
  • Während eines Programmiervorgangs zum Programmieren von Speicherzellen, die mit der Wortleitung WL0 innerhalb des ersten Satzes von NAND-Ketten Pair-1 verbunden sind, kann die ausgewählte Wortleitung WL0 auf eine ausgewählte Wortleitungsspannung (z. B. 22 V) eingestellt werden, und die nicht ausgewählten Wortleitungen WL1 bis WL95 können auf eine erste Durchlassspannung (z. B. 8 V) eingestellt werden. Die drainseitigen Auswahlgates, die durch SGD0 bis SGD3 gesteuert werden, können eine der NAND-Ketten innerhalb des ersten Satzes von NAND-Ketten auswählen, um entweder die Speicherzelle 842 oder die Speicherzelle 843 zu programmieren. Nachdem die Speicherzellen 842-843 innerhalb des ersten Satzes von NAND-Ketten programmiert wurden, können die Speicherzellen 844-845, die der nächsten Wortleitung WL1 zur Drain-Seite hin zugeordnet sind, programmiert werden, und dann können die Speicherzellen 846-847, die der Wortleitung WL95 zugeordnet sind, die der Bitleitung am nächsten liegt, programmiert werden. Nachdem die Speicherzellen 842-847 des ersten Satzes von NAND-Ketten programmiert wurden, kann ein Programmiervorgang zum Programmieren von Speicherzellen innerhalb des zweiten Satzes von NAND-Ketten durchgeführt werden.
  • Während einer zweiten Programmieroperation zum Programmieren von Speicherzellen 848-850 innerhalb des zweiten Satzes von NAND-Ketten kann die ausgewählte Wortleitung WL0 auf die ausgewählte Wortleitungsspannung (z. B. 22 V) und die nicht ausgewählten Wortleitungen WL1 bis WL95 auf eine zweite Durchlassspannung (z. B. 9 V) vorgespannt werden, die größer ist als die erste Durchlassspannung, die angelegt wurde, als die Speicherzellen 842-847 innerhalb des ersten Satzes von NAND-Ketten zuvor programmiert wurden. Anschließend kann während eines dritten Programmiervorgangs zum Programmieren von Speicherzellen, wie beispielsweise der Speicherzelle 851, innerhalb des dritten Satzes von NAND-Ketten die ausgewählte Wortleitung WL0 auf die ausgewählte Wortleitungsspannung (z. B. 22 V) und die nicht ausgewählten Wortleitungen WL1 bis WL95 auf eine dritte Durchlassspannung (z. B. 10 V) vorgespannt werden, die größer ist als die zweite Durchlassspannung, die angelegt wurde, als die Speicherzellen 848-850 innerhalb des zweiten Satzes von NAND-Ketten zuvor programmiert wurden.
  • 9A ist ein Flussdiagramm, das eine Ausführungsform eines Prozesses zum Programmieren von Speicherzellen in einem Speicherblock beschreibt. Das Speicherarray kann der Speicherstruktur 326 entsprechen, die in 2 dargestellt ist. In einer Ausführungsform kann der Prozess von 9A durch eine Steuerschaltung ausgeführt werden, wie beispielsweise die Steuerschaltung 310, die in 2 dargestellt ist. In einer anderen Ausführungsform kann der Prozess von 9A durch eine oder mehrere Steuerschaltungen durchgeführt werden, wie zum Beispiel Steuerung 120 in 1.
  • In Schritt 902 werden ein erster Satz von NAND-Ketten und ein zweiter Satz von NAND-Ketten innerhalb eines Speicherarrays identifiziert. Der erste Satz von NAND-Ketten und der zweite Satz von NAND-Ketten sind mit einer Bitleitung verbunden. In einem Beispiel kann der erste Satz von NAND-Ketten drei NAND-Ketten aufweisen, wie beispielsweise den ersten Satz von NAND-Ketten Group-1, der in 8C dargestellt ist, und der zweite Satz von NAND-Ketten kann eine NAND-Kette aufweisen, wie beispielsweise den zweiten Satz von NAND-Ketten String-3, der in 8C dargestellt ist. Jede der NAND-Ketten innerhalb des ersten Satzes von NAND-Ketten und des zweiten Satzes von NAND-Ketten kann über drainseitige Auswahlgates mit der Bitleitung verbunden sein. In Schritt 904 wird eine erste Wortleitung innerhalb des Speicherarrays identifiziert, die mit einer ersten Gruppe von dem ersten Satz von NAND-Ketten zugeordneten Speicherzellen verbunden ist, und mit einer zweiten Gruppe von dem zweiten Satz von NAND-Ketten zugeordneten Speicherzellen verbunden ist. In einem Beispiel kann die erste Wortleitung der Wortleitung WL1 in 8C entsprechen.
  • In Schritt 906 werden eine erste Durchlassspannung und eine ausgewählte Wortleitungsspannung bestimmt. Die erste Durchlassspannung und die ausgewählte Wortleitungsspannung können über eine Nachschlagetabelle bestimmt werden, die in einem nichtflüchtigen Speicher gespeichert ist. Die erste Durchlassspannung und die ausgewählte Wortleitungsspannung können basierend auf einer Wortleitungsposition innerhalb des Speicherarrays bestimmt werden. In Schritt 908 wird die erste Gruppe von Speicherzellen programmiert, während die erste Durchgangsspannung an andere Wortleitungen innerhalb des Speicherarrays (z. B. Wortleitungen WL2 bis WL95) angelegt wird und die ausgewählte Wortleitungsspannung an die erste Wortleitung (z. B. Wortleitung WL1) angelegt wird. In einem Beispiel kann die erste Durchgangsspannung (z. B. 9 V) an die Wortleitungen WL2 bis WL95 in 8C angelegt werden, und die ausgewählte Wortleitungsspannung (z. B. 22 V) kann an die Wortleitung WL1 in 8C angelegt werden.
  • In Schritt 910 wird eine Anzahl von NAND-Ketten bestimmt, die den Satz von NAND-Ketten aufweisen. In Schritt 912 wird eine Anzahl von Programmier-/Löschzyklen für die NAND-Kette bestimmt. In einigen Fällen kann, wenn die Anzahl von Programmier-/Löschzyklen für den ersten Satz von NAND-Ketten zunimmt, die zweite Durchlassspannung ebenfalls zunehmen. In einem Beispiel kann, wenn die Anzahl von Programmier-/Löschzyklen für den ersten Satz von NAND-Ketten größer als eine Schwellenwertanzahl von Programmier-/Löschzyklen ist (z. B. größer als fünf ist), die zweite Durchlassspannung auf 10 V eingestellt werden; wenn jedoch die Anzahl von Programmier-/Löschzyklen für den ersten Satz von NAND-Ketten nicht größer als die Schwellenwertanzahl von Programmier-/Löschzyklen ist, dann kann die zweite Durchlassspannung auf 9 V eingestellt werden.
  • In Schritt 914 wird eine zweite Durchlassspannung, die sich von der ersten Durchlassspannung unterscheidet, basierend auf der Anzahl von NAND-Ketten für den zweiten Satz von NAND-Ketten bzw. die Anzahl von Programmier-/Löschzyklen für den ersten Satz von NAND-Ketten bestimmt. Die zweite Durchlassspannung kann größer als die erste Durchlassspannung sein. In Schritt 916 wird die zweite Gruppe von Speicherzellen programmiert, während die zweite Durchgangsspannung an die anderen Wortleitungen innerhalb des Speicherarrays angelegt wird und die ausgewählte Wortleitungsspannung an die erste Wortleitung angelegt wird. In einem Beispiel kann die zweite Gruppe von Speicherzellen die Speicherzelle 831 in 8C aufweisen, die zweite Durchgangsspannung (z. B. 10 V) kann an die Wortleitungen WL1-WL95 in 8C angelegt werden, und die ausgewählte Wortleitungsspannung (z. B. 22 V) kann an die Wortleitung WL0 in 8C angelegt werden.
  • 9B ist ein Flussdiagramm, das eine alternative Ausführungsform eines Prozesses zum Programmieren von Speicherzellen in einem Speicherblock beschreibt. Das Speicherarray kann der Speicherstruktur 326 entsprechen, die in 2 dargestellt ist. In einer Ausführungsform kann der Prozess von 9B durch eine Steuerschaltlogik ausgeführt werden, wie beispielsweise die Steuerschaltlogik 310, die in 2 dargestellt ist. Bei einer anderen Ausführungsform kann der Prozess von 9B durch eine oder mehrere Steuerschaltungen wie die Steuerung 120 in 1 durchgeführt werden.
  • In Schritt 942 wird erkannt, dass ein Bitfehler innerhalb eines ersten Satzes von NAND-Ketten aufgetreten ist. Der Bitfehler kann einem ECC-Fehler entsprechen, der innerhalb von Daten erfasst wurde, die unter Verwendung des ersten Satzes von NAND-Ketten gespeichert wurden. In Schritt 944 wird ein zweiter Satz von NAND-Ketten als Reaktion auf die Erkennung des Bitfehlers in einen dritten Satz von NAND-Ketten und einen vierten Satz von NAND-Ketten partitioniert. In einem Beispiel können die zwei Sätze von NAND-Ketten, die in 8C dargestellt sind, partitioniert werden, um die drei Sätze von NAN D-Ketten zu erzeugen, die in 8C dargestellt sind. In einem anderen Beispiel kann der in 8B dargestellte zweite Satz von NAND-Ketten Pair-2 partitioniert werden, um zwei Sätze von NAND-Ketten zu erzeugen, wie beispielsweise String-2 und String-3 in 8D.
  • In Schritt 946 wird eine erste Durchlassspannung bestimmt. Die erste Durchlassspannung kann über eine Nachschlagetabelle bestimmt werden, die in einem nichtflüchtigen Speicher gespeichert ist. In Schritt 948 wird eine erste Gruppe von Speicherzellen, die dem ersten Satz von NAND-Ketten zugeordnet ist, programmiert, während die erste Durchlassspannung an nicht ausgewählte Wortleitungen innerhalb des Speicherarrays angelegt wird. In Schritt 950 wird eine zweite Source-Spannung bestimmt, die größer als die erste Source-Spannung ist. Die zweite Durchlassspannung kann über eine Nachschlagetabelle identifiziert werden, die in einem nichtflüchtigen Speicher gespeichert ist. Die zweite Durchlassspannung kann von einer Anzahl von Programmier-/Löschzyklen für die erste Gruppe von Speicherzellen bzw. der Anzahl von NAND-Ketten, die den dritten Satz von NAND-Ketten aufweisen, abhängen. In Schritt 952 wird eine zweite Gruppe von Speicherzellen, die einem dritten Satz von NAND-Ketten zugeordnet sind, programmiert, während die zweite Durchlassspannung an die nicht ausgewählten Wortleitungen innerhalb des Speicherarrays angelegt wird. In Schritt 954 wird eine dritte Source-Spannung bestimmt, die größer als die zweite Source-Spannung ist. In Schritt 956 wird eine dritte Gruppe von dem vierten Satz von NAND-Ketten zugeordneten Speicherzellen programmiert, während die dritte Durchgangsspannung an die nicht ausgewählten Wortleitungen innerhalb des Speicherarrays angelegt wird. In einem Beispiel kann die erste Gruppe von Speicherzellen 842-843 in 8D entsprechen, die zweite Gruppe von Speicherzellen kann den Speicherzellen 848 in 8D entsprechen, die dritte Gruppe von Speicherzellen kann den Speicherzellen 851 in 8D entsprechen, die nicht ausgewählten Wortleitungen innerhalb des Speicherarrays können den Wortleitungen WL1 bis WL95 in 8D entsprechen, die erste Durchlassspannung kann 8 V aufweisen, die zweite Durchlassspannung kann 9 V aufweisen und die dritte Durchlassspannung kann 10 V aufweisen.
  • Eine Ausführungsform der offenbarten Technologie schließt einen Speicherblock und eine oder mehrere Steuerschaltungen in Kommunikationsverbindung mit dem Speicherarray ein. Das Speicherarray einschließlich eines ersten Satzes von NAND-Ketten und eines zweiten Satzes von NAND-Ketten. Der erste Satz von NAND-Ketten ist mit einer ersten Sourceleitung verbunden und der zweite Satz von NAND-Ketten ist mit einer zweiten Sourceleitung verbunden. Die eine oder die mehreren Steuerschaltungen, die eingerichtet sind, um eine erste Wortleitung innerhalb des Speicherarrays zu identifizieren, die mit einer ersten Gruppe von dem ersten Satz von NAND-Ketten zugeordneten Speicherzellen verbunden ist, und verbunden mit einer zweiten Gruppe von Speicherzellen, die dem zweiten Satz von NAND-Ketten zugeordnet sind. Die eine oder die mehreren Steuerschaltungen, die eingerichtet sind, um eine erste Durchlassspannung und eine zweite Durchlassspannung, die sich von der ersten Durchlassspannung unterscheidet, zu bestimmen. Die eine oder die mehreren Steuerschaltungen, die eingerichtet sind, um zu bewirken, dass die erste Gruppe von Speicherzellen programmiert wird, während die erste Durchlassspannung an andere Wortleitungen angelegt wird, die sich von der ersten Wortleitung innerhalb des Speicherarrays unterscheiden, und zu bewirken, dass die zweite Gruppe von Speicherzellen programmiert wird, während die zweite Durchlassspannung an die anderen Wortleitungen innerhalb des Speicherarrays angelegt wird.
  • Eine Ausführungsform der offenbarten Technologie schließt das Identifizieren eines ersten Teilblocks innerhalb eines Speicherarrays ein. Das Speicherarray schließt einen ersten Satz von NAND-Ketten und einen zweiten Satz von NAND-Ketten ein. Der erste Satz von NAND-Ketten ist mit einer ersten Sourceleitung verbunden und der zweite Satz von NAND-Ketten ist mit einer zweiten Sourceleitung verbunden. Die erste Wortleitung verbindet sich mit einer ersten Gruppe von Speicherzellen innerhalb des ersten Satzes von NAND-Ketten und verbindet sich mit einer zweiten Gruppe von Speicherzellen innerhalb des zweiten Satzes von NAND-Ketten. Das Verfahren weist weiterhin Folgendes auf: Bestimmen einer ersten Durchgangsspannung, Programmieren der ersten Gruppe von Speicherzellen, während die erste Durchgangsspannung an andere Wortleitungen angelegt wird, die sich von der ersten Wortleitung innerhalb des Speicherarrays unterscheiden, Bestimmen einer Gesamtzahl von NAND-Ketten für den zweiten Satz von NAND-Ketten, Bestimmen einer zweiten Durchlassspannung basierend auf der Gesamtzahl von NAND-Ketten für den zweiten Satz von NAND-Ketten, und Programmieren der zweiten Gruppe von Speicherzellen, während die zweite Durchlassspannung an die anderen Wortleitungen angelegt wird, die sich von der ersten Wortleitung innerhalb des Speicherarrays unterscheiden.
  • Eine Ausführungsform der offenbarten Technologie schließt einen Speicherblock und eine oder mehrere Steuerschaltungen in Kommunikationsverbindung mit dem Speicherarray ein. Das Speicherarray einschließlich eines ersten Satzes von NAND-Ketten und eines zweiten Satzes von NAND-Ketten. Der erste Satz von NAND-Ketten ist mit einer ersten Sourceleitung verbunden und der zweite Satz von NAND-Ketten ist mit einer zweiten Sourceleitung verbunden. Wobei die eine oder die mehreren Steuerschaltungen eingerichtet sind, um eine erste Durchlassspannung zu bestimmen und einen ersten Satz von Daten in den ersten Satz von NAND-Ketten zu programmieren, während die erste Durchlassspannung an andere Wortleitungen innerhalb des Speicherarrays angelegt wird. Wobei die eine oder die mehreren Steuerschaltungen eingerichtet sind zum Erkennen, dass ein Bitfehler innerhalb des ersten Satzes von Daten aufgetreten ist, die innerhalb des ersten Satzes von NAND-Ketten gespeichert sind, und Partitionieren des zweiten Satzes von NAND-Ketten in einen dritten Satz von NAND-Ketten und einen vierten Satz von NAND-Ketten als Reaktion auf das Erkennen des Bitfehlers. Wobei die eine oder die mehreren Steuerschaltungen eingerichtet sind, um eine zweite Durchlassspannung und eine dritte Durchlassspannung, die größer als die zweite Durchlassspannung ist, zu bestimmen. Wobei die eine oder die mehreren Steuerschaltungen eingerichtet sind, um einen dritten Satz von Daten in den dritten Satz von NAND-Ketten zu programmieren, während die zweite Durchlassspannung an die anderen Wortleitungen innerhalb des Speicherarrays angelegt wird, und um einen vierten Satz von Daten in den vierten Satz von NAND-Ketten zu programmieren, während die dritte Durchlassspannung an die anderen Wortleitungen innerhalb des Speicherarrays angelegt wird.
  • Für Zwecke dieses Dokuments kann sich eine erste Schicht über oder oberhalb einer zweiten Schicht befinden, wenn sich null, eine oder mehrere dazwischen liegende Schichten zwischen der ersten Schicht und der zweiten Schicht befinden.
  • Für Zwecke dieses Dokuments sollte beachtet werden, dass die Abmessungen der verschiedenen Merkmale, die in den Figuren dargestellt sind, nicht notwendigerweise maßstabsgetreu gezeichnet sind.
  • Für Zwecke dieses Dokuments kann eine Bezugnahme in der Patentschrift auf „eine Ausführungsform“, „einige Ausführungsformen“ oder „eine andere Ausführungsform“ verwendet werden, um verschiedene Ausführungsformen zu beschreiben, und bezieht sich nicht notwendigerweise auf dieselbe Ausführungsform.
  • Für Zwecke dieses Dokuments kann eine Verbindung eine direkte Verbindung oder eine indirekte Verbindung sein (z. B. über einen anderen Teil). In einigen Fällen, wenn ein Element als mit einem anderen Element verbunden oder gekoppelt bezeichnet wird, kann das Element direkt mit dem anderen Element verbunden sein oder indirekt über zwischenliegende Elemente mit dem anderen Element verbunden sein. Wenn ein Element als direkt mit einem anderen Element verbunden bezeichnet wird, gibt es keine Zwischenelemente zwischen dem Element und dem anderen Element.
  • Zwei Vorrichtungen können „in Kommunikation“ stehen, wenn sie direkt oder indirekt miteinander verbunden sind, sodass sie elektronische Signale untereinander übertragen können.
  • Für die Zwecke dieses Dokumentes kann der Begriff „basierend auf“ als „mindestens teilweise basierend auf“ gelesen werden.
  • Für die Zwecke dieses Dokuments impliziert ohne zusätzlichen Kontext die Verwendung numerischer Ausdrücke, wie etwa ein „erstes“ Objekt, ein „zweites“ Objekt und ein „drittes“ Objekt möglicherweise keine Sortierung von Objekten, sondern kann stattdessen zu Identifikationszwecken verwendet werden, um verschiedene Objekte zu identifizieren.
  • Für die Zwecke dieses Dokuments kann sich der Ausdruck „Satz“ von Objekten auf einen „Satz“ von einem oder mehreren der Objekte beziehen.
  • Obwohl der Gegenstand in einer Sprache beschrieben wurde, die spezifisch für strukturelle Merkmale und/oder methodisches Handeln ist, versteht es sich, dass der in den beiliegenden Ansprüchen definierte Gegenstand nicht notwendigerweise auf die vorstehend beschriebenen spezifischen Merkmale oder Handlungen beschränkt ist. Entsprechend sind die oben beschriebenen spezifischen Merkmale und Handlungen als beispielhafte Formen der Implementierung der Ansprüche offenbart.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 9721662 [0024]
    • US 9082502 [0025]

Claims (15)

  1. Einrichtung, aufweisend: ein Speicherarray mit einem ersten Satz von NAND-Ketten und einem zweiten Satz von NAND-Ketten, wobei der erste Satz von NAND-Ketten und der zweite Satz von NAND-Ketten durch eine gemeinsamen Bitleitung verbunden sind, wobei der erste Satz von NAND-Ketten mit einer ersten Sourceleitung verbunden ist und der zweite Satz von NAND-Ketten mit einer zweiten Sourceleitung verbunden ist; und eine oder mehrere Steuerschaltungen in Kommunikation mit dem Speicherarray, wobei die eine oder die mehreren Steuerschaltungen zum Identifizieren einer ersten Wortleitung innerhalb des Speicherarrays eingerichtet sind, die mit einer ersten Gruppe von dem ersten Satz von NAND-Ketten zugeordneten Speicherzellen verbunden ist, und mit einer zweiten Gruppe von dem zweiten Satz von NAND-Ketten zugeordneten Speicherzellen verbunden ist, wobei die eine oder die mehreren Steuerschaltungen zum Bestimmen einer ersten Durchlassspannung und einer zweiten Durchlassspannung, die sich von der ersten Durchlassspannung unterscheidet eingerichtet sind, wobei die eine oder die mehreren Steuerschaltungen eingerichtet sind, um zu bewirken, dass die erste Gruppe von Speicherzellen programmiert wird, während die erste Durchlassspannung an andere Wortleitungen angelegt wird, die sich von der ersten Wortleitung innerhalb des Speicherarrays unterscheiden, und zu bewirken, dass die zweite Gruppe von Speicherzellen programmiert wird, während die zweite Durchlassspannung an die anderen Wortleitungen innerhalb des Speicherarrays angelegt wird.
  2. Vorrichtung gemäß Anspruch 1, wobei: die eine oder die mehreren Steuerschaltungen eingerichtet sind, um eine Anzahl von NAND-Ketten zu bestimmen, die den zweiten Satz von NAND-Ketten aufweisen, und um die zweite Durchlassspannung basierend auf der Anzahl von NAND-Ketten zu bestimmen, die den zweiten Satz von NAND-Ketten aufweisen.
  3. Vorrichtung gemäß Anspruch 1, wobei: die eine oder die mehreren Steuerschaltungen eingerichtet sind, um eine Anzahl von Programmier-/Löschzyklen für den ersten Satz von NAND-Ketten zu bestimmen, die den zweiten Satz von NAND-Ketten aufweisen, und um die zweite Durchlassspannung basierend auf der Anzahl von Programmier-/Löschzyklen für den ersten Satz von NAND-Ketten zu bestimmen.
  4. Vorrichtung gemäß einem der Ansprüche 1 bis 3, wobei: die eine oder die mehreren Steuerschaltungen dazu eingerichtet sind, eine ausgewählte Wortleitungsspannung zu bestimmen, wobei die eine oder die mehreren Steuerschaltungen eingerichtet sind, um zu bewirken, dass die erste Gruppe von Speicherzellen programmiert wird, während die ausgewählte Wortleitungsspannung an die erste Wortleitung angelegt wird, und zu bewirken, dass die zweite Gruppe von Speicherzellen programmiert wird, während die ausgewählte Wortleitungsspannung an die erste Wortleitung angelegt wird.
  5. Vorrichtung gemäß einem der Ansprüche 1 bis 4, wobei: die zweite Durchlassspannung größer als die erste Durchlassspannung ist.
  6. Vorrichtung gemäß Anspruch 1, wobei: der erste Satz von NAND-Ketten eine erste NAND-Kette mit einem sourceseitigen Auswahlgate und einem drainseitigen Auswahlgate einschließt, wobei eine Source des sourceseitigen Auswahlgates mit der ersten Sourceleitung verbunden ist und ein Drain des drainseitigen Auswahlgates mit der gemeinsamen Bitleitung verbunden ist.
  7. Vorrichtung gemäß einem der Ansprüche 1 bis 6, wobei: die eine oder die mehreren Steuerschaltungen eingerichtet sind, um den zweiten Satz von NAND-Ketten in einen dritten Satz von NAND-Ketten und einen vierten Satz von NAND-Ketten zu partitionieren.
  8. Vorrichtung gemäß Anspruch 7, wobei: die eine oder die mehreren Steuerschaltungen eingerichtet sind, um eine dritte Durchlassspannung zu bestimmen, die größer als die zweite Durchlassspannung ist, und zu bewirken, dass eine dritte Gruppe von Speicherzellen, die dem vierten Satz von NAND-Ketten zugeordnet ist, programmiert wird, während die dritte Durchlassspannung an die anderen Wortleitungen innerhalb des Speicherarrays angelegt wird.
  9. Vorrichtung gemäß einem der Ansprüche 1-8, wobei: der erste Satz von NAND-Ketten und der zweite Satz von NAND-Ketten vertikale NAND-Ketten aufweisen.
  10. Vorrichtung gemäß Anspruch 2, wobei: die Anzahl von NAND-Ketten, die den zweiten Satz von NAND-Ketten aufweisen, größer als acht NAND-Ketten ist.
  11. Verfahren, aufweisend: Identifizieren einer ersten Wortleitung innerhalb eines Speicherarrays, wobei das Speicherarray einen ersten Satz von NAND-Ketten und einen zweiten Satz von NAND-Ketten einschließt, wobei der erste Satz von NAND-Ketten mit einer ersten Sourceleitung verbunden ist und der zweite Satz von NAND-Ketten mit einer zweiten Sourceleitung verbunden ist, die erste Wortleitung mit einer ersten Gruppe von Speicherzellen innerhalb des ersten Satzes von NAND-Ketten verbunden ist und mit einer zweiten Gruppe von Speicherzellen innerhalb des zweiten Satzes von NAND-Ketten verbunden ist; Bestimmen einer ersten Durchlassspannung; Programmieren der ersten Gruppe von Speicherzellen, während die erste Durchlassspannung an andere Wortleitungen angelegt wird, die sich von der ersten Wortleitung innerhalb des Speicherarrays unterscheiden; Bestimmen einer Gesamtzahl von NAND-Ketten für den zweiten Satz von NAND-Ketten; Bestimmen einer zweiten Durchlassspannung basierend auf der Gesamtzahl von NAND-Ketten für den zweiten Satz von NAND-Ketten; und Programmieren der zweiten Gruppe von Speicherzellen, während die zweite Durchlassspannung an die anderen Wortleitungen angelegt wird, die sich von der ersten Wortleitung innerhalb des Speicherarrays unterscheiden.
  12. Verfahren gemäß Anspruch 11, wobei: die zweite Durchlassspannung größer als die erste Durchlassspannung ist.
  13. Verfahren nach einem der Ansprüche 11-12, weiterhin aufweisend: Bestimmen einer Anzahl von Programmier-/Löschzyklen für den ersten Satz von NAND-Ketten und Bestimmen der zweiten Durchlassspannung basierend auf der Anzahl von Programmier-/Löschzyklen für den ersten Satz von NAND-Ketten.
  14. Verfahren gemäß Anspruch 11, weiterhin aufweisend: Bestimmen einer ausgewählten Wortleitungsspannung, die größer als die zweite Durchlassspannung ist; und Programmieren der zweiten Gruppe von Speicherzellen, während die zweite Durchlassspannung an die anderen Wortleitungen angelegt wird und die ausgewählte Wortleitungsspannung an die erste Wortleitung angelegt wird.
  15. Verfahren gemäß einem der Ansprüche 11-14, wobei: der erste Satz von NAND-Ketten und der zweite Satz von NAND-Ketten mit einer gemeinsamen Bitleitung verbunden sind, der erste Satz von NAND-Ketten eine erste NAND-Kette mit einem sourceseitigen Auswahlgate und einem drainseitigen Auswahlgate einschließt, eine Source des sourceseitigen Auswahlgates mit der ersten Sourceleitung verbunden ist und ein Drain des drainseitigen Auswahlgates mit der gemeinsamen Bitleitung verbunden ist.
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